KR20230128998A - 비트 라인을 갖는 반도체 소자 - Google Patents

비트 라인을 갖는 반도체 소자 Download PDF

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KR20230128998A
KR20230128998A KR1020230108335A KR20230108335A KR20230128998A KR 20230128998 A KR20230128998 A KR 20230128998A KR 1020230108335 A KR1020230108335 A KR 1020230108335A KR 20230108335 A KR20230108335 A KR 20230108335A KR 20230128998 A KR20230128998 A KR 20230128998A
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Abstract

본 발명의 실시예에 따른 반도체 소자는, 활성 영역 및 상기 활성 영역의 중심부에 형성된 콘택 홀을 포함하는 기판, 상기 기판 내에 배치되고 상기 활성 영역을 가로지르며 제1 수평 방향으로 연장되는 게이트 구조체, 상기 콘택 홀 내에 배치되고 상기 활성 영역과 접하는 비트 라인 콘택, 상기 비트 라인 콘택은 하부 도전층 및 상기 하부 도전층 상의 상부 도전층을 포함함, 상기 콘택 홀 내에 배치되고 상기 비트 라인 콘택을 둘러싸는 콘택 스페이서 구조체, 및 상기 기판 상에서 상기 게이트 구조체를 가로지르며 상기 제1 수평 방향과 교차하는 제2 수평 방향으로 연장되고, 상기 비트 라인 콘택과 접하는 비트 라인 구조체를 포함한다. 상기 하부 도전층의 수평 폭은 상기 상부 도전층의 수평 폭보다 크다. 상기 비트 라인 구조체는 상기 비트 라인 콘택과 수직으로 중첩되는 제1 부분 및 상기 비트 라인 콘택과 이격되는 제2 부분을 포함한다. 상기 제1 부분의 수평 폭은 상기 제2 부분의 수평 폭보다 크다.

Description

비트 라인을 갖는 반도체 소자{SEMICONDUCTOR DEVICES HAVING BIT LINES}
본 발명은 비트 라인을 갖는 반도체 소자에 관한 것이다.
반도체 소자에 대한 고성능, 고속화 및/또는 다기능화 등에 대한 요구가 증가되면서, 반도체 소자의 집적도가 증가되고 있다. 반도체 소자의 고집적화 경향에 대응한 미세 패턴의 반도체 소자를 제조하는 데 있어서, 미세한 폭 또는 미세한 이격 거리를 가지는 패턴들을 구현하는 것이 요구된다.
본 발명의 기술적 사상이 해결하려는 기술적 과제 중 하나는, 비트 라인 콘택보다 큰 수평 폭을 갖는 비트 라인을 포함하는 반도체 소자를 제공하는데 있다.
예시적인 실시예들에 따른 반도체 소자는, 활성 영역 및 상기 활성 영역의 중심부에 형성된 콘택 홀을 포함하는 기판; 상기 기판 내에 배치되고 상기 활성 영역을 가로지르며 제1 수평 방향으로 연장되는 게이트 구조체; 상기 콘택 홀 내에 배치되고 상기 활성 영역과 접하는 비트 라인 콘택, 상기 비트 라인 콘택은 하부 도전층 및 상기 하부 도전층 상의 상부 도전층을 포함함; 상기 콘택 홀 내에 배치되고 상기 비트 라인 콘택을 둘러싸는 콘택 스페이서 구조체; 및 상기 기판 상에서 상기 게이트 구조체를 가로지르며 상기 제1 수평 방향과 교차하는 제2 수평 방향으로 연장되고, 상기 비트 라인 콘택과 접하는 비트 라인 구조체를 포함할 수 있다. 상기 하부 도전층의 수평 폭은 상기 상부 도전층의 수평 폭보다 클 수 있다. 상기 비트 라인 구조체는 상기 비트 라인 콘택과 수직으로 중첩되는 제1 부분 및 상기 비트 라인 콘택과 이격되는 제2 부분을 포함할 수 있다. 상기 제1 부분의 수평 폭은 상기 제2 부분의 수평 폭보다 클 수 있다.
예시적인 실시예들에 따른 반도체 소자는, 활성 영역 및 상기 활성 영역의 중심부에 형성된 콘택 홀을 포함하는 기판, 상기 활성 영역은 제1 불순물 영역 및 상기 제1 불순물 영역의 양측에 배치되는 제2 불순물 영역을 포함함; 상기 기판 내에 배치되고 상기 활성 영역을 가로지르며 제1 수평 방향으로 연장되는 게이트 구조체; 상기 콘택 홀 내에 배치되고 상기 제1 불순물 영역과 접하는 비트 라인 콘택, 상기 비트 라인 콘택은 하부 도전층 및 상기 하부 도전층 상의 상부 도전층을 포함함; 상기 콘택 홀 내에 배치되고 상기 비트 라인 콘택을 둘러싸는 콘택 스페이서 구조체; 상기 기판 상에서 상기 게이트 구조체를 가로지르며 상기 제1 수평 방향과 교차하는 제2 수평 방향으로 연장되는 제1 비트 라인 구조체 및 제2 비트 라인 구조체, 상기 제1 비트 라인 구조체는 상기 제2 비트 라인 구조체와 상기 제1 수평 방향으로 이격됨; 및 상기 제1 비트 라인 구조체와 상기 제2 비트 라인 구조체 사이에 배치되며, 상기 제2 불순물 영역과 접하는 콘택 플러그를 포함할 수 있다. 상기 하부 도전층의 수평 폭은 상기 상부 도전층의 수평 폭보다 클 수 있다. 상기 제1 비트 라인 구조체는 상기 비트 라인 콘택과 연결되고, 상기 제2 비트 라인 구조체는 상기 비트 라인 콘택과 이격될 수 있다. 단면도에서, 상기 제1 비트 라인 구조체의 수평 폭은 상기 제2 비트 라인 구조체의 수평 폭보다 클 수 있다.
본 발명의 기술적 사상의 실시예들에 따르면, 비트 라인은 비트 라인 콘택과 별도로 형성될 수 있으며, 비트 라인의 수평 폭은 비트 라인 콘택보다 클 수 있다. 따라서, 공정 편차에 의해 비트 라인이 어긋나게 배치되더라도 비트 라인 콘택과 접할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1a는 예시적인 실시예에 따른 반도체 소자의 평면도이다.
도 1b는 도 1a에 도시된 반도체 소자의 선 I-I' 및 II-II'에 따른 수직 단면도들이다.
도 2는 도 1에 도시된 반도체 소자의 일부 확대도이다.
도 3은 도 1b에 도시된 반도체 소자의 일부 확대도이다.
도 4a 내지 도 7b는 예시적인 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 평면도들 및 수직 단면도들이다.
도 8 및 도 9는 예시적인 실시예에 따른 반도체 소자의 평면도들이다.
도 10a는 예시적인 실시예에 따른 반도체 소자의 평면도이다.
도 10b는 도 10a에 도시된 반도체 소자의 선 I-I' 및 II-II'에 따른 수직 단면도들이다.
도 11a 내지 도 12b는 예시적인 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 평면도들 및 수직 단면도들이다.
도 13 내지 도 16은 예시적인 실시예에 따른 반도체 소자의 수직 단면도들이다.
도 17 내지 도 22는 예시적인 실시예에 따른 반도체 소자의 평면도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
도 1a는 예시적인 실시예에 따른 반도체 소자의 평면도이다. 도 1b는 도 1a에 도시된 반도체 소자의 선 I-I' 및 II-II'에 따른 수직 단면도들이다.
도 1a 내지 도 1b를 참조하면, 본 개시의 일 실시예에 따른 반도체 소자(100)는 기판(3), 게이트 구조체(GS), 비트 라인 콘택(21), 비트 라인 구조체(BLS), 스페이서 구조체(SP), 콘택 플러그(60), 랜딩 패드(69) 및 캐패시터 구조체(80)를 포함할 수 있다.
기판(3)은 반도체 물질, 예컨대 IV족 반도체, III-V족 화합물 반도체 또는 II-VI족 화합물 반도체를 포함할 수 있다. 예를 들어, IV족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 기판(3)은 실리콘 기판, 실리콘-온-인슐레이터(silicon on insulator, SOI) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator, GOI) 기판, 실리콘-게르마늄 기판, 또는 에피택셜층을 포함하는 기판일 수 있다.
기판(3)은 활성 영역(6a), 소자 분리층(6s), 제1 불순물 영역(9a) 및 제2 불순물 영역(9b)을 포함할 수 있다. 소자 분리층(6s)은 기판(3)의 상면으로부터 아래로 연장되는 절연층일 수 있으며, 활성 영역(6a)을 정의할 수 있다. 예를 들어, 활성 영역(6a)은 소자 분리층(6s)에 의해 둘러싸인 기판(3)의 상면의 일부분에 대응할 수 있다. 평면도에서, 활성 영역(6a)은 단축 및 장축을 갖는 바 형상을 가질 수 있으며, x방향 및 y방향에 대해 경사진 방향으로 연장될 수 있다.
활성 영역(6a)은 기판(3)의 상면으로부터 소정 깊이로 연장되는 제1 및 제2 불순물 영역들(9a, 9b)을 포함할 수 있다. 제1 및 제2 불순물 영역들(9a, 9b)은 서로 이격될 수 있다. 제1 및 제2 불순물 영역들(9a, 9b)은 트랜지스터의 소스/드레인 영역으로 제공될 수 있다. 예를 들어, 하나의 활성 영역(6a)에 대하여 두 개의 게이트 구조체들(GS)이 상기 하나의 활성 영역(6a)을 가로지를 수 있으며, 드레인 영역은 상기 두 개의 게이트 구조체들(GS) 사이에 형성될 수 있으며, 소스 영역들은 두 개의 게이트 구조체들(GS)에 대하여 상기 드레인 영역과 반대되는 영역들에 형성될 수 있다. 예를 들어, 제1 불순물 영역(9a)은 상기 드레인 영역에 해당하고, 제2 불순물 영역(9b)은 상기 소스 영역에 해당할 수 있다. 상기 소스 영역과 상기 드레인 영역은 실질적으로 동일한 불순물들의 도핑 또는 이온 주입에 의한 제1 및 제2 불순물 영역들(9a, 9b)에 의해 형성되는 것으로, 최종적으로 형성되는 트랜지스터의 회로 구성에 따라 서로 바뀌어 지칭될 수도 있다. 상기 제1 및 제2 불순물 영역들(9a, 9b)은 기판(3)과 반대의 도전형을 갖는 불순물을 포함할 수 있다. 예를 들어, 활성 영역들(6a)은 p형 불순물을 포함할 수 있고, 상기 제1 및 제2 불순물 영역들(9a, 9b)은 n형 불순물을 가질 수 있다.
소자 분리층(6s)은 기판(3)의 상면으로부터 아래로 연장될 수 있으며, 활성 영역들(6a)을 정의할 수 있다. 소자 분리층(6s)은 활성 영역(6a)을 둘러싸면서 이들을 서로 이격 시킬 수 있다. 소자 분리층(6s)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 이들의 조합을 포함할 수 있으며, 단일층 또는 복수의 층으로 이루어질 수 있다.
평면도에서, 게이트 구조체들(GS)은 x방향으로 연장되며, 서로 y방향으로 이격될 수 있다. 게이트 구조체들(GS)은 활성 영역(6a)을 가로지를 수 있다. 예를 들어, 하나의 활성 영역(6a)에는 상기 게이트 구조체들(GS) 중 두 개의 게이트 구조체(GS)가 교차될 수 있다. 게이트 구조체(GS) 및 제1 및 제2 불순물 영역들(9a, 9b)을 각각 포함하는 트랜지스터들은 BCAT(buried channel array transistor)을 구성할 수 있으나, 이에 한정되지는 않는다.
단면도에서, 게이트 구조체들(GS)은 기판(3) 내에 매립될 수 있다. 예를 들어 게이트 구조체들(GS)은 각각 기판(3) 내에 형성된 게이트 트렌치(12)의 내부에 배치될 수 있으며, 게이트 유전층(14), 게이트 전극(16) 및 게이트 캡핑층(18)을 포함할 수 있다. 게이트 유전층(14)은 상기 게이트 트렌치(12)의 내벽에 컨포멀하게 형성될 수 있다. 게이트 전극(16)은 상기 게이트 트렌치(12)의 하부 부분에 배치될 수 있으며, 게이트 캡핑층(18)은 게이트 구조체(GS)의 상부 부분에 배치되며 상기 게이트 트렌치(12)를 채울 수 있다. 게이트 캡핑층(18)의 상면은 소자 분리층(6s)의 상면과 공면을 이룰 수 있다.
일 실시예에서, 게이트 구조체(GS)의 깊이는 일정하지 않을 수 있다. 예를 들어, 도 1b에 도시된 바와 같이, 소자 분리층(6s)과 수직으로 중첩되는 게이트 구조체(GS)의 일부분의 깊이는 활성 영역(6a)과 수직으로 중첩되는 게이트 구조체(GS)의 일부분의 깊이보다 클 수 있다.
게이트 유전층(14)은 실리콘 산화물 또는 고유전율을 갖는 물질을 포함할 수 있다. 예시적인 실시예들에서, 게이트 유전층(14)은 활성 영역(6a)을 산화(oxidation)시켜 형성된 층이거나, 증착에 의해 형성된 층일 수 있다. 게이트 전극(16)은 도전성 물질, 예를 들어, 다결정 실리콘(Si), 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 텅스텐(W), 텅스텐 질화물(WN), 및 알루미늄(Al) 중 적어도 하나를 포함할 수 있다. 게이트 캡핑층(18)은 실리콘 질화물을 포함할 수 있다.
반도체 소자(100)는 기판(3) 상에 배치되는 제1 버퍼층(19) 및 제2 버퍼층(20)을 더 포함할 수 있다. 제1 버퍼층(19)은 활성 영역(6a)의 상면, 소자 분리층(6s)의 상면 및 게이트 구조체(GS)의 상면을 덮을 수 있다. 제2 버퍼층(20)은 제1 버퍼층(19)을 덮을 수 있다. 제1 버퍼층(19) 및 제2 버퍼층(20)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 이들의 조합을 포함할 수 있다. 버퍼층은 단일층 또는 복수층으로 구성될 수 있다.
도 2는 도 1에 도시된 반도체 소자의 일부 확대도이다. 도 3은 도 1b에 도시된 반도체 소자의 일부 확대도이다.
도 2 및 도 3을 더 참조하면, 반도체 소자(100)는 비트 라인 콘택(21)의 측면을 덮는 콘택 스페이서 구조체(CS)를 더 포함할 수 있다. 콘택 스페이서 구조체(CS) 및 비트 라인 콘택(21)은 기판(3)의 상면에 형성된 콘택 홀(CH) 내에 배치될 수 있다.
평면도에서 콘택 홀(CH)은 활성 영역(6a)의 중심부에 배치될 수 있으며, 게이트 구조체들(GS) 사이에 배치될 수 있다. 예를 들어, 콘택 홀(CH)은 활성 영역(6a)의 제2 불순물 영역들(9b) 사이에 배치될 수 있다. 콘택 홀(CH)은 게이트 구조체(GS)와 부분적으로 중첩될 수 있다. 평면도에서 콘택 홀(CH)은 원 형상을 갖는 것으로 도시되어 있으나, 이에 제한되지 않는다. 단면도에서, 콘택 홀(CH)은 제1 불순물 영역(9a), 소자 분리층(6s), 제1 버퍼층(19) 및 제2 버퍼층(20)을 노출시킬 수 있다.
비트 라인 콘택(21)은 콘택 홀(CH)의 중심부에 배치될 수 있다. 예를 들어, 비트 라인 콘택(21)은 활성 영역(6a)의 중심부에 배치될 수 있으며, 게이트 구조체들(GS) 사이에 배치될 수 있다. 비트 라인 콘택(21)은 제1 불순물 영역(9a)의 상면과 접할 수 있으며, 제1 불순물 영역(9a)과 전기적으로 연결될 수 있다.
일 실시예에서, 비트 라인 콘택(21)은 제1 도전층(22a), 제2 도전층(22b) 및 상부 도전층(22c)을 포함할 수 있다. 제1 도전층(22a)은 콘택 홀(CH)의 하부 부분에 배치될 수 있으며, 제1 불순물 영역(9a)과 접할 수 있다. 제2 도전층(22b)은 제1 도전층(22a) 상에 배치될 수 있다. 상부 도전층(22c)은 제2 도전층(22b) 상에 배치될 수 있으며, 상부 도전층(22c)의 상면은 제2 버퍼층(20)의 상면과 공면을 이룰 수 있다. 일 실시예에서, 제1 도전층(22a)의 수평 폭은 제2 도전층(22b)의 수평 폭과 동일할 수 있으며, 상부 도전층(22c)의 수평 폭보다 클 수 있다. 평면도에서 제1 도전층(22a) 및 상부 도전층(22c)은 원 형상을 갖는 것으로 도시되어 있으나, 이에 제한되지 않는다.
일 실시예에서, 제1 도전층(22a)은 폴리실리콘을 포함할 수 있다. 제2 도전층(22b)은 제1 도전층(22a)의 일부를 실리사이드화한 층일 수 있으며, 금속-반도체 화합물을 포함할 수 있다. 예를 들어, 상기 제2 도전층(22b)은 코발트 실리사이드(CoSi), 티타늄 실리사이드(TiSi), 니켈 실리사이드(NiSi), 텅스텐 실리사이드(WSi), 또는 기타 금속 실리사이드을 포함하거나, TiSiN과 같은 질화물을 포함할 수 있다. 상부 도전층(22c)은 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 텅스텐(W), 알루미늄(Al), 몰리브덴(Mo), 루테늄(Ru), 코발트(Co)와 같은 도전성 물질을 포함할 수 있다. 상부 도전층(22c)은 배리어 물질을 더 포함할 수 있다. 상기 배리어 물질은 금속 질화물, 예를 들어 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 및 텅스텐 질화물(WN) 중 적어도 하나를 포함할 수 있다.
콘택 스페이서 구조체(CS)는 제1 콘택 스페이서(CS1) 및 제2 콘택 스페이서(CS2)를 포함할 수 있다. 제2 콘택 스페이서(CS2)는 제1 콘택 스페이서(CS1)보다 콘택 홀(CH)의 내측에 배치될 수 있다. 제2 콘택 스페이서(CS2)는 제2 도전층(22b) 상에 배치될 수 있으며, 상부 도전층(22c)의 측면을 덮을 수 있다. 제1 콘택 스페이서(CS1)는 제2 콘택 스페이서(CS2), 제1 도전층(22a) 및 제2 도전층(22b)의 측면을 덮을 수 있다. 예를 들어, 평면도에서 제1 콘택 스페이서(CS1)는 제1 도전층(22a)의 외주를 따라 수평 방향으로 연장될 수 있으며, 제1 도전층(22a)을 둘러쌀 수 있다. 제1 콘택 스페이서(CS1)의 하면은 제1 도전층(22a)의 하면과 공면을 이룰 수 있다. 제2 콘택 스페이서(CS2)는 제1 도전층(22a) 상에서 제1 도전층(22a)의 외주를 따라 수평 방향으로 연장될 수 있다.
제1 콘택 스페이서(CS1) 및 제2 콘택 스페이서(CS2)는 각각 실리콘 산탄화물(SiOC), 실리콘 산탄질화물(SiOCN), 실리콘 산화물(SiO2), 실리콘 질화물(SiN) 또는 이들의 조합을 포함할 수 있다. 일부 실시예들에서, 제2 콘택 스페이서(CS2)는 제1 콘택 스페이서(CS1)와 동일한 물질을 포함할 수 있으나, 이에 제한되지 않는다.
본 명세서에서, 제1 도전층(22a) 및 제2 도전층(22b)은 하부 도전층(23)으로 지칭될 수 있다. 예를 들어, 제2 콘택 스페이서(CS2)의 하부에 배치되는 도전성 물질은 하부 도전층(23)으로 지칭될 수 있다. 하부 도전층(23)의 수평 폭은 상부 도전층(22c)의 수평 폭보다 클 수 있다.
비트 라인 구조체들(BLS)은 y방향으로 연장되며, 서로 x방향으로 이격될 수 있다. 비트 라인 구조체(BLS)는 y방향으로 연장되는 바 형상을 가질 수 있다. 비트 라인 구조체(BLS)는 비트 라인(BL) 및 상기 비트 라인(BL) 상의 비트 라인 캡핑층(28)을 포함할 수 있다. 비트 라인(BL)은 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 텅스텐(W), 알루미늄(Al), 몰리브덴(Mo), 루테늄(Ru), 코발트(Co)와 같은 도전성 물질을 포함할 수 있다. 비트 라인(BL)은 비트 라인 콘택(21)의 상부 도전층(22c)과 접할 수 있다. 비트 라인(BL)은 비트 라인 콘택(21)을 통해 활성 영역(6a)의 제1 불순물 영역(9a)과 전기적으로 연결될 수 있다.
일 실시예에서, 비트 라인(BL)의 x방향을 따른 수평 폭은 상부 도전층(22c)의 x방향을 따른 수평 폭보다 클 수 있다. 또한, 상부 도전층(22c)은 비트 라인(BL)과 수직 방향으로 완전히 중첩될 수 있다. 따라서, 공정 편차에 의해 비트 라인(BL)이 x방향으로 이격되더라도 상부 도전층(22c)의 상면은 비트 라인(BL)과 접할 수 있다.
비트 라인 캡핑층(28)의 측면은 비트 라인(BL)과 공면을 이룰 수 있다. 비트 라인 캡핑층(28)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 이들의 조합을 포함할 수 있으며, 예를 들어, 실리콘 질화물을 포함할 수 있다. 비트 라인 캡핑층(28)은 단일층 또는 복수의 층으로 이루어질 수 있다.
평면도에서, 비트 라인 구조체(BLS)의 수평 폭은 일정하지 않을 수 있다. 예를 들어, 비트 라인 구조체(BLS)는 상대적으로 넓은 제1 부분(L1) 및 상대적으로 좁은 제2 부분(L2)을 포함할 수 있다. 즉, 상기 제1 부분(L1)의 x방향을 따른 수평 폭은 상기 제2 부분(L2)의 x방향을 따른 수평 폭보다 클 수 있다. 상기 제1 부분(L1)은 활성 영역(6a)의 중심부를 가로지르며 비트 라인 콘택(21)과 연결될 수 있다. 상기 제2 부분(L2)은 제1 부분들(L1) 사이를 연결할 수 있으며 비트 라인 콘택(21)과 이격될 수 있다. 상기 제1 부분들(L1)과 제2 부분들(L2)은 y방향을 따라 교대로 배치될 수 있다. 일 실시예에서, 상기 제1 부분(L1)의 x방향을 따른 수평 폭은 일정할 수 있다. 일 실시예에서, 상기 제1 부분(L1)의 x방향을 따른 수평 폭은 비트 라인 콘택(21)과 중첩되는 부분에서 최대값을 가질 수 있다. 일 실시예에서, 상기 제2 부분(L2)의 x방향을 따른 수평 폭은 y방향의 중심부에서 최소값을 가질 수 있다. 일 실시예예서, 평면도에서 상기 제1 부분(L1)의 측면은 볼록할 수 있다. 일 실시예예서, 평면도에서 상기 제2 부분(L1)의 측면은 오목할 수 있다.
본 개시의 실시예들에 따르면, 비트 라인 구조체(BLS)는 비트 라인 콘택(21)과 연결되는 제1 부분(L1)이 더 큰 수평 폭을 가지므로 비트 라인 콘택(21)과의 접촉 면적을 더 크게 확보할 수 있다.
일 실시예에서, 상기 제1 부분(L1)은 비트 라인 구조체(BLS)가 콘택 스페이서 구조체(CS)와 수직으로 중첩되는 부분일 수 있다. 콘택 스페이서 구조체(CS)와 수직으로 중첩되지 않는 비트 라인 구조체(BLS)의 일부분은 제1 부분(L1)보다 수평 폭이 작을 수 있으며, 제2 부분(L2)으로 지칭될 수 있다. 상기 제1 부분(L1)의 y방향을 따른 길이에 대한 상기 제2 부분(L2)의 y방향을 따른 길이는 0.96 : 1일 수 있다. 그러나, 이에 제한되지 않으며 제1 부분(L1)의 길이는 실시예에 따라 달라질 수 있다. 실시예들에서, 상기 제1 부분(L1)은 콘택 스페이서 구조체(CS)보다 y방향으로 더 연장될 수 있으며, 상기 제1 부분(L1)의 y방향을 따른 길이에 대한 상기 제2 부분(L2)의 y방향을 따른 길이는 0.96 : 1 내지 2.60 : 1일 수 있다.
스페이서 구조체들(SP)은 비트 라인 구조체들(BLS)의 양 측면에 각각 배치될 수 있으며, 비트 라인 구조체들(BLS)의 측면을 따라 y방향으로 연장될 수 있다. 스페이서 구조체(SP)는 비트 라인 구조체들(BLS)의 측면 상에 배치되는 내측 스페이서(SP1) 및 외측 스페이서(SP2)를 포함할 수 있다. 내측 스페이서(SP1)는 비트 라인 구조체(BLS)의 측면을 컨포멀하게 덮을 수 있으며, 외측 스페이서(SP2)는 내측 스페이서(SP1)를 컨포멀하게 덮을 수 있다. 내측 스페이서(SP1) 및 외측 스페이서(SP2)는 콘택 스페이서 구조체(CS)의 상면과 접할 수 있다.
내측 스페이서(SP1)는 실리콘 산화물, 저유전물, 또는 이들의 조합을 포함할 수 있다. 외측 스페이서(SP2)는 제1 콘택 스페이서(CS1)와 동일한 물질을 포함할 수 있다. 예를 들어, 외측 스페이서(SP2)는 실리콘 산탄화물(SiOC), 실리콘 산탄질화물(SiOCN), 실리콘 산화물(SiO2), 실리콘 질화물(SiN) 또는 이들의 조합을 포함할 수 있다. 본 개시의 스페이서 구조체(SP)는 예시적인 것이며, 물질 및 층의 개수는 이에 한정되지 않고 다양하게 변경될 수 있다.
콘택 플러그(60)는 비트 라인 구조체들(BLS) 사이에 배치되며 스페이서 구조체들(SP)과 접할 수 있다. 콘택 플러그들(60)은 비트 라인 구조체들(BLS) 사이 및 게이트 구조체들(GS) 사이에 배치될 수 있다.
콘택 플러그(60)의 하단은 기판(3)의 상면보다 낮은 레벨에 위치할 수 있으며, 콘택 플러그(60)의 상면은 비트 라인 구조체(BLS)의 상단보다 낮은 레벨에 위치할 수 있다. 콘택 플러그(60)는 기판(3)의 내부로 연장되어 활성 영역(6a)의 제2 불순물 영역(9b)과 접할 수 있으며, 제2 불순물 영역(9b)과 전기적으로 연결될 수 있다. 콘택 플러그(60)는 도전성 물질로 이루어질 수 있으며, 예를 들어, 폴리실리콘(Si), 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 텅스텐(W), 텅스텐 질화물(WN), 및 알루미늄(Al) 중 적어도 하나를 포함할 수 있다. 일 실시예에서, 콘택 플러그(60)는 도핑된 폴리실리콘을 포함할 수 있으며, 인(P), 비소(As) 및 안티몬(Sb)과 같은 n형 불순물을 포함할 수 있다.
도시되지는 않았으나, 반도체 소자(100)는 비트 라인 구조체들(BLS) 사이에 배치될 수 있으며, 게이트 구조체(GS)와 수직 방향으로 중첩되는 펜스 구조체들을 더 포함할 수 있다. 펜스 구조체들은 y방향을 따라 콘택 플러그들(60)과 교대로 배치될 수 있다. 펜스 구조체들은 콘택 플러그들(60)을 서로 공간적으로 분리할 수 있으며, 서로 전기적으로 절연시킬 수 있다.
반도체 소자(100)는 콘택 플러그(60)의 상면에 배치되는 금속-반도체 화합물 층(66)을 더 포함할 수 있다. 금속-반도체 화합물 층(66)은 스페이서 구조체(SP)의 측면 및 펜스 구조체의 측면과 접할 수 있다.
랜딩 패드(69)는 금속-반도체 화합물 층(66) 상에 배치될 수 있으며, 비트 라인 구조체(BLS), 스페이서 구조체(SP) 및 콘택 플러그(60)를 덮는 배리어층(69a) 및 상기 배리어층(69a) 상의 금속층(69b)을 포함할 수 있다. 랜딩 패드(69)는 콘택 플러그(60)를 통해 활성 영역(6a)의 제2 불순물 영역(9b)과 전기적으로 연결될 수 있다. 금속-반도체 화합물 층(66)은 코발트 실리사이드(CoSi), 티타늄 실리사이드(TiSi), 니켈 실리사이드(NiSi), 텅스텐 실리사이드(WSi), 또는 기타 금속 실리사이드를 포함할 수 있다. 배리어층(69a)은 금속 질화물, 예를 들어 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 및 텅스텐 질화물(WN) 중 적어도 하나를 포함할 수 있다. 금속층(69b)은 도전성 물질, 예를 들어 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 및 알루미늄(Al) 중 적어도 하나를 포함할 수 있다.
반도체 소자(100)는 랜딩 패드들(69) 사이에 배치되는 절연 패턴(72)을 더 포함할 수 있다. 절연 패턴(72)의 상면은 랜딩 패드(69)의 상면과 공면을 이룰 수 있으며, 절연 패턴(72)은 아래로 연장되어 비트 라인 구조체들(BLS)과 부분적으로 접할 수 있다. 절연 패턴(72)은 랜딩 패드들(69)을 서로 공간적으로 분리할 수 있으며, 서로 전기적으로 절연시킬 수 있다.
반도체 소자(100)는 랜딩 패드(69) 및 절연 패턴(72)의 상면을 덮는 식각 정지층(75)을 더 포함할 수 있다. 캐패시터 구조체(80)는 랜딩 패드(69) 및 절연 패턴(72) 상에 배치될 수 있다. 캐패시터 구조체(80)는 하부 전극(82), 캐패시터 유전층(84) 및 상부 전극(86)을 포함할 수 있다. 하부 전극(82)은 식각 정지층(75)을 관통하여 랜딩 패드(69)의 상면과 접할 수 있다. 캐패시터 유전층(84)은 하부 전극(82) 및 식각 정지층(75)을 덮을 수 있으며, 상부 전극(86)은 캐패시터 유전층(84)을 덮을 수 있다. 캐패시터 구조체(80)는 랜딩 패드(69) 및 콘택 플러그(60)와 전기적으로 연결될 수 있다. 하부 전극(82) 및 상부 전극(86)은 도핑된 반도체, 금속 질화물, 금속, 및 금속 산화물 중에서 적어도 하나를 포함할 수 있다. 하부 전극(82) 및 상부 전극(86)은 예를 들어, 다결정 실리콘, 티타늄 질화물(TiN), 텅스텐(W), 티타늄(Ti), 루테늄(Ru), 및 텅스텐 질화물(WN) 중 적어도 하나를 포함할 수 있다. 캐패시터 유전층(84)은 예를 들어, 지르코늄 산화물(ZrO2), 알루미늄 산화물(Al2O3), 하프늄 산화물(Hf2O3)과 같은 고유전율 물질 중 적어도 하나를 포함할 수 있다.
도 4a 내지 도 7b는 예시적인 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 평면도들 및 수직 단면도들이다. 구체적으로, 도 4a, 도 5a, 도 6a 및 도 7a는 도 1a에 대응하는 평면도들이다. 도 4b, 도 5b, 도 6b 및 도 7b는 각각 도 4a, 도 5a, 도 6a 및 도 7a의 선 I-I' 및 II-II'를 따른 수직 단면도들이다.
도 4a 및 도 4b를 참조하면, 기판(3) 내에 소자 분리층(6s) 및 게이트 구조체(GS)가 형성될 수 있다. 소자 분리층(6s)은 기판(3)의 상면에 트렌치를 형성하고, 상기 트렌치에 절연 물질을 채우고, 상기 기판(3) 및 상기 절연물질을 식각하는 평탄화 공정을 수행하여 형성될 수 있다. 소자 분리층(6s)은 활성 영역들(6a)을 정의할 수 있다. 예를 들어, 활성 영역들(6a)은 소자 분리층(6s)에 의해 둘러싸인 기판(3)의 상면의 일부분에 대응할 수 있다. 평면도에서, 활성 영역들(6a)은 단축 및 장축을 갖는 바 형상을 가질 수 있으며, 서로 이격될 수 있다. 소자 분리층(6s)은 단일층 또는 복수의 층으로 구성될 수 있다.
일 실시예에서, 소자 분리층(6s)이 형성되기 전에 기판(3)에 불순물들을 주입하여 불순물 영역들(9a, 9b)을 형성할 수 있다. 예를 들어, 활성 영역(6a)의 중앙부에 제1 불순물 영역(9a)이 형성될 수 있으며, 활성 영역(6a)의 양단부에 제2 불순물 영역(9b)이 형성될 수 있다. 다만, 실시예들에 따라, 제1 불순물 영역(9a) 및 제2 불순물 영역(9b)은 소자 분리층(6s)의 형성 후 또는 다른 공정 단계에서 형성될 수도 있다.
이후, 기판(3)을 이방성 식각하여 게이트 트렌치들(12)이 형성될 수 있다. 상기 게이트 트렌치들(12)은 x방향으로 연장되며 활성 영역(6a) 및 소자 분리층(6s)을 가로지를 수 있다. 상기 게이트 트렌치(12) 내에 게이트 유전층(14), 게이트 전극(16) 및 게이트 캡핑층(18)을 형성하여 게이트 구조체(GS)가 형성될 수 있다. 게이트 유전층(14)은 게이트 트렌치(12) 내에 산화 공정 또는 증착 공정을 수행하여 형성될 수 있으며, 게이트 유전층(14)은 상기 게이트 트렌치(12)의 내벽에 컨포멀하게 형성될 수 있다.
상기 게이트 전극(16)은 상기 게이트 유전층(14) 상에 도전 물질을 형성한 후, 상기 도전 물질을 리세스하여 형성될 수 있다. 상기 게이트 전극(16)은 상기 게이트 유전층(14) 상에 도전 물질을 형성한 후, 상기 도전 물질을 리세스하여 형성될 수 있다. 상기 게이트 캡핑층(18)은 게이트 트렌치(12)를 채우도록 상기 게이트 전극(16) 상에 절연 물질을 형성한 후 평탄화 공정을 수행하여 형성될 수 있다. 일 실시예에서, 게이트 트렌치(12)는 활성 영역(6a) 내에서 보다 소자 분리층(6s) 내에서 더 깊게 형성될 수 있다.
도 5a 및 도 5b를 참조하면, 제1 버퍼층(19), 제2 버퍼층(20) 및 콘택 홀(CH)이 형성될 수 있다. 제1 버퍼층(19)은 활성 영역(6a)의 상면, 소자 분리층(6s)의 상면 및 게이트 구조체(GS)의 상면을 덮을 수 있다. 제2 버퍼층(20)은 제1 버퍼층(19)을 덮을 수 있다.
이후에, 이방성 식각 공정에 의해 제1 버퍼층(19) 및 제2 버퍼층(20)을 관통하며, 활성 영역(6a) 및 소자 분리층(6s)을 노출시키는 관통 홀이 형성될 수 있다. 평면도에서, 관통 홀은 활성 영역(6a)의 중심부에 형성될 수 있다. 예를 들어, 관통 홀은 활성 영역(6a)의 제1 불순물 영역(9a)의 상면을 노출시킬 수 있으며, 관통 홀의 하면은 제2 불순물 영역(9b)의 상면보다 낮은 레벨에 위치할 수 있다. 관통 홀은 또한 소자 분리층(6s) 및 게이트 캡핑층(18)을 부분적으로 노출시킬 수 있다.
도 6a 및 도 6b를 참조하면, 콘택 홀(CH) 내에 제1 콘택 스페이서(CS1) 및 제1 도전층(22a)이 형성될 수 있다. 제1 콘택 스페이서(CS1)는 제2 버퍼층(20) 및 콘택 홀(CH)을 덮도록 절연 물질을 증착한 후, 제1 불순물 영역(9a)이 노출되도록 상기 절연 물질을 이방성 식각하여 형성될 수 있다. 제1 콘택 스페이서(CS1)는 콘택 홀(CH)의 외주를 따라 수평 방향으로 연장될 수 있으며, 평면도에서 링 형상 또는 도넛 형상을 가질 수 있다.
제1 도전층(22a)은 제1 불순물 영역(9a)으로부터 선택적 에피택셜 성장(selective epitaxial growth; SEG) 공정에 의해 형성될 수 있다. 또는, 제1 도전층(22a)은 콘택 홀(CH)을 채우도록 도전성 물질을 형성한 후, 상기 도전성 물질을 에치백하여 형성될 수 있다. 제1 도전층(22a)은 제1 불순물 영역(9a)의 상면과 접할 수 있으며, 콘택 홀(CH)의 하부 부분에 위치할 수 있다.
도 7a 및 도 7b를 참조하면, 제1 도전층(22a) 상에 제2 도전층(22b)이 형성될 수 있다. 상기 제2 도전층(22b)은 제1 도전층(22a)의 일부를 실리사이드화하여 형성될 수 있다.
제2 도전층(22b) 상에 제2 콘택 스페이서(CS2)가 형성될 수 있으며, 제1 콘택 스페이서(CS1) 및 제2 콘택 스페이서(CS2)는 콘택 스페이서 구조체(CS)를 이룰 수 있다. 제2 콘택 스페이서(CS2)는 제2 버퍼층(20) 및 콘택 홀(CH)을 덮도록 절연 물질을 증착한 후, 제2 도전층(22b)이 노출되도록 상기 절연 물질을 이방성 식각하여 형성될 수 있다. 제2 콘택 스페이서(CS2)는 제1 도전층(22a)의 외주를 따라 수평 방향으로 연장될 수 있다.
제2 도전층(22b) 상에 상부 도전층(22c)이 형성될 수 있으며, 제1 도전층(22a), 제2 도전층(22b) 및 상부 도전층(22c)은 비트 라인 콘택(21)을 이룰 수 있다. 상부 도전층(22c)은 제2 도전층(22b) 상에 콘택 홀(CH)을 완전히 채우도록 도전성 물질을 형성한 후, 제2 버퍼층(20)이 노출되도록 상기 도전성 물질을 평탄화하여 형성될 수 있다.
이후에, 비트 라인 콘택(21) 상에 비트 라인 구조체(BLS)가 형성될 수 있다. 비트 라인 구조체(BLS)는 제2 버퍼층(20) 및 비트 라인 콘택(21) 상에 도전성 물질 및 절연 물질을 증착한 후, 상기 도전성 물질 및 절연 물질을 패터닝하여 형성될 수 있다. 비트 라인 구조체(BLS)는 비트 라인(BL) 및 상기 비트 라인(BL) 상의 비트 라인 캡핑층(28)을 포함할 수 있다. 비트 라인 구조체들(BLS)은 y방향으로 연장될 수 있으며, 서로 x방향으로 이격될 수 있다. 비트 라인 구조체(BLS)의 x방향을 따른 수평 폭은 일정하지 않을 수 있다. 예를 들어, 비트 라인 콘택(21)과 접하는 비트 라인 구조체(BLS)의 일부분의 수평 폭은 비트 라인 콘택(21)과 접하지 않는 비트 라인 구조체(BLS)의 일부분의 수평 폭보다 클 수 있다. 일 실시예에서, 도전성 물질 및 절연 물질을 패터닝하는 공정은 상기 절연 물질 상에 하드 마스크를 형성하고, 상기 하드 마스크를 사용하여 1회의 식각 공정에 의해 수행될 수 있다. 상기 하드 마스크는 EUV(Extreme Ultraviolet) 광을 이용한 노광 공정에 의해 패터닝된 EUV 마스크일 수 있다.
비트 라인(BL)과 비트 라인 콘택(21)을 동시에 형성하는 경우, 비트 라인(BL)과 비트 라인 콘택(21)이 동시에 패터닝될 수 있다. 이 경우, 패터닝된 후의 비트 라인 구조체(BLS)의 종횡비가 커져, 비트 라인 구조체(BLS)가 휘거나 부러지는 문제가 발생할 수 있다. 그러나, 본 개시의 실시예들에 따르면, 비트 라인 콘택(21)이 기판(3) 내에 먼저 형성된 후, 기판(3) 상에 비트 라인 구조체(BLS)가 형성되므로 비트 라인 구조체(BLS)가 휘거나 부러지는 것을 방지할 수 있다.
다시 도 1a 내지 도 3을 참조하면, 비트 라인 구조체(BLS)의 측면을 덮는 스페이서 구조체(SP)가 형성될 수 있다. 스페이서 구조체(SP)는 비트 라인 구조체(BLS) 및 제2 버퍼층(20)을 덮도록 절연 물질을 증착한 후, 상기 절연 물질을 이방성 식각하여 형성될 수 있다. 스페이서 구조체(SP)는 내측 스페이서(SP1) 및 외측 스페이서(SP2)를 포함할 수 있다. 내측 스페이서(SP1)는 비트 라인(BL) 및 비트 라인 캡핑층(28)의 측면을 덮을 수 있으며, 외측 스페이서(SP2)는 내측 스페이서(SP1)의 측면을 덮을 수 있다.
비트 라인 캡핑층(28) 및 스페이서 구조체(SP)를 식각 마스크로 하는 이방성 식각 공정이 수행될 수 있으며, 제1 버퍼층(19) 및 제2 버퍼층(20)이 식각되어 제2 불순물 영역(9b)이 노출될 수 있다. 비트 라인 구조체들(BLS) 사이의 공간은 콘택 트렌치로 지칭될 수 있다. 예를 들어, 상기 콘택 트렌치는 인접하는 스페이서 구조체들(SP)의 서로 대향하는 측면들에 의해 정의될 수 있으며, y방향으로 연장될 수 있다.
상기 콘택 트렌치 형성 시, 콘택 스페이서 구조체(CS)의 제1 콘택 스페이서(CS1)가 식각될 수 있다. 또한, 스페이서 구조체(SP)의 외측 스페이서(SP2)가 부분적으로 식각될 수 있다. 본 개시의 실시예들에 따르면, 제1 콘택 스페이서(CS1)는 외측 스페이서(SP2)와 동일한 물질을 포함할 수 있다. 따라서, 제2 불순물 영역(9b)을 노출시키며 콘택 트렌치를 형성하는 공정에서, 제1 콘택 스페이서(CS1)와 외측 스페이서(SP2) 사이에서 단차, 돌출부 또는 함몰부가 형성되지 않을 수 있으며, 식각된 제1 콘택 스페이서(CS1)는 외측 스페이서(SP2)와 공면을 이룰 수 있다.
상기 콘택 트렌치 내에 콘택 플러그(60)가 형성될 수 있다. 콘택 플러그(60)는 스페이서 구조체(SP)를 덮도록 상기 트렌치에 도전 물질을 채워 넣고, 상기 도전 물질을 에치백하여 형성될 수 있다. 콘택 플러그(60)의 상면은 비트 라인 구조체(BLS)의 상단보다 낮은 레벨에 위치할 수 있다. 콘택 플러그(60)는 활성 영역(6a)의 제2 불순물 영역(9b)의 상면과 접할 수 있으며, 스페이서 구조체들(SP) 사이의 공간을 부분적으로 채울 수 있다. 콘택 플러그(60)는 활성 영역(6a), 예를 들어, 제2 불순물 영역(9b)과 전기적으로 연결될 수 있다.
본 개시의 실시예들에 따르면, 콘택 트렌치를 형성하는 공정에서, 제1 콘택 스페이서(CS1)와 외측 스페이서(SP2) 사이에서 단차, 돌출부 또는 함몰부가 형성되지 않으므로, 콘택 플러그(60)와 비트 라인 콘택(21)과의 이격 거리를 확보할 수 있다. 따라서, 콘택 플러그(60)와 비트 라인 콘택(21) 사이의 전기적 브리징을 방지할 수 있다.
비트 라인(BL)과 비트 라인 콘택(21)을 동시에 패터닝하는 경우, 비트 라인 콘택(21)이 과도하게 식각되어 비트 라인 콘택(21)의 수평 폭이 작아지면 비트 라인(BL)과 비트 라인 콘택(21) 사이의 저항이 증가할 수 있다. 비트 라인 콘택(21)이 적게 식각되어 비트 라인 콘택(21)의 수평 폭이 커지면 콘택 플러그(60)와 거리가 가까워져 전기적 브리징이 발생할 수 있다. 그러나, 본 개시의 실시예들에 따르면, 비트 라인 콘택(21)을 비트 라인 구조체(BLS)와 별도의 공정에서 형성하므로, 비트 라인(BL)과 비트 라인 콘택(21) 사이의 저항을 줄일 수 있으며, 비트 라인 콘택(21)과 콘택 플러그(60) 사이의 전기적 브리징을 방지할 수 있다.
일 실시예에서, 콘택 플러그(60)가 형성된 이후에 펜스 구조체(미도시)가 형성될 수 있다. 펜스 구조체는 콘택 플러그(60)의 일부를 제거한 후, 콘택 플러그(60)의 일부가 제거된 공간에 절연 물질을 채워 넣어 형성될 수 있다. 펜스 구조체들은 비트 라인 구조체들(BLS) 사이에서 게이트 구조체(GS)와 수직 방향으로 중첩되도록 형성될 수 있다. 펜스 구조체들은 서로 x방향 및 y방향으로 이격되어 배치될 수 있다. 예를 들어, 콘택 플러그들(60)은 비트 라인 구조체들(BLS) 사이에서 y방향을 따라 펜스 구조체들과 교대로 배치될 수 있다. 일부 실시예들에서, 펜스 구조체를 형성하는 공정은 콘택 플러그(60)를 형성하는 공정보다 먼저 수행될 수 있다.
도 2에 도시된 바와 같이, 비트 라인 구조체(BLS)는 제2 부분(L2)의 수평 폭이 제1 부분(L1)의 수평 폭보다 작을 수 있다. 따라서, 비트 라인 구조체들(BLS) 사이의 콘택 플러그(60)의 x방향을 따른 수평 폭이 증가할 수 있으며, 콘택 플러그(60)와 제2 불순물 영역(9b) 사이의 접촉 면적을 증가시킬 수 있다. 그러므로, 콘택 플러그(60)와 활성 영역(6a) 사이의 저항을 줄일 수 있다.
비트 라인 구조체(BLS), 스페이서 구조체(SP) 및 콘택 플러그(60) 상에 배리어층(69a) 및 금속층(69b)이 형성될 수 있다. 상기 배리어층(69a) 및 금속층(69b)을 패터닝하고 절연물질을 채워넣어 랜딩 패드(69) 및 절연 패턴(72)이 형성될 수 있다. 콘택 플러그(60)와 랜딩 패드(69) 사이에는 금속-반도체 화합물 층(66)이 형성될 수 있다. 랜딩 패드(69)는 또한 펜스 구조체를 덮을 수 있다. 상기 금속-반도체 화합물 층(66)은 콘택 플러그(60)의 일부가 실리사이드화 되어 형성된 것일 수 있다.
식각 정지층(75) 및 캐패시터 구조체(80)가 랜딩 패드(69) 상에 형성되어 반도체 소자(100)가 제조될 수 있다. 식각 정지층(75)은 랜딩 패드(69) 및 절연 패턴(72)의 상면을 덮도록 형성될 수 있다. 캐패시터 구조체(80)는 식각 정지층(75)을 관통하여 랜딩 패드(69)와 연결되는 하부 전극(82), 상기 하부 전극(82) 상의 캐패시터 유전층(84) 및 상기 캐패시터 유전층(84) 상의 상부 전극(86)을 포함할 수 있다.
도 8 및 도 9는 예시적인 실시예에 따른 반도체 소자의 평면도들이다.
도 8을 참조하면, 반도체 소자(100a)는 기판(3) 내에 매립되며 비트 라인(BL)과 연결되는 비트 라인 콘택(21) 및 상기 비트 라인 콘택(21)을 둘러싸는 콘택 스페이서 구조체(CS)를 포함할 수 있다. 일 실시예에서, 비트 라인 콘택(21) 및 콘택 스페이서 구조체(CS)는 평면도에서 타원형을 가질 수 있다. 예를 들어, 비트 라인 콘택(21)은 y방향을 장축으로 가지며 x방향을 단축으로 갖는 타원 형상을 가질 수 있다. 일부 실시예들에서, 비트 라인 콘택(21)은 x방향을 장축으로 가지며 y방향을 단축으로 갖는 타원 형상을 가질 수 있다.
도 9를 참조하면, 반도체 소자(100b)는 기판(3) 내에 매립되며 비트 라인(BL)과 연결되는 비트 라인 콘택(21) 및 상기 비트 라인 콘택(21)을 둘러싸는 콘택 스페이서 구조체(CS)를 포함할 수 있다. 일 실시예에서, 비트 라인 콘택(21) 및 콘택 스페이서 구조체(CS)는 x방향 및 y방향 사이의 방향을 장축 및 단축으로 갖는 타원 형상을 가질 수 있다.
도 10a는 예시적인 실시예에 따른 반도체 소자의 평면도이다. 도 10b는 도 10a에 도시된 반도체 소자의 선 I-I' 및 II-II'에 따른 수직 단면도들이다.
도 10a 및 도 10b를 참조하면, 반도체 소자(100c)는 기판(3) 내에 매립되며 비트 라인(BL)과 연결되는 비트 라인 콘택(21)을 포함할 수 있다. 일 실시예에서, 도 1a 내지 도 3을 참조하여 설명된 반도체 소자(100)와 달리 콘택 스페이서 구조체(CS)가 생략될 수 있다. 예를 들어, 비트 라인 콘택(21)은 콘택 홀(CH)의 하면 및 측벽과 접할 수 있다.
일 실시예에서, 평면도에서 보았을 때 비트 라인 콘택(21)은 4개의 오목한 측면을 가질 수 있다. 예를 들어, 비트 라인 콘택(21)은 x방향을 따른 중심부에서 y방향을 따른 수평 폭이 가장 작을 수 있다. 또한, 비트 라인 콘택(21)은 y방향을 따른 중심부에서 x방향을 따른 수평 폭이 가장 작을 수 있다. 일 실시예에서, 비트 라인 콘택(21)의 x방향을 따른 최대 수평 폭은 y방향을 따른 최대 수평 폭보다 클 수 있다. 그러나, 이에 제한되지 않으며, 일부 실시예들에서 비트 라인 콘택(21)의 x방향을 따른 최대 수평 폭은 y방향을 따른 최대 수평 폭보다 작거나 같을 수 있다.
일 실시예에서, 비트 라인 콘택(21)은 폴리실리콘으로 이루어질 수 있다. 예를 들어, 도 3에 도시된 비트 라인 콘택(21)의 제1 도전층(22a), 제2 도전층(22b) 및 상부 도전층(22c)이 하나의 도전층으로 이루어질 수 있으며, 콘택 스페이서 구조체(CS)가 생략될 수 있다. 도 10b에 도시된 비트 라인 콘택(21)의 구조 및 물질을 예시적인 것이며, 이에 제한되지 않는다. 일 실시예에서, 비트 라인 콘택(21)은 폴리실리콘을 포함하는 도전층 및 상기 도전층과 비트 라인(BL) 사이의 금속-반도체 화합물 층(66)으로 이루어질 수 있다. 또는, 도 10b에 도시된 비트 라인 콘택(21)은 도 3 및 도 13 내지 도 16에 도시된 비트 라인 콘택(21)과 동일한 구조를 가질 수 있다.
도 11a 내지 도 12b는 예시적인 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 평면도들 및 수직 단면도들이다.
도 11a 및 도 11b를 참조하면, 도 4a 및 도 4b를 참조하여 설명된 게이트 구조체(GS) 형성 공정 후에, 기판(3) 상에 제1 버퍼층(19), 제2 버퍼층(20) 및 마스크 패턴(M)이 형성될 수 있다. 제1 버퍼층(19) 및 제2 버퍼층(20)은 활성 영역(6a), 소자 분리층(6s) 및 게이트 구조체(GS)를 완전히 덮을 수 있다. 마스크 패턴(M)은 제2 버퍼층(20) 상에 형성될 수 있으며, 활성 영역(6a)의 제2 불순물 영역(9b)과 수직으로 중첩될 수 있다. 예를 들어, 평면도에서 마스크 패턴(M)은 원형 또는 타원 형상을 가질 수 있으며, 하나의 마스크 패턴(M)은 서로 인접하게 배치된 두 개의 활성 영역(6a)의 제2 불순물 영역들(9b)과 수직으로 중첩될 수 있다. 마스크 패턴들(M)은 제1 불순물 영역(9a)과 중첩되지 않을 수 있으며, 서로 x방향 및 y방향으로 이격될 수 있다.
도 12a 및 도 12b를 참조하면, 희생층(MS) 및 비트 라인 콘택(21)이 형성될 수 있다. 희생층(MS)은 마스크 패턴(M) 및 제2 버퍼층(20)을 덮도록 절연 물질을 증착한 후, 상기 절연 물질을 이방성 식각하여 형성될 수 있다. 희생층(MS)은 마스크 패턴(M)의 측면을 덮을 수 있다. 예를 들어, 희생층(MS)은 마스크 패턴들(M)의 측면을 따라 소정의 두께를 가지며 수평 방향으로 연장될 수 있다.
마스크 패턴(M) 및 희생층(MS)을 식각 마스크로 하는 이방성 식각 공정에 의해 콘택 홀(CH)이 형성될 수 있다. 콘택 홀(CH)은 활성 영역(6a)의 제1 불순물 영역(9a)을 노출시킬 수 있다.
콘택 홀(CH) 내에 비트 라인 콘택(21)이 형성될 수 있다. 일 실시예에서, 비트 라인 콘택(21)은 폴리실리콘을 포함할 수 있다. 비트 라인 콘택(21)은 제1 불순물 영역(9a)으로부터 SEG 공정에 의해 형성되거나, 또는 상기 콘택 홀(CH)을 채우도록 도전성 물질을 형성한 후, 상기 도전성 물질을 에치백하여 형성될 수 있다.
마스크 패턴(M) 및 희생층(MS)이 제거될 수 있으며, 도 7a 및 도 7b를 참조하여 설명된 방법에 의해 비트 라인 구조체(BLS)가 형성될 수 있다.
도 13 내지 도 16은 예시적인 실시예에 따른 반도체 소자의 수직 단면도들이다.
도 13을 참조하면, 반도체 소자(100d)는 기판(3) 내에 매립되며 비트 라인(BL)과 연결되는 비트 라인 콘택(21) 및 상기 비트 라인 콘택(21)을 둘러싸는 콘택 스페이서 구조체(CS)를 포함할 수 있다. 일 실시예에서, 비트 라인 콘택(21)의 하부 도전층(23)은 금속-반도체 화합물로 이루어질 수 있다. 예를 들어, 도 3에 도시된 비트 라인 콘택(21)의 제1 도전층(22a)이 완전히 실리사이드화되어 금속-반도체 화합물 층(66)을 포함하는 제2 도전층(22b)만이 하부 도전층(23)을 이룰 수 있다.
도 14를 참조하면, 반도체 소자(100e)는 기판(3) 내에 매립되며 비트 라인(BL)과 연결되는 비트 라인 콘택(21) 및 상기 비트 라인 콘택(21)을 둘러싸는 콘택 스페이서 구조체(CS)를 포함할 수 있다. 일 실시예에서, 비트 라인 콘택(21)의 하부 도전층(23)의 일부분은 제2 콘택 스페이서(CS2)의 하면보다 위로 돌출할 수 있다. 예를 들어, 제2 도전층(22b)의 하면은 제2 콘택 스페이서(CS2)의 하면보다 낮은 레벨에 위치할 수 있으며, 제2 도전층(22b)의 상면은 제2 콘택 스페이서(CS2)의 하면보다 높은 레벨에 위치할 수 있다. 제2 도전층(22b)의 하면은 제1 도전층(22a)을 향하여 아래로 볼록할 수 있다. 상부 도전층(22c)의 하면은 제2 콘택 스페이서(CS2)의 하면보다 높은 레벨에 위치할 수 있다.
도 15를 참조하면, 반도체 소자(100f)는 기판(3) 내에 매립되며 비트 라인(BL)과 연결되는 비트 라인 콘택(21) 및 상기 비트 라인 콘택(21)을 둘러싸는 콘택 스페이서 구조체(CS)를 포함할 수 있다. 일 실시예에서, 비트 라인 콘택(21)의 하부 도전층(23) 및 상부 도전층(22c)은 동일한 물질을 포함할 수 있으며, 일체로 형성될 수 있다. 예를 들어, 하부 도전층(23) 및 상부 도전층(22c)은 폴리실리콘을 포함할 수 있다. 또한, 비트 라인 콘택(21)은 상부 도전층(22c) 상에 금속-반도체 화합물 층(24)을 더 포함할 수 있다. 상기 금속-반도체 화합물 층(24)은 비트 라인(BL)의 하면과 접할 수 있다. 일 실시예에서, 상기 금속-반도체 화합물 층(24)은 생략될 수 있으며 상부 도전층(22c)이 비트 라인(BL)과 접할 수 있다.
도 16을 참조하면, 반도체 소자(100g)는 기판(3) 내에 매립되며 비트 라인(BL)과 연결되는 비트 라인 콘택(21) 및 상기 비트 라인 콘택(21)을 둘러싸는 콘택 스페이서 구조체(CS)를 포함할 수 있다. 일 실시예에서, 비트 라인 콘택(21)의 상부 도전층(22c)은 제1 상부 도전층(22d) 및 상기 제1 상부 도전층(22d) 상의 제2 상부 도전층(22e)을 포함할 수 있다. 제1 상부 도전층(22d)의 수평 폭은 제2 상부 도전층(22e)의 수평 폭보다 클 수 있다. 제1 상부 도전층(22d) 및 제2 상부 도전층(22e)은 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 텅스텐(W), 알루미늄(Al), 몰리브덴(Mo), 루테늄(Ru), 코발트(Co)와 같은 도전성 물질을 포함할 수 있다.
콘택 스페이서 구조체(CS)는 제1 콘택 스페이서(CS1), 제2 콘택 스페이서(CS2) 및 제3 콘택 스페이서(CS3)를 포함할 수 있다. 단면도에서, 제3 콘택 스페이서(CS3)는 제2 콘택 스페이서(CS2)보다 콘택 홀(CH)의 중심부에 가깝게 배치될 수 있다. 제3 콘택 스페이서(CS3)는 제1 상부 도전층(22d) 상에 배치되며 제2 상부 도전층(22e)의 측면을 덮을 수 있다. 제2 콘택 스페이서(CS2)는 제2 도전층(22b) 상에 배치될 수 있으며 제1 상부 도전층(22d) 및 제3 콘택 스페이서(CS3)의 측면을 덮을 수 있다. 제1 콘택 스페이서(CS1)는 제1 도전층(22a), 제2 도전층(22b) 및 제2 콘택 스페이서(CS2)의 측면을 덮을 수 있다.
도 17 내지 도 22는 예시적인 실시예에 따른 반도체 소자의 평면도들이다.
도 17을 참조하면, 반도체 소자(100h)는 셀 영역(CA), 인터페이스 영역(IA) 및 주변 회로 영역(PA)을 포함할 수 있다. 인터페이스 영역(IA)은 셀 영역(CA)을 둘러쌀 수 있으며, 인터페이스 영역(IA)은 셀 영역(CA)과 주변 회로 영역(PA) 사이에 배치될 수 있다. 반도체 소자(100h)는 예를 들어, DRAM(Dynamic Random Access Memory)의 셀 어레이(cell array)에 적용될 수 있으나, 이에 한정되는 것은 아니다. 셀 영역(CA)은 DRAM 소자의 메모리 셀이 배치되는 영역을 지칭할 수 있으며, 인터페이스 영역(IA)은 로우 디코더 및 센스 앰프 등이 배치되는 주변 회로 영역(PA)과 셀 영역(CA) 사이의 영역을 의미할 수 있다.
반도체 소자(100h)의 셀 영역(CA)은 도 1a 내지 도 3을 참조하여 설명된 반도체 소자(100)의 각 구성 요소들과 동일하거나 유사한 구성 요소들을 포함할 수 있다. 일 실시예에서, 반도체 소자(100h)는 셀 영역(CA)에 배치되며 y방향으로 연장되는 비트 라인 구조체들(BLS)을 포함할 수 있다. 비트 라인 구조체(BLS)의 일부분은 인터페이스 영역(IA)으로 더 연장될 수 있다. 비트 라인 구조체들(BLS)은 상대적으로 수평 폭이 큰 제1 부분(L1) 및 상대적으로 수평 폭이 작은 제2 부분(L2)을 포함할 수 있다. 일 실시예예서, 비트 라인 구조체들(BLS)의 y방향을 따른 길이는 다를 수 있다. 일 실시예에서, 비트 라인 구조체들(BLS)의 y방향 단부들은 x방향으로 정렬되지 않을 수 있다.
설명의 편의를 위해 도 17에는 두 개의 비트 라인 구조체들(BLS)이 도시되었으나, 비트 라인 구조체들(BLS)의 형상 및 개수는 예시적인 것이며 이에 제한되지 않는다.
도 18을 참조하면, 반도체 소자(100i)는 y방향으로 연장되는 비트 라인 구조체들(BLS)을 포함할 수 있다. 일 실시예에서, 비트 라인 구조체들(BLS)의 제1 부분(L1) 및 제2 부분(L2)의 수평 폭보다 큰 수평 폭을 갖는 제3 부분(L3)을 포함할 수 있다. 상기 제3 부분(L3)은 비트 라인 구조체(BLS)의 단부들 중 적어도 하나에 배치될 수 있다. 일 실시예에서, 각 비트 라인 구조체(BLS)는 y방향의 단부에 하나의 제3 부분(L3)을 포함할 수 있으며, 제3 부분들(L3)은 x방향을 따라 지그재그로 배치될 수 있다. 일 실시예에서, 반도체 소자(100i)는 캐패시터 구조체(80)와 전기적으로 연결되며 캐패시터 구조체(80) 상에 배치되는 배선 구조물을 포함할 수 있으며, 비트 라인 콘택(21)의 제3 부분(L3) 상에 상기 배선 구조물과 전기적으로 연결되는 비트 라인 콘택(21)이 배치될 수 있다.
도 19를 참조하면, 반도체 소자(100j)는 y방향으로 연장되는 비트 라인 구조체들(BLS)을 포함할 수 있다. 일 실시예에서, 비트 라인 구조체(BLS)는 서로 인접하며 연결된 두 개의 비트 라인 구조체(BLS)를 포함할 수 있다. 예를 들어, 인접하는 두 개의 비트 라인 구조체(BLS) 사이에 연결 부분(L4)이 배치될 수 있으며, 상기 연결 부분(L4)에 의해 비트 라인 구조체들(BLS)의 단부들은 인터페이스 영역(IA) 내에서 서로 연결될 수 있다. 상기 연결 부분(L4)의 수평 폭은 제1 부분(L1)의 수평 폭보다 작을 수 있으며, 제2 부분(L2)의 수평 폭보다 크거나 같을 수 있다. 서로 인접하는 두 개의 비트 라인 구조체들(BLS)의 일단은 서로 연결될 수 있으며, 타단은 서로 이격될 수 있다.
일 실시예에서, 서로 연결된 두 개의 비트 라인 구조체(BLS)는 하나의 센스 앰프(sense amplifier)를 공유할 수 있다. 상기 센스 앰프는 서로 연결된 비트 라인 구조체(BLS)의 비트 라인들(BL)의 전압 차이를 증폭하도록 구성될 수 있다.
도 20을 참조하면, 반도체 소자(100k)는 y방향으로 연장되는 비트 라인 구조체들(BLS)을 포함할 수 있다. 일 실시예에서, 비트 라인 구조체(BLS)는 서로 인접하며 연결된 두 개의 비트 라인 구조체(BLS)를 포함할 수 있다. 예를 들어, 인접하는 두 개의 비트 라인 구조체(BLS) 사이에 연결 부분(L4)이 배치될 수 있으며, 상기 연결 부분(L4)의 수평 폭은 제1 부분(L1)의 수평 폭보다 클 수 있다. 일 실시예에서, 평면도에서 상기 연결 부분(L4)은 정사각 또는 직사각 형상을 가질 수 있다. 상기 연결 부분(L4)의 x방향을 따른 수평 폭은 인접하는 두 개의 비트 라인 구조체들(BLS) 사이의 거리보다 클 수 있다.
도 21을 참조하면, 반도체 소자(100l)는 y방향으로 연장되는 비트 라인 구조체들(BLS)을 포함할 수 있다. 일 실시예에서, 비트 라인 구조체(BLS)는 서로 인접하며 양단부가 연결된 두 개의 비트 라인 구조체(BLS)를 포함할 수 있다. 예를 들어, 서로 인접하는 비트 라인 구조체들(BLS)의 양단부는 연결 부분(L4)에 의해 서로 연결될 수 있다. 상기 연결 부분들(L4)의 수평 폭은 제1 부분(L1)의 수평 폭보다 크거나 작을 수 있다. 상기 연결 부분들(L4) 중 일부의 연결 부분(L4)의 x방향을 따른 수평 폭은 인접하는 두 개의 비트 라인 구조체들(BLS) 사이의 거리보다 클 수 있다.
도 22를 참조하면, 반도체 소자(100m)는 y방향으로 연장되는 비트 라인 구조체들(BLS)을 포함할 수 있다. 도 21의 반도체 소자(100)와 달리, 비트 라인 구조체들(BLS) 사이의 양단부는 제1 부분(L1)보다 수평 폭이 작은 연결 부분(L4)으로 서로 연결될 수 있다. 서로 연결된 비트 라인 구조체들(BLS)은 루프 형상 또는 링 형상을 가질 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100 : 반도체 소자 3 : 기판
6a : 활성 영역 6s : 소자 분리층
9a : 제1 불순물 영역 9b : 제2 불순물 영역
GS : 게이트 구조체 CH : 콘택 홀
CS : 콘택 스페이서 구조체 CS1 : 제1 콘택 스페이서
CS2 : 제2 콘택 스페이서 21 : 비트 라인 콘택
22a : 제1 도전층 22b : 제2 도전층
22c : 상부 도전층 23 : 하부 도전층
6a : 활성 영역 6s : 소자 분리층
BLS : 비트 라인 구조체 BL : 비트 라인
L1 : 제1 부분 L2 : 제2 부분

Claims (10)

  1. 활성 영역 및 상기 활성 영역의 중심부에 형성된 콘택 홀을 포함하는 기판;
    상기 기판 내에 배치되고 상기 활성 영역을 가로지르며 제1 수평 방향으로 연장되는 게이트 구조체;
    상기 콘택 홀 내에 배치되고 상기 활성 영역과 접하는 비트 라인 콘택, 상기 비트 라인 콘택은 하부 도전층 및 상기 하부 도전층 상의 상부 도전층을 포함함;
    상기 콘택 홀 내에 배치되고 상기 비트 라인 콘택을 둘러싸는 콘택 스페이서 구조체; 및
    상기 기판 상에서 상기 게이트 구조체를 가로지르며 상기 제1 수평 방향과 교차하는 제2 수평 방향으로 연장되고, 상기 비트 라인 콘택과 접하는 비트 라인 구조체를 포함하며,
    상기 하부 도전층의 수평 폭은 상기 상부 도전층의 수평 폭보다 크고,
    상기 비트 라인 구조체는 상기 비트 라인 콘택과 수직으로 중첩되는 제1 부분 및 상기 비트 라인 콘택과 이격되는 제2 부분을 포함하며,
    상기 제1 부분의 수평 폭은 상기 제2 부분의 수평 폭보다 큰 반도체 소자.
  2. 제1 항에 있어서,
    상기 비트 라인 구조체의 측면을 덮는 스페이서 구조체를 더 포함하며,
    상기 스페이서 구조체는 상기 비트 라인 구조체의 측면과 접하는 내측 스페이서 및 상기 내측 스페이서를 덮는 외측 스페이서를 포함하며,
    상기 외측 스페이서는 상기 콘택 스페이서 구조체와 동일한 물질을 포함하는 반도체 소자.
  3. 제1 항에 있어서,
    상기 하부 도전층은 상기 상부 도전층과 상이한 물질을 포함하는 반도체 소자.
  4. 제3 항에 있어서,
    상기 하부 도전층은 상기 활성 영역과 접하는 제1 도전층 및 상기 제1 도전층 상의 제2 도전층을 포함하며,
    상기 제1 도전층은 폴리실리콘을 포함하며 상기 제2 도전층은 금속-반도체 화합물을 포함하는 반도체 소자.
  5. 제1 항에 있어서,
    상기 비트 라인 구조체의 상기 제1 부분의 수평 폭은 상기 상부 도전층의 수평 폭보다 큰 반도체 소자.
  6. 제1 항에 있어서,
    상기 하부 도전층은 상기 상부 도전층과 동일한 물질을 포함하며 일체로 형성되는 반도체 소자.
  7. 제1 항에 있어서,
    상기 콘택 스페이서 구조체는 상기 하부 도전층의 측면을 덮으며 상기 하부 도전층의 외주를 따라 연장되는 제1 콘택 스페이서 및 상기 하부 도전층 상에서 상기 상부 도전층의 측면을 덮는 제2 콘택 스페이서를 포함하는 반도체 소자.
  8. 제7 항에 있어서,
    상기 하부 도전층의 일부분은 상기 제2 콘택 스페이서의 하면보다 높은 레벨에 위치하는 반도체 소자.
  9. 제7 항에 있어서,
    상기 상부 도전층은 상기 하부 도전층의 상면과 접하는 제1 상부 도전층 및 상기 제1 상부 도전층 상의 제2 상부 도전층을 포함하며,
    상기 콘택 스페이서 구조체는 상기 제2 콘택 스페이서의 내측에 배치되며 상기 제1 상부 도전층의 상면 및 상기 제2 상부 도전층의 측면과 접하는 제3 콘택 스페이서를 더 포함하는 반도체 소자.
  10. 활성 영역 및 상기 활성 영역의 중심부에 형성된 콘택 홀을 포함하는 기판, 상기 활성 영역은 제1 불순물 영역 및 상기 제1 불순물 영역의 양측에 배치되는 제2 불순물 영역을 포함함;
    상기 기판 내에 배치되고 상기 활성 영역을 가로지르며 제1 수평 방향으로 연장되는 게이트 구조체;
    상기 콘택 홀 내에 배치되고 상기 제1 불순물 영역과 접하는 비트 라인 콘택, 상기 비트 라인 콘택은 하부 도전층 및 상기 하부 도전층 상의 상부 도전층을 포함함;
    상기 콘택 홀 내에 배치되고 상기 비트 라인 콘택을 둘러싸는 콘택 스페이서 구조체;
    상기 기판 상에서 상기 게이트 구조체를 가로지르며 상기 제1 수평 방향과 교차하는 제2 수평 방향으로 연장되는 제1 비트 라인 구조체 및 제2 비트 라인 구조체, 상기 제1 비트 라인 구조체는 상기 제2 비트 라인 구조체와 상기 제1 수평 방향으로 이격됨; 및
    상기 제1 비트 라인 구조체와 상기 제2 비트 라인 구조체 사이에 배치되며, 상기 제2 불순물 영역과 접하는 콘택 플러그를 포함하며,
    상기 하부 도전층의 수평 폭은 상기 상부 도전층의 수평 폭보다 크고,
    상기 제1 비트 라인 구조체는 상기 비트 라인 콘택과 연결되고, 상기 제2 비트 라인 구조체는 상기 비트 라인 콘택과 이격되며,
    단면도에서, 상기 제1 비트 라인 구조체의 수평 폭은 상기 제2 비트 라인 구조체의 수평 폭보다 큰 반도체 소자.
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* Cited by examiner, † Cited by third party
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CN117545274A (zh) * 2024-01-08 2024-02-09 长鑫新桥存储技术有限公司 一种半导体结构及其制造方法
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