KR20240009798A - 반도체 장치 - Google Patents
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Abstract
본 발명의 일 실시예에 따른 반도체 장치는, 셀 어레이 영역, 주변 회로 영역, 및 상기 셀 어레이 영역과 상기 주변 회로 영역 사이의 연결 영역을 갖는 기판; 상기 셀 어레이 영역 상의 셀 활성 영역, 상기 주변 회로 영역 상의 주변 활성 영역, 및 상기 연결 영역 상의 더미 활성 영역을 한정하는 소자 분리 영역; 및 상기 셀 어레이 영역 상에서 상기 셀 활성 영역을 가로지르며, 상기 연결 영역 상의 상기 소자 분리 영역 내로 연장되는 게이트 전극을 포함하는 게이트 구조물을 포함하고, 상기 더미 활성 영역은 상기 셀 활성 영역과 인접하고, 상기 게이트 구조물과 수직하게 중첩하는 상기 더미 활성 영역의 상면은 상기 게이트 구조물과 수직하게 중첩하는 상기 셀 활성 영역의 상면보다 낮은 레벨에 위치한다.
Description
본 발명은 반도체 장치에 관한 것이다.
전자 산업의 발전 및 사용자의 요구에 따라 전자기기는 더욱 소형화 및 고성능화되고 있다. 이에 따라 전자기기에 사용되는 반도체 장치 또한 고집적화 및 고성능화가 요구되고 있다. 고성능의 반도체 장치를 제조하기 위해 워드 라인을 보다 좁은 선폭으로 형성하면서, 워드 라인의 끊김 불량이 발생하고 있다.
본 발명의 실시예들에 따른 기술적 과제 중 하나는, 전기적 특성 및 신뢰성이 향상된 반도체 장치를 제공하는 것이다.
본 발명의 실시예들에 따른 반도체 장치는, 셀 어레이 영역, 주변 회로 영역, 및 상기 셀 어레이 영역과 상기 주변 회로 영역 사이의 연결 영역을 갖는 기판; 상기 셀 어레이 영역 상의 셀 활성 영역, 상기 주변 회로 영역 상의 주변 활성 영역, 및 상기 연결 영역 상의 더미 활성 영역을 한정하는 소자 분리 영역; 및 상기 셀 어레이 영역 상에서 상기 셀 활성 영역을 가로지르며, 상기 연결 영역 상의 상기 소자 분리 영역 내로 연장되는 게이트 전극을 포함하는 게이트 구조물을 포함하고, 상기 더미 활성 영역은 상기 셀 활성 영역과 인접하고, 상기 게이트 구조물과 수직하게 중첩하는 상기 더미 활성 영역의 상면은 상기 게이트 구조물과 수직하게 중첩하는 상기 셀 활성 영역의 상면보다 낮은 레벨에 위치한다.
본 발명의 실시예들에 따른 반도체 장치는, 셀 어레이 영역, 주변 회로 영역, 및 상기 셀 어레이 영역과 상기 주변 회로 영역 사이의 연결 영역을 갖는 기판;
상기 기판 상에서, 상기 셀 어레이 영역 상의 셀 활성 영역, 상기 주변 회로 영역 상의 주변 활성 영역, 상기 연결 영역 상의 더미 활성 영역을 한정하는 소자 분리 영역; 및 상기 셀 어레이 영역 상에서 상기 셀 활성 영역 및 상기 더미 활성 영역을 가로지르며 제1 방향으로 연장되는 게이트 전극을 포함하는 게이트 구조물을 포함하고, 상기 제1 방향에서, 상기 더미 활성 영역의 폭은 상기 셀 활성 영역의 폭 보다 크고, 상기 게이트 구조물의 하면 중 상기 더미 활성 영역의 상면과 접촉하는 부분은 상기 게이트 구조물의 하면 중 상기 셀 활성 영역의 상면과 접촉하는 부분보다 낮은 레벨에 위치한다.
본 발명의 실시예들에 따른 반도체 장치는, 셀 어레이 영역, 주변 회로 영역, 및 상기 셀 어레이 영역과 상기 주변 회로 영역 사이의 연결 영역을 갖는 기판; 상기 셀 어레이 영역 상에 배치되고, 비트 라인 및 상기 비트 라인의 하면에 연결되는 비트 라인 콘택 패턴을 포함하는 비트 라인 구조물; 상기 연결 영역 상에 배치되고, 더미 비트 라인을 포함하는 더미 비트 라인 구조물; 상기 비트 라인 구조물 아래에 배치되고, 상기 비트 라인 콘택 패턴을 통해 상기 비트 라인과 전기적으로 연결되는 셀 활성 영역; 상기 더미 비트 라인 구조물 아래에 배치되고, 상기 더미 비트 라인과 전기적으로 절연된 더미 활성 영역; 및 상기 셀 어레이 영역 상에서 상기 셀 활성 영역을 가로지르며 연장되는 게이트 전극을 포함하는 게이트 구조물을 포함하고, 상기 더미 활성 영역의 상면과 상기 더미 비트 라인의 하면과의 거리는 상기 셀 활성 영역의 상면과 상기 비트 라인의 하면과의 거리보다 크다.
추가적인 공정을 통해 더미 활성 영역을 식각함으로써 워드 라인의 끊김 불량을 방지하고, 전기적 특성 및 신뢰성이 향상된 반도체 장치를 제공할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 개략적인 평면도이다.
도 2a는 본 발명의 일 실시예에 따른 반도체 장치의 개략적인 단면도이다. 도 2a는 도 1의 반도체 장치를 절단선 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'를 따른 단면들을 도시한다.
도 2b는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다. 도 2b는 도 1의 반도체 장치를 절단선 Ⅲ-Ⅲ'를 따른 단면을 도시한다.
도 2c는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다. 도 2c는 도 1의 반도체 장치를 절단선 Ⅳ-Ⅳ'를 따른 단면을 도시한다.
도 3은 본 발명의 일 실시예에 따른 반도체 장치의 개략적인 단면도이다.
도 4는 본 발명의 일 실시예에 따른 반도체 장치의 개략적인 단면도이다.
도 5는 본 발명의 일 실시예에 따른 반도체 장치의 개략적인 단면도이다.
도 6은 본 발명의 일 실시예에 따른 반도체 장치의 개략적인 단면도이다.
도 7a 내지 도 7c는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 2a는 본 발명의 일 실시예에 따른 반도체 장치의 개략적인 단면도이다. 도 2a는 도 1의 반도체 장치를 절단선 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'를 따른 단면들을 도시한다.
도 2b는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다. 도 2b는 도 1의 반도체 장치를 절단선 Ⅲ-Ⅲ'를 따른 단면을 도시한다.
도 2c는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다. 도 2c는 도 1의 반도체 장치를 절단선 Ⅳ-Ⅳ'를 따른 단면을 도시한다.
도 3은 본 발명의 일 실시예에 따른 반도체 장치의 개략적인 단면도이다.
도 4는 본 발명의 일 실시예에 따른 반도체 장치의 개략적인 단면도이다.
도 5는 본 발명의 일 실시예에 따른 반도체 장치의 개략적인 단면도이다.
도 6은 본 발명의 일 실시예에 따른 반도체 장치의 개략적인 단면도이다.
도 7a 내지 도 7c는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다. 이하에서, '상', '상부', '상면', ‘위’ '하', '하부', '하면', ‘아래’, '측면' 등의 용어는 도면부호로 표기되어 별도로 지칭되는 경우를 제외하고, 도면을 기준으로 지칭하는 것으로 이해될 수 있다.
도 1은 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도이다.
도 2a는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다. 도 2a는 도 1의 반도체 장치를 절단선 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ’를 따른 단면들을 도시한다.
도 2b는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다. 도 2b는 도 1의 반도체 장치를 절단선 Ⅲ-Ⅲ’ 를 따른 단면을 도시한다.
도 2c는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다. 도 2c는 도 1의 반도체 장치를 절단선 Ⅳ-Ⅳ’ 를 따른 단면을 도시한다.
도 1을 참조하면, 반도체 장치(100)는 셀 어레이 영역(CAR), 셀 어레이 영역(CAR)을 구동하기 위한 주변 회로 영역(PCR), 및 셀 어레이 영역(CAR)과 주변 회로 영역(PCR) 사이의 연결 영역(IR)을 포함할 수 있다. 본 명세서에서, 상기 영역들(CAR, PCR, IR)은 기판(101)에서 정의되어 설명될 수 있다. 셀 어레이 영역(CAR)은 메모리 셀들이 배치되는 영역일 수 있다. 주변 회로 영역(PCR)은 셀 어레이 영역(CAR) 주위로 배치될 수 있다. 주변 회로 영역(PCR)은 워드 라인 드라이버(driver), 센스 앰프(sense amplifier), 로우(row) 및 칼럼(column) 디코더들 및 제어 회로들이 배치되는 영역일 수 있다. 연결 영역(IR)은 셀 어레이 영역(CAR)을 주변 회로 영역(PCR)과 서로 전기적으로 연결하기 위한 영역일 수 있다. 일 예로, 연결 영역(IR)에서, 워드 라인(WL)은 콘택 플러그(160cp1)와 연결되며, 콘택 플러그(160cp1)는 상부 도전 패턴(160p1)과 연결될 수 있다.
도 1 내지 도 2c를 참조하면, 반도체 장치(100)는, 활성 영역들(ACT)을 포함하는 기판(101), 기판(101) 내에서 활성 영역들(ACT)을 한정하는 소자 분리 영역(110), 기판(101) 내에 매립되어 연장되며 워드 라인(WL)을 포함하는 워드 라인 구조물(WLS), 및 기판(101) 상에서 워드 라인 구조물(WLS)과 교차하여 연장되며 비트 라인(BL)을 포함하는 비트 라인 구조물(BLS)을 포함할 수 있다. 활성 영역들(ACT), 워드 라인 구조물(WLS), 및 비트 라인 구조물(BLS)은 셀 어레이 영역(CAR)에 배치될 수 있다.
반도체 장치(100)는, 활성 영역(ACT) 상의 하부 도전 패턴(150), 하부 도전 패턴(150) 상의 제1 상부 도전 패턴(160c), 연결 영역(IR)에서 워드 라인(WL)과 연결되는 콘택 플러그(160cp1), 콘택 플러그(160cp1) 상의 제2 상부 도전 패턴(160p1), 주변 회로 영역(PCR)에서 주변 소스/드레인 영역(30)에 연결되는 주변 콘택 플러그(160cp2), 주변 콘택 플러그(160cp2) 상의 제3 상부 도전 패턴(160p2), 및 상부 도전 패턴들(160c, 160p1, 160p2)을 관통하는 절연 패턴(165)을 더 포함할 수 있다.
반도체 장치(100)는, 주변 회로 영역(PCR)에서 기판(101) 상에 배치되는 주변 트랜지스터, 절연 라이너(152), 및 층간 절연층들(156, 158)을 더 포함할 수 있으며, 상기 주변 트랜지스터는, 주변 게이트 유전층(40), 주변 회로 게이트 전극(41, 42, 43), 및 주변 소스/드레인 영역(30)을 포함할 수 있다.
반도체 장치(100)는, 예를 들어, DRAM(Dynamic Random Access Memory)의 셀 어레이(cell array)를 포함할 수 있다. 예를 들어, 비트 라인(BL)은 활성 영역(ACT)의 제1 불순물 영역(105a)과 연결되고, 활성 영역(ACT)의 제2 불순물 영역(105b)은 하부 및 상부 도전 패턴(150, 160c)을 통해, 제1 상부 도전 패턴(160c) 상의 커패시터 구조물과 전기적으로 연결될 수 있다. 도시되지 않았으나, 상기 커패시터 구조물은, 예를 들어, 하부 전극, 커패시터 유전층, 및 상부 전극을 포함할 수 있으며, 그 구조는 특별히 제한되지 않는다.
기판(101)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다. 예를 들어, Ⅳ족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 기판(101)은 불순물들을 더 포함할 수 있다. 기판(101)은 실리콘 기판, 실리콘-온-인슐레이터(silicon on insulator, SOI) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator, GOI) 기판, 실리콘-게르마늄 기판, 또는 에피택셜층을 포함하는 기판일 수 있다.
활성 영역들(ACT)은 소자 분리 영역(110)에 의해 기판(101) 내에 정의될 수 있다. 활성 영역(ACT)은 바(bar) 형태일 수 있으며, 기판(101) 내에 일 방향, 예를 들어 W 방향으로 연장되는 아일랜드 형상으로 배치될 수 있다. 상기 W 방향은 워드 라인들(WL) 및 비트 라인들(BL)의 연장 방향에 대하여 경사진 방향일 수 있다. 활성 영역들(ACT)은 서로 평행하도록 배열되되, 하나의 활성 영역(ACT)의 단부는 이에 인접한 다른 활성 영역(ACT)의 중심에 인접하도록 배열될 수 있다.
활성 영역(ACT)은 기판(101)의 상면으로부터 소정 깊이의 제1 및 제2 불순물 영역들(105a, 105b)을 가질 수 있다. 제1 및 제2 불순물 영역들(105a, 105b)은 서로 이격될 수 있다. 제1 및 제2 불순물 영역들(105a, 105b)은 워드 라인(WL)에 의해 구성되는 트랜지스터의 소스/드레인 영역으로 제공될 수 있다. 예를 들어, 하나의 활성 영역(ACT)을 가로지르는 두 개의 워드 라인들(WL) 사이에는 드레인 영역이 형성될 수 있으며, 상기 두 개의 워드 라인들(WL)의 바깥쪽에는 소스 영역이 각각 형성될 수 있다. 상기 소스 영역과 상기 드레인 영역은 실질적으로 동일한 불순물들의 도핑 또는 이온 주입에 의한 제1 및 제2 불순물 영역들(105a, 105b)에 의해 형성되는 것으로, 최종적으로 형성되는 트랜지스터의 회로 구성에 따라 서로 바뀌어 지칭될 수도 있다. 상기 불순물들은 기판(101)과 반대의 도전형을 갖는 도펀트들을 포함할 수 있다. 예시적인 실시예들에서, 상기 소스 영역과 상기 드레인 영역에서 제1 및 제2 불순물 영역들(105a, 105b)의 깊이가 서로 다를 수도 있을 것이다.
소자 분리 영역(110)은 쉘로우 트렌치 소자 분리(shallow trench isolation, STI) 공정에 의하여 형성될 수 있다. 소자 분리 영역(110)은 활성 영역들(ACT)을 둘러싸면서 이들을 서로 전기적으로 분리할 수 있다. 소자 분리 영역(110)은 절연 물질로 이루어질 수 있으며, 예를 들어, 실리콘 산화물, 실리콘 질화물, 또는 그들의 조합일 수 있다. 소자 분리 영역(110)은 기판(101)이 식각된 트렌치의 너비에 따라 상이한 하단 깊이를 갖는 복수의 영역들을 포함할 수 있다.
소자 분리 영역(110)은 셀 어레이 영역(CAR) 상의 셀 활성 영역(ACT)을 한정하는 제1 소자 분리층(110A), 주변 회로 영역(PCR) 상의 주변 활성 영역(ACT_P)을 한정하는 제2 소자 분리층(110B), 및 연결 영역(IR) 상에서 활성 영역(ACT_I)을 한정하는 제3 소자 분리층(110C)을 포함할 수 있다.
더미 활성 영역(ACT_D)은 연결 영역(IR) 상에서, 워드 라인 구조물(WLS) 아래에 배치될 수 있다. 더미 활성 영역(ACT_D)은 제1 소자 분리층(110A) 및 제3 소자 분리층(110C)에 의해 한정될 수 있다. 제1 방향(X)에서, 더미 활성 영역(ACT_D)의 폭(d2)은 셀 활성 영역(ACT)의 폭(d1)보다 클 수 있으며, 예를 들어, 더미 활성 영역(ACT_D)의 폭(d2)은 셀 활성 영역(ACT)의 폭(d1)의 약 1.5배 내지 약 3배 범위일 수 있다. 더미 활성 영역(ACT_D)은 셀 활성 영역(ACT) 및 활성 영역(ACT_I)과 인접할 수 있다.
워드 라인 구조물(WLS)과 수직하게 중첩하는 더미 활성 영역(ACT_D)의 상면은 워드 라인 구조물(WLS)과 수직하게 중첩하는 셀 활성 영역(ACT)의 상면보다 낮은 레벨에 위치할 수 있다. 더미 활성 영역(ACT_D)의 상면과 워드 라인(WL)의 상면과의 거리는 셀 활성 영역(ACT)의 상면과 워드 라인(WL)의 상면과의 거리보다 클 수 있다. 예를 들어, 워드 라인 구조물(WLS)과 수직하게 중첩하는 더미 활성 영역(ACT_D)의 상면은 워드 라인 구조물(WLS)과 수직하게 중첩하는 셀 활성 영역(ACT)의 상면보다 약 20 Å 내지 약 500 Å 낮은 레벨에 위치할 수 있다. 반도체 장치(100)의 제조 공정의 일부 단계에서, 더미 활성 영역(ACT_D)의 상면은 셀 활성 영역(ACT)의 상면보다 높은 레벨에 위치할 수 있다. 더미 활성 영역(ACT_D)의 상면이 셀 활성 영역(ACT)의 상면보다 높은 레벨에 위치함에 따라, 더미 활성 영역(ACT_D)에 의해 워드 라인(WL)이 끊기는 불량이 발생할 수 있다. 본 발명은, 더미 활성 영역(ACT_D)에 의해 워드 라인(WL)이 끊기는 불량을 방지하기 위해, 더미 활성 영역(ACT_D)을 식각하는 공정을 포함한다. 셀 활성 영역(ACT)은 식각하지 않고, 더미 활성 영역(ACT_D)만을 식각함으로써, 워드 라인 구조물(WLS)과 수직하게 중첩하는 더미 활성 영역(ACT_D)의 상면은 워드 라인 구조물(WLS)과 수직하게 중첩하는 셀 활성 영역(ACT)의 상면의 레벨보다 낮은 레벨에 위치하게 될 수 있다. 실시예에 따라, 더미 활성 영역(ACT_D)의 상면은 셀 활성 영역(ACT)의 상면과 실질적으로 동일한 레벨에 위치할 수 있다. 워드 라인 구조물(WLS)과 수직하게 중첩하는 더미 활성 영역(ACT_D)의 상면은 더미 활성 영역(ACT_D)과 인접하며 워드 라인 구조물(WLS)과 수직하게 중첩하는 제1 소자 분리층(110A)의 상면보다 높은 레벨에 위치할 수 있다.
더미 활성 영역(ACT_D)은 더미 비트 라인 구조물(BL_D) 아래에 배치될 수 있다. 활성 영역(ACT)이 비트 라인 구조물(BLS)과 전기적으로 연결되는 것과 달리, 더미 활성 영역(ACT_D)은 더미 비트 라인 구조물(BL_D)과 전기적으로 절연될 수 있다. 더미 활성 영역(ACT_D)의 상면과 더미 비트 라인 구조물(BL_D)의 하면과의 거리는 셀 활성 영역(ACT)의 상면과 비트 라인(BL)의 하면과의 거리보다 클 수 있다. 더미 활성 영역(ACT_D)의 적어도 일부는 더미 비트 라인 구조물(BL_D)과 수직하게 중첩할 수 있다.
연결 영역(IR) 상에서, 소자 분리 영역(110)은 복수의 층들을 포함할 수 있으며, 예를 들어, 제3 소자 분리층(110C)은 도 2b에 도시된 것과 같이, 워드 라인(WL)의 단부(end portion)(EP)와 인접한 영역에서, 제1 절연 라이너(111), 제2 절연 라이너(112), 및 매립 절연층(113)을 포함할 수 있다. 제2 절연 라이너(112)는 제1 절연 라이너(111) 상에 배치되고, 매립 절연층(113)은 제2 절연 라이너(112) 상에 배치될 수 있다. 제3 소자 분리층(110C)이 배치되는 기판(101)의 식각된 트렌치 내에, 제1 절연 라이너(111) 및 제2 절연 라이너(112)가 차례로 상기 트렌치의 표면을 따라 컨포멀하게 형성될 수 있다. 매립 절연층(113)은 제1 및 제2 절연 라이너(111, 112)가 상기 트렌치를 채우지 못하는 공간을 매립할 수 있다. 제2 절연 라이너(112)는 제1 절연 라이너(111)와 다른 절연 물질을 포함할 수 있으며, 매립 절연층(113)은 제2 절연 라이너(112)와 다른 절연 물질을 포함할 수 있다. 일 예로, 제1 절연 라이너(111) 및 매립 절연층(113)은 실리콘 산화물을 포함할 수 있고, 제2 절연 라이너(112)는 실리콘 질화물을 포함할 수 있다.
제 3 소자 분리층(110C)의 하면은 제1 소자 분리 층(110A)의 하면보다 낮은 레벨에 위치할 수 있다.
워드 라인 구조물들(WLS)은 기판(101) 내에서 연장되는 게이트 트렌치들(115) 내에 배치될 수 있다. 워드 라인 구조물들(WLS)의 각각은, 게이트 유전층(120), 워드 라인(WL), 및 게이트 캡핑층(125)을 포함할 수 있다. 본 명세서에서, ‘게이트(120, WL)’는 게이트 유전층(120) 및 워드 라인(WL)을 포함하는 구조물로 지칭될 수 있으며, 워드 라인(WL)은 ‘게이트 전극’으로 지칭될 수 있으며, 워드 라인 구조물(WLS)은 ‘게이트 구조물’로 지칭될 수 있다.
워드 라인 구조물(WLS)의 하면은 셀 활성 영역(ACT)의 상면 및 더미 활성 영역(ACT_D)의 상면과 각각 접촉할 수 있다. 워드 라인 구조물(WLS)의 하면 중 더미 활성 영역(ACT_D)의 상면과 접촉하는 부분은 워드 라인 구조물(WLS)의 하면 중 셀 활성 영역(ACT)의 상면과 접촉하는 부분보다 낮은 레벨에 위치할 수 있다.
워드 라인(WL)은 활성 영역(ACT)을 가로질러 제1 방향(X)으로 연장되도록 배치될 수 있다. 예를 들어, 서로 인접하는 한 쌍의 워드 라인들(WL)이 하나의 활성 영역(ACT)을 가로지르도록 배치될 수 있다. 워드 라인(WL)은 BCAT(buried channel array transistor)의 게이트를 구성할 수 있다. 워드 라인(WL)은 게이트 트렌치(115)의 하부에 소정 두께로 배치될 수 있다. 워드 라인(WL)의 상면은 기판(101)의 상면보다 낮은 레벨에 위치할 수 있다. 본 명세서에서, 사용되는 용어 “레벨”의 높고 낮음은 기판(101)의 실질적으로 편평한 상면을 기준으로 정의될 수 있다.
워드 라인(WL)은 도전성 물질, 예를 들어, 다결정 실리콘(Si), 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 텅스텐(W), 텅스텐 질화물(WN), 및 알루미늄(Al) 중 적어도 하나를 포함할 수 있다. 일 예로, 워드 라인(WL)은 서로 다른 물질로 형성되는 하부 패턴(121) 및 상부 패턴(122)을 포함할 수 있다.
일 예로, 하부 패턴(121)은 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 텅스텐 질화물(WN), 티타늄 질화물(TiN), 및 탄탈륨 질화물(TaN) 중 적어도 하나를 포함할 수 있다. 일 예로, 상부 패턴(122)은 P형 또는 N형 불순물로 도핑된 폴리 실리콘을 포함하는 반도체 패턴일 수 있고, 하부 패턴(121)은 금속 및 금속 질화물 중 적어도 하나를 포함하는 금속 패턴일 수 있다. 하부 패턴(121)의 두께는 상부 패턴(122)의 두께보다 두꺼울 수 있다. 하부 패턴(121)과 상부 패턴(122) 각각은 제1 방향(X)으로 연장될 수 있다.
게이트 유전층(120)은 게이트 트렌치(115)의 바닥면 및 내측면들 상에 배치될 수 있다. 게이트 유전층(120)은 게이트 트렌치(115)의 내측벽을 컨포멀하게 덮을 수 있다. 게이트 유전층(120)은 실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다. 게이트 유전층(120)은 예를 들어, 실리콘 산화막 또는 고유전율을 가지는 절연막일 수 있다. 예시적인 실시예들에서, 게이트 유전층(120)은 활성 영역(ACT)을 산화(oxidation)시켜 형성된 층이거나, 증착에 의해 형성된 층일 수 있다.
게이트 캡핑층(125)은 워드 라인(WL)의 상부에서 게이트 트렌치(115)를 채우도록 배치될 수 있다. 게이트 캡핑층(125)의 상면은 기판(101)의 상면과 실질적으로 동일한 레벨에 위치할 수 있다. 게이트 캡핑층(125)은 절연 물질, 예를 들어, 실리콘 질화물로 형성될 수 있다.
비트 라인 구조물(BLS)은 워드 라인(WL)과 수직하게 일 방향, 예를 들어 Y 방향으로 연장될 수 있다. 비트 라인 구조물(BLS)은 비트 라인(BL) 및 비트 라인(BL) 상의 비트 라인 캡핑 패턴(BC)을 포함할 수 있다. 비트 라인 구조물(BLS)은 셀 어레이 영역(CAR) 상에 배치될 수 있으며, 연결 영역(IR)에는 비트 라인 구조물(BLS)보다 X 방향에서 큰 폭을 갖는 더미 비트 라인 구조물(BL_D)이 배치될 수 있다. 더미 비트 라인 구조물(BL_D)은 큰 폭을 갖는 점을 제외하고, 비트 라인 구조물(BLS)과 유사한 구조를 가질 수 있다.
비트 라인(BL)은 차례로 적층된 제1 도전 패턴(141), 제2 도전 패턴(142), 및 제3 도전 패턴(143)을 포함할 수 있다. 비트 라인 캡핑 패턴(BC)은 제3 도전 패턴(143) 상에 배치될 수 있다. 제1 도전 패턴(141)과 기판(101) 사이에 버퍼 절연층(128)이 배치될 수 있으며, 제1 도전 패턴(141)의 일부분(이하, 비트 라인 콘택 패턴(DC))은 활성 영역(ACT)의 제1 불순물 영역(105a)과 접할 수 있다. 비트 라인(BL)은 비트 라인 콘택 패턴(DC)을 통해 제1 불순물 영역(105a)과 전기적으로 연결될 수 있다. 비트 라인 콘택 패턴(DC)의 하면은 기판(101)의 상면보다 낮은 레벨에 위치할 수 있고, 워드 라인(WL)의 상면보다 높은 레벨에 위치할 수 있다. 예시적인 실시예에서, 비트 라인 콘택 패턴(DC)은 기판(101) 내에 형성되어 제1 불순물 영역(105a)을 노출시키는 비트 라인 콘택 홀(135) 내에 국소적으로 배치될 수 있다.
제1 도전 패턴(141)은 다결정 실리콘과 같은 반도체 물질을 포함할 수 있다. 제1 도전 패턴(141)은 제1 불순물 영역(105a)과 직접 접촉할 수 있다. 제2 도전 패턴(142)은 금속-반도체 화합물을 포함할 수 있다. 상기 금속-반도체 화합물은 예를 들어, 제1 도전 패턴(141)의 일부를 실리사이드화한 층일 수 있다. 예를 들어, 상기 금속-반도체 화합물은 코발트 실리사이드(CoSi), 티타늄 실리사이드(TiSi), 니켈 실리사이드(NiSi), 텅스텐 실리사이드(WSi), 또는 기타 금속 실리사이드를 포함할 수 있다. 제3 도전 패턴(143)은 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 및 알루미늄(Al)과 같은 금속 물질을 포함할 수 있다. 비트 라인(BL)을 이루는 도전 패턴들의 개수, 물질의 종류, 및/또는 적층 순서는 실시예들에 따라 다양하게 변경될 수 있다.
비트 라인 캡핑 패턴(BC)은 제3 도전 패턴(143) 상에 차례로 적층된 제1 캡핑 패턴(146), 제2 캡핑 패턴(147), 및 제3 캡핑 패턴(148)을 포함할 수 있다. 제1 내지 제3 캡핑 패턴들(146, 147, 148)은 각각 절연 물질, 예를 들어, 실리콘 질화막을 포함할 수 있다. 제1 내지 제3 캡핑 패턴들(146, 147, 148)은 서로 다른 물질로 이루어질 수 있으며, 동일한 물질을 포함하더라도 물성의 차이에 경계가 구분될 수 있다. 제2 캡핑 패턴(147)의 두께는 제1 캡핑 패턴(146)의 두께 및 제3 캡핑 패턴(148)의 두께보다 각각 작을 수 있다. 비트 라인 캡핑 패턴(BC)을 이루는 캡핑 패턴들의 개수 및/또는 물질의 종류는 실시예들에 따라 다양하게 변경될 수 있다.
스페이서 구조물들(SS)은 비트 라인 구조물들(BLS) 각각의 양 측벽 상에 배치되어 일 방향, 예를 들어, Y 방향으로 연장될 수 있다. 스페이서 구조물들(SS)은 비트 라인 구조물(BLS)과 하부 도전 패턴(150)의 사이에 배치될 수 있다. 스페이서 구조물들(SS)은 비트 라인(BL)의 측벽들 및 비트 라인 캡핑 패턴(BC)의 측벽들을 따라 연장되도록 배치될 수 있다. 하나의 비트 라인 구조물(BLS)의 양측에 배치된 한 쌍의 스페이서 구조물들(SS)은 비트 라인 구조물(BLS)을 기준으로 비대칭적인 형상을 가질 수 있다. 스페이서 구조물들(SS)의 각각은 복수의 스페이서 층들을 포함할 수 있으며, 실시예들에 따라 에어 스페이서를 더 포함할 수도 있다.
하부 도전 패턴(150)은 활성 영역(ACT)의 일 영역, 예를 들어, 제2 불순물 영역(105b)에 연결될 수 있다. 하부 도전 패턴(150)은 비트 라인들(BL)의 사이 및 워드 라인들(WL)의 사이에 배치될 수 있다. 하부 도전 패턴(150)은 버퍼 절연층(128)을 관통하여, 활성 영역(ACT)의 제2 불순물 영역(105b)과 연결될 수 있다. 하부 도전 패턴(150)은 제2 불순물 영역(105b)과 직접 접촉할 수 있다. 하부 도전 패턴(150)의 하면은, 기판(101)의 상면보다 낮은 레벨에 위치할 수 있고, 비트 라인 콘택 패턴(DC)의 하면보다 높은 레벨에 위치할 수 있다 하부 도전 패턴(150)은 스페이서 구조물(SS)에 의해 비트 라인 콘택 패턴(DC)과 절연될 수 있다. 하부 도전 패턴(150)은 도전성 물질루 이루어질 수 있으며, 예를 들어, 다결정 실리콘(Si), 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 텅스텐(W), 텅스텐 질화물(WN), 및 알루미늄(Al) 중 적어도 하나를 포함할 수 있다. 예시적인 실시예에서, 스토리지 노드 콘택(160)은 복수의 층들을 포함할 수 있다.
하부 도전 패턴(150)과 제1 상부 도전 패턴(160c) 사이에 금속-반도체 화합물층(155)이 배치될 수 있다. 금속-반도체 화합물층(155)은 예를 들어, 하부 도전 패턴(150)이 반도체 물질을 포함하는 경우, 하부 도전 패턴(150)의 일부를 실리사이드화한 층일 수 있다. 금속-반도체 화합물층(155)은 예를 들어, 코발트 실리사이드(CoSi), 티타늄 실리사이드(TiSi), 니켈 실리사이드(NiSi), 텅스텐 실리사이드(WSi), 또는 기타 금속 실리사이드를 포함할 수 있다. 실시예들에 따라, 금속-반도체 화합물층(155)은 생략되는 것도 가능하다.
제1 상부 도전 패턴(160c)은 셀 어레이 영역(CAR)에서 하부 도전 패턴(150) 상에 배치될 수 있다. 제1 상부 도전 패턴(160c)은 스페이서 구조물들(SS) 사이로 연장되어 금속-반도체 화합물층(155)의 상면을 덮을 수 있다. 제2 및 제3 상부 도전 패턴(160p1, 160p2)은 연결 영역(IR) 및 주변 회로 영역(PCR) 상에 배치될 수 있다. 제1 내지 제3 상부 도전 패턴들(160c, 160p1, 160p2) 각각의 상면들은 서로 실질적으로 동일한 레벨에 배치될 수 있다. 상부 도전 패턴들(160c, 160p1, 160p2)은 각각 배리어층(162) 및 도전층(164)을 포함할 수 있다. 배리어층(162)은 도전층(164)의 하면 및 측면들을 덮을 수 있다. 배리어층(162)은 금속 질화물, 예를 들어 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 및 텅스텐 질화물(WN) 중 적어도 하나를 포함할 수 있다. 도전층(164)은 도전성 물질, 예를 들어 다결정 실리콘(Si), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 루테늄(Ru), 구리(Cu), 몰리브데넘(Mo), 백금(Pt), 니켈(Ni), 코발트(Co), 알루미늄(Al), 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 및 텅스텐 질화물(WN) 중 적어도 하나를 포함할 수 있다.
콘택 플러그(160cp1)는 워드 라인(WL)의 단부(end portion)(EP)와 연결될 수 있다. 콘택 플러그(160cp1)는 연결 영역(IR)에 제공될 수 있다. 워드 라인(WL)의 단부(EP)는 워드 라인(WL)의 연장 방향, 즉 제1 방향(X)으로 노출되는 단부면(end surface)(ES)을 제공할 수 있고, 콘택 플러그(160cp1)는 워드 라인(WL)의 단부(EP)와 수직 방향(Z)에서 중첩하도록 배치될 수 있다. 일 예로, 콘택 플러그(160cp1)는 워드 라인(WL)과 중첩하는 제1 부분(P1) 및 워드 라인(WL)과 중첩하지 않는 제2 부분(P2)을 포함할 수 있다.
워드 라인(WL)의 단부(EP)는, 이와 인접하는 활성 영역(ACT)의 측벽을 덮는 제3 소자 분리층(110C) 상에 배치될 수 있다. 일 예로, 워드 라인(WL)의 단부(EP)는 제1 절연 라이너(111), 제2 절연 라이너(112), 및 매립 절연층(113)을 포함하는 제3 소자 분리층(110C) 상에 배치될 수 있다.
워드 라인(WL)은, 단부면(ES)과 연결되고 제2 방향(Y)에서 서로 대향하는 제1 측 및 제2 측을 포함하고, 콘택 플러그(160cp1)는 워드 라인(WL)의 적어도 3 면, 예를 들어, 워드 라인(WL)의 단부면(ES), 제1 측, 및 제2 측과 접촉할 수 있다. 콘택 플러그(160cp1)는 평면에서 워드 라인(WL)의 폭보다 넓은 폭을 가질 수 있다. 콘택 플러그(160cp1)와 워드 라인(WL) 사이의 접촉 면적이 증가하여 접촉 저항이 감소될 수 있다.
콘택 플러그(160cp1)는 평면에서 제1 방향(X)으로 장축을 가질 수 있다. 일 예로, 콘택 플러그(160cp1)는 제1 방향(X)으로 긴 바(bar) 형상을 가질 수 있다. 일 예로, 콘택 플러그(160cp1)는 제1 방향(X)으로 긴 타원 형상을 가질 수 있다.
콘택 플러그(160cp1)는 배리어층(162) 및 도전층(164)을 포함할 수 있다. 콘택 플러그(160cp1)는 제2 상부 도전 패턴(160p1)과 연결될 수 있으며, 제2 상부 도전 패턴(160p1)과 일체를 이룰 수 있다. 콘택 플러그(160cp1)는 제2 상부 도전 패턴(160p1)과 수직 방향(Z)에서 완전히 중첩될 수 있다.
주변 콘택 플러그(160cp2) 주변 회로 영역(PCR)에서 제1 및 제2 층간 절연층(156, 158)과 절연 라이너(152)를 관통하여 주변 소스/드레인 영역들(30)과 연결될 수 있다. 주변 콘택 플러그(160cp2)와 주변 소스/드레인 영역들(30) 사이에 주변 금속-반도체 화합물층(35)이 배치될 수 있다. 주변 콘택 플러그(160cp2)는 제3 상부 도전 패턴(160p2)과 연결될 수 있으며, 제3 상부 도전 패턴(160p2)과 일체를 이룰 수 있다.
절연 패턴들(165)은 상부 도전 패턴들(160c, 160p1, 160p2)을 관통하도록 배치될 수 있다. 상부 도전 패턴들(160c, 160p1, 160p2)은 절연 패턴들(165)에 의해 복수개로 분리될 수 있다. 절연 패턴들(165)은 절연 물질, 예를 들어, 실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다.
주변 회로 영역(PCR)에서 주변 활성 영역(ACT_P) 상에 주변 게이트 구조물(GS)이 배치될 수 있다. 주변 게이트 구조물(GS)은 차례로 적층되는 주변 게이트 유전층(40), 주변 게이트 전극(41, 42, 43), 및 주변 게이트 캡핑층(46)을 포함할 수 있다. 절연 라이너(152)가 주변 게이트 구조물(GS)을 덮을 수 있다. 주변 활성 영역(ACT_P)은 소자 분리층(110B)에 의해 한정될 수 있고, 소자 분리층(110B)은 서로 다른 물질을 포함하는 제1 절연 라이너(111) 및 제2 절연 라이너(112)를 포함할 수 있으나, 이에 한정되지는 않는다. 주변 게이트 유전층(40)은 실리콘 산화물, 실리콘 질화물, 또는 고유전율(high-k) 물질을 포함할 수 있다. 상기 고유전율 물질은 실리콘 산화물보다 높은 유전 상수(dielectric constant)를 가지는 유전 물질을 의미할 수 있다. 주변 게이트 전극(41, 42, 43)은 비트 라인(BL)과 유사한 구조 및 물질로 이루어질 수 있으나, 비트 라인(BL)보다 폭이 넓은 형상을 가질 수 있다.
도 3은 본 발명의 일 실시예에 따른 반도체 장치의 개략적인 단면도이다.
도 3을 참조하면, 반도체 장치(100A)에서, 워드 라인 구조물(WLS)과 수직하게 중첩하는 더미 활성 영역(ACT_D)의 상면은 워드 라인 구조물(WLS)과 수직하게 중첩하는 셀 활성 영역(ACT)의 상면과 실질적으로 동일한 레벨에 위치할 수 있다. 또한, 워드 라인 구조물(WLS)과 수직하게 중첩하는 더미 활성 영역(ACT_D)의 상면은 더미 활성 영역(ACT_D)과 인접하며 워드 라인 구조물(WLS)과 수직하게 중첩하는 제1 소자 분리층(110A)의 상면보다 높은 레벨에 위치할 수 있다. 워드 라인(WL)의 본 실시예에서는, 앞선 실시예에서보다 더미 활성 영역(ACT_D)이 상대적으로 적게 식각되었을 수 있다.
도 4는 본 발명의 일 실시예에 따른 반도체 장치의 개략적인 단면도이다.
도 4를 참조하면, 반도체 장치(100B)에서, 워드 라인 구조물(WLS)과 수직하게 중첩하는 더미 활성 영역(ACT_D)의 상면은 더미 활성 영역(ACT_D)과 인접하며 워드 라인 구조물(WLS)과 수직하게 중첩하는 제1 소자 분리층(110A)의 상면과 실질적으로 동일한 레벨에 위치할 수 있다. 본 실시예에서는, 앞선 실시예에서보다 더미 활성 영역(ACT_D)이 상대적으로 많이 식각되었을 수 있다.
도 5는 본 발명의 일 실시예에 따른 반도체 장치의 개략적인 단면도이다.
도 5를 참조하면, 반도체 장치(100C)에서, 워드 라인 구조물(WLS)과 수직하게 중첩하는 더미 활성 영역(ACT_D)의 상면은 더미 활성 영역(ACT_D)과 인접하며 워드 라인 구조물(WLS)과 수직하게 중첩하는 제1 소자 분리층(110A)의 상면보다 낮은 레벨에 위치할 수 있다. 본 실시예에서는, 앞선 실시예에서보다 더미 활성 영역(ACT_D)이 상대적으로 많이 식각되었을 수 있다. 워드 라인(WL)은 더미 활성 영역(ACT_D)을 향하여 돌출된 돌출부(PP)를 포함할 수 있다. 돌출부(PP)는 더미 활성 영역(ACT_D)을 향할수록 폭이 좁아지는 경사진 측면을 가질 수 있다.
도 6은 본 발명의 일 실시예에 따른 반도체 장치의 개략적인 단면도이다.
도 6을 참조하면, 반도체 장치(100D)에서, 상부 패턴(122)은 게이트 캡핑층(125)에 의해 리세스되는 상부 리세스 영역(R1)을 갖고, 하부 패턴(121)은 상부 패턴(122)에 의해 리세스되는 하부 리세스 영역(R2)을 가질 수 있다. 상부 및 하부 리세스 영역들(R1, R2) 각각의 적어도 일부는 더미 활성 영역(ACT_D)과 수직하게 중첩할 수 있다. 더미 활성 영역(ACT_D)의 상면의 레벨이 셀 활성 영역(ACT)의 상면의 레벨보다 낮아짐에 따라, 상부 및 하부 패턴들(121, 122) 중 더미 활성 영역(ACT_D)과 중첩되는 부분은 상부 및 하부 패턴들(121, 122) 중 셀 활성 영역(ACT)과 중첩되는 부분보다 낮아질 수 있다. 이에 따라, 상부 및 하부 패턴들(121, 122)은 각각 상부 리세스 영역(R1) 및 하부 리세스 영역(R2)을 가지게 될 수 있다.
도 7a 내지 도 7c는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 7a를 참조하면, 기판(101) 상의 일부를 식각하여 트렌치를 형성하고, 상기 트렌치에 절연 물질을 매립함으로써, 소자 분리 영역(110)을 형성할 수 있다. 소자 분리 영역(110)에 의해 셀 활성 영역(ACT) 및 더미 활성 영역(ACT_D)이 정의될 수 있다. 다음으로, 보호 마스크(MO) 및 하드 마스크(Hard Mask)(미도시)를 형성할 수 있다. 보호 마스크(MO)는 실리콘 산화물을 포함할 수 있고, 상기 하드 마스크는 ACL(Amorphous Carbon Layer)을 포함할 수 있다. 다음으로, 후속 공정에 의해 워드 라인(WL)이 형성될 영역들을 식각할 수 있다. 이에 의해, 식각되지 않은 영역들에는 보호 마스크(MO) 및 상기 하드 마스크가 잔존할 수 있다. 실시예에 따라, 상기 하드 마스크는 애싱(Ashing) 및 스트립(Strip) 공정에 의해 제거되어, 보호 마스크(MO)가 노출될 수 있다.
도 7b를 참조하면, 포토 레지스트(PR)를 도포할 수 있다.
일 예에서, 잔존하는 상기 하드 마스크 상에 포토 레지스트(PR)가 형성될 수 있다. 다른 예에서, 상기 하드 마스크는 제거되어 노출된 보호 마스크(MO) 상에 포토 레지스트(PR)가 형성될 수 있다.
다음으로, 포토 레지스트(PR)는 빛에 노출되는 노광 공정 및 현상액에 의해 포토 레지스트(PR)의 일부가 제거되는 현상 공정이 진행될 수 있다. 이에 의해, 더미 활성 영역(ACT_D)을 노출시키는 포토 레지스트(PR)의 개구부(OP)가 형성될 수 있다. 개구부(OP)를 형성하기 위해, 네거티브 타입(Negative Type)의 포토 레지스트(PR)가 사용될 수 있다. 실시예에 따라, 파지티브 타입(Positive Type)의 포토 레지스트(PR) 및 네거티브 톤 현상액(Negative Tone Development)을 조합하여 사용할 수 있다.
도 7c를 참조하면, 포토 레지스트(PR)의 개구부에 의해 노출된 더미 활성 영역(ACT_D)을 식각할 수 있다. 이에 의해, 더미 활성 영역(ACT_D)의 상면은 셀 활성 영역(ACT)의 상면보다 낮은 레벨에 위치하게 될 수 있다.
다시, 도 1 내지 도 2c를 참조하면, 포토 레지스트(PR)를 제거하고, 워드 라인 구조물(WLS), 비트 라인 구조물(BLS), 절연 패턴(165) 등을 형성함으로써, 도 1 내지 도 2c의 반도체 장치(100)가 제조될 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경과 실시예들의 조합이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 반도체 장치
105a, 105b: 불순물 영역
110: 소자 분리층 115: 게이트 트렌치
120: 게이트 유전층 125: 게이트 캡핑층
128: 버퍼 절연층 135: 비트 라인 콘택 홀
141, 142, 143: 도전 패턴 146, 147, 148: 캡핑 패턴
150: 하부 도전 패턴 155: 금속-반도체 화합물층
160: 상부 도전 패턴 162: 배리어층
164: 도전층 165: 절연 패턴
ACT: 활성 영역 ACT_D: 더미 활성 영역
BL: 비트 라인 BLS: 비트 라인 구조물
BL_D: 더미 비트 라인 구조물 SS: 스페이서 구조물
WL: 워드 라인 WLS: 워드 라인 구조물
110: 소자 분리층 115: 게이트 트렌치
120: 게이트 유전층 125: 게이트 캡핑층
128: 버퍼 절연층 135: 비트 라인 콘택 홀
141, 142, 143: 도전 패턴 146, 147, 148: 캡핑 패턴
150: 하부 도전 패턴 155: 금속-반도체 화합물층
160: 상부 도전 패턴 162: 배리어층
164: 도전층 165: 절연 패턴
ACT: 활성 영역 ACT_D: 더미 활성 영역
BL: 비트 라인 BLS: 비트 라인 구조물
BL_D: 더미 비트 라인 구조물 SS: 스페이서 구조물
WL: 워드 라인 WLS: 워드 라인 구조물
Claims (10)
- 셀 어레이 영역, 주변 회로 영역, 및 상기 셀 어레이 영역과 상기 주변 회로 영역 사이의 연결 영역을 갖는 기판;
상기 셀 어레이 영역 상의 셀 활성 영역, 상기 주변 회로 영역 상의 주변 활성 영역, 및 상기 연결 영역 상의 더미 활성 영역을 한정하는 소자 분리 영역; 및
상기 셀 어레이 영역 상에서 상기 셀 활성 영역을 가로지르며, 상기 연결 영역 상의 상기 소자 분리 영역 내로 연장되는 게이트 전극을 포함하는 게이트 구조물을 포함하고,
상기 더미 활성 영역은 상기 셀 활성 영역과 인접하고,
상기 게이트 구조물과 수직하게 중첩하는 상기 더미 활성 영역의 상면은 상기 게이트 구조물과 수직하게 중첩하는 상기 셀 활성 영역의 상면보다 낮은 레벨에 위치하는 반도체 장치.
- 제1 항에 있어서,
상기 게이트 구조물과 수직하게 중첩하는 상기 더미 활성 영역의 상기 상면은 상기 게이트 구조물과 수직하게 중첩하는 상기 셀 활성 영역의 상기 상면보다 20 Å 내지 500 Å 낮은 레벨에 위치하는 반도체 장치.
- 제1 항에 있어서,
상기 더미 활성 영역의 폭은 상기 셀 활성 영역의 폭보다 큰 반도체 장치.
- 셀 어레이 영역, 주변 회로 영역, 및 상기 셀 어레이 영역과 상기 주변 회로 영역 사이의 연결 영역을 갖는 기판;
상기 기판 상에서, 상기 셀 어레이 영역 상의 셀 활성 영역, 상기 주변 회로 영역 상의 주변 활성 영역, 상기 연결 영역 상의 더미 활성 영역을 한정하는 소자 분리 영역; 및
상기 셀 어레이 영역 상에서 상기 셀 활성 영역 및 상기 더미 활성 영역을 가로지르며 제1 방향으로 연장되는 게이트 전극을 포함하는 게이트 구조물을 포함하고,
상기 제1 방향에서, 상기 더미 활성 영역의 폭은 상기 셀 활성 영역의 폭 보다 크고,
상기 게이트 구조물의 하면 중 상기 더미 활성 영역의 상면과 접촉하는 부분은 상기 게이트 구조물의 하면 중 상기 셀 활성 영역의 상면과 접촉하는 부분보다 낮은 레벨에 위치하는 반도체 장치.
- 제4 항에 있어서,
상기 게이트 전극은 하부 패턴 및 상기 하부 패턴 상에 배치되는 상부 패턴을 포함하고,
상기 게이트 구조물은 상기 게이트 전극 상에 배치되는 게이트 캡핑층을 더 포함하는 반도체 장치.
- 제5 항에 있어서,
상기 상부 패턴은 상기 게이트 캡핑층에 의해 리세스되는 상부 리세스 영역을 갖고,
상기 하부 패턴은 상기 상부 패턴에 의해 리세스되는 하부 리세스 영역을 갖는 반도체 장치.
- 셀 어레이 영역, 주변 회로 영역, 및 상기 셀 어레이 영역과 상기 주변 회로 영역 사이의 연결 영역을 갖는 기판;
상기 셀 어레이 영역 상에 배치되고, 비트 라인 및 상기 비트 라인의 하면에 연결되는 비트 라인 콘택 패턴을 포함하는 비트 라인 구조물;
상기 연결 영역 상에 배치되고, 더미 비트 라인을 포함하는 더미 비트 라인 구조물;
상기 비트 라인 구조물 아래에 배치되고, 상기 비트 라인 콘택 패턴을 통해 상기 비트 라인과 전기적으로 연결되는 셀 활성 영역;
상기 더미 비트 라인 구조물 아래에 배치되고, 상기 더미 비트 라인과 전기적으로 절연된 더미 활성 영역; 및
상기 셀 어레이 영역 상에서 상기 셀 활성 영역을 가로지르며 연장되는 게이트 전극을 포함하는 게이트 구조물을 포함하고,
상기 더미 활성 영역의 상면과 상기 더미 비트 라인의 하면과의 거리는 상기 셀 활성 영역의 상면과 상기 비트 라인의 하면과의 거리보다 큰 반도체 장치.
- 제7 항에 있어서,
상기 더미 비트 라인은 상기 비트 라인보다 큰 폭을 가지는 반도체 장치.
- 제7 항에 있어서,
상기 더미 활성 영역의 적어도 일부는 상기 더미 비트 라인과 수직하게 중첩하는 반도체 장치.
- 제7 항에 있어서,
상기 더미 활성 영역의 상면과 상기 게이트 전극의 상면과의 거리는 상기 셀 활성 영역의 상면과 상기 게이트 전극의 상면과의 거리보다 큰 반도체 장치.
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|---|---|---|---|
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|---|---|---|---|
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