CN108040501B - 有五重存储器堆叠结构配置的三维nand器件 - Google Patents

有五重存储器堆叠结构配置的三维nand器件 Download PDF

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Abstract

三维半导体器件包括：位于基底之上的绝缘层和电传导层的交替堆叠；存储器堆叠结构，延伸穿过交替堆叠并且布置在沿第一水平方向延伸的至少五行中；接触通孔结构，布置在与存储器堆叠结构相同数量的行中并且上覆存储器堆叠结构，接触通孔结构中的每一个电连接到相应存储器堆叠结构的半导体沟道；位线，接触相应接触通孔结构并且沿不同于第一水平方向的第二水平方向延伸；以及成对壁状通孔结构，延伸穿过交替堆叠并且沿第一水平方向横向延伸。

Description

有五重存储器堆叠结构配置的三维NAND器件
相关申请的交叉引用
本申请要求2015年10月30日提交的、美国临时申请序列第62/248373号和2016年6月6日提交的、美国非临时申请序列第15/174030号的优先权的权益，前述申请的整体内容通过引用并入本文中。
技术领域
本公开涉及半导体器件的领域，并且特别地，涉及诸如垂直NAND串和其它三维器件的三维半导体器件，及制造其的方法。
背景技术
近来，已经提出了使用有时被称为位成本可缩放(Bit Cost Scalable，BiCS)构造的三维(three-dimensional，3D)堆叠式存储器结构的超高密度储存器器件。例如，3D NAND堆叠式存储器器件能够从交替的传导层和介电层的阵列形成。穿过层形成存储器开口以同时限定许多存储器层。然后通过用合适的材料填充存储器开口来形成NAND串。直的NAND串在一个存储器开口中延伸，而管-或U-形NAND串(p-BiCS)包括存储器单元的成对的垂直列。存储器单元的控制栅极可以由传导层提供。
发明内容
根据本公开的一方面，三维半导体器件包含：位于基底之上的绝缘层和电传导层的交替堆叠(stack)；存储器堆叠结构，延伸穿过交替堆叠并且布置在沿第一水平方向延伸的至少五行中；接触通孔结构，布置在与存储器堆叠结构相同数量的行中并且上覆存储器堆叠结构，接触通孔结构中的每一个电连接到相应存储器堆叠结构的半导体沟道；位线，接触相应接触通孔结构并且沿不同于第一水平方向的第二水平方向延伸，并且布置为具有沿第一水平方向的位线间距的位线的周期性阵列；以及成对壁状通孔结构，延伸穿过交替堆叠并且沿第一水平方向横向延伸，其中存储器堆叠结构的至少五行位于成对的壁状通孔结构之间。在一个实施例中，每个接触通孔结构的几何中心沿第一水平方向，从接触通孔结构的任意相邻行中的每个接触通孔结构的几何中心，横向偏移至少两倍的位线间距。
根据本公开的另一方面，三维半导体器件包含：位于基底之上的绝缘层和电传导层的交替堆叠；存储器堆叠结构，延伸穿过交替堆叠并且布置在包括沿第一水平方向延伸的至少五行的第一二维六边形阵列中；以及接触柱，布置在与存储器堆叠结构相同数量的行中并且上覆存储器堆叠结构，接触柱中的每一个电连接到相应存储器堆叠结构的半导体沟道。包括位于最外行之间的接触柱的接触柱的第一子集布置在与第一二维六边形阵列的部分相称的第二二维六边形阵列中。包括位于最外行的接触柱的接触柱的第二子集中的每个接触柱的几何中心从经过相应的下垫存储器堆叠结构的几何中心的轴线横向偏移。
根据本公开的另一方面，三维NAND器件包含：由在字线方向延伸的绝缘层隔开的字线的交替堆叠；存储器空穴的至少五行，每个容纳垂直的半导体沟道和存储器薄膜，行在成对相邻的狭缝沟槽(slit trench)之间的字线方向上延伸；以及多个位线，在位线方向上延伸并电连接到半导体沟道。在一个实施例中，相邻的位线不电连接到最近的邻近存储器空穴中的半导体沟道。
附图说明
图1A到图1F是根据本公开的实施例的在用于形成上覆金属互连结构的各种步骤处容纳NAND串的示例性结构的顺序垂直横截面视图。
图2是根据本公开的实施例的示例性结构的切口部分的透视图。
图3是根据本公开的实施例的示例性结构的切口部分的透视图。
图4A是示出位线、接触柱、和接触通孔结构之间的覆盖的参考配置的区域的平面视图。
图4B和图4C是示出根据相应相关联的位线数量和各种元件之间的间隔的接触柱的编号的参考配置的区域的平面视图。
图5A是示出根据本公开的实施例的位线、接触柱、和接触通孔结构之间的覆盖的第一示例性配置的区域的平面视图。
图5B是示出根据相应相关联的位线编号的接触柱的编号的第一示例性配置的区域的平面视图。
图6示出对于参考配置和第一示例性配置之间的位线的间距和边缘偏移的比较。
图7示出根据本公开的实施例的用于接触柱和接触通孔结构的第二示例性配置。
图8示出根据本公开的实施例的第二示例性配置的几何组件。
具体实施方式
如以上所讨论的，本公开指向三维半导体器件，诸如垂直NAND串和其它三维器件，及制造其的方法，其各种方面在以下描述。能够采用公开的实施例以形成各种半导体器件，诸如包含多个NAND存储器堆叠结构的三维单片存储器阵列器件。附图没有按比例绘制。除非另外明显地描述或清楚地指示元件的重复的不存在，否则元件的多个实例可以在示出元件的单个实例的地方重复。诸如“第一”、“第二”、和“第三”的序数仅采用以标识相似的元件，并且跨越本公开的说明书和权利要求可以采用不同的序数。
存储器单元的漏极区域穿过接触通孔结构连接到位线。本发明人意识到，位线和接触通孔结构之间的电容耦合造就位线的总寄生电容。位线和接触通孔结构之间到漏极区域的电容耦合越大，位线的寄生电容和位线的RC延时越大。此外，本发明人意识到，能够通过在接触通孔结构之上形成低介电常数介电材料、真空腔、或空气腔来减少寄生电容。
单片三维存储器阵列是其中在诸如半导体晶片的单个基底之上形成多个存储器级、而没有中介基底的一个阵列。术语“单片”意味着阵列的每个级的层直接地沉积在阵列的每个下垫级的层上。相反，二维阵列可以分开地形成，并且然后封装在一起以形成非单片存储器器件。例如，如在美国专利第5915167号、标题“三维结构存储器”中描述的，已经通过在分开的基底上形成存储器级并且垂直地堆叠存储器级来构造非单片堆叠式存储器。基底可以在结合之前被薄化或从存储器级移除，但是由于存储器级初始地在分开的基底之上形成，所以这样的存储器不是真的单片三维存储器阵列。
本公开的各种三维存储器器件包括单片三维NAND串存储器器件，并且能够采用本文中描述的各种实施例来制造。参考图1A，根据本公开的第一实施例的第一示例性结构包括包括三维半导体器件的第一示例性结构。特别地，三维半导体器件能够容纳NAND串的单片、三维阵列，该阵列包括位于基底8之上的单片三维NAND串。
基底8能够包括基底半导体层10。在一个实施例中，基底8能够是硅基底。可选地，额外的材料层(未示出)可以存在在基底8之下。基底8能够是块状半导体基底，在这种情况下，基底8的整体是半导体基底。可替代地，基底8能够是绝缘体上半导体(semiconductor-on-insulator，SOI)基底的顶半导体层，或包括至少一个块状半导体区域和至少一个SOI区域的混合基底的顶半导体材料部分。在这种情况下，基底半导体层10能够是SOI基底的顶半导体层、块状部分中的半导体材料层、或混合基底的SOI区域的顶半导体部分。
基底半导体层10是半导体材料层，并且能够包括至少一种元素半导体材料(诸如硅)、至少一种III-V族化合物半导体材料、至少一种II-VI族化合物半导体材料、至少一种有机半导体材料、或本领域已知的其它半导体材料。基底8具有主表面9，主表面能够是，例如，基底半导体层10的最顶表面。主表面9能够是半导体表面。在一个实施例中，主表面9能够是单晶半导体表面。
如本文中使用的，“半导体材料”指代具有从1.0×10-5 Ohm-cm到1.0×105 Ohm-cm的范围中的电阻率的材料，并且能够在用电掺杂剂的合适的掺杂之上产生具有从1.0×10-5Ohm-cm到1.0 Ohm-cm的范围中的电阻率的掺杂的材料。如本文中使用的，“电掺杂剂”指代向带结构内的平衡带添加空穴的p型掺杂剂、或向带结构内的传导带添加电子的n型掺杂剂。如本文中使用的，“主表面”指代具有比可以是另一平坦表面或弯曲表面的至少另一表面更大面积的平坦表面。如本文中使用的，平坦表面是容纳在欧几里德二维平面内的表面，或者仅通过由商业可用的半导体基底中固有存在的量级的表面弯曲和/或表面粗糙引起的变化而从欧几里德二维平面偏离的表面。
基底半导体层10能够包括单晶半导体材料、多晶半导体材料、和/或非晶半导体材料。在一个实施例中，基底半导体层10能够是单晶半导体材料层。在一个实施例中，基底半导体层10能够包括单晶硅层、单晶硅锗合金层、或单晶硅碳合金层。可替代地或额外地，基底半导体层10能够包括多晶硅层、多晶硅锗合金层、或多晶硅碳合金层。基底半导体层10的部分能够用p型掺杂剂或n型掺杂剂适当地掺杂。
源极区域或漏极区域能够形成为基底半导体层10的掺杂的部分，即，通过用p型掺杂剂或n型掺杂剂掺杂基底半导体层10的部分。在一个实施例中，掺杂的区域能够形成为用于单片三维NAND串存储器器件的源极区域。每个存储器堆叠结构20包括嵌入在绝缘层32和电传导层34的交替堆叠30内的存储器单元，电传导层34能够是用于单片三维NAND串存储器器件的控制栅极电极。
可选地，能够在采用任意合适的材料的基底半导体层10内或在其顶上形成诸如源极侧选择栅极电极(未示出)的选择栅极电极。例如，如2013年12月19日提交的美国专利申请第14/133979号、2014年3月25日提交的美国专利申请第14/225116号、和/或2014年3月25日提交的美国专利申请第14/225176号(以上美国专利申请的全部通过引用并入本文中)中描述的，可以制造更低的选择栅极器件级。
交替堆叠30包括交替地堆叠的绝缘层32和电传导层34。绝缘层32包括是电绝缘材料(例如，级间绝缘材料)的第一材料。电传导层34包括是传导材料的第二材料。能够被采用于绝缘层32的电绝缘材料包括但不限于氧化硅(包括掺杂的或未掺杂的硅酸盐玻璃)、氮化硅、氮氧化硅、有机硅酸盐玻璃(organosilicate glass，OSG)、旋涂介电材料、介电金属氧化物、介电金属氮氧化物、诸如有机硅酸盐玻璃的低介电常数介电材料、介电氧化物(例如氧化铝、氧化铪等)及其硅酸盐、以及有机绝缘材料。能够被采用于电传导层34的传导材料包括但不限于掺杂的半导体材料、元素金属、金属间合金、至少一种元素金属的传导氮化物、至少一种金属的硅酸盐、传导碳同素异形体、有机传导材料、及其组合。例如，电传导层34的第二材料能够是掺杂的多晶硅、钨、氮化钨、钽、氮化钽、钛、氮化钛、钴、铜、铝、其合金、或其组合。
在一个实施例中，绝缘层32能够包括氧化硅或有机硅酸盐玻璃，并且电传导层34能够包括掺杂的多晶硅或能够随后通过在升高的温度处的热退火被转化成掺杂的多晶硅的掺杂的非晶硅。例如，能够通过化学气相沉积(chemical vapor deposition，CVD)来沉积绝缘层32的第一材料。例如，如果采用未掺杂的硅酸盐玻璃或掺杂的硅酸盐玻璃用于绝缘层32，则能够采用四乙基原硅酸盐(tetraethyl orthosilicate，TEOS)作为用于CVD过程的前驱材料。电传导层34的第二材料能够例如通过物理气相沉积(physical vapordeposition，PVD；喷镀)、化学气相沉积、电镀层、无电镀层、或其组合来沉积。可替代地，电传导层34的第二材料能够通过绝缘层32和牺牲材料层(例如，氮化硅层或多晶硅层)的交替堆叠的形成、针对绝缘层32的牺牲材料层的选择性的移除以形成横向凹陷、以及在凹陷内传导材料的沉积(例如，通过化学气相沉积)来沉积。如本文中使用的，针对第二材料的第一材料的“选择性的移除”指代对第二材料有选择性的第一材料的移除。如本文中使用的，如果移除过程以是第二材料的移除的速率的至少两倍的速率移除第一材料，则第一材料的移除对第二材料是“有选择性的”。第一材料的移除的速率对第二材料的移除的速率的比率在本文中被称为针对第二材料的第一材料的移除过程的“选择性”。
电传导层34能够适当地图案化，以作为随后形成的单片三维NAND串存储器器件的控制栅极电极起作用。电传导层34可以包含具有基本平行于基底8的主表面9延伸的带状形状的部分。
绝缘层32和电传导层34的厚度能够在从15nm到100nm的范围中，尽管能够采用更少和更大的厚度用于每个绝缘层32和用于每个电传导层34。在绝缘层32当中的最顶层可以具有比下垫绝缘层32更大的厚度。成对的绝缘层32和电传导层34的重复的数量能够在从2到1024、和典型地从8到256的范围中，尽管也能够采用更大数量的重复。
能够通过光刻方法和至少一个各向异性蚀刻的组合通过交替堆叠30形成存储器开口的阵列。例如，光阻层(未示出)能够在交替堆叠30之上形成，并且通过光刻暴露和显影来光刻图案化以在其中形成多个开口。光阻层中的图案能够通过至少一个各向异性蚀刻传递通过交替堆叠30并且(可选)进入基底半导体层10的上部分，以形成存储器开口阵列，即，随后被采用以形成存储器元件的阵列的开口。被采用以通过交替堆叠30的材料蚀刻的各向异性蚀刻过程的化学反应能够交替，以优化交替堆叠30中的第一和第二材料的蚀刻。各向异性蚀刻能够是例如一系列反应离子蚀刻。可选地，可以在交替堆叠30和基底8之间采用牺牲蚀刻停止层(未示出)。存储器开口的侧壁能够基本是垂直的，或者能够是锥形的。
在一个实施例中，在基底半导体层10的顶表面被物理暴露之后，能够可选地执行到基底半导体层10中的过度蚀刻。过度蚀刻能够从包括基底8的主表面9的水平平面(即，从基底半导体层10的顶表面)在存储器空穴之下形成凹陷。凹陷深度能够是，例如，在从1nm到50nm的范围中，尽管也能够采用更少和更大的凹陷深度。过度蚀刻是可选的，并且可以被省略。
存储器开口中的每一个能够包括基本正交于基底8的主表面9延伸的侧壁(或多个侧壁)，并且由交替堆叠30的物理暴露的侧壁表面限定。在一个实施例中，基底半导体层10的凹陷部分的侧壁能够垂直地与存储器开口的侧壁重合。如本文使用的，如果存在包括第一表面和第二表面两者的垂直平面，则第一表面与第二表面是“垂直地重合”。这样的垂直平面可以或可以不具有水平曲率，但是不包括沿垂直方向的任意曲率，即，直上和直下延伸。
存储器薄膜层、半导体沟道层、和(可选)地，介电填充材料层能够顺序地沉积在存储器开口中和交替堆叠30之上。存储器薄膜层从一侧到另一侧，能够包括阻挡介电层、电荷存储层、和隧道介电层的堆叠。因此，能够顺序地沉积阻挡介电层、电荷存储层、隧道介电层、半导体沟道层、和可选的介电填充材料层，以填充存储器空穴。
阻挡介电层可以包括一个或多个介电材料层，该一个或多个介电材料层能够作为电传导层34和随后在电荷存储层之外形成的电荷存储区域之间的控制栅极电介质的介电材料起作用。阻挡介电层能够包括氧化硅、介电金属氧化物、介电金属氧氮化物、或其组合。
电荷存储层包括电荷捕捉材料，电荷捕捉材料能够是，例如，氮化硅或诸如掺杂的多晶硅或金属材料的传导材料。在一个实施例中，电荷存储层包括氮化硅。电荷存储层能够形成为均匀组合物的单个电荷存储层，或者能够包括多个电荷存储材料层的堆叠。如果采用多个电荷存储材料层，则多个电荷存储材料层能够包含容纳传导材料和/或半导体材料的多个间隔开的浮动栅极材料层。可替代地或额外地，电荷存储层可以包含绝缘电荷捕捉材料，诸如一个或多个氮化硅片段。可替代地，电荷存储层可以包含诸如金属纳米粒子的传导纳米粒子，金属纳米粒子能够是，例如，钌纳米粒子。
隧道介电层包括介电材料，通过该介电材料能够在合适的电偏置条件下执行电荷隧穿。取决于要形成的单片三维NAND串存储器器件的操作的模式，可以通过热载流子注入或通过福勒-诺德海姆隧穿感应电荷传递来执行电荷隧穿。隧穿介电层能够包括氧化硅、氮化硅、氮氧化硅、介电金属氧化物(诸如氧化铝和氧化铪)、介电金属氮氧化物、介电金属硅酸盐、其合金、和/或其组合。
半导体沟道层包括多晶半导体材料或能够随后在升高的温度处被退火以形成多晶半导体材料的非晶半导体材料。能够被采用于半导体沟道层的半导体材料包括但不限于硅、锗、硅-锗合金、硅-碳合金、硅-锗-碳合金、III-V族化合物半导体材料、II-VI族化合物半导体材料、有机半导体材料、或其组合。半导体沟道层能够通过诸如化学气相沉积(CVD)或原子层沉积(atomic layer deposition，ALD)的共形沉积过程来形成。半导体沟道层的厚度能够在从3nm到30nm的范围中，尽管也能够采用更少和更大的厚度。半导体沟道层能够包括掺杂的半导体材料。掺杂的半导体材料能够是p掺杂的或n掺杂的，即，用p型电掺杂剂或n型电掺杂剂掺杂的。
可选地，介电填充材料层包括诸如氧化硅、有机硅酸盐玻璃(OSG)、旋涂介电材料、具有少于3.0的介电常数的低k介电材料、或其组合的介电材料。在一个实施例中，介电填充材料层包括未掺杂的氧化硅。介电填充材料层能够例如通过化学气相沉积和/或通过旋转涂覆来沉积。选择用于介电填充材料层的沉积的介电材料的量，使得用沉积的介电材料填充每个存储器开口的整个空腔。
例如，通过化学机械平坦化(chemical mechanical planarization，CMP)、凹槽蚀刻、或其组合，能够在交替堆叠30的顶表面之上移除阻挡介电层、存储器薄膜层、和可选的介电填充材料层的部分。存储器空穴内的存储器薄膜层的每个剩余部分构成存储器薄膜22。存储器开口中的半导体沟道层的每个剩余部分构成垂直半导体沟道24。存储器空穴内的介电填充材料层的每个剩余部分构成介电芯(core)26。存储器薄膜22、垂直半导体沟道24、和介电芯26的相邻集合集体地构成存储器堆叠结构20，存储器堆叠结构20是存储器元件的垂直列。如本文中使用的，存储器元件是能够存储用于存储器位(“0”或“1”)的信息的结构。在一个实施例中，接近位于一级处的控制栅极电极的一级内的存储器薄膜22的段和垂直半导体沟道24的段，与控制栅极电极结合，构成存储器元件或“存储器单元”。存储器元件的垂直堆叠构成是存储器堆叠结构的存储器堆叠结构20。在一个实施例中，存储器堆叠结构20的阵列能够是NAND串的阵列。
通过对最顶绝缘层32的介电材料有选择性的蚀刻，介电芯26的顶部分能够凹陷以形成空腔。在一个实施例中，蚀刻能够是对垂直半导体沟道24有选择性的。掺杂的半导体材料部分在每个空腔内形成，以形成漏极区域58。每个漏极区域58接触垂直半导体沟道24。垂直半导体沟道24能够是本征的或掺杂的。如果垂直半导体沟道24是掺杂的，则基底半导体层10中的源极区域(未示出)和存储器开口内的漏极区域58能够具有与垂直半导体沟道24的传导性类型相反的传导性类型。例如，如果垂直半导体沟道24包括p掺杂半导体材料，则源极区域和漏极区域58能够具有n掺杂半导体材料。如果垂直半导体沟道24包括n掺杂半导体材料，则源极区域和漏极区域58能够具有p掺杂半导体材料。可替代地，基底半导体层10中的源极区域(未示出)和存储器开口内的漏极区域58能够具有与垂直半导体沟道24相同的传导性类型。在一个实施例中，每个漏极区域58的最顶表面能够与最顶绝缘层32的顶表面共面。每个漏极区域58的最底表面能够位于包括最顶绝缘层32的最底表面的水平平面之上。
第一示例性结构容纳包括在基底8之上的单位器件结构的阵列的三维半导体器件。单位器件结构中的每一个能够包括存储器堆叠结构20和漏极区域58。每个存储器堆叠结构20包括垂直半导体沟道24，垂直半导体沟道24具有沿正交于基底8的顶表面的垂直方向延伸的至少部分。每个漏极区域58接触垂直半导体沟道24的顶端。三维半导体器件进一步包含横向围绕多个存储器堆叠结构20的绝缘层32和电传导层34(电传导层34能够是控制栅极电极)的交替堆叠30。
在一个实施例中，基底8能够包含硅基底，并且三维半导体器件能够包含NAND串的单片、三维阵列，该阵列包括位于硅基底之上的单片三维NAND串。例如，位于NAND串的三维阵列的第一器件级中的至少一个存储器单元能够位于NAND串的三维阵列的第二器件级中的另一存储器单元之上。硅基底能够容纳包含用于至少一个存储器单元的驱动器电路的集成电路。
能够提供通过交替堆叠30延伸的背侧沟槽，以在其中形成相应的壁状通孔结构176。每个背侧沟槽能够具有均一的宽度并且能够沿第一水平方向横向延伸。因此，每个壁状通孔结构176能够具有具有沿第一水平方向不变的基本均一的厚度的平板的形式。每个壁状通孔结构176能够具有垂直侧壁，或者能够具有沿垂直方向的锥形。能够在每个背侧沟槽的底部形成源极区域12。在一个实施例中，源极区域12能够具有与漏极区域58相同的传导性类型。在一个实施例中，源极区域12和漏极区域58能够是p掺杂区域。在另一实施例中，源极区域12和漏极区域58能够是n掺杂区域。在每个漏极区域58和相邻的源极区域12之间提供了半导体沟道。每个半导体沟道包括垂直半导体沟道24和水平半导体沟道，水平半导体沟道是在垂直半导体沟道24的最底部分和相邻的源极区域12之间的基底半导体层10的部分。
绝缘间隔体174能够在每个背侧沟槽内形成，例如，通过绝缘材料层的共形沉积和各向异性蚀刻。在相应背侧沟槽的周边处的共形绝缘材料层的每个剩余部分构成绝缘间隔体174。将至少一种传导材料沉积到背侧沟槽的剩余体积中，以形成能够接触相应源极区域12的背侧接触通孔结构176。每个背侧接触通孔结构176能够沿第一水平方向横向延伸。存储器堆叠结构20能够布置在位于相邻成对的背侧接触通孔结构176之间的组中。因此，能够在每个相邻成对的背侧接触通孔结构176之间提供存储器堆叠结构20的组。
成对相邻的背侧接触通孔结构176之间的存储器堆叠结构20的每组能够布置在阵列配置中。在一个实施例中，成对相邻的背侧接触通孔结构176之间的存储器堆叠结构20的每组能够被布置为沿第一纵向方向周期性地放置的存储器堆叠结构20的行。在一个实施例中，存储器堆叠结构20的行能够具有沿第二水平方向的均一的间距，第二水平方向能够正交于第一水平方向。在一个实施例中，存储器堆叠结构20的行能够形成六边形周期阵列，使得在平面视图(即，如从上向下看)中，每个存储器堆叠结构20的轴线(即，穿过相应存储器堆叠结构20的几何中心的垂直线)是在六边形阵列的顶点处。在一个实施例中，每个相邻成对的壁状通孔结构176之间的存储器堆叠结构20的行的数量能够是4、5、6、7、8、9、10、11、或12。在一个实施例中，每个相邻成对的壁状通孔结构176之间的存储器堆叠结构20的行的数量能够是5，以提供以下描述的在避免电短接中的优点。
上覆金属互连结构能够在存储器堆叠结构20的阵列之上形成。例如，能够可选地在交替堆叠30的顶表面和存储器堆叠结构20的阵列之上形成至少一个介电材料层。沉积在交替堆叠的顶表面上的至少一个介电材料层，在本文中被称为至少一个柱级介电帽(cap)层(61，63)。至少一个柱级介电帽层(61，63)中的每一个是在柱级处形成的介电材料层。如本文使用的，“柱级”指代包括接触存储器堆叠结构20的漏极58的接触柱的级。如本文使用的，“柱级”元件指代在柱级的位置处形成的元件。至少一个柱级介电帽层(61，63)作为掩盖交替堆叠30的整体、存储器堆叠结构20的阵列、和漏极区域58的至少一个帽层起作用。至少一个柱级介电帽层(61，63)中的每一个是存在在柱级处的介电材料层。可替代地，可以省略至少一个柱级介电帽层(61，63)。
在一个实施例中，至少一个柱级介电帽层(61，63)能够包括容纳第一介电材料的第一柱级介电帽层61和容纳第二介电材料的第二柱级介电帽层63。在随后的从第二介电材料之上移除牺牲介电层的过程期间，能够选择第一和第二介电材料中的至少一个作为蚀刻停止材料。在一个实施例中，第一介电材料能够是氧化硅或有机硅酸盐玻璃(OSG)，并且第二介电材料能够是氮化硅或掺杂氮的有机硅酸盐玻璃。在一个实施例中，第一和第二柱级介电帽层(61，63)中的每一个能够具有在从3nm到60nm范围中的厚度，尽管也能够采用更少和更大的厚度。
介电材料层在第一和第二柱级介电帽层(61，63)之上形成。介电材料层在本文中被称为柱级介电材料层64。在不存在至少一个柱级介电帽层(61，63)的情况下，柱级介电材料层64能够在至少一个柱级介电帽层(61，63)之上或在交替堆叠30之上形成。柱级介电材料层64能够通过化学气相沉积或旋转涂覆来形成。柱级介电材料层64的厚度能够在从200nm到1000nm的范围中，尽管也能够采用更少和更大的厚度。
在一个实施例中，柱级介电材料层能够具有具有在从3.0到3.9的范围中的介电常数的介电材料，诸如基于氧化硅的介电材料。具有在从3.0到3.9的范围中的介电常数的示例性介电材料包括未掺杂的硅酸盐玻璃和各种掺杂的硅酸盐玻璃。在一个实施例中，柱级介电材料层64能够具有少于3.0的介电常数。在一个实施例中，柱级介电材料层64的低k介电材料能够是从氟化玻璃、氢倍半硅氧烷、烷基倍半硅氧烷、旋涂芳族聚合物、聚酰亚胺、氟化聚酰亚胺、掺杂或未掺杂的聚对二甲苯、B阶聚合物、掺杂或未掺杂的类金刚石碳、类金刚石碳、掺杂或未掺杂的非晶碳、聚四氟乙烯(polytetrafluoroethylene，PTFE)、干凝胶、气凝胶、及其多孔变体中选择的材料。
随后，光阻层(未示出)，和可选地，抗反射涂层(未示出)能够在柱级介电材料层64的顶表面之上形成，并且光刻图案化以在其中形成开口的阵列。开口的图案能够与随后形成的接触柱的图案基本相同。光阻层中的图案通过柱级介电材料层64和至少一个柱级介电帽层(61，63)(如果存在)传递以形成多个柱空腔66。
参考图1B，通过在柱空腔66内和在柱级介电材料层64的顶表面之上沉积传导材料，并且随后从柱级介电材料层64的顶表面之上移除沉积的传导材料的部分，能够在多个柱空腔66内形成多个接触柱68。如在本公开的第一和第二实施例中，能够采用相同的传导材料以形成多个接触柱68。此外，如在本公开的第一和第二实施例中，能够采用相同的方法来沉积和平坦化传导材料。多个传导柱68能够通过柱级介电材料层64和至少一个柱级介电帽层(61，63)(如果存在)、并且直接地在漏极区域58上形成。多个接触柱68中的每一个能够具有在沿垂直方向的平移下不变的水平横截面形状。在一个实施例中，多个接触柱68中的每一个能够具有基本圆柱形的形状。可替代地，多个接触柱68能够具有倒平截头体的形状。
形成了包括多个接触柱68和由柱级介电材料层64填充的均匀组合物的连续体积的柱级结构。柱级介电材料层64横向围绕多个与漏极区域58接触的接触柱68。柱级介电材料层64的连续体积位于接触多个接触柱68的底部分的至少一个柱级介电帽层(61，63)的最顶表面以上。连续体积(连续体积可以或可以不具有均匀的组合物)的介电常数，即柱级介电材料层64的介电常数，能够等于或少于3.9。在一个实施例中，柱级介电材料层64的介电常数能够少于3.0。在多个柱68的形成之后，均匀组合物的连续体积能够包含柱级介电材料层64的剩余部分。
如果柱级介电材料层64包括未掺杂的硅酸盐玻璃，则柱级介电材料层64的介电常数能够是大约3.9。如果柱级介电材料层64包括氟化玻璃，则柱级介电材料层64的介电常数能够是大约2.8。如果柱级介电材料层64包括倍半硅氧烷或烷基倍半硅氧烷，则柱级介电材料层64的介电常数能够是大约2.7。如果柱级介电材料层64包括旋涂芳族聚合物，则柱级介电材料层64的介电常数能够是大约2.0。如果柱级介电材料层64包括聚酰亚胺，则柱级介电材料层64的介电常数能够是大约2.9。如果柱级介电材料层64包括氟化聚酰亚胺，则柱级介电材料层64的介电常数能够是大约2.3。如果柱级介电材料层64包括掺杂或未掺杂的聚对二甲苯，则柱级介电材料层64的介电常数能够是大约2.7。如果柱级介电材料层64包括B阶聚合物，则柱级介电材料层的介电常数64能够是大约2.6。如果柱级介电材料层64包括掺杂或未掺杂的类金刚石碳、类金刚石碳、或掺杂或未掺杂的非晶碳，则柱级介电材料层64的介电常数能够是大约2.7。如果柱级介电材料层64包括聚四氟乙烯(PTFE)，则柱级介电材料层64的介电常数能够是大约1.9。如果柱级介电材料层64包括诸如干凝胶或气凝胶的高度地多孔的介电氧化物材料，则柱级介电材料层64的介电常数能够是从大约1.8到大约2.5。任意非多孔介电材料的多孔版本一般地提供比非多孔介电材料更低的介电常数。
参考图1C，能够在柱级介电材料层64的顶表面之上沉积通孔级介电帽层73。通孔级介电帽层73是在通孔级中形成的介电材料层，并且能够在随后通孔空腔的形成期间被采用为蚀刻停止层。通孔级介电帽层73能够包括氧化硅、有机硅酸盐玻璃(OSG)、氮化硅、氮掺杂有机硅酸盐玻璃、或其堆叠。在一个实施例中，通孔级介电帽层73能够具有从3nm到60nm的范围中的厚度，尽管也能够采用更少和更大的厚度。通孔级介电帽层73是掩盖绝缘层，即位于通孔级中的介电材料层。通孔级介电帽层73的连续的底表面接触柱级介电材料层64的平坦顶表面。
介电材料层能够在通孔级介电帽层73之上形成。介电材料层能够包括具有小于3.9的介电常数的低介电常数材料，3.9是氧化硅的介电常数。在这种情况下，在通孔级介电帽层73之上形成的介电材料层在本文中被称为通孔级介电材料层74。
通孔级介电材料层74能够具有少于3.9的介电常数。在一个实施例中，通孔级介电材料层74能够具有少于3.0的介电常数。在一个实施例中，通孔级介电材料层74的低k介电材料能够从能够被采用于柱级介电材料层64的低k介电材料的任意介电材料中选择。
光阻层(未示出)，和可选地，抗反射涂层(未示出)能够在通孔级介电材料层74的顶表面之上形成，并光刻地图案化以在其中形成开口的阵列。开口的图案能够与随后形成的接触通孔结构的图案基本相同。光阻层中的图案通过通孔级介电材料层74和通孔级介电帽层73传递，以形成多个通孔空腔76。接触柱68的顶表面能够在每个通孔空腔76的底部处物理暴露。在一个实施例中，多个通孔空腔76中的每一个能够具有锥形形状，或者能够具有基本圆柱形形状。可替代地，多个通孔空腔76能够具有倒平截头体的形状。
参考图1D，多个接触通孔结构78能够在多个通孔空腔76内形成。多个接触通孔结构78能够在多个接触柱68的顶表面上并且通过通孔级介电材料层74和通孔级介电帽层73而形成。多个接触通孔结构78中的每一个接触多个接触柱68中的相应的一个。能够采用以形成多个接触通孔结构78的传导材料能够与第一和第二实施例中的相同。能够采用与第一和第二实施例中相同的处理步骤来执行传导材料的沉积和平坦化。
参考图1E，线级介电帽层83能够在通孔级介电材料层64的顶表面之上沉积。线级介电帽层83是在线级中形成的介电材料层，并且能够在随后的线空腔的形成期间被采用为蚀刻停止层。线级介电帽层83能够包括氧化硅、有机硅酸盐玻璃(OSG)、氮化硅、氮掺杂有机硅酸盐玻璃、或其堆叠。在一个实施例中，线级介电帽帽层83能够具有在从3nm到60nm的范围中的厚度，尽管也能够采用更少和更大的厚度。线级介电帽层83是线级介电层，即，位于线级中的介电材料层。线级介电帽层83的连续底表面能够接触通孔级介电材料层74的平坦顶表面。
介电材料层能够在线级介电帽层83之上形成。介电材料层能够包括具有少于3.9的介电常数的低介电常数材料，3.9是氧化硅的介电常数。在这种情况下，在线级介电帽层83之上形成的介电材料层在本文中被称为线级低k介电材料层84。
线级低k介电材料层84能够具有少于3.9的介电常数。在一个实施例中，线级低k介电材料层84能够具有少于3.0的介电常数。在一个实施例中，线级低k介电材料层84的低k介电材料能够从能够被采用于柱级介电材料层64或通孔级介电材料层74的低k介电材料的任意介电材料选择。
光阻层(未示出)，和可选地，抗反射涂层(未示出)能够在线级低k介电材料层84的顶表面之上形成，并且光刻地图案化以在其中形成开口的阵列。开口的图案能够与随后形成的位线的图案基本相同。光阻层中的图案通过线级低k介电材料层84和线级介电帽层83传递，以形成多个线空腔86。接触通孔结构78的顶表面能够在每个线空腔86的底部处物理地暴露。在一个实施例中，多个线空腔86中的每一个能够具有基本矩形的垂直横截面形状。
参考图1F，多个位线88能够在多个线空腔86内形成。多个位线88能够在多个接触通孔结构78的顶表面上并且通过线级低k介电材料层84和线级介电帽层83而形成。多个位线88中的每一个接触多个接触通孔结构78中的相应的一个。多个位线88在多个接触通孔结构78的最顶部分上形成。多个位线88沿相同的水平方向横向延伸。填充多个线空腔86的传导材料能够与第一实施例中的相同。
介电材料能够在多个位线88之上共形地或非共形地沉积，以形成覆帽介电层93。覆帽介电层93能够包括能够被采用于至少一个柱级介电帽层(61，63)、通孔级介电帽层73、或线级介电帽层83的介电材料中的任意介电材料。被采用于至少一个柱级介电帽层(61，63)、通孔级介电帽层73、或线级介电帽层83的沉积的方法能够被采用以形成覆帽介电层93。可替代地，能够形成集成线和通孔结构以代替位线88和接触位线88的至少一个接触通孔结构78的每个组合。
参考图2和图3，示出示例性结构的切口部分的透视图。至少一个柱级介电帽层(61，63)和覆帽介电层93之间的各种介电材料层没有为清楚起见而示出。可选地，钝化介电层95能够在覆帽介电层93之上形成。
由于柱级结构内横向围绕多个接触柱68的均匀组合物的连续体积的存在，本公开的各种实施例的结构能够在位线88和多个接触柱68之间提供低寄生电容。寄生电容中的减少能够减少位线88(或集成线和通孔结构)的RC延时，并且增加器件结构的操作的速度，器件结构能够包括垂直存储器堆叠的阵列，该阵列能够是，例如，NAND串的单片、三维阵列。
应理解，针对下垫接触柱68和接触通孔结构78的位线88的配置，能够在其中在柱级介电材料层64和柱级介电材料层74内引入空腔的配置中实施。
能够组合以上实施例以包括与接触柱68、接触通孔结构78、和/或位线中的任意一个或多个相关联的气隙或低k介电材料。因此，实施例包括用于任意给定级的气隙或低k介电材料的任意组合。一个实施例包括围绕接触柱68和接触通孔结构78、并且位于位线88之间的气隙或低k介电材料。另一实施例包括围绕接触柱68和接触通孔结构78、并且位于位线88之间的气隙或低k介电材料。另一实施例包括仅围绕接触柱68和接触通孔结构78、但不位于位线88之间的气隙或低k介电材料。另一实施例包括围绕接触柱68并且位于位线88之间、但不围绕接触通孔结构78的气隙或低k介电材料。另一实施例包括围绕接触通孔结构78并且位于位线88之间、但不围绕接触柱68的气隙或低k介电材料。另一实施例包括仅围绕接触柱68的气隙或低k介电材料。另一实施例包括仅围绕接触通孔结构78的气隙或低k介电材料。
存储器堆叠结构20的每行200位于成对壁状通孔结构176之间，壁状通孔结构176能够在基底10内接触电传导区域。壁状通孔结构176能够位于沿第一水平方向横向延伸的狭缝沟槽中。在一个实施例中，狭缝沟槽能够延伸到基底8的顶表面。在这种情况下，壁状通孔结构176能够是作为源极接触电极(例如，源极局部互连)起作用的传导结构，源极接触电极接触基底8中相应的源极区域12。在一个实施例中，狭缝沟槽仅通过上电传导层34(电传导层34可以对应于诸如漏极选择栅极电极的上选择栅极电极)延伸。在这种情况下，壁状通孔结构176能够是本质上由介电材料组成的介电结构。电传导层34能够是在每对壁状通孔结构176之间的字线方向(字线方向能够与第一水平方向相同)上延伸的控制栅极电极(例如，字线指(finger))。字线方向正交于位线方向(位线方向是第二水平方向)。
图4A、图4B、和图4C示出是4重存储器堆叠结构布局的参考配置。换句话说，存在存储器堆叠结构20的四行200在每对相邻狭缝沟槽之间的字线方向(第一水平方向)上延伸，狭缝沟槽可以包括壁状通孔结构176。MH指代存储器堆叠结构20，并且CH指代接触柱68。虽然位线88沿第二水平方向在壁状通孔结构176之上并超出壁状通孔结构176延伸，但是为简单起见，仅在成对壁状通孔结构176之间示出位线88。用标识符88##标记每个位线88，其中，##表示唯一地标识每个位线并且范围从00到11的两位数数字，对应于单位单元(unitcell，UC)的三个实例内连接到12个存储器堆叠结构的12个位线，三个实例中的一个在图4A中示出。每个接触柱68电短接到仅一个位线88，并且唯一地标识每个位线88和短接到相应位线88的每个相应接触柱68的两位数数字##在图4B中示出。
因此，存在存储器堆叠结构20的四行通过每个字线指延伸，字线指是位于相邻成对的狭缝沟槽之间的电传导层34的部分。在4重存储器堆叠结构布局的一个非限制性方面中，单位单元UC包括电连接到相应的五个位线88的四个位线88、四个相应的接触通孔结构78、四个相应的接触柱68、和四个相应的存储器堆叠结构20的段。每个单位单元位于成对壁状通孔结构176之间，并且能够沿第一水平方向作为一维周期性阵列重复。
在这个布局中，有效存储器单元尺寸如下被确定：
有效存储器单元尺寸＝p×q/(R×N)，
其中，
p＝沿第一水平方向(即，在字线方向上)的存储器堆叠结构间距，
q＝在第二水平方向上(即，在位线方向上)相邻壁状通孔结构176之间的存储器块区域的宽度，
R＝相邻成对的壁状接触通孔结构的几何中心之间的存储器堆叠结构的行的数量，
N＝由电传导层34实施的字线的总数量。
为了成本减少，期望存储器单元尺寸减少。为了减少存储器单元尺寸，能够减少p和/或q，和/或能够增加R和N。p的减少增加接触通孔结构78当中电短接的可能性，这种短接在本文中被称为“V1短接”、或“第一通孔级短接”。对于V1短接的原因是由于位于最小V1间隔区域75周围的对角相邻的接触通孔结构78之间的更小的距离，最小V1间隔区域75具有对于相邻成对的接触通孔结构78的最短距离，如图4A和图4C中所示。相反，在其它区域中的V1-V1间隔对于其它相邻成对的接触通孔结构78要更大得多。例如，如图4C中所示，当p是140nm时，在最小V1间隔区域中，沿第一水平方向的V1-V1间隔能够大约是17.5nm。在以上计算中，假设每个接触通孔结构78的横向维度和沿第一水平方向的接通通孔结构78之间的横向间隔是相同的，即，对于沿第一水平方向的接触通孔结构78的横向维度和沿第一水平方向的间隔两者都是140nm/8。相反，对于沿最小V1间隔区域75之外的第一水平方向的相邻成对的接触通孔结构78的间隔是大约52.5nm。
每个位线(8800-8811)接触并电连接到在成对壁状通孔结构176之间的仅一个接触通孔结构78。每个接触通孔结构78接触并电连接到在成对壁状通孔结构176之间的仅一个接触柱68。在一个实施例中，每个接触通孔结构78的整个区域能够与下垫柱结构68的顶表面重叠。每个接触柱68接触并电连接到下垫存储器堆叠结构20。
在图4A和图4C中示出的配置中，位线8803和8804容易发生通过由最小V1间隔区域75分开的成对下垫接触通孔结构78的电短接。采用存储器堆叠结构20的四行、接触柱68的四行、和接触通孔结构78的四行的接触通孔结构78的其它四重几何布置，必要导致在不同区域处的最小V1间隔区域75的形成。换句话说，对于任意四重存储器堆叠结构图案，将存在由少于接触柱的间距的分开的相邻成对接触通孔结构78，并且因此，将存在在接触通孔结构78的级处容易发生电短接的区域。
参考图5A和图5B，示出根据本公开的实施例的配置，该配置是5重存储器堆叠结构布局。换句话说，存在存储器堆叠结构20的五行200在每对相邻狭缝沟槽之间的字线方向(第一水平方向)上延伸，狭缝沟槽可以包括壁状通孔结构176。虽然位线88沿第二水平方向在壁状通孔结构176之上并超出壁状通孔结构176延伸，但是为简单起见，仅在成对壁状通孔结构176之间示出位线88。用标识符88##标记每个位线88，其中##表示唯一地标识每个位线并且范围从00到14的两位数数字，对应于在单位单元UC的三个实例内连接到16个存储器的15个位线，三个实例中的一个在图5A中示出。每个接触柱68电短接到仅一个位线88，并且唯一地标识每个位线88和短接到相应位线88的每个相应接触柱68的两位数数字##在图5B中示出。
因此，存在通过每个字线指延伸的存储器堆叠结构20的五行，字线指是位于相邻成对的狭缝沟槽之间的电传导层34的部分。在5重存储器堆叠结构布局的一个非限制性方面中，单位单元UC包括电连接到相应五个位线88的五个位线88、五个相应接触通孔结构78、五个相应接触柱68、和五个相应存储器堆叠结构20的段。每个单位单元位于成对壁状通孔结构176之间，并且能够沿第一水平方向作为一维周期性阵列重复。因此，NAND存储器器件具有至少五重配置，五重配置在相邻沟槽之间的每个存储器块中包含用沟道24和存储器薄膜22填充的存储器空穴的至少五行。
每个位线(8800-8815)接触并电连接到成对壁状通孔结构176之间的仅一个接触通孔结构78。每个接触通孔结构78接触并电连接到成对壁状通孔结构176之间的仅一个接触柱68。在一个实施例中，每个接触通孔结构78的整个区域能够与下垫柱结构68的顶表面重叠。每个接触柱68接触并且电连接到下垫存储器堆叠结构20。
在每个单位单元UC内，五个位线88在五个存储器堆叠结构20、五个接触柱68、和五个接触通孔结构78之上延伸。五个位线88中的仅一个电连接到任意给定的接触柱68和下垫存储器堆叠结构20。分别地，通过在CH/MH行5和相邻壁状通孔结构176之间添加CM/MH行1的另一实例，在CH/MH行5和相邻壁状通孔结构176之间以那样的顺序添加CH/MH行1和CH/MH行2的额外实例，在CH/MH行5和相邻壁状通孔结构176之间以那样的顺序添加CH/MH行1、CH/MH行2、和CH/MH行3的额外实例，或在CH/MH行5和相邻壁状通孔结构176之间以那样的顺序添加CH/MH行1到行4的额外实例，或在CH/MH行5和相邻壁状通孔结构176之间以那样的顺序添加CH/MH行1到行5的额外实例，能够修改五重存储器堆叠结构，以形成六重、七重、八重、九重、或十重存储器堆叠结构。
根据本公开的一方面，提供了三维半导体器件，该三维半导体器件包括：位于基底8之上的绝缘层32和电传导层34的交替堆叠；存储器堆叠结构20，通过交替堆叠延伸并且布置在沿第一水平方向延伸的至少五行200中；接触通孔结构78，布置在与存储器堆叠结构20相同数量的行中，并且上覆存储器堆叠结构20，使得接触通孔结构78中的每一个电连接到相应存储器堆叠结构20的半导体沟道24；以及位线88，接触相应的接触通孔结构78并且沿不同于第一水平方向的第二水平方向延伸，并且被布置为具有沿第一水平方向的位线间距bp(bit line pitch，位线间距)的位线88的周期性阵列，如图6中所示。每个接触通孔结构78的几何中心沿第一水平方向，从接触通孔结构78的任意相邻行中的每个接触通孔结构78的几何中心，横向偏移至少两倍的位线间距bp。在一个实施例中，相邻位线不电连接到最近的邻近存储器空穴中的半导体沟道。
在一个实施例中，三维半导体器件能够包括通过交替堆叠延伸、可选地接触基底8、并沿第一水平方向横向延伸的成对壁状通孔结构176(壁状通孔结构176能够是诸如如图1A中所示的源极接触结构的传导结构，或者可以是介电结构)。存储器堆叠结构20能够位于成对的壁状通孔结构176之间。位于相同行内的存储器堆叠结构20的每个子集可以被布置为具有沿第一水平方向的存储器堆叠结构间距p的周期性一维阵列。在一个实施例中，存储器堆叠结构间距p能够与位线间距bp和成对壁状通孔结构176之间的存储器堆叠结构20的行200的总数的乘积相同。换句话说，对于带有五行200的五重配置，五个位线88位于第一水平方向上的一个间距p的面积中；对于带有五行200的六重结构，六个位线88位于第一水平方向上的一个间距p的区域中，等等。
在一个实施例中，三维半导体器件能够包括漏极区域58。漏极区域58中的每一个能够接触相应存储器堆叠结构20内的垂直半导体沟道24的顶端，并且能够电短接到相应接触通孔结构78。在一个实施例中，三维半导体器件能够包括接触柱68。接触柱68中的每一个能够接触相应漏极区域58的顶表面和相应接触通孔结构78的底表面。
在一个实施例中，存储器堆叠结构20的整体能够被布置在二维六边形阵列中。换句话说，在平面视图中，存储器堆叠结构20的轴线能够位于二维六边形阵列的顶点处。在一个实施例中，接触柱68的整体能够被布置为与存储器堆叠结构的二维六边形阵列相称的二维六边形阵列，如图5A和5B中所示。
参考图6，对于采用沿第一水平方向的140nm的相同的存储器堆叠结构间距p的情况，示出了图4A和4B的参考配置以及图5A和图5B的实施例配置。对于参考配置，位线间距bp是35nm，因为四个位线88位于140nm的存储器堆叠结构间距p内。对于实施例配置，位线间距bp是28nm，因为五个位线88位于140nm的存储器堆叠结构间距内。不管相对于参考配置的实施例配置中位线间距bp中的减少，沿第一水平方向接触通孔结构78之间的最小间隔(即，沿第一水平方向的V1-V1间隔)增加。在接触通孔结构78的宽度在两种配置中都是位线间距的一半的情况下，沿第一水平方向的接触通孔结构78之间的最小间隔，对于实施例配置是42nm，并且对于参考配置是17.5nm。因此，五重存储器堆叠配置的使用，导致针对四重存储器堆叠配置的沿第一水平方向的接触通孔结构78之间的最小间隔中的增加。沿第一水平方向的接触通孔结构78之间的最小间隔中的增加提供用于图案化接触通孔结构78的更大的光刻余量(margin)，因而避免V1-V1短接。一般而言，五重存储器堆叠结构配置能够提供大于位线间距bp的沿第一水平方向的接触通孔结构78之间的最小间隔(即，沿第一水平方向的最小V1-V1间隔)。在一个实施例中，五重存储器堆叠结构配置能够提供是大约位线间距bp的3/2的沿第一水平方向的接触通孔结构78之间的最小间隔。
图6示出本公开的实施例配置的特征。对于在图6的左侧上示出的4重存储器堆叠结构布局，每个接触通孔结构78能够放置在接近下垫接触柱68的几何中心的面积内。在图4A的4重存储器堆叠结构布局的优化版本中，在任意接触柱68的几何中心和上覆并接触的位线88的近端侧壁(即，更靠近接触柱68的几何中心的侧壁)之间的边缘偏移距离eod能够是大约8.75nm。对于图5A的5重存储器堆叠结构布局的优化版本(在图6的右侧上示出)，在任意接触柱68的几何中心和上覆并接触的位线88的近端侧壁(即，更靠近接触柱68的几何中心的侧壁)之间的边缘偏移距离eod，对于接触通孔结构78的一些，能够是大约21nm。此外，位线间距bp从四重配置中的35nm减少到五重配置中的28nm。应注意的是，以上描述的维度的所有都是示例性的，并且为了一个假设性示例的说明而提供，并且不应被认为限制权利要求的范围。
参考图7和图8，示出了本公开的实施例，实施例增加用于为接触通孔结构78印刷图案的光刻余量。能够采用其中n是不少于5的整数的n重存储器堆叠结构配置，例如5、6、7、8、9、10、11、或12等。
在最外行201中的接触柱68能够针对下垫存储器存储器堆叠结构20和针对上覆接触通孔结构78，沿第一水平方向横向移动横向偏移距离lod(lateral offset distance，横向偏移距离)。在最外行201中的接触柱68也能够针对在中间行200的接触柱，沿第一水平方向横向移动横向偏移距离lod。在说明性示例中，在最外行201中的每个接触柱68能够横向移动的距离lod能够在位线间距bp的10％到50％内。例如，横向偏移距离lod能够在从5到15nm的范围中，诸如10nm。横向偏移距离lod的方向能够是沿正交于位线方向(即，第二水平方向)的字线方向(即，沿第一水平方向)。
通过减小图6中描述的边缘偏移距离eod的最大值，有限横向偏移距离lod的引入能够缓和接触柱68和接触通孔结构78之间的覆盖要求。特别地，在最外行201中的接触柱68能够沿沿第一水平方向减小边缘偏移距离的方向移动。在这种情况下，接触柱68能够针对存储器堆叠结构20的下垫周期性结构(该结构可以是六边形周期性结构)，并针对上覆接触通孔结构78，沿第一水平方向偏移。
在这种情况下，除最外行201之外的行200内的几何相邻的接触柱68的任意三重态的几何中心，能够形成等腰三角形T1，即，具有两个相等的边的三角形。相应地，沿每个等腰三角形的顶点之间的第一水平方向的横向分开距离能够是存储器堆叠结构间距的一半(即，p/2)或者存储器堆叠结构间距p任一。
包括来自最外行201的至少一个接触柱68的几何相邻的接触柱68的任意三重态的几何中心，能够形成不等边三角形T2，即，具有三个不同的边的三角形。如本文中使用的，几何相邻的接触柱指代不包括位于成对接触柱之间的接触柱的接触柱的任意集合。相应地，沿每个不等边三角形的顶点之间的第一水平方向的横向分开距离能够是存储器堆叠结构间距的一半和横向偏移距离之和(即，p/2+lod)、存储器堆叠结构间距的一半与横向偏移距离之间的差(即，p/2-lod)、或存储器堆叠结构间距p。
在一个实施例中，存储器堆叠结构20的整体能够被布置在二维六边形阵列中，并且上覆位于存储器堆叠结构20的最外行201处的存储器堆叠结构20的子集的每个接触柱68的几何中心能够从穿过接触柱68电连接到其的相应的下垫存储器堆叠20的几何中心的轴线横向偏移，如图7和图8中所示。
在一个实施例中，存储器堆叠结构20的每个最外行201能够从由存储器堆叠结构20的内行形成的六边形二维阵列，沿第一水平方向横向偏移相应的有限横向偏移距离lod。在一个实施例中，存储器堆叠结构20的两个最外行201的横向偏移能够在量级上相等，并且在方向上相反，如图7中所示。
在一个实施例中，在平面视图中，在除了接触柱68的最外行201的行中，连接接触柱68的邻近的几何中心的每个三角形能够形成等腰三角形T1，并且，在平面视图中，在最外行201和相邻于最外行201的另一行中，连接接触柱68的邻近的几何中心的每个三角形能够形成不等边三角形T2。
根据本公开的一方面，提供了三维半导体器件，其包含：位于基底8之上的绝缘层32和电传导层34的交替堆叠；存储器堆叠结构20，通过交替堆叠延伸并且布置在包括沿第一水平方向延伸的至少五行(200，201)的第一二维六边形阵列中；以及接触柱68，布置在与存储器堆叠结构20相同数量的行中并且上覆存储器堆叠结构20。接触柱68中的每一个能够电连接到相应的存储器堆叠结构20的半导体沟道24。包括位于最外行201之间的接触柱68的接触柱68的第一子集，能够布置在与第一二维六边形阵列的部分相称的第二二维六边形阵列中。包括位于最外行201处的接触柱的接触柱68的第二子集中的每个接触柱68的几何中心能够从穿过相应的下垫存储器堆叠结构20的几何中心的轴线横向偏移。
在一个实施例中，第二二维六边形阵列能够与第一二维六边形阵列的部分重合。在一个实施例中，能够提供通过交替堆叠延伸、可选地接触基底8、并沿第一水平方向横向延伸的成对壁状通孔结构176。存储器堆叠结构20能够位于成对壁状通孔结构176之间。成对壁状通孔结构176能够是成对源极接触结构(包括如图1A中所示的传导材料)、成对介电材料部分(该介电材料部分能够作为用于选择漏极电极的分开物起作用)、或其组合。
在一个实施例中，三维半导体器件能够包括布置在与存储器堆叠结构20相同数量的行中并且上覆接触柱68的接触通孔结构78。接触通孔结构78中的每一个能够接触下垫接触柱68。位线88能够接触相应的接触通孔结构78，并且能够沿不同于第一水平方向的第二水平方向延伸。位线88中的每一个能够电短接到相应的漏极区域58。
位线88能够被布置为具有沿第一水平方向的位线间距bp的位线的周期性阵列。在一个实施例中，每个接触通孔结构78的几何中心能够沿第一水平方向，从接触通孔结构78的任意相邻行200中的每个接触通孔结构78的几何中心，横向偏移至少两倍的位线间距bp，如图5A、图5B、图7、和图8中所示。
在本公开的每个实施例中，存储器堆叠结构20中的每一个从外到内能够包括可选的阻挡介电质(其可以是存储器薄膜22的部分)、存储器元件(如体现为存储器薄膜22内的存储器材料层的部分或离散浮动栅极电极)、隧穿介电质(其是存储器薄膜22的部分)、和垂直半导体沟道24。通过交替堆叠(32，34)延伸的存储器堆叠结构20能够布置在正好五行或多于五行中。接触通孔结构78能够沿第二水平方向伸长。接触通孔结构78的多于50％能够具有从穿过相应的下垫存储器堆叠结构20(具有与相应的接触通孔结构20重叠的面积)的几何中心的轴线横向偏移的相应的几何中心。
在本公开的每个实施例中，三维半导体器件可以包括位于基底8之上的垂直NAND器件。电传导层34能够包括或能够电连接到垂直NAND器件的相应的字线(如体现为围绕存储器堆叠结构20的部分)。基底8能够包含硅基底。垂直NAND器件能够包含位于硅基底之上的单片三维NAND串的阵列。NAND串的三维阵列的第一器件级中的至少一个存储器单元，能够位于NAND串的三维阵列的第二器件级中的另一存储器单元之上。硅基底能够容纳包含用于位于其上的存储器器件的驱动器电路的集成电路。单片三维NAND串的阵列能够包括多个半导体沟道、多个电荷存储元件、和具有基本平行于基底8的顶表面延伸的带状形状的多个控制栅极电极。多个半导体沟道中的每一个的至少一个端头部分，能够基本正交于基底8的顶表面延伸。每个电荷存储元件能够位于相邻于多个半导体沟道24中的相应一个。多个控制栅极电极能够包含至少位于第一器件级中的第一控制栅极电极和位于第二器件级中的第二控制栅极电极。
通过在存储器堆叠结构的每个块中采用五个或多个存储器堆叠结构的配置，能够最小化对于存储器堆叠结构的相邻成对的接触通孔结构之间的电短接。在每个存储器块中包括存储器堆叠结构和接触通孔结构的五个或多个行的配置中，每个接触通孔结构能够从邻近行中的其它接触通孔结构横向间隔开至少两倍的接触接触通孔结构的顶表面的位线的位线间距。可选地，能够在存储器堆叠结构和接触通孔结构之间提供接触柱。接触柱的最外行可以针对存储器堆叠结构沿行方向(row direction)横向偏移，以允许对于接触通孔结构的最外行的横向偏移距离中的增加。
本公开的实施例提供以下非限制性优点：单元尺寸减小、由于增加的V1光刻余量的更大的过程余量、和更高的性能。更高重数的存储器堆叠结构和更小的存储器堆叠结构间距p能够许可总字线长度被减小达相同的页面尺寸。更短的字线长度将给出更小的RC延时，并且读取和编程速度能够被改善。
尽管前述指代特定实施例，但将理解，本公开不限于此。本领域的普通技术人员将会想到，可以对所公开的实施例做出各种修改，并且这样的修改意图是在本公开的范围内。在本公开中示出采用具体的结构和/或配置的实施例的情况下，应该理解，假如这样的代替没有被明确地禁止或另外被本领域的普通技术人员中的一个已知是不可能的，则可以用功能上等同的任意其它兼容结构和/或配置来实践本公开。本文中引用的出版物、专利申请和专利的所有通过引用整体并入本文。

Claims (19)

1.一种三维半导体器件，包含：
位于基底之上的绝缘层和电传导层的交替堆叠；
存储器堆叠结构，其通过所述交替堆叠延伸并且布置在沿第一水平方向延伸的至少五行中；
接触通孔结构，其布置在与所述存储器堆叠结构相同数量的行中并且上覆所述 存储器堆叠结构，所述接触通孔结构中的每一个电连接到相应的所述存储器堆叠结构的半导体沟道；
位线，其接触相应的所述接触通孔结构并且沿不同于所述第一水平方向的第二水平方向延伸，并且布置为位线的周期性阵列，所述位线的周期性阵列具有沿所述第一水平方向的位线间距；
成对壁状通孔结构，其通过所述交替堆叠延伸，并且沿所述第一水平方向横向延伸，其中，所述存储器堆叠结构的至少五行位于所述成对壁状通孔结构之间；
漏极区域，所述漏极区域中的每一个在相应的所述存储器堆叠结构内接触垂直半导体沟道的顶端，并且电短接到相应的所述接触通孔结构；以及
接触柱，所述接触柱中的每一个接触相应的所述漏极区域的顶表面和相应的所述接触通孔结构的底表面；
其中，所述存储器堆叠结构的每个最外行，从由所述存储器堆叠结构的内行形成的六边形二维阵列，沿所述第一水平方向，在相反方向上横向偏移相应的有限横向偏移距离。
2.如权利要求1所述的三维半导体器件，其中，每个所述接触通孔结构的几何中心沿所述第一水平方向从所述接触通孔结构的任意相邻行中的每个所述接触通孔结构的几何中心横向偏移至少两倍的位线间距。
3.如权利要求2所述的三维半导体器件，其中，在相同行内的所述存储器堆叠结构的每个子集被布置为具有沿所述第一水平方向的所述存储器堆叠结构间距的周期性一维阵列。
4.如权利要求3所述的三维半导体器件，其中，所述存储器堆叠结构间距与位线间距和所述成对壁状通孔结构之间的所述存储器堆叠结构的行的总数的乘积相同。
5.如权利要求1所述的三维半导体器件，其中，所述存储器堆叠结构的整体被布置在二维六边形阵列中。
6.如权利要求1所述的三维半导体器件，其中，上覆位于所述存储器堆叠结构的最外行处的相应的所述存储器堆叠结构的子集的每个所述接触柱的几何中心，从穿过相应下垫的所述存储器堆叠结构的几何中心的轴线横向偏移。
7.如权利要求1所述的三维半导体器件，其中，所述存储器堆叠结构的两个最外行的横向偏移在量级上相等并且在方向上相反。
8.如权利要求1所述的三维半导体器件，其中，在平面视图中，连接除了所述接触柱的最外行的行中的所述接触柱的邻近几何中心的每个三角形形成等腰三角形；并且
其中，在平面视图中，连接最外行和相邻于最外行的另一行中的所述接触柱的邻近几何中心的每个三角形形成不等边三角形。
9.如权利要求1所述的三维半导体器件，其中，所述存储器堆叠结构中的每一个从外到内包含存储器元件、隧穿介电质和垂直半导体沟道。
10.如权利要求1所述的三维半导体器件，其中，通过所述交替堆叠延伸的所述存储器堆叠结构被布置在正好五行中。
11.如权利要求1所述的三维半导体器件，其中，所述接触通孔结构沿所述第二水平方向伸长。
12.如权利要求1所述的三维半导体器件，其中，多于50％的所述接触通孔结构具有从穿过相应下垫的所述存储器堆叠结构的几何中心的轴线横向偏移的相应几何中心。
13.如权利要求1所述的三维半导体器件，其中：
所述三维半导体器件包含位于所述基底之上的垂直NAND器件；
所述电传导层包含或电连接到所述垂直NAND器件的相应字线；
所述基底包含硅基底；
所述垂直NAND器件包含位于所述硅基底之上的单片三维NAND串的阵列；
单片三维NAND串的阵列的第一器件级中的至少一个存储器单元位于单片三维NAND串的阵列的第二器件级中的另一存储器单元之上；
硅基底容纳包含集成电路，所述集成电路包括用于位于其上的存储器器件的驱动器电路；并且
单片三维NAND串的阵列包含：
多个半导体沟道，其中，所述多个半导体沟道中的每一个的至少一个端头部分基本正交于基底的顶表面延伸；
多个电荷存储元件，每个电荷存储元件位于相邻于所述多个半导体沟道中的相应一个；以及
多个控制栅极电极，其具有基本平行于基底的顶表面延伸的带状形状，所述多个控制栅极电极包含至少位于第一器件级中的第一控制栅极电极和位于第二器件级中的第二控制栅极电极。
14.一种三维半导体器件，包含：
位于基底之上的绝缘层和电传导层的交替堆叠；
存储器堆叠结构，其通过所述交替堆叠延伸并且布置在包括沿第一水平方向延伸的至少五行的第一二维六边形阵列中；以及
接触柱，其布置在与所述存储器堆叠结构相同数量的行中并且上覆所述存储器堆叠结构，所述接触柱中的每一个电连接到相应的所述存储器堆叠结构的半导体沟道，
其中：
包括位于最外行之间的接触柱的接触柱的第一子集布置在与第一二维六边形阵列的部分相称的第二二维六边形阵列中；并且
包括位于最外行的接触柱的第二子集中的每个所述接触柱的几何中心从穿过相应下垫的所述存储器堆叠结构的几何中心的轴线横向偏移。
15.如权利要求14所述的三维半导体器件，所述三维半导体器件还包含通过所述交替堆叠延伸并且沿所述第一水平方向横向延伸的成对壁状通孔结构，其中，所述存储器堆叠结构位于所述成对壁状通孔结构之间。
16.如权利要求14所述的三维半导体器件，所述三维半导体器件还包含布置在与所述存储器堆叠结构相同数量的行中并且上覆所述接触柱的接触通孔结构，所述接触通孔结构中的每一个接触下垫所述接触柱。
17.如权利要求16所述的三维半导体器件，所述三维半导体器件还包含接触相应的所述接触通孔结构并且沿不同于所述第一水平方向的第二水平方向延伸的位线，其中，位线中的每一个电短接到相应漏极区域。
18.如权利要求17所述的三维半导体器件，其中，位线被布置为位线的周期性阵列，所述位线的周期性阵列具有所述沿第一水平方向的位线间距。
19.如权利要求18所述的三维半导体器件，其中，每个所述接触通孔结构的几何中心沿所述第一水平方向从所述接触通孔结构的任意相邻行中的每个所述接触通孔结构的几何中心横向偏移至少两倍位线间距。
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