JP2022029546A - 半導体記憶装置及びその製造方法 - Google Patents

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Abstract

Figure 2022029546000001
【課題】製造時におけるローディング効果の影響を低減する。
【解決手段】半導体記憶装置１０の製造方法は、絶縁層３０と犠牲層６０とを交互に積層することにより被加工部７０を形成する工程と、被加工部７０の表面Ｓ１１上にエッチングマスク３００を形成する工程と、エッチングマスク３００の一部である第１領域には、エッチングマスク３００の表面Ｓ２０から被加工部７０の表面Ｓ１１まで到達する複数の貫通孔３１０を形成し、且つ、エッチングマスク３００のうち、第１領域に隣接する第２領域には、エッチングマスク３００の表面Ｓ２０の一部を被加工部７０に向かって凹状に後退させた凹部３２０、を形成する工程と、を備える。
【選択図】図５

Description

開示される実施形態は、半導体記憶装置、及びその製造方法に関する。
例えばＮＡＮＤ型フラッシュメモリのような半導体記憶装置では、複数の絶縁層と導体層が交互に積層された積層部を貫通するように、柱状のメモリピラーが設けられる。それぞれのメモリピラーには、その長手方向に沿って、情報を記憶するためのメモリセルが複数形成される。
特開２０１５－１７６１０３号公報
上記のような構成の半導体記憶装置を製造するにあたっては、積層部となる部分に対しエッチングを行い、メモリピラーを配置するための凹部、すなわちメモリホールを複数形成する必要がある。その際、所謂「ローディング効果」の影響により、複数の凹部が形成されている領域のうち端部に形成される凹部においては、他の凹部に比べてエッチングレートが低下してしまう傾向がある。
例えば、エッチングに用いられるマスクに対しＯＰＣ補正を行うこと等により、端部に形成される凹部の内径を、他の凹部の内径よりも大きくすれば、全ての凹部のエッチングレートを均等に近づけることが可能となる。しかしながら、近年の半導体記憶装置には小型化、高集積化が高いレベルで求められるので、一部の凹部の形状を大きくすることは好ましくない。
本開示によれば、製造時におけるローディング効果の影響を低減することのできる半導体記憶装置、及びその製造方法が提供される。
本開示に係る半導体記憶装置は、絶縁層と導体層とが交互に積層されている積層部と、前記積層部を貫通している複数のメモリピラーと、を備える。前記積層部の表面に対し垂直な方向に沿って見た場合において、前記積層部は、複数の前記メモリピラーが設けられている部分である第１領域と、前記第１領域に隣接する部分であって、前記メモリピラーが設けられていない部分である第２領域と、を有している。前記第１領域と前記第２領域との境界に最も近い位置に形成された前記メモリピラーを第１メモリピラーとし、前記境界に対し垂直な方向に沿って、前記第１メモリピラーと隣り合う位置に形成された前記メモリピラーを第２メモリピラーとしたときに、前記積層部の表面における前記第１メモリピラーの幅と、当該表面における前記第２メモリピラーの幅とが互いに同一となっている。
また、本開示に係る半導体記憶装置の製造方法は、絶縁層と犠牲層とを交互に積層することにより被加工部を形成する工程と、前記被加工部の表面上にエッチングマスクを形成する工程と、前記エッチングマスクの一部である第１領域には、前記エッチングマスクの表面から前記被加工部の表面まで到達する複数の貫通孔を形成し、且つ、前記エッチングマスクのうち、前記第１領域に隣接する第２領域には、前記エッチングマスクの表面の一部を前記被加工部に向かって凹状に後退させた凹部、を形成する工程と、を備える。
図１は、実施形態に係る半導体記憶装置の構成を示す断面図である。 図２は、図１に示される半導体記憶装置の構成を示す上面図である。 図３は、図１に示される半導体記憶装置の製造方法を示す断面図である。 図４は、図１に示される半導体記憶装置の製造方法を示す断面図である。 図５は、図１に示される半導体記憶装置の製造方法を示す断面図である。 図６は、図１に示される半導体記憶装置の製造方法を示す断面図である。 図７は、図１に示される半導体記憶装置の製造方法を示す断面図である。 図８は、図１に示される半導体記憶装置の製造方法を示す断面図である。 図９は、図１に示される半導体記憶装置の製造方法を示す断面図である。 図１０は、従来の製造方法における問題点を説明するための図である。 図１１は、従来の製造方法における問題点を説明するための図である。 図１２は、従来の製造方法における問題点を説明するための図である。 図１３は、図１に示される半導体記憶装置の製造方法を示す断面図である。 図１４は、図１に示される半導体記憶装置の製造方法を示す上面図である。 図１５は、図１に示される半導体記憶装置の製造方法を示す断面図である。 図１６は、図１に示される半導体記憶装置の製造方法を示す断面図である。 図１７は、図１に示される半導体記憶装置の製造方法を示す断面図である。 図１８は、図１に示される半導体記憶装置の製造方法を示す断面図である。 図１９は、図１に示される半導体記憶装置の製造方法を示す断面図である。 図２０は、図１に示される半導体記憶装置の製造方法を示す断面図である。 図２１は、図１に示される半導体記憶装置の製造方法を示す断面図である。 図２２は、図１に示される半導体記憶装置の製造方法を示す断面図である。 図２３は、図１に示される半導体記憶装置の製造方法を示す断面図である。
以下、添付図面を参照しながら本実施形態について説明する。説明の理解を容易にするため、各図面において同一の構成要素に対しては可能な限り同一の符号を付して、重複する説明は省略する。
本実施形態に係る半導体記憶装置１０は、ＮＡＮＤ型フラッシュメモリとして構成された不揮発性の記憶装置である。半導体記憶装置１０では、複数のメモリセルが３次元に配列されている。図１を参照しながら、半導体記憶装置１０の構成について説明する。
半導体記憶装置１０は、半導体層２０と、積層部５０と、複数のメモリピラー１００と、を備えている。
半導体層２０は、それぞれのメモリピラー１００の下端に繋がる所謂「ソース線」として機能する層である。半導体層２０は、例えば、一部に不純物がドープされたシリコン基板である。半導体層２０は、シリコン基板を上面から覆うように形成されたアモルファスシリコンからなる層であってもよい。この場合、シリコン基板と半導体層２０との間には、半導体記憶装置１０へのデータの読み書きを実現するための周辺回路が形成されていてもよい。
積層部５０は、半導体層２０を上方側から覆うように形成された被膜である。尚、ここでいう「上方」とは、半導体記憶装置１０を図１のように見た場合における「上方」のことである。以下の説明においても同様に、「上方」や「下方」等の語を用いることがあるが、その場合はいずれも、半導体記憶装置１０を図１のように見た場合における方向を示す語として用いることとする。
積層部５０では、複数の絶縁層３０と導体層４０とが、半導体層２０の上面に対し垂直な方向に沿って並ぶよう交互に積層されている。絶縁層３０は、それぞれの導体層４０の間を電気的に絶縁するための層である。絶縁層３０は、例えば、酸化シリコンを含む材料により形成されている。導体層４０は、後に説明するように、メモリピラー１００に沿って形成された各トランジスタのゲートに接続され、当該ゲートに対し電圧を印可するための層である。導体層４０は、所謂「ワード線」として機能する。導体層４０は、例えばタングステンを含む材料により形成されている。
メモリピラー１００は、略円柱形状に形成された棒状の部材である。メモリピラー１００は、その長手方向が、複数の絶縁層３０及び導体層４０の積層方向に沿うように配置されている。メモリピラー１００は、積層部５０の上端から下方に向かって、半導体層２０の途中となる位置まで伸びている。つまり、メモリピラー１００は、絶縁層３０及び導体層４０からなる積層部５０の全体を上下方向に貫通しており、その下端は、ベース層である半導体層２０に繋がっている。半導体記憶装置１０において、メモリピラー１００は複数設けられている。
それぞれのメモリピラー１００は、積層部５０に形成されたメモリホールＭＨの内側に設けられている。メモリホールＭＨは、絶縁層３０及び導体層４０の全体を積層方向に沿って、すなわち図１の上下方向に沿って貫通するように形成されている。
それぞれのメモリピラー１００は、半導体層１１０とメモリ膜１２０とを有している。半導体層１１０は、メモリピラー１００の大部分を占める部分であって、例えばアモルファスシリコンからなる材料によって形成されている。メモリピラー１００の内側に、例えば絶縁性の材料からなる他の層が形成されていてもよい。
メモリ膜１２０は、半導体層１１０の側面全体を覆う膜である。メモリ膜１２０は複数の膜を積層することにより形成されているのであるが、図１においては、これらの全体が単一のメモリ膜１２０として描かれている。メモリ膜１２０を構成する複数の膜には、その内側から順に、トンネル絶縁膜、電荷蓄積膜、ブロック絶縁膜が含まれる。最も外側に形成されたブロック絶縁膜には、積層された導体層４０のそれぞれが接続されている。
メモリピラー１００のうち、それぞれの導体層４０が接続されている部分の内側は、トランジスタとして機能する。つまり、半導体記憶装置１０においては、それぞれのメモリピラー１００の長手方向に沿って、複数のトランジスタが直列に接続された状態となっている。それぞれの導体層４０は、各トランジスタのゲートとして機能する。トランジスタの内側にある半導体層１１０は、当該トランジスタのチャネルとして機能する。
メモリピラー１００の長手方向に沿って、上記のように直列に並ぶそれぞれのトランジスタは、データを記憶するためのメモリセルとして機能する。また、直列に並ぶ複数のメモリセルの両端部に形成されたトランジスタは、各メモリセルのチャネルを流れる電流を制御するためのセレクトトランジスタとして機能する。
メモリ膜１２０が有する電荷蓄積膜には、導体層４０に電圧が印加されることにより電荷が蓄積される。電荷蓄積層に蓄積された電荷量が、メモリセルに保持されるデータに対応したものとなる。メモリセルは、電荷蓄積層として例えば窒化シリコン膜等を用いたチャージトラップ型のものであってもよく、電荷蓄積層として例えばシリコン膜等を用いたフローティングゲート型のものであってもよい。
メモリピラー１００の下方側の端部においては、メモリ膜１２０が除去されており、半導体層１１０の下端が半導体層２０に対して接続されている。これにより、ソース線として機能する半導体層２０と、各トランジスタのチャネルとが電気的に接続されている。半導体層１１０の上端は、不図示のコンタクトを介してビット線に接続されている。
尚、各メモリセルに対するデータの読み書き等を実現するための周辺の回路の構成や、その具体的な動作としては、既に公知となっている様々な態様を採用することができる。このため、更なる具体的な説明については省略する。
図２は、図１に示される半導体記憶装置１０を上面から見て描いたものである。積層部５０のうち最も上方側の表面のことを、以下では「表面Ｓ１０」とも表記する。図２は、半導体記憶装置１０の積層部５０を、表面Ｓ１０に対し垂直な方向に沿って見た場合の図、ということができる。このように見た場合においては、積層部５０は、複数のメモリピラー１００が設けられている部分である第１領域と、第１領域に隣接する部分であって、メモリピラー１００が設けられていいない第２領域と、を有している。
図２において符号「ＢＤ」が付されている一点鎖線は、第１領域と第２領域との境界を表している。当該境界のことを、以下では「境界ＢＤ」とも表記する。このような境界ＢＤは、例えば、図２のように表面Ｓ１０に対し垂直な方向に沿って見た場合において、複数のメモリピラー１００の外周に接するような直線であり、且つ、積層部５０を、複数のメモリピラー１００が配置されている部分と、メモリピラー１００が配置されていない部分とに分割するもの、として定義することができる。
尚、図１及び図２は、半導体記憶装置１０の全体を表しているのではなく、半導体記憶装置１０の一部のみを表している。例えば、図２において描かれている第２領域の更に右側となる位置には、左側と同様の第１領域が設けられていてもよい。また、図２において描かれている第１領域の更に左側となる位置には、右側と同様の第２領域が設けられていてもよい。
第２領域には、分離部２００が設けられている。分離部２００は、複数のメモリピラー１００や積層部５０を、「ブロック」と称されるグループごと、若しくは「フィンガー」と称されるグループごとに分割するものである。分離部２００は、図１の紙面奥行き方向に沿って伸びるように設けられている。メモリピラー１００と同様に、分離部２００は積層部５０を貫通している。
分離部２００は、積層部５０に形成されたスリットＳＴの内側に設けられている。スリットＳＴは、メモリホールＭＨと同様に、絶縁層３０及び導体層４０の全体を積層方向に沿って貫通するように形成されている。
分離部２００は、半導体２１０と絶縁膜２２０とを有している。半導体２１０は、分離部２００の大部分を占める部分であって、例えばアモルファスシリコンからなる材料によって形成されている。分離部２００の内側に、例えば導電性の材料からなる他の層が形成されていてもよい。絶縁膜２２０は、半導体２１０の側面全体を覆う膜である。絶縁膜２２０は、例えば、酸化シリコンを含む材料により形成されている。
分離部２００の下方側の端部においては、絶縁膜２２０が除去されており、半導体２１０の下端が半導体層２０に対して接続されている。これにより、ソース線として機能する半導体層２０と、半導体２１０とが電気的に接続されている。半導体２１０の上端は、不図示のコンタクトを介して、半導体記憶装置１０の上方側部分に形成された不図示の配線層に接続されている。このように、分離部２００は、複数のメモリピラー１００や積層部５０を分割する機能に加えて、半導体層２０と上記の配線層とを電気的に接続する機能をも有している。
以下、本実施形態に係る半導体記憶装置１０の製造方法について説明する。
＜積層工程＞積層工程では、半導体層２０の上面を覆うように、複数の絶縁層３０及び犠牲層６０が交互に形成される。図３には、積層工程が完了した状態が示されている。積層された絶縁層３０及び犠牲層６０の全体は、後に説明するように、メモリホールＭＨ等を形成するための加工が施される部分である。このため、積層工程において積層された絶縁層３０及び犠牲層６０の全体のことを、以下では「被加工部７０」とも表記する。
被加工部７０は、後の置換工程を経て、最終的には先に述べた積層部５０となる部分である。被加工部７０のうち、後に積層部５０の第１領域となる部分のことを、以下では「被加工部７０の第１領域」のように表記する。同様に、被加工部７０のうち、後に積層部５０の第２領域となる部分のことを、以下では「被加工部７０の第２領域」のように表記する。更に、被加工部７０における第１領域と第２領域との境界のことを、積層部５０の場合と同様に、以下では「境界ＢＤ」と表記する。
犠牲層６０は、後の置換工程において導体層４０に置き換えられる層であって、例えば窒化シリコンを含む材料により形成される。積層工程においては、絶縁層３０及び犠牲層６０からなる被加工部７０が、例えばＣＶＤにより形成される。このように、積層工程は、絶縁層３０と犠牲層６０とを交互に積層することにより被加工部７０を形成する工程、となっている。
積層工程が完了した時点における被加工部７０の表面のことを、以下では「表面Ｓ１１」とも表記する。表面Ｓ１１は、最終的には、積層部５０の表面Ｓ１０となる面である。
＜マスク形成工程＞積層工程の後に行われるマスク形成工程では、被加工部７０の表面Ｓ１１上を覆うようにエッチングマスク３００が形成される。図４には、マスク形成工程が完了した状態が示されている。エッチングマスク３００としては、比較的高いエッチング耐性を有するカーボン系のマスクを用いることが好ましく、例えばＡＰＦを用いることが好ましい。このように、マスク形成工程は、被加工部７０の表面Ｓ１１上にエッチングマスク３００を形成する工程となっている。マスク形成工程が完了した時点におけるエッチングマスク３００の表面のことを、以下では「表面Ｓ２０」とも表記する。
＜マスク加工工程＞マスク形成工程の後に行われるマスク加工工程では、エッチングマスク３００に貫通孔３１０と凹部３２０とが形成される。図５には、マスク加工工程が完了した状態が示されている。貫通孔３１０は、メモリホールＭＨが形成されるそれぞれの位置において貫通孔３１０を貫通するように形成される穴である。それぞれの貫通孔３１０は、エッチングマスク３００の表面Ｓ２０から、被加工部７０の表面Ｓ１１まで到達するように形成される。表面Ｓ２０に対し垂直な方向に沿って見た場合における貫通孔３１０の形状は、後に形成されるメモリホールＭＨの形状と概ね同じである。
エッチングマスク３００についても、積層部５０や被加工部７０の場合と同様に「第１領域」及び「第２領域」を定義する。すなわち、エッチングマスク３００の「第１領域」とは、エッチングマスク３００のうち貫通孔３１０が形成される部分のことであって、被加工部７０の第１領域を上方から覆っている部分のことである。エッチングマスク３００の「第２領域」とは、エッチングマスク３００のうち貫通孔３１０が形成されない部分のことであって、被加工部７０の第２領域を上方から覆っている部分のことである。
エッチングマスク３００における第１領域と第２領域との境界のことを、積層部５０の場合と同様に、以下では「境界ＢＤ」とも表記する。表面Ｓ２０に対し垂直な方向に沿って見た場合においては、エッチングマスク３００の境界ＢＤは、被加工部７０の境界ＢＤと重なった状態となる。
エッチングマスク３００の境界ＢＤは、図２を参照しながら説明したような、積層部５０の境界ＢＤと同じように定義することができる。すなわち、エッチングマスク３００の境界ＢＤは、表面Ｓ２０に対し垂直な方向に沿って見た場合において、複数の貫通孔３１０の縁に接するような直線であり、且つ、エッチングマスク３００を、複数の貫通孔３１０が形成されている部分と、貫通孔３１０が形成されていない部分とに分割するもの、として定義することができる。
マスク加工工程では、上記のようにエッチングマスク３００の第１領域に複数の貫通孔３１０が形成されるのに加えて、エッチングマスク３００の第２領域に凹部３２０が形成される。凹部３２０は、図５に示されるように、エッチングマスク３００の表面Ｓ２０の一部を被加工部７０に向かって凹状に後退させたものである。凹状に後退した部分におけるエッチングマスク３００の表面のことを、表面Ｓ２０とは区別して、以下では「表面Ｓ２１」とも表記する。このような凹部３２０を形成することの効果や、具体的な形成方法については、後に説明する。
このように、マスク加工工程は、エッチングマスク３００の一部である第１領域に、エッチングマスク３００の表面Ｓ２０から被加工部７０の表面Ｓ１１まで到達する複数の貫通孔３１０を形成し、且つ、エッチングマスク３００のうち、第１領域に隣接する第２領域に、エッチングマスク３００の表面Ｓ２０の一部を被加工部７０に向かって凹状に後退させた凹部３２０、を形成する工程となっている。
＜凹部形成工程＞マスク加工工程の後に行われる凹部形成工程では、後にメモリホールＭＨとなる凹部７１が、例えばＲＩＥ（Reactive Ion Etching）により形成される。図６には、凹部形成工程が完了した状態が示されている。凹部形成工程では、被加工部７０のうち、貫通孔３１０の直下となる位置にイオンが到達することによって被加工部７０がエッチングされ、これにより凹部７１が形成されて行く。
凹部７１は、被加工部７０の表面Ｓ１１から、半導体層２０の途中となる位置まで形成される。このように、凹部形成工程は、被加工部７０を貫通し、その下にある半導体層２０の途中まで至る凹部７１、を形成する工程となっている。凹部形成工程において、半導体層２０は、凹部７１を形成する際におけるエッチングストッパーとして機能する。
凹部形成工程においては、エッチングマスク３００も僅かにエッチングされる。このため、凹部形成工程が完了した時点におけるエッチングマスク３００の各部の厚さは、マスク加工工程が完了した時点における当初の厚さよりも薄くなっている。ただし、エッチングマスク３００の第２領域は、凹部３２０も含めて、凹部形成工程が完了した時点においても依然として被加工部７０の第２領域全体を覆っている。このため、凹部形成工程においては、被加工部７０のうち第２領域における表面Ｓ１１はエッチングされない。凹部形成工程が完了すると、エッチングマスク３００はアッシングにより除去される。
＜メモリピラー形成工程＞凹部形成工程の後に行われるメモリピラー形成工程では、凹部７１の内周面に、ブロック絶縁膜、電荷蓄積膜、トンネル絶縁膜、が順に形成され、これにより、メモリ膜１２０が形成される。その後、メモリ膜１２０の更に内側に半導体層１１０が形成され、これによりメモリピラーが形成される。図７には、メモリピラー形成工程が完了した状態が示されている。メモリ膜１２０及び半導体層１１０の形成は、いずれも、例えばＣＶＤにより行われる。
＜スリット形成工程＞メモリピラー形成工程の後に行われるスリット形成工程では、被加工部７０の第２領域に、後にスリットＳＴとなるスリット状の凹部７２が、例えばＲＩＥにより形成される。図８には、スリット形成工程が完了した状態が示されている。凹部７２の形状は、図１を参照しながら説明したスリットＳＴの形状と同じである。
図示は省略するが、スリット形成工程においても、凹部形成工程の場合と同様に被加工部７０の表面Ｓ１１にエッチングマスクが予め形成され、当該エッチングマスクの開口を介して被加工部７０の一部がエッチングされる。凹部７２は、被加工部７０の表面Ｓ１１から、半導体層２０の途中となる位置まで形成される。
＜置換工程＞スリット形成工程の後に行われる置換工程では、被加工部７０において複数形成されていた犠牲層６０が導体層４０に置き換えられる。図９には、置換工程が完了した状態が示されている。置換工程では、凹部７２を介したウェットエッチングにより全ての犠牲層６０が除去される。その後、犠牲層６０が形成されていた空間に、例えばタングステンを含む金属材料が埋め込まれ、これにより導体層４０が形成される。金属材料は、例えばＣＶＤによって埋め込まれる。犠牲層６０が導体層４０に置き換えられることにより、被加工部７０は積層部５０となる。また、被加工部７０に形成されていた凹部７１は積層部５０のメモリホールＭＨとなり、被加工部７０に形成されていた凹部７２は積層部５０のスリットＳＴとなる。
＜分離部形成工程＞置換工程の後に行われる分離部形成工程では、スリットＳＴの内周面に絶縁膜２２０が形成される。その後、絶縁膜２２０の更に内側に半導体２１０が形成され、これにより分離部２００が形成される。これにより、図１に示される半導体記憶装置１０が完成する。絶縁膜２２０及び半導体２１０の形成は、いずれも、例えばＣＶＤにより行われる。
マスク加工工程において、エッチングマスク３００の第２領域に凹部３２０を形成する理由について説明する。先ず、従来の製造方法のように、マスク加工工程において凹部３２０を形成しない場合の例を、本実施形態の比較例として説明する。図１０には、この比較例に係る製造方法において、マスク加工工程が完了した状態が示されている。比較例に係るマスク加工工程が完了した時点においては、エッチングマスク３００の第１領域には、図５の例と同様に複数の貫通孔３１０が形成されている。一方、エッチングマスク３００の第２領域には、図５の例とは異なり凹部３２０が形成されていない。
エッチングマスク３００が図１０のように加工された後においても、続く凹部形成工程を行えば、図６と同様の凹部７１を形成することができるようにも思われる。しかしながら、この場合には、それぞれの凹部７１を均等に形成することが難しくなる。図１１には、図１０の状態に続いて凹部加工工程が行われている途中の状態が模式的に示されている。図１１に示されるように、この比較例においては、境界ＢＤに最も近い位置に形成される凹部７１のエッチングレートが、他の位置に形成される凹部７１のエッチングレートよりも低くなってしまう。
その理由は以下の通りである。一般に知られているように、ＲＩＥ等による異方性エッチングが行われる際には、所謂「ローディング効果」により、加工パターンの粗密に応じてエッチングマスク３００の消費レートが場所ごとに変化してしまう。この比較例の場合には、複数の貫通孔３１０が密に形成された第１領域では、エッチングマスク３００の消費レートが比較的大きくなる一方で、貫通孔３１０が形成されていない第２領域では、エッチングマスク３００の消費レートが比較的小さくなる。
このため、図１１において点線ＤＬ１で囲まれた部分のように、境界ＢＤ及びその近傍部分においては、エッチングマスク３００の表面Ｓ２０において段差が生じてしまう。具体的には、第１領域における表面Ｓ２０の高さ位置に比べて、第２領域における表面Ｓ２０の高さ位置の方が高くなってしまう。
ＲＩＥにおいて、貫通孔３１０を通り被加工部７０へと到達するフッ化炭素イオン（ＣＦ＋）は、その全てが表面Ｓ２０に対して垂直な方向に沿って進むのではなく、同方向に対し傾斜した方向に沿って進むものも存在する。すなわち、フッ化炭素イオンが進む方向については、所定の角度分布が存在する。
このため、例えば、境界ＢＤよりも第２領域側の空間において表面Ｓ２０に向かうフッ化炭素イオンの一部は、所謂「シャドウイング効果」により、エッチングマスク３００のうち点線ＤＬ１で囲まれた段差部分に遮られてしまい、被加工部７０に到達することができなくなる。その結果、境界ＢＤに最も近い位置に形成される凹部７１のエッチングレートが、他の位置に形成される凹部７１のエッチングレートよりも低くなってしまうのである。
また、第２領域においては、広範囲におけるエッチングマスク３００がエッチングされることに伴って、エッチングマスク３００から分離した成分が一時的に浮遊する。当該成分の一部は、境界ＢＤの近傍にある貫通孔３１０の内側に入り込み、フッ化炭素イオンによる被加工部７０のエッチングを妨げてしまう。このような現象によっても、境界ＢＤに最も近い位置に形成される凹部７１のエッチングレートが低下してしまうと考えられる。
図１１の状態から、全ての凹部７１を半導体層２０まで到達するように加工しようとすると、凹部形成工程におけるＲＩＥを過剰に行う必要がある。しかしながら、ＲＩＥを過剰に行うことで全ての凹部７１を形成しようとすると、それぞれの凹部７１の内径が、少なくとも一部において大きくなり過ぎてしまう可能性がある。近年では、高集積化のために、被加工部７０における積層数を増加させる傾向があるが、被加工部７０における積層数が増加するほど、上記のような問題が顕在化し、過剰なＲＩＥによって凹部７１を形成することが難しくなる。
境界ＢＤに最も近い位置に形成される凹部７１のエッチングレートが低下してしまう現象を防止するための対策としては、例えば図１２に示される例のように、境界ＢＤに最も近い位置に形成される凹部７１の内径Ｄ２１を、他の凹部７１の内径Ｄ２０に比べて大きくすることが考えられる。具体的には、マスク加工工程において例えばＯＰＣ補正を行うことにより、境界ＢＤに最も近い位置に形成される貫通孔３１０の内径Ｄ２１を、他の貫通孔３１０の内径Ｄ２０に比べて大きく形成しておいた後に、続く凹部形成工程を行うことが考えられる。
この場合、境界ＢＤに最も近い位置に形成される凹部７１のエッチングレートが、図１１の場合よりも高くなるので、上記のようなローディング効果が生じる状況の下でも、各凹部７１のエッチングレートを均等に近づけることができる。しかしながら、近年の半導体記憶装置には小型化、高集積化が高いレベルで求められることに鑑みれば、一部の凹部７１の形状を大きくすることは好ましくない。
例えば、図１２には、後のスリット形成工程において形成される凹部７２の形状が、点線ＤＬ２で示されている。境界ＢＤに最も近い位置に形成される凹部７１の内径を大きくした場合には、当該凹部７１が、点線ＤＬ２（つまり凹部７２）に近づき過ぎることとなる。また、被加工部７０における積層数が増加するほど、凹部７１の内径を上下方向の全体に亘って均等とすることが難しくなるので、凹部７１と点線ＤＬ２との距離を小さくすることは困難となる。
従来における半導体記憶装置の製造方法においては、例えば図１２の例のように、境界ＢＤの近傍に形成される貫通孔３１０の形状を、他の貫通孔の形状とは異ならせることにより、凹部形成工程におけるエッチングレートのバラつきの問題を解決してきた。しかしながら、今後、半導体記憶装置の更なる小型化、高集積化が進むと、上記のような解決方法には限界が生じる。高集積化等に対応するためには、製造時におけるローディング効果の影響を低減し、全ての凹部７１の形状を均等な形状とすることが好ましい。
そこで、本実施形態においては先に述べたように、マスク加工工程において、エッチングマスク３００に凹部３２０を形成することとしている。
図１３には、本実施形態のマスク加工工程が完了した状態が、図５と同様に示されている。尚、図１３においては、被加工部７０のうち上方側の一部のみが図示されている。後の説明に用いる図１５～図２３においても同様である。
図１４には、図１３に示されるエッチングマスク３００を、表面Ｓ２０に対し垂直な方向に沿って見た状態が示されている。図１４のように、エッチングマスク３００の表面Ｓ２０に対し垂直な方向に沿って見た場合においては、凹部３２０のうち第１領域側の端部３２１が、第１領域と第２領域との境界ＢＤと平行となるように、凹部３２０が形成されている。「凹部３２０のうち第１領域側の端部３２１」とは、図１３に示されるように、表面Ｓ２１のうち第１領域側の端部から、上方側に向かって伸びる壁面のことである。
尚、図１３では、エッチングマスク３００のうち当該壁面の高さ、すなわち、凹部３２０の深さが「Ｈ１１」と表記されている。エッチングマスク３００のうち凹部３２０を除く部分の厚さを「Ｈ１０」とすると、エッチングマスク３００のうち凹部３２０の部分の厚さは、（Ｈ１０－Ｈ１１）ということになる。
図１４のように、エッチングマスク３００の表面Ｓ２０に対し垂直な方向に沿って見た場合において、エッチングマスク３００の第１領域と第２領域との境界ＢＤに最も近い位置に形成された貫通孔３１０のことを、以下では「第１貫通孔３１０Ａ」とも表記する。また、境界ＢＤに対し垂直な方向（つまり、図１４の左右方向）に沿って、第１貫通孔３１０Ａと隣り合う位置に形成された貫通孔３１０のことを、以下では「第２貫通孔３１０Ｂ」とも表記する。更に、同方向に沿って第２貫通孔３１０Ｂと隣り合う位置に形成され、且つ、第１貫通孔３１０Ａとは反対側となる位置に形成された貫通孔３１０のことを、以下では「第３貫通孔３１０Ｃ」とも表記する。
本実施形態のマスク加工工程においては、第１貫通孔３１０Ａの縁から第２貫通孔３１０Ｂの縁までの最短距離と、第２貫通孔３１０Ｂの縁から第３貫通孔３１０Ｃの縁までの最短距離と、が互いに等しくなるように、それぞれの貫通孔３１０が形成される。図１３、１４では、これらの最短距離が「Ｌ３０」と表記されている。本実施形態のマスク加工工程においては、上記の第１貫通孔３１０Ａ、第２貫通孔３１０Ｂ、及び第３貫通孔３１０Ｃのみならず、境界ＢＤに対し垂直な方向に沿って互いに隣り合う貫通孔３１０間の距離が、いずれも等しくＬ３０となるように、それぞれの貫通孔３１０が形成される。
また、本実施形態のマスク加工工程においては、第１貫通孔３１０Ａの縁から第２貫通孔３１０Ｂの縁までの最短距離と、第１貫通孔３１０Ａの縁から凹部３２０までの最短距離と、が互いに等しくなるように、それぞれの貫通孔３１０及び凹部３２０が形成される。つまり、本実施形態のマスク加工工程では、第１貫通孔３１０Ａの縁から凹部３２０までの最短距離がＬ３０となるように、凹部３２０が形成される。
更に、本実施形態のマスク加工工程においては、エッチングマスク３００の表面Ｓ２０に対し垂直な方向に沿って見た場合において、第１貫通孔３１０Ａと、第２貫通孔３１０Ｂの形状とが互いに同一となるように、それぞれの貫通孔３１０が形成される。図１３、１４では、それぞれの貫通孔３１０の内径が「Ｄ３０」と表記されている。本実施形態のマスク加工工程においては、上記の第１貫通孔３１０Ａ及び第２貫通孔３１０Ｂのみならず、全ての貫通孔３１０の内径が、いずれも等しくＤ３０となるように、それぞれの貫通孔３１０が形成される。
尚、第１貫通孔３１０Ａの内径と、第２貫通孔３１０Ｂの内径とは、完全に同一でなくてもよい。少なくとも、第１貫通孔３１０Ａの幅と、第２貫通孔３１０Ｂの幅とが、同一の高さ位置において互いに同一となっていればよい。尚、上記における「幅」とは、例えば、境界ＢＤに対し垂直な方向（図１３における左右方向）に沿った、第１貫通孔３１０Ａや第２貫通孔３１０Ｂの内径寸法のことである。
図１３において、境界ＢＤに最も近い位置に形成された第１貫通孔３１０Ａに着目すると、第１貫通孔３１０Ａの左側には、幅がＬ３０であり且つ高さがＨ１０のエッチングマスク３００が存在している。また、第１貫通孔３１０Ａの右側には、幅がＬ３０であり且つ高さがＨ１０のエッチングマスク３００が存在している。
次に、同図において第１貫通孔３１０Ａの隣にある第２貫通孔３１０Ｂに着目すると、第２貫通孔３１０Ｂの左側には、幅がＬ３０であり且つ高さがＨ１０のエッチングマスク３００が存在している。また、第２貫通孔３１０Ｂの右側には、幅がＬ３０であり且つ高さがＨ１０のエッチングマスク３００が存在している。
つまり、第１貫通孔３１０Ａの周囲に存在しているエッチングマスク３００の形状と、第２貫通孔３１０Ｂの周囲に存在しているエッチングマスク３００の形状とを対比すると、両者は互いに一致している。第１貫通孔３１０Ａ及び第２貫通孔３１０Ｂは、それぞれの周囲に配置されたエッチングマスク３００の形状において互いに一致しているので、ローディング効果の生じやすさにおいても互いに一致することとなる。
従って、マスク加工工程において、以上に説明したような形状となるようにエッチングマスク３００を加工しておけば、続く凹部形成工程においては、ローディング効果の影響が低減される。つまり、第１貫通孔３１０Ａと凹部３２０との間の部分を含む全体において、エッチングマスク３００の消費レートが均一化される。その結果、図１１において点線ＤＬ１で囲まれた部分のような段差は生じなくなり、全ての凹部７１を同程度のエッチングレートで均等に加工することが可能となる。エッチングマスク３００に形成される全ての貫通孔３１０の内径を、本実施形態のように一律にＤ３０とすれば、凹部形成工程において形成される凹部７１の内径を、全ての凹部７１について互いに同一の寸法とすることができる。
尚、凹部形成工程においては、凹部３２０の表面Ｓ２１もエッチングされるので、表面Ｓ２１から分離した成分が一時的に浮遊し、第１貫通孔３１０Ａの下にある被加工部７０のエッチングに影響を及ぼすことも考えられる。しかしながら、Ｓ２１から分離した成分は、凹部３２０のうち第１領域側の端部３２１によって遮られるので、当該成分の影響は無視できる程度に抑制することが可能となる。本発明者らが行った実験によれば、凹部３２０の深さであるＨ１１を概ね５００ｎｍ程度とすれば、凹部７１のエッチングレートを均等化できることが確認されている。当該寸法は、被加工部７０における絶縁層３０及び犠牲層６０の積層数、エッチングマスク３００の材質、及びエッチング条件等に応じて、適切な寸法となるように調整すればよい。
以下では、エッチングマスク３００を図１３、１４に示される形状に加工するための、マスク加工工程の詳細について説明する。尚、以下に説明するのは、マスク加工工程の一例に過ぎない。マスク加工工程では、以下の説明する方法とは異なる方法で、エッチングマスク３００の加工が行われてもよい。
＜反射防止膜形成工程＞マスク形成工程が行われ、図４のように均等な厚さのエッチングマスク３００が形成された後は、反射防止膜形成工程が行われる。反射防止膜形成工程では、エッチングマスク３００の表面Ｓ２０を覆うように反射防止膜４１０が形成される。反射防止膜４１０は、例えば酸化シリコンを含む材料により形成された反射防止膜である。反射防止膜４１０は、例えばＣＶＤにより形成される。図１５には、反射防止膜形成工程が完了した状態が示されている。
＜第１レジスト形成工程＞反射防止膜形成工程の後に行われる第１レジスト形成工程では、反射防止膜４１０の表面を覆うようにレジスト膜４２０が形成される。その後、レジスト膜４２０に露光及びエッチングを行うことで、レジスト膜４２０のうち凹部３２０に対応する部分が除去される。図１６には、第１レジスト形成工程が完了した状態が示されている。
上記のエッチングにより、レジスト膜４２０に形成される開口のことを、以下では「開口４２１」とも表記する。エッチングマスク３００のうち、開口４２１の直下にある部分が、後のマスク加工工程において加工され凹部３２０となる。
＜マスク凹部形成工程＞第１レジスト形成工程の後に行われるマスク凹部形成工程では、エッチングマスク３００及び反射防止膜４１０に対する異方性エッチングが行われる。これにより、開口４２１の直下の部分がエッチングされ、エッチングマスク３００に凹部３２０が形成される。凹部３２０が形成された後は、レジスト膜４２０はアッシングにより除去される。図１７には、マスク凹部形成工程が完了した状態が示されている。
＜積み増し工程＞マスク凹部形成工程の後に行われる積み増し工程では、図１７の状態において上方側に露出している表面の全体に対し、例えばＣＶＤにより反射防止膜４１０が形成される。これにより、予め反射防止膜４１０が形成されていた部分においては、当該反射防止膜４１０が積み増されて厚くなる。また、予め反射防止膜４１０が形成されていなかった部分、すなわち、図１７において露出していた凹部３２０の表面Ｓ２１や端部３２１は、新たに形成された反射防止膜４１０によって覆われた状態となる。図１８には、積み増し工程が完了した状態が示されている。
＜塗布膜形成工程＞積み増し工程の後に行われる塗布膜形成工程では、図１８の状態において上方側に露出している表面の全体に対し、塗布膜が形成される。本実施形態では、塗布膜として、ＳＯＣ（Spin on Carbon）膜４３０、及びＳＯＧ（Spin on Glass）膜４４０が順に形成される。図１９には、塗布膜形成工程が完了した状態が示されている。
ＳＯＣ膜４３０はカーボン系の塗布型ハードマスクであり、ＳＯＧ膜４４０はシリコン系の塗布型ハードマスクである。最も上方側に形成されたＳＯＧ膜４４０の表面は、凹部３２０を覆っている部分も含めて、全体が平坦な面となる。
＜第２レジスト形成工程＞塗布膜形成工程の後に行われる第２レジスト形成工程では、ＳＯＧ膜４４０の表面を覆うようにレジスト膜４５０が形成される。その後、レジスト膜４５０に露光及びエッチングを行うことで、レジスト膜４５０のうち貫通孔３１０に対応する部分のそれぞれが除去される。図２０には、第１レジスト形成工程が完了した状態が示されている。尚、「レジスト膜４５０のうち貫通孔３１０に対応する部分」とは、後のマスク加工工程において、エッチングマスク３００に貫通孔３１０が形成される部分の直上を覆っている部分である。上記のエッチングにより、レジスト膜４５０に形成される開口のことを、以下では「開口４５１」とも表記する。
＜塗布膜加工工程＞第２レジスト形成工程の後に行われる塗布膜加工工程では、塗布膜であるＳＯＣ膜４３０及びＳＯＧ膜４４０に対する異方性エッチングが行われる。これにより、ＳＯＧ膜４４０のうち開口４５１の直下で露出している部分がエッチングされ、貫通孔４４１が形成される。また、ＳＯＣ膜４３０のうち開口４５１の直下の部分もエッチングされ、貫通孔４３１が形成される。図２１には、塗布膜加工工程が完了した状態が示されている。
尚、レジスト膜４５０の材料としては、ＳＯＣ膜４３０と同様のカーボン系の材料が用いられる。このため、塗布膜加工工程においては、ＳＯＣ膜４３０と共に表面のレジスト膜４５０もエッチングされる。塗布膜加工工程が完了した時点では、図２１に示されるように、レジスト膜４５０は完全に除去された状態となる。
＜反射防止膜加工工程＞塗布膜加工工程の後に行われる反射防止膜加工工程では、反射防止膜４１０に対する異方性エッチングが行われる。これにより、反射防止膜４１０のうち貫通孔４３１の直下で露出している部分がエッチングされ、貫通孔４１１が形成される。図２２には、反射防止膜加工工程が完了した状態が示されている。
尚、ＳＯＧ膜４４０の材料としてはシリコン系の材料が用いられているので、反射防止膜加工工程においては、反射防止膜４１０と共に表面のＳＯＧ膜４４０もエッチングされる。反射防止膜加工工程が完了した時点では、図２２に示されるように、ＳＯＧ膜４４０は完全に除去された状態となる。
＜マスク貫通孔加工工程＞反射防止膜加工工程の後に行われるマスク貫通孔加工工程では、エッチングマスク３００に対する異方性エッチングが行われる。これにより、エッチングマスク３００のうち貫通孔４１１の直下で露出している部分がエッチングされ、貫通孔３１０が形成される。図２３には、マスク貫通孔加工工程が完了した状態が示されている。
尚、ＳＯＣ膜４３０の材料としては、エッチングマスク３００と同様のカーボン系の材料が用いられている。このため、マスク貫通孔加工工程においては、エッチングマスク３００と共に表面のＳＯＣ膜４３０もエッチングされる。マスク貫通孔加工工程が完了した時点では、図２３に示されるように、ＳＯＣ膜４３０は完全に除去された状態となる。ただし、ＳＯＣ膜４３０が完全に除去されても、エッチングマスク３００のうち凹部３２０の表面Ｓ２１は、その全体が反射防止膜４１０により覆われ保護されている。このため、マスク貫通孔加工工程の実行中において、表面Ｓ２１がエッチングされてしまうことは無い。
マスク貫通孔加工工程が完了した後は、反射防止膜４１０の全体がエッチバックにより除去される。これにより、マスク加工工程の全体が完了し、エッチングマスク３００は図５に示される状態となる。
以上のように、本実施形態のマスク加工工程では、これまでに説明した反射防止膜形成工程、第１レジスト形成工程、マスク凹部形成工程、積み増し工程、塗布膜形成工程、第２レジスト形成工程、塗布膜加工工程、反射防止膜加工工程、及びマスク貫通孔加工工程を順に経ることにより、エッチングマスク３００に貫通孔３１０と凹部３２０とがそれぞれ形成される。本実施形態のマスク加工工程では、先に凹部３２０が形成され、その後に貫通孔３１０が形成されるのであるが、凹部３２０及び貫通孔３１０が形成される順序は、これとは異なっていてもよい。
本実施形態では、以上のようなマスク加工工程によってエッチングマスク３００に凹部３２０が形成される。これにより、先に述べたようにローディング効果の影響を抑制することができ、凹部形成工程においては、複数の凹部７１を概ね均等なエッチングレートで加工することができる。
図１４を参照しながら先に説明したように、本実施形態のマスク加工工程では、エッチングマスク３００の表面Ｓ２０に対し垂直な方向に沿って見た場合において、凹部３２０のうち第１領域側の端部３２１が、第１領域と第２領域との境界ＢＤと平行となるように、凹部３２０が形成される。これにより、ローディング効果の影響を受けやすい第１貫通孔３１０Ａの全てにおいて、凹部３２０までの距離（図１４の例ではＬ３０）が等しくなる。その結果、それぞれの第１貫通孔３１０Ａを含む全ての貫通孔３１０のエッチングレートをより均等に近づけることができる。
また、図１４を参照しながら先に説明したように、本実施形態のマスク加工工程では、第１貫通孔３１０Ａの縁から第２貫通孔３１０Ｂの縁までの最短距離と、第１貫通孔３１０Ａの縁からから凹部３２０までの最短距離と、が互いに等しくなるように、それぞれの貫通孔３１０及び凹部３２０が形成される。このような構成により、第１貫通孔３１０Ａの周囲に存在しているエッチングマスク３００の形状と、第２貫通孔３１０Ｂの周囲に存在しているエッチングマスク３００の形状と、が互いに一致することとなるので、全ての貫通孔３１０のエッチングレートをより均等に近づけることができる。
本実施形態に係る製造方法によれば、凹部形成工程におけるローディング効果の影響が抑制されるので、第１貫通孔３１０Ａの形状を、他の貫通孔３１０の形状と異ならせる必要が無い。従って、図１３、１４を参照しながら説明したように、マスク加工工程では、第１貫通孔３１０Ａの形状と、第２貫通孔３１０Ｂの形状とが互いに同一となるように、それぞれの貫通孔３１０を形成することが可能となる。また、エッチングマスク３００の表面Ｓ２０に対し垂直な方向に沿って見た場合において、第１貫通孔３１０Ａの縁から第２貫通孔３１０Ｂの縁までの最短距離と、第２貫通孔３１０Ｂの縁から第３貫通孔３１０Ｃの縁までの最短距離と、が互いに等しくなるように、それぞれの貫通孔３１０を形成することも可能となる。
図２を再び参照しながら、以上のような製造工程を経て製造される半導体記憶装置１０の構成について説明する。図２のように、積層部５０の表面Ｓ１０に対し垂直な方向に沿って見た場合において、積層部５０の第１領域と第２領域との境界ＢＤに最も近い位置に形成されたメモリピラー１００のことを、以下では「第１メモリピラー１００Ａ」とも表記する。また、境界ＢＤに対し垂直な方向に沿って、第１メモリピラー１００Ａと隣り合う位置に形成されたメモリピラー１００のことを、以下では「第２メモリピラー１００Ｂ」とも表記する。更に、同方向に沿って第２メモリピラー１００Ｂと隣り合う位置に形成され、且つ、第１メモリピラー１００Ａとは反対側となる位置に形成されたメモリピラー１００のことを、以下では「第３メモリピラー１００Ｃ」とも表記する。
本実施形態では、マスク加工工程において、それぞれの貫通孔３１０が互いに等しい形状となるように形成され、その結果として、メモリピラー１００を配置するためのそれぞれのメモリホールＭＨも互いに等しい形状となるように形成される。
このため、半導体記憶装置１０においては、図２に示されるように、積層部５０の表面Ｓ１０における第１メモリピラー１００Ａの形状と、当該表面Ｓ１０における第２メモリピラー１００Ｂの形状とが互いに同一となっている。図２では、表面Ｓ１０におけるそれぞれのメモリピラー１００の直径が「Ｄ１０」と表記されている。半導体記憶装置１０では、上記の第１メモリピラー１００Ａ及び第２メモリピラー１００Ｂのみならず、全てのメモリピラー１００の直径が、表面Ｓ１０においてはいずれも等しくＤ１０となっている。このＤ１０は、エッチングマスク３００に形成された貫通孔３１０の内径であるＤ３０（図１４を参照）と概ね等しい寸法である。
尚、表面Ｓ１０における第１メモリピラー１００Ａの形状と、当該表面Ｓ１０における第２メモリピラー１００Ｂの形状とは、完全に同一でなくてもよい。少なくとも、第１メモリピラー１００Ａの幅と、第２メモリピラー１００Ｂの幅とが、表面Ｓ１０において互いに同一となっていればよい。尚、上記における「幅」とは、例えば、境界ＢＤに対し垂直な方向（図２における左右方向）に沿った、第１メモリピラー１００Ａや第２メモリピラー１００Ｂの外径寸法のことである。
本実施形態では、マスク加工工程において、境界ＢＤに垂直な方向に沿って互いに隣り合う貫通孔３１０間の距離が、互いに等しくなるように、それぞれの貫通孔３１０が形成される。その結果として、メモリピラー１００を配置するためのそれぞれのメモリホールＭＨ間の距離も、互いに等しい距離となる。
このため、半導体記憶装置１０においては、図２に示されるように、表面Ｓ１０においては、第１メモリピラー１００Ａの縁から第２メモリピラー１００Ｂの縁までの最短距離と、第２メモリピラー１００Ｂの縁から第３メモリピラー１００Ｃの縁までの最短距離と、が互いに等しくなっている。
図２では、それぞれのメモリピラー１００間の距離が「Ｌ１０」と表記されている。半導体記憶装置１０では、上記の第１メモリピラー１００Ａと第２メモリピラー１００Ｂとの間の距離や、第２メモリピラー１００Ｂと第３メモリピラー１００Ｃとの間の距離のみならず、境界ＢＤに垂直な方向に沿って互いに隣り合う貫通孔３１０間の距離の全てが、いずれも等しくＬ１０となっている。このＬ１０は、エッチングマスク３００において互いに隣り合うように形成された貫通孔３１０間の距離であるＬ３０（図１４を参照）と概ね等しい寸法である。
以上のように、本実施形態に係る半導体記憶装置１０では、境界ＢＤに最も近い位置に形成された第１メモリピラー１００Ａを含む全てのメモリピラー１００が、同一形状となっており且つ等間隔に並ぶように配置されている。このため、ローディング効果の影響を考慮して、一部のメモリピラー１００の形状や配置を他と異ならせていた従来の構成に比べて、半導体記憶装置１０の大型化を抑制することが可能となっている。
以上、具体例を参照しつつ本実施形態について説明した。しかし、本開示はこれらの具体例に限定されるものではない。これら具体例に、当業者が適宜設計変更を加えたものも、本開示の特徴を備えている限り、本開示の範囲に包含される。前述した各具体例が備える各要素およびその配置、条件、形状などは、例示したものに限定されるわけではなく適宜変更することができる。前述した各具体例が備える各要素は、技術的な矛盾が生じない限り、適宜組み合わせを変えることができる。
１０：半導体記憶装置、３０：絶縁層、４０：導体層、５０：積層部、６０：犠牲層、７０：被加工部、７１：凹部、１００：メモリピラー、Ｓ１０：表面、Ｓ１１：表面、Ｓ２０：表面、Ｓ２１：表面、ＢＤ：境界。

Claims (7)

  1. 絶縁層と導体層とが交互に積層されている積層部と、
    前記積層部を貫通している複数のメモリピラーと、を備え、
    前記積層部の表面に対し垂直な方向に沿って見た場合において、
    前記積層部は、複数の前記メモリピラーが設けられている部分である第１領域と、前記第１領域に隣接する部分であって、前記メモリピラーが設けられていない部分である第２領域と、を有しており、
    前記第１領域と前記第２領域との境界に最も近い位置に形成された前記メモリピラーを第１メモリピラーとし、
    前記境界に対し垂直な方向に沿って、前記第１メモリピラーと隣り合う位置に形成された前記メモリピラーを第２メモリピラーとしたときに、
    前記積層部の表面における前記第１メモリピラーの幅と、当該表面における前記第２メモリピラーの幅とが互いに同一となっている半導体記憶装置。
  2. 前記積層部の表面に対し垂直な方向に沿って見た場合において、
    前記境界に対し垂直な方向に沿って、前記第２メモリピラーと隣り合う位置に形成されており、且つ、前記第１メモリピラーとは反対側となる位置に形成された前記メモリピラーを第３メモリピラーとしたときに、
    前記積層部の表面においては、
    前記第１メモリピラーの縁から前記第２メモリピラーの縁までの最短距離と、前記第２メモリピラーの縁から前記第３メモリピラーの縁までの最短距離と、が互いに等しい、請求項１に記載の半導体記憶装置。
  3. 絶縁層と犠牲層とを交互に積層することにより被加工部を形成する工程と、
    前記被加工部の表面上にエッチングマスクを形成する工程と、
    前記エッチングマスクの一部である第１領域には、前記エッチングマスクの表面から前記被加工部の表面まで到達する複数の貫通孔を形成し、且つ、
    前記エッチングマスクのうち、前記第１領域に隣接する第２領域には、前記エッチングマスクの表面の一部を前記被加工部に向かって凹状に後退させた凹部、を形成する工程と、を備える半導体記憶装置の製造方法。
  4. 前記エッチングマスクの表面に対し垂直な方向に沿って見た場合において、
    前記凹部のうち前記第１領域側の端部が、前記第１領域と前記第２領域との境界と平行となるように、前記凹部を形成する、請求項３に記載の半導体記憶装置の製造方法。
  5. 前記エッチングマスクの表面に対し垂直な方向に沿って見た場合において、
    前記第１領域と前記第２領域との境界に最も近い位置に形成された前記貫通孔を第１貫通孔とし、
    前記境界に対し垂直な方向に沿って、前記第１貫通孔と隣り合う位置に形成された前記貫通孔を第２貫通孔としたときに、
    前記第１貫通孔の幅と、前記第２貫通孔の幅とが、同一の高さ位置において互いに同一となるように、それぞれの前記貫通孔を形成する、請求項４に記載の半導体記憶装置の製造方法。
  6. 前記エッチングマスクの表面に対し垂直な方向に沿って見た場合において、
    前記境界に対し垂直な方向に沿って、前記第２貫通孔と隣り合う位置に形成され、且つ、前記第１貫通孔とは反対側となる位置に形成された前記貫通孔を第３貫通孔としたときに、
    前記第１貫通孔の縁から前記第２貫通孔の縁までの最短距離と、前記第２貫通孔の縁から前記第３貫通孔の縁までの最短距離と、が互いに等しくなるように、それぞれの前記貫通孔を形成する、請求項５に記載の半導体記憶装置の製造方法。
  7. 前記第１貫通孔の縁から前記第２貫通孔の縁までの最短距離と、前記第１貫通孔の縁からから前記凹部までの最短距離と、が互いに等しくなるように、それぞれの前記貫通孔及び前記凹部を形成する、請求項５に記載の半導体記憶装置の製造方法。
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