TWI767527B - 半導體記憶裝置之製造方法 - Google Patents

Abstract

實施方式提供一種能夠降低製造時之負載效應之影響之半導體記憶裝置及其製造方法。

實施方式之半導體記憶裝置10之製造方法包括如下步驟：藉由將絕緣層30與犧牲層60交替地積層而形成被加工部70；於被加工部70之表面S11上形成蝕刻遮罩300；於作為蝕刻遮罩300之一部分之第1區域，形成自蝕刻遮罩300之表面S20到達被加工部70之表面S11之複數個貫通孔310，且於蝕刻遮罩300中與第1區域鄰接之第2區域，形成使蝕刻遮罩300之表面S20之一部分朝向被加工部70呈凹狀後退而成之凹部320。

Description

半導體記憶裝置之製造方法

揭示之實施方式係關於一種半導體記憶裝置及其製造方法。

例如於NAND(Not AND，反及)型快閃記憶體之類之半導體記憶裝置中，係以貫通複數個絕緣層與導體層交替地積層而成之積層部之方式設置柱狀記憶體柱。於各記憶體柱，沿著其長度方向形成複數個用以記憶資訊之記憶胞。

製造如上所述之構成之半導體記憶裝置時，必須對成為積層部之部分進行蝕刻，形成用以配置記憶體柱之複數個凹部即記憶體孔。此時，受所謂「負載效應」之影響，有一種趨勢，於形成有複數個凹部之區域中，與其他凹部相比，形成於端部之凹部處蝕刻速率降低。

例如，若藉由對蝕刻時使用之遮罩進行OPC(Optical Proximity Correction，光學鄰近修正)修正等，使形成於端部之凹部之內徑較其他凹部之內徑大，則能夠使所有凹部之蝕刻速率接近於均等。然而，由於近年來對半導體記憶裝置高度要求小型化、高積體化，故增大一部分凹部之形狀之方式欠佳。

本發明所欲解決之問題在於提供一種能夠降低製造時之負載效應之影響之半導體記憶裝置及其製造方法。

實施方式之半導體記憶裝置具備：積層部，其由絕緣層與導體層交替地積層而成；及複數個記憶體柱，其等貫通上述積層部。於沿著相對於上述積層部之表面垂直之方向觀察之情形時，上述積層部具有設置有複數個上述記憶體柱之部分即第1區域、及與上述第1區域鄰接且未設置上述記憶體柱之部分即第2區域。將最靠近上述第1區域與上述第2區域之邊界之位置上所形成之上述記憶體柱設為第1記憶體柱，將沿著相對於上述邊界垂直之方向與上述第1記憶體柱相鄰之位置上所形成之上述記憶體柱設為第2記憶體柱時，上述積層部之表面中之上述第1記憶體柱之寬度與該表面中之上述第2記憶體柱之寬度彼此相同。

又，本發明之半導體記憶裝置之製造方法包括如下步驟：藉由將絕緣層與犧牲層交替地積層而形成被加工部；於上述被加工部之表面上形成蝕刻遮罩；於作為上述蝕刻遮罩之一部分之第1區域，形成自上述蝕刻遮罩之表面到達上述被加工部之表面之複數個貫通孔，且於上述蝕刻遮罩中與上述第1區域鄰接之第2區域，形成使上述蝕刻遮罩之表面之一部分朝向上述被加工部呈凹狀後退而成之凹部。

10:半導體記憶裝置

20:半導體層

30:絕緣層

40:導體層

50:積層部

60:犧牲層

70:被加工部

71:凹部

72:凹部

100:記憶體柱

100A:第1記憶體柱

100B:第2記憶體柱

100C:第3記憶體柱

110:半導體層

120:記憶膜

200:分離部

210:半導體

220:絕緣膜

300:蝕刻遮罩

310:貫通孔

310A:第1貫通孔

310B:第2貫通孔

310C:第3貫通孔

320:凹部

321:端部

410:抗反射膜

411:貫通孔

420:抗蝕膜

421:開口

430:SOC膜

431:貫通孔

440:SOG膜

441:貫通孔

450:抗蝕膜

451:開口

BD:邊界

D10:直徑

D20:內徑

D21:內徑

D30:內徑

DL1:虛線

DL2:虛線

H10:厚度

H11:深度

L10:距離

L30:最短距離

MH:記憶體孔

S10:表面

S11:表面

S20:表面

S21:表面

ST:狹縫

圖1係表示實施方式之半導體記憶裝置之構成之剖視圖。

圖2係表示圖1所示之半導體記憶裝置之構成之俯視圖。

圖3係表示圖1所示之半導體記憶裝置之製造方法之剖視圖。

圖4係表示圖1所示之半導體記憶裝置之製造方法之剖視圖。

圖5係表示圖1所示之半導體記憶裝置之製造方法之剖視圖。

圖6係表示圖1所示之半導體記憶裝置之製造方法之剖視圖。

圖7係表示圖1所示之半導體記憶裝置之製造方法之剖視圖。

圖8係表示圖1所示之半導體記憶裝置之製造方法之剖視圖。

圖9係表示圖1所示之半導體記憶裝置之製造方法之剖視圖。

圖10係用以對先前之製造方法中之問題進行說明之圖。

圖11係用以對先前之製造方法中之問題進行說明之圖。

圖12係用以對先前之製造方法中之問題進行說明之圖。

圖13係表示圖1所示之半導體記憶裝置之製造方法之剖視圖。

圖14係表示圖1所示之半導體記憶裝置之製造方法之俯視圖。

圖15係表示圖1所示之半導體記憶裝置之製造方法之剖視圖。

圖16係表示圖1所示之半導體記憶裝置之製造方法之剖視圖。

圖17係表示圖1所示之半導體記憶裝置之製造方法之剖視圖。

圖18係表示圖1所示之半導體記憶裝置之製造方法之剖視圖。

圖19係表示圖1所示之半導體記憶裝置之製造方法之剖視圖。

圖20係表示圖1所示之半導體記憶裝置之製造方法之剖視圖。

圖21係表示圖1所示之半導體記憶裝置之製造方法之剖視圖。

圖22係表示圖1所示之半導體記憶裝置之製造方法之剖視圖。

圖23係表示圖1所示之半導體記憶裝置之製造方法之剖視圖。

以下，參照隨附圖式對本實施方式進行說明。為了使說明容易理解，於各圖式中對相同之構成要素儘可能標註相同符號，並省略重複說明。

本實施方式之半導體記憶裝置10係構成為NAND型快閃記憶體之非揮發性記憶裝置。於半導體記憶裝置10中，三維地排列有複數個記憶胞。參照圖1，對半導體記憶裝置10之構成進行說明。

半導體記憶裝置10具備半導體層20、積層部50及複數個記憶體柱100。

半導體層20係作為與各記憶體柱100之下端連接之所謂「源極線」發揮功能之層。半導體層20例如係一部分中摻雜有雜質之矽基板。半導體層20亦可為以自上表面覆蓋矽基板之方式形成之包含非晶矽之層。於該情形時，亦可於矽基板與半導體層20之間形成用以實現對半導體記憶裝置10讀寫資料之周邊電路。

積層部50係以自上方側覆蓋半導體層20之方式形成之覆膜。再者，此處言及之「上方」係指如圖1般觀察半導體記憶裝置10時之「上方」。於以下說明中，有時亦同樣使用「上方」或「下方」等用語，於上述情形時，均用作表示如圖1般觀察半導體記憶裝置10時之方向之用語。

於積層部50中，以沿著相對於半導體層20之上表面垂直之方向排列之方式交替地積層有複數個絕緣層30與導體層40。絕緣層30係用以將各導體層40之間電性絕緣之層。絕緣層30例如由包含氧化矽之材料形成。如下文中說明般，導體層40係連接於沿著記憶體柱100形成之各電晶體之閘極，用以對該閘極施加電壓之層。導體層40作為所謂「字元線」發揮功能。導體層40例如由包含鎢之材料形成。

記憶體柱100係形成為大致圓柱形狀之棒狀構件。記憶體柱100以其長度方向沿著複數個絕緣層30及導體層40之積層方向之方式配置。記憶體柱100自積層部50之上端朝向下方延伸至成為半導體層20之中途之位置。即，記憶體柱100沿上下方向貫通包括絕緣層30及導體層40之積層部50之整體，且其下端連接於作為基底層之半導體層20。於半導體記憶裝置10中，記憶體柱100設置有複數個。

各記憶體柱100設置於形成於積層部50之記憶體孔MH之內側。記憶體孔MH以沿著積層方向、即沿著圖1之上下方向貫通絕緣層30及導體層40之整體之方式形成。

各記憶體柱100具有半導體層110與記憶膜120。半導體層110係佔據記憶體柱100之大部分之部分，例如由包含非晶矽之材料形成。亦可於記憶體柱100之內側形成例如包含絕緣性材料之其他層。

記憶膜120係覆蓋半導體層110之整個側面之膜。記憶膜120藉由將複數個膜積層而形成，但於圖1中，將該等膜整體描繪成單一之記憶膜120。構成記憶膜120之複數個膜中，自其內側起依序包含隧道絕緣膜、電荷儲存膜、阻擋絕緣膜。在形成於最外側之阻擋絕緣膜連接有所積層之各導體層40。

記憶體柱100中，連接有各導體層40之部分之內側作為電晶體發揮功能。即，於半導體記憶裝置10中，處於沿著各記憶體柱100之長度方向串聯連接有複數個電晶體之狀態。各導體層40作為各電晶體之閘極發揮功能。位於電晶體之內側之半導體層110作為該電晶體之通道發揮功能。

沿著記憶體柱100之長度方向如上述般串聯地排列之各電晶體作為用以記憶資料之記憶胞發揮功能。又，形成於串聯地排列之複數個記憶胞之兩端部之電晶體作為用以控制流經各記憶胞之通道之電流之選擇電晶體發揮功能。

於記憶膜120具有之電荷儲存膜中，藉由對導體層40施加電壓而儲存電荷。電荷儲存層中儲存之電荷量對應於保持於記憶胞之資料。記憶胞可為例如使用氮化矽膜等作為電荷儲存層之電荷捕捉型，亦可為例如使用矽膜等作為電荷儲存層之浮閘型。

於記憶體柱100之下方側之端部，記憶膜120被去除，半導體層110之下端連接於半導體層20。藉此，作為源極線發揮功能之半導體層20與各 電晶體之通道電性連接。半導體層110之上端經由未圖示之接點連接於位元線。

再者，作為用以實現對各記憶胞讀寫資料等之周邊電路之構成或其具體動作，可採用已經廣為人知之各種形態。因此，省略更具體之說明。

圖2係自上表面觀察圖1所示之半導體記憶裝置10而描繪之圖。以下，亦將積層部50中最上方側之表面記載為「表面S10」。可認為圖2係沿著相對於表面S10垂直之方向觀察半導體記憶裝置10之積層部50時之圖。於如此觀察之情形時，積層部50具有設置有複數個記憶體柱100之部分即第1區域、及與第1區域鄰接之部分且未設置記憶體柱100之第2區域。

圖2中標註有符號「BD」之單點鏈線表示第1區域與第2區域之邊界。以下，亦將該邊界記載為「邊界BD」。此種邊界BD例如於如圖2般沿著相對於表面S10垂直之方向觀察之情形時，係如與複數個記憶體柱100之外周相切之直線，且可定義為將積層部50分割成配置有複數個記憶體柱100之部分與未配置記憶體柱100之部分者。

再者，圖1及圖2並未表示整個半導體記憶裝置10，而僅表示半導體記憶裝置10之一部分。例如，於圖2中所描繪之第2區域之更右側之位置，亦可設置與左側同樣之第1區域。又，於圖2中所描繪之第1區域之更左側之位置，亦可設置與右側同樣之第2區域。

於第2區域設置有分離部200。分離部200將複數個記憶體柱100及積層部50以稱為「區塊」之組或稱為「指狀部」之組為單位分割。分離部200以沿著圖1之紙面深度方向延伸之方式設置。與記憶體柱100同樣地，分離部200貫通積層部50。

分離部200設置於形成於積層部50之狹縫ST之內側。狹縫ST與記憶體孔MH同樣地，以沿著積層方向貫通絕緣層30及導體層40之整體之方式形成。

分離部200具有半導體210與絕緣膜220。半導體210係佔據分離部200之大部分之部分，例如由包含非晶矽之材料形成。亦可於分離部200之內側形成例如包含導電性材料之其他層。絕緣膜220係覆蓋半導體210之整個側面之膜。絕緣膜220例如由包含氧化矽之材料形成。

於分離部200之下方側之端部，絕緣膜220被去除，半導體210之下端連接於半導體層20。藉此，作為源極線發揮功能之半導體層20與半導體210電性連接。半導體210之上端經由未圖示之接點連接於形成於半導體記憶裝置10之上方側部分之未圖示之配線層。如此，分離部200除了具有將複數個記憶體柱100及積層部50分割之功能以外，亦具有將半導體層20與上述配線層電性連接之功能。

以下，對本實施方式之半導體記憶裝置10之製造方法進行說明。

<積層步驟>於積層步驟中，以覆蓋半導體層20之上表面之方式交替地形成複數個絕緣層30及犧牲層60。於圖3中表示積層步驟已完成之狀態。如下文中說明般，所積層之絕緣層30及犧牲層60之整體係供實施用以形成記憶體孔MH等之加工之部分。因此，以下，亦將積層步驟中積層之絕緣層30及犧牲層60之整體記載為「被加工部70」。

被加工部70係經過之後之替換步驟，最終成為上文敍述之積層部50之部分。以下，將被加工部70中之後成為積層部50之第1區域之部分記載為「被加工部70之第1區域」。同樣地，以下，將被加工部70中之後成為積層部50之第2區域之部分記載為「被加工部70之第2區域」。進而，與積層部50之情形同樣地，以下，將被加工部70中之第1區域與第2區域之邊界記載為「邊界BD」。

犧牲層60係於之後之替換步驟中被替換成導體層40之層，例如由包含氮化矽之材料形成。於積層步驟中，包括絕緣層30及犧牲層60之被加工部70例如藉由CVD(Chemical Vapor Deposition，化學氣相沈積)形成。如此，積層步驟成為藉由將絕緣層30與犧牲層60交替地積層而形成被加工部70之步驟。

以下，亦將積層步驟已完成之時間點之被加工部70之表面記載為「表面S11」。表面S11係最終成為積層部50之表面S10之面。

<遮罩形成步驟>於積層步驟之後進行之遮罩形成步驟中，以覆蓋 被加工部70之表面S11上之方式形成蝕刻遮罩300。於圖4中表示遮罩形成步驟已完成之狀態。作為蝕刻遮罩300，較佳為使用具有相對較高之耐蝕刻性之碳系遮罩，例如較佳為使用APF(Advanced Patterning Film，先進圖案化膜)。如此，遮罩形成步驟成為於被加工部70之表面S11上形成蝕刻遮罩300之步驟。以下，亦將遮罩形成步驟已完成之時間點之蝕刻遮罩300之表面記載為「表面S20」。

<遮罩加工步驟>於遮罩形成步驟之後進行之遮罩加工步驟中，於蝕刻遮罩300形成貫通孔310與凹部320。於圖5中表示遮罩加工步驟已完成之狀態。貫通孔310係於要形成記憶體孔MH之各位置以貫通貫通孔310之方式形成之孔。各貫通孔310係以自蝕刻遮罩300之表面S20到達被加工部70之表面S11之方式形成。沿著相對於表面S20垂直之方向觀察時之貫通孔310之形狀與之後形成之記憶體孔MH之形狀大致相同。

關於蝕刻遮罩300，亦與積層部50及被加工部70之情形同樣地定義「第1區域」及「第2區域」。即，蝕刻遮罩300之「第1區域」係指蝕刻遮罩300中形成貫通孔310且自上方覆蓋被加工部70之第1區域之部分。蝕刻遮罩300之「第2區域」係指蝕刻遮罩300中未形成貫通孔310且自上方覆蓋被加工部70之第2區域之部分。

與積層部50之情形同樣地，以下，亦將蝕刻遮罩300中之第1區域與第2區域之邊界記載為「邊界BD」。於沿著相對於表面S20垂直之方向觀察之情形時，蝕刻遮罩300之邊界BD處於與被加工部70之邊界BD重疊之狀 態。

蝕刻遮罩300之邊界BD可與如參照圖2所說明之積層部50之邊界BD同樣地定義。即，蝕刻遮罩300之邊界BD於沿著相對於表面S20垂直之方向觀察之情形時，係如與複數個貫通孔310之緣相切之直線，且可定義為將蝕刻遮罩300分割成形成有複數個貫通孔310之部分與未形成貫通孔310之部分者。

於遮罩加工步驟中，除了如上述般於蝕刻遮罩300之第1區域形成複數個貫通孔310以外，還於蝕刻遮罩300之第2區域形成凹部320。如圖5所示，凹部320係使蝕刻遮罩300之表面S20之一部分朝向被加工部70呈凹狀後退而形成。將呈凹狀後退之部分之蝕刻遮罩300之表面與表面S20加以區分，以下亦記載為「表面S21」。關於形成此種凹部320之效果及具體形成方法，將於下文進行說明。

如此，遮罩加工步驟成為如下步驟，即，於作為蝕刻遮罩300之一部分之第1區域形成自蝕刻遮罩300之表面S20到達被加工部70之表面S11之複數個貫通孔310，且於蝕刻遮罩300中與第1區域鄰接之第2區域，形成使蝕刻遮罩300之表面S20之一部分朝向被加工部70呈凹狀後退而成之凹部320。

<凹部形成步驟>於遮罩加工步驟之後進行之凹部形成步驟中，例如藉由RIE(Reactive Ion Etching，反應式離子蝕刻)形成之後成為記憶體 孔MH之凹部71。於圖6中表示凹部形成步驟已完成之狀態。於凹部形成步驟中，藉由使離子到達被加工部70中成為貫通孔310之正下方之位置而對被加工部70進行蝕刻，藉此形成凹部71。

凹部71自被加工部70之表面S11形成至成為半導體層20之中途之位置為止。如此，凹部形成步驟成為形成凹部71之步驟，上述凹部71貫通被加工部70且到達位於其下方之半導體層20之中途。於凹部形成步驟中，半導體層20作為形成凹部71時之蝕刻終止層發揮功能。

於凹部形成步驟中，亦對蝕刻遮罩300略微進行蝕刻。因此，凹部形成步驟已完成之時間點之蝕刻遮罩300之各部之厚度較遮罩加工步驟已完成之時間點之起初之厚度薄。但是，蝕刻遮罩300之第2區域包括凹部320在內，於凹部形成步驟已完成之時間點亦仍然覆蓋被加工部70之整個第2區域。因此，於凹部形成步驟中，被加工部70中之第2區域之表面S11不被蝕刻。凹部形成步驟完成時，藉由灰化去除蝕刻遮罩300。

<記憶體柱形成步驟>於凹部形成步驟之後進行之記憶體柱形成步驟中，於凹部71之內周面依序形成阻擋絕緣膜、電荷儲存膜、隧道絕緣膜，藉此形成記憶膜120。其後，於記憶膜120之更內側形成半導體層110，藉此形成記憶體柱。於圖7中表示記憶體柱形成步驟已完成之狀態。記憶膜120及半導體層110之形成均藉由例如CVD進行。

<狹縫形成步驟>於記憶體柱形成步驟之後進行之狹縫形成步驟 中，於被加工部70之第2區域，例如藉由RIE形成之後成為狹縫ST之狹縫狀之凹部72。於圖8中表示狹縫形成步驟已完成之狀態。凹部72之形狀與參照圖1所說明之狹縫ST之形狀相同。

雖省略了圖示，但於狹縫形成步驟中，亦與凹部形成步驟之情形同樣地，於被加工部70之表面S11預先形成蝕刻遮罩，經由該蝕刻遮罩之開口對被加工部70之一部分進行蝕刻。凹部72自被加工部70之表面S11形成至成為半導體層20之中途之位置為止。

<替換步驟>於狹縫形成步驟之後進行之替換步驟中，將於被加工部70中形成有複數個之犧牲層60替換成導體層40。於圖9中表示替換步驟已完成之狀態。於替換步驟中，藉由經由凹部72進行之濕式蝕刻將所有犧牲層60去除。其後，向形成有犧牲層60之空間內填埋例如包含鎢之金屬材料，藉此形成導體層40。金屬材料例如藉由CVD填埋。藉由將犧牲層60替換成導體層40，而被加工部70成為積層部50。又，形成於被加工部70之凹部71成為積層部50之記憶體孔MH，形成於被加工部70之凹部72成為積層部50之狹縫ST。

<分離部形成步驟>於替換步驟之後進行之分離部形成步驟中，於狹縫ST之內周面形成絕緣膜220。其後，於絕緣膜220之更內側形成半導體210，藉此形成分離部200。藉此，圖1所示之半導體記憶裝置10完成。絕緣膜220及半導體210之形成均藉由例如CVD進行。

對在遮罩加工步驟中於蝕刻遮罩300之第2區域形成凹部320之理由進行說明。首先，將如先前之製造方法般於遮罩加工步驟中不形成凹部320之情形之例作為本實施方式之比較例進行說明。於圖10中表示於該比較例之製造方法中遮罩加工步驟已完成之狀態。於比較例之遮罩加工步驟已完成之時間點，於蝕刻遮罩300之第1區域，與圖5之例同樣地形成有複數個貫通孔310。另一方面，於蝕刻遮罩300之第2區域，不同於圖5之例，未形成凹部320。

若於如圖10般對蝕刻遮罩300進行加工之後，亦進行接下來之凹部形成步驟，則亦認為可形成與圖6同樣之凹部71。然而，於該情形時，難以均等地形成各凹部71。於圖11中模式性地表示繼圖10之狀態後進行凹部加工步驟之中途之狀態。如圖11所示，於該比較例中，形成於最靠近邊界BD之位置之凹部71之蝕刻速率較形成於其他位置之凹部71之蝕刻速率低。

其理由如下所述。如同普遍所知，進行基於RIE等之各向異性蝕刻時，由於所謂「負載效應」，根據加工圖案之疏密而蝕刻遮罩300之消耗速率於每一部位產生變化。於該比較例之情形時，於密集地形成有複數個貫通孔310之第1區域，蝕刻遮罩300之消耗速率相對變大，另一方面，於未形成貫通孔310之第2區域，蝕刻遮罩300之消耗速率相對變小。

因此，如圖11中虛線DL1所包圍之部分般，於邊界BD及其附近部分，於蝕刻遮罩300之表面S20產生階差。具體而言，第2區域中之表面 S20之高度位置較第1區域中之表面S20之高度位置高。

於RIE中，通過貫通孔310到達被加工部70之氟化碳離子(CF+)並非全部沿著相對於表面S20垂直之方向前進，亦存在沿著相對於該方向傾斜之方向前進之氟化碳離子。即，關於氟化碳離子前進之方向，存在特定之角度分佈。

因此，例如，於相較邊界BD更靠第2區域側之空間朝向表面S20之氟化碳離子之一部分會因所謂「陰影效應」而被蝕刻遮罩300中虛線DL1所包圍之階差部分擋住，從而無法到達被加工部70。其結果，形成於最靠近邊界BD之位置之凹部71之蝕刻速率較形成於其他位置之凹部71之蝕刻速率低。

又，於第2區域中，隨著大範圍之蝕刻遮罩300被蝕刻，已自蝕刻遮罩300分離之成分會暫時懸浮。該成分之一部分會進入位於邊界BD附近之貫通孔310之內側，從而妨礙利用氟化碳離子進行之被加工部70之蝕刻。認為此種現象亦會導致形成於最靠近邊界BD之位置之凹部71之蝕刻速率降低。

若欲自圖11之狀態將所有凹部71加工成到達半導體層20，則必須過量地進行凹部形成步驟中之RIE。然而，若欲藉由過量地進行RIE而形成所有凹部71，則各凹部71之內徑有可能於至少一部分變得過大。近年來，為了高積體化，呈現使被加工部70中之積層數增加之趨勢，但被加工 部70中之積層數越是增加，如上所述之問題越明顯存在，難以藉由過量之RIE而形成凹部71。

作為用以防止形成於最靠近邊界BD之位置之凹部71之蝕刻速率降低之現象之對策，例如考慮如圖12所示之例般，使形成於最靠近邊界BD之位置之凹部71之內徑D21較其他凹部71之內徑D20大。具體而言，考慮藉由在遮罩加工步驟中進行例如OPC修正，使形成於最靠近邊界BD之位置之貫通孔310之內徑D21形成得較其他貫通孔310之內徑D20大，然後進行接下來之凹部形成步驟。

於該情形時，形成於最靠近邊界BD之位置之凹部71之蝕刻速率較圖11之情形高，因此，即便於產生如上所述之負載效應之狀況下，亦能夠使各凹部71之蝕刻速率接近於均等。然而，鑒於近年來對半導體記憶裝置高度要求小型化、高積體化，增大一部分凹部71之形狀之方式欠佳。

例如，於圖12中以虛線DL2表示之後之狹縫形成步驟中形成之凹部72之形狀。當使形成於最靠近邊界BD之位置之凹部71之內徑增大時，該凹部71過度靠近虛線DL2(即凹部72)。又，被加工部70中之積層數越是增加，越難使凹部71之內徑於整個上下方向上均等，因此，難以減小凹部71與虛線DL2之距離。

於先前之半導體記憶裝置之製造方法中，例如如圖12之例般，藉由使形成於邊界BD附近之貫通孔310之形狀與其他貫通孔之形狀不同，而解 決凹部形成步驟中之蝕刻速率之偏差之問題。然而，今後，若半導體記憶裝置之更小型化、高積體化發展，則如上所述之解決方法產生極限。為了應對高積體化等，較佳為降低製造時之負載效應之影響，使所有凹部71之形狀為均等之形狀。

因此，於本實施方式中，如上所述，於遮罩加工步驟中於蝕刻遮罩300形成凹部320。

於圖13中，與圖5同樣地表示本實施方式之遮罩加工步驟已完成之狀態。再者，圖13中，僅圖示出被加工部70中之上方側之一部分。於之後之說明所使用之圖15~圖23中亦同樣。

於圖14中，表示沿著相對於表面S20垂直之方向觀察圖13所示之蝕刻遮罩300所得之狀態。於如圖14般沿著相對於蝕刻遮罩300之表面S20垂直之方向觀察之情形時，以凹部320中第1區域側之端部321平行於第1區域與第2區域之邊界BD之方式形成有凹部320。「凹部320中第1區域側之端部321」係指如圖13所示，自表面S21中第1區域側之端部朝向上方側延伸之壁面。

再者，於圖13中，蝕刻遮罩300中該壁面之高度、即凹部320之深度記載為「H11」。將蝕刻遮罩300中除凹部320以外之部分之厚度設為「H10」時，蝕刻遮罩300中凹部320之部分之厚度表示為(H10-H11)。

以下，亦將如圖14般沿著相對於蝕刻遮罩300之表面S20垂直之方向觀察時，形成於最靠近蝕刻遮罩300之第1區域與第2區域之邊界BD之位置之貫通孔310記載為「第1貫通孔310A」。又，以下，亦將形成於沿著相對於邊界BD垂直之方向(即，圖14之左右方向)與第1貫通孔310A相鄰之位置之貫通孔310記載為「第2貫通孔310B」。進而，以下，亦將形成於沿著該方向與第2貫通孔310B相鄰之位置且形成於與第1貫通孔310A相反側之位置之貫通孔310記載為「第3貫通孔310C」。

於本實施方式之遮罩加工步驟中，以自第1貫通孔310A之緣至第2貫通孔310B之緣之最短距離與自第2貫通孔310B之緣至第3貫通孔310C之緣之最短距離彼此相等的方式，形成各貫通孔310。於圖13、14中，將該等最短距離記載為「L30」。於本實施方式之遮罩加工步驟中，以如下方式形成各貫通孔310，即，不僅上述第1貫通孔310A、第2貫通孔310B及第3貫通孔310C，沿著相對於邊界BD垂直之方向彼此相鄰之貫通孔310間之距離均相等，為L30。

又，於本實施方式之遮罩加工步驟中，以自第1貫通孔310A之緣至第2貫通孔310B之緣之最短距離與自第1貫通孔310A之緣至凹部320之最短距離彼此相等的方式，形成各貫通孔310及凹部320。即，於本實施方式之遮罩加工步驟中，以自第1貫通孔310A之緣至凹部320之最短距離成為L30之方式形成凹部320。

進而，於本實施方式之遮罩加工步驟中，以如下方式形成各貫通孔 310，即，於沿著相對於蝕刻遮罩300之表面S20垂直之方向觀察之情形時，第1貫通孔310A與第2貫通孔310B之形狀彼此相同。於圖13、14中，將各貫通孔310之內徑記載為「D30」。於本實施方式之遮罩加工步驟中，以如下方式形成各貫通孔310，即，不僅上述第1貫通孔310A及第2貫通孔310B，所有貫通孔310之內徑均相等，為D30。

再者，第1貫通孔310A之內徑與第2貫通孔310B之內徑亦可不完全相同。只要至少第1貫通孔310A之寬度與第2貫通孔310B之寬度於同一高度位置彼此相同即可。再者，上文中之「寬度」例如指沿著相對於邊界BD垂直之方向(圖13中之左右方向)之第1貫通孔310A或第2貫通孔310B之內徑尺寸。

著眼於圖13中形成於最靠近邊界BD之位置之第1貫通孔310A，於第1貫通孔310A之左側存在有寬度為L30且高度為H10之蝕刻遮罩300。又，於第1貫通孔310A之右側存在有寬度為L30且高度為H10之蝕刻遮罩300。

接下來，著眼於該圖中位於第1貫通孔310A之旁邊之第2貫通孔310B，於第2貫通孔310B之左側存在有寬度為L30且高度為H10之蝕刻遮罩300。又，於第2貫通孔310B之右側存在有寬度為L30且高度為H10之蝕刻遮罩300。

即，將存在於第1貫通孔310A周圍之蝕刻遮罩300之形狀與存在於第2貫通孔310B周圍之蝕刻遮罩300之形狀進行對比時，兩者相互一致。第1 貫通孔310A及第2貫通孔310B由於配置於各自之周圍之蝕刻遮罩300之形狀相互一致，故負載效應之易產生程度亦相互一致。

因此，若於遮罩加工步驟中預先以成為如以上說明之形狀之方式對蝕刻遮罩300進行加工，則於接下來之凹部形成步驟中，可降低負載效應之影響。即，於包含第1貫通孔310A與凹部320之間之部分之整體中，蝕刻遮罩300之消耗速率均一化。其結果，不會產生如圖11中虛線DL1所包圍之部分般之階差，能夠對所有凹部71以相同程度之蝕刻速率均等地進行加工。若使蝕刻遮罩300中形成之所有貫通孔310之內徑如本實施方式般一律為D30，則能夠使凹部形成步驟中形成之凹部71之內徑針對所有凹部71為相互相同之尺寸。

再者，於凹部形成步驟中，凹部320之表面S21亦被蝕刻，因此，亦考慮到已自表面S21分離之成分會暫時懸浮，從而對位於第1貫通孔310A之下方之被加工部70之蝕刻造成影響。然而，已自S21分離之成分被凹部320中第1區域側之端部321擋住，因此，可將該成分之影響抑制至能夠忽視之程度。根據本發明人等進行之實驗確認到，若將凹部320之深度即H11設為大致500nm左右，則能夠使凹部71之蝕刻速率均等化。該尺寸只要根據被加工部70中之絕緣層30及犧牲層60之積層數、蝕刻遮罩300之材質及蝕刻條件等，調整為適當之尺寸即可。

以下，對用以將蝕刻遮罩300加工成圖13、14所示之形狀之遮罩加工步驟之詳情進行說明。再者，以下說明之內容僅為遮罩加工步驟之一例。 於遮罩加工步驟中，亦可利用與以下說明之方法不同之方法進行蝕刻遮罩300之加工。

<抗反射膜形成步驟>進行遮罩形成步驟，形成如圖4所示之厚度均等之蝕刻遮罩300之後，進行抗反射膜形成步驟。於抗反射膜形成步驟中，以覆蓋蝕刻遮罩300之表面S20之方式形成抗反射膜410。抗反射膜410係例如由包含氧化矽之材料形成之抗反射膜。抗反射膜410例如藉由CVD形成。於圖15中表示抗反射膜形成步驟已完成之狀態。

<第1抗蝕劑形成步驟>於抗反射膜形成步驟之後進行之第1抗蝕劑形成步驟中，以覆蓋抗反射膜410之表面之方式形成抗蝕膜420。其後，藉由對抗蝕膜420進行曝光及蝕刻，將抗蝕膜420中與凹部320對應之部分去除。於圖16中表示第1抗蝕劑形成步驟已完成之狀態。

以下，亦將藉由上述蝕刻形成於抗蝕膜420之開口記載為「開口421」。蝕刻遮罩300中位於開口421之正下方之部分於之後之遮罩加工步驟中被加工成凹部320。

<遮罩凹部形成步驟>於第1抗蝕劑形成步驟之後進行之遮罩凹部形成步驟中，進行對於蝕刻遮罩300及抗反射膜410之各向異性蝕刻。藉此，對開口421之正下方之部分進行蝕刻，於蝕刻遮罩300形成凹部320。形成凹部320之後，藉由灰化將抗蝕膜420去除。於圖17中表示遮罩凹部形成步驟已完成之狀態。

<疊加步驟>於遮罩凹部形成步驟之後進行之疊加步驟中，對在圖17之狀態下露出於上方側之整個表面藉由例如CVD形成抗反射膜410。藉此，於預先形成有抗反射膜410之部分，該抗反射膜410疊加而變厚。又，未預先形成抗反射膜410之部分、即圖17中露出之凹部320之表面S21或端部321成為由新形成之抗反射膜410覆蓋之狀態。於圖18中表示疊加步驟已完成之狀態。

<塗佈膜形成步驟>於疊加步驟之後進行之塗佈膜形成步驟中，對在圖18之狀態下露出於上方側之整個表面形成塗佈膜。於本實施方式中，作為塗佈膜，依序形成SOC(Spin on Carbon，旋塗式碳)膜430及SOG(Spin on Glass，旋塗玻璃)膜440。於圖19中表示塗佈膜形成步驟已完成之狀態。

SOC膜430係碳系塗佈型硬質遮罩，SOG膜440係矽系塗佈型硬質遮罩。形成於最上方側之SOG膜440之表面包括覆蓋凹部320之部分在內，整體成為平坦面。

<第2抗蝕劑形成步驟>於塗佈膜形成步驟之後進行之第2抗蝕劑形成步驟中，以覆蓋SOG膜440之表面之方式形成抗蝕膜450。其後，藉由對抗蝕膜450進行曝光及蝕刻，將抗蝕膜450中與貫通孔310對應之各部分去除。於圖30中表示第1抗蝕劑形成步驟已完成之狀態。再者，「抗蝕膜450中與貫通孔310對應之部分」係於之後之遮罩加工步驟中覆蓋蝕刻遮 罩300中形成貫通孔310之部分之正上方之部分。以下，亦將藉由上述蝕刻形成於抗蝕膜450之開口記載為「開口451」。

<塗佈膜加工步驟>於第2抗蝕劑形成步驟之後進行之塗佈膜加工步驟中，進行對於作為塗佈膜之SOC膜430及SOG膜440之各向異性蝕刻。藉此，SOG膜440中於開口451之正下方露出之部分被蝕刻，形成貫通孔441。又，SOC膜430中開口451之正下方之部分亦被蝕刻，形成貫通孔431。於圖21中表示塗佈膜加工步驟已完成之狀態。

再者，作為抗蝕膜450之材料，使用與SOC膜430同樣之碳系材料。因此，於塗佈膜加工步驟中，表面之抗蝕膜450亦與SOC膜430一起被蝕刻。於塗佈膜加工步驟已完成之時間點，如圖21所示，成為抗蝕膜450已被完全去除之狀態。

<抗反射膜加工步驟>於塗佈膜加工步驟之後進行之抗反射膜加工步驟中，進行對於抗反射膜410之各向異性蝕刻。藉此，抗反射膜410中於貫通孔431之正下方露出之部分被蝕刻，形成貫通孔411。於圖22中表示抗反射膜加工步驟已完成之狀態。

再者，作為SOG膜440之材料，使用矽系材料，因此，於抗反射膜加工步驟中，表面之SOG膜440亦與抗反射膜410一起被蝕刻。於抗反射膜加工步驟已完成之時間點，如圖22所示，成為SOG膜440已被完全去除之狀態。

<遮罩貫通孔加工步驟>於抗反射膜加工步驟之後進行之遮罩貫通孔加工步驟中，進行對於蝕刻遮罩300之各向異性蝕刻。藉此，蝕刻遮罩300中於貫通孔411之正下方露出之部分被蝕刻，形成貫通孔310。於圖23中表示遮罩貫通孔加工步驟已完成之狀態。

再者，作為SOC膜430之材料，使用與蝕刻遮罩300同樣之碳系材料。因此，於遮罩貫通孔加工步驟中，表面之SOC膜430亦與蝕刻遮罩300一起被蝕刻。於遮罩貫通孔加工步驟已完成之時間點，如圖23所示，成為SOC膜430已被完全去除之狀態。但是，即便SOC膜430已被完全去除，蝕刻遮罩300中凹部320之整個表面S21亦由抗反射膜410覆蓋而得到保護。因此，於執行遮罩貫通孔加工步驟之過程中，表面S21不會被蝕刻。

遮罩貫通孔加工步驟完成之後，藉由回蝕將整個抗反射膜410去除。藉此，整個遮罩加工步驟完成，蝕刻遮罩300成為圖5所示之狀態。

如上所述，於本實施方式之遮罩加工步驟中，依序經過至此為止所說明之抗反射膜形成步驟、第1抗蝕劑形成步驟、遮罩凹部形成步驟、疊加步驟、塗佈膜形成步驟、第2抗蝕劑形成步驟、塗佈膜加工步驟、抗反射膜加工步驟、及遮罩貫通孔加工步驟，藉此，於蝕刻遮罩300分別形成貫通孔310與凹部320。於本實施方式之遮罩加工步驟中，先形成凹部320，然後形成貫通孔310，但形成凹部320及貫通孔310之順序亦可與此 不同。

於本實施方式中，藉由如上所述之遮罩加工步驟於蝕刻遮罩300形成凹部320。藉此，如上所述，可抑制負載效應之影響，於凹部形成步驟中，能夠以大致均等之蝕刻速率加工複數個凹部71。

如上文參照圖14所說明般，於本實施方式之遮罩加工步驟中，以如下方式形成凹部320，即，於沿著相對於蝕刻遮罩300之表面S20垂直之方向觀察之情形時，凹部320中第1區域側之端部321平行於第1區域與第2區域之邊界BD。藉此，容易受負載效應影響之所有第1貫通孔310A與凹部320相距之距離(圖14之例中為L30)均相等。其結果，能夠使包含各第1貫通孔310A之所有貫通孔310之蝕刻速率更接近於均等。

又，如上文參照圖14所說明般，於本實施方式之遮罩加工步驟中，以自第1貫通孔310A之緣至第2貫通孔310B之緣之最短距離與自第1貫通孔310A之緣至凹部320之最短距離彼此相等的方式，形成各貫通孔310及凹部320。根據此種構成，存在於第1貫通孔310A周圍之蝕刻遮罩300之形狀與存在於第2貫通孔310B周圍之蝕刻遮罩300之形狀相互一致，因此，能夠使所有貫通孔310之蝕刻速率更接近於均等。

根據本實施方式之製造方法，凹部形成步驟中之負載效應之影響得以抑制，因此，無須使第1貫通孔310A之形狀與其他貫通孔310之形狀不同。因此，如參照圖13、14所說明般，於遮罩加工步驟中，能夠以第1貫 通孔310A之形狀與第2貫通孔310B之形狀彼此相同之方式形成各貫通孔310。又，亦能夠以如下方式形成各貫通孔310，即，於沿著相對於蝕刻遮罩300之表面S20垂直之方向觀察之情形時，自第1貫通孔310A之緣至第2貫通孔310B之緣之最短距離與自第2貫通孔310B之緣至第3貫通孔310C之緣之最短距離彼此相等。

再次參照圖2，對經過如上所述之製造步驟製造之半導體記憶裝置10之構成進行說明。以下，亦將如圖2般沿著相對於積層部50之表面S10垂直之方向觀察時，形成於最靠近積層部50之第1區域與第2區域之邊界BD之位置之記憶體柱100記載為「第1記憶體柱100A」。又，以下，亦將形成於沿著相對於邊界BD垂直之方向與第1記憶體柱100A相鄰之位置之記憶體柱100記載為「第2記憶體柱100B」。進而，以下，亦將形成於沿著該方向與第2記憶體柱100B相鄰之位置且形成於與第1記憶體柱100A相反側之位置之記憶體柱100記載為「第3記憶體柱100C」。

於本實施方式中，於遮罩加工步驟中，各貫通孔310形成為相互相同之形狀，其結果，用以配置記憶體柱100之各記憶體孔MH亦形成為相互相同之形狀。

因此，於半導體記憶裝置10中，如圖2所示，積層部50之表面S10中之第1記憶體柱100A之形狀與該表面S10中之第2記憶體柱100B之形狀彼此相同。圖2中，表面S10中之各記憶體柱100之直徑記載為「D10」。於半導體記憶裝置10中，不僅上述第1記憶體柱100A及第2記憶體柱100B，所 有記憶體柱100之直徑於表面S10中均相等，為D10。該D10係與蝕刻遮罩300中形成之貫通孔310之內徑即D30(參照圖14)大致相等之尺寸。

再者，表面S10中之第1記憶體柱100A之形狀與該表面S10中之第2記憶體柱100B之形狀亦可不完全相同。只要至少第1記憶體柱100A之寬度與第2記憶體柱100B之寬度於表面S10中彼此相同即可。再者，上文中之「寬度」例如指沿著相對於邊界BD垂直之方向(圖2中之左右方向)之第1記憶體柱100A或第2記憶體柱100B之外徑尺寸。

於本實施方式中，於遮罩加工步驟中，以沿著垂直於邊界BD之方向彼此相鄰之貫通孔310間之距離彼此相等之方式，形成各貫通孔310。其結果，用以配置記憶體柱100之各記憶體孔MH間之距離亦成為彼此相等之距離。

因此，於半導體記憶裝置10中，如圖2所示，於表面S10中，自第1記憶體柱100A之緣至第2記憶體柱100B之緣之最短距離與自第2記憶體柱100B之緣至第3記憶體柱100C之緣之最短距離彼此相等。

於圖2中，各記憶體柱100間之距離記載為「L10」。於半導體記憶裝置10中，不僅上述第1記憶體柱100A與第2記憶體柱100B之間之距離、第2記憶體柱100B與第3記憶體柱100C之間之距離相等，沿著垂直於邊界BD之方向彼此相鄰之貫通孔310間之距離全部均相等，為L10。該L10係與蝕刻遮罩300中彼此相鄰地形成之貫通孔310間之距離即L30(參照圖14)大致 相等之尺寸。

如上所述，於本實施方式之半導體記憶裝置10中，包含形成於最靠近邊界BD之位置之第1記憶體柱100A之所有記憶體柱100成為相同形狀，且以等間隔地排列之方式配置。因此，與先前之考慮到負載效應之影響而使一部分記憶體柱100之形狀或配置與其他記憶體柱100不同之構成相比，可抑制半導體記憶裝置10之大型化。

以上，參照具體例對本實施方式進行了說明。但是，本發明並不限定於該等具體例。業者對該等具體例適當施加設計變更所得者只要具備本發明之特徵，則亦包含於本發明之範圍內。上述各具體例具備之各要素及其配置、條件、形狀等並不限定於例示者，可適當變更。上述各具體例具備之各要素只要不產生技術上之矛盾，便可適當改變組合。

[相關申請]

本申請享有以日本專利申請2020-132863號(申請日：2020年8月5日)為基礎申請之優先權。本申請藉由參照該基礎申請而包含基礎申請之全部內容。

20:半導體層

30:絕緣層

60:犧牲層

70:被加工部

300:蝕刻遮罩

310:貫通孔

320:凹部

321:端部

BD:邊界

S11:表面

S20:表面

S21:表面

Claims (5)

1. 一種半導體記憶裝置之製造方法，其包括如下步驟：藉由將絕緣層與犧牲層交替地積層而形成被加工部；於上述被加工部之表面上形成蝕刻遮罩；以及於作為上述蝕刻遮罩之一部分之第1區域，形成自上述蝕刻遮罩之表面到達上述被加工部之表面之複數個貫通孔，且於上述蝕刻遮罩中與上述第1區域鄰接之第2區域，形成使上述蝕刻遮罩之表面之一部分朝向上述被加工部呈凹狀後退而成之凹部。
2. 如請求項1之半導體記憶裝置之製造方法，其中以如下方式形成上述凹部，即，於沿著相對於上述蝕刻遮罩之表面垂直之方向觀察之情形時，上述凹部中上述第1區域側之端部平行於上述第1區域與上述第2區域之邊界。
3. 如請求項2之半導體記憶裝置之製造方法，其中以如下方式形成各個上述貫通孔，即，於沿著相對於上述蝕刻遮罩之表面垂直之方向觀察之情形時，將最靠近上述第1區域與上述第2區域之邊界之位置上所形成之上述貫通孔設為第1貫通孔，將沿著相對於上述邊界垂直之方向與上述第1貫通孔相鄰之位置上所形成之上述貫通孔設為第2貫通孔時， 上述第1貫通孔之寬度與上述第2貫通孔之寬度於同一高度位置彼此相同。
4. 如請求項3之半導體記憶裝置之製造方法，其中以如下方式形成各個上述貫通孔，即，於沿著相對於上述蝕刻遮罩之表面垂直之方向觀察之情形時，將形成於沿著相對於上述邊界垂直之方向與上述第2貫通孔相鄰之位置且形成於與上述第1貫通孔相反側之位置的上述貫通孔設為第3貫通孔時，自上述第1貫通孔之緣至上述第2貫通孔之緣之最短距離與自上述第2貫通孔之緣至上述第3貫通孔之緣之最短距離彼此相等。
5. 如請求項3之半導體記憶裝置之製造方法，其中以自上述第1貫通孔之緣至上述第2貫通孔之緣之最短距離與自上述第1貫通孔之緣至上述凹部之最短距離彼此相等的方式，形成各個上述貫通孔及上述凹部。

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