KR20180033304A - 5-폴디드 메모리 스택 구조체 구성을 갖는 3d nand 디바이스 - Google Patents

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Abstract

3차원 반도체 디바이스는 기판 위에 위치되는 절연 층들 및 전기 전도성 층들의 교번 스택, 교번 스택을 통해 연장되고, 제1 수평 방향을 따라 연장되는 적어도 5개의 로우에 배열되는 메모리 스택 구조체들, 메모리 스택 구조체들과 동일한 개수의 로우들에 배열되고 메모리 스택 구조체들 위에 놓인 콘택 비아 구조체들 - 콘택 비아 구조체들 각각은 각각의 메모리 스택 구조체의 반도체 채널에 전기적으로 연결됨 -, 각각의 콘택 비아 구조체와 접촉하고 제1 수평 방향과는 상이한 제2 수평 방향을 따라 연장되는 비트 라인들, 및 교번 스택을 통해 연장되고 제1 수평 방향을 따라 측방향으로 연장되는 한 쌍의 벽 형상 비아 구조체들을 포함한다.

Description

5-폴디드 메모리 스택 구조체 구성을 갖는 3D NAND 디바이스
관련 출원에 대한 상호 참조
본 출원은 2015년 10월 30일자로 출원된 미국 가출원 제62/248,373호 및 2016년 6월 6일자로 출원된 미국 비-가출원 제15/174,030호에 대한 우선권의 이익을 주장하고, 전술한 출원들의 전체 내용은 본 명세서에 참조로 포함된다.
분야
본 개시내용은 반도체 디바이스들의 분야에 관한 것으로, 구체적으로는 수직 NAND 스트링들과 같은 3차원 반도체 디바이스들 및 다른 3차원 디바이스들, 및 이의 제조 방법들에 관한 것이다.
최근, 비트 비용 확장성(Bit Cost Scalable)(BiCS) 아키텍처라고도 때때로 지칭되는 3차원(3D) 적층형 메모리 구조체를 사용하는 초고밀도 저장 디바이스들이 제안되었다. 예를 들어, 3D NAND 적층형 메모리 디바이스는 교번하는 전도성 및 유전체 층들의 어레이로부터 형성될 수 있다. 그 층들을 통해 메모리 개구부가 형성되어 많은 메모리 층들을 동시에 규정한다. 그 후에 메모리 개구부를 적절한 재료들로 충전함으로써 NAND 스트링이 형성된다. 직선형 NAND 스트링은 하나의 메모리 개구부에서 연장되는 한편, 파이프형 또는 U자형 NAND 스트링(p-BiCS)은 메모리 셀들의 한 쌍의 수직 컬럼들을 포함한다. 메모리 셀들의 제어 게이트들은 전도성 층들에 의해 제공될 수 있다.
본 개시내용의 양태에 따르면, 3차원 반도체 디바이스는 기판 위에 위치되는 절연 층들 및 전기 전도성 층들의 교번 스택, 교번 스택을 통해 연장되고, 제1 수평 방향을 따라 연장되는 적어도 5개의 로우(row)에 배열되는 메모리 스택 구조체들, 메모리 스택 구조체들과 동일한 개수의 로우들에 배열되고 메모리 스택 구조체들 위에 놓인 콘택 비아 구조체들 - 콘택 비아 구조체들 각각은 각각의 메모리 스택 구조체의 반도체 채널에 전기적으로 연결됨 -, 각각의 콘택 비아 구조체와 접촉하고 제1 수평 방향과는 상이한 제2 수평 방향을 따라 연장되고, 제1 수평 방향을 따라 비트 라인 피치를 갖는 비트 라인들의 주기적인 어레이로서 배열되는 비트 라인들, 및 교번 스택을 통해 연장되고, 제1 수평 방향을 따라 측방향으로 연장되는 한 쌍의 벽 형상 비아 구조체들을 포함하고, 메모리 스택 구조체들의 적어도 5개의 로우는 벽 형상 비아 구조체들의 쌍 사이에 위치된다. 일 실시예에서, 각각의 콘택 비아 구조체의 기하학적 중심은 콘택 비아 구조체들의 임의의 인접한 로우 내의 각각의 콘택 비아 구조체의 기하학적 중심으로부터 제1 수평 방향을 따라 비트 라인 피치의 적어도 2배만큼 측방향으로 오프셋된다.
본 개시내용의 다른 양태에 따르면, 3차원 반도체 디바이스는 기판 위에 위치되는 절연 층들 및 전기 전도성 층들의 교번 스택, 교번 스택을 통해 연장되고, 제1 수평 방향을 따라 연장되는 적어도 5개의 로우를 포함하는 제1의 2차원 육각형 어레이에 배열되는 메모리 스택 구조체들, 및 메모리 스택 구조체들과 동일한 개수의 로우들에 배열되고 메모리 스택 구조체들 위에 놓인 콘택 필러들 - 콘택 필러들 각각은 각각의 메모리 스택 구조체의 반도체 채널에 전기적으로 연결됨 - 을 포함한다. 최외측 로우들 사이에 위치되는 콘택 필러들을 포함하는 콘택 필러들의 제1 서브세트는 제1의 2차원 육각형 어레이의 부분에 상응하는 제2의 2차원 육각형 어레이에 배열된다. 최외측 로우들에 위치되는 콘택 필러들을 포함하는 콘택 필러들의 제2 서브세트 내의 각각의 콘택 필러의 기하학적 중심은 각각의 아래에 놓인 메모리 스택 구조체의 기하학적 중심을 통과하는 축으로부터 측방향으로 오프셋된다.
본 개시내용의 다른 양태에 따르면, 3차원 NAND 디바이스는 워드 라인 방향으로 연장되는 절연체 층들에 의해 분리되는 워드 라인들의 교번 스택, 수직 반도체 채널 및 메모리 필름을 각각이 포함하는 메모리 홀들의 적어도 5개의 로우 - 로우들은 한 쌍의 인접한 슬릿 트렌치들 사이에서 워드 라인 방향으로 연장됨 -, 및 비트 라인 방향으로 연장되고 반도체 채널들에 전기적으로 연결되는 복수의 비트 라인들을 포함한다. 일 실시예에서, 인접한 비트 라인들은 가장 가까운 이웃 메모리 홀들 내의 반도체 채널들에 전기적으로 연결되지 않는다.
도 1a 내지 도 1f는 본 개시내용의 실시예에 따른 위에 놓인 금속 인터커넥트 구조체를 형성하기 위한 다양한 단계들에서 NAND 스트링을 포함하는 예시적인 구조체의 순차적인 수직 단면도들이다.
도 2는 본 개시내용의 실시예에 따른 예시적인 구조체의 절단 부분의 사시도이다.
도 3은 본 개시내용의 실시예에 따른 예시적인 구조체의 절단 부분의 사시도이다.
도 4a는 비트 라인들, 콘택 필러들, 및 콘택 비아 구조체들 사이의 오버레이를 예시하는 기준 구성(reference configuration)의 영역의 평면도(plan view)이다.
도 4b 및 도 4c는 다양한 요소들 사이의 간격 및 각각의 연관된 비트 라인 번호들에 따른 콘택 필러들의 넘버링을 예시하는 기준 구성의 영역의 평면도들이다.
도 5a는 본 개시내용의 실시예에 따른 비트 라인들, 콘택 필러들, 및 콘택 비아 구조체들 사이의 오버레이를 예시하는 제1 예시적인 구성의 영역의 평면도이다.
도 5b는 각각의 연관된 비트 라인 번호들에 따른 콘택 필러들의 넘버링을 예시하는 제1 예시적인 구성의 영역의 평면도이다.
도 6은 기준 구성과 제1 예시적인 구성 사이의 비트 라인들에 대한 피치들 및 에지 오프셋들의 비교를 도시한다.
도 7은 본 개시내용의 실시예에 따른 콘택 필러들 및 콘택 비아 구조체들에 대한 제2 예시적인 구성을 예시한다.
도 8은 본 개시내용의 실시예에 따른 제2 예시적인 구성의 기하학적 컴포넌트들을 예시한다.
상기 논의된 바와 같이, 본 개시내용은 수직 NAND 스트링들과 같은 3차원 반도체 디바이스들 및 다른 3차원 디바이스들, 및 이의 제조 방법들에 관한 것으로, 그의 다양한 양태들이 하기에 설명된다. 본 개시내용의 실시예들은 복수의 NAND 메모리 스택 구조체들을 포함하는 3차원 모놀리식(monolithic) 메모리 어레이 디바이스들과 같은 다양한 반도체 디바이스들을 형성하기 위해 채용될 수 있다. 도면들은 일정한 비율로 그려져 있지 않다. 요소들의 중복이 없다는 것이 명확히 설명되거나 달리 분명히 나타내지 않는 한, 요소의 단일 인스턴스가 예시되는 경우 요소의 다수의 인스턴스들이 중복될 수 있다. "제1", "제2", 및 "제3"과 같은 서수들은 단지 유사한 요소들을 식별하기 위해서만 채용되고, 상이한 서수들이 본 개시내용의 명세서 및 청구범위에 걸쳐 채용될 수 있다.
메모리 셀들의 드레인 영역들은 콘택 비아 구조체들을 통해 비트 라인들에 연결된다. 본 발명자들은 비트 라인들과 콘택 비아 구조체들 사이의 용량성 결합이 비트 라인들의 총 기생 용량에 기여한다는 것을 깨달았다. 드레인 영역들에 대한 비트 라인들과 콘택 비아 구조체들 사이의 용량성 결합이 클수록, 비트 라인들의 기생 용량 및 비트 라인들의 RC 지연이 커진다. 추가로, 본 발명자들은 콘택 비아 구조체들 위에 저 유전 상수 유전체 재료들, 진공 캐비티, 또는 에어 캐비티를 형성함으로써 기생 용량이 감소될 수 있다는 것을 깨달았다.
모놀리식 3차원 메모리 어레이는 다수의 메모리 레벨들이 개재하는 기판들 없이 반도체 웨이퍼와 같은 단일 기판 위에 형성되는 것이다. "모놀리식"이라는 용어는 어레이의 각각의 레벨의 층들이 어레이의 각각의 하위 레벨의 층들 상에 직접 퇴적된다는 것을 의미한다. 대조적으로, 2차원 어레이들은 개별적으로 형성된 후에 함께 패키징되어 비-모놀리식 메모리 디바이스를 형성할 수 있다. 예를 들어, 발명의 명칭이 "Three Dimensional Structure Memory"인 미국 특허 제5,915,167호에 설명된 바와 같이, 별개의 기판들 상에 메모리 레벨들을 형성하고 메모리 레벨들을 수직으로 적층함으로써 비-모놀리식 적층형 메모리들이 구성되었다. 기판들은 본딩 전에 메모리 레벨들로부터 박형화 또는 제거될 수 있지만, 메모리 레벨들이 초기에 별개의 기판들 위에 형성되기 때문에, 그러한 메모리들은 진정한 모놀리식 3차원 메모리 어레이들이 아니다.
본 개시내용의 다양한 3차원 메모리 디바이스들은 모놀리식 3차원 NAND 스트링 메모리 디바이스를 포함하고, 본 명세서에서 설명되는 다양한 실시예들을 채용하여 제조될 수 있다. 도 1a를 참조하면, 본 개시내용의 제1 실시예에 따른 제1 예시적인 구조체는 3차원 반도체 디바이스를 포함하는 제1 예시적인 구조체를 포함한다. 구체적으로는, 3차원 반도체 디바이스는 기판(8) 위에 위치되는 모놀리식 3차원 NAND 스트링을 포함하는 NAND 스트링들의 모놀리식 3차원 어레이를 포함할 수 있다.
기판(8)은 기판 반도체 층(10)을 포함할 수 있다. 일 실시예에서, 기판(8)은 실리콘 기판(silicon substrate)일 수 있다. 임의로, 기판(8) 아래에 추가 재료 층들(도시되지 않음)이 존재할 수 있다. 기판(8)은 벌크 반도체 기판일 수 있고, 그 경우 기판(8) 전체는 반도체 기판이다. 대안적으로, 기판(8)은 절연체 상의 반도체(semiconductor-on-insulator)(SOI) 기판의 상부 반도체 층 또는 적어도 하나의 벌크 반도체 영역 및 적어도 하나의 SOI 영역을 포함하는 하이브리드 기판의 상부 반도체 재료 부분일 수 있다. 이러한 경우, 기판 반도체 층(10)은 SOI 기판의 상부 반도체 층, 벌크 부분 내의 반도체 재료 층, 또는 하이브리드 기판의 SOI 영역 내의 상부 반도체 부분일 수 있다.
기판 반도체 층(10)은 반도체 재료 층이고, 적어도 하나의 원소 반도체 재료(예컨대, 실리콘), 적어도 하나의 III-V 화합물 반도체 재료, 적어도 하나의 II-VI 화합물 반도체 재료, 적어도 하나의 유기 반도체 재료, 또는 본 기술분야에 알려져 있는 다른 반도체 재료들을 포함할 수 있다. 기판(8)은, 예를 들어, 기판 반도체 층(10)의 최상부 표면일 수 있는 주 표면(9)을 갖는다. 주 표면(9)은 반도체 표면일 수 있다. 일 실시예에서, 주 표면(9)은 단결정 반도체 표면일 수 있다.
본 명세서에서 사용되는 바와 같이, "반도체 재료"는 1.0 x 10-5 Ohm-cm 내지 1.0 x 105 Ohm-cm 범위의 저항률을 갖는 재료를 지칭하고, 전기 도펀트에 의한 적합한 도핑 시에 1.0 x 10-5 Ohm-cm 내지 1.0 Ohm-cm 범위의 저항률을 갖는 도핑된 재료를 생성하는 것이 가능하다. 본 명세서에서 사용되는 바와 같이, "전기 도펀트"는 밴드 구조체 내의 밸런스 밴드에 홀을 추가하는 p-타입 도펀트, 또는 밴드 구조체 내의 전도 밴드에 전자를 추가하는 n-타입 도펀트를 지칭한다. 본 명세서에서 사용되는 바와 같이, "주 표면"은 곡면 또는 다른 평면 표면일 수 있는 적어도 다른 표면보다 더 큰 면적을 갖는 평면 표면을 지칭한다. 본 명세서에서 사용되는 바와 같이, 평면 표면은 상업적으로 입수가능한 반도체 기판들에 본질적으로 존재하는 크기의 표면 휘어짐(surface bowing) 및/또는 표면 거칠기에 의해 야기되는 변화들만큼만 유클리드 2차원 평면으로부터 벗어나거나 또는 유클리드 2차원 평면 내에 포함되는 표면이다.
기판 반도체 층(10)은 단결정 반도체 재료, 다결정 반도체 재료, 및/또는 비정질 반도체 재료를 포함할 수 있다. 일 실시예에서, 기판 반도체 층(10)은 단결정 반도체 재료 층일 수 있다. 일 실시예에서, 기판 반도체 층(10)은 단결정 실리콘 층, 단결정 실리콘-게르마늄 합금 층, 또는 단결정 실리콘-탄소 합금 층을 포함할 수 있다. 대안적으로 또는 추가적으로, 기판 반도체 층(10)은 다결정 실리콘 층, 다결정 실리콘-게르마늄 합금 층, 또는 다결정 실리콘-탄소 합금 층을 포함할 수 있다. 기판 반도체 층(10)의 부분들은 p-타입 도펀트들 또는 n-타입 도펀트들로 적합하게 도핑될 수 있다.
소스 영역들 또는 드레인 영역들은 기판 반도체 층(10)의 도핑 부분들로서, 즉, 기판 반도체 층(10)의 부분들을 p-타입 도펀트들 또는 n-타입 도펀트들로 도핑함으로써 형성될 수 있다. 일 실시예에서, 도핑된 영역들은 모놀리식 3차원 NAND 스트링 메모리 디바이스들에 대한 소스 영역들로서 형성될 수 있다. 각각의 메모리 스택 구조체(20)는, 모놀리식 3차원 NAND 스트링 메모리 디바이스들에 대한 제어 게이트 전극들일 수 있는, 절연체 층들(32) 및 전기 전도성 층들(34)의 교번 스택(30) 내에 내장된 메모리 셀들을 포함한다.
임의로, 소스측 선택 게이트 전극들(도시되지 않음)과 같은 선택 게이트 전극들은 임의의 적합한 재료를 채용하여 기판 반도체 층(10) 내부에 또는 그 상부에 형성될 수 있다. 예를 들어, 보다 낮은 선택 게이트 디바이스 레벨은 2013년 12월 19일자로 출원된 미국 특허 출원 제14/133,979호, 2014년 3월 25일자로 출원된 미국 특허 출원 제14/225,116호, 및/또는 2014년 3월 25일자로 출원된 미국 특허 출원 제14/225,176호에 설명된 바와 같이 제조될 수 있고, 이 미국 특허 출원들 모두는 본 명세서에 참조로 포함된다.
교번 스택(30)은 교번으로 적층된 절연체 층들(32) 및 전기 전도성 층들(34)을 포함한다. 절연체 층들(32)은 전기 절연 재료(예를 들어, 레벨간 절연 재료)인 제1 재료를 포함한다. 전기 전도성 층들(34)은 전도성 재료인 제2 재료를 포함한다. 절연체 층들(32)을 위해 채용될 수 있는 전기 절연 재료들은 실리콘 산화물(도핑된 또는 비도핑된 실리케이트 유리를 포함함), 실리콘 질화물, 실리콘 산질화물, 유기 실리케이트 유리(organosilicate glass)(OSG), 스핀-온 유전체 재료들, 유전체 금속 산화물들, 유전체 금속 산질화물들, 저 유전 상수 유전체 재료들 예컨대 유기 실리케이트 유리, 유전체 산화물들(예를 들어, 알루미늄 산화물, 하프늄 산화물 등) 및 이들의 실리케이트들, 및 유기 절연 재료들을 포함하지만, 이들로 제한되지 않는다. 전기 전도성 층들(34)을 위해 채용될 수 있는 전도성 재료들은 도핑된 반도체 재료, 원소 금속들, 금속간 합금들, 적어도 하나의 원소 금속의 전도성 질화물들, 적어도 하나의 금속의 실리케이트, 전도성 탄소 동소체들, 유기 전도성 재료들, 및 이들의 조합물들을 포함하지만, 이들로 제한되지 않는다. 예를 들어, 전기 전도성 층들(34)의 제2 재료는 도핑된 폴리실리콘, 텅스텐, 텅스텐 질화물, 탄탈륨, 탄탈륨 질화물, 티타늄, 티타늄 질화물, 코발트, 구리, 알루미늄, 이들의 합금, 또는 이들의 조합물일 수 있다.
일 실시예에서, 절연체 층들(32)은 실리콘 산화물 또는 유기 실리케이트 유리를 포함할 수 있고, 전기 전도성 층들(34)은 상승된 온도에서 열 어닐링을 통해 도핑된 폴리실리콘으로 후속하여 변환될 수 있는 도핑된 폴리실리콘 또는 도핑된 비정질 실리콘을 포함할 수 있다. 절연체 층들(32)의 제1 재료는, 예를 들어, 화학 기상 증착(chemical vapor deposition)(CVD)에 의해 퇴적될 수 있다. 예를 들어, 비도핑된 실리케이트 유리 또는 도핑된 실리케이트 유리가 절연체 층들(32)을 위해 채용되는 경우, 테트라에틸 오르토실리케이트(tetraethyl orthosilicate)(TEOS)가 CVD 프로세스를 위한 전구체 재료로서 채용될 수 있다. 전기 전도성 층들(34)의 제2 재료는, 예를 들어, 물리 기상 증착(PVD; 스퍼터링), 화학 기상 증착, 전기 도금, 무전해 도금, 또는 이들의 조합들에 의해 퇴적될 수 있다. 대안적으로, 전기 전도성 층들(34)의 제2 재료는 절연체 층들(32) 및 희생 재료 층들(예를 들어, 실리콘 질화물 층들 또는 폴리실리콘 층들)의 교번 스택의 형성, 측방향 리세스들을 형성하기 위한 절연체 층들(32)에 대한 희생 재료 층의 선택적 제거, 및 예를 들어 화학 기상 증착에 의한 리세스들 내의 전도성 재료의 퇴적에 의해 퇴적될 수 있다. 본 명세서에서 사용되는 바와 같이, 제2 재료에 대한 제1 재료의 "선택적 제거"는 제2 재료에 선택적인 제1 재료의 제거를 지칭한다. 본 명세서에서 사용되는 바와 같이, 제1 재료의 제거는 제거 프로세스가 제2 재료의 제거 레이트의 적어도 2배인 레이트로 제1 재료를 제거하는 경우 제2 재료에 "선택적"이다. 제2 재료의 제거 레이트에 대한 제1 재료의 제거 레이트의 비율은 본 명세서에서 제2 재료에 대한 제1 재료에 대한 제거 프로세스의 "선택도"라고 지칭된다.
전기 전도성 층들(34)은 후속하여 형성될 모놀리식 3차원 NAND 스트링 메모리 디바이스들의 제어 게이트 전극들로서 기능하도록 적합하게 패터닝될 수 있다. 전기 전도성 층들(34)은 기판(8)의 주 표면(9)에 실질적으로 평행하게 연장되는 스트립 형상을 갖는 부분을 포함할 수 있다.
절연체 층들(32) 및 전기 전도성 층들(34)의 두께들은 15 nm 내지 100 nm의 범위 내일 수 있지만, 각각의 절연체 층(32)에 대해 그리고 각각의 전기 전도성 층(34)에 대해 더 얇은 두께 및 더 두꺼운 두께가 채용될 수 있다. 절연체 층들(32) 중에서의 최상부 층은 아래에 놓인 절연체 층들(32)보다 더 두꺼운 두께를 가질 수 있다. 절연체 층(32)과 전기 전도성 층(34)의 쌍들의 반복 횟수는 2 내지 1,024, 그리고 전형적으로 8 내지 256의 범위 내일 수 있지만, 더 큰 반복 횟수가 또한 채용될 수 있다.
리소그래피 방법들과 적어도 하나의 이방성 에칭의 조합에 의해 교번 스택(30)을 통해 메모리 개구부들의 어레이가 형성될 수 있다. 예를 들어, 리소그래피 노광 및 현상에 의해 포토레지스트 층(도시되지 않음)이 교번 스택(30) 위에 형성되고 리소그래피 방식으로 패터닝되어 그 내부에 복수의 개구부들을 형성할 수 있다. 포토레지스트 층의 패턴이 적어도 하나의 이방성 에칭에 의해 교번 스택(30)을 통해 그리고 임의로 기판 반도체 층(10)의 상위 부분으로 전사되어 메모리 개구부의 어레이, 즉, 메모리 요소들의 어레이를 형성하기 위해 후속하여 채용되는 개구부들을 형성할 수 있다. 교번 스택(30)의 재료들을 통해 에칭하기 위해 채용되는 이방성 에칭 프로세스의 화학물질은 교번 스택(30)에서 제1 및 제2 재료들의 에칭을 최적화하도록 교번할 수 있다. 이방성 에칭은, 예를 들어, 일련의 반응성 이온 에칭들일 수 있다. 임의로, 희생 에칭 정지 층(도시되지 않음)이 교번 스택(30)과 기판(8) 사이에 채용될 수 있다. 메모리 개구부들의 측벽들은 실질적으로 수직일 수 있거나, 또는 테이퍼 형성될 수 있다.
일 실시예에서, 기판 반도체 층(10)으로의 오버에칭은 기판 반도체 층(10)의 상부 표면들이 물리적으로 노출된 후에 임의로 수행될 수 있다. 오버에칭은 기판(8)의 주 표면(9)을 포함하는 수평 평면으로부터, 즉, 기판 반도체 층(10)의 상부 표면으로부터 메모리 홀들 아래에 리세스들을 형성할 수 있다. 리세스 깊이는, 예를 들어, 1 nm 내지 50 nm의 범위 내일 수 있지만, 더 얇은 리세스 깊이 및 더 두꺼운 리세스 깊이가 또한 채용될 수 있다. 오버에칭은 임의적이고, 생략될 수 있다.
메모리 개구부들 각각은 기판(8)의 주 표면(9)에 실질적으로 수직으로 연장되는 측벽(또는 복수의 측벽들)을 포함할 수 있고, 교번 스택(30)의 물리적으로 노출된 측벽 표면들에 의해 규정된다. 일 실시예에서, 기판 반도체 층(10)의 리세스된 부분들의 측벽들은 메모리 개구부들의 측벽들과 수직으로 일치할 수 있다. 본 명세서에서 사용되는 바와 같이, 제1 표면은 제1 표면 및 제2 표면 양측 모두를 포함하는 수직 평면이 존재하는 경우, 제2 표면과 "수직으로 일치"한다. 그러한 수직 평면은 수평 곡률을 가질 수도 있거나 또는 갖지 않을 수도 있지만, 수직 방향을 따라서는 어떠한 곡률도 포함하지 않는다, 즉, 위 아래로 일직선으로 연장된다.
메모리 필름 층, 반도체 채널 층, 그리고 임의로, 유전체 충전 재료 층은 메모리 개구부들에 그리고 교번 스택(30) 위에 순차적으로 퇴적될 수 있다. 메모리 필름 층은 블로킹 유전체 층, 전하 저장 층, 및 터널 유전체 층의, 한 면으로부터 다른 면으로의, 스택을 포함할 수 있다. 따라서, 블로킹 유전체 층, 전하 저장 층, 터널 유전체 층, 반도체 채널 층, 및 임의적인 유전체 충전 재료 층은 순차적으로 퇴적되어 메모리 홀들을 충전할 수 있다.
블로킹 유전체 층은 전하 저장 층으로부터 후속하여 형성될 전하 저장 영역들과 전기 전도성 층들(34) 사이의 제어 게이트 유전체의 유전체 재료(들)로서 기능할 수 있는 하나 이상의 유전체 재료 층들을 포함할 수 있다. 블로킹 유전체 층은 실리콘 산화물, 유전체 금속 산화물, 유전체 금속 산질화물, 또는 이들의 조합물을 포함할 수 있다.
전하 저장 층은 전하 트래핑 재료를 포함하는데, 이 전하 트래핑 재료는, 예를 들어, 실리콘 질화물 또는 전도성 재료 예컨대 도핑된 폴리실리콘 또는 금속성 재료일 수 있다. 일 실시예에서, 전하 저장 층은 실리콘 질화물을 포함한다. 전하 저장 층은 균질한 조성물의 단일 전하 저장 층으로서 형성될 수 있거나, 또는 다수의 전하 저장 재료 층들의 스택을 포함할 수 있다. 다수의 전하 저장 재료 층들이, 채용되는 경우, 전도성 재료들 및/또는 반도체 재료들을 포함하는 복수의 이격된 플로팅 게이트 재료 층들을 포함할 수 있다. 대안적으로 또는 추가적으로, 전하 저장 층은 하나 이상의 실리콘 질화물 세그먼트들과 같은 절연 전하 트래핑 재료를 포함할 수 있다. 대안적으로, 전하 저장 층은, 예를 들어, 루테늄 나노 입자들일 수 있는 금속 나노 입자들과 같은 전도성 나노 입자들을 포함할 수 있다.
터널 유전체 층은 적합한 전기 바이어스 조건들 하에서 전하 터널링이 수행될 수 있게 하는 유전체 재료를 포함한다. 전하 터널링은 형성될 모놀리식 3차원 NAND 스트링 메모리 디바이스의 동작 모드에 따라 파울러-노드하임(Fowler-Nordheim) 터널링 유도 전하 전송에 의해 또는 핫-캐리어 주입(hot-carrier injection)을 통해 수행될 수 있다. 터널링 유전체 층은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물들, 유전체 금속 산화물들(예컨대, 알루미늄 산화물 및 하프늄 산화물), 유전체 금속 산질화물들, 유전체 금속 실리케이트들, 이들의 합금들, 및/또는 이들의 조합물들을 포함할 수 있다.
반도체 채널 층은 다결정 반도체 재료, 또는 상승된 온도에서 후속하여 어닐링되어 다결정 반도체 재료를 형성할 수 있는 비정질 반도체 재료를 포함한다. 반도체 채널 층을 위해 채용될 수 있는 반도체 재료들은 실리콘, 게르마늄, 실리콘-게르마늄 합금, 실리콘-탄소 합금, 실리콘-게르마늄-탄소 합금, III-V 화합물 반도체 재료, II-VI 화합물 반도체 재료, 유기 반도체 재료, 또는 이들의 조합물을 포함하지만, 이들로 제한되지 않는다. 반도체 채널 층은 화학 기상 증착(CVD) 또는 원자 층 퇴적(atomic layer deposition)(ALD)과 같은 등각 퇴적 프로세스에 의해 형성될 수 있다. 반도체 채널 층의 두께는 3 nm 내지 30 nm의 범위 내일 수 있지만, 더 얇은 두께 및 더 두꺼운 두께가 또한 채용될 수 있다. 반도체 채널 층은 도핑된 반도체 재료를 포함할 수 있다. 도핑된 반도체 재료는 p-도핑 또는 n-도핑, 즉, p-타입 전기 도펀트들 또는 n-타입 전기 도펀트들로 도핑될 수 있다.
임의로, 유전체 충전 재료 층은 유전체 재료, 예컨대, 실리콘 산화물, 유기 실리케이트 유리(OSG), 스핀-온 유전체 재료, 3.0 미만의 유전 상수를 갖는 로우-k(low-k) 유전체 재료, 또는 이들의 조합물을 포함한다. 일 실시예에서, 유전체 충전 재료 층은 비도핑된 실리콘 산화물을 포함한다. 유전체 충전 재료 층은, 예를 들어, 화학 기상 증착 및/또는 스핀 코팅에 의해 퇴적될 수 있다. 유전체 충전 재료 층에 대한 퇴적된 유전체 재료의 양은 각각의 메모리 개구부의 전체 캐비티가 퇴적된 유전체 재료로 충전되도록 선택된다.
블로킹 유전체 층, 메모리 필름 층, 및 임의적인 유전체 충전 재료 층의 부분들은, 예를 들어, 화학적 기계적 평탄화(chemical mechanical planarization)(CMP), 리세스 에칭, 또는 이들의 조합에 의해 교번 스택(30)의 상부 표면 위에서 제거될 수 있다. 메모리 홀 내의 메모리 필름 층의 각각의 잔류 부분은 메모리 필름(22)을 구성한다. 메모리 개구부 내의 반도체 채널 층의 각각의 잔류 부분은 수직 반도체 채널(24)을 구성한다. 메모리 홀 내의 유전체 충전 재료 층의 각각의 잔류 부분은 유전체 코어(26)를 구성한다. 메모리 필름(22), 수직 반도체 채널(24), 및 유전체 코어(26)의 인접한 세트는 메모리 요소들의 수직 컬럼인 메모리 스택 구조체(20)를 집합적으로 구성한다. 본 명세서에서 사용되는 바와 같이, 메모리 요소는 메모리 비트("0" 또는 "1")에 대한 정보를 저장하는 것이 가능한 구조체이다. 일 실시예에서, 제어 게이트 전극과 관련하여, 하나의 레벨에 위치된 제어 게이트 전극에 근접한 하나의 레벨 내의 수직 반도체 채널(24)의 섹션 및 메모리 필름(22)의 섹션은 메모리 요소 또는 "메모리 셀"을 구성한다. 메모리 요소들의 수직 스택은 메모리 스택 구조체인 메모리 스택 구조체(20)를 구성한다. 일 실시예에서, 메모리 스택 구조체들(20)의 어레이는 NAND 스트링들의 어레이일 수 있다.
유전체 코어들(26)의 상부 부분들은 최상부 절연체 층(32)의 유전체 재료에 선택적인 에칭에 의해 캐비티들을 형성하도록 리세스될 수 있다. 일 실시예에서, 에칭은 수직 반도체 채널들(24)에 선택적일 수 있다. 도핑된 반도체 재료 부분이 각각의 캐비티 내에 형성되어 드레인 영역들(58)을 형성한다. 각각의 드레인 영역(58)은 수직 반도체 채널(24)과 접촉한다. 수직 반도체 채널들(24)은 진성이거나 또는 도핑될 수 있다. 수직 반도체 채널들(24)이 도핑되는 경우, 기판 반도체 층(10) 내의 소스 영역들(도시되지 않음) 및 메모리 개구부들 내의 드레인 영역들(58)은 수직 반도체 채널들(24)의 전도성 타입의 반대인 전도성 타입을 가질 수 있다. 예를 들어, 수직 반도체 채널들(24)이 p-도핑된 반도체 재료를 포함하는 경우, 소스 영역들 및 드레인 영역들(58)은 n-도핑된 반도체 재료들을 가질 수 있다. 수직 반도체 채널들(24)이 n-도핑된 반도체 재료를 포함하는 경우, 소스 영역들 및 드레인 영역들(58)은 p-도핑된 반도체 재료들을 가질 수 있다. 대안적으로, 기판 반도체 층(10) 내의 소스 영역들(도시되지 않음) 및 메모리 개구부들 내의 드레인 영역들(58)은 수직 반도체 채널들(24)과 동일한 전도성 타입을 가질 수 있다. 일 실시예에서, 각각의 드레인 영역(58)의 최상부 표면은 최상부 절연체 층(32)의 상부 표면과 동일 평면 상에 있을 수 있다. 각각의 드레인 영역(58)의 최하부 표면은 최상부 절연체 층(32)의 최하부 표면을 포함하는 수평 평면 위에 위치될 수 있다.
제1 예시적인 구조체는 기판(8) 위에 유닛 디바이스 구조체들의 어레이를 포함하는 3차원 반도체 디바이스를 포함한다. 유닛 디바이스 구조체들 각각은 메모리 스택 구조체(20) 및 드레인 영역(58)을 포함할 수 있다. 각각의 메모리 스택 구조체(20)는 기판(8)의 상부 표면에 수직인 수직 방향을 따라 연장되는 적어도 일부를 갖는 수직 반도체 채널(24)을 포함한다. 각각의 드레인 영역(58)은 수직 반도체 채널(24)의 상단부와 접촉한다. 3차원 반도체 디바이스는 복수의 메모리 스택 구조체들(20)을 측방향으로 둘러싸는 전기 전도성 층들(34)(제어 게이트 전극들일 수 있음) 및 절연체 층들(32)의 교번 스택(30)을 더 포함한다.
일 실시예에서, 기판(8)은 실리콘 기판을 포함할 수 있고, 3차원 반도체 디바이스는 실리콘 기판 위에 위치되는 모놀리식 3차원 NAND 스트링을 포함하는 NAND 스트링들의 모놀리식 3차원 어레이를 포함할 수 있다. 예를 들어, NAND 스트링들의 3차원 어레이의 제1 디바이스 레벨에 위치되는 적어도 하나의 메모리 셀은 NAND 스트링들의 3차원 어레이의 제2 디바이스 레벨에서의 다른 메모리 셀 위에 위치될 수 있다. 실리콘 기판은 적어도 하나의 메모리 셀에 대한 드라이버 회로를 포함하는 집적 회로를 포함할 수 있다.
교번 스택(30)을 통해 연장되는 후면 트렌치들이 그 내부에 각각의 벽 형상 비아 구조체들(176)을 형성하도록 제공될 수 있다. 각각의 후면 트렌치는 균일한 폭을 가질 수 있고 제1 수평 방향을 따라 측방향으로 연장될 수 있다. 따라서, 각각의 벽 형상 비아 구조체(176)는 제1 수평 방향을 따라 불변인 실질적으로 균일한 두께를 갖는 플레이트의 형태를 가질 수 있다. 각각의 벽 형상 비아 구조체(176)는 수직 측벽을 가질 수 있거나, 또는 수직 방향을 따라 테이퍼를 가질 수 있다. 소스 영역(12)은 각각의 후면 트렌치의 하부에 형성될 수 있다. 일 실시예에서, 소스 영역들(12)은 드레인 영역들(58)과 동일한 전도성 타입을 가질 수 있다. 일 실시예에서, 소스 영역들(12) 및 드레인 영역들(58)은 p-도핑된 영역들일 수 있다. 다른 실시예에서, 소스 영역들(12) 및 드레인 영역들(58)은 n-도핑된 영역들일 수 있다. 반도체 채널이 각각의 드레인 영역(58)과 인접한 소스 영역(12) 사이에 제공된다. 각각의 반도체 채널은 수직 반도체 채널(24), 및 그 수직 반도체 채널(24)의 최하부 부분과 인접한 소스 영역(12) 사이의 기판 반도체 층(10)의 부분인 수평 반도체 채널을 포함한다.
절연 스페이서(174)가, 예를 들어, 절연 재료 층의 등각 퇴적 및 이방성 에칭에 의해 각각의 후면 트렌치 내에 형성될 수 있다. 각각의 후면 트렌치의 주변부에서의 등각 절연 재료 층의 각각의 잔류 부분은 절연 스페이서(174)를 구성한다. 각각의 소스 영역들(12)과 접촉할 수 있는 후면 콘택 비아 구조체들(176)을 형성하기 위해 후면 트렌치들의 잔류 체적들에 적어도 하나의 전도성 재료가 퇴적된다. 각각의 후면 콘택 비아 구조체(176)는 제1 수평 방향을 따라 측방향으로 연장될 수 있다. 메모리 스택 구조체들(20)은 인접한 쌍들의 후면 콘택 비아 구조체들(176) 사이에 위치되는 그룹들로 배열될 수 있다. 따라서, 메모리 스택 구조체들(20)의 그룹은 각각의 인접한 쌍의 후면 콘택 비아 구조체들(176) 사이에 제공될 수 있다.
인접한 쌍의 후면 콘택 비아 구조체들(176) 사이의 메모리 스택 구조체들(20)의 각각의 그룹은 어레이 구성으로 배열될 수 있다. 일 실시예에서, 인접한 쌍의 후면 콘택 비아 구조체들(176) 사이의 메모리 스택 구조체들(20)의 각각의 그룹은 제1 길이 방향을 따라 주기적으로 포지셔닝되는 메모리 스택 구조체들(20)의 로우들로서 배열될 수 있다. 일 실시예에서, 메모리 스택 구조체들(20)의 로우들은 제1 수평 방향에 수직일 수 있는 제2 수평 방향을 따라 균일한 피치를 가질 수 있다. 일 실시예에서, 메모리 스택 구조체들(20)의 로우들은 각각의 메모리 스택 구조체(20)의 축(즉, 각각의 메모리 스택 구조체(20)의 기하학적 중심을 통과하는 수직 라인)이 평면도에서(즉, 하향식(top-down)으로 보았을 때) 육각형 어레이의 정점들에 있도록 육각형의 주기적인 어레이를 형성할 수 있다. 일 실시예에서, 각각의 인접한 쌍의 벽 형상 비아 구조체들(176) 사이의 메모리 스택 구조체들(20)의 로우들의 개수는 4, 5, 6, 7, 8, 9, 10, 11, 또는 12일 수 있다. 일 실시예에서, 각각의 인접한 쌍의 벽 형상 비아 구조체들(176) 사이의 메모리 스택 구조체들(20)의 로우들의 개수는 하기에 설명되는 전기적 단락들을 회피함에 있어서의 이점을 제공하기 위해 5일 수 있다.
위에 놓인 금속 인터커넥트 구조체는 메모리 스택 구조체들(20)의 어레이 위에 형성될 수 있다. 예를 들어, 적어도 하나의 유전체 재료 층이 임의로 메모리 스택 구조체들(20)의 어레이 및 교번 스택(30)의 상부 표면들 위에 형성될 수 있다. 교번 스택의 상부 표면 상에 퇴적된 적어도 하나의 유전체 재료 층은 본 명세서에서 적어도 하나의 필러 레벨 유전체 캡 층(61, 63)이라고 지칭된다. 적어도 하나의 필러 레벨 유전체 캡 층(61, 63) 각각은 필러 레벨에 형성되는 유전체 재료 층이다. 본 명세서에서 사용되는 바와 같이, "필러 레벨"은 메모리 스택 구조체들(20)의 드레인들(58)과 접촉하는 콘택 필러들을 포함하는 레벨을 지칭한다. 본 명세서에서 사용되는 바와 같이, "필러 레벨" 요소는 필러 레벨의 위치에 형성되는 요소를 지칭한다. 적어도 하나의 필러 레벨 유전체 캡 층(61, 63)은 교번 스택(30) 전체, 메모리 스택 구조체들(20)의 어레이, 및 드레인 영역들(58)을 커버하는 적어도 하나의 캡 층으로서 기능한다. 적어도 하나의 필러 레벨 유전체 캡 층(61, 63) 각각은 필러 레벨에 존재하는 유전체 재료 층이다. 대안적으로, 적어도 하나의 필러 레벨 유전체 캡 층(61, 63)은 생략될 수 있다.
일 실시예에서, 적어도 하나의 필러 레벨 유전체 캡 층(61, 63)은 제1 유전체 재료를 포함하는 제1 필러 레벨 유전체 캡 층(61) 및 제2 유전체 재료를 포함하는 제2 필러 레벨 유전체 캡 층(63)을 포함할 수 있다. 제1 및 제2 유전체 재료들 중 적어도 하나는 제2 유전체 재료 위에서부터 희생 유전체 층을 제거하는 후속 프로세스 동안 에칭 정지 재료인 것으로 선택될 수 있다. 일 실시예에서, 제1 유전체 재료는 실리콘 산화물 또는 유기 실리케이트 유리(OSG)일 수 있고, 제2 유전체 재료는 실리콘 질화물 또는 질소 도핑된 유기 실리케이트 유리일 수 있다. 일 실시예에서, 제1 및 제2 필러 레벨 유전체 캡 층들(61, 63) 각각은 3 nm 내지 60 nm의 범위 내의 두께를 가질 수 있지만, 더 얇은 두께 및 더 두꺼운 두께가 또한 채용될 수 있다.
유전체 재료 층은 제1 및 제2 필러 레벨 유전체 캡 층들(61, 63) 위에 형성된다. 유전체 재료 층은 본 명세서에서 필러 레벨 유전체 재료 층(64)이라고 지칭된다. 필러 레벨 유전체 재료 층(64)은 적어도 하나의 필러 레벨 유전체 캡 층(61, 63) 위에 또는 적어도 하나의 필러 레벨 유전체 캡 층(61, 63)이 존재하지 않는 경우에는 교번 스택(30) 위에 형성될 수 있다. 필러 레벨 유전체 재료 층(64)은 화학 기상 증착 또는 스핀 코팅에 의해 형성될 수 있다. 필러 레벨 유전체 재료 층(64)의 두께는 200 nm 내지 1,000 nm의 범위 내일 수 있지만, 더 얇은 두께 및 더 두꺼운 두께가 또한 채용될 수 있다.
일 실시예에서, 필러 레벨 유전체 재료 층은 실리콘 산화물계 유전체 재료와 같은 3.0 내지 3.9의 범위 내의 유전 상수를 갖는 유전체 재료를 가질 수 있다. 3.0 내지 3.9의 범위 내의 유전 상수를 갖는 예시적인 유전체 재료들은 비도핑된 실리케이트 유리 및 다양한 도핑된 실리케이트 유리들을 포함한다. 일 실시예에서, 필러 레벨 유전체 재료 층(64)은 3.0 미만의 유전 상수를 가질 수 있다. 일 실시예에서, 필러 레벨 유전체 재료 층(64)의 로우-k 유전체 재료는 플루오르화 유리, 수소 실세스퀴옥산, 알킬 실세스퀴옥산, 스핀-온 방향족 폴리머, 폴리이미드, 플루오르화 폴리이미드, 도핑된 또는 비도핑된 파릴렌, B-스테이지 폴리머, 도핑된 또는 비도핑된 다이아몬드형 탄소, 다이아몬드형 탄소, 도핑된 또는 비도핑된 비정질 탄소, 폴리테트라플루오로에틸렌(PTFE), 크세로겔, 에어로겔, 및 이들의 다공성 변이체들로부터 선택되는 재료일 수 있다.
후속하여, 포토레지스트 층(도시되지 않음), 그리고 임의로 반사방지 코팅 층(도시되지 않음)이 필러 레벨 유전체 재료 층(64)의 상부 표면 위에 형성될 수 있고, 리소그래픽 방식으로 패터닝되어 그 내부에 개구부들의 어레이를 형성한다. 개구부들의 패턴은 후속하여 형성될 콘택 필러들의 패턴과 실질적으로 동일할 수 있다. 포토레지스트 층의 패턴은 필러 레벨 유전체 재료 층(64) 그리고, 존재한다면, 적어도 하나의 필러 레벨 유전체 캡 층(61, 63)을 통해 전사되어 복수의 필러 캐비티들(66)을 형성한다.
도 1b를 참조하면, 필러 캐비티들(66) 내에 그리고 필러 레벨 유전체 재료 층(64)의 상부 표면 위에 전도성 재료를 퇴적시키고, 후속하여 필러 레벨 유전체 재료 층(64)의 상부 표면 위에서부터 퇴적된 전도성 재료의 부분을 제거함으로써, 복수의 콘택 필러들(68)이 복수의 필러 캐비티들(66) 내에 형성될 수 있다. 동일한 전도성 재료가 본 개시내용의 제1 및 제2 실시예들에서와 같이 복수의 콘택 필러들(68)을 형성하기 위해 채용될 수 있다. 추가로, 본 개시내용의 제1 및 제2 실시예들에서와 동일한 방법이 전도성 재료를 퇴적시키고 평탄화하기 위해 채용될 수 있다. 복수의 전도성 필러들(68)은 필러 레벨 유전체 재료 층(64) 그리고, 존재한다면, 적어도 하나의 필러 레벨 유전체 캡 층(61, 63)을 통해 그리고 드레인 영역들(58) 상에 직접 형성될 수 있다. 복수의 콘택 필러들(68) 각각은 수직 방향을 따른 병진 하에서 불변인 수평 단면 형상을 가질 수 있다. 일 실시예에서, 복수의 콘택 필러들(68) 각각은 실질적으로 원통형 형상을 가질 수 있다. 대안적으로, 복수의 콘택 필러들(68)은 반전된 절두체(frustum)들의 형상들을 가질 수 있다.
복수의 콘택 필러들(68) 및 필러 레벨 유전체 재료 층(64)에 의해 충전되는 균질한 조성물의 연속 체적을 포함하는 필러 레벨 구조체가 형성된다. 필러 레벨 유전체 재료 층(64)은 드레인 영역들(58)과 접촉하는 복수의 콘택 필러들(68)을 측방향으로 둘러싸고 있다. 필러 레벨 유전체 재료 층(64)의 연속 체적은 복수의 콘택 필러들(68)의 하부 부분들과 접촉하는 적어도 하나의 필러 레벨 유전체 캡 층(61, 63)의 최상부 표면 위에 위치된다. 연속 체적(균질한 조성물을 가질 수도 있거나 또는 갖지 않을 수도 있음)의, 즉, 필러 레벨 유전체 재료 층(64)의 유전 상수는 3.9 이하일 수 있다. 일 실시예에서, 필러 레벨 유전체 재료 층(64)의 유전 상수는 3.0 미만일 수 있다. 균질한 조성물의 연속 체적은 복수의 필러들(68)의 형성 후에 필러 레벨 유전체 재료 층(64)의 잔류 부분을 포함할 수 있다.
필러 레벨 유전체 재료 층(64)이 비도핑된 실리케이트 유리를 포함하는 경우, 필러 레벨 유전체 재료 층(64)의 유전 상수는 약 3.9일 수 있다. 필러 레벨 유전체 재료 층(64)이 플루오르화 유리를 포함하는 경우, 필러 레벨 유전체 재료 층(64)의 유전 상수는 약 2.8일 수 있다. 필러 레벨 유전체 재료 층(64)이 실세스퀴옥산 또는 알킬 실세스퀴옥산을 포함하는 경우, 필러 레벨 유전체 재료 층(64)의 유전 상수는 약 2.7일 수 있다. 필러 레벨 유전체 재료 층(64)이 스핀-온 방향족 폴리머를 포함하는 경우, 필러 레벨 유전체 재료 층(64)의 유전 상수는 약 2.0일 수 있다. 필러 레벨 유전체 재료 층(64)이 폴리이미드를 포함하는 경우, 필러 레벨 유전체 재료 층(64)의 유전 상수는 약 2.9일 수 있다. 필러 레벨 유전체 재료 층(64)이 플루오르화 폴리이미드를 포함하는 경우, 필러 레벨 유전체 재료 층(64)의 유전 상수는 약 2.3일 수 있다. 필러 레벨 유전체 재료 층(64)이 도핑된 또는 비도핑된 파릴렌을 포함하는 경우, 필러 레벨 유전체 재료 층(64)의 유전 상수는 약 2.7일 수 있다. 필러 레벨 유전체 재료 층(64)이 B-스테이지 폴리머를 포함하는 경우, 필러 레벨 유전체 재료 층(64)의 유전 상수는 약 2.6일 수 있다. 필러 레벨 유전체 재료 층(64)이 도핑된 또는 비도핑된 다이아몬드형 탄소, 다이아몬드형 탄소, 또는 도핑된 또는 비도핑된 비정질 탄소를 포함하는 경우, 필러 레벨 유전체 재료 층(64)의 유전 상수는 약 2.7일 수 있다. 필러 레벨 유전체 재료 층(64)이 폴리테트라플루오로에틸렌(PTFE)을 포함하는 경우, 필러 레벨 유전체 재료 층(64)의 유전 상수는 약 1.9일 수 있다. 필러 레벨 유전체 재료 층(64)이 크세로겔 또는 에어로겔과 같은 고도의 다공성 유전체 산화물 재료를 포함하는 경우, 필러 레벨 유전체 재료 층(64)의 유전 상수는 약 1.8 내지 약 2.5일 수 있다. 임의의 비다공성 유전체 재료의 다공성 버전은 일반적으로 비다공성 유전체 재료보다 더 낮은 유전 상수를 제공한다.
도 1c를 참조하면, 비아 레벨 유전체 캡 층(73)은 필러 레벨 유전체 재료 층(64)의 상부 표면 위에 퇴적될 수 있다. 비아 레벨 유전체 캡 층(73)은 비아 레벨에서 형성되는 유전체 재료 층이고, 비아 캐비티들의 후속 형성 동안 에칭 정지 층으로서 채용될 수 있다. 비아 레벨 유전체 캡 층(73)은 실리콘 산화물, 유기 실리케이트 유리(OSG), 실리콘 질화물, 질소 도핑된 유기 실리케이트 유리, 또는 이들의 스택을 포함할 수 있다. 일 실시예에서, 비아 레벨 유전체 캡 층(73)은 3 nm 내지 60 nm의 범위 내의 두께를 가질 수 있지만, 더 얇은 두께 및 더 두꺼운 두께가 또한 채용될 수 있다. 비아 레벨 유전체 캡 층(73)은 커버 절연 층, 즉, 비아 레벨에 위치된 유전체 재료 층이다. 비아 레벨 유전체 캡 층(73)의 연속 하부 표면은 필러 레벨 유전체 재료 층(64)의 평면 상부 표면과 접촉한다.
유전체 재료 층은 비아 레벨 유전체 캡 층(73) 위에 형성될 수 있다. 유전체 재료 층은 실리콘 산화물의 유전 상수인 3.9 미만의 유전 상수를 갖는 저 유전 상수 재료를 포함할 수 있다. 이러한 경우, 비아 레벨 유전체 캡 층(73) 위에 형성된 유전체 재료 층은 본 명세서에서 비아 레벨 유전체 재료 층(74)이라고 지칭된다.
비아 레벨 유전체 재료 층(74)은 3.9 미만의 유전 상수를 가질 수 있다. 일 실시예에서, 비아 레벨 유전체 재료 층(74)은 3.0 미만의 유전 상수를 가질 수 있다. 일 실시예에서, 비아 레벨 유전체 재료 층(74)의 로우-k 유전체 재료는 필러 레벨 유전체 재료 층(64)의 로우-k 유전체 재료를 위해 채용될 수 있는 임의의 유전체 재료로부터 선택될 수 있다.
포토레지스트 층(도시되지 않음), 그리고 임의로 반사방지 코팅 층(도시되지 않음)이 비아 레벨 유전체 재료 층(74)의 상부 표면 위에 형성될 수 있고, 리소그래픽 방식으로 패터닝되어 그 내부에 개구부들의 어레이를 형성한다. 개구부들의 패턴은 후속하여 형성될 콘택 비아 구조체들의 패턴과 실질적으로 동일할 수 있다. 포토레지스트 층의 패턴은 비아 레벨 유전체 재료 층(74) 및 비아 레벨 유전체 캡 층(73)을 통해 전사되어 복수의 비아 캐비티들(76)을 형성한다. 콘택 필러(68)의 상부 표면은 각각의 비아 캐비티(76)의 하부에서 물리적으로 노출될 수 있다. 일 실시예에서, 복수의 비아 캐비티들(76) 각각은 테이퍼 형상을 가질 수 있거나, 또는 실질적으로 원통형 형상을 가질 수 있다. 대안적으로, 복수의 비아 캐비티들(76)은 반전된 절두체들의 형상들을 가질 수 있다.
도 1d를 참조하면, 복수의 비아 캐비티들(76) 내에 복수의 콘택 비아 구조체들(78)이 형성될 수 있다. 복수의 콘택 비아 구조체들(78)은 복수의 콘택 필러들(68)의 상부 표면들 상에 그리고 비아 레벨 유전체 재료 층(74) 및 비아 레벨 유전체 캡 층(73)을 통해 형성될 수 있다. 복수의 콘택 비아 구조체들(78) 각각은 복수의 콘택 필러들(68)의 각각의 하나의 콘택 필러와 접촉한다. 복수의 콘택 비아 구조체들(78)을 형성하기 위해 채용될 수 있는 전도성 재료들은 제1 및 제2 실시예들에서와 동일할 수 있다. 전도성 재료의 퇴적 및 평탄화는 제1 및 제2 실시예들에서와 동일한 프로세싱 단계들을 채용하여 수행될 수 있다.
도 1e를 참조하면, 라인 레벨 유전체 캡 층(83)은 비아 레벨 유전체 재료 층(64)의 상부 표면 위에 퇴적될 수 있다. 라인 레벨 유전체 캡 층(83)은 라인 레벨에서 형성되는 유전체 재료 층이고, 라인 캐비티들의 후속 형성 동안 에칭 정지 층으로서 채용될 수 있다. 라인 레벨 유전체 캡 층(83)은 실리콘 산화물, 유기 실리케이트 유리(OSG), 실리콘 질화물, 질소 도핑된 유기 실리케이트 유리, 또는 이들의 스택을 포함할 수 있다. 일 실시예에서, 라인 레벨 유전체 캡 층(83)은 3 nm 내지 60 nm의 범위 내의 두께를 가질 수 있지만, 더 얇은 두께 및 더 두꺼운 두께가 또한 채용될 수 있다. 라인 레벨 유전체 캡 층(83)은 라인 레벨 유전체 층, 즉, 라인 레벨에 위치된 유전체 재료 층이다. 라인 레벨 유전체 캡 층(83) 콘택들의 연속 하부 표면은 비아 레벨 유전체 재료 층(74)의 평면 상부 표면과 접촉할 수 있다.
유전체 재료 층은 라인 레벨 유전체 캡 층(83) 위에 형성될 수 있다. 유전체 재료 층은 실리콘 산화물의 유전 상수인 3.9 미만의 유전 상수를 갖는 저 유전 상수 재료를 포함할 수 있다. 이러한 경우, 라인 레벨 유전체 캡 층(83) 위에 형성된 유전체 재료 층은 본 명세서에서 라인 레벨 로우-k 유전체 재료 층(84)이라고 지칭된다.
라인 레벨 로우-k 유전체 재료 층(84)은 3.9 미만의 유전 상수를 가질 수 있다. 일 실시예에서, 라인 레벨 로우-k 유전체 재료 층(84)은 3.0 미만의 유전 상수를 가질 수 있다. 일 실시예에서, 라인 레벨 로우-k 유전체 재료 층(84)의 로우-k 유전체 재료는 필러 레벨 유전체 재료 층(64) 또는 비아 레벨 유전체 재료 층(74)의 로우-k 유전체 재료를 위해 채용될 수 있는 임의의 유전체 재료로부터 선택될 수 있다.
포토레지스트 층(도시되지 않음), 그리고 임의로 반사방지 코팅 층(도시되지 않음)이 라인 레벨 로우-k 유전체 재료 층(84)의 상부 표면 위에 형성될 수 있고, 리소그래픽 방식으로 패터닝되어 그 내부에 개구부들의 어레이를 형성한다. 개구부들의 패턴은 후속하여 형성될 비트 라인들의 패턴과 실질적으로 동일할 수 있다. 포토레지스트 층의 패턴은 라인 레벨 로우-k 유전체 재료 층(84) 및 라인 레벨 유전체 캡 층(83)을 통해 전사되어 복수의 라인 캐비티들(86)을 형성한다. 콘택 비아 구조체(78)의 상부 표면은 각각의 라인 캐비티(86)의 하부에서 물리적으로 노출될 수 있다. 일 실시예에서, 복수의 라인 캐비티들(86) 각각은 실질적으로 직사각형의 수직 단면 형상을 가질 수 있다.
도 1f를 참조하면, 복수의 라인 캐비티들(86) 내에 복수의 비트 라인들(88)이 형성될 수 있다. 복수의 비트 라인들(88)은 복수의 콘택 비아 구조체들(78)의 상부 표면들 상에 그리고 라인 레벨 로우-k 유전체 재료 층(84) 및 라인 레벨 유전체 캡 층(83)을 통해 형성될 수 있다. 복수의 비트 라인들(88) 각각은 복수의 콘택 비아 구조체들(78)의 각각의 하나의 콘택 비아 구조체와 접촉한다. 복수의 비트 라인들(88)은 복수의 콘택 비아 구조체들(78)의 최상부 부분들 상에 형성된다. 복수의 비트 라인들(88)은 동일한 수평 방향을 따라 측방향으로 연장된다. 복수의 라인 캐비티들(86)을 충전하는 전도성 재료는 제1 실시예에서와 동일할 수 있다.
복수의 비트 라인들(88) 위에 유전체 재료가 등각으로 또는 비등각으로 퇴적되어 캡핑 유전체 층(93)을 형성할 수 있다. 캡핑 유전체 층(93)은 적어도 하나의 필러 레벨 유전체 캡 층(61, 63), 비아 레벨 유전체 캡 층(73), 또는 라인 레벨 유전체 캡 층(83)을 위해 채용될 수 있는 임의의 유전체 재료를 포함할 수 있다. 적어도 하나의 필러 레벨 유전체 캡 층(61, 63), 비아 레벨 유전체 캡 층(73), 또는 라인 레벨 유전체 캡 층(83)의 퇴적을 위해 채용되는 방법들은 캡핑 유전체 층(93)을 형성하기 위해 채용될 수 있다. 대안적으로, 비트 라인(88) 및 그 비트 라인(88)과 접촉하는 적어도 하나의 콘택 비아 구조체(78)의 각각의 조합 대신에 집적된 라인 및 비아 구조체들이 형성될 수 있다.
도 2 및 도 3을 참조하면, 예시적인 구조체의 절단 부분의 사시도들이 도시된다. 적어도 하나의 필러 레벨 유전체 캡 층(61, 63)과 캡핑 유전체 층(93) 사이의 다양한 유전체 재료 층들은 명료성을 위해 도시되지 않는다. 임의로, 패시베이션 유전체 층(95)이 캡핑 유전체 층(93) 위에 형성될 수 있다.
본 개시내용의 다양한 실시예들의 구조체들은 필러 레벨 구조체 내의 복수의 콘택 필러들(68)을 측방향으로 둘러싸는 균질한 조성물의 연속 체적의 존재로 인해 비트 라인들(88)과 복수의 콘택 필러들(68) 사이의 낮은 기생 용량을 제공할 수 있다. 기생 용량의 감소는 비트 라인들(88)(또는 집적된 라인 및 비아 구조체들)의 RC 지연을 감소시킬 수 있고, 예를 들어, NAND 스트링들의 모놀리식 3차원 어레이일 수 있는, 수직 메모리 스택들의 어레이를 포함할 수 있는 디바이스 구조체의 동작 속도를 증가시킬 수 있다.
아래에 놓인 콘택 필러들(68) 및 콘택 비아 구조체들(78)에 대한 비트 라인들(88)의 구성은 캐비티들이 필러 레벨 유전체 재료 층(64) 및 필러 레벨 유전체 재료 층(74) 내에 도입되는 구성들로 구현될 수 있다는 것을 이해한다.
상술된 실시예들은 임의의 하나 이상의 콘택 필러들(68), 콘택 비아 구조체들(78), 및/또는 비트 라인들과 연관된 에어 갭 또는 로우-k 유전체 재료를 포함하도록 조합될 수 있다. 따라서, 실시예들은 임의의 주어진 레벨에 대한 에어 갭 또는 로우-k 유전체 재료의 임의의 조합을 포함한다. 일 실시예는 콘택 필러들(68) 및 콘택 비아 구조체들(78)을 둘러싸고 비트 라인들(88) 사이에 위치되는 에어 갭 또는 로우-k 유전체 재료를 포함한다. 다른 실시예는 콘택 필러들(68) 및 콘택 비아 구조체들(78)을 둘러싸고 비트 라인들(88) 사이에 위치되는 에어 갭 또는 로우-k 유전체 재료를 포함한다. 다른 실시예는 콘택 필러들(68) 및 콘택 비아 구조체들(78)만을 둘러싸고 비트 라인들(88) 사이에 위치되지 않는 에어 갭 또는 로우-k 유전체 재료를 포함한다. 다른 실시예는 콘택 필러들(68)을 둘러싸고 비트 라인들(88) 사이에 위치되지만 콘택 비아 구조체들(78)을 둘러싸고 있지 않는 에어 갭 또는 로우-k 유전체 재료를 포함한다. 다른 실시예는 콘택 비아 구조체들(78)을 둘러싸고 비트 라인들(88) 사이에 위치되지만 콘택 필러들(68)을 둘러싸고 있지 않는 에어 갭 또는 로우-k 유전체 재료를 포함한다. 다른 실시예는 콘택 필러들(68)만을 둘러싸는 에어 갭 또는 로우-k 유전체 재료를 포함한다. 다른 실시예는 콘택 비아 구조체들(78)만을 둘러싸는 에어 갭 또는 로우-k 유전체 재료를 포함한다.
메모리 스택 구조체들(20)의 각각의 로우(200)는 기판(10) 내의 전기 전도성 영역과 접촉할 수 있는 한 쌍의 벽 형상 비아 구조체들(176) 사이에 위치된다. 벽 형상 비아 구조체들(176)은 제1 수평 방향을 따라 측방향으로 연장되는 슬릿 트렌치들에 위치될 수 있다. 일 실시예에서, 슬릿 트렌치들은 기판(8)의 상부 표면까지 연장될 수 있다. 이러한 경우, 벽 형상 비아 구조체들(176)은 기판(8) 내의 각각의 소스 영역(12)과 접촉하는 소스 콘택 전극들(예를 들어, 소스 로컬 인터커넥트들)로서 기능하는 전도성 구조체들일 수 있다. 일 실시예에서, 슬릿 트렌치들은 상위 전기 전도성 층들(34)(드레인-선택 게이트 전극들과 같은 상위 선택 게이트 전극들에 대응할 수 있음)을 통해서만 연장된다. 이러한 경우, 벽 형상 비아 구조체들(176)은 본질적으로 유전체 재료들로 구성되는 유전체 구조체들일 수 있다. 전기 전도성 층들(34)은 각각의 쌍의 벽 형상 비아 구조체들(176) 사이의 워드 라인 방향(제1 수평 방향과 동일할 수 있음)으로 연장되는 제어 게이트 전극들(예를 들어, 워드 라인 핑거들)일 수 있다. 워드 라인 방향은 비트 라인 방향(제2 수평 방향임)에 수직이다.
도 4a, 도 4b 및 도 4c는 4-폴디드 메모리 스택 구조체 레이아웃(4-folded memory stack structure layout)인 기준 구성을 예시한다. 다시 말해, 벽 형상 비아 구조체들(176)을 포함할 수 있는, 각각의 쌍의 인접한 슬릿 트렌치들 사이의 워드 라인 방향(제1 수평 방향)으로 연장되는 메모리 스택 구조체들(20)의 4개의 로우(200)가 있다. MH는 메모리 스택 구조체들(20)을 지칭하고, CH는 콘택 필러들(68)을 지칭한다. 비트 라인들(88)은 벽 형상 비아 구조체들(176) 위에 그리고 그것을 초과하여 제2 수평 방향을 따라 연장되지만, 비트 라인들(88)은 단순화를 위해 벽 형상 비아 구조체들(176)의 쌍 사이에서만 도시된다. 각각의 비트 라인(88)은 식별자 88##으로 라벨링되는데, 여기서 ##은 유닛 셀(UC)들의 3개의 인스턴스들 내의 12개의 메모리 스택 구조체들에 연결되는 12개의 비트 라인들에 대응하여, 각각의 비트 라인을 고유하게 식별하고 00 내지 11의 범위에 있는 두자릿수를 나타내고, 그 인스턴스들 중 하나가 도 4a에 예시된다. 각각의 콘택 필러(68)는 단지 하나의 비트 라인(88)과 전기적으로 단락되고, 각각의 비트 라인(88) 및 그 각각의 비트 라인(88)과 단락된 각각의 콘택 필러(68)를 고유하게 식별하는 두자릿수 ##이 도 4b에 도시된다.
따라서, 인접한 쌍의 슬릿 트렌치들 사이에 위치된 전기 전도성 층(34)의 부분인 각각의 워드 라인 핑거를 통해 연장되는 메모리 스택 구조체들(20)의 4개의 로우들이 있다. 4-폴디드 메모리 스택 구조체 레이아웃의 하나의 비제한적인 양태에서, 유닛 셀(UC)은 4개의 비트 라인들(88), 4개의 개별 콘택 비아 구조체들(78), 4개의 개별 콘택 필러들(68), 및 4개의 개별 메모리 스택 구조체들(20)의 섹션들을 포함하는데, 이는 각각의 5개의 비트 라인들(88)에 전기적으로 연결된다. 각각의 유닛 셀은 한 쌍의 벽 형상 비아 구조체들(176) 사이에 위치되고 제1 수평 방향을 따라 1차원의 주기적인 어레이로서 반복될 수 있다.
이러한 레이아웃에서, 유효 메모리 셀 사이즈는 다음과 같이 결정된다:
유효 메모리 셀 사이즈 = p x q / (R x N),
여기서,
p = 제1 수평 방향을 따른(즉, 워드 라인 방향으로의) 메모리 스택 구조체 피치,
q = 제2 수평 방향으로의(즉, 비트 라인 방향으로의) 인접한 벽 형상 비아 구조체들(176) 사이의 메모리 블록 영역의 폭,
R = 인접한 쌍의 벽 형상 콘택 비아 구조체들의 기하학적 중심들 사이의 메모리 스택 구조체들의 로우들의 개수, 및
N = 전기 전도성 층들(34)에 의해 구현되는 워드 라인들의 총 개수.
비용 감소를 위해, 메모리 셀 사이즈 감소가 바람직하다. 메모리 셀 사이즈를 감소시키기 위해, p 및/또는 q가 감소될 수 있거나, 및/또는 R 및 N이 증가될 수 있다. p의 감소는 본 명세서에서 "V1 단락들", 또는 "제1 비아 레벨 단락들"이라고 지칭되는 콘택 비아 구조체들(78) 중에서의 전기적 단락들의 가능성을 증가시킨다. V1 단락들에 대한 이유는, 도 4a 및 도 4c에 도시된 바와 같이, 인접한 쌍들의 콘택 비아 구조체들(78)에 대한 최단 거리를 갖는, 최소 V1 간격 영역들(75) 주위에 위치되는 대각으로 인접한 콘택 비아 구조체들(78) 사이의 보다 작은 거리로 인한 것이다. 대조적으로, 다른 영역들 내의 V1-V1 간격은 다른 인접한 쌍들의 콘택 비아 구조체들(78)에 대해 훨씬 더 크다. 예를 들어, 도 4c에 도시된 바와 같이, p가 140 nm일 때, 제1 수평 방향을 따른 V1-V1 간격은 최소 V1 간격 영역들에서 약 17.5 nm일 수 있다. 상기 계산에서, 각각의 콘택 비아 구조체(78)의 측방향 치수 및 제1 수평 방향을 따른 콘택 비아 구조체들(78) 사이의 측방향 간격은 제1 수평 방향을 따른 콘택 비아 구조체(78)의 측방향 치수에 대해 그리고 제1 수평 방향을 따른 간격에 대해 양측 모두 동일한 것으로, 즉, 140 nm/8인 것으로 가정된다. 대조적으로, 최소 V1 간격 영역(75) 외측의 제1 수평 방향을 따른 인접한 쌍들의 콘택 비아 구조체들(78)에 대한 간격은 약 52.5 nm이다.
각각의 비트 라인들(8800 내지 8811)은 벽 형상 비아 구조체들(176)의 쌍 사이의 단지 하나의 콘택 비아 구조체(78)와 접촉하고 그와 전기적으로 연결된다. 각각의 콘택 비아 구조체(78)는 벽 형상 비아 구조체들(176)의 쌍 사이의 단지 하나의 콘택 필러(68)와 접촉하고 그와 전기적으로 연결된다. 일 실시예에서, 각각의 콘택 비아 구조체(78)의 전체 면적은 아래에 놓인 필러 구조체(68)의 상부 표면과 중첩될 수 있다. 각각의 콘택 필러(68)는 아래에 놓인 메모리 스택 구조체(20)와 접촉하고 그와 전기적으로 연결된다.
도 4a 및 도 4c에 예시된 구성에서, 비트 라인들(8803 및 8804)은 최소 V1 간격 영역(75)만큼 분리되는 아래에 놓인 콘택 비아 구조체들(78)의 쌍을 통해 전기적 단락들이 발생하기 쉽다. 필요한 메모리 스택 구조체들(20)의 4개의 로우들, 콘택 필러들(68)의 4개의 로우들, 및 콘택 비아 구조체들(78)의 4개의 로우들을 채용하는 콘택 비아 구조체들(78)의 다른 4-폴디드 기하학적 배열들은 상이한 영역들에서의 최소 V1 간격 영역들(75)의 형성을 유발한다. 다시 말해, 임의의 4 폴디드 메모리 스택 구조체 패턴의 경우, 콘택 필러들의 피치 미만만큼 분리되는 인접한 쌍들의 콘택 비아 구조체들(78), 그리고 그에 따라, 콘택 비아 구조체들(78)의 레벨에서 전기적 단락들이 발생하기 쉬운 영역들이 있을 것이다.
도 5a 및 도 5b를 참조하면, 5-폴디드 메모리 스택 구조체 레이아웃인, 본 개시내용의 실시예에 따른 구성이 예시된다. 다시 말해, 벽 형상 비아 구조체들(176)을 포함할 수 있는, 각각의 쌍의 인접한 슬릿 트렌치들 사이의 워드 라인 방향(제1 수평 방향)으로 연장되는 메모리 스택 구조체들(20)의 5개의 로우(200)가 있다. 비트 라인들(88)은 벽 형상 비아 구조체들(176) 위에 그리고 그것을 초과하여 제2 수평 방향을 따라 연장되지만, 비트 라인들(88)은 단순화를 위해 벽 형상 비아 구조체들(176)의 쌍 사이에서만 도시된다. 각각의 비트 라인(88)은 식별자 88##으로 라벨링되는데, 여기서 ##은 유닛 셀(UC)들의 3개의 인스턴스들 내의 16개의 메모리 스택 구조체들에 연결되는 15개의 비트 라인들에 대응하여, 각각의 비트 라인을 고유하게 식별하고 00 내지 14의 범위에 있는 두자릿수를 나타내고, 그 인스턴스들 중 하나가 도 5a에 예시된다. 각각의 콘택 필러(68)는 단지 하나의 비트 라인(88)과 전기적으로 단락되고, 각각의 비트 라인(88) 및 그 각각의 비트 라인(88)과 단락된 각각의 콘택 필러(68)를 고유하게 식별하는 두자릿수 ##이 도 5b에 도시된다.
따라서, 인접한 쌍의 슬릿 트렌치들 사이에 위치된 전기 전도성 층(34)의 부분인 각각의 워드 라인 핑거를 통해 연장되는 메모리 스택 구조체들(20)의 5개의 로우가 있다. 5-폴디드 메모리 스택 구조체 레이아웃의 하나의 비제한적인 양태에서, 유닛 셀(UC)은 5개의 비트 라인들(88), 5개의 개별 콘택 비아 구조체들(78), 5개의 개별 콘택 필러들(68), 및 5개의 개별 메모리 스택 구조체들(20)의 섹션들을 포함하는데, 이는 각각의 5개의 비트 라인들(88)에 전기적으로 연결된다. 각각의 유닛 셀은 한 쌍의 벽 형상 비아 구조체들(176) 사이에 위치되고 제1 수평 방향을 따라 1차원의 주기적인 어레이로서 반복될 수 있다. 따라서, NAND 메모리 디바이스는 인접한 트렌치들 사이의 각각의 메모리 블록에 채널(24) 및 메모리 필름(22)으로 충전된 메모리 홀들의 적어도 5개의 로우를 포함하는 적어도 5-폴디드 구성을 갖는다.
각각의 비트 라인들(8800 내지 8815)은 벽 형상 비아 구조체들(176)의 쌍 사이의 단지 하나의 콘택 비아 구조체(78)와 접촉하고 그와 전기적으로 연결된다. 각각의 콘택 비아 구조체(78)는 벽 형상 비아 구조체들(176)의 쌍 사이의 단지 하나의 콘택 필러(68)와 접촉하고 그와 전기적으로 연결된다. 일 실시예에서, 각각의 콘택 비아 구조체(78)의 전체 면적은 아래에 놓인 필러 구조체(68)의 상부 표면과 중첩될 수 있다. 각각의 콘택 필러(68)는 아래에 놓인 메모리 스택 구조체(20)와 접촉하고 그와 전기적으로 연결된다.
각각의 유닛 셀(UC) 내에서, 5개의 비트 라인들(88)은 5개의 메모리 스택 구조체들(20), 5개의 콘택 필러들(68), 및 5개의 콘택 비아 구조체들(78) 위로 연장된다. 5개의 비트 라인들(88) 중 단지 하나만이 임의의 주어진 콘택 필러(68) 및 아래에 놓인 메모리 스택 구조체(20)에 전기적으로 연결된다. CH/MH 로우 1의 다른 인스턴스를 CH/MH 로우 5와 인접한 벽 형상 비아 구조체(176) 사이에 추가하는 것, CH/MH 로우 1 및 CH/MH 로우 2의 추가 인스턴스들을 그 순서로 CH/MH 로우 5와 인접한 벽 형상 비아 구조체(176) 사이에 추가하는 것, CH/MH 로우 1, CH/MH 로우 2, 및 CH/MH 로우 3의 추가 인스턴스들을 그 순서로 CH/MH 로우 5와 인접한 벽 형상 비아 구조체(176) 사이에 추가하는 것, 또는 CH/MH 로우들 1 내지 4의 추가 인스턴스들을 그 순서로 CH/MH 로우 5와 인접한 벽 형상 비아 구조체(176) 사이에 추가하는 것, 또는 CH/MH 로우들 1 내지 5의 추가 인스턴스들을 그 순서로 CH/MH 로우 5와 인접한 벽 형상 비아 구조체(176)에 추가하는 것 각각에 의해, 5-폴드 메모리 스택 구조체가 수정되어 6-폴드, 7-폴드, 8-폴드, 9-폴드, 또는 10-폴드 메모리 스택 구조체들을 형성할 수 있다.
본 개시내용의 양태에 따르면, 도 6에 도시된 바와 같이, 기판(8) 위에 위치되는 절연 층들(32) 및 전기 전도성 층들(34)의 교번 스택, 교번 스택을 통해 연장되고, 제1 수평 방향을 따라 연장되는 적어도 5개의 로우(200)에 배열되는 메모리 스택 구조체들(20), 콘택 비아 구조체들(78) 각각이 각각의 메모리 스택 구조체(20)의 반도체 채널(24)에 전기적으로 연결되도록 메모리 스택 구조체들(20)과 동일한 개수의 로우들에 배열되고 메모리 스택 구조체들(20) 위에 놓인 콘택 비아 구조체들(78), 및 각각의 콘택 비아 구조체(78)와 접촉하고 제1 수평 방향과는 상이한 제2 수평 방향을 따라 연장되고, 제1 수평 방향을 따라 비트 라인 피치(bp)를 갖는 비트 라인들(88)의 주기적인 어레이로서 배열되는 비트 라인들(88)을 포함하는 3차원 반도체 디바이스가 제공된다. 각각의 콘택 비아 구조체(78)의 기하학적 중심은 콘택 비아 구조체들(78)의 임의의 인접한 로우 내의 각각의 콘택 비아 구조체(78)의 기하학적 중심으로부터 제1 수평 방향을 따라 비트 라인 피치(bp)의 적어도 2배만큼 측방향으로 오프셋된다. 일 실시예에서, 인접한 비트 라인들은 가장 가까운 이웃 메모리 홀들 내의 반도체 채널들에 전기적으로 연결되지 않는다.
일 실시예에서, 3차원 반도체 디바이스는, 교번 스택을 통해 연장되고, 임의로 기판(8)과 접촉하고, 제1 수평 방향을 따라 측방향으로 연장되는 한 쌍의 벽 형상 비아 구조체들(176)(도 1a에 예시된 바와 같은 소스 콘택 구조체들과 같은 전도성 구조체들일 수 있거나, 또는 유전체 구조체들일 수 있음)을 포함할 수 있다. 메모리 스택 구조체들(20)은 벽 형상 비아 구조체들(176)의 쌍 사이에 위치될 수 있다. 동일한 로우 내에 위치되는 메모리 스택 구조체들(20)의 각각의 서브세트는 제1 수평 방향을 따라 메모리 스택 구조체 피치(p)를 갖는 주기적인 1차원 어레이로서 배열될 수 있다. 일 실시예에서, 메모리 스택 구조체 피치(p)는 벽 형상 비아 구조체들(176)의 쌍 사이의 메모리 스택 구조체들(20)의 로우들(200)의 총 개수와 비트 라인 피치(bp)와의 곱과 동일할 수 있다. 다시 말해, 5개의 로우(200)를 갖는 5-폴디드 구성의 경우, 5개의 비트 라인들(88)이 제1 수평 방향으로 1 피치(p)의 면적 내에 위치되고, 5개의 로우(200)를 갖는 6-폴디드 구성의 경우, 6개의 비트 라인들(88)이 제1 수평 방향으로 1 피치(p)의 면적 내에 위치된다는 것 등이다.
일 실시예에서, 3차원 반도체 디바이스는 드레인 영역들(58)을 포함할 수 있다. 드레인 영역들(58) 각각은 각각의 메모리 스택 구조체(20) 내의 수직 반도체 채널(24)의 상단부와 접촉할 수 있고 각각의 콘택 비아 구조체(78)와 전기적으로 단락될 수 있다. 일 실시예에서, 3차원 반도체 디바이스는 콘택 필러들(68)을 포함할 수 있다. 콘택 필러들(68) 각각은 각각의 드레인 영역(58)의 상부 표면 및 각각의 콘택 비아 구조체(78)의 하부 표면과 접촉할 수 있다.
일 실시예에서, 메모리 스택 구조체들(20) 전체는 2차원 육각형 어레이에 배열될 수 있다. 다시 말해, 메모리 스택 구조체들(20)의 축들은 평면도에서 2차원 육각형 어레이의 정점들에 위치될 수 있다. 일 실시예에서, 콘택 필러들(68) 전체는 도 5a 및 도 5b에 예시된 바와 같이 메모리 스택 구조체들의 2차원 육각형 어레이에 상응하는 2차원 육각형 어레이로서 배열될 수 있다.
도 6을 참조하면, 도 4a 및 도 4b의 기준 구성 및 도 5a 및 도 5b의 실시예 구성은 제1 수평 방향을 따라 140 nm의 동일한 메모리 스택 구조체 피치(p)를 채용하는 경우들에 대해 예시된다. 4개의 비트 라인들(88)이 140 nm의 메모리 스택 구조체 피치(p) 내에 위치되기 때문에 기준 구성에 대해 비트 라인 피치(bp)는 35 nm이다. 5개의 비트 라인들(88)이 140 nm의 메모리 스택 구조체 피치 내에 위치되기 때문에 실시예 구성에 대해 비트 라인 피치(bp)는 28 nm이다. 실시예 구성에서 비트 라인 피치(bp)가 기준 구성에 비해 감소하더라도, 제1 수평 방향을 따른 콘택 비아 구조체들(78) 사이의 최소 간격(즉, 제1 수평 방향을 따른 V1-V1 간격)이 증가한다. 콘택 비아 구조체들(78)의 폭이 양측 모두의 구성들에서 비트 라인 피치의 1/2인 경우, 제1 수평 방향을 따른 콘택 비아 구조체들(78) 사이의 최소 간격은 실시예 구성의 경우 42 nm이고, 기준 구성의 경우 17.5 nm이다. 따라서, 5-폴디드 메모리 스택 구성의 사용은 4-폴디드 메모리 스택 구성에 비해 제1 수평 방향을 따른 콘택 비아 구조체들(78) 사이의 최소 간격의 증가를 유발한다. 제1 수평 방향을 따른 콘택 비아 구조체들(78) 사이의 최소 간격의 증가는 콘택 비아 구조체들(78)을 패터닝하기 위한 보다 큰 리소그래피 마진을 제공함으로써, V1-V1 단락들을 회피하게 한다. 일반적으로 말하면, 5-폴디드 메모리 스택 구조체 구성은, 비트 라인 피치(bp)보다 더 큰, 제1 수평 방향을 따른 콘택 비아 구조체들(78) 사이의 최소 간격(즉, 제1 수평 방향을 따른 최소 V1-V1 간격)을 제공할 수 있다. 일 실시예에서, 5-폴디드 메모리 스택 구조체 구성은, 비트 라인 피치(bp)의 약 3/2인, 제1 수평 방향을 따른 콘택 비아 구조체들(78) 사이의 최소 간격을 제공할 수 있다.
도 6은 본 개시내용의 실시예 구성의 특징을 예시한다. 도 6의 좌측에 도시된 4-폴디드 메모리 스택 구조체 레이아웃의 경우, 각각의 콘택 비아 구조체(78)는 아래에 놓인 콘택 필러(68)의 기하학적 중심에 근접한 면적 내에 포지셔닝될 수 있다. 도 4a의 4-폴디드 메모리 스택 구조체 레이아웃의 최적화된 버전에서, 임의의 콘택 필러(68)의 기하학적 중심과 위에 놓여 있고 접촉하고 있는 비트 라인(88)의 근위 측벽(즉, 콘택 필러(68)의 기하학적 중심에 더 가까운 측벽) 사이의 에지 오프셋 거리(edge offset distance)(eod)는 약 8.75 nm일 수 있다. (도 6의 우측에 도시된) 도 5a의 5-폴디드 메모리 스택 구조체 레이아웃의 최적화된 버전의 경우, 임의의 콘택 필러(68)의 기하학적 중심과 위에 놓여 있고 접촉하고 있는 비트 라인(88)의 근위 측벽(즉, 콘택 필러(68)의 기하학적 중심에 더 가까운 측벽) 사이의 에지 오프셋 거리(eod)는 콘택 비아 구조체들(78)의 일부에 대해 약 21 nm일 수 있다. 게다가, 비트 라인 피치(bp)는 4-폴디드 구성에서의 35 nm로부터 5-폴디드 구성에서의 28 nm로 감소된다. 상술된 모든 치수들은 예시적인 것이고 하나의 가상적인 예의 예시를 위해 제공되며, 청구범위의 범주를 제한하는 것으로 간주되어서는 안된다는 것에 유의해야 한다.
도 7 및 도 8을 참조하면, 콘택 비아 구조체들(78)에 대한 패턴을 인쇄하기 위한 리소그래피 마진을 증가시키는 본 개시내용의 실시예가 예시된다. n이 5 이상의 정수, 예를 들어, 5, 6, 7, 8, 9, 10, 11, 또는 12 등인 n-폴디드 메모리 스택 구조체 구성이 채용될 수 있다.
최외측 로우들(201) 내의 콘택 필러들(68)은 아래에 놓인 메모리 스택 구조체(20)에 대해 그리고 위에 놓인 콘택 비아 구조체(78)에 대해 제1 수평 방향을 따라 측방향 오프셋 거리(lateral offset distance)(lod)만큼 측방향으로 시프트될 수 있다. 또한, 최외측 로우들(201) 내의 콘택 필러들(68)은 중간 로우들(200) 내의 콘택 필러들에 대해 제1 수평 방향을 따라 측방향 오프셋 거리(lod)만큼 측방향으로 시프트될 수 있다. 예시적인 예에서, 최외측 로우들(201) 내의 각각의 콘택 필러(68)는 비트 라인 피치(bp)의 10 % 내지 50 % 내에 있을 수 있다. 예를 들어, 측방향 오프셋 거리(lod)는 5 내지 15 nm의 범위 내, 예컨대 10 nm일 수 있다. 측방향 오프셋 거리(lod)의 방향은 비트 라인 방향(즉, 제2 수평 방향)에 수직인 워드 라인 방향을 따를(즉, 제1 수평 방향을 따를) 수 있다.
유한 측방향 오프셋 거리(lod)의 도입은 도 6에서 설명된 에지 오프셋 거리(eod)의 최대 값을 감소시킴으로써 콘택 필러들(68)과 콘택 비아 구조체들(78) 사이의 오버레이 요건을 완화시킬 수 있다. 구체적으로는, 최외측 로우들(201) 내의 콘택 필러들(68)은 제1 수평 방향을 따라 에지 오프셋 거리를 감소시키는 방향을 따라 시프트될 수 있다. 이러한 경우, 콘택 필러들(68)은 메모리 스택 구조체들(20)의 아래에 놓인 주기적인 구조체들(육각형의 주기적인 구조체들일 수 있음)에 대해, 그리고 위에 놓인 콘택 비아 구조체들(78)에 대해 제1 수평 방향을 따라 오프셋될 수 있다.
이러한 경우, 최외측 로우들(201)을 제외한 로우들(200) 내의 기하학적으로 인접한 콘택 필러들(68)의 임의의 트리플릿(triplet)의 기하학적 중심들은 이등변 삼각형들(T1), 즉, 2개의 동일한 변들을 갖는 삼각형들을 형성할 수 있다. 그에 대응하여, 각각의 이등변 삼각형의 꼭짓점들 사이의 제1 수평 방향을 따른 측방향 분리 거리는 메모리 스택 구조체 피치의 1/2(즉, p/2) 또는 메모리 스택 구조체 피치(p)일 수 있다.
최외측 로우(201)로부터의 적어도 하나의 콘택 필러(68)를 포함하는 기하학적으로 인접한 콘택 필러들(68)의 임의의 트리플릿의 기하학적 중심들은 부등변 삼각형들(T2), 즉, 3개의 상이한 변들을 갖는 삼각형들을 형성할 수 있다. 본 명세서에서 사용되는 바와 같이, 기하학적으로 인접한 콘택 필러들은 한 쌍의 콘택 필러들 사이에 위치된 콘택 필러를 포함하지 않는 임의의 세트의 콘택 필러들을 지칭한다. 그에 대응하여, 각각의 부등변 삼각형의 꼭짓점들 사이의 제1 수평 방향을 따른 측방향 분리 거리는 메모리 스택 구조체 피치의 1/2과 측방향 오프셋 거리의 합(즉, p/2 + lod), 메모리 스택 구조체 피치의 1/2과 측방향 오프셋 거리 사이의 차(즉, p/2 - lod), 또는 메모리 스택 구조체 피치(p)일 수 있다.
일 실시예에서, 메모리 스택 구조체들(20) 전체는 2차원 육각형 어레이에 배열될 수 있고, 메모리 스택 구조체들(20)의 최외측 로우들(201)에 위치된 메모리 스택 구조체들(20)의 서브세트 위에 놓인 각각의 콘택 필러(68)의 기하학적 중심은 도 7 및 도 8에 예시된 바와 같이 콘택 필러(68)가 전기적으로 연결되는 각각의 아래에 놓인 메모리 스택 구조체(20)의 기하학적 중심을 통과하는 축으로부터 측방향으로 오프셋될 수 있다.
일 실시예에서, 메모리 스택 구조체들(20)의 각각의 최외측 로우(201)는 제1 수평 방향을 따라 메모리 스택 구조체들(20)의 내측 로우들에 의해 형성된 육각형 2차원 어레이로부터 각각의 유한 측방향 오프셋 거리(lod)만큼 측방향으로 오프셋될 수 있다. 일 실시예에서, 메모리 스택 구조체들(20)의 2개의 최외측 로우들(201)의 측방향 오프셋들은 도 7에 예시된 바와 같이 크기가 동일하고 방향이 반대일 수 있다.
일 실시예에서, 평면도에서 콘택 필러들(68)의 최외측 로우들(201)을 제외한 로우들 내의 콘택 필러들(68)의 이웃하는 기하학적 중심들을 연결하는 각각의 삼각형은 이등변 삼각형(T1)을 형성할 수 있고, 평면도에서 최외측 로우(201) 및 최외측 로우(201)에 인접한 다른 로우 내의 콘택 필러들(68)의 이웃하는 기하학적 중심들을 연결하는 각각의 삼각형은 부등변 삼각형(T2)을 형성할 수 있다.
본 개시내용의 양태에 따르면, 기판(8) 위에 위치되는 절연 층들(32) 및 전기 전도성 층들(34)의 교번 스택, 교번 스택을 통해 연장되고, 제1 수평 방향을 따라 연장되는 적어도 5개의 로우(200, 201)를 포함하는 제1의 2차원 육각형 어레이에 배열되는 메모리 스택 구조체들(20), 및 메모리 스택 구조체들(20)과 동일한 개수의 로우들에 배열되고 메모리 스택 구조체들(20) 위에 놓인 콘택 필러들(68)을 포함하는 3차원 반도체 디바이스가 제공된다. 콘택 필러들(68) 각각은 각각의 메모리 스택 구조체(20)의 반도체 채널(24)에 전기적으로 연결될 수 있다. 최외측 로우들(201) 사이에 위치되는 콘택 필러들(68)을 포함하는 콘택 필러들(68)의 제1 서브세트는 제1의 2차원 육각형 어레이의 부분에 상응하는 제2의 2차원 육각형 어레이에 배열될 수 있다. 최외측 로우들(201)에 위치되는 콘택 필러들을 포함하는 콘택 필러들(68)의 제2 서브세트 내의 각각의 콘택 필러(68)의 기하학적 중심은 각각의 아래에 놓인 메모리 스택 구조체(20)의 기하학적 중심을 통과하는 축으로부터 측방향으로 오프셋될 수 있다.
일 실시예에서, 제2의 2차원 육각형 어레이는 제1의 2차원 육각형 어레이의 부분과 일치할 수 있다. 일 실시예에서, 교번 스택을 통해 연장되고, 임의로 기판(8)과 접촉하고, 제1 수평 방향을 따라 측방향으로 연장되는 한 쌍의 벽 형상 비아 구조체들(176)이 제공될 수 있다. 메모리 스택 구조체들(20)은 벽 형상 비아 구조체들(176)의 쌍 사이에 위치될 수 있다. 벽 형상 비아 구조체들(176)의 쌍은 (도 1a에 예시된 바와 같은 전도성 재료를 포함하는) 한 쌍의 소스 콘택 구조체들, (선택-드레인 전극들에 대한 분리기들로서 기능할 수 있는) 한 쌍의 유전체 재료 부분들, 또는 이들의 조합일 수 있다.
일 실시예에서, 3차원 반도체 디바이스는, 메모리 스택 구조체들(20)과 동일한 개수의 로우들에 배열되고 콘택 필러들(68) 위에 놓인 콘택 비아 구조체들(78)을 포함할 수 있다. 콘택 비아 구조체들(78) 각각은 아래에 놓인 콘택 필러(68)와 접촉할 수 있다. 비트 라인들(88)은 각각의 콘택 비아 구조체(78)와 접촉할 수 있고 제1 수평 방향과는 상이한 제2 수평 방향을 따라 연장될 수 있다. 비트 라인들(88) 각각은 각각의 드레인 영역(58)과 전기적으로 단락될 수 있다.
비트 라인들(88)은 제1 수평 방향을 따라 비트 라인 피치(bp)를 갖는 비트 라인들의 주기적인 어레이로서 배열될 수 있다. 일 실시예에서, 각각의 콘택 비아 구조체(78)의 기하학적 중심은 도 5a, 도 5b, 도 7, 및 도 8에 예시된 바와 같이 콘택 비아 구조체들(78)의 임의의 인접한 로우(200) 내의 각각의 콘택 비아 구조체(78)의 기하학적 중심으로부터 제1 수평 방향을 따라 비트 라인 피치(bp)의 적어도 2배만큼 측방향으로 오프셋된다.
본 개시내용의 각각의 실시예에서, 메모리 스택 구조체들(20) 각각은, 외측으로부터 내측으로, 임의적인 블로킹 유전체(메모리 필름(22)의 부분일 수 있음), (메모리 필름(22) 내의 개별 플로팅 게이트 전극들 또는 메모리 재료 층의 부분들로서 구현되는) 메모리 요소들, 터널링 유전체(메모리 필름(22)의 부분임), 및 수직 반도체 채널(24)을 포함할 수 있다. 교번 스택(32, 34)을 통해 연장되는 메모리 스택 구조체들(20)은 정확히 5개의 로우 또는 5개 초과의 로우들에 배열될 수 있다. 콘택 비아 구조체들(78)은 제2 수평 방향을 따라 연장될 수 있다. 콘택 비아 구조체들(78) 중 50 % 초과의 콘택 비아 구조체들은 각각의 아래에 놓인 메모리 스택 구조체(20)(각각의 콘택 비아 구조체(20)와의 면적 중첩을 가짐)의 기하학적 중심을 통과하는 축으로부터 측방향으로 오프셋되는 각각의 기하학적 중심을 가질 수 있다.
본 개시내용의 각각의 실시예에서, 3차원 반도체 디바이스는 기판(8) 위에 위치되는 수직 NAND 디바이스를 포함할 수 있다. 전기 전도성 층들(34)은 수직 NAND 디바이스의 (메모리 스택 구조체들(20)을 둘러싸는 부분들로서 구현되는) 각각의 워드 라인을 포함할 수 있거나, 또는 그와 전기적으로 연결될 수 있다. 기판(8)은 실리콘 기판을 포함할 수 있다. 수직 NAND 디바이스는 실리콘 기판 위에 위치되는 모놀리식 3차원 NAND 스트링들의 어레이를 포함할 수 있다. NAND 스트링들의 3차원 어레이의 제1 디바이스 레벨에서의 적어도 하나의 메모리 셀은 NAND 스트링들의 3차원 어레이의 제2 디바이스 레벨에서의 다른 메모리 셀 위에 위치될 수 있다. 실리콘 기판은 그 위에 위치되는 메모리 디바이스에 대한 드라이버 회로를 포함하는 집적 회로를 포함할 수 있다. 모놀리식 3차원 NAND 스트링들의 어레이는 복수의 반도체 채널들, 복수의 전하 저장 요소들, 및 기판(8)의 상부 표면에 실질적으로 평행하게 연장되는 스트립 형상을 갖는 복수의 제어 게이트 전극들을 포함할 수 있다. 복수의 반도체 채널들 각각의 적어도 하나의 단부 부분은 기판(8)의 상부 표면에 실질적으로 수직으로 연장될 수 있다. 각각의 전하 저장 요소는 복수의 반도체 채널들(24)의 각각의 하나의 반도체 채널에 인접하게 위치될 수 있다. 복수의 제어 게이트 전극들은 적어도 제1 디바이스 레벨에 위치되는 제1 제어 게이트 전극, 및 제2 디바이스 레벨에 위치되는 제2 제어 게이트 전극을 포함할 수 있다.
메모리 스택 구조체들에 대한 인접한 쌍들의 콘택 비아 구조체들 사이의 전기적 단락들은 메모리 스택 구조체들의 각각의 블록에 5개 이상의 메모리 스택 구조체들의 구성을 채용함으로써 최소화될 수 있다. 각각의 메모리 블록에 콘택 비아 구조체들 및 메모리 스택 구조체들의 5개 이상의 로우들을 포함하는 구성에서, 각각의 콘택 비아 구조체는 콘택 비아 구조체들의 상부 표면들과 접촉하는 비트 라인들의 비트 라인 피치의 적어도 2배만큼 이웃하는 로우들 내의 다른 콘택 비아 구조체들로부터 측방향으로 이격될 수 있다. 임의로, 메모리 스택 구조체들과 콘택 비아 구조체들 사이에 콘택 필러들이 제공될 수 있다. 콘택 필러들의 최외측 로우들은 메모리 스택 구조체들에 대해 로우 방향을 따라 측방향으로 오프셋되어 콘택 비아 구조체들의 최외측 로우들에 대한 측방향 오프셋 거리의 증가를 가능하게 할 수 있다.
본 개시내용의 실시예들은 다음의 비제한적인 이점들을 제공한다: 셀 사이즈 감소, 증가된 V1 리소그래피 마진으로 인한 보다 큰 프로세스 마진, 및 보다 높은 성능. 폴디드 메모리 스택 구조체들의 개수가 많을수록 그리고 메모리 스택 구조체 피치(p)가 작을수록 동일한 페이지 사이즈에 대해 총 워드 라인 길이가 감소되게 할 수 있다. 워드 라인 길이가 짧을수록 더 작은 RC 지연을 제공할 것이고, 판독 및 프로그램 속도가 개선될 수 있다.
전술한 것이 특정 실시예들을 언급하지만, 본 개시내용은 그렇게 제한되지 않는다는 것을 이해할 것이다. 개시된 실시예들에 대해 다양한 수정들이 이루어질 수 있고 그러한 수정들이 본 개시내용의 범주 내에 있는 것으로 의도된다는 것이 본 기술분야의 통상의 기술자에게 고려될 것이다. 특정 구조체 및/또는 구성을 채용하는 실시예가 본 개시내용에 예시되는 경우, 본 개시내용은 기능적으로 동등한 임의의 다른 호환가능한 구조체들 및/또는 구성들로 실시될 수 있다는 것을 이해하는데, 단 그러한 치환들이 명시적으로 금지되어 있지 않거나 또는 그렇지 않으면 본 기술분야의 통상의 기술자에게 불가능한 것으로 알려져 있지 않다는 조건 하에서이다. 본 명세서에 인용된 모든 공보들, 특허 출원들 및 특허들은 본 명세서에 그 전체가 참조로 포함된다.

Claims (26)

  1. 3차원 반도체 디바이스로서,
    기판 위에 위치되는 절연 층들 및 전기 전도성 층들의 교번 스택;
    상기 교번 스택을 통해 연장되고, 제1 수평 방향을 따라 연장되는 적어도 5개의 로우(row)에 배열되는 메모리 스택 구조체들;
    상기 메모리 스택 구조체들과 동일한 개수의 로우들에 배열되고 상기 메모리 스택 구조체들 위에 놓인 콘택 비아 구조체들(contact via structures) - 상기 콘택 비아 구조체들 각각은 각각의 메모리 스택 구조체의 반도체 채널에 전기적으로 연결됨 -;
    각각의 콘택 비아 구조체와 접촉하고 제1 수평 방향과는 상이한 제2 수평 방향을 따라 연장되고, 상기 제1 수평 방향을 따라 비트 라인 피치를 갖는 비트 라인들의 주기적인 어레이로서 배열되는 비트 라인들; 및
    상기 교번 스택을 통해 연장되고, 상기 제1 수평 방향을 따라 측방향으로 연장되는 한 쌍의 벽 형상 비아 구조체들
    을 포함하고,
    상기 메모리 스택 구조체들의 적어도 5개의 로우는 상기 쌍의 벽 형상 비아 구조체들 사이에 위치되는, 3차원 반도체 디바이스.
  2. 제1항에 있어서,
    각각의 콘택 비아 구조체의 기하학적 중심은 상기 콘택 비아 구조체들의 임의의 인접한 로우 내의 각각의 콘택 비아 구조체의 기하학적 중심으로부터 상기 제1 수평 방향을 따라 상기 비트 라인 피치의 적어도 2배만큼 측방향으로 오프셋되는, 3차원 반도체 디바이스.
  3. 제2항에 있어서,
    동일한 로우 내의 상기 메모리 스택 구조체들의 각각의 서브세트는 상기 제1 수평 방향을 따라 메모리 스택 구조체 피치를 갖는 주기적인 1차원 어레이로서 배열되는, 3차원 반도체 디바이스.
  4. 제3항에 있어서,
    상기 메모리 스택 구조체 피치는 상기 쌍의 벽 형상 비아 구조체들 사이의 상기 메모리 스택 구조체들의 로우들의 총 개수와 상기 비트 라인 피치와의 곱(product)과 동일한, 3차원 반도체 디바이스.
  5. 제1항에 있어서,
    드레인 영역들 - 상기 드레인 영역들 각각은 각각의 메모리 스택 구조체 내의 수직 반도체 채널의 상단부와 접촉하고 각각의 콘택 비아 구조체와 전기적으로 단락됨 - 을 더 포함하는, 3차원 반도체 디바이스.
  6. 제5항에 있어서,
    콘택 필러들 - 상기 콘택 필러들 각각은 각각의 드레인 영역의 상부 표면 및 각각의 콘택 비아 구조체의 하부 표면과 접촉함 - 을 더 포함하는, 3차원 반도체 디바이스.
  7. 제6항에 있어서,
    상기 메모리 스택 구조체들 전체는 2차원 육각형 어레이에 배열되는, 3차원 반도체 디바이스.
  8. 제7항에 있어서,
    상기 콘택 필러들 전체는 상기 메모리 스택 구조체들의 상기 2차원 육각형 어레이에 상응하는 2차원 육각형 어레이로서 배열되는, 3차원 반도체 디바이스.
  9. 제6항에 있어서,
    상기 메모리 스택 구조체들의 최외측 로우들에 위치되는 각각의 메모리 스택 구조체들의 서브세트 위에 놓인 각각의 콘택 필러의 기하학적 중심은 각각의 아래에 놓인 메모리 스택 구조체의 기하학적 중심을 통과하는 축으로부터 측방향으로 오프셋되는, 3차원 반도체 디바이스.
  10. 제6항에 있어서,
    상기 메모리 스택 구조체들의 각각의 최외측 로우는 제1 수평 방향을 따라 상기 메모리 스택 구조체들의 내측 로우들에 의해 형성된 육각형 2차원 어레이로부터 각각의 유한 측방향 오프셋 거리만큼 측방향으로 오프셋되는, 3차원 반도체 디바이스.
  11. 제10항에 있어서,
    상기 메모리 스택 구조체들의 2개의 최외측 로우들의 측방향 오프셋들은 크기가 동일하고 방향이 반대인, 3차원 반도체 디바이스.
  12. 제6항에 있어서,
    평면도(plan view)에서 상기 콘택 필러들의 최외측 로우들을 제외한 로우들 내의 콘택 필러들의 이웃하는 기하학적 중심들을 연결하는 각각의 삼각형은 이등변 삼각형을 형성하고;
    평면도에서 최외측 로우 및 상기 최외측 로우에 인접한 다른 로우 내의 콘택 필러들의 이웃하는 기하학적 중심들을 연결하는 각각의 삼각형은 부등변 삼각형을 형성하는, 3차원 반도체 디바이스.
  13. 제1항에 있어서,
    상기 메모리 스택 구조체들 각각은, 외측으로부터 내측으로, 메모리 요소들, 터널링 유전체, 및 수직 반도체 채널을 포함하는, 3차원 반도체 디바이스.
  14. 제1항에 있어서,
    상기 교번 스택을 통해 연장되는 상기 메모리 스택 구조체들은 정확히 5개의 로우에 배열되는, 3차원 반도체 디바이스.
  15. 제1항에 있어서,
    상기 콘택 비아 구조체들은 상기 제2 수평 방향을 따라 연장되는, 3차원 반도체 디바이스.
  16. 제1항에 있어서,
    상기 콘택 비아 구조체들 중 50 % 초과의 콘택 비아 구조체들은 각각의 아래에 놓인 메모리 스택 구조체의 기하학적 중심을 통과하는 축으로부터 측방향으로 오프셋되는 각각의 기하학적 중심을 갖는, 3차원 반도체 디바이스.
  17. 제1항에 있어서,
    상기 3차원 반도체 디바이스는 상기 기판 위에 위치되는 수직 NAND 디바이스를 포함하고;
    상기 전기 전도성 층들은 상기 수직 NAND 디바이스의 각각의 워드 라인을 포함하거나 상기 각각의 워드 라인에 전기적으로 연결되고;
    상기 기판은 실리콘 기판을 포함하고;
    상기 수직 NAND 디바이스는 상기 실리콘 기판 위에 위치되는 모놀리식(monolithic) 3차원 NAND 스트링들의 어레이를 포함하고;
    상기 NAND 스트링들의 3차원 어레이의 제1 디바이스 레벨에서의 적어도 하나의 메모리 셀은 상기 NAND 스트링들의 3차원 어레이의 제2 디바이스 레벨에서의 다른 메모리 셀 위에 위치되고;
    상기 실리콘 기판은 그 위에 위치되는 메모리 디바이스에 대한 드라이버 회로를 포함하는 집적 회로를 포함하고;
    상기 모놀리식 3차원 NAND 스트링들의 어레이는,
    복수의 반도체 채널들 - 상기 복수의 반도체 채널들 각각의 적어도 하나의 단부 부분은 상기 기판의 상부 표면에 실질적으로 수직으로 연장됨 -;
    복수의 전하 저장 요소들 - 각각의 전하 저장 요소는 상기 복수의 반도체 채널들의 각각의 반도체 채널에 인접하게 위치됨 -; 및
    상기 기판의 상기 상부 표면에 실질적으로 평행하게 연장되는 스트립 형상을 갖는 복수의 제어 게이트 전극들 - 상기 복수의 제어 게이트 전극들은 적어도 상기 제1 디바이스 레벨에 위치되는 제1 제어 게이트 전극, 및 상기 제2 디바이스 레벨에 위치되는 제2 제어 게이트 전극을 포함함 -
    을 포함하는, 3차원 반도체 디바이스.
  18. 3차원 반도체 디바이스로서,
    기판 위에 위치되는 절연 층들 및 전기 전도성 층들의 교번 스택;
    상기 교번 스택을 통해 연장되고, 제1 수평 방향을 따라 연장되는 적어도 5개의 로우를 포함하는 제1의 2차원 육각형 어레이에 배열되는 메모리 스택 구조체들; 및
    상기 메모리 스택 구조체들과 동일한 개수의 로우들에 배열되고 상기 메모리 스택 구조체들 위에 놓인 콘택 필러들 - 상기 콘택 필러들 각각은 각각의 메모리 스택 구조체의 반도체 채널에 전기적으로 연결됨 -
    을 포함하고,
    최외측 로우들 사이에 위치되는 콘택 필러들을 포함하는 콘택 필러들의 제1 서브세트는 상기 제1의 2차원 육각형 어레이의 부분에 상응하는 제2의 2차원 육각형 어레이에 배열되고;
    상기 최외측 로우들에 위치되는 콘택 필러들을 포함하는 콘택 필러들의 제2 서브세트 내의 각각의 콘택 필러의 기하학적 중심은 각각의 아래에 놓인 메모리 스택 구조체의 기하학적 중심을 통과하는 축으로부터 측방향으로 오프셋되는, 3차원 반도체 디바이스.
  19. 제18항에 있어서,
    상기 교번 스택을 통해 연장되고, 제1 수평 방향을 따라 측방향으로 연장되는 한 쌍의 벽 형상 비아 구조체들을 더 포함하고, 상기 메모리 스택 구조체들은 상기 쌍의 벽 형상 비아 구조체들 사이에 위치되는, 3차원 반도체 디바이스.
  20. 제18항에 있어서,
    상기 메모리 스택 구조체들과 동일한 개수의 로우들에 배열되고 상기 콘택 필러들 위에 놓인 콘택 비아 구조체들을 더 포함하고, 상기 콘택 비아 구조체들 각각은 아래에 놓인 콘택 필러와 접촉하는, 3차원 반도체 디바이스.
  21. 제20항에 있어서,
    각각의 콘택 비아 구조체와 접촉하고 상기 제1 수평 방향과는 상이한 제2 수평 방향을 따라 연장되는 비트 라인들을 더 포함하고, 상기 비트 라인들 각각은 각각의 드레인 영역과 전기적으로 단락되는, 3차원 반도체 디바이스.
  22. 제21항에 있어서,
    상기 비트 라인들은 상기 제1 수평 방향을 따라 비트 라인 피치를 갖는 비트 라인들의 주기적인 어레이로서 배열되는, 3차원 반도체 디바이스.
  23. 제22항에 있어서,
    각각의 콘택 비아 구조체의 기하학적 중심은 상기 콘택 비아 구조체들의 임의의 인접한 로우 내의 각각의 콘택 비아 구조체의 기하학적 중심으로부터 상기 제1 수평 방향을 따라 상기 비트 라인 피치의 적어도 2배만큼 측방향으로 오프셋되는, 3차원 반도체 디바이스.
  24. 3차원 NAND 디바이스로서,
    워드 라인 방향으로 연장되는 절연체 층들에 의해 분리되는 워드 라인들의 교번 스택;
    수직 반도체 채널 및 메모리 필름을 각각이 포함하는 메모리 홀들의 적어도 5개의 로우 - 상기 로우들은 한 쌍의 인접한 슬릿 트렌치들(slit trenches) 사이에서 워드 라인 방향으로 연장됨 -; 및
    비트 라인 방향으로 연장되고 상기 반도체 채널들에 전기적으로 연결되는 복수의 비트 라인들
    을 포함하는, 3차원 NAND 디바이스.
  25. 제24항에 있어서,
    인접한 비트 라인들은 가장 가까운 이웃 메모리 홀들 내의 반도체 채널들에 전기적으로 연결되지 않는, 3차원 NAND 디바이스.
  26. 제24항에 있어서,
    상기 디바이스는 각각의 메모리 블록에 메모리 홀들의 적어도 5개의 로우를 포함하는 적어도 5-폴디드 구성(five-folded configuration)을 갖는, 3차원 NAND 디바이스.
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