JP6464318B2 - 5重メモリ積層構造体構成を有する3d nandデバイス - Google Patents
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Description
本出願は、2015年10月30日出願の米国仮出願第62/248,373号及び2016年6月6日出願の米国仮出願第15/174,030号の優先権の利益を主張するものであり、上記出願の内容全体は、参照により本明細書に組み込まれる。
本明細書で使用する「ピラー段」とは、メモリ積層構造体20のドレイン58と接触する接触ピラーを含む段を指す。本明細書で使用する「ピラー段」要素とは、ピラー段の位置で形成される要素を指す。少なくとも1つのピラー段誘電キャップ層(61、63)は、交互積層体30、メモリ積層構造体20アレイ及びドレイン領域58の全体を覆う少なくとも1つのキャップ層として機能する。少なくとも1つのピラー段誘電キャップ層(61、63)のそれぞれは、ピラー段に存在する誘電材料層である。代替的に、少なくとも1つのピラー段誘電キャップ層(61、63)を省くことができる。
有効メモリ・セルのサイズ=p×q/(R×N)
のように決定され、式中、
pは、第1の水平方向(即ちワード線方向)に沿ったメモリ積層構造体のピッチであり、
qは、隣接壁形バイア構造体176の間の第2の水平方向(即ちビット線方向)におけるメモリ遮断領域の幅であり、
Rは、壁形バイア構造体の隣接対の形状中心の間のメモリ積層構造体の列数であり、
Nは、導電層34によって実装されるワード線の総数である。
以下の項目は、国際出願時の特許請求の範囲に記載の要素である。
(項目1)
基板上に位置する絶縁層及び導電層の交互積層体と、
前記交互積層体を通して延在するメモリ積層構造体であって、第1の水平方向に沿って延在する少なくとも5つの列内に配置されたメモリ積層構造体と、
前記メモリ積層構造体の列と同数で配置され、前記メモリ積層構造体に重畳する接触バイア構造体であって、前記接触バイア構造体のそれぞれは、対応する前記メモリ積層構造体の半導体チャネルに電気的に接続されている、接触バイア構造体と、
対応する前記接触バイア構造体と接触し、前記第1の水平方向とは異なる第2の水平方向に沿って延在し、前記第1の水平方向に沿ったビット線ピッチを有するビット線周期アレイとして配置されたビット線と、
前記交互積層体を通して延在し、前記第1の水平方向に沿って側方に延在する一対の壁形バイア構造体と、
を備え、
前記少なくとも5つの列のメモリ積層構造体は、前記一対の壁形バイア構造体の間に位置する、3次元半導体デバイス。
(項目2)
各接触バイア構造体の形状中心は、前記接触バイア構造体の任意の隣接列における各接触バイア構造体の形状中心から前記ビット線ピッチの少なくとも2倍側方に前記第1の水平方向に沿って偏在する、項目1に記載の3次元半導体デバイス。
(項目3)
同じ列内の前記メモリ積層構造体の各部分セットは、前記第1の水平方向に沿ったメモリ積層構造体ピッチを有する周期1次元アレイとして配置されている、項目2に記載の3次元半導体デバイス。
(項目4)
前記メモリ積層構造体ピッチは、前記ビット線ピッチと、前記一対の壁形バイア構造体の間の前記メモリ積層構造体の列の総数と、の積と同じである、項目3に記載の3次元半導体デバイス。
(項目5)
複数のドレイン領域を更に備え、前記複数のドレイン領域のそれぞれは、対応する前記メモリ積層構造体内の垂直半導体チャネルの上端部と接触し、対応する接触バイア構造体と電気的に短絡している、項目1に記載の3次元半導体デバイス。
(項目6)
複数の接触ピラーを更に備え、前記複数の接触ピラーのそれぞれは、対応する前記ドレイン領域の上表面及び対応する前記接触バイア構造体の底表面と接触している、項目5に記載の3次元半導体デバイス。
(項目7)
前記メモリ積層構造体の全体は2次元六角アレイで配置されている、項目6に記載の3次元半導体デバイス。
(項目8)
前記接触ピラーの全体は2次元六角アレイであって、前記メモリ積層構造体の前記2次元六角アレイと同等な2次元六角アレイとして配置される、項目7に記載の3次元半導体デバイス。
(項目9)
前記メモリ積層構造体の最外列に位置する前記メモリ積層構造体の部分セットのそれぞれに重畳する対応する前記接触ピラーの形状中心は、下にある対応する前記メモリ積層構造体の形状中心を通過する軸から側方に偏在している、項目6に記載の3次元半導体デバイス。
(項目10)
前記メモリ積層構造体の最外列のそれぞれは、前記メモリ積層構造体の内側列によって形成された六角2次元アレイから対応する有限側方偏在距離だけ側方に前記第1の水平方向に沿って偏在している、項目6に記載の3次元半導体デバイス。
(項目11)
前記メモリ積層構造体の2つの最外列の側方偏在は、大きさが等しく、方向が反対である、項目10に記載の3次元半導体デバイス。
(項目12)
平面視において、前記接触ピラーの最外列以外の列における接触ピラーの隣接形状中心を接続する各三角形は、二等辺三角形を形成し、
平面視において、最外列及び前記最外列に隣接する別の列内の接触ピラーの隣接形状中心を接続する各三角形は、不等辺三角形を形成する、項目6に記載の3次元半導体デバイス。
(項目13)
前記メモリ積層構造体のそれぞれは、外側から内側に、メモリ要素、トンネル誘電体及び垂直半導体チャネルを備える、項目1に記載の3次元半導体デバイス。
(項目14)
前記交互積層体を通って延在する前記メモリ積層構造体は、ちょうど5列内に配置されている、項目1に記載の3次元半導体デバイス。
(項目15)
前記接触バイア構造体は、前記第2の水平方向に沿って細長い、項目1に記載の3次元半導体デバイス。
(項目16)
前記接触バイア構造体の50%超のそれぞれは、下にある対応する前記メモリ積層構造体の形状中心を通過する軸から側方に偏在する形状中心を有する、項目1に記載の3次元半導体デバイス。
(項目17)
前記3次元半導体デバイスは、前記基板上に位置する垂直NANDデバイスを備え、
前記導電層は、前記垂直NANDデバイスの対応するワード線を備えるか又は電気的に接続されており、
前記基板は、シリコン基板を備え、
前記垂直NANDデバイスは、前記シリコン基板上に位置するモノリシックの3次元NANDストリング・アレイを備え、
前記3次元NANDストリング・アレイの第1のデバイス段内の少なくとも1つのメモリ・セルは、前記3次元NANDストリング・アレイの第2のデバイス段内の別のメモリ・セル上に位置し、
前記シリコン基板は、前記メモリ・デバイスを上に配置するドライバ回路を備える集積回路を含み、
前記3次元NANDストリング・アレイは、
複数の半導体チャネルであって、前記複数の半導体チャネルのそれぞれの少なくとも1つの端部分が前記基板の上表面に実質的に直交して延在する複数の半導体チャネルと、
それぞれが前記複数の半導体チャネルのうちの対応する1個に隣接して位置する複数の電荷蓄積要素と、
前記基板の前記上表面に実質的に平行に延在するストライプ形状を有する複数の制御ゲート電極と、
を備え、
前記複数の制御ゲート電極は、前記第1のデバイス段に位置する少なくとも1つの第1の制御ゲート電極、及び前記第2のデバイス段に位置する第2の制御ゲート電極を備える、項目1に記載の3次元半導体デバイス。
(項目18)
基板上に位置する絶縁層及び導電層の交互積層体と、
前記交互積層体を通して延在するメモリ積層構造体であって、第1の水平方向に沿って延在する少なくとも5つの列を含む第1の2次元六角アレイとして配置されたメモリ積層構造体と、
前記メモリ積層構造体の列と同数で配置され、前記メモリ積層構造体に重畳する接触ピラーであって、前記接触ピラーのそれぞれは、対応する前記メモリ積層構造体の半導体チャネルに電気的に接続されている、接触ピラーと、
を備え、
最外列の間に位置する接触ピラーを含む接触ピラーの第1の部分セットは、第2の2次元六角アレイ内に配置され、前記第2の2次元六角アレイは、前記第1の2次元六角アレイの一部分と同等であり、
前記最外列に位置する接触ピラーを含む接触ピラーの第2の部分セット内の接触ピラーの形状中心のそれぞれは、下にある対応する前記メモリ積層構造体の形状中心を通過する軸から側方に偏在している、3次元半導体デバイス。
(項目19)
前記交互積層体を通して延在し、前記第1の水平方向に沿って側方に延在する一対の壁形バイア構造体を更に備え、前記メモリ積層構造体は、前記一対の壁形バイア構造体の間に位置する、項目18に記載の3次元半導体デバイス。
(項目20)
前記メモリ積層構造体と同数の列で配置され、前記接触ピラーに重畳する接触バイア構造体を更に備え、前記接触バイア構造体のそれぞれは、下にある前記接触ピラーと接触する、項目18に記載の3次元半導体デバイス。
(項目21)
対応する前記接触バイア構造体と接触し、前記第1の水平方向とは異なる第2の水平方向に沿って延在するビット線を更に備え、前記ビット線のそれぞれは、対応するドレイン領域と電気的に短絡している、項目20に記載の3次元半導体デバイス。
(項目22)
前記ビット線は、前記第1の水平方向に沿ったビット線ピッチを有するビット線周期アレイとして配置されている、項目21に記載の3次元半導体デバイス。
(項目23)
各前記接触バイア構造体の形状中心は、前記接触バイア構造体の任意の隣接列における各前記接触バイア構造体の形状中心から前記ビット線ピッチの少なくとも2倍側方に前記第1の水平方向に沿って偏在している、項目22に記載の3次元半導体デバイス。
(項目24)
ワード線方向に延在する絶縁体層によって隔てられているワード線の交互積層体と、
それぞれが垂直の半導体チャネル及びメモリ膜を含む少なくとも5つの列のメモリ穴であって、当該列が一対の隣接スリット溝の間で前記ワード線の方向に延在する、少なくとも5つの列のメモリ穴と、
ビット線の方向に延在し、前記半導体チャネルに電気的に接続されている複数のビット線と、
を備える3次元NANDデバイス。
(項目25)
隣接ビット線は、最隣接メモリ穴内の半導体チャネルに電気的に接続されていない、項目24に記載の3次元NANDデバイス。
(項目26)
前記デバイスは、各メモリ・ブロック内に少なくとも5つの列のメモリ穴を備える少なくとも5重の構成を有する、項目24に記載の3次元NANDデバイス。
Claims (11)
- 基板上に位置する絶縁層及び導電層の交互積層体と、
前記交互積層体を通して延在するメモリ積層構造体であって、第1の水平方向に沿って延在する少なくとも5つの列内に配置されたメモリ積層構造体と、
前記メモリ積層構造体の列と同数で配置され、前記メモリ積層構造体に重畳する接触バイア構造体であって、前記接触バイア構造体のそれぞれは、対応する前記メモリ積層構造体の半導体チャネルに電気的に接続されている、接触バイア構造体と、
対応する前記接触バイア構造体と接触し、前記第1の水平方向とは異なる第2の水平方向に沿って延在し、前記第1の水平方向に沿ったビット線ピッチを有するビット線周期アレイとして配置されたビット線と、
前記交互積層体を通して延在し、前記第1の水平方向に沿って側方に延在する一対の壁形バイア構造体と、
それぞれが対応する前記メモリ積層構造体内の垂直半導体チャネルの上端部と接触し、対応する接触バイア構造体と電気的に短絡している複数のドレイン領域と、
それぞれが対応する前記ドレイン領域の上表面及び対応する前記接触バイア構造体の底表面と接触している複数の接触ピラーと、
を備え、
前記少なくとも5つの列のメモリ積層構造体は、前記一対の壁形バイア構造体の間に位置し、
前記メモリ積層構造体の最外列のそれぞれは、前記メモリ積層構造体の内側列によって形成された六角2次元アレイから対応する有限側方偏在距離だけ側方に前記第1の水平方向に沿って偏在している、3次元半導体デバイス。 - 前記メモリ積層構造体の2つの最外列の側方偏在は、大きさが等しく、方向が反対である、請求項1に記載の3次元半導体デバイス。
- 基板上に位置する絶縁層及び導電層の交互積層体と、
前記交互積層体を通して延在するメモリ積層構造体であって、第1の水平方向に沿って延在する少なくとも5つの列内に配置されたメモリ積層構造体と、
前記メモリ積層構造体の列と同数で配置され、前記メモリ積層構造体に重畳する接触バイア構造体であって、前記接触バイア構造体のそれぞれは、対応する前記メモリ積層構造体の半導体チャネルに電気的に接続されている、接触バイア構造体と、
対応する前記接触バイア構造体と接触し、前記第1の水平方向とは異なる第2の水平方向に沿って延在し、前記第1の水平方向に沿ったビット線ピッチを有するビット線周期アレイとして配置されたビット線と、
前記交互積層体を通して延在し、前記第1の水平方向に沿って側方に延在する一対の壁形バイア構造体と、
それぞれが対応する前記メモリ積層構造体内の垂直半導体チャネルの上端部と接触し、対応する接触バイア構造体と電気的に短絡している複数のドレイン領域と、
それぞれが対応する前記ドレイン領域の上表面及び対応する前記接触バイア構造体の底表面と接触している複数の接触ピラーと、
を備え、
前記少なくとも5つの列のメモリ積層構造体は、前記一対の壁形バイア構造体の間に位置し、
平面視において、前記接触ピラーの最外列以外の列における接触ピラーの隣接形状中心を接続する各三角形は、二等辺三角形を形成し、
平面視において、最外列及び前記最外列に隣接する別の列内の接触ピラーの隣接形状中心を接続する各三角形は、不等辺三角形を形成する、3次元半導体デバイス。 - 前記メモリ積層構造体の全体は2次元六角アレイで配置されている、請求項1から3のいずれか一項に記載の3次元半導体デバイス。
- 前記接触ピラーの全体は2次元六角アレイであって、前記メモリ積層構造体の前記2次元六角アレイと同等な2次元六角アレイとして配置される、請求項4に記載の3次元半導体デバイス。
- 前記メモリ積層構造体の最外列に位置する前記メモリ積層構造体の部分セットのそれぞれに重畳する対応する前記接触ピラーの形状中心は、下にある対応する前記メモリ積層構造体の形状中心を通過する軸から側方に偏在している、請求項1から5のいずれか一項に記載の3次元半導体デバイス。
- 前記メモリ積層構造体のそれぞれは、外側から内側に、メモリ要素、トンネル誘電体及び垂直半導体チャネルを備える、請求項1から6のいずれか一項に記載の3次元半導体デバイス。
- 前記交互積層体を通って延在する前記メモリ積層構造体は、ちょうど5列内に配置されている、請求項1から7のいずれか一項に記載の3次元半導体デバイス。
- 前記接触バイア構造体は、前記第2の水平方向に沿って細長い、請求項1から8のいずれか一項に記載の3次元半導体デバイス。
- 前記接触バイア構造体の50%超のそれぞれは、下にある対応する前記メモリ積層構造体の形状中心を通過する軸から側方に偏在する形状中心を有する、請求項1から9のいずれか一項に記載の3次元半導体デバイス。
- 前記3次元半導体デバイスは、前記基板上に位置する垂直NANDデバイスを備え、
前記導電層は、前記垂直NANDデバイスの対応するワード線を備えるか又は電気的に接続されており、
前記基板は、シリコン基板を備え、
前記垂直NANDデバイスは、前記シリコン基板上に位置するモノリシックの3次元NANDストリング・アレイを備え、
前記3次元NANDストリング・アレイの第1のデバイス段内の少なくとも1つのメモリ・セルは、前記3次元NANDストリング・アレイの第2のデバイス段内の別のメモリ・セル上に位置し、
前記シリコン基板は、前記メモリ・セルを上に配置するドライバ回路を備える集積回路を含み、
前記3次元NANDストリング・アレイは、
複数の半導体チャネルであって、前記複数の半導体チャネルのそれぞれの少なくとも1つの端部分が前記基板の上表面に実質的に直交して延在する複数の半導体チャネルと、
それぞれが前記複数の半導体チャネルのうちの対応する1個に隣接して位置する複数の電荷蓄積要素と、
前記基板の前記上表面に実質的に平行に延在するストライプ形状を有する複数の制御ゲート電極と、
を備え、
前記複数の制御ゲート電極は、前記第1のデバイス段に位置する少なくとも1つの第1の制御ゲート電極、及び前記第2のデバイス段に位置する第2の制御ゲート電極を備える、請求項1から10のいずれか一項に記載の3次元半導体デバイス。
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