JP2018536277A - ５重メモリ積層構造体構成を有する３ｄ ｎａｎｄデバイス - Google Patents

５重メモリ積層構造体構成を有する３ｄ ｎａｎｄデバイス Download PDF

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Abstract

３次元半導体デバイスは、基板上に位置する絶縁層及び導電層の交互積層体と、交互積層体を通して延在し、第１の水平方向に沿って延在する少なくとも５つの列内に配置されたメモリ積層構造体と、メモリ積層構造体の列と同数で配置され、メモリ積層構造体に重畳する接触バイア構造体であって、接触バイア構造体のそれぞれは、対応するメモリ積層構造体の半導体チャネルに電気的に接続されている接触バイア構造体と、対応する接触バイア構造体と接触し、第１の水平方向とは異なる第２の水平方向に沿って延在するビット線と、交互積層体を通して延在し、第１の水平方向に沿って側方に延在する一対の壁形バイア構造体と、を含む。
【選択図】図５Ａ

Description

関連出願の相互参照
本出願は、２０１５年１０月３０日出願の米国仮出願第６２／２４８，３７３号及び２０１６年６月６日出願の米国仮出願第１５／１７４，０３０号の優先権の利益を主張するものであり、上記出願の内容全体は、参照により本明細書に組み込まれる。
本開示は、半導体デバイスの分野に関し、より詳細には、垂直ＮＡＮＤストリング及び他の３次元デバイス等の３次元半導体デバイス、並びに３次元半導体デバイスの製造方法に関する。
近年、３次元（３Ｄ）積層メモリ構造体を使用する超高密度記憶デバイスが提案されており、これらは、ビット・コスト・スケーラブル（ＢｉＣＳ）構造と呼ばれることがある。例えば、３Ｄ ＮＡＮＤ積層メモリ・デバイスは、導電層及び誘電層が交互するアレイから形成することができる。メモリ開口は、多くのメモリ層を同時に画定する層を通して形成される。この場合、ＮＡＮＤストリングは、メモリ開口を適切な材料で充填することによって形成される。直線的ＮＡＮＤストリングは、１つのメモリ開口内に延在する一方で、パイプ又はＵ字形ＮＡＮＤストリング（ｐ−ＢｉＣＳ）は、一対の垂直メモリ・セル行を含む。メモリ・セルの制御ゲートは、導電層によって設けることができる。
本開示の一態様によれば、３次元半導体デバイスは、基板上に位置する絶縁層及び導電層の交互積層体と、交互積層体を通して延在するメモリ積層構造体であって、第１の水平方向に沿って延在する少なくとも５つの列内に配置されたメモリ積層構造体と、メモリ積層構造体と同数の列で配置し、メモリ積層構造体に重畳する接触バイア構造体であって、接触バイア構造体のそれぞれは、対応するメモリ積層構造体の半導体チャネルに電気的に接続されている、接触バイア構造体と、対応する接触バイア構造体と接触し、第１の水平方向とは異なる第２の水平方向に沿って延在し、第１の水平方向に沿ったビット線ピッチを有するビット線周期アレイとして配置されたビット線と、交互積層体を通して延在し、第１の水平方向に沿って側方に延在する一対の壁形バイア構造体と、を備え、少なくとも５つの列のメモリ積層構造体は、一対の壁形バイア構造体の間に位置する。一実施形態では、各接触バイア構造体の形状中心は、接触バイア構造体の任意の隣接列における各接触バイア構造体の形状中心からビット線ピッチの少なくとも２倍側方に第１の水平方向に沿って偏在している。
本開示の別の態様によれば、３次元半導体デバイスは、基板上に位置する絶縁層及び導電層の交互積層体と、交互積層体を通して延在するメモリ積層構造体であって、第１の水平方向に沿って延在する少なくとも５つの列を含む第１の２次元六角アレイとして配置されたメモリ積層構造体と、メモリ積層構造体の列と同数で配置され、メモリ積層構造体に重畳する接触ピラーと、を備え、接触ピラーのそれぞれは、対応するメモリ積層構造体の半導体チャネルと電気的に接続されている。最外列の間に位置する接触ピラーを含む接触ピラーの第１の部分セットは、第２の２次元六角アレイ内に配置され、第２の２次元六角アレイは、第１の２次元六角アレイの一部分と同等である。最外列に位置する接触ピラーを含む接触ピラーの第２の部分セット内の接触ピラーの形状中心のそれぞれは、下にある対応するメモリ積層構造体の形状中心を通過する軸から側方に偏在している。
本開示の別の態様によれば、３次元ＮＡＮＤデバイスは、ワード線方向に延在する絶縁体層によって隔てられているワード線の交互積層体と、それぞれが垂直半導体チャネル及びメモリ膜を含む少なくとも５つの列のメモリ穴であって、当該列が一対の隣接スリット溝の間でワード線の方向に延在する、少なくとも５つの列のメモリ穴と、ビット線の方向に延在し、半導体チャネルに電気的に接続されている複数のビット線と、を備える。一実施形態では、隣接ビット線は、最隣接メモリ穴内の半導体チャネルと電気的に接続されていない。
本開示の実施形態による例示的構造体の垂直断面図であり、構造体は、重畳する金属相互接続構造体を形成する様々なステップにおけるＮＡＮＤストリングを含む。 本開示の実施形態による例示的構造体の垂直断面図であり、構造体は、重畳する金属相互接続構造体を形成する様々なステップにおけるＮＡＮＤストリングを含む。 本開示の実施形態による例示的構造体の垂直断面図であり、構造体は、重畳する金属相互接続構造体を形成する様々なステップにおけるＮＡＮＤストリングを含む。 本開示の実施形態による例示的構造体の垂直断面図であり、構造体は、重畳する金属相互接続構造体を形成する様々なステップにおけるＮＡＮＤストリングを含む。 本開示の実施形態による例示的構造体の垂直断面図であり、構造体は、重畳する金属相互接続構造体を形成する様々なステップにおけるＮＡＮＤストリングを含む。 本開示の実施形態による例示的構造体の垂直断面図であり、構造体は、重畳する金属相互接続構造体を形成する様々なステップにおけるＮＡＮＤストリングを含む。 本開示の一実施形態による例示的構造体の切断部分の斜視図である。 本開示の一実施形態による例示的構造体の切断部分の斜視図である。 ビット線と接触ピラーと接触バイア構造体との間の重畳を示す基準構成の領域の平面図である。 それぞれの関連するビット線番号及び様々な要素間の間隔による、接触ピラーの番号付けを示す基準構成の領域の平面図である。 それぞれの関連するビット線番号及び様々な要素間の間隔による、接触ピラーの番号付けを示す基準構成の領域の平面図である。 ビット線と接触ピラーと接触バイア構造体との間の重畳を示す第１の例示構成の領域の平面図である。 それぞれの関連するビット線番号による、接触ピラーの番号付けを示す第１の例示構成の領域の平面図である。 基準構成と第１の例示構成との間でビット線のピッチ及び縁部偏在を比較する図である。 本開示の実施形態による接触ピラー及び接触バイア構造体の第２の例示構成の図である。 本開示の実施形態による第２の例示構成の形状構成要素の図である。
上記で説明したように、本開示は、垂直ＮＡＮＤストリング及び他の３次元半導体デバイス等の３次元半導体デバイス、並びに３次元半導体デバイスの製造方法を対象とし、これらの様々な態様を以下で説明する。本開示の実施形態を用いて、複数のＮＡＮＤメモリ積層構造体を備える３次元モノリシックメモリ・アレイ・デバイス等の様々な半導体デバイスを形成することができる。図面は一定の縮尺で図示するものではない。要素の単一の例を図示する場合、要素の繰返しを別の方法で明確に記載又は明らかに示さない限り、当該要素の多数の例を繰り返すことができる。「第１」、「第２」及び「第３」等の序数は、同様の要素の特定に用いるにすぎず、本開示の明細書及び特許請求の範囲にわたり異なる序数を用いることができる。
メモリ・セルのドレイン領域は、接触バイア構造体を通してビット線に接続されている。ビット線と接触バイア構造体との間の容量結合が、ビット線の合計寄生容量に寄与することを本発明者等は了解している。ドレイン領域へのビット線と接触バイア構造体との間の容量結合が大きいほど、ビット線の寄生容量及びビット線のＲＣ遅延は大きい。更に、寄生容量は、接触バイア構造体にわたって低誘電率誘電材料、真空キャビティ又は空気キャビティを形成することによって低減し得ることを本発明者等は了解している。
モノリシック３次元メモリ・アレイとは、介在する基板を伴わずに、多数のメモリ段が半導体ウエハ等の単一基板上に形成されているアレイである。用語「モノリシック」とは、アレイの各段の層が、アレイの下にある各段の層の上に直接堆積されることを意味する。対照的に、２次元アレイは、個別に形成され、次に、一緒にパッケージングして非モノリシック・メモリ・デバイスを形成することができる。例えば、米国特許第５，９１５，１６７号、名称「Ｔｈｒｅｅ Ｄｉｍｅｎｓｉｏｎａｌ Ｓｔｒｕｃｔｕｒｅ Ｍｅｍｏｒｙ」に記載されるように、非モノリシック積層メモリは、個別の基板上にメモリ段を形成し、これらのメモリ段を垂直に積層することによって構成されている。基板は、接着前に薄くするか又はメモリ段から除去することができるが、メモリ段を最初に個別基板の上に形成するので、そのようなメモリは、真のモノリシック３次元メモリ・アレイではない。
本開示の様々な３次元メモリ・デバイスは、モノリシック３次元ＮＡＮＤストリング・メモリ・デバイスを含み、本明細書に記載の様々な実施形態を用いて製造することができる。図１Ａを参照すると、本開示の第１の実施形態による第１の例示的構造体は、３次元半導体デバイスを含む第１の例示的構造体を含む。具体的には、３次元半導体デバイスは、基板８上に位置するモノリシック３次元ＮＡＮＤストリングを含むモノリシック３次元ＮＡＮＤストリング・アレイを含むことができる。
基板８は、基板半導体層１０を含むことができる。一実施形態では、基板８はシリコン基板とすることができる。任意選択で、更なる材料層（図示せず）が基板８の下に存在してもよい。基板８は、バルク半導体基板とすることができ、この場合、基板８の全体は半導体基板である。代替的に、基板８は、セミコンダクタ・オン・インシュレータ（ＳＯＩ）基板の上部半導体層、又は少なくとも１つのバルク半導体領域及び少なくとも１つのＳＯＩ領域を含むハイブリッド基板の上部半導体材料部分とすることができる。この場合、基板半導体層１０は、ＳＯＩ基板の上部半導体層、バルク部分内半導体材料層、又はＳＯＩ領域内ハイブリッド基板の上部半導体部分とすることができる。
基板半導体層１０は、半導体材料層であり、少なくとも１つの元素半導体材料（シリコン等）、少なくとも１つのＩＩＩ〜Ｖ化合物半導体材料、少なくとも１つのＩＩ〜ＶＩ化合物半導体材料、少なくとも１つの有機半導体材料又は当技術分野で公知の他の半導体材料を含むことができる。基板８は、主表面９を有し、主表面９は、例えば、基板半導体層１０の最上表面とすることができる。主表面９は、半導体表面とすることができる。一実施形態では、主表面９は、単結晶半導体表面とすることができる。
本明細書で使用する「半導体材料」とは、１．０×１０−５オームｃｍから１．０×１０５オームｃｍまでの範囲の抵抗率を有し、電気的ドーパントで適切にドープした際に１．０×１０−５オームｃｍから１．０オームｃｍまでの抵抗率を有するドープ材料を製造することができる材料を指す。本明細書で使用する「電気的ドーパント」とは、バンド構造体内でホールを平衡バンドに追加するｐ型ドーパント、又はバンド構造体内で電子を伝導バンドに追加するｎ型ドーパントを指す。本明細書で使用する「主表面」とは、別の平らな表面又は湾曲表面であり得る少なくとも別の表面よりも大きな領域を有する平らな表面を指す。本明細書で使用する平らな表面とは、ユークリッド２次元平面内に含まれる表面、又は市販の半導体基板に固有に存在する程度の表面曲り及び／若しくは表面粗さによって生じる偏差だけユークリッド２次元平面から逸脱している表面である。
基板半導体層１０は、単結晶半導体材料、多結晶半導体材料、及び／又は非晶質半導体材料を含むことができる。一実施形態では、基板半導体層１０は、単結晶半導体材料層とすることができる。一実施形態では、基板半導体層１０は、単結晶シリコン層、単結晶シリコン−ゲルマニウム合金層、又は単結晶シリコン−炭素合金層を含むことができる。代替又は更に、基板半導体層１０は、多結晶シリコン層、多結晶シリコン−ゲルマニウム合金層、又は多結晶シリコン−炭素合金層を含むことができる。基板半導体層１０の部分は、ｐ型ドーパント又はｎ型ドーパントで適切にドープすることができる。
ソース領域又はドレイン領域は、基板半導体層１０のドープ部分として、即ち、ｐ型ドーパント又はｎ型ドーパントによる基板半導体層１０のドープ部分によって形成することができる。一実施形態では、ドープ領域は、モノリシック３次元ＮＡＮＤストリング・メモリ・デバイスのソース領域として形成することができる。各メモリ積層構造体２０は、絶縁体層３２及び導電層３４の交互積層体３０内に埋め込んだメモリ・セルを含み、交互積層体３４は、モノリシック３次元ＮＡＮＤストリング・メモリ・デバイスの制御ゲート電極とすることができる。
任意選択で、任意の適切な材料を用いて、ソース側選択ゲート電極（図示せず）等の選択ゲート電極を基板半導体層１０内、又はその上部に形成することができる。例えば、２０１３年１２月１９日出願の米国特許出願第１４／１３３，９７９号、２０１４年３月２５日出願の米国特許出願第１４／２２５，１１６号、及び／又は２０１４年３月２５日出願の米国特許出願第１４／２２５，１７６号に記載されているように下側選択ゲート・デバイス段を作製することができ、これらの全ては参照により本明細書に組み込まれる。
交互積層体３０は、交互に積層した絶縁体層３２及び導電層３４を含む。絶縁体層３２は、絶縁材料（例えば層間絶縁材料）である第１の材料を含む。導電層３４は、導電材料である第２の材料を含む。絶縁体層３２に用いることができる絶縁材料は、限定はしないが、シリコン酸化物（ドープケイ酸塩ガラス又は非ドープケイ酸塩ガラスを含む）、シリコン窒化物、シリコン酸窒化物、有機ケイ酸塩ガラス（ＯＳＧ）、スピンオン誘電材料、誘電性金属酸化物、誘電性金属酸窒化物、有機ケイ酸塩ガラス等の低誘電率誘電材料、誘電酸化物（例えばアルミニウム酸化物、ハフニウム酸化物等）及びこれらのケイ酸塩、並びに有機絶縁材料を含む。導電層３４に用い得る導電材料は、限定はしないが、ドープ半導体材料、元素金属、金属間合金、少なくとも１つの元素金属の導電性窒化物、少なくとも１つの金属のケイ酸塩、導電性炭素同素体、有機導電材料、及びそれらの組合せを含む。例えば、導電層３４の第２の材料は、ドープポリシリコン、タングステン、タングステン窒化物、タンタル、タンタル窒化物、チタン、チタン窒化物、コバルト、銅、アルミニウム、それらの合金又はそれらの組合せとすることができる。
一実施形態では、絶縁体層３２は、シリコン酸化物又は有機ケイ酸塩ガラスを含むことができ、導電層３４は、ドープポリシリコン又はドープ非晶質シリコンを含むことができ、ドープ非晶質シリコンは、次に、熱焼鈍により昇温でドープポリシリコンに変換することができる。絶縁体層３２の第１の材料は、例えば、化学蒸着（ＣＶＤ）によって堆積させることができる。例えば、非ドープ・ケイ酸塩ガラス又はドープケイ酸塩ガラスを絶縁体層３２に用いる場合、オルトケイ酸テトラエチル（ＴＥＯＳ）をＣＶＤ法の前駆体材料として用いることができる。導電層３４の第２の材料は、例えば、物理蒸着（ＰＶＤ；スパッタリング）、化学蒸着、電気めっき、無電解めっき又はそれらの組合せによって堆積させることができる。代替的に、導電層３４の第２の材料は、絶縁体層３２及び犠牲材料層（例えばシリコン窒化物層又はポリシリコン層）の交互積層体の形成によって堆積させ、絶縁体層３２に対して犠牲材料層を選択的に除去して側方凹部を形成し、例えば化学蒸着によって導電材料を凹部内に堆積させることができる。本明細書で使用する、第１の材料を第２の材料に対して「選択的に除去する」とは、第１の材料を第２の材料に対して選択的に除去することを指す。本明細書で使用する第１の材料の除去は、除去工程が、第２の材料を除去する割合の少なくとも２倍の割合で第１の材料を除去する場合、第２の材料「に対して選択的」である。第１の材料の除去割合の第２の材料の除去割合に対する比率を、以下、第１の材料の第２の材料に対する除去工程の「選択性」と呼ぶ。
導電層３４は、次に形成するモノリシック３次元ＮＡＮＤストリング・メモリ・デバイスの制御ゲート電極として機能するように適切にパターン作製することができる。導電層３４は、基板８の主表面９に実質的に平行に延在するストライプ形状を有する一部分を備えることができる。
絶縁体層３２及び導電層３４の厚さは、１５ｎｍから１００ｎｍの範囲とすることができるが、より少ない及びより厚い厚さを各絶縁体層３２及び各導電層３４に用いることができる。絶縁体層３２のうちの最上層は、下にある絶縁体層３２よりも厚い厚さを有することができる。絶縁体層３２及び導電層３４の対の繰返し数は、２から１，０２４の範囲内とすることができ、典型的には、８から２５６であるが、より大きな繰返し数を用いることもできる。
メモリ開口アレイは、リソグラフィ方法及び少なくとも１つの異方性エッチングの組合せによって交互積層体３０を通して形成することができる。例えば、フォトレジスト層（図示せず）を、交互積層体３０にわたって形成し、リソグラフィによる露光及び現像によってリソグラフィ・パターンを作製して複数の開口を中に形成することができる。フォトレジスト層のパターンは、交互積層体３０を通して転写することができ、任意選択で、少なくとも１つの異方性エッチングによって基板半導体層１０の上側部分に転写し、メモリ開口アレイ、即ち、次にメモリ要素アレイの形成に用いる開口を形成することができる。交互積層体３０の材料を通るエッチングに用いられる異方性エッチング法の化学作用は、交互積層体３０の第１の材料及び第２の材料のエッチングを最適化するように交互に行うことができる。異方性エッチングは、例えば、一連の反応性イオン・エッチングとすることができる。任意選択で、交互積層体３０と基板８との間に犠牲エッチング停止層（図示せず）を用いることができる。メモリ開口の側壁は、実質的に垂直であるか、又は先細にすることができる。
一実施形態では、基板半導体層１０の上表面を物理的に露出させた後、基板半導体層１０内へのオーバーエッチングを任意選択で実施することができる。オーバーエッチングにより、基板８の主表面９を含む水平面から、即ち、基板半導体層１０の上表面からメモリ穴の下に凹部を形成することができる。凹部の深さは、例えば、１ｎｍから５０ｎｍの範囲とすることができるが、より少ない、及びより大きい深さを利用することもできる。オーバーエッチングは任意選択であり、省くことができる。
メモリ開口のそれぞれは、基板８の主表面９に実質的に垂直に延在する１つの側壁（又は複数の側壁）を含むことができ、交互積層体３０の物理的に露出された側壁表面によって画定される。一実施形態では、基板半導体層１０の凹部分の側壁は、メモリ開口の側壁と垂直に一致させることができる。本明細書で使用するように、第１の表面は、第１の表面及び第２の表面の両方を含む垂直面が存在する場合、第２の表面と「垂直に一致」している。そのような垂直面は、水平湾曲部を有しても、有していなくてもよいが、垂直方向に沿った、即ち、真っすぐ上下に延在する湾曲部を一切含まない。
メモリ膜層、半導体チャネル層、及び任意選択の誘電体充填材料層は、交互積層体３０にわたってメモリ開口内に連続的に堆積させることができる。メモリ膜層は、遮断誘電層、電荷蓄積層及びトンネル誘電層の一方の側からもう一方の側への積層体を含むことができる。したがって、遮断誘電層、電荷蓄積層及びトンネル誘電層、半導体チャネル層及び任意選択の誘電体充填材料層は、メモリ穴を充填するように連続的に堆積させることができる。
遮断誘電層は、１つ又は複数の誘電材料層を含むことができ、１つ又は複数の誘電材料層は、導電層３４と電荷蓄積領域との間で誘電性である制御ゲートの誘電材料（複数可）として機能することができ、電荷蓄積領域は、次に電荷蓄積層から形成されるものである。遮断誘電層は、シリコン酸化物、誘電金属酸化物、誘電金属酸窒化物、又はそれらの組合せを含むことができる。
電荷蓄積層は、電荷捕捉材料を含み、電荷捕捉材料は、例えば、シリコン窒化物、又はドープポリシリコン又は金属材料等の導電材料とすることができる。一実施形態では、電荷蓄積層は、シリコン窒化物を含む。電荷蓄積層は、同質組成の単一電荷蓄積層として形成することができるか、又は多数の電荷蓄積材料層の積層体を含むことができる。多数の電荷蓄積層を用いる場合、導電材料及び／又は半導体材料を含む複数の離間浮遊ゲート材料層を備えることができる。代替又は追加として、電荷蓄積層は、１つ又は複数のシリコン窒化物区間等の絶縁電荷捕捉材料を備えることができる。代替的に、電荷蓄積層は、金属ナノ粒子等の導電性ナノ粒子を含むことができ、金属ナノ粒子は、例えば、ルテニウムナノ粒子とすることができる。
トンネル誘電層は、誘電材料を含み、誘電材料を通じて、適切な電気バイアス条件下、電荷トンネルを実施することができる。電荷トンネルは、形成するモノリシック３次元ＮＡＮＤストリング・メモリ・デバイスの動作モードに応じて、ホット・キャリア注入を通じて又はファウラー・ノルドハイム・トンネルが誘起する電荷移動によって実行され得る。トンネル誘電層は、シリコン酸化物、シリコン窒化物、シリコン酸窒化物、誘電金属酸化物（アルミニウム酸化物及びハフニウム酸化物等）、誘電金属酸窒化物、誘電金属ケイ酸塩、それらの合金及び／又はそれらの組合せを含むことができる。
半導体チャネル層は、多結晶半導体材料又は非晶質半導体材料を含み、非晶質半導体材料は、次に、昇温で焼鈍して多結晶半導体材料を形成することができる。半導体チャネル層に用い得る半導体材料は、限定はしないが、シリコン、ゲルマニウム、シリコン−ゲルマニウム合金、シリコン−炭素合金、シリコン−ゲルマニウム−炭素合金、ＩＩＩ〜Ｖ化合物半導体材料、ＩＩ〜ＶＩ化合物半導体材料、有機半導体材料、又はそれらの組合せを含む。半導体チャネル層は、化学蒸着（ＣＶＤ）又は原子層堆積（ＡＬＤ）等の等角堆積法によって形成することができる。半導体チャネル層の厚さは、３ｎｍから３０ｎｍの範囲とすることができるが、より薄い、及びより厚い厚さを用いることもできる。半導体チャネル層は、ドープ半導体材料を含むことができる。ドープ半導体材料は、ｐドープであっても、ｎドープであってもよく、即ち、ｐ型電気的ドーパントでドープしても、ｎ型電気的ドーパントでドープしてもよい。
任意選択で、誘電体充填材料層は、シリコン酸化物、有機ケイ酸塩ガラス（ＯＳＧ）、スピンオン誘電材料、誘電率が３．０未満の低ｋ誘電材料等の誘電材料、又はそれらの組合せを含む。一実施形態では、誘電体充填材料層は、非ドープシリコン酸化物を含む。誘電体充填材料層は、例えば、化学蒸着及び／又はスピン・コーティングによって堆積させることができる。誘電体充填材料層で堆積させる誘電材料の量は、各メモリ開口のキャビティ全体が堆積させる誘電材料で充填されるように選択する。
遮断誘電層、メモリ膜層及び任意選択の誘電体充填材料層の部分は、交互積層体３０の上表面の上で、例えば、化学的機械平坦化（ＣＭＰ）、リセス・エッチング又はそれらの組合せによって除去することができる。メモリ穴内のメモリ膜層の各残りの部分は、メモリ膜２２を構成する。メモリ穴内の半導体チャネル層の各残りの部分は、垂直半導体チャネル２４を構成する。メモリ穴内の誘電体充填材料層の各残りの部分は、誘電体コア２６を構成する。メモリ膜２２、垂直半導体チャネル２４及び誘電体コア２６の隣接セットは、メモリ要素の垂直行であるメモリ積層構造体２０を集合的に構成する。本明細書で使用するメモリ要素は、メモリ・ビット（「０」又は「１」）に関する情報を蓄積することができる構造体である。一実施形態では、１つの段に位置する制御ゲート電極の近傍にある１つの段内のメモリ膜２２の一区分及び垂直半導体チャネル２４の一区分は、制御ゲート電極と共に、メモリ要素又は「メモリ・セル」を構成する。メモリ要素の垂直積層体は、メモリ積層構造体であるメモリ積層構造体２０を構成する。一実施形態では、メモリ積層構造体２０アレイは、ＮＡＮＤストリング・アレイとすることができる。
誘電体コア２６の上部分は、最上絶縁体層３２の誘電材料に選択的であるエッチングによって、キャビティを形成する凹部とすることができる。一実施形態では、エッチングは、垂直半導体チャネル２４に選択的とすることができる。ドープ半導体材料部分は、各キャビティ内に形成され、ドレイン領域５８を形成する。各ドレイン領域５８は、垂直半導体チャネル２４と接触する。垂直半導体チャネル２４は、真性半導体チャネルであっても、ドープ半導体チャネルであってもよい。垂直半導体チャネル２４がドープ半導体チャネルである場合、基板半導体層１０内のソース領域（図示せず）及びメモリ開口内のドレイン領域５８は、垂直半導体チャネル２４の導電型とは反対の導電型を有することができる。例えば、垂直半導体チャネル２４がｐドープ半導体材料を含む場合、ソース領域及びドレイン領域５８は、ｎドープ半導体材料を含むことができる。垂直半導体チャネル２４がｎドープ半導体材料を含む場合、ソース領域及びドレイン領域５８は、ｐドープ半導体材料を含むことができる。代替的に、基板半導体層１０内のソース領域（図示せず）及びメモリ開口内のドレイン領域５８は、垂直半導体チャネル２４と同じ導電型を有することができる。一実施形態では、各ドレイン領域５８の最上表面は、最上絶縁体層３２の最上表面と同一平面上にあることができる。各ドレイン領域５８の最底表面は、最上絶縁体層３２の最底表面を含む水平面上に位置することができる。
第１の例示的構造体は、基板８上にユニット・デバイス構造体アレイを含む３次元半導体デバイスを含む。ユニット・デバイス構造体のそれぞれは、メモリ積層構造体２０及びドレイン領域５８を含むことができる。各メモリ積層構造体２０は、垂直半導体チャネル２４を含み、垂直半導体チャネル２４は、基板８の上表面に直交する垂直方向に沿って延在する少なくとも１つの一部分を有する。各ドレイン領域５８は、垂直半導体チャネル２４の上端部と接触する。３次元半導体デバイスは、複数のメモリ積層構造体２０を側方に囲繞する絶縁体層３２及び導電層３４（制御ゲート電極とすることができる）の交互積層体３０を更に備える。
一実施形態では、基板８は、シリコン基板を備え、３次元半導体デバイスは、モノリシック３次元ＮＡＮＤストリング・アレイを備えることができ、モノリシック３次元ＮＡＮＤストリング・アレイは、シリコン基板上に位置するモノリシック３次元ＮＡＮＤストリングを含む。例えば、３次元ＮＡＮＤストリング・アレイの第１のデバイス段内に位置する少なくとも１つのメモリ・セルは、３次元ＮＡＮＤストリング・アレイの第２のデバイス段内の別のメモリ・セル上に位置することができる。シリコン基板は、少なくとも１つのメモリ・セルのドライバ回路を備える集積回路を含むことができる。
交互積層体３０を通して延在する後部溝は、それぞれの壁形バイア構造体１７６を中に形成するために設けることができる。各後部溝は、均一な幅を有することができ、第１の水平方向に沿って側方に延在することができる。したがって、各壁形バイア構造体１７６は、第１の水平方向に沿って不変である実質的に均一な厚さを有する板形状を有することができる。各壁形バイア構造体１７６は、垂直側壁を有することができるか、又は垂直方向に沿った先細部を有することができる。ソース領域１２は、各後部溝の底部に形成することができる。一実施形態では、ソース領域１２は、ドレイン領域５８と同じ導電型を有することができる。一実施形態では、ソース領域１２及びドレイン領域５８はｐドープ領域とすることができる。別の実施形態では、ソース領域１２及びドレイン領域５８はｎドープ領域とすることができる。半導体チャネルは、各ドレイン領域５８と隣接するソース領域１２との間に設けられる。各半導体チャネルは、垂直半導体チャネル２４及び水平半導体チャネルを含み、水平半導体チャネルは、垂直半導体チャネル２４の最底部分と隣接ソース領域１２との間の基板半導体層１０の一部分である。
絶縁スペーサ１７４は、例えば、絶縁材料層の等角堆積及び異方性エッチングによって、各後部溝内に形成することができる。それぞれの後部溝の外周において、等角絶縁材料層の各残りの部分は、絶縁スペーサ１７４を構成する。少なくとも１つの導電材料は、後部接触バイア構造体１７６を形成するように、後部溝の残りの体積部に堆積させ、後部接触バイア構造体１７６は、それぞれのソース領域１２と接触することができる。各後部接触バイア構造体１７６は、第１の水平方向に沿って側方に延在することができる。メモリ積層構造体２０は、後部接触バイア構造体１７６の隣接対の間に位置するような群で配置することができる。したがって、メモリ積層構造体２０の群は、後部接触バイア構造体１７６の各隣接対の間に設けることができる。
後部接触バイア構造体１７６の隣接対の間のメモリ積層構造体２０の各群は、１つのアレイ構成で配置することができる。一実施形態では、後部接触バイア構造体１７６の隣接対の間のメモリ積層構造体２０の各群は、第１の長手方向に沿って周期的に配置されるメモリ積層構造体２０の列として配置することができる。一実施形態では、メモリ積層構造体２０の列は、第１の水平方向に直交し得る第２の水平方向に沿って均一なピッチを有することができる。一実施形態では、メモリ積層構造体２０の列は、各メモリ積層構造体２０の軸（即ち、それぞれのメモリ積層構造体２０の形状中心を通過する垂直線）が平面図で（即ち上下に見ると）六角形アレイの頂点にあるような六角形の周期的なアレイを形成することができる。一実施形態では、壁形バイア構造体１７６の各隣接対の間のメモリ積層構造体２０の列の数は、４、５、６、７、８、９、１０、１１又は１２とすることができる。一実施形態では、壁形バイア構造体１７６の各隣接対の間のメモリ積層構造体２０の列の数は、以下で説明する電気的短絡を回避するという利点を与えるように５とすることができる。
重畳する金属相互接続構造体をメモリ積層構造体２０アレイの上に形成することができる。例えば、少なくとも１つの誘電材料層を、任意選択で交互積層体３０及びメモリ積層構造体２０アレイの上表面にわたり形成することができる。交互積層体の上表面上に堆積させる少なくとも１つの誘電材料層を以下、少なくとも１つのピラー（ｐｉｌｌａｒ）段誘電キャップ層（６１、６３）と呼ぶ。少なくとも１つのピラー段誘電キャップ層（６１、６３）のそれぞれは、ピラー段で形成される誘電材料層である。
本明細書で使用する「ピラー段」とは、メモリ積層構造体２０のドレイン５８と接触する接触ピラーを含む段を指す。本明細書で使用する「ピラー段」要素とは、ピラー段の位置で形成される要素を指す。少なくとも１つのピラー段誘電キャップ層（６１、６３）は、交互積層体３０、メモリ積層構造体２０アレイ及びドレイン領域５８の全体を覆う少なくとも１つのキャップ層として機能する。少なくとも１つのピラー段誘電キャップ層（６１、６３）のそれぞれは、ピラー段に存在する誘電材料層である。代替的に、少なくとも１つのピラー段誘電キャップ層（６１、６３）を省くことができる。
一実施形態では、少なくとも１つのピラー段誘電キャップ層（６１、６３）は、第１の誘電材料を含む第１のピラー段誘電キャップ層６１、及び第２の誘電材料を含む第２のピラー段誘電キャップ層６３を含むことができる。第１の誘電材料及び第２の誘電材料のうち少なくとも１つは、第２の誘電材料の上から犠牲誘電層を除去する次の工程の間、エッチング停止材料であるように選択することができる。一実施形態では、第１の誘電材料は、シリコン酸化物又は有機ケイ酸塩ガラス（ＯＳＧ）とすることができ、第２の誘電材料は、シリコン窒化物又は窒素ドープ有機ケイ酸塩ガラスとすることができる。一実施形態では、第１のピラー段誘電キャップ層（６１）及び第２のピラー段誘電キャップ層（６３）のそれぞれは、３ｎｍから６０ｎｍまでの範囲の厚さを有することができるが、より薄い及びより厚い厚さを用いることもできる。
誘電材料層は、第１のピラー段誘電キャップ層（６１）及び第２のピラー段誘電キャップ層（６３）の上に形成される。この誘電材料層を以下、ピラー段誘電材料層６４と呼ぶ。ピラー段誘電材料層６４は、少なくとも１つのピラー段誘電キャップ層（６１、６３）上に形成するか、又は少なくとも１つのピラー段誘電キャップ層（６１、６３）が存在しない場合は交互積層体３０上に形成することができる。ピラー段誘電材料層６４は、化学蒸着又はスピン・コーティングによって形成することができる。ピラー段誘電材料層６４の厚さは、２００ｎｍから１，０００ｎｍの範囲とすることができるが、より薄い及びより厚い厚さを用いることもできる。
一実施形態では、ピラー段誘電材料層は、シリコン酸化物ベースの誘電材料等、３．０から３．９までの範囲の誘電率を有する誘電材料を有することができる。３．０から３．９までの範囲の誘電率を有する例示的な誘電材料には、非ドープケイ酸塩ガラス及び様々なドープケイ酸塩ガラスを含む。一実施形態では、ピラー段誘電材料層６４は、３．０未満の誘電率を有することができる。一実施形態では、ピラー段誘電材料層６４の低ｋ誘電材料は、フッ化ガラス、水素シルセスキオキサン、アルキルシルセスキオキサン、スピンオン芳香族ポリマー、ポリイミド、フッ化ポリイミド、ドープパリレン又は非ドープパリレン、Ｂステージポリマー、ドープダイヤモンドライクカーボン又は非ドープダイヤモンドライクカーボン、ダイヤモンドライクカーボン、ドープ非晶質炭素又は非ドープ非晶質炭素、ポリテトラフルオロエチレン（ＰＴＦＥ）、キセロゲル、エアロゲル及びそれらの多孔質変種から選択される材料とすることができる。
次に、フォトレジスト層（図示せず）及び任意選択の反射防止コーティング層（図示せず）をピラー段誘電材料層６４の上表面にわたり形成することができ、開口アレイを中に形成するリソグラフィ・パターンを作製する。開口パターンは、次に形成する接触ピラーのパターンと実質的に同じとすることができる。フォトレジスト層のパターンは、ピラー段誘電材料層６４、及び少なくとも１つのピラー段誘電キャップ層（６１、６３）が存在する場合、少なくとも１つのピラー段誘電キャップ層（６１、６３）を通じて転写され、複数のピラー・キャビティ６６を形成する。
図１Ｂを参照すると、複数の接触ピラー６８は、複数のピラー・キャビティ６６内に形成することができ、これは、ピラー・キャビティ６６内でピラー段誘電材料層６４の上表面上に導電材料を堆積し、次に、ピラー段誘電材料層６４の上表面の上から堆積した導電材料の部分を除去することによる。同じ導電材料を用いて、本開示の第１の実施形態及び第２の実施形態の場合のように複数の接触ピラー６８を形成することができる。更に、同じ方法を用いて、本開示の第１の実施形態及び第２の実施形態の場合のように導電材料を堆積、平坦化することができる。複数の導電性ピラー６８は、ピラー段誘電材料層６４を通して、及び少なくとも１つのピラー段誘電キャップ層（６１、６３）が存在する場合は少なくとも１つのピラー段誘電キャップ層（６１、６３）を通して、ドレイン領域５８上に直接形成することができる。複数の接触ピラー６８のそれぞれは、垂直方向に沿った並進下で不変である水平断面形状を有することができる。一実施形態では、複数の接触ピラー６８のそれぞれは、実質的に円筒形状を有することができる。代替的に、複数の接触ピラー６８は、反転錐台形状を有することができる。
複数の接触ピラー６８、及びピラー段誘電材料層６４を充填した均質組成連続体積部を含むピラー段構造体が形成される。ピラー段誘電材料層６４は、複数の接触ピラー６８を側方に囲繞し、複数の接触ピラー６８は、ドレイン領域５８と接触する。ピラー段誘電材料層６４の連続体積部は、少なくとも１つのピラー段誘電キャップ層（６１、６３）の最上表面の上に位置し、少なくとも１つのピラー段誘電キャップ層（６１、６３）は、複数の接触ピラー６８の底部分と接触する。連続体積部（均質な組成を有していても、有していなくてもよい）の誘電率、即ち、ピラー段誘電材料層６４の誘電率は、３．９に等しいか又は３．９未満とすることができる。一実施形態では、ピラー段誘電材料層６４の誘電率は、３．０未満とすることができる。均質組成連続体積部は、複数のピラー６８を形成後、ピラー段誘電材料層６４の残りの部分を備えることができる。
ピラー段誘電材料層６４が非ドープケイ酸塩ガラスを含む場合、ピラー段誘電材料層６４の誘電率は、約３．９とすることができる。ピラー段誘電材料層６４がフッ化ガラスを含む場合、ピラー段誘電材料層６４の誘電率は、約２．８とすることができる。ピラー段誘電材料層６４がシルセスキオキサン又はアルキルシルセスキオキサンを含む場合、ピラー段誘電材料層６４の誘電率は、約２．７とすることができる。ピラー段誘電材料層６４がスピンオン芳香族ポリマーを含む場合、ピラー段誘電材料層６４の誘電率は、約２．０とすることができる。ピラー段誘電材料層６４がポリイミドを含む場合、ピラー段誘電材料層６４の誘電率は、約２．９とすることができる。ピラー段誘電材料層６４がフッ化ポリイミドを含む場合、ピラー段誘電材料層６４の誘電率は、約２．３とすることができる。ピラー段誘電材料層６４がドープパリレン又は非ドープパリレンを含む場合、ピラー段誘電材料層６４の誘電率は、約２．７とすることができる。ピラー段誘電材料層６４がＢステージポリマーを含む場合、ピラー段誘電材料層６４の誘電率は、約２．６とすることができる。ピラー段誘電材料層６４がドープダイヤモンドライクカーボン又は非ドープダイヤモンドライクカーボン、ダイヤモンドライクカーボン、ドープ非晶質炭素又は非ドープ非晶質炭素を含む場合、ピラー段誘電材料層６４の誘電率は、約２．７とすることができる。ピラー段誘電材料層６４がポリテトラフルオロエチレン（ＰＴＦＥ）を含む場合、ピラー段誘電材料層６４の誘電率は、約１．９とすることができる。ピラー段誘電材料層６４がキセロゲル、エアロゲル等の多孔質誘電酸化物材料を含む場合、ピラー段誘電材料層６４の誘電率は、約１．８から約２．５までとすることができる。あらゆる非多孔質誘電材料の多孔質バージョンは、一般に、非多孔質誘電材料よりも低い誘電率を与える。
図１Ｃを参照すると、バイア段誘電キャップ層７３は、ピラー段誘電材料層６４の上表面上に堆積させることができる。バイア段誘電キャップ層７３は、バイア段で形成される誘電材料層であり、次にバイア・キャビティを形成する間、エッチング停止層として用いることができる。バイア段誘電キャップ層７３は、シリコン酸化物、有機ケイ酸塩ガラス（ＯＳＧ）、シリコン窒化物、窒素ドープ有機ケイ酸塩ガラス又はそれらの積層体を含むことができる。一実施形態では、バイア段誘電キャップ層７３は、３ｎｍから６０ｎｍまでの範囲の厚さを有することができるが、より薄い及びより厚い厚さを用いることもできる。バイア段誘電キャップ層７３は、カバー絶縁層、即ち、バイア段に位置する誘電材料層である。バイア段誘電キャップ層７３の連続底表面は、ピラー段誘電材料層６４の平坦上表面と接触する。
誘電材料層は、バイア段誘電キャップ層７３上に形成することができる。誘電材料層は、シリコン酸化物の誘電率である３．９未満の誘電率を有する低誘電率材料を含むことができる。この場合、バイア段誘電キャップ層７３上に形成した誘電材料層を本明細書において、バイア段誘電材料層７４と呼ぶ。
バイア段誘電材料層７４は、３．９未満の誘電率を有することができる。一実施形態では、バイア段誘電材料層７４は、３．０未満の誘電率を有することができる。一実施形態では、バイア段誘電材料層７４の低ｋ誘電材料は、ピラー段誘電材料層６４の低ｋ誘電材料に用い得るあらゆる誘電材料から選択することができる。
フォトレジスト層（図示せず）及び任意選択の反射防止コーティング層（図示せず）は、バイア段誘電材料層７４の上表面上に形成することができ、開口アレイを中に形成するリソグラフィ・パターンを作製することができる。開口パターンは、次に形成する接触バイア構造体のパターンと実質的に同じとすることができる。フォトレジスト層のパターンは、バイア段誘電材料層７４、及びバイア段誘電キャップ層７３を通して転写され、複数のバイア・キャビティ７６を形成する。接触ピラー６８の上表面は、各バイア・キャビティ７６の底部で物理的に露出させることができる。一実施形態では、複数のバイア・キャビティ７６のそれぞれは、先細り形状を有するか、又は実質的に円筒形状を有することができる。代替的に、複数のバイア・キャビティ７６は、反転錐台形状を有することができる。
図１Ｄを参照すると、複数の接触バイア構造体７８は、複数のバイア・キャビティ７６内に形成することができる。複数の接触バイア構造体７８は、複数の接触ピラー６８の上表面上に、バイア段誘電材料層７４及びバイア段誘電キャップ層７３を通して形成することができる。複数の接触バイア構造体７８のそれぞれは、複数の接触ピラー６８のそれぞれの１つと接触する。複数の接触バイア構造体７８の形成に用い得る導電材料は、第１の実施形態及び第２の実施形態の場合と同じであり得る。導電材料の堆積及び平坦化は、第１の実施形態及び第２の実施形態の場合と同じ処理ステップを用いることによって実施することができる。
図１Ｅを参照すると、線段誘電キャップ層８３は、バイア段誘電材料層６４の上表面上に堆積させることができる。線段誘電キャップ層８３は、線段で形成される誘電材料層であり、次に線キャビティを形成する間、エッチング停止層として用いることができる。線段誘電キャップ層８３は、シリコン酸化物、有機ケイ酸塩ガラス（ＯＳＧ）、シリコン窒化物、窒素ドープ有機ケイ酸塩ガラス又はそれらの積層体を含むことができる。一実施形態では、線段誘電キャップ層８３は、３ｎｍから６０ｎｍまでの範囲の厚さを有することができるが、より薄い及びより厚い厚さを用いることもできる。線段誘電キャップ層８３は、線段誘電材料層、即ち、線段に位置する誘電材料層である。線段誘電キャップ層８３の連続底表面は、バイア段誘電材料層７４の平坦上表面と接触することができる。
誘電材料層は、線段誘電キャップ層８３上に形成することができる。誘電材料層は、シリコン酸化物の誘電率である３．９未満の誘電率を有する低誘電率材料を含むことができる。この場合、線段誘電キャップ層８３上に形成した誘電材料層を本明細書において、線段低ｋ誘電材料層８４と呼ぶ。
線段低ｋ誘電材料層８４は、３．９未満の誘電率を有することができる。一実施形態では、線段低ｋ誘電材料層８４は、３．０未満の誘電率を有することができる。一実施形態では、線段低ｋ誘電材料層８４の低ｋ誘電材料は、ピラー段誘電材料層６４又はバイア段誘電材料層７４の低ｋ誘電材料で用い得るあらゆる誘電材料から選択することができる。
フォトレジスト層（図示せず）及び任意選択の反射防止コーティング層（図示せず）は、線段低ｋ誘電材料層８４の上表面上に形成することができ、開口アレイを中に形成するリソグラフィ・パターンを作製することができる。開口パターンは、次に形成するビット線のパターンと実質的に同じとすることができる。フォトレジスト層のパターンは、線段低ｋ誘電材料層８４及び線段誘電キャップ層８３を通して転写され、複数の線キャビティ８６を形成する。接触バイア構造体７８の上表面は、各線キャビティ８６の底部で物理的に露出させることができる。一実施形態では、複数の線キャビティ８６のそれぞれは、実質的に長方形の垂直断面形状を有することができる。
図１Ｆを参照すると、複数のビット線８８は、複数の線キャビティ８６内に形成することができる。複数のビット線８８は、複数の接触バイア構造体７８の上表面上に、線段低ｋ誘電材料層８４及び線段誘電キャップ層８３を通して形成することができる。複数のビット線８８のそれぞれは、複数の接触バイア構造体７８のそれぞれの１つと接触する。複数のビット線８８は、複数の接触バイア構造体７８の最上部分の上に形成される。複数のビット線８８は、同じ水平方向に沿って側方に延在する。複数の線キャビティ８６を充填する導電材料は、第１の実施形態の場合と同じとすることができる。
誘電材料を複数のビット線８８上に等角堆積又は非等角堆積し、キャップ誘電層９３を形成することができる。キャップ誘電層９３は、少なくとも１つのピラー段誘電キャップ層（６１、６３）、バイア段誘電キャップ層７３又は線段誘電キャップ層８３で用い得る誘電材料のいずれかを含むことができる。少なくとも１つのピラー段誘電キャップ層（６１、６３）、バイア段誘電キャップ層７３又は線段誘電キャップ層８３の堆積に用いる方法を用いてキャップ誘電層９３を形成することができる。代替的に、ビット線８８、及びビット線８８と接触する少なくとも１つの接触バイア構造体７８の各組合せの代わりに、一体化した線・バイア構造体を形成することができる。
図２及び図３を参照すると、例示的構造体の切断部分の斜視図が示されている。少なくとも１つのピラー段誘電キャップ層（６１、６３）とキャップ誘電層９３との間の様々な誘電材料層は、明確にするために図示しない。任意選択で、キャップ誘電層９３の上に不活性化誘電層９５を形成することができる。
本開示の様々な実施形態の構造は、ピラー段構造体内で複数の接触ピラー６８を側方に囲繞する均質組成連続体積部の存在のために、ビット線８８と複数の接触ピラー６８との間に低寄生容量を与えることができる。寄生容量を低減させると、ビット線８８（又は一体化した線・バイア構造体）のＲＣ遅延を低減させ、垂直メモリ積層アレイを含み得るデバイス構造体の動作速度を増大させることができ、垂直メモリ積層アレイは、例えば、モノリシック３次元ＮＡＮＤストリング・アレイとすることができる。
下にある接触ピラー６８及び接触バイア構造体７８に対するビット線８８の構成は、キャビティをピラー段誘電材料層６４及びピラー段誘電材料層７４内に導入する構成において実施し得ることを理解されたい。
上記した実施形態は、接触ピラー６８、接触バイア構造体７８及び／又はビット線のいずれか１つ又は複数に関連する空隙又は低ｋ誘電材料を含めるように組み合わせることができる。したがって、実施形態は、任意の所与の段に対する空隙又は低ｋ誘電材料のあらゆる組合せを含む。一実施形態は、接触ピラー６８及び接触バイア構造体７８を囲繞しビット線８８の間に位置する空隙又は低ｋ誘電材料を含む。別の実施形態は、接触ピラー６８及び接触バイア構造体７８を囲繞しビット線８８の間に位置する空隙又は低ｋ誘電材料を含む。別の実施形態は、接触ピラー６８及び接触バイア構造体７８を囲繞するだけであり、ビット線８８の間に位置しない空隙又は低ｋ誘電材料を含む。別の実施形態は、接触ピラー６８を囲繞しビット線８８の間に位置するが接触バイア構造体７８を囲繞しない空隙又は低ｋ誘電材料を含む。別の実施形態は、接触ピラー７８を囲繞しビット線８８の間に位置するが接触バイア構造体６８を囲繞しない空隙又は低ｋ誘電材料を含む。別の実施形態は、接触ピラー６８を囲繞するのみである空隙又は低ｋ誘電材料を含む。別の実施形態は、接触バイア構造体７８を囲繞するのみである空隙又は低ｋ誘電材料を含む。
メモリ積層構造体２０の各列２００は、一対の壁形バイア構造体１７６の間に位置し、一対の壁形バイア構造体１７６は、基板１０内の導電領域と接触することができる。壁形バイア構造体１７６は、第１の水平方向に沿って側方に延在するスリット溝内に位置することができる。一実施形態では、スリット溝は、基板８の上表面まで延在することができる。この場合、壁形バイア構造体１７６は、ソース接触電極（例えばソース局所相互接続部）として機能する導電構造体とすることができ、基板８内のそれぞれのソース領域１２と接触する。一実施形態では、スリット溝は、上側導電層３４（ドレイン選択ゲート電極等の上側選択ゲート電極に対応することができる）のみを通して延在する。この場合、壁形バイア構造体１７６は、本質的に誘電材料から構成される誘電構造体とすることができる。導電層３４は、制御ゲート電極（例えばワード線フィンガ）とすることができ、制御ゲート電極は、各対の壁形バイア構造体１７６の間でワード線方向（第１の水平方向と同じとすることができる）に延在する。ワード線方向は、ビット線方向（第２の水平方向である）に直交する。
図４Ａ、図４Ｂ及び図４Ｃは、４重メモリ積層構造体レイアウトである基準構成を示す。言い換えれば、各対の隣接スリット溝の間でワード線方向（第１の水平方向）に延在するメモリ積層構造体２０の４つの列２００があり、隣接スリット溝は、壁形バイア構造体１７６を含むことができる。ＭＨはメモリ積層構造体２０を指し、ＣＨは接触ピラー６８を指す。ビット線８８は、第２の水平方向に沿って、壁形バイア構造体１７６上に壁形バイア構造体１７６を越えて延在するが、簡単にするために、ビット線８８は、一対の壁形バイア構造体１７６の間のみに示す。各ビット線８８は、識別子８８＃＃で標示し、＃＃は、各ビット線を一意に特定し、００から１１の範囲である２桁の数を表し、ユニット・セルＵＣの３つの実例内で１２のメモリ積層構造体に接続されている１２のビット線に対応し、ユニット・セルＵＣの１つを図４Ａに示す。各接触ピラー６８は、１つのビット線８８のみに電気的に短絡し、各ビット線８８を一意に特定する２桁の数＃＃及びそれぞれのビット線８８に短絡するそれぞれの接触ピラー６８を図４Ｂに示す。
したがって、各ワード線フィンガを通して延在する４つの列のメモリ積層構造体２０があり、各ワード線フィンガは、隣接対のスリット溝の間に位置する導電層３４の一部分である。４重メモリ積層構造体レイアウトの非限定的な一態様では、ユニット・セルＵＣは、４つのビット線８８、それぞれの５つのビット線８８に接続されている４つのそれぞれの接触バイア構造体７８、４つのそれぞれの接触ピラー６８及び４つのそれぞれのメモリ積層構造体２０の区分を含む。各ユニット・セルは、一対の壁形バイア構造体１７６の間に位置し、第１の水平方向に沿った１次元周期アレイとして繰り返すことができる。
このレイアウトでは、有効メモリ・セルのサイズは：
有効メモリ・セルのサイズ＝ｐ×ｑ／（Ｒ×Ｎ）
のように決定され、式中、
ｐは、第１の水平方向（即ちワード線方向）に沿ったメモリ積層構造体のピッチであり、
ｑは、隣接壁形バイア構造体１７６の間の第２の水平方向（即ちビット線方向）におけるメモリ遮断領域の幅であり、
Ｒは、壁形バイア構造体の隣接対の形状中心の間のメモリ積層構造体の列数であり、
Ｎは、導電層３４によって実装されるワード線の総数である。
費用を低減するために、メモリ・セルのサイズを低減することが望ましい。メモリ・セルのサイズを低減するために、ｐ及び／若しくはｑを低減する、並びに／又はＲ及びＮを増加することができる。ｐを低減すると、接触バイア構造体７８の間で電気的短絡の確率が増大し、この電気的短絡を以下、「Ｖ１短絡」又は「第１のバイア段の短絡」と呼ぶ。Ｖ１短絡の理由は、最小Ｖ１間隔領域７５の周囲に位置する、対角的に隣接する接触バイア構造体７８の間の距離がより小さいことによるものであり、最小Ｖ１間隔領域７５は、図４Ａ及び図４Ｃに示すように、接触バイア構造体７８の隣接対に対し最短距離を有する。対照的に、他の領域におけるＶ１−Ｖ１間隔は、接触バイア構造体７８の他の隣接対の場合、ずっと大きい。例えば、図４Ｃに示すように、ｐが１４０ｎｍである場合、第１の水平方向に沿ったＶ１−Ｖ１間隔は、最小Ｖ１間隔領域において約１７．５ｎｍとすることができる。上記計算において、各接触バイア構造体７８の側方寸法及び接触バイア構造体７８の間の第１の水平方向に沿った側方間隔は、接触バイア構造体７８の第１の水平方向に沿った側方寸法及び第１の水平方向に沿った間隔の両方に対して同じ、即ち、１４０ｎｍ／８であると仮定する。対照的に、最小Ｖ１間隔領域７５の範囲外の、接触バイア構造体７８の第１の水平方向に沿った隣接対に対する間隔は、約５２．５ｎｍである。
各ビット線（８８００〜８８１１）は、一対の壁形バイア構造体１７６の間で１つの接触バイア構造体７８のみと接触し、電気的に接続されている。各接触バイア構造体７８は、一対の壁形バイア構造体１７６の間で１つの接触ピラー６８のみと接触し、電気的に接続されている。一実施形態では、各接触バイア構造体７８の領域全体は、下にあるピラー構造体６８の上表面と重ねることができる。各接触ピラー６８は、下にあるメモリ積層構造体２０と接触し、電気的に接続されている。
図４Ａ及び図４Ｃに示す構成では、ビット線８８０３及び８８０４は、下にある対の接触バイア構造体７８が最小Ｖ１間隔領域７５だけ離間するために電気的短絡を起こしやすい。４列のメモリ積層構造体２０を用いる接触バイア構造体７８の他の４重形状構成、４列の接触ピラー６８、及び必要な４列の接触バイア構造体７８により、異なる領域で最小Ｖ１間隔領域７５の形成をもたらす。言い換えれば、あらゆる４重メモリ積層構造体パターンの場合、接触ピラーのピッチ未満だけ離間する接触バイア構造体７８の隣接対、したがって、接触バイア構造体７８の段で電気的短絡を起こしやすい領域が存在することになる。
図５Ａ及び図５Ｂを参照すると、５重メモリ積層構造体レイアウトである、本開示の一実施形態による構成が示される。言い換えれば、各対の隣接スリット溝の間にワード線方向（第１の水平方向）に延在するメモリ積層構造体２０の５つの列２００があり、隣接スリット溝は、壁形バイア構造体１７６を含むことができる。ビット線８８は、第２の水平方向に沿って、壁形バイア構造体１７６上に、壁形バイア構造体１７６を越えて延在するが、簡単にするために、ビット線８８は、一対の壁形バイア構造体１７６の間のみに示す。各ビット線８８は、識別子８８＃＃で標示し、＃＃は、各ビット線を一意に特定し、００から１４の範囲である２桁の数を表し、ユニット・セルＵＣの３つの実例内で１６のメモリ積層構造体に接続されている１５のビット線に対応し、ユニット・セルＵＣの１つを図５Ａに示す。各接触ピラー６８は、１つのビット線８８のみに電気的に短絡し、各ビット線８８を一意に特定する２桁の数＃＃及びそれぞれのビット線８８に短絡するそれぞれの接触ピラー６８を図５Ｂに示す。
したがって、各ワード線フィンガを通して延在する５つの列のメモリ積層構造体２０があり、各ワード線フィンガは、隣接対のスリット溝の間に位置する導電層３４の一部分である。５重メモリ積層構造体レイアウトの非限定的な一態様では、ユニット・セルＵＣは、５つのビット線８８、それぞれの５つのビット線８８に接続されている５つのそれぞれの接触バイア構造体７８、５つのそれぞれの接触ピラー６８及び５つのそれぞれのメモリ積層構造体２０の区分を含む。各ユニット・セルは、一対の壁形バイア構造体１７６の間に位置し、第１の水平方向に沿った１次元周期アレイとして繰り返すことができる。したがって、ＮＡＮＤメモリ・デバイスは、隣接溝の間の各メモリ・ブロック内にチャネル２４及びメモリ膜２２を充填した少なくとも５つの列のメモリ穴を備える少なくとも５重の構成を有する。
各ビット線（８８００〜８８１５）は、一対の壁形バイア構造体１７６の間で１つの接触バイア構造体７８のみと接触し、電気的に接続されている。各接触バイア構造体７８は、一対の壁形バイア構造体１７６の間で１つの接触ピラー６８のみと接触し、電気的に接続されている。一実施形態では、各接触バイア構造体７８の全体領域は、下にあるピラー構造体６８の上表面と重なることができる。各接触ピラー６８は、下にあるメモリ積層構造体２０と接触し、電気的に接続されている。
各ユニット・セルＵＣ内では、５つのビット線８８は、５つのメモリ積層構造体２０、５つの接触ピラー６８及び５つの接触バイア構造体７８にわたり延在する。５つのビット線８８の１つのみが、所与の接触ピラー６８及び下にあるメモリ積層構造体２０に電気的に接続されている。５重メモリ積層構造体を修正し、６重、７重、８重、９重又は１０重のメモリ積層構造体を形成することができる。このことはそれぞれ、ＣＨ／ＭＨ列５と隣接する壁形バイア構造体１７６との間にＣＨ／ＭＨ列１の別の例を追加すること、ＣＨ／ＭＨ列５と隣接する壁形バイア構造体１７６との間にＣＨ／ＭＨ列１及びＣＨ／ＭＨ列２の順で更なる例を追加すること、ＣＨ／ＭＨ列５と隣接する壁形バイア構造体１７６との間にＣＨ／ＭＨ列１、ＣＨ／ＭＨ列２、及びＣＨ／ＭＨ列３の順で更なる例を追加すること、又はＣＨ／ＭＨ列５と隣接する壁形バイア構造体１７６との間にＣＨ／ＭＨ列１〜４の順で更なる例を追加すること、又はＣＨ／ＭＨ列５と隣接する壁形バイア構造体１７６との間にＣＨ／ＭＨ列１〜５の順で更なる例を追加することによる。
本開示の一態様によれば、図６に示す３次元半導体デバイスを提供するものであり、３次元半導体デバイスは、基板８上に位置する絶縁層３２及び導電層３４の交互積層体、交互積層体を通して延在し、第１の水平方向に沿って延在する少なくとも５つの列２００内に配置されたメモリ積層構造体２０と、メモリ積層構造体２０と同じ列数で配置され、メモリ積層構造体２０に重畳する接触バイア構造体７８であって、接触バイア構造体７８のそれぞれは、対応するメモリ積層構造体２０の半導体チャネル２４に電気的に接続されている接触バイア構造体７８と、対応する接触バイア構造体７８と接触し、第１の水平方向とは異なる第２の水平方向に沿って延在し、第１の水平方向に沿ったビット線ピッチｂｐを有する周期ビット線アレイ８８として配置されるビット線８８を含む。各接触バイア構造体７８の形状中心は、接触バイア構造体７８の任意の隣接列における各接触バイア構造体７８の形状中心からビット線ピッチｂｐの少なくとも２倍側方に第１の水平方向に沿って偏在している。一実施形態では、隣接ビット線は、最隣接メモリ穴内の半導体チャネルに電気的に接続されていない。
一実施形態では、３次元半導体デバイスは、一対の壁形バイア構造体１７６（図１Ａに示すソース接触構造体等の導電構造体とすることができるか、又は誘電構造体とすることができる）を含むことができ、一対の壁形バイア構造体１７６は、交互積層体を通して延在し、任意選択で基板８と接触し、第１の水平方向に沿って側方に延在する。メモリ積層構造体２０は、壁形バイア構造体１７６の対の間に位置することができる。同じ列内に位置するメモリ積層構造体２０の各部分セットは、第１の水平方向に沿ってメモリ積層構造体ピッチｐを有する周期１次元アレイとして配置することができる。一実施形態では、メモリ積層構造体ピッチｐは、一対の壁形バイア構造体１７６の間のビット線ピッチｂｐとメモリ積層構造体２０の列２００の総数との積と同じとすることができる。言い換えれば、５つの列２００を有する５重の構成の場合、５つのビット線８８は、第１の水平方向において１つのピッチｐの領域に位置し、６つの列２００を有する６重の構成の場合、６つのビット線８８は、第１の水平方向において１つのピッチｐの領域に位置する、等である。
一実施形態では、３次元半導体デバイスは、ドレイン領域５８を含むことができる。ドレイン領域５８のそれぞれは、対応するメモリ積層構造体２０内の垂直半導体チャネル２４の上端部と接触することができ、対応する接触バイア構造体７８と電気的に短絡することができる。一実施形態では、３次元半導体デバイスは、接触ピラー６８を含むことができる。接触ピラー６８のそれぞれは、対応するドレイン領域５８の上表面及び対応する接触バイア構造体７８の底表面と接触することができる。
一実施形態では、メモリ積層構造体２０の全体は、２次元六角アレイで配置されることができる。言い換えれば、メモリ積層構造体２０の軸は、平面図では２次元六角アレイの頂点に位置することができる。一実施形態では、接触ピラー６８の全体は、２次元六角アレイとして配置することができ、２次元六角アレイは、図５Ａ及び図５Ｂに示すメモリ積層構造体の２次元六角アレイと同等である。
図６を参照すると、図４Ａ及び図４Ｂの基準構成並びに図５Ａ及び図５Ｂの実施形態構成は、第１の水平方向に沿った１４０ｎｍの同じメモリ積層構造体ピッチｐを用いるケースで示されている。基準構成では、ビット線ピッチｂｐは、４つのビット線８８が１４０ｎｍのメモリ積層構造体ピッチｐ内に位置するため、３５ｎｍである。実施形態構成では、ビット線ピッチｂｐは、５つのビット線８８が１４０ｎｍのメモリ積層構造体ピッチ内に位置するため、２８ｎｍである。ビット線ピッチｂｐが、基準構成に対して実施形態構成では縮小しているにもかかわらず、接触バイア構造体７８の間の第１の水平方向に沿った最小間隔（即ち、第１の水平方向に沿ったＶ１−Ｖ１間隔）は増大している。両方の構成において、接触バイア構造体７８の幅がビット線ピッチの半分である場合、接触バイア構造体７８の間の第１の水平方向に沿った最小間隔は、実施形態構成では４２ｎｍであり、基準構成では１７．５ｎｍである。したがって、５重メモリ積層構成を使用すると、４重メモリ積層構成に対し、接触バイア構造体７８の間の第１の水平方向に沿った最小間隔の増大がもたらされる。接触バイア構造体７８の間の第１の水平方向に沿った最小間隔が増大すると、接触バイア構造体７８のパターン形成に対しより大きなリソグラフィ裕度がもたらされ、これによりＶ１−Ｖ１の短絡が回避される。概して、５重メモリ積層構造体構成は、接触バイア構造体７８の間に第１の水平方向に沿った最小間隔（即ち、第１の水平方向に沿った最小Ｖ１−Ｖ１間隔）をもたらし、この最小間隔は、ビット線ピッチｂｐよりも大きい。一実施形態では、５重メモリ積層構造体構成は、接触バイア構造体７８の間に第１の水平方向に沿った最小間隔（即ち、第１の水平方向に沿った最小Ｖ１−Ｖ１間隔）をもたらし、この最小間隔は、ビット線ピッチｂｐの約３／２である。
図６は、本開示の実施形態構成の特徴を示す。図６の左に示す４重メモリ積層構造体レイアウトの場合、各接触バイア構造体７８は、下にある接触ピラー６８の形状中心の近傍領域内に配置させることができる。図４Ａの４重メモリ積層構造体レイアウトの最適化バージョンでは、任意の接触ピラー６８の形状中心と、重畳し接触するビット線８８の隣接側壁（即ち、接触ピラー６８の形状中心により近い側壁）との間の縁部偏在距離ｅｏｄは、約８．７５ｎｍとすることができる。図５Ａの５重メモリ積層構造体レイアウトの最適化バージョン（図６の右に示す）では、任意の接触ピラー６８の形状中心と、重畳し接触するビット線８８の隣接側壁（即ち、接触ピラー６８の形状中心により近い側壁）との間の縁部偏在距離ｅｏｄは、接触バイア構造体７８の一部では約２１ｎｍとすることができる。更に、ビット線ピッチｂｐは、４重の構成の３５ｎｍから５重の構成では２８ｎｍに低減される。上記の寸法の全ては、例示的であり、１つの仮説的な例の説明のために提供しており、特許請求の範囲に対する限定と解釈すべきではないことを留意されたい。
図７及び図８を参照すると、接触バイア構造体７８のパターン印刷のためのリソグラフィ裕度を増大させる、本開示の実施形態が示されている。ｎ重メモリ積層構造体構成を用いることができ、ｎは、５以上の整数、例えば５、６、７、８、９、１０、１１又は１２等である。
最外列２０１の接触ピラー６８は、第１の水平方向に沿って、下にあるメモリ積層構造体２０及び上にある接触バイア構造体７８に対して側方偏在距離ｌｏｄだけ側方にずらすことができる。最外列２０１の接触ピラー６８は、第１の水平方向に沿って、中間列２００内の接触ピラーに対しても側方偏在距離ｌｏｄだけ側方にずらすことができる。例示的な例では、最外列２０１内の各接触ピラー６８は、距離ｌｏｄだけ側方にずらすことができ、距離ｌｏｄは、ビット線ピッチｂｐの１０％から５０％の範囲内とすることができる。例えば、側方偏在距離ｌｏｄは、１０ｎｍ等の５から１５ｎｍの範囲とすることができる。側方偏在距離ｌｏｄの方向は、ビット線方向（即ち、第２の水平方向）に直交するワード線方向（即ち、第１の水平方向）に沿ったものとすることができる。
有限側方偏在距離ｌｏｄを導入すると、図６に記載した縁部偏在距離ｅｏｄの最大値を低減することによって、接触ピラー６８と接触バイア構造体７８との間の上に重ねる要件を軽減することができる。具体的には、最外列２０１内の接触ピラー６８は、第１の水平方向に沿って縁部偏在距離を低減する方向に沿ってずらすことができる。この場合、接触ピラー６８は、第１の水平方向に沿って、下にあるメモリ積層構造体２０の周期構造体（六角周期構造体とすることができる）、及び上にある接触バイア構造体７８に対して偏在することができる。
この場合、最外列２０１を除く、列２００内で形状的に隣接する接触ピラー６８のあらゆる３本線の形状中心は、二等辺三角形Ｔ１、即ち、２つの等しい辺を有する三角形を形成することができる。これに対応して、第１の水平方向に沿った、各二等辺三角形の頂点の間の側方分離距離は、メモリ積層構造体ピッチの半分（すなわちｐ／２）であるか又はメモリ積層構造体ピッチｐのいずれかとすることができる。
最外列２０１からの少なくとも１つの接触ピラー６８を含む形状的に隣接する接触ピラー６８のあらゆる３本線の形状中心は、不等辺三角形Ｔ２、即ち、３つの異なる辺を有する三角形を形成することができる。本明細書で使用する、形状的に隣接する接触ピラーとは、一対の接触ピラーの間に位置する接触ピラーを含まない接触ピラーの任意のセットを指す。これに対応して、第１の水平方向に沿った、各不等辺三角形の頂点の間の側方分離距離は、メモリ積層構造体ピッチの半分と側方偏在距離との和（即ち、ｐ／２＋ｌｏｄ）、メモリ積層構造体ピッチの半分と側方偏在距離との間の差（即ち、ｐ／２−ｌｏｄ）、又はメモリ積層構造体ピッチｐとすることができる。
一実施形態では、図７及び図８に示すように、メモリ積層構造体２０の全体は、２次元六角アレイで配置することができ、メモリ積層構造体２０の最外列２０１に位置するメモリ積層構造体２０の部分セットのそれぞれに重畳する対応する接触ピラー６８の形状中心は、下にある対応するメモリ積層構造体２０の形状中心を通過する軸から側方に偏在することができ、メモリ積層構造体２０には、接触ピラー６８が電気的に接続されている。
一実施形態では、メモリ積層構造体２０の最外列２０１のそれぞれは、メモリ積層構造体２０の内側列によって形成した六角２次元アレイから、対応する有限側方偏在距離ｌｏｄだけ側方に第１の水平方向に沿って偏在することができる。一実施形態では、メモリ積層構造体２０の２つの最外列２０１の側方偏在は、等しい大きさであり、図７に示す方向とは反対とすることができる。
一実施形態では、平面視において、接触ピラー６８の最外列２０１以外の列における接触ピラー６８の隣接形状中心を接続する各三角形は、二等辺三角形Ｔ１を形成することができ、平面視において、最外列２０１及び最外列２０１に隣接する別の列内の接触ピラー６８の隣接形状中心を接続する各三角形は、不等辺三角形Ｔ２を形成することができる。
本開示の一態様によれば、３次元半導体デバイスを提供し、３次元半導体デバイスは、基板８上に位置する絶縁層３２及び導電層３４の交互積層体と、交互積層体を通して延在するメモリ積層構造体２０であって、第１の水平方向に沿って延在する少なくとも５つの列（２００、２０１）を含む第１の２次元六角アレイとして配置されたメモリ積層構造体２０と、メモリ積層構造体２０の列と同数で配置され、メモリ積層構造体２０に重畳する接触ピラー６８を備える。接触ピラー６８のそれぞれは、対応するメモリ積層構造体２０の半導体チャネル２４に電気的に接続することができる。最外列２０１の間に位置する接触ピラー６８を含む接触ピラー６８の第１の部分セットは、第２の２次元六角アレイ内に配置されることができ、第２の２次元六角アレイは、第１の２次元六角アレイの一部分と同等である。最外列２０１に位置する接触ピラーを含む接触ピラー６８の第２の部分セットにおける接触ピラー６８の形状中心のそれぞれは、下にある対応するメモリ積層構造体２０の形状中心を通過する軸から側方に偏在することができる。
一実施形態では、第２の２次元六角アレイは、第１の２次元六角アレイの一部分と一致させることができる。一実施形態では、交互積層体を通して延在し、任意選択で基板８と接触し、第１の水平方向に沿って側方に延在する一対の壁形バイア構造体１７６を設けることができる。メモリ積層構造体２０は、壁形バイア構造体１７６の対の間に位置することができる。壁形バイア構造体１７６の対は、一対のソース接触構造体（図１Ａに示す導電材料を含む）、一対の誘電材料部分（選択ドレイン電極のセパレータとして機能することができる）、又はそれらの組合せとすることができる。
一実施形態では、３次元半導体デバイスは、接触バイア構造体７８を含むことができ、接触バイア構造体７８は、メモリ積層構造体２０と同数の列で配置し、接触ピラー６８に重畳する。接触バイア構造体７８のそれぞれは、下にある接触ピラー６８と接触することができる。ビット線８８は、対応する接触バイア構造体７８と接触し、第１の水平方向とは異なる第２の水平方向に沿って延在することができる。ビット線８８のそれぞれは、対応するドレイン領域５８に電気的に短絡している。
ビット線８８は、第１の水平方向に沿ってビット線ピッチｂｐを有するビット線周期アレイとして配置することができる。一実施形態では、図５Ａ、図５Ｂ、図７及び図８に示すように、各接触バイア構造体７８の形状中心は、第１の水平方向に沿って、接触バイア構造体７８の任意の隣接列２００における各接触バイア構造体７８の形状中心からビット線ピッチｂｐの少なくとも２倍側方に偏在することができる。
本開示の実施形態のそれぞれでは、メモリ積層構造体２０のそれぞれは、外側から内側に、任意選択の遮断誘電体（メモリ膜２２の一部分とすることができる）、メモリ要素（メモリ膜２２内のメモリ材料層又は個別の浮遊ゲート電極の部分として具現化される）、トンネル誘電体（メモリ膜２２の一部分である）、及び垂直半導体チャネル２４を含むことができる。交互積層体（３２、３４）を通して延在するメモリ積層構造体２０は、ちょうど５つの列又は６列以上の列で配置することができる。接触バイア構造体７８は、第２の水平方向に沿って細長くすることができる。接触バイア構造体７８の５０％超のそれぞれは、それぞれの下にあるメモリ積層構造体２０の形状中心を通過する軸から側方に偏る形状中心を有することができる（メモリ積層構造体２０は、それぞれの接触バイア構造体２０との面重複部を有する）。
本開示の各実施形態では、３次元半導体デバイスは、基板８上に位置する垂直ＮＡＮＤデバイスを含むことができる。導電層３４は、垂直ＮＡＮＤデバイスの対応するワード線（メモリ積層構造体２０を囲繞する部分として具現化される）を含むか又はそれぞれのワード線に電気的に接続することができる。基板８はシリコン基板を備えることができる。垂直ＮＡＮＤデバイスは、シリコン基板上に位置するモノリシック３次元ＮＡＮＤストリング・アレイを備えることができる。３次元ＮＡＮＤストリング・アレイの第１のデバイス段内の少なくとも１つのメモリ・セルは、３次元ＮＡＮＤストリング・アレイの第２のデバイス段において別のメモリ・セル上に位置することができる。シリコン基板は、メモリ・デバイスを上に配置するドライバ回路を備える集積回路を含むことができる。モノリシック３次元ＮＡＮＤストリング・アレイは、複数の半導体チャネル、複数の電荷蓄積要素、及び基板８の上表面に実質的に平行に延在するストライプ形状を有する複数の制御ゲート電極を含むことができる。複数の半導体チャネルのそれぞれの少なくとも１つの端部分は、基板８の上表面に実質的に直交して延在することができる。各電荷蓄積要素は、複数の半導体チャネル２４のうちの対応する１個に隣接して位置することができる。複数の制御ゲート電極は、第１のデバイス段に位置する少なくとも１つの第１の制御ゲート電極、及び第２のデバイス段に位置する第２の制御ゲート電極を備えることができる。
メモリ積層構造体の接触バイア構造体の隣接対の間の電気的短絡は、メモリ積層構造体の各ブロック内で５つ以上のメモリ積層構造体の構成を用いることによって最小化することができる。各メモリ・ブロック内に５つ以上の列のメモリ積層構造体及び接触バイア構造体を含む構成では、各接触バイア構造体は、隣接列内の他の接触バイア構造体から、接触バイア構造体の上表面と接触するビット線のビット線ピッチの少なくとも２倍側方に離間することができる。任意選択で、接触ピラーは、メモリ積層構造体と接触バイア構造体との間に設けることができる。接触ピラーの最外列は、列方向に沿ってメモリ積層構造体に対して側方に偏在し、接触バイア構造体の最外列に対する側方偏在距離の増大を可能にすることができる。
本開示の実施形態は、以下の非限定的な利点：セル・サイズの低減、Ｖ１リソグラフィ裕度の増大によるより大きなプロセス裕度、及びより高い性能を提供する。多重メモリ積層構造体の数がより多く、メモリ積層構造体ピッチｐがより小さいことにより、同じページ・サイズで合計のワード線の長さを低減可能にする。ワード線の長さが短いほど、ＲＣ遅延はより少なくなり、読出し及びプログラム速度を向上させることができる。
上記は特定の実施形態に言及するものであるが、本開示をそのように限定するものではないことは理解されよう。開示の実施形態に様々な修正を行い得ること、そのような修正が本開示の範囲内であることを意図することは当業者であれば想到するであろう。特定の構造及び／又は構成を用いる一実施形態を本開示内で例示する場合、機能的に等価であるあらゆる他の適合可能な構造及び／又は構成により本開示を実施することができることは理解されよう。但し、そのような代替形態が、明示的に禁止されていない、又は当業者に不可能であることが公知ではないことを条件とする。本明細書で引用する刊行物、特許出願及び特許の全ては、それらの全体が参照により本明細書に組み込まれる。
上記は特定の実施形態に言及するものであるが、本開示をそのように限定するものではないことは理解されよう。開示の実施形態に様々な修正を行い得ること、そのような修正が本開示の範囲内であることを意図することは当業者であれば想到するであろう。特定の構造及び／又は構成を用いる一実施形態を本開示内で例示する場合、機能的に等価であるあらゆる他の適合可能な構造及び／又は構成により本開示を実施することができることは理解されよう。但し、そのような代替形態が、明示的に禁止されていない、又は当業者に不可能であることが公知ではないことを条件とする。本明細書で引用する刊行物、特許出願及び特許の全ては、それらの全体が参照により本明細書に組み込まれる。
以下の項目は、国際出願時の特許請求の範囲に記載の要素である。
（項目１）
基板上に位置する絶縁層及び導電層の交互積層体と、
前記交互積層体を通して延在するメモリ積層構造体であって、第１の水平方向に沿って延在する少なくとも５つの列内に配置されたメモリ積層構造体と、
前記メモリ積層構造体の列と同数で配置され、前記メモリ積層構造体に重畳する接触バイア構造体であって、前記接触バイア構造体のそれぞれは、対応する前記メモリ積層構造体の半導体チャネルに電気的に接続されている、接触バイア構造体と、
対応する前記接触バイア構造体と接触し、前記第１の水平方向とは異なる第２の水平方向に沿って延在し、前記第１の水平方向に沿ったビット線ピッチを有するビット線周期アレイとして配置されたビット線と、
前記交互積層体を通して延在し、前記第１の水平方向に沿って側方に延在する一対の壁形バイア構造体と、
を備え、
前記少なくとも５つの列のメモリ積層構造体は、前記一対の壁形バイア構造体の間に位置する、３次元半導体デバイス。
（項目２）
各接触バイア構造体の形状中心は、前記接触バイア構造体の任意の隣接列における各接触バイア構造体の形状中心から前記ビット線ピッチの少なくとも２倍側方に前記第１の水平方向に沿って偏在する、項目１に記載の３次元半導体デバイス。
（項目３）
同じ列内の前記メモリ積層構造体の各部分セットは、前記第１の水平方向に沿ったメモリ積層構造体ピッチを有する周期１次元アレイとして配置されている、項目２に記載の３次元半導体デバイス。
（項目４）
前記メモリ積層構造体ピッチは、前記ビット線ピッチと、前記一対の壁形バイア構造体の間の前記メモリ積層構造体の列の総数と、の積と同じである、項目３に記載の３次元半導体デバイス。
（項目５）
複数のドレイン領域を更に備え、前記複数のドレイン領域のそれぞれは、対応する前記メモリ積層構造体内の垂直半導体チャネルの上端部と接触し、対応する接触バイア構造体と電気的に短絡している、項目１に記載の３次元半導体デバイス。
（項目６）
複数の接触ピラーを更に備え、前記複数の接触ピラーのそれぞれは、対応する前記ドレイン領域の上表面及び対応する前記接触バイア構造体の底表面と接触している、項目５に記載の３次元半導体デバイス。
（項目７）
前記メモリ積層構造体の全体は２次元六角アレイで配置されている、項目６に記載の３次元半導体デバイス。
（項目８）
前記接触ピラーの全体は２次元六角アレイであって、前記メモリ積層構造体の前記２次元六角アレイと同等な２次元六角アレイとして配置される、項目７に記載の３次元半導体デバイス。
（項目９）
前記メモリ積層構造体の最外列に位置する前記メモリ積層構造体の部分セットのそれぞれに重畳する対応する前記接触ピラーの形状中心は、下にある対応する前記メモリ積層構造体の形状中心を通過する軸から側方に偏在している、項目６に記載の３次元半導体デバイス。
（項目１０）
前記メモリ積層構造体の最外列のそれぞれは、前記メモリ積層構造体の内側列によって形成された六角２次元アレイから対応する有限側方偏在距離だけ側方に前記第１の水平方向に沿って偏在している、項目６に記載の３次元半導体デバイス。
（項目１１）
前記メモリ積層構造体の２つの最外列の側方偏在は、大きさが等しく、方向が反対である、項目１０に記載の３次元半導体デバイス。
（項目１２）
平面視において、前記接触ピラーの最外列以外の列における接触ピラーの隣接形状中心を接続する各三角形は、二等辺三角形を形成し、
平面視において、最外列及び前記最外列に隣接する別の列内の接触ピラーの隣接形状中心を接続する各三角形は、不等辺三角形を形成する、項目６に記載の３次元半導体デバイス。
（項目１３）
前記メモリ積層構造体のそれぞれは、外側から内側に、メモリ要素、トンネル誘電体及び垂直半導体チャネルを備える、項目１に記載の３次元半導体デバイス。
（項目１４）
前記交互積層体を通って延在する前記メモリ積層構造体は、ちょうど５列内に配置されている、項目１に記載の３次元半導体デバイス。
（項目１５）
前記接触バイア構造体は、前記第２の水平方向に沿って細長い、項目１に記載の３次元半導体デバイス。
（項目１６）
前記接触バイア構造体の５０％超のそれぞれは、下にある対応する前記メモリ積層構造体の形状中心を通過する軸から側方に偏在する形状中心を有する、項目１に記載の３次元半導体デバイス。
（項目１７）
前記３次元半導体デバイスは、前記基板上に位置する垂直ＮＡＮＤデバイスを備え、
前記導電層は、前記垂直ＮＡＮＤデバイスの対応するワード線を備えるか又は電気的に接続されており、
前記基板は、シリコン基板を備え、
前記垂直ＮＡＮＤデバイスは、前記シリコン基板上に位置するモノリシックの３次元ＮＡＮＤストリング・アレイを備え、
前記３次元ＮＡＮＤストリング・アレイの第１のデバイス段内の少なくとも１つのメモリ・セルは、前記３次元ＮＡＮＤストリング・アレイの第２のデバイス段内の別のメモリ・セル上に位置し、
前記シリコン基板は、前記メモリ・デバイスを上に配置するドライバ回路を備える集積回路を含み、
前記３次元ＮＡＮＤストリング・アレイは、
複数の半導体チャネルであって、前記複数の半導体チャネルのそれぞれの少なくとも１つの端部分が前記基板の上表面に実質的に直交して延在する複数の半導体チャネルと、
それぞれが前記複数の半導体チャネルのうちの対応する１個に隣接して位置する複数の電荷蓄積要素と、
前記基板の前記上表面に実質的に平行に延在するストライプ形状を有する複数の制御ゲート電極と、
を備え、
前記複数の制御ゲート電極は、前記第１のデバイス段に位置する少なくとも１つの第１の制御ゲート電極、及び前記第２のデバイス段に位置する第２の制御ゲート電極を備える、項目１に記載の３次元半導体デバイス。
（項目１８）
基板上に位置する絶縁層及び導電層の交互積層体と、
前記交互積層体を通して延在するメモリ積層構造体であって、第１の水平方向に沿って延在する少なくとも５つの列を含む第１の２次元六角アレイとして配置されたメモリ積層構造体と、
前記メモリ積層構造体の列と同数で配置され、前記メモリ積層構造体に重畳する接触ピラーであって、前記接触ピラーのそれぞれは、対応する前記メモリ積層構造体の半導体チャネルに電気的に接続されている、接触ピラーと、
を備え、
最外列の間に位置する接触ピラーを含む接触ピラーの第１の部分セットは、第２の２次元六角アレイ内に配置され、前記第２の２次元六角アレイは、前記第１の２次元六角アレイの一部分と同等であり、
前記最外列に位置する接触ピラーを含む接触ピラーの第２の部分セット内の接触ピラーの形状中心のそれぞれは、下にある対応する前記メモリ積層構造体の形状中心を通過する軸から側方に偏在している、３次元半導体デバイス。
（項目１９）
前記交互積層体を通して延在し、前記第１の水平方向に沿って側方に延在する一対の壁形バイア構造体を更に備え、前記メモリ積層構造体は、前記一対の壁形バイア構造体の間に位置する、項目１８に記載の３次元半導体デバイス。
（項目２０）
前記メモリ積層構造体と同数の列で配置され、前記接触ピラーに重畳する接触バイア構造体を更に備え、前記接触バイア構造体のそれぞれは、下にある前記接触ピラーと接触する、項目１８に記載の３次元半導体デバイス。
（項目２１）
対応する前記接触バイア構造体と接触し、前記第１の水平方向とは異なる第２の水平方向に沿って延在するビット線を更に備え、前記ビット線のそれぞれは、対応するドレイン領域と電気的に短絡している、項目２０に記載の３次元半導体デバイス。
（項目２２）
前記ビット線は、前記第１の水平方向に沿ったビット線ピッチを有するビット線周期アレイとして配置されている、項目２１に記載の３次元半導体デバイス。
（項目２３）
各前記接触バイア構造体の形状中心は、前記接触バイア構造体の任意の隣接列における各前記接触バイア構造体の形状中心から前記ビット線ピッチの少なくとも２倍側方に前記第１の水平方向に沿って偏在している、項目２２に記載の３次元半導体デバイス。
（項目２４）
ワード線方向に延在する絶縁体層によって隔てられているワード線の交互積層体と、
それぞれが垂直の半導体チャネル及びメモリ膜を含む少なくとも５つの列のメモリ穴であって、当該列が一対の隣接スリット溝の間で前記ワード線の方向に延在する、少なくとも５つの列のメモリ穴と、
ビット線の方向に延在し、前記半導体チャネルに電気的に接続されている複数のビット線と、
を備える３次元ＮＡＮＤデバイス。
（項目２５）
隣接ビット線は、最隣接メモリ穴内の半導体チャネルに電気的に接続されていない、項目２４に記載の３次元ＮＡＮＤデバイス。
（項目２６）
前記デバイスは、各メモリ・ブロック内に少なくとも５つの列のメモリ穴を備える少なくとも５重の構成を有する、項目２４に記載の３次元ＮＡＮＤデバイス。

Claims (26)

  1. 基板上に位置する絶縁層及び導電層の交互積層体と、
    前記交互積層体を通して延在するメモリ積層構造体であって、第１の水平方向に沿って延在する少なくとも５つの列内に配置されたメモリ積層構造体と、
    前記メモリ積層構造体の列と同数で配置され、前記メモリ積層構造体に重畳する接触バイア構造体であって、前記接触バイア構造体のそれぞれは、対応する前記メモリ積層構造体の半導体チャネルに電気的に接続されている、接触バイア構造体と、
    対応する前記接触バイア構造体と接触し、前記第１の水平方向とは異なる第２の水平方向に沿って延在し、前記第１の水平方向に沿ったビット線ピッチを有するビット線周期アレイとして配置されたビット線と、
    前記交互積層体を通して延在し、前記第１の水平方向に沿って側方に延在する一対の壁形バイア構造体と、
    を備え、
    前記少なくとも５つの列のメモリ積層構造体は、前記一対の壁形バイア構造体の間に位置する、３次元半導体デバイス。
  2. 各接触バイア構造体の形状中心は、前記接触バイア構造体の任意の隣接列における各接触バイア構造体の形状中心から前記ビット線ピッチの少なくとも２倍側方に前記第１の水平方向に沿って偏在する、請求項１に記載の３次元半導体デバイス。
  3. 同じ列内の前記メモリ積層構造体の各部分セットは、前記第１の水平方向に沿ったメモリ積層構造体ピッチを有する周期１次元アレイとして配置されている、請求項２に記載の３次元半導体デバイス。
  4. 前記メモリ積層構造体ピッチは、前記ビット線ピッチと、前記一対の壁形バイア構造体の間の前記メモリ積層構造体の列の総数と、の積と同じである、請求項３に記載の３次元半導体デバイス。
  5. 複数のドレイン領域を更に備え、前記複数のドレイン領域のそれぞれは、対応する前記メモリ積層構造体内の垂直半導体チャネルの上端部と接触し、対応する接触バイア構造体と電気的に短絡している、請求項１に記載の３次元半導体デバイス。
  6. 複数の接触ピラーを更に備え、前記複数の接触ピラーのそれぞれは、対応する前記ドレイン領域の上表面及び対応する前記接触バイア構造体の底表面と接触している、請求項５に記載の３次元半導体デバイス。
  7. 前記メモリ積層構造体の全体は２次元六角アレイで配置されている、請求項６に記載の３次元半導体デバイス。
  8. 前記接触ピラーの全体は２次元六角アレイであって、前記メモリ積層構造体の前記２次元六角アレイと同等な２次元六角アレイとして配置される、請求項７に記載の３次元半導体デバイス。
  9. 前記メモリ積層構造体の最外列に位置する前記メモリ積層構造体の部分セットのそれぞれに重畳する対応する前記接触ピラーの形状中心は、下にある対応する前記メモリ積層構造体の形状中心を通過する軸から側方に偏在している、請求項６に記載の３次元半導体デバイス。
  10. 前記メモリ積層構造体の最外列のそれぞれは、前記メモリ積層構造体の内側列によって形成された六角２次元アレイから対応する有限側方偏在距離だけ側方に前記第１の水平方向に沿って偏在している、請求項６に記載の３次元半導体デバイス。
  11. 前記メモリ積層構造体の２つの最外列の側方偏在は、大きさが等しく、方向が反対である、請求項１０に記載の３次元半導体デバイス。
  12. 平面視において、前記接触ピラーの最外列以外の列における接触ピラーの隣接形状中心を接続する各三角形は、二等辺三角形を形成し、
    平面視において、最外列及び前記最外列に隣接する別の列内の接触ピラーの隣接形状中心を接続する各三角形は、不等辺三角形を形成する、請求項６に記載の３次元半導体デバイス。
  13. 前記メモリ積層構造体のそれぞれは、外側から内側に、メモリ要素、トンネル誘電体及び垂直半導体チャネルを備える、請求項１に記載の３次元半導体デバイス。
  14. 前記交互積層体を通って延在する前記メモリ積層構造体は、ちょうど５列内に配置されている、請求項１に記載の３次元半導体デバイス。
  15. 前記接触バイア構造体は、前記第２の水平方向に沿って細長い、請求項１に記載の３次元半導体デバイス。
  16. 前記接触バイア構造体の５０％超のそれぞれは、下にある対応する前記メモリ積層構造体の形状中心を通過する軸から側方に偏在する形状中心を有する、請求項１に記載の３次元半導体デバイス。
  17. 前記３次元半導体デバイスは、前記基板上に位置する垂直ＮＡＮＤデバイスを備え、
    前記導電層は、前記垂直ＮＡＮＤデバイスの対応するワード線を備えるか又は電気的に接続されており、
    前記基板は、シリコン基板を備え、
    前記垂直ＮＡＮＤデバイスは、前記シリコン基板上に位置するモノリシックの３次元ＮＡＮＤストリング・アレイを備え、
    前記３次元ＮＡＮＤストリング・アレイの第１のデバイス段内の少なくとも１つのメモリ・セルは、前記３次元ＮＡＮＤストリング・アレイの第２のデバイス段内の別のメモリ・セル上に位置し、
    前記シリコン基板は、前記メモリ・デバイスを上に配置するドライバ回路を備える集積回路を含み、
    前記３次元ＮＡＮＤストリング・アレイは、
    複数の半導体チャネルであって、前記複数の半導体チャネルのそれぞれの少なくとも１つの端部分が前記基板の上表面に実質的に直交して延在する複数の半導体チャネルと、
    それぞれが前記複数の半導体チャネルのうちの対応する１個に隣接して位置する複数の電荷蓄積要素と、
    前記基板の前記上表面に実質的に平行に延在するストライプ形状を有する複数の制御ゲート電極と、
    を備え、
    前記複数の制御ゲート電極は、前記第１のデバイス段に位置する少なくとも１つの第１の制御ゲート電極、及び前記第２のデバイス段に位置する第２の制御ゲート電極を備える、請求項１に記載の３次元半導体デバイス。
  18. 基板上に位置する絶縁層及び導電層の交互積層体と、
    前記交互積層体を通して延在するメモリ積層構造体であって、第１の水平方向に沿って延在する少なくとも５つの列を含む第１の２次元六角アレイとして配置されたメモリ積層構造体と、
    前記メモリ積層構造体の列と同数で配置され、前記メモリ積層構造体に重畳する接触ピラーであって、前記接触ピラーのそれぞれは、対応する前記メモリ積層構造体の半導体チャネルに電気的に接続されている、接触ピラーと、
    を備え、
    最外列の間に位置する接触ピラーを含む接触ピラーの第１の部分セットは、第２の２次元六角アレイ内に配置され、前記第２の２次元六角アレイは、前記第１の２次元六角アレイの一部分と同等であり、
    前記最外列に位置する接触ピラーを含む接触ピラーの第２の部分セット内の接触ピラーの形状中心のそれぞれは、下にある対応する前記メモリ積層構造体の形状中心を通過する軸から側方に偏在している、３次元半導体デバイス。
  19. 前記交互積層体を通して延在し、前記第１の水平方向に沿って側方に延在する一対の壁形バイア構造体を更に備え、前記メモリ積層構造体は、前記一対の壁形バイア構造体の間に位置する、請求項１８に記載の３次元半導体デバイス。
  20. 前記メモリ積層構造体と同数の列で配置され、前記接触ピラーに重畳する接触バイア構造体を更に備え、前記接触バイア構造体のそれぞれは、下にある前記接触ピラーと接触する、請求項１８に記載の３次元半導体デバイス。
  21. 対応する前記接触バイア構造体と接触し、前記第１の水平方向とは異なる第２の水平方向に沿って延在するビット線を更に備え、前記ビット線のそれぞれは、対応するドレイン領域と電気的に短絡している、請求項２０に記載の３次元半導体デバイス。
  22. 前記ビット線は、前記第１の水平方向に沿ったビット線ピッチを有するビット線周期アレイとして配置されている、請求項２１に記載の３次元半導体デバイス。
  23. 各前記接触バイア構造体の形状中心は、前記接触バイア構造体の任意の隣接列における各前記接触バイア構造体の形状中心から前記ビット線ピッチの少なくとも２倍側方に前記第１の水平方向に沿って偏在している、請求項２２に記載の３次元半導体デバイス。
  24. ワード線方向に延在する絶縁体層によって隔てられているワード線の交互積層体と、
    それぞれが垂直の半導体チャネル及びメモリ膜を含む少なくとも５つの列のメモリ穴であって、当該列が一対の隣接スリット溝の間で前記ワード線の方向に延在する、少なくとも５つの列のメモリ穴と、
    ビット線の方向に延在し、前記半導体チャネルに電気的に接続されている複数のビット線と、
    を備える３次元ＮＡＮＤデバイス。
  25. 隣接ビット線は、最隣接メモリ穴内の半導体チャネルに電気的に接続されていない、請求項２４に記載の３次元ＮＡＮＤデバイス。
  26. 前記デバイスは、各メモリ・ブロック内に少なくとも５つの列のメモリ穴を備える少なくとも５重の構成を有する、請求項２４に記載の３次元ＮＡＮＤデバイス。
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