JP2015079862A - 不揮発性半導体記憶装置 - Google Patents

不揮発性半導体記憶装置 Download PDF

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Abstract

【課題】メモリセルの高密度化を図る。
【解決手段】本実施形態による不揮発性半導体記憶装置は、第１メモリストリングおよび第２ストリングを具備する。前記第１メモリストリングは、第１メモリ柱状部５６Ａ１と、第１方向において前記第１メモリ柱状部と同一位置に配置された第２メモリ柱状部５６Ａ２と、第１メモリ連結部５７Ａと、を備える。前記第２メモリストリングは、前記第１方向において前記第１メモリ柱状部とずれた位置に配置された第３メモリ柱状部５６Ｂ１と、前記第１方向において前記第３メモリ柱状部と同一位置に配置された第４メモリ柱状部５６Ｂ２と、第２メモリ連結部５７Ｂと、を備える。前記第２方向において前記第１メモリ柱状部および前記第２メモリ柱状部は前記第３メモリ柱状部と前記第４メモリ柱状部との間に位置し、前記第２メモリ連結部は前記第１メモリ連結部よりも下層に位置する。
【選択図】図７

Description

本実施形態は、不揮発性半導体記憶装置に関する。
ＮＡＮＤ型フラッシュメモリとして、垂直方向に積層され、一括加工により形成される３次元積層型メモリ（ＢｉＣＳ：Bit Cost Scalable）が提案されている。
特開２００９−１４６９５４号公報
メモリセルの高密度化を図る不揮発性半導体記憶装置を提供する。
本実施形態による不揮発性半導体記憶装置によれば、本実施形態による不揮発性半導体記憶装置は、第１メモリストリングおよび第２ストリングを具備する。前記第１メモリストリングは、第１メモリ柱状部５６Ａ１と、第１方向において前記第１メモリ柱状部と同一位置に配置された第２メモリ柱状部５６Ａ２と、第１メモリ連結部５７Ａと、を備える。前記第２メモリストリングは、前記第１方向において前記第１メモリ柱状部とずれた位置に配置された第３メモリ柱状部５６Ｂ１と、前記第１方向において前記第３メモリ柱状部と同一位置に配置された第４メモリ柱状部５６Ｂ２と、第２メモリ連結部５７Ｂと、を備える。前記第２方向において前記第１メモリ柱状部および前記第２メモリ柱状部は前記第３メモリ柱状部と前記第４メモリ柱状部との間に位置し、前記第２メモリ連結部は前記第１メモリ連結部よりも下層に位置する。
第１の実施形態に関連する不揮発性半導体記憶装置の全体構成例を示すブロック図。 第１の実施形態に関連するメモリセルアレイを示すブロック図。 第１の実施形態に関連するブロックを示す回路図。 第１の実施形態に係るメモリストリングユニットを示す平面図。 第１の実施形態に係るメモリストリングユニットを示す平面図。 第１の実施形態に係るメモリストリングユニットを示す平面図。 図４乃至図６のＡ−Ａ線に沿った断面図。 第１の実施形態に係るＮＡＮＤストリングとセンスアンプとの接続を示すブロック図。 第１の実施形態に係るメモリストリングユニットの変形例１を示す平面図。 図９のＢ−Ｂ線に沿った断面図。 第１の実施形態に係るメモリストリングユニットの変形例２を示す平面図。 図１１のＣ−Ｃ線に沿った断面図。 第２の実施形態に係るメモリストリングユニットを示す平面図。 第２の実施形態に係るメモリストリングユニットを示す平面図。 第２の実施形態に係るメモリストリングユニットを示す平面図。 第２の実施形態に係るメモリストリングユニットを示す平面図。 図１３乃至図１６のＤ−Ｄ線に沿った断面図。 第３の実施形態に係るメモリストリングユニットを示す平面図。 第３の実施形態に係るメモリストリングユニットを示す平面図。 第３の実施形態に係るメモリストリングユニットを示す平面図。 第３の実施形態に係るメモリストリングユニットを示す平面図。 第３の実施形態に係るメモリストリングユニットを示す平面図。 図１８乃至図２２のＥ−Ｅ線に沿った断面図。 第４の実施形態に係るメモリストリングユニットの第１例を示す平面図。 第４の実施形態に係るメモリストリングユニットの第２例を示す平面図。 第４の実施形態に係るメモリストリングユニットの第３例を示す平面図。 第４の実施形態に係るメモリストリングユニットの第４例を示す平面図。 比較例に係るメモリホールＭＨの構成を示す平面図。 第５の実施形態に係るメモリホールＭＨの構成を示す平面図。 第６の実施形態に係るメモリストリングユニットを示す平面図。 第６の実施形態に係るメモリストリングユニットを示す平面図。 図３０および図３１のＦ−Ｆ線に沿った断面図。 第６の実施形態に係るメモリ連結部を示す斜視図。 第７の実施形態に係るメモリストリングユニットを示す平面図。 第７の実施形態に係るメモリストリングユニットを示す平面図。 第７の実施形態に係るメモリストリングユニットを示す平面図。 図３４のＧ−Ｇ線に沿った断面図。 第７の実施形態に係るメモリストリングユニットを示す回路図。 第７の実施形態に係るＮＡＮＤストリングとセンスアンプとの接続の一例を示す回路図。 第７の実施形態に係るＮＡＮＤストリングとセンスアンプとの接続の他の例を示す回路図。 第７の実施形態に係る書き込み動作を示すフローチャート。 第７の実施形態に係るメモリストリングユニットの変形例１を示す平面図。 第７の実施形態に係るメモリストリングユニットの変形例２を示す平面図。 第７の実施形態に係るメモリストリングユニットの変形例２を示す回路図。 第７の実施形態に係るメモリストリングユニットの変形例３を示す平面図。 第７の実施形態に係るメモリストリングユニットの変形例３を示す回路図。 第７の実施形態に係るメモリストリングユニットの変形例２および変形例３を示す断面図。 第７の実施形態に係るメモリストリングユニットの変形例２および変形例３を示す断面図。 第７の実施形態に係るメモリストリングユニットの変形例４を示す平面図。 第７の実施形態に係るメモリストリングユニットの変形例４を示す回路図。 第７の実施形態に係るメモリストリングユニットの変形例５を示す平面図。 第７の実施形態に係るメモリストリングユニットの変形例５を示す平面図。 第７の実施形態に係るメモリストリングユニットの変形例５を示す平面図。 第７の実施形態に係るメモリストリングユニットの変形例５を示す平面図。 図５４に示す構造の読み出し動作を示す平面図。 第７の実施形態に係るメモリストリングユニットの変形例５のブロック端を示す平面図。 第７の実施形態に係るメモリストリングユニットの変形例５のブロック端を示す平面図。 第７の実施形態に係るメモリストリングユニットの変形例５を示す平面図。 図５８に示す構造を示す回路図。 第７の実施形態に係るメモリストリングユニットの変形例５を示す平面図。 第７の実施形態に係るメモリストリングユニットの変形例５を示す回路図。 第７の実施形態に係るメモリストリングユニットの変形例６を示す平面図。 第７の実施形態に係るメモリストリングユニットの変形例７を示す平面図。 第７の実施形態に係るメモリストリングユニットの変形例７を示す断面図。 第７の実施形態に係るメモリストリングユニットの変形例７を示す回路図。 第７の実施形態に係るメモリストリングユニットの変形例８を示す平面図。
３次元積層メモリとして、ＮＡＮＤストリングにＵ字型（Ｐｉｐｅ型）の半導体ピラーを用いたｐ−ＢｉＣＳが提案されている。Ｕ字型半導体ピラーは、一対の柱状部とそれらを下端で連結する連結部とで構成される。Ｕ字型半導体ピラーの連結部は、積層されたワード線プレートを分断するスリットの下層に形成される。このため、連結部は、スリットの両側に位置するワード線に形成された一対の柱状部を連結する。言い換えると、２つのスリットに挟まれた１つのワード線には、２列の柱状部のみが配置される。この構造では、全体の中でスリットの存在する割合が高く、メモリセルとなる柱状部の存在密度が低くなる。その結果、メモリの高密度化（大容量化）を阻害する可能性がある。
これに対し、本実施形態は、１つのワード線に４列の柱状部を千鳥配置で形成することで、メモリセルの高密度化を図るものである。
本実施形態を以下に図面を参照して説明する。図面において、同一部分には同一の参照符号を付す。また、重複する説明は、必要に応じて行う。
＜第１の実施形態＞
図１乃至図１２を用いて、第１の実施形態に係る不揮発性半導体記憶装置について説明する。第１の実施形態では、例えば図７に示すように、一対のメモリ柱状部５６Ａとこれらを連結するメモリ連結部５７Ａとを含むＮＡＮＤストリング、および一対のメモリ柱状部５６Ａ間の幅よりも幅が広い一対のメモリ柱状部５６Ｂとこれらを連結するメモリ連結部５７Ｂとを含むＮＡＮＤストリングが形成される。そして、メモリ連結部５７Ａが形成される層とメモリ連結部５７Ｂが形成される層とを変えることで、これらを高密度に形成することができる。これにより、１つのワード線グループＷＬＧに例えば４列のメモリ柱状部５６を千鳥配置で形成することが可能になり、メモリセルの高密度化を図ることができる。以下に、第１の実施形態に係る不揮発性半導体記憶装置について詳説する。
［全体構成例］
以下に、図１を用いて、不揮発性半導体記憶装置の全体構成例について説明する。
図１に示すように、不揮発性半導体記憶装置は、制御回路１０、センスアンプ４、メモリセルアレイ５、カラムデコーダ６、ロウデコーダ７、ワード線駆動回路１３、選択ゲート線駆動回路（ソース側選択ゲート線駆動回路１４およびドレイン側選択ゲート線駆動回路１５）、ソース線駆動回路１７、およびバックゲート線駆動回路１８を備える。
メモリセルアレイ５は、複数のブロックＢＬＫを備える。複数のブロックＢＬＫはそれぞれ、複数のワード線ＷＬおよびビット線ＢＬと、マトリクス状に配置された複数のメモリストリング（ＮＡＮＤストリング）４０とを備える。
制御回路１０は、書き込み動作時、読み出し動作時、および消去動作時において、メモリセルアレイ５内のメモリセルに供給される電圧を生成かつ制御するとともに、外部からのコマンドに応じて、センスアンプ４、カラムデコーダ６、ロウデコーダ７、選択ゲート線駆動回路、ソース線駆動回路１７、およびバックゲート線駆動回路１８を制御する。
カラムデコーダ６は、制御回路１０の制御に従い、書き込み動作時、読み出し動作時、および消去動作時において、ビット線ＢＬを選択する。
センスアンプ４は、カラムデコーダ６に接続され、書き込み動作時、読み出し動作時、および消去動作時において、カラムデコーダ６によって選択および非選択されたビット線ＢＬに対して電圧を供給する。なお、センスアンプ４は、カラムデコーダ６と一体であってもよい。
ロウデコーダ７は、制御回路１０の制御に従い、書き込み動作時、読み出し動作時、および消去動作時において、ワード線ＷＬを選択する。
ワード線駆動回路１３は、ロウデコーダ７に接続され、書き込み動作時、読み出し動作時、および消去動作時において、ロウデコーダ７によって選択および非選択されたワード線ＷＬに対して電圧を供給する。なお、ワード線駆動回路１３は、ロウデコーダ７と一体であってもよい。
選択ゲート線駆動回路は、制御回路１０の制御に従い、書き込み動作時、読み出し動作時、および消去動作時において、選択ゲートＳＧに対して電圧を供給する。
ソース線駆動回路１７は、制御回路１０の制御に従い、書き込み動作時、読み出し動作時、および消去動作時において、ソース線ＳＬに対して電圧を供給する。
バックゲート線駆動回路１８は、制御回路１０の制御に従い、書き込み動作時、読み出し動作時および消去動作時において、バックゲートＢＧに対して電圧を供給する。
［メモリセルアレイの構成例］
以下に、図２および図３を用いて、第１の実施形態に係るメモリセルアレイの構成例について説明する。
図２に示すように、メモリセルアレイ５は、複数のブロック（ここでは、ブロックＢＬＫ０〜ＢＬＫ３）を有する。各ブロックＢＬＫは、複数のメモリグループ（ここでは、メモリグループＧＰ０〜ＧＰ３）を有する。各メモリグループＧＰは、複数のメモリストリング４０を有する。消去動作は、例えばメモリセル５内においてブロックＢＬＫ毎に行われる。なお、以下の説明において、特に区別しない場合は、ブロックＢＬＫ０〜ＢＬＫ３を単にブロックＢＬＫと称し、メモリグループＧＰ０〜ＧＰ３を単にメモリグループＧＰと称する場合がある。
図３では、図２に示すブロックＢＬＫにおける回路構成を示している。この回路構成については、例えば、“不揮発性半導体記憶装置”という２０１２年７月２６日に出願された特願２０１２−１６５６３７号に記載されている。この特許出願は、その全体が本願明細書において参照により援用されている。
なお、ブロックＢＬＫ内の全てのメモリグループＧＰ間における各ワード線ＷＬは、直接共有されてもよいし、メモリセルアレイ５からの引き出し部分において共有されてもよい。
上述したように、同一のブロックＢＬＫ内にあるメモリセルトランジスタＭＴｒのデータは、例えば一括して消去される。これに対し、データの読み出しおよび書き込みは、いずれかのブロックＢＬＫのいずれかのメモリグループＧＰにおける、いずれかのワード線ＷＬに共通に接続された複数のメモリセルトランジスタＭＴｒにつき、一括して行われる。この単位を「ページ」と呼ぶ。
メモリセルアレイの構成については、例えば、“三次元積層不揮発性半導体メモリ”という２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号に記載されている。また、“三次元積層不揮発性半導体メモリ”という２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号、“不揮発性半導体記憶装置及びその製造方法”という２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号、“半導体メモリ及びその製造方法”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
メモリセルアレイ５において、メモリストリング４０は、半導体基板の上方に形成され、バックゲートＢＧ、複数のワード線ＷＬ、選択ゲートＳＧ、Ｕ字状半導体ピラーＳＰ、およびメモリ層を有する。
このようなメモリストリング４０の構成については、例えば、“不揮発性半導体記憶装置”という２０１２年７月２６日に出願された特願２０１２−１６５６３７号に記載されている。
以下の説明において、Ｕ字状半導体ピラーＳＰの柱状部とその周囲に形成されたメモリ層とでメモリ柱状部５６と称し、Ｕ字状半導体ピラーＳＰの連結部とその周囲に形成されたメモリ層とでメモリ連結部５７と称す。
［メモリストリングユニットの構成例］
以下に、図４乃至図８を用いて、第１の実施形態に係るメモリストリングユニットＳＴＵの構成例について説明する。以下、メモリストリングユニットＳＴＵを、カラム方向およびロウ方向に隣接する４つのメモリストリングからなるメモリストリングの集合体として説明する。
図４および図５に示すように、メモリセルアレイは、複数のワード線グループＷＬＧを有する。各ワード線グループＷＬＧは、ロウ方向に延在する積層された複数のワード線ＷＬで構成される。
メモリストリングユニットＳＴＵは、カラム方向に隣接する３つのワード線グループＷＬＧ１，ＷＬＧ２，ＷＬＧ３に亘って形成される。このメモリストリングユニットＳＴＵを基本単位として、これをカラム方向およびロウ方向にマトリクス状に配置することでメモリセルアレイ５が構成される。また、ロウ方向に並ぶメモリストリングユニットＳＴＵは、上述したメモリグループＧＰに対応する。
図６に示すように、例えばワード線グループＷＬＧ１の上方に１つのドレイン側選択ゲートＳＧＤが形成され、ワード線グループＷＬＧ２の上方に１つのソース線側選択ゲートＳＧＳが形成され、ワード線グループＷＬＧ３の上方に１つのドレイン側選択ゲートＳＧＤが形成される。
また、選択ゲートＳＧの上方には、カラム方向に延在するビット線ＢＬが形成される。メモリセルユニットＳＴＵの上方には４つのビット線ＢＬ０〜３が配置される。
以下に、メモリストリングユニットＳＴＵについてより詳細に説明する。
図４乃至図７に示すように、メモリセルユニットＳＴＵは、第１メモリストリング乃至第４メモリストリングで構成される。
第１メモリストリングは、カラム方向に隣接するワード線グループＷＬＧ１，ＷＬＧ２、一対のメモリ柱状部５６Ａ１，５６Ａ２、メモリ連結部５７Ａ、ドレイン側選択ゲートＳＧＤ、ソース側選択ゲートＳＧＳ、およびバックゲートＢＧＡで構成される。
メモリ柱状部５６Ａ１は、積層方向に延在し、ドレイン側選択ゲートＳＧＤおよびワード線グループＷＬＧ１を貫通するように形成される。メモリ柱状部５６Ａ１の上端は、ビット線ＢＬ１に電気的に接続される。一方、メモリ柱状部５６Ａ１の下端は、バックゲートＢＧＡの上面まで達し、メモリ連結部５７Ａに電気的に接続される。
メモリ柱状部５６Ａ２は、積層方向に延在し、ドレイン側選択ゲートＳＧＳおよびワード線グループＷＬＧ２を貫通するように形成される。メモリ柱状部５６Ａ２は、ロウ方向においてメモリ柱状部５６Ａ１と同一位置に配置される。メモリ柱状部５６Ａ２の上端は、ソース線ＳＬに電気的に接続される。一方、メモリ柱状部５６Ａ２の下端は、バックゲートＢＧＡの上面まで達し、メモリ連結部５７Ａに電気的に接続される。
メモリ連結部５７Ａは、カラム方向に延在し、バックゲートＢＧＡ内に形成される。メモリ連結部５７Ａは、メモリ柱状部５６Ａ１の下端およびメモリ柱状部５６Ａ２の下端に接して形成される。これにより、メモリ柱状部５６Ａ１、メモリ連結部５７Ａ、およびメモリ柱状部５６Ａ２は、電気的に接続される。
第２メモリストリングは、カラム方向に隣接するワード線グループＷＬＧ１，ＷＬＧ２、一対のメモリ柱状部５６Ｂ１，５６Ｂ２、メモリ連結部５７Ｂ、ドレイン側選択ゲートＳＧＤ、ソース側選択ゲートＳＧＳ、およびバックゲートＢＧＢで構成される。
メモリ柱状部５６Ｂ１は、積層方向に延在し、ドレイン側選択ゲートＳＧＤおよびワード線グループＷＬＧ１を貫通するように形成される。メモリ柱状部５６Ｂ１は、カラム方向においてメモリ柱状部５６Ａ１に隣接して配置される。一方、メモリ柱状部５６Ｂ１は、ロウ方向においてメモリ柱状部５６Ａ１とずれて配置される。このため、メモリ柱状部５６Ｂ１は、メモリ柱状部５６Ａ１とカラム方向においてオーバーラップせず、ロウ方向において一部がオーバーラップする。メモリ柱状部５６Ｂ１の上端は、ビット線ＢＬ３に電気的に接続される。一方、メモリ柱状部５６Ｂ１の下端は、バックゲートＢＧＢの上面まで達し、メモリ連結部５７Ｂに電気的に接続される。
メモリ柱状部５６Ｂ２は、積層方向に延在し、ドレイン側選択ゲートＳＧＳおよびワード線グループＷＬＧ２を貫通するように形成される。メモリ柱状部５６Ｂ２は、ロウ方向においてメモリ柱状部５６Ｂ１と同一位置に配置される。また、メモリ柱状部５６Ｂ２は、カラム方向においてメモリ柱状部５６Ａ２に隣接して配置される。メモリ柱状部５６Ｂ２の上端は、ソース線ＳＬに電気的に接続される。一方、メモリ柱状部５６Ｂ２の下端は、バックゲートＢＧＢの上面まで達し、メモリ連結部５７Ｂに電気的に接続される。
メモリ連結部５７Ｂは、カラム方向に延在し、バックゲートＢＧＢ内に形成される。メモリ連結部５７Ｂは、メモリ柱状部５６Ｂ１の下端およびメモリ柱状部５６Ｂ２の下端に接して形成される。これにより、メモリ柱状部５６Ｂ１、メモリ連結部５７Ｂ、およびメモリ柱状部５６Ｂ２は、電気的に接続される。
メモリ柱状部５６Ａ１およびメモリ柱状部５６Ａ２は、カラム方向においてメモリ柱状部５６Ｂ１とメモリ柱状部５６Ｂ２との間に配置される。このため、メモリ柱状部５６Ａ１とメモリ柱状部５６Ａ２との間の距離は、メモリ柱状部５６Ｂ１とメモリ柱状部５６Ｂ２との間の距離よりも小さい。言い換えると、カラム方向におけるメモリ連結部５７Ａの寸法は、カラム方向におけるメモリ連結部５７Ｂの寸法よりも小さい。
また、メモリ柱状部５６Ａ１とメモリ柱状部５６Ａ２とを結ぶ線分の中点と、メモリ柱状部５６Ｂ１とメモリ柱状部５６Ｂ２とを結ぶ線分の中点と、を結ぶ直線を考える。この場合、メモリ柱状部５６Ａ１およびメモリ柱状部５６Ｂ１は、メモリ柱状部５６Ａ２およびメモリ柱状部５６Ｂ２に対して、この直線を介して線対称となる。
第３メモリストリングは、カラム方向に隣接するワード線グループＷＬＧ２，ＷＬＧ３、一対のメモリ柱状部５６Ｂ３，５６Ｂ４、メモリ連結部５７Ｂ、ソース側選択ゲートＳＧＳ、ドレイン側選択ゲートＳＧＤ、およびバックゲートＢＧＢで構成される。
メモリ柱状部５６Ｂ３は、積層方向に延在し、ソース側選択ゲートＳＧＳおよびワード線グループＷＬＧ２を貫通するように形成される。メモリ柱状部５６Ｂ３は、ロウ方向においてメモリ柱状部５６Ａ２と同一位置に配置される。また、メモリ柱状部５６Ｂ３は、カラム方向においてメモリ柱状部５６Ｂ２にメモリ柱状部５６Ａ２とは反対側に隣接して配置される。メモリ柱状部５６Ｂ３の上端は、ソース線ＳＬに電気的に接続される。一方、メモリ柱状部５６Ｂ３の下端は、バックゲートＢＧＢの上面まで達し、メモリ連結部５７Ｂに電気的に接続される。
メモリ柱状部５６Ｂ４は、積層方向に延在し、ドレイン側選択ゲートＳＧＤおよびワード線グループＷＬＧ３を貫通するように形成される。メモリ柱状部５６Ｂ４は、ロウ方向においてメモリ柱状部５６Ｂ３と同一位置に配置される。メモリ柱状部５６Ｂ４の上端は、ビット線ＢＬ０に電気的に接続される。一方、メモリ柱状部５６Ｂ４の下端は、バックゲートＢＧＢの上面まで達し、メモリ連結部５７Ｂに電気的に接続される。
メモリ連結部５７Ｂは、カラム方向に延在し、バックゲートＢＧＢ内に形成される。メモリ連結部５７Ｂは、メモリ柱状部５６Ｂ３の下端およびメモリ柱状部５６Ｂ４の下端に接して形成される。これにより、メモリ柱状部５６Ｂ３、メモリ連結部５７Ｂ、およびメモリ柱状部５６Ｂ４は、電気的に接続される。
第４メモリストリングは、カラム方向に隣接するワード線グループＷＬＧ２，ＷＬＧ３、一対のメモリ柱状部５６Ａ３，５６Ａ４、メモリ連結部５７Ａ、ソース側選択ゲートＳＧＳ、ドレイン側選択ゲートＳＧＤ、およびバックゲートＢＧＡで構成される。
メモリ柱状部５６Ａ３は、積層方向に延在し、ソース側選択ゲートＳＧＳおよびワード線グループＷＬＧ２を貫通するように形成される。メモリ柱状部５６Ａ３は、ロウ方向においてメモリ柱状部５６Ｂ２と同一位置に配置される。また、メモリ柱状部５６Ａ３は、カラム方向においてメモリ柱状部５６Ｂ３にメモリ柱状部５６Ｂ２とは反対側に隣接して配置される。メモリ柱状部５６Ａ３の上端は、ソース線ＳＬに電気的に接続される。一方、メモリ柱状部５６Ａ３の下端は、バックゲートＢＧＡの上面まで達し、メモリ連結部５７Ａに電気的に接続される。
メモリ柱状部５６Ａ４は、積層方向に延在し、ドレイン側選択ゲートＳＧＤおよびワード線グループＷＬＧ３を貫通するように形成される。メモリ柱状部５６Ａ４は、ロウ方向においてメモリ柱状部５６Ａ３と同一位置に配置される。また、メモリ柱状部５６Ａ４は、カラム方向においてメモリ柱状部５６Ｂ４に隣接して配置される。メモリ柱状部５６Ａ４の上端は、ビット線ＢＬ２に電気的に接続される。一方、メモリ柱状部５６Ａ４の下端は、バックゲートＢＧＡの上面まで達し、メモリ連結部５７Ａに電気的に接続される。
メモリ連結部５７Ａは、カラム方向に延在し、バックゲートＢＧＡ内に形成される。メモリ連結部５７Ａは、メモリ柱状部５６Ａ３の下端およびメモリ柱状部５６Ａ４の下端に接して形成される。これにより、メモリ柱状部５６Ａ３、メモリ連結部５７Ａ、およびメモリ柱状部５６Ａ４は、電気的に接続される。
メモリ柱状部５６Ａ３およびメモリ柱状部５６Ａ４は、カラム方向においてメモリ柱状部５６Ｂ３とメモリ柱状部５６Ｂ４との間に配置される。このため、メモリ柱状部５６Ａ３とメモリ柱状部５６Ａ４との間の距離は、メモリ柱状部５６Ｂ３とメモリ柱状部５６Ｂ４との間の距離よりも小さい。言い換えると、カラム方向におけるメモリ連結部５７Ａの寸法は、カラム方向におけるメモリ連結部５７Ｂの寸法よりも小さい。
また、メモリ柱状部５６Ｂ３とメモリ柱状部５６Ｂ４とを結ぶ線分の中点と、メモリ柱状部５６Ａ３とメモリ柱状部５６Ａ４とを結ぶ線分の中点と、を結ぶ直線を考える。この場合、メモリ柱状部５６Ｂ３およびメモリ柱状部５６Ａ３は、メモリ柱状部５６Ｂ４およびメモリ柱状部５６Ａ４に対して、この直線を介して線対称となる。
このように、各メモリストリングユニットＳＴＵでは、１つのワード線グループＷＬＧに４つのメモリ柱状部５６（２つのメモリ柱状部５６Ａおよび２つのメモリ柱状部５６Ｂ）が千鳥配置で形成される。言い換えると、４つのメモリ柱状部５６が、カラム方向に沿って１つおきに、ロウ方向において同一位置に配置される。
バックゲートＢＧＡは、ストッパー膜となる絶縁層７１を介してバックゲートＢＧＢ上に形成される。すなわち、バックゲートＢＧＢは、バックゲートＢＧＡよりも下層に形成される。このため、メモリ連結部５７Ｂは、メモリ連結部５７Ａよりも下層に形成される。また、バックゲートＢＧＢとバックゲートＢＧＡとは、絶縁層７１により電気的に絶縁分離される。
バックゲートＢＧＡにはバックゲート線駆動回路１８Ａが接続され、バックゲートＢＧＢにはバックゲート線駆動回路１８Ｂが接続される。これにより、バックゲートＢＧＡとバックゲートＢＧＢとをそれぞれ独立して制御することができる。したがって、バックゲートＢＧＡ内に形成されるメモリ連結部５７ＡとバックゲートＢＧＢ内に形成されるメモリ連結部５７Ｂとの寸法の違いによる電気特性のバラつきを抑制することができる。
図８に示すように、ビット線ＢＬ１にはセンスアンプ４Ａが電気的に接続される。センスアンプ４Ａは、トランジスタ８１Ａ、センス部８２Ａ、およびラッチ部８３Ａを備える。
トランジスタ８１Ａの電流経路の一端は、ビット線ＢＬ１に電気的に接続され、ゲートに信号ＢＬＣＡが印加され、電流経路の他端がセンス部８２Ａに電気的に接続される。トランジスタ８１Ａは、対応するビット線ＢＬ１を、信号ＢＬＣＡに応じた電位にクランプするためのものである。
センス部８２Ａは、ビット線ＢＬ１に読み出されたデータをセンス・増幅し、またラッチ部８３Ａの保持するデータに応じてビット線ＢＬ１に電圧を印加する。ラッチ部８３Ａは、データの書き込み時には、制御回路１０から受信した書き込みデータを保持する。データの読み出し時には、センス部８２Ａでセンス・増幅されたデータを保持し、ラッチ部８３Ａへ送信する。なお、個々のメモリセルトランジスタが２ビット以上のデータを保持する際等には、ラッチ部８３Ａは２つ以上設けられる。
ビット線ＢＬ０には、センスアンプ４Ｂが電気的に接続される。センスアンプ４Ｂは、トランジスタ８１Ｂ、センス部８２Ｂ、およびラッチ部８３Ｂを備える。センスアンプ４Ｂについてもセンスアンプ４Ａと同様の構成であるため、説明は省略する。
このように、メモリ連結部５７Ａを含むメモリストリングに接続されるビット線ＢＬ１には、センスアンプ４Ａが接続される。一方、メモリ連結部５７Ｂを含むメモリストリングに接続されるビット線ＢＬ０には、センスアンプ４Ｂが接続される。これにより、信号ＢＬＣＢおよび信号ＢＬＣＡをそれぞれ制御することで、ビット線ＢＬ０とビット線ＢＬ１とをそれぞれ独立して制御することができる。したがって、バックゲート線駆動回路１８Ａ，１８Ｂと同様に、メモリ連結部５７Ａとメモリ連結部５７Ｂとの寸法の違いによる電気特性のバラつきを抑制することができる。
なお、図示はしないが、ビット線ＢＬ２およびビット線ＢＬ３のそれぞれにも同様に、センスアンプ４が独立して接続される
［第１の実施形態における効果］
上記第１の実施形態によれば、一対のメモリ柱状部５６Ａとこれらを連結するメモリ連結部５７Ａとで構成される第１メモリストリング、および一対のメモリ柱状部５６Ａよりも間の幅が広い一対のメモリ柱状部５６Ｂとこれらを連結するメモリ連結部５７Ｂとで構成される第２メモリストリングが形成される。これら第１メモリストリングと第２メモリストリングとは、ロウ方向に沿って交互に配置される。そして、メモリ連結部５７Ｂとメモリ連結部５７Ａとの高さ（層）を変えることで、これらを高密度に形成することができる。これにより、１つのワード線グループＷＬＧに４列のメモリ柱状部５６を千鳥配置で形成することが可能になり、メモリセルの高密度化を図ることができる。
［変形例］
以下に、図９乃至図１２を用いて、第１の実施形態の変形例について説明する。
１つのワード線グループＷＬＧにカラム方向において４つのメモリ柱状部５６を千鳥配置で形成する場合、１つのワード線グループＷＬＧの上方に配置される選択ゲートＳＧの数をｎ、４つのメモリ柱状部５６の上方に配置されるビット線ＢＬの数をｍとすると、ｎ＝４／ｍを満たすことが必要である。これにより、各メモリセルを選択してアクセスすることが可能になる。
図９および図１０に示すように、変形例１では、各ワード線グループＷＬＧの上方には、カラム方向において分離された２つの選択ゲートＳＧが形成される。より具体的には、ワード線グループＷＬＧ１の上方に２つのドレイン側選択ゲートＳＧＤが形成され、ワード線グループＷＬＧ２の上方に２つのソース線側選択ゲートＳＧＳが形成され、ワード線グループＷＬＧ３の上方に２つのドレイン側選択ゲートＳＧＤが形成される。１つの選択ゲートＳＧにカラム方向において隣接する２つのメモリ柱状部５６が千鳥配置で形成される。
また、選択ゲートＳＧの上方には、カラム方向に延在するビット線ＢＬが形成される。メモリセルユニットＳＴＵの上方には２つのビット線ＢＬ０〜１が配置される。
メモリ柱状部５６Ａ１およびメモリ柱状部５６Ｂ４の上端は、ビット線ＢＬ０に電気的に接続される。メモリ柱状部５６Ｂ１およびメモリ柱状部５６Ａ４の上端は、ビット線ＢＬ０に電気的に接続される。
図８に示すように、ビット線ＢＬ１にはセンスアンプ４Ａが電気的に接続される。また、ビット線ＢＬ０には、センスアンプ４Ｂが電気的に接続される。
このとき、ビット線ＢＬ１には、寸法の小さいメモリ連結部５７Ａを含むメモリストリングおよび寸法の大きいメモリ連結部５７Ｂを含むメモリストリングが接続される。すなわち、センスアンプ４Ａは、寸法の小さいメモリ連結部５７Ａを含むメモリストリングおよび寸法の大きいメモリ連結部５７Ｂのいずれにも電圧を供給する必要がある。このため、センスアンプ４Ａは、寸法の小さいメモリ連結部５７Ａを含むメモリストリングにアクセスする場合と、寸法の大きいメモリ連結部５７Ｂを含むメモリストリングにアクセスする場合とで、供給する電圧を変える。すなわち、センスアンプ４Ａは、寸法の小さいメモリ連結部５７Ａを含むメモリストリングにアクセスする場合と、寸法の大きいメモリ連結部５７Ｂを含むメモリストリングにアクセスする場合とで、信号ＢＬＣＡを変える。これにより、メモリ連結部５７Ａとメモリ連結部５７Ｂとの寸法の違いによる電気特性のバラつきを抑制することができる。
また、ビット線ＢＬ０に接続されるセンスアンプ４Ｂについても同様である。すなわち、センスアンプ４Ｂは、寸法の小さいメモリ連結部５７Ａを含むメモリストリングにアクセスする場合と、寸法の大きいメモリ連結部５７Ｂを含むメモリストリングにアクセスする場合とで、信号ＢＬＣＢを変える。
変形例１によれば、各ワード線グループＷＬＧの上方にカラム方向において分離された２つの選択ゲートＳＧを設け、メモリセルユニットＳＴＵの上方に２つのビット線ＢＬ０〜１を設ける。すなわち、選択ゲートＳＧを増やすことで、ビット線ＢＬを減らしても各メモリセルへのアクセスが可能になる。これにより、ビット線ＢＬを減らすことができるため、高密度化に伴うビット線ＢＬのピッチの問題を抑制することができる。
図１１および図１２に示すように、変形例２では、各ワード線グループＷＬＧの上方には、カラム方向において分離された２つの選択ゲートＳＧが形成される。より具体的には、ワード線グループＷＬＧ１の上方に２つのドレイン側選択ゲートＳＧＤが形成され、ワード線グループＷＬＧ２の上方に２つのソース線側選択ゲートＳＧＳが形成され、ワード線グループＷＬＧ３の上方に２つのドレイン側選択ゲートＳＧＤが形成される。１つの選択ゲートＳＧにカラム方向において隣接する２つのメモリ柱状部５６が千鳥配置で形成される。
また、選択ゲートＳＧの上方には、カラム方向に延在するビット線ＢＬが形成される。メモリセルユニットＳＴＵの上方には４つのビット線ＢＬ０〜３が配置される。
メモリ柱状部５６Ａ１の上端は、ビット線ＢＬ１に電気的に接続される。メモリ柱状部５６Ｂ１の上端は、ビット線ＢＬ３に電気的に接続される。メモリ柱状部５６Ｂ４の上端は、ビット線ＢＬ０に電気的に接続される。メモリ柱状部５６Ａ４の上端は、ビット線ＢＬ２に電気的に接続される。
変形例２によれば、各ワード線グループＷＬＧの上方にカラム方向において分離された２つの選択ゲートＳＧを設け、メモリセルユニットＳＴＵの上方に４つのビット線ＢＬ０〜３を設ける。すなわち、ビット線ＢＬの数および選択ゲートＳＧの数を、各メモリセルを選択してアクセスすることが可能な数よりも多くする。これにより、アクセス領域をより選択的に分割することができる。
＜第２の実施形態＞
図１３乃至図１７を用いて、第２の実施形態に係る不揮発性半導体記憶装置について説明する。第２の実施形態では、さらに間の幅が広い一対のメモリ柱状部５６Ｃとメモリ連結部５７Ｃとを含むＮＡＮＤストリングが形成される。そして、メモリ連結部５７Ａが形成される層とメモリ連結部５７Ｂが形成される層とメモリ連結部５７Ｃが形成される層とを変えることで、これらを高密度に形成することができる。これにより、１つのワード線グループＷＬＧに６列のメモリ柱状部５６を千鳥配置で形成することが可能になり、メモリセルの高密度化を図ることができる。以下に、第２の実施形態に係る不揮発性半導体記憶装置について詳説する。
なお、第２の実施形態において、上記第１の実施形態と同様の点については説明を省略し、主に異なる点について説明する。
［メモリストリングユニットの構成例］
以下に、図１３乃至図１７を用いて、第２の実施形態に係るメモリストリングユニットＳＴＵの構成例について説明する。ここで、メモリストリングユニットＳＴＵとは、カラム方向およびロウ方向に隣接する６つのメモリストリングからなるメモリストリングの集合体である。
図１３乃至図１５に示すように、メモリセルアレイは、カラム方向およびロウ方向に配列される複数のメモリストリングユニットを有する。各メモリストリングユニットは、カラム方向に隣接する３つのワード線グループＷＬＧ１，ＷＬＧ２，ＷＬＧ３に亘って形成される。
図１６に示すように、各ワード線グループＷＬＧの上方には、１つの選択ゲートＳＧが形成される。より具体的には、ワード線グループＷＬＧ１の上方に１つのドレイン側選択ゲートＳＧＤが形成され、ワード線グループＷＬＧ２の上方に１つのソース線側選択ゲートＳＧＳが形成され、ワード線グループＷＬＧ３の上方に１つのドレイン側選択ゲートＳＧＤが形成される。
また、選択ゲートＳＧの上方には、カラム方向に延在するビット線ＢＬが形成される。メモリセルユニットＳＴＵの上方には６つのビット線ＢＬ０〜５が配置される。
以下に、メモリストリングユニットＳＴＵについてより詳細に説明する。
図１３乃至図１７に示すように、メモリセルユニットＳＴＵは、第１メモリストリング乃至第６メモリストリングで構成される。
第１メモリストリングは、カラム方向に隣接するワード線グループＷＬＧ１，ＷＬＧ２、一対のメモリ柱状部５６Ａ１，５６Ａ２、メモリ連結部５７Ａ、ドレイン側選択ゲートＳＧＤ、ソース側選択ゲートＳＧＳ、およびバックゲートＢＧＡで構成される。メモリ柱状部５６Ａ１の上端は、ビット線ＢＬ２に電気的に接続される。
第２メモリストリングは、カラム方向に隣接するワード線グループＷＬＧ１，ＷＬＧ２、一対のメモリ柱状部５６Ｂ１，５６Ｂ２、メモリ連結部５７Ｂ、ドレイン側選択ゲートＳＧＤ、ソース側選択ゲートＳＧＳ、およびバックゲートＢＧＢで構成される。メモリ柱状部５６Ｂ１の上端は、ビット線ＢＬ５に電気的に接続される。
第３メモリストリングは、カラム方向に隣接するワード線グループＷＬＧ２，ＷＬＧ３、一対のメモリ柱状部５６Ｂ３，５６Ｂ４、メモリ連結部５７Ｂ、ソース側選択ゲートＳＧＳ、ドレイン側選択ゲートＳＧＤ、およびバックゲートＢＧＢで構成される。メモリ柱状部５６Ｂ４の上端は、ビット線ＢＬ０に電気的に接続される。
第４メモリストリングは、カラム方向に隣接するワード線グループＷＬＧ２，ＷＬＧ３、一対のメモリ柱状部５６Ａ３，５６Ａ４、メモリ連結部５７Ａ、ソース側選択ゲートＳＧＳ、ドレイン側選択ゲートＳＧＤ、およびバックゲートＢＧＡで構成される。メモリ柱状部５６Ａ４の上端は、ビット線ＢＬ３に電気的に接続される。
第２の実施形態におけるメモリセルユニットＳＴＵは、さらに第５メモリストリングおよび第６メモリストリングを有する。
第５メモリストリングは、カラム方向に隣接するワード線グループＷＬＧ１，ＷＬＧ２、一対のメモリ柱状部５６Ｃ１，５６Ｃ２、メモリ連結部５７Ｃ、ドレイン側選択ゲートＳＧＤ、ソース側選択ゲートＳＧＳ、およびバックゲートＢＧＣで構成される。
メモリ柱状部５６Ｃ１は、積層方向に延在し、ドレイン側選択ゲートＳＧＤおよびワード線グループＷＬＧ１を貫通するように形成される。メモリ柱状部５６Ｃ１は、カラム方向においてメモリ柱状部５６Ｂ１にメモリ柱状部５６Ａ１とは反対側に隣接して配置される。一方、メモリ柱状部５６Ｃ１は、ロウ方向においてメモリ柱状部５６Ａ１と同一位置に配置される。メモリ柱状部５６Ｃ１の上端は、ビット線ＢＬ１に電気的に接続される。一方、メモリ柱状部５６Ｃ１の下端は、バックゲートＢＧＣの上面まで達し、メモリ連結部５７Ｃに電気的に接続される。
メモリ柱状部５６Ｃ２は、積層方向に延在し、ドレイン側選択ゲートＳＧＳおよびワード線グループＷＬＧ２を貫通するように形成される。メモリ柱状部５６Ｃ２は、ロウ方向においてメモリ柱状部５６Ｃ１と同一位置に配置される。また、メモリ柱状部５６Ｃ２は、カラム方向においてメモリ柱状部５６Ｂ２にメモリ柱状部５６Ａ２とは反対側に隣接して配置される。メモリ柱状部５６Ｃ２の上端は、ソース線ＳＬに電気的に接続される。一方、メモリ柱状部５６Ｃ２の下端は、バックゲートＢＧＣの上面まで達し、メモリ連結部５７Ｃに電気的に接続される。
メモリ連結部５７Ｃは、カラム方向に延在し、バックゲートＢＧＣ内に形成される。メモリ連結部５７Ｃは、メモリ柱状部５６Ｃ１の下端およびメモリ柱状部５６Ｃ２の下端に接して形成される。これにより、メモリ柱状部５６Ｃ１、メモリ連結部５７Ｃ、およびメモリ柱状部５６Ｃ２は、電気的に接続される。
メモリ柱状部５６Ａ１およびメモリ柱状部５６Ａ２、およびメモリ柱状部５６Ｂ１とメモリ柱状部５６Ｂ２は、カラム方向においてメモリ柱状部５６Ｃ１とメモリ柱状部５６Ｃ２との間に配置される。このため、メモリ柱状部５６Ａ１とメモリ柱状部５６Ａ２との間の距離、およびメモリ柱状部５６Ｂ１とメモリ柱状部５６Ｂ２との間の距離は、メモリ柱状部５６Ｃ１とメモリ柱状部５６Ｃ２との間の距離よりも小さい。言い換えると、カラム方向におけるメモリ連結部５７Ａ，５７Ｂの寸法は、カラム方向におけるメモリ連結部５７Ｃの寸法よりも小さい。
第６メモリストリングは、カラム方向に隣接するワード線グループＷＬＧ２，ＷＬＧ３、一対のメモリ柱状部５６Ｃ３，５６Ｃ４、メモリ連結部５７Ｃ、ソース側選択ゲートＳＧＳ、ドレイン側選択ゲートＳＧＤ、およびバックゲートＢＧＣで構成される。
メモリ柱状部５６Ｃ３は、積層方向に延在し、ソース側選択ゲートＳＧＳおよびワード線グループＷＬＧ２を貫通するように形成される。メモリ柱状部５６Ｃ３は、ロウ方向においてメモリ柱状部５６Ａ３と同一位置に配置される。また、メモリ柱状部５６Ｃ３は、カラム方向においてメモリ柱状部５６Ｂ３にメモリ柱状部５６Ａ３とは反対側に隣接して配置される。メモリ柱状部５６Ｃ３の上端は、ソース線ＳＬに電気的に接続される。一方、メモリ柱状部５６Ｃ３の下端は、バックゲートＢＧＣの上面まで達し、メモリ連結部５７Ｃに電気的に接続される。
メモリ柱状部５６Ｃ４は、積層方向に延在し、ドレイン側選択ゲートＳＧＤおよびワード線グループＷＬＧ３を貫通するように形成される。メモリ柱状部５６Ｃ４は、ロウ方向においてメモリ柱状部５６Ｃ３と同一位置に配置される。また、メモリ柱状部５６Ｃ４は、カラム方向においてメモリ柱状部５６Ｂ４にメモリ柱状部５６Ａ４とは反対側に隣接して配置される。メモリ柱状部５６Ｃ４の上端は、ビット線ＢＬ４に電気的に接続される。一方、メモリ柱状部５６Ｃ４の下端は、バックゲートＢＧＣの上面まで達し、メモリ連結部５７Ｃに電気的に接続される。
メモリ連結部５７Ｃは、カラム方向に延在し、バックゲートＢＧＣ内に形成される。メモリ連結部５７Ｃは、メモリ柱状部５６Ｃ３の下端およびメモリ柱状部５６Ｃ４の下端に接して形成される。これにより、メモリ柱状部５６Ｃ３、メモリ連結部５７Ｃ、およびメモリ柱状部５６Ｃ４は、電気的に接続される。
メモリ柱状部５６Ａ３およびメモリ柱状部５６Ａ４、およびメモリ柱状部５６Ｂ３とメモリ柱状部５６Ｂ４は、カラム方向においてメモリ柱状部５６Ｃ３とメモリ柱状部５６Ｃ４との間に配置される。このため、メモリ柱状部５６Ａ３とメモリ柱状部５６Ａ４との間の距離、およびメモリ柱状部５６Ｂ３とメモリ柱状部５６Ｂ４との間の距離は、メモリ柱状部５６Ｃ３とメモリ柱状部５６Ｃ４との間の距離よりも小さい。言い換えると、カラム方向におけるメモリ連結部５７Ａ，５７Ｂの寸法は、カラム方向におけるメモリ連結部５７Ｃの寸法よりも小さい。
このように、各メモリストリングユニットＳＴＵでは、１つのワード線グループＷＬＧに６つのメモリ柱状部５６（２つのメモリ柱状部５６Ａ、２つのメモリ柱状部５６Ｂ、および２つのメモリ柱状部５６Ｃ）が千鳥配置で形成される。言い換えると、６つのメモリ柱状部５６が、カラム方向に沿って１つおきに、ロウ方向において同一位置に配置される。
バックゲートＢＧＡは、ストッパー膜となる絶縁層７２を介してバックゲートＢＧＢ上に形成される。バックゲートＢＧＢは、ストッパー膜となる絶縁層７１を介してバックゲートＢＧＣ上に形成される。すなわち、バックゲートＢＧＢはバックゲートＢＧＡよりも下層に形成され、バックゲートＢＧＣはバックゲートＢＧＢよりも下層に形成される。このため、メモリ連結部５７Ｂはメモリ連結部５７Ａよりも下層に形成され、メモリ連結部５７Ｃはメモリ連結部５７Ｂよりも下層に形成される。また、バックゲートＢＧＢとバックゲートＢＧＡとは絶縁層７２により電気的に絶縁分離され、バックゲートＢＧＣとバックゲートＢＧＢは絶縁層７１により電気的に絶縁分離される。
バックゲートＢＧＡにはバックゲート線駆動回路１８Ａが接続され、バックゲートＢＧＢにはバックゲート線駆動回路１８Ｂが接続され、バックゲートＢＧＣにはバックゲート線駆動回路１８Ｃが接続される。これにより、バックゲートＢＧＡとバックゲートＢＧＢとバックゲートＢＧＣとをそれぞれ独立して制御することができる。したがって、バックゲートＢＧＡ内に形成されるメモリ連結部５７ＡとバックゲートＢＧＢ内に形成されるメモリ連結部５７ＢとバックゲートＢＧＣ内に形成されるメモリ連結部５７Ｃとの寸法の違いによる電気特性のバラつきを抑制することができる。
なお、図示はしないが、ビット線ＢＬ０〜ＢＬ５のそれぞれに、センスアンプ４が独立して接続される。
［効果］
上記第２の実施形態によれば、一対のメモリ柱状部５６Ａとこれらを連結するメモリ連結部５７Ａとで構成される第１メモリストリング、および一対のメモリ柱状部５６Ａよりも間の幅が広い一対のメモリ柱状部５６Ｂとこれらを連結するメモリ連結部５７Ｂとで構成される第２メモリストリングが形成される。さらに、一対のメモリ柱状部５６Ｂよりも間の幅が広い一対のメモリ柱状部５６Ｃとこれらを連結するメモリ連結部５７Ｃとで構成される第５メモリストリングが形成される。そして、メモリ連結部５７Ｃとメモリ連結部５７Ｂとメモリ連結部５７Ａとの高さ（層）を変えることで、これらを高密度に形成することができる。これにより、１つのワード線グループＷＬＧに６列のメモリ柱状部５６を千鳥配置で形成することが可能になり、メモリセルの高密度化を図ることができる。
なお、第２の実施形態において、上記第１の実施形態における変形例を適用して、選択ゲートＳＧおよびビット線ＢＬの数を適宜変更することも可能である。
＜第３の実施形態＞
図１８乃至図２３を用いて、第３の実施形態に係る不揮発性半導体記憶装置について説明する。第３の実施形態では、さらに間の幅が広い一対のメモリ柱状部５６Ｄとメモリ連結部５７Ｄとを含むＮＡＮＤストリングが形成される。そして、メモリ連結部５７Ａが形成される層とメモリ連結部５７Ｂが形成される層とメモリ連結部５７Ｃが形成される層とメモリ連結部５７Ｄが形成される層とを変えることで、これらを高密度に形成することができる。これにより、１つのワード線グループＷＬＧに８列のメモリ柱状部５６を千鳥配置で形成することが可能になり、メモリセルの高密度化を図ることができる。以下に、第３の実施形態に係る不揮発性半導体記憶装置について詳説する。
なお、第３の実施形態において、上記第１および第２の実施形態と同様の点については説明を省略し、主に異なる点について説明する。
［メモリストリングユニットの構成例］
以下に、図１８乃至図２３を用いて、第３の実施形態に係るメモリストリングユニットＳＴＵの構成例について説明する。ここで、メモリストリングユニットＳＴＵとは、カラム方向およびロウ方向に隣接する８つのメモリストリングからなるメモリストリングの集合体である。
図１８乃至図２１に示すように、メモリセルアレイは、カラム方向およびロウ方向に配列される複数のメモリストリングユニットを有する。各メモリストリングユニットは、カラム方向に隣接する３つのワード線グループＷＬＧ１，ＷＬＧ２，ＷＬＧ３に亘って形成される。
図２２に示すように、各ワード線グループＷＬＧの上方には、１つの選択ゲートＳＧが形成される。より具体的には、ワード線グループＷＬＧ１の上方に１つのドレイン側選択ゲートＳＧＤが形成され、ワード線グループＷＬＧ２の上方に１つのソース線側選択ゲートＳＧＳが形成され、ワード線グループＷＬＧ３の上方に１つのドレイン側選択ゲートＳＧＤが形成される。
また、選択ゲートＳＧの上方には、カラム方向に延在するビット線ＢＬが形成される。メモリセルユニットＳＴＵの上方には８つのビット線ＢＬ０〜７が配置される。
以下に、メモリストリングユニットＳＴＵについてより詳細に説明する。
図１８乃至図２３に示すように、メモリセルユニットＳＴＵは、第１メモリストリング乃至第８メモリストリングで構成される。
第１メモリストリングは、カラム方向に隣接するワード線グループＷＬＧ１，ＷＬＧ２、一対のメモリ柱状部５６Ａ１，５６Ａ２、メモリ連結部５７Ａ、ドレイン側選択ゲートＳＧＤ、ソース側選択ゲートＳＧＳ、およびバックゲートＢＧＡで構成される。メモリ柱状部５６Ａ１の上端は、ビット線ＢＬ３に電気的に接続される。
第２メモリストリングは、カラム方向に隣接するワード線グループＷＬＧ１，ＷＬＧ２、一対のメモリ柱状部５６Ｂ１，５６Ｂ２、メモリ連結部５７Ｂ、ドレイン側選択ゲートＳＧＤ、ソース側選択ゲートＳＧＳ、およびバックゲートＢＧＢで構成される。メモリ柱状部５６Ｂ１の上端は、ビット線ＢＬ７に電気的に接続される。
第３メモリストリングは、カラム方向に隣接するワード線グループＷＬＧ２，ＷＬＧ３、一対のメモリ柱状部５６Ｂ３，５６Ｂ４、メモリ連結部５７Ｂ、ソース側選択ゲートＳＧＳ、ドレイン側選択ゲートＳＧＤ、およびバックゲートＢＧＢで構成される。メモリ柱状部５６Ｂ４の上端は、ビット線ＢＬ０に電気的に接続される。
第４メモリストリングは、カラム方向に隣接するワード線グループＷＬＧ２，ＷＬＧ３、一対のメモリ柱状部５６Ａ３，５６Ａ４、メモリ連結部５７Ａ、ソース側選択ゲートＳＧＳ、ドレイン側選択ゲートＳＧＤ、およびバックゲートＢＧＡで構成される。メモリ柱状部５６Ａ４の上端は、ビット線ＢＬ４に電気的に接続される。
第５メモリストリングは、カラム方向に隣接するワード線グループＷＬＧ１，ＷＬＧ２、一対のメモリ柱状部５６Ｃ１，５６Ｃ２、メモリ連結部５７Ｃ、ドレイン側選択ゲートＳＧＤ、ソース側選択ゲートＳＧＳ、およびバックゲートＢＧＣで構成される。メモリ柱状部５６Ｃ１の上端は、ビット線ＢＬ７に電気的に接続される。
第６メモリストリングは、カラム方向に隣接するワード線グループＷＬＧ２，ＷＬＧ３、一対のメモリ柱状部５６Ｃ３，５６Ｃ４、メモリ連結部５７Ｃ、ソース側選択ゲートＳＧＳ、ドレイン側選択ゲートＳＧＤ、およびバックゲートＢＧＣで構成される。メモリ柱状部５６Ｃ４の上端は、ビット線ＢＬ５に電気的に接続される。
第３の実施形態におけるメモリセルユニットＳＴＵは、さらに第７メモリストリングおよび第８メモリストリングを有する。
第７メモリストリングは、カラム方向に隣接するワード線グループＷＬＧ１，ＷＬＧ２、一対のメモリ柱状部５６Ｄ１，５６Ｄ２、メモリ連結部５７Ｄ、ドレイン側選択ゲートＳＧＤ、ソース側選択ゲートＳＧＳ、およびバックゲートＢＧＤで構成される。
メモリ柱状部５６Ｄ１は、積層方向に延在し、ドレイン側選択ゲートＳＧＤおよびワード線グループＷＬＧ１を貫通するように形成される。メモリ柱状部５６Ｄ１は、カラム方向においてメモリ柱状部５６Ｃ１にメモリ柱状部５６Ｂ１とは反対側に隣接して配置される。一方、メモリ柱状部５６Ｄ１は、ロウ方向においてメモリ柱状部５６Ｂ１と同一位置に配置される。メモリ柱状部５６Ｄ１の上端は、ビット線ＢＬ６に電気的に接続される。一方、メモリ柱状部５６Ｄ１の下端は、バックゲートＢＧＤの上面まで達し、メモリ連結部５７Ｄに電気的に接続される。
メモリ柱状部５６Ｄ２は、積層方向に延在し、ドレイン側選択ゲートＳＧＳおよびワード線グループＷＬＧ２を貫通するように形成される。メモリ柱状部５６Ｄ２は、ロウ方向においてメモリ柱状部５６Ｄ１と同一位置に配置される。また、メモリ柱状部５６Ｄ２は、カラム方向においてメモリ柱状部５６Ｃ２にメモリ柱状部５６Ｂ２とは反対側に隣接して配置される。メモリ柱状部５６Ｄ２の上端は、ソース線ＳＬに電気的に接続される。一方、メモリ柱状部５６Ｄ２の下端は、バックゲートＢＧＤの上面まで達し、メモリ連結部５７Ｄに電気的に接続される。
メモリ連結部５７Ｄは、カラム方向に延在し、バックゲートＢＧＤ内に形成される。メモリ連結部５７Ｄは、メモリ柱状部５６Ｄ１の下端およびメモリ柱状部５６Ｄ２の下端に接して形成される。これにより、メモリ柱状部５６Ｄ１、メモリ連結部５７Ｄ、およびメモリ柱状部５６Ｄ２は、電気的に接続される。
メモリ柱状部５６Ａ１およびメモリ柱状部５６Ａ２、メモリ柱状部５６Ｂ１とメモリ柱状部５６Ｂ２、およびメモリ柱状部５６Ｃ１とメモリ柱状部５６Ｃ２は、カラム方向においてメモリ柱状部５６Ｄ１とメモリ柱状部５６Ｄ２との間に配置される。このため、メモリ柱状部５６Ａ１とメモリ柱状部５６Ａ２との間の距離、メモリ柱状部５６Ｂ１とメモリ柱状部５６Ｂ２との間の距離、およびメモリ柱状部５６Ｃ１とメモリ柱状部５６Ｃ２との間の距離は、メモリ柱状部５６Ｄ１とメモリ柱状部５６Ｄ２との間の距離よりも小さい。言い換えると、カラム方向におけるメモリ連結部５７Ａ，５７Ｂ，５７Ｃの寸法は、カラム方向におけるメモリ連結部５７Ｄの寸法よりも小さい。
第７メモリストリングは、カラム方向に隣接するワード線グループＷＬＧ２，ＷＬＧ３、一対のメモリ柱状部５６Ｄ３，５６Ｄ４、メモリ連結部５７Ｄ、ソース側選択ゲートＳＧＳ、ドレイン側選択ゲートＳＧＤ、およびバックゲートＢＧＤで構成される。
メモリ柱状部５６Ｄ３は、積層方向に延在し、ソース側選択ゲートＳＧＳおよびワード線グループＷＬＧ２を貫通するように形成される。メモリ柱状部５６Ｄ３は、ロウ方向においてメモリ柱状部５６Ｂ３と同一位置に配置される。また、メモリ柱状部５６Ｄ３は、カラム方向においてメモリ柱状部５６Ｃ３にメモリ柱状部５６Ｂ３とは反対側に隣接して配置される。メモリ柱状部５６Ｄ３の上端は、ソース線ＳＬに電気的に接続される。一方、メモリ柱状部５６Ｄ３の下端は、バックゲートＢＧＤの上面まで達し、メモリ連結部５７Ｄに電気的に接続される。
メモリ柱状部５６Ｄ４は、積層方向に延在し、ドレイン側選択ゲートＳＧＤおよびワード線グループＷＬＧ３を貫通するように形成される。メモリ柱状部５６Ｄ４は、ロウ方向においてメモリ柱状部５６Ｄ３と同一位置に配置される。また、メモリ柱状部５６Ｄ４は、カラム方向においてメモリ柱状部５６Ｃ４にメモリ柱状部５６Ｂ４とは反対側に隣接して配置される。メモリ柱状部５６Ｄ４の上端は、ビット線ＢＬ１に電気的に接続される。一方、メモリ柱状部５６Ｄ４の下端は、バックゲートＢＧＤの上面まで達し、メモリ連結部５７Ｄに電気的に接続される。
メモリ連結部５７Ｄは、カラム方向に延在し、バックゲートＢＧＤ内に形成される。メモリ連結部５７Ｄは、メモリ柱状部５６Ｄ３の下端およびメモリ柱状部５６Ｄ４の下端に接して形成される。これにより、メモリ柱状部５６Ｄ３、メモリ連結部５７Ｄ、およびメモリ柱状部５６Ｄ４は、電気的に接続される。
メモリ柱状部５６Ａ３およびメモリ柱状部５６Ａ４、メモリ柱状部５６Ｂ３とメモリ柱状部５６Ｂ４、およびメモリ柱状部５６Ｃ３とメモリ柱状部５６Ｃ４は、カラム方向においてメモリ柱状部５６Ｄ３とメモリ柱状部５６Ｄ４との間に配置される。このため、メモリ柱状部５６Ａ３とメモリ柱状部５６Ａ４との間の距離、メモリ柱状部５６Ｂ３とメモリ柱状部５６Ｂ４との間の距離、およびメモリ柱状部５６Ｃ３とメモリ柱状部５６Ｃ４との間の距離は、メモリ柱状部５６Ｄ３とメモリ柱状部５６Ｄ４との間の距離よりも小さい。言い換えると、カラム方向におけるメモリ連結部５７Ａ，５７Ｂ，５７Ｃの寸法は、カラム方向におけるメモリ連結部５７Ｄの寸法よりも小さい。
このように、各メモリストリングユニットＳＴＵでは、１つのワード線グループＷＬＧに８つのメモリ柱状部５６（２つのメモリ柱状部５６Ａ、２つのメモリ柱状部５６Ｂ、２つのメモリ柱状部５６Ｃ、および２つのメモリ柱状部５６Ｄ）が千鳥配置で形成される。言い換えると、８つのメモリ柱状部５６が、カラム方向に沿って１つおきに、ロウ方向において同一位置に配置される。
バックゲートＢＧＡは、ストッパー膜となる絶縁層７３を介してバックゲートＢＧＢ上に形成される。バックゲートＢＧＢは、ストッパー膜となる絶縁層７２を介してバックゲートＢＧＣ上に形成される。バックゲートＢＧＣは、ストッパー膜となる絶縁層７１を介してバックゲートＢＧＤ上に形成される。すなわち、バックゲートＢＧＢはバックゲートＢＧＡよりも下層に形成され、バックゲートＢＧＣはバックゲートＢＧＢよりも下層に形成され、バックゲートＢＧＤはバックゲートＢＧＣよりも下層に形成される。このため、メモリ連結部５７Ｂはメモリ連結部５７Ａよりも下層に形成され、メモリ連結部５７Ｃはメモリ連結部５７Ｂよりも下層に形成され、メモリ連結部５７Ｄはメモリ連結部５７Ｃよりも下層に形成される。また、バックゲートＢＧＢとバックゲートＢＧＡとは絶縁層７３により電気的に絶縁分離され、バックゲートＢＧＣとバックゲートＢＧＢは絶縁層７２により電気的に絶縁分離され、バックゲートＢＧＤとバックゲートＢＧＣは絶縁層７１により電気的に絶縁分離される。
バックゲートＢＧＡにはバックゲート線駆動回路１８Ａが接続され、バックゲートＢＧＢにはバックゲート線駆動回路１８Ｂが接続され、バックゲートＢＧＣにはバックゲート線駆動回路１８Ｃが接続され、バックゲートＢＧＤにはバックゲート線駆動回路１８Ｄが接続される。これにより、バックゲートＢＧＡとバックゲートＢＧＢとバックゲートＢＧＣとバックゲートＢＧＤとをそれぞれ独立して制御することができる。したがって、バックゲートＢＧＡ内に形成されるメモリ連結部５７ＡとバックゲートＢＧＢ内に形成されるメモリ連結部５７ＢとバックゲートＢＧＣ内に形成されるメモリ連結部５７ＣとバックゲートＢＧＤ内に形成されるメモリ連結部５７Ｄとの寸法の違いによる電気特性のバラつきを抑制することができる。
なお、図示はしないが、ビット線ＢＬ０〜ＢＬ７のそれぞれに、センスアンプ４が独立して接続される。
［第３の実施形態における効果］
上記第３の実施形態によれば、一対のメモリ柱状部５６Ａとこれらを連結するメモリ連結部５７Ａとで構成される第１メモリストリング、および一対のメモリ柱状部５６Ａよりも間の幅が広い一対のメモリ柱状部５６Ｂとこれらを連結するメモリ連結部５７Ｂとで構成される第２メモリストリング、一対のメモリ柱状部５６Ｂよりも間の幅が広い一対のメモリ柱状部５６Ｃとこれらを連結するメモリ連結部５７Ｃとで構成される第５メモリストリングが形成される。さらに、一対のメモリ柱状部５６Ｃよりも間の幅が広い一対のメモリ柱状部５６Ｄとこれらを連結するメモリ連結部５７Ｄとで構成される第７メモリストリングが形成される。そして、メモリ連結部５７Ｄとメモリ連結部５７Ｃとメモリ連結部５７Ｂとメモリ連結部５７Ａとの高さ（層）を変えることで、これらを高密度に形成することができる。これにより、１つのワード線グループＷＬＧに８列のメモリ柱状部５６を千鳥配置で形成することが可能になり、メモリセルの高密度化を図ることができる。
なお、第３の実施形態において、上記第１の実施形態における変形例を適用して、選択ゲートＳＧおよびビット線ＢＬの数を適宜変更することも可能である。
＜第４の実施形態＞
図２４乃至図２７を用いて、第４の実施形態に係る不揮発性半導体記憶装置について説明する。第４の実施形態では、隣接する２つのブロックＢＬＫの境界付近にダミーホールＤＨを形成する。これにより、隣接する２つのブロックＢＬＫの境界付近のメモリ柱状部５６Ｂ（メモリホールＭＨ）をプロセス上安定して形成することができる。以下に、第４の実施形態に係る不揮発性半導体記憶装置について詳説する。
なお、第４の実施形態において、上記第１の実施形態と同様の点については説明を省略し、主に異なる点について説明する。
［メモリストリングユニットの構成例］
以下に、図２４乃至図２７を用いて、第４の実施形態に係るメモリストリングユニットＳＴＵの構成例について説明する。ここで、メモリストリングユニットＳＴＵとは、第１の実施形態と同様、カラム方向およびロウ方向に隣接する４つのメモリストリングからなるメモリストリングの集合体である。
図２４に示すように、ブロックＢＬＫ０とブロックＢＬＫ１との境界におけるワード線グループＷＬＧには、２列のメモリ柱状部５６（メモリ柱状部５６Ａおよびメモリ柱状部５６Ｂ）とダミーホールＤＨに形成された１列のダミーメモリ柱状部５６ＤＨとが千鳥配置で形成される。言い換えると、２つのメモリ柱状部５６とダミーメモリ柱状部５６ＤＨとが、カラム方向に沿って１つおきに、ロウ方向において同一位置に配置される。
ダミーメモリ柱状部５６ＤＨは、ブロックＢＬＫ０とブロックＢＬＫ１との境界におけるワード線グループＷＬＧのなかで、最も境界付近に形成される。このダミーメモリ柱状部５６ＤＨは、ブロックＢＬＫ０とブロックＢＬＫ１との間を跨いでメモリストリングを構成しない。このため、ダミーメモリ柱状部５６ＤＨは、メモリセルとしての機能を有さない。ダミーメモリ柱状部５６ＤＨは、メモリ柱状部５６と同一形状を有する。このダミーメモリ柱状部５６ＤＨを設けることで、それにカラム方向において隣接するメモリ柱状部５６をプロセス上安定して形成することができる。
図２５に示すように、ブロックＢＬＫ０とブロックＢＬＫ１との境界におけるワード線グループＷＬＧには、２列のメモリ柱状部５６（メモリ柱状部５６Ａおよびメモリ柱状部５６Ｂ）とフェイクホールＦＨに形成された１列のフェイクメモリ柱状部５６ＦＨとが千鳥配置で形成される。言い換えると、２つのメモリ柱状部５６とフェイクメモリ柱状部５６ＦＨとが、カラム方向に沿って１つおきに、ロウ方向において同一位置に配置される。
フェイクメモリ柱状部５６ＦＨは、ブロックＢＬＫ０とブロックＢＬＫ１との境界におけるワード線グループＷＬＧのなかで、最も境界付近に形成される。このフェイクメモリ柱状部５６ＦＨは、ブロックＢＬＫ０とブロックＢＬＫ１との間を跨いでメモリストリングを構成しない。このため、フェイクメモリ柱状部５６ＦＨは、メモリセルとしての機能を有さない。フェイクメモリ柱状部５６ＦＨは、メモリ柱状部５６と同一形状を有さない。
フェイクメモリ柱状部５６ＦＨは、上述したダミーメモリ柱状部５６ＤＨと同一の領域に形成され、ダミーメモリ柱状部５６ＤＨが形成された場合と同一の影響を与えるものである。フェイクメモリ柱状部５６ＦＨの平面形状は、例えば楕円である。このフェイクメモリ柱状部５６ＦＨを設けることで、それにカラム方向において隣接するメモリ柱状部５６をプロセス上安定して形成することができる。
［第４の実施形態における効果］
通常、隣接する２つのブロックＢＬＫの境界付近では、メモリホールＭＨを形成する際、メモリホールＭＨの配列が不規則になる。このため、メモリホールＭＨ形成時のエッチングにおいて、隣接する２つのブロックＢＬＫの境界付近のメモリホールＭＨの形状は変形してしまう。このため、形状が変形したメモリホールＭＨ内にメモリ柱状部５６を形成した場合、電気特性等のバラつきが生じる。
これに対し、上記第４の実施形態によれば、隣接する２つのブロックＢＬＫの境界付近にダミーホールＤＨ、またはダミーホールＤＨと同等の機能を有するフェイクホールＦＨを形成する。ダミーホールＤＨまたはフェイクホールＦＨを形成することで、メモリホールＭＨはその配列が規則的であるかのような影響を受けて形成される。これにより、隣接する２つのブロックＢＬＫの境界付近におけるメモリホールＭＨの形状が変形することを抑制することができる。
なお、図２６の第３例に示すように、メモリホールＭＨ形成時のエッチングにおいて、隣接する２つのブロックＢＬＫの境界付近のメモリホールＭＨの形状が変形する恐れがない場合、ダミーホールＤＨまたはフェイクホールＦＨを形成しなくてもよい。この場合、ブロックＢＬＫ０とブロックＢＬＫ１との境界におけるワード線グループＷＬＧには、２列のメモリ柱状部５６（メモリ柱状部５６Ａおよびメモリ柱状部５６Ｂ）が千鳥配置で形成される。
また、図２７の第４例に示すように、第３例を、１つのワード線グループＷＬＧに２列のメモリ柱状部５６が千鳥配置で形成される場合に適用してもよい。第４例では、隣接する２つのワード線グループＷＬＧに配列されたメモリ柱状部５６が、スリットを介して線対象となる。
＜第５の実施形態＞
図２８および図２９を用いて、第５の実施形態に係る不揮発性半導体記憶装置について説明する。第５の実施形態では、メモリホールＭＨの上面における平面形状を正六角形とする。これにより、メモリホールＭＨの上面における平面形状を円形状とすることができる。以下に、第５の実施形態に係る不揮発性半導体記憶装置について詳説する。
なお、第５の実施形態において、上記第１の実施形態と同様の点については説明を省略し、主に異なる点について説明する。
［メモリホールの構成例］
以下に、図２８および図２９を用いて、第５の実施形態に係るメモリホールＭＨの構成例について説明する。
図２８に示すように、比較例において、メモリホールＭＨの平面形状は、その上面において円形である。一方、メモリホールＭＨの平面形状は、その下面において各辺が歪んだ正六角形である。これは、メモリホールＭＨのプロセス上の問題によるものであり、ワード線ＷＬ（ワード線グループＷＬＧ）に形成された複数のメモリホールＭＨが六方最稠密（４連千鳥）で配置されるためである。
すなわち、メモリホールＭＨ形成のエッチング時において、メモリホールＭＨの周囲の構造がメモリホールＭＨの中心に対して点対称にはならない。言い換えると、メモリホールＭＨ間の隙間が広い箇所と狭い箇所とが存在する。より具体的には、隣接する２つのメモリホールＭＨ間は狭く、隣接する３つのメモリホールＭＨの中心は広い。このとき、メモリホールＭＨにおいて狭い領域に接する部分はエッチング量が少なく、広い領域に接する部分はエッチング量が多くなる。このエッチング量は、メモリホールＭＨの下面に向かうほど顕著になる。したがって、メモリホールＭＨの上面において円形状であっても、下面において歪んだ正六角形となる。
また、プロセス上、メモリホールＭＨを形成する場合、その断面形状は上面から下面に向かって寸法が小さくなるテーパ形となる。すなわち、メモリホールＭＨの平面形状は、上面において径の大きい円形であり、下面において上面よりも径（例えば対角線の寸法）の小さい歪んだ正六角形となる。この歪みによって、メモリセルの電気特性にバラつきが生じてしまう。
これに対し、図２９に示すように、第５の実施形態では、メモリホールＭＨの平面形状は、その上面において正六角形である。これにより、メモリホールＭＨ形成のエッチング時において、メモリホールＭＨの周囲の構造をメモリホールＭＨの中心に対して点対称となる。言い換えると、メモリホールＭＨ間の隙間を均等にすることができる。このため、メモリホールＭＨのエッチング量を均等にすることができる。したがって、メモリホールＭＨの平面形状は、その下面において円形となる。
また、プロセス上、メモリホールＭＨを形成する場合、その断面形状は上面から下面に向かって寸法が小さくなるテーパ形となる。すなわち、メモリホールＭＨの平面形状は、上面において径（例えば対角線の寸法）の大きい正六角形であり、下面において上面よりも径の小さい円形となる。
＜第６の実施形態＞
図３０乃至図３３を用いて、第６の実施形態に係る不揮発性半導体記憶装置について説明する。第６の実施形態では、一対のメモリ柱状部５６Ａとこれらを連結するメモリ連結部５７Ａとで構成されるＮＡＮＤストリング、および一対のメモリ柱状部５６Ａと同等の幅を有する一対のメモリ柱状部５６Ｂとこれらを連結するメモリ連結部５７Ｂとで構成されるＮＡＮＤストリングを形成する。そして、メモリ連結部５７Ａおよびメモリ連結部５７Ｂの幅をメモリ柱状部５６Ａおよびメモリ柱状部５６Ｂの径よりも小さくすることで、これらを高密度に形成することができる。これにより、１つのワード線グループＷＬＧに４列のメモリ柱状部５６を千鳥配置で形成することが可能になり、メモリセルの高密度化を図ることができる。以下に、第１の実施形態に係る不揮発性半導体記憶装置について詳説する。
なお、第６の実施形態において、上記第１の実施形態と同様の点については説明を省略し、主に異なる点について説明する。
［メモリストリングユニットの構成例］
以下に、図３０乃至図３３を用いて、第６の実施形態に係るメモリストリングユニットＳＴＵの構成例について説明する。ここで、メモリストリングユニットＳＴＵとは、カラム方向およびロウ方向に隣接する４つのメモリストリングからなるメモリストリングの集合体である。
図３０に示すように、メモリセルアレイは、複数のワード線グループＷＬＧを有する。各ワード線グループＷＬＧは、ロウ方向に延在する積層された複数のワード線ＷＬで構成される。
また、メモリセルアレイは、カラム方向およびロウ方向に配列される複数のメモリストリングユニットを有する。各メモリストリングユニットは、カラム方向に隣接する３つのワード線グループＷＬＧ１，ＷＬＧ２，ＷＬＧ３に亘って形成される。
図３１に示すように、各ワード線グループＷＬＧの上方には、１つの選択ゲートＳＧが形成される。より具体的には、ワード線グループＷＬＧ１の上方に１つのドレイン側選択ゲートＳＧＤが形成され、ワード線グループＷＬＧ２の上方に１つのソース線側選択ゲートＳＧＳが形成され、ワード線グループＷＬＧ３の上方に１つのドレイン側選択ゲートＳＧＤが形成される。
また、選択ゲートＳＧの上方には、カラム方向に延在するビット線ＢＬが形成される。メモリセルユニットＳＴＵの上方には４つのビット線ＢＬ０〜３が配置される。
以下に、メモリストリングユニットＳＴＵについてより詳細に説明する。
図３０乃至図３２に示すように、メモリセルユニットＳＴＵは、第１メモリストリング乃至第４メモリストリングで構成される。
第１メモリストリングは、カラム方向に隣接するワード線グループＷＬＧ１，ＷＬＧ２、一対のメモリ柱状部５６Ａ１，５６Ａ２、メモリ連結部５７Ａ、ドレイン側選択ゲートＳＧＤ、ソース側選択ゲートＳＧＳ、およびバックゲートＢＧで構成される。
メモリ柱状部５６Ａ１は、積層方向に延在し、ドレイン側選択ゲートＳＧＤおよびワード線グループＷＬＧ１を貫通するように形成される。メモリ柱状部５６Ａ１の上端は、ビット線ＢＬ１に電気的に接続される。一方、メモリ柱状部５６Ａ１の下端は、バックゲートＢＧの上面まで達し、メモリ連結部５７Ａに電気的に接続される。
メモリ柱状部５６Ａ２は、積層方向に延在し、ドレイン側選択ゲートＳＧＳおよびワード線グループＷＬＧ２を貫通するように形成される。メモリ柱状部５６Ａ２は、ロウ方向においてメモリ柱状部５６Ａ１と同一位置に配置される。メモリ柱状部５６Ａ２の上端は、ソース線ＳＬに電気的に接続される。一方、メモリ柱状部５６Ａ２の下端は、バックゲートＢＧの上面まで達し、メモリ連結部５７Ａに電気的に接続される。
メモリ連結部５７Ａは、カラム方向に延在し、バックゲートＢＧ内に形成される。メモリ連結部５７Ａは、メモリ柱状部５６Ａ１の下端およびメモリ柱状部５６Ａ２の下端に接して形成される。これにより、メモリ柱状部５６Ａ１、メモリ連結部５７Ａ、およびメモリ柱状部５６Ａ２は、電気的に接続される。
第２メモリストリングは、カラム方向に隣接するワード線グループＷＬＧ１，ＷＬＧ２、一対のメモリ柱状部５６Ｂ１，５６Ｂ２、メモリ連結部５７Ｂ、ドレイン側選択ゲートＳＧＤ、ソース側選択ゲートＳＧＳ、およびバックゲートＢＧで構成される。
メモリ柱状部５６Ｂ１は、積層方向に延在し、ドレイン側選択ゲートＳＧＤおよびワード線グループＷＬＧ１を貫通するように形成される。メモリ柱状部５６Ｂ１は、カラム方向においてメモリ柱状部５６Ａ１に隣接して配置される。一方、メモリ柱状部５６Ｂ１は、ロウ方向においてメモリ柱状部５６Ａ１とずれて配置される。このため、メモリ柱状部５６Ｂ１は、メモリ柱状部５６Ａ１とカラム方向においてオーバーラップせず、ロウ方向において一部がオーバーラップする。メモリ柱状部５６Ｂ１の上端は、ビット線ＢＬ３に電気的に接続される。一方、メモリ柱状部５６Ｂ１の下端は、バックゲートＢＧの上面まで達し、メモリ連結部５７Ｂに電気的に接続される。
メモリ柱状部５６Ｂ２は、積層方向に延在し、ドレイン側選択ゲートＳＧＳおよびワード線グループＷＬＧ２を貫通するように形成される。メモリ柱状部５６Ｂ２は、ロウ方向においてメモリ柱状部５６Ｂ１と同一位置に配置される。また、メモリ柱状部５６Ｂ２は、カラム方向においてメモリ柱状部５６Ａ２に隣接して配置される。メモリ柱状部５６Ｂ２の上端は、ソース線ＳＬに電気的に接続される。一方、メモリ柱状部５６Ｂ２の下端は、バックゲートＢＧの上面まで達し、メモリ連結部５７Ｂに電気的に接続される。
メモリ連結部５７Ｂは、カラム方向に延在し、バックゲートＢＧ内に形成される。メモリ連結部５７Ｂは、メモリ柱状部５６Ｂ１の下端およびメモリ柱状部５６Ｂ２の下端に接して形成される。これにより、メモリ柱状部５６Ｂ１、メモリ連結部５７Ｂ、およびメモリ柱状部５６Ｂ２は、電気的に接続される。
メモリ柱状部５６Ａ２は、カラム方向においてメモリ柱状部５６Ｂ１とメモリ柱状部５６Ｂ２との間に配置される。メモリ柱状部５６Ｂ１は、カラム方向においてメモリ柱状部５６Ａ１とメモリ柱状部５６Ａ２との間に配置される。また、メモリ柱状部５６Ａ１とメモリ柱状部５６Ａ２との間の距離は、メモリ柱状部５６Ｂ１とメモリ柱状部５６Ｂ２との間の距離と同等である。言い換えると、カラム方向におけるメモリ連結部５７Ａの寸法は、カラム方向におけるメモリ連結部５７Ｂの寸法と同等である。
また、メモリ柱状部５６Ａ１とメモリ柱状部５６Ｂ２とを結ぶ線分と、メモリ柱状部５６Ｂ１とメモリ柱状部５６Ａ２とを結ぶ線分と、の交点を考える。この場合、メモリ柱状部５６Ａ１およびメモリ柱状部５６Ｂ１は、メモリ柱状部５６Ｂ２およびメモリ柱状部５６Ａ２に対して、この交点を介して点対称となる。言い換えると、メモリ柱状部５６Ａ１、メモリ柱状部５６Ａ２、メモリ柱状部５６Ｂ１、およびメモリ柱状部５６Ｂ２を結ぶ四角形は、平行四辺形となる。
また、メモリ柱状部５６の断面形状は上面から下面に向かって寸法が小さくなるテーパ形となる。すなわち、メモリ柱状部５６の平面形状は、例えば上面において径の大きい円形であり、下面において上面よりも径の小さい円形である。
また、図３３（ａ）に示すように、メモリ連結部５７は、メモリ柱状部５６に接触する接触領域Ａ，Ａ´と、接触領域Ａ，Ａ´を連結する連結領域Ｂと、を有する。ロウ方向における接触領域Ａ，Ａ´の寸法は、メモリ柱状部５６の下面における径と同等である。一方、ロウ方向における連結領域Ｂの寸法は、ロウ方向における接触領域Ａ，Ａ´の寸法よりも小さい。
なお、ロウ方向における連結領域Ｂの寸法は、ロウ方向に隣接するメモリ柱状部５６の下面（接触領域Ａ，Ａ´）に接触しない程度（ショートしない程度）に小さければよい。すなわち、ロウ方向における連結領域Ｂの寸法は、ロウ方向に隣接する２つのメモリ柱状部５６の下面の間の距離よりも小さい。
これにより、メモリ連結部５７Ａおよびメモリ連結部５７Ｂを同一層に形成しつつ、高密度に配置することができる。
また、接触領域Ａ´をスリットに最近接のメモリ柱状部５６に接触する領域とすると、カラム方向における接触領域Ａ´の寸法は、カラム方向における接触領域Ａの寸法よりも大きい。これにより、メモリ連結部５７Ａおよびメモリ連結部５７Ｂを高密度に配置するとともに、その電気抵抗の増加を最低限に抑制することができる。
また、ロウ方向における連結領域Ｂの寸法を小さくしても、ロウ方向に隣接するメモリ柱状部５６の下面とのショートが起こる可能性がある。この場合、図３３（ｂ）に示すように、メモリ柱状部５６の下面と連結領域Ｂとの距離を大きくするため、連結領域Ｂの上面をメモリ柱状部５６の下面（接触領域Ａ，Ａ´の上面）よりも下層にしてもよい。
第３メモリストリングは、カラム方向に隣接するワード線グループＷＬＧ２，ＷＬＧ３、一対のメモリ柱状部５６Ｂ３，５６Ｂ４、メモリ連結部５７Ｂ、ソース側選択ゲートＳＧＳ、ドレイン側選択ゲートＳＧＤ、およびバックゲートＢＧで構成される。
メモリ柱状部５６Ｂ３は、積層方向に延在し、ソース側選択ゲートＳＧＳおよびワード線グループＷＬＧ２を貫通するように形成される。メモリ柱状部５６Ｂ３は、ロウ方向においてメモリ柱状部５６Ａ２と同一位置に配置される。また、メモリ柱状部５６Ｂ３は、カラム方向においてメモリ柱状部５６Ｂ２にメモリ柱状部５６Ａ２とは反対側に隣接して配置される。メモリ柱状部５６Ｂ３の上端は、ソース線ＳＬに電気的に接続される。一方、メモリ柱状部５６Ｂ３の下端は、バックゲートＢＧの上面まで達し、メモリ連結部５７Ｂに電気的に接続される。
メモリ柱状部５６Ｂ４は、積層方向に延在し、ドレイン側選択ゲートＳＧＤおよびワード線グループＷＬＧ３を貫通するように形成される。メモリ柱状部５６Ｂ４は、ロウ方向においてメモリ柱状部５６Ｂ３と同一位置に配置される。メモリ柱状部５６Ｂ４の上端は、ビット線ＢＬ０に電気的に接続される。一方、メモリ柱状部５６Ｂ４の下端は、バックゲートＢＧの上面まで達し、メモリ連結部５７Ｂに電気的に接続される。
メモリ連結部５７Ｂは、カラム方向に延在し、バックゲートＢＧ内に形成される。メモリ連結部５７Ｂは、メモリ柱状部５６Ｂ３の下端およびメモリ柱状部５６Ｂ４の下端に接して形成される。これにより、メモリ柱状部５６Ｂ３、メモリ連結部５７Ｂ、およびメモリ柱状部５６Ｂ４は、電気的に接続される。
第４メモリストリングは、カラム方向に隣接するワード線グループＷＬＧ２，ＷＬＧ３、一対のメモリ柱状部５６Ａ３，５６Ａ４、メモリ連結部５７Ａ、ソース側選択ゲートＳＧＳ、ドレイン側選択ゲートＳＧＤ、およびバックゲートＢＧで構成される。
メモリ柱状部５６Ａ３は、積層方向に延在し、ソース側選択ゲートＳＧＳおよびワード線グループＷＬＧ２を貫通するように形成される。メモリ柱状部５６Ａ３は、ロウ方向においてメモリ柱状部５６Ｂ２と同一位置に配置される。また、メモリ柱状部５６Ａ３は、カラム方向においてメモリ柱状部５６Ｂ３にメモリ柱状部５６Ｂ２とは反対側に隣接して配置される。メモリ柱状部５６Ａ３の上端は、ソース線ＳＬに電気的に接続される。一方、メモリ柱状部５６Ａ３の下端は、バックゲートＢＧの上面まで達し、メモリ連結部５７Ａに電気的に接続される。
メモリ柱状部５６Ａ４は、積層方向に延在し、ドレイン側選択ゲートＳＧＤおよびワード線グループＷＬＧ３を貫通するように形成される。メモリ柱状部５６Ａ４は、ロウ方向においてメモリ柱状部５６Ａ３と同一位置に配置される。また、メモリ柱状部５６Ａ４は、カラム方向においてメモリ柱状部５６Ｂ４に隣接して配置される。メモリ柱状部５６Ａ４の上端は、ビット線ＢＬ２に電気的に接続される。一方、メモリ柱状部５６Ａ４の下端は、バックゲートＢＧの上面まで達し、メモリ連結部５７Ａに電気的に接続される。
メモリ連結部５７Ａは、カラム方向に延在し、バックゲートＢＧ内に形成される。メモリ連結部５７Ａは、メモリ柱状部５６Ａ３の下端およびメモリ柱状部５６Ａ４の下端に接して形成される。これにより、メモリ柱状部５６Ａ３、メモリ連結部５７Ａ、およびメモリ柱状部５６Ａ４は、電気的に接続される。
メモリ柱状部５６Ｂ４は、カラム方向においてメモリ柱状部５６Ａ３とメモリ柱状部５６Ａ４との間に配置される。メモリ柱状部５６Ａ３は、カラム方向においてメモリ柱状部５６Ｂ３とメモリ柱状部５６Ｂ４との間に配置される。また、メモリ柱状部５６Ａ３とメモリ柱状部５６Ａ４との間の距離は、メモリ柱状部５６Ｂ３とメモリ柱状部５６Ｂ４との間の距離と同等である。言い換えると、カラム方向におけるメモリ連結部５７Ａの寸法は、カラム方向におけるメモリ連結部５７Ｂの寸法と同等である。
［第６の実施形態における効果］
上記第６の実施形態によれば、一対のメモリ柱状部５６Ａとこれらを連結するメモリ連結部５７Ａとで構成されるＮＡＮＤストリング、および一対のメモリ柱状部５６Ａと同等の幅を有する一対のメモリ柱状部５６Ｂとこれらを連結するメモリ連結部５７Ｂとで構成されるＮＡＮＤストリングが形成される。そして、メモリ連結部５７Ａおよびメモリ連結部５７Ｂの幅をメモリ柱状部５６Ａおよびメモリ柱状部５６Ｂの径よりも小さくすることで、これらを同一層に形成しつつ、高密度に形成することができる。これにより、１つのワード線グループＷＬＧに４列のメモリ柱状部５６を千鳥配置で形成することが可能になり、メモリセルの高密度化を図ることができる。
また、第６の実施形態では、メモリ柱状部５６を千鳥配置で形成するとともに、メモリ連結部５７Ｂも千鳥配置で形成する。すなわち、各ＮＡＮＤストリングが同一構成（同一寸法）で形成されるため、センスアンプ４またはバックゲートＢＧの構成および動作を第１の実施形態よりも簡略化することができる。
＜第７の実施形態＞
図３４乃至図６６を用いて、第７の実施形態に係る不揮発性半導体記憶装置について説明する。第７の実施形態では、４つのメモリ柱状部５６Ｅ，５６Ｆ，５６Ｇ，５６Ｈと、これらを下端で連結するメモリ連結部５７と、を含むＮＡＮＤストリングが形成される。また、メモリ柱状部５６Ｅ，５６Ｆ，５６Ｇ，５６Ｈの上端はそれぞれビット線ＢＬに接続され、各ビット線ＢＬはメモリセルアレイの周辺においてソース線ＳＬおよびセンスアンプ４のいずれかに接続可能である。これにより、メモリ連結部５７の本数を減らすとともに、メモリセルアレイにおいてソース線ＳＬの形成を省略することができる。以下に、第７の実施形態に係る不揮発性半導体記憶装置について詳説する。
なお、第７の実施形態において、上記第１の実施形態と同様の点については説明を省略し、主に異なる点について説明する。
［メモリストリングユニットの構成例］
以下に、図３４乃至図３９を用いて、第７の実施形態に係るメモリストリングユニットの構成例について説明する。
図３４乃至図３８に示すように、メモリストリングユニットＳＴＵは、カラム方向に並ぶ第１メモリストリング乃至第４メモリストリングで構成される。
第１メモリストリングは、ワード線グループＷＬＧ１、１つのメモリ柱状部５６Ｅ、メモリ連結部５７、選択ゲートＳＧ、およびバックゲートＢＧで構成される。
メモリ柱状部５６Ｅは、積層方向に延在し、選択ゲートＳＧおよびワード線グループＷＬＧ１を貫通するように形成される。メモリ柱状部５６Ｅの上端は、ビット線ＢＬ３に電気的に接続される。一方、メモリ柱状部５６Ｅの下端は、バックゲートＢＧの上面まで達し、メモリ連結部５７に電気的に接続される。
第２メモリストリングは、ワード線グループＷＬＧ１、１つのメモリ柱状部５６Ｆ、メモリ連結部５７、選択ゲートＳＧ、およびバックゲートＢＧで構成される。
メモリ柱状部５６Ｆは、積層方向に延在し、メモリ柱状部５６Ｅと同一の選択ゲートＳＧおよびワード線グループＷＬＧ１を貫通するように形成される。メモリ柱状部５６Ｆは、カラム方向においてメモリ柱状部５６Ｅに隣接して配置される。一方、メモリ柱状部５６Ｆは、ロウ方向においてメモリ柱状部５６Ｅとずれて配置される。メモリ柱状部５６Ｆの上端は、ビット線ＢＬ１に電気的に接続される。一方、メモリ柱状部５６Ｆの下端は、バックゲートＢＧの上面まで達し、メモリ連結部５７に電気的に接続される。
第３メモリストリングは、ワード線グループＷＬＧ２、１つのメモリ柱状部５６Ｇ、メモリ連結部５７、選択ゲートＳＧ、およびバックゲートＢＧで構成される。
メモリ柱状部５６Ｇは、積層方向に延在し、メモリ柱状部５６Ｅと異なる選択ゲートＳＧおよびワード線グループＷＬＧ２を貫通するように形成される。メモリ柱状部５６Ｇは、ロウ方向においてメモリ柱状部５６Ｆと同一位置に配置される。メモリ柱状部５６Ｇの上端は、ビット線ＢＬ０に電気的に接続される。一方、メモリ柱状部５６Ｇの下端は、バックゲートＢＧの上面まで達し、メモリ連結部５７に電気的に接続される。
第４メモリストリングは、ワード線グループＷＬＧ２、１つのメモリ柱状部５６Ｈ、メモリ連結部５７、選択ゲートＳＧ、およびバックゲートＢＧで構成される。
メモリ柱状部５６Ｈは、積層方向に延在し、メモリ柱状部５６Ｇと同一の選択ゲートＳＧおよびワード線グループＷＬＧ２を貫通するように形成される。メモリ柱状部５６Ｈは、カラム方向においてメモリ柱状部５６Ｇに隣接して配置される。一方、メモリ柱状部５６Ｈは、ロウ方向においてメモリ柱状部５６Ｅと同一位置に配置される。メモリ柱状部５６Ｈの上端は、ビット線ＢＬ２に電気的に接続される。一方、メモリ柱状部５６Ｈの下端は、バックゲートＢＧの上面まで達し、メモリ連結部５７に電気的に接続される。
メモリ連結部５７は、カラム方向に延在し、バックゲートＢＧ内に形成される。メモリ連結部５７は、メモリ柱状部５６Ｅ，５６Ｆ，５６Ｇ，５６Ｈの下端に接して形成される。これにより、メモリ柱状部５６Ｅ，５６Ｆ，５６Ｇ，５６Ｈ、およびメモリ連結部５７は、電気的に接続される。
図３８に示すように、各メモリストリングは、メモリ柱状部５６と選択ゲートＳＧとで選択トランジスタＳＴｒを構成し、メモリ柱状部５６とワード線ＷＬとでメモリセルトランジスタＭＴｒを構成し、メモリ連結部５７とバックゲートＢＧとでバックゲートトランジスタＢＧＴｒを構成する。
図示するように、隣接するメモリストリングは同一のバックゲートトランジスタＢＧＴｒを共有する。全てのバックゲートトランジスタＢＧＴｒのゲートは共通接続される。また、奇数ビット線ＢＬに接続されるメモリストリング（第１メモリストリングおよび第２メモリストリング）における同一層のメモリセルトランジスタＭＴｒのゲートは共通のワード線ＷＬに接続される。同様に、偶数ビット線ＢＬに接続されるメモリストリング（第３メモリストリングおよび第４メモリストリング）における同一層のメモリセルトランジスタＭＴｒのゲートは共通のワード線ＷＬに接続される。
図３９に示すように、ビット線ＢＬ０，ＢＬ１は、センスアンプ４Ａに電気的に共通接続される。より具体的には、ビット線ＢＬ０はトランジスタ９２Ａの電流経路の一端に電気的に接続され、トランジスタ９２Ａの電流経路の他端はセンスアンプ４Ａに電気的に接続される。同様に、ビット線ＢＬ１はトランジスタ９２Ｂを介してセンスアンプ４Ａに電気的に接続される。
同様に、ビット線ＢＬ２，ＢＬ３は、トランジスタ９２Ｃ，９２Ｄを介して、センスアンプ４Ｂに電気的に共通接続される。
ビット線ＢＬ０，ＢＬ１，ＢＬ２，ＢＬ３は、ソース線ＳＬに電気的に共通接続される。より具体的には、ビット線ＢＬ０はトランジスタ９１Ａの電流経路の一端に電気的に接続され、トランジスタ９１Ａの電流経路の他端はソース線ＳＬに電気的に接続される。同様に、ビット線ＢＬ１，ＢＬ２，ＢＬ３は、トランジスタ９１Ｂ，９１Ｃ，９１Ｄを介して、ソース線ＳＬに接続される。
なお、図３５に示すように、選択ゲートＳＧをカラム方向において２つに分離してもよい。これにより、非選択メモリストリングのリーク電流およびプログラムディスターブを緩和することができる。
また、図３６に示すように、カラム方向において分離された２つの選択ゲートＳＧの間にダミーホールＤＨを形成してもよい。
［読み出し動作］
以下に、読み出し動作について説明する。
読み出し動作において、奇数ビット線ＢＬ１，ＢＬ３に接続されるメモリストリング（第１メモリストリングおよび第２メモリストリング）が選択メモリストリングとなる場合、偶数ビット線ＢＬ０，ＢＬ２に接続されるメモリストリング（第３メモリストリングおよび第４メモリストリング）は非選択メモリストリングとなる。一方、偶数ビット線ＢＬ０，ＢＬ２に接続されるメモリストリングが選択メモリストリングとなる場合、奇数ビット線ＢＬ１，ＢＬ３に接続されるメモリストリングは非選択メモリストリングとなる。以下では、奇数ビット線ＢＬ１，ＢＬ３に接続されるメモリストリングが選択メモリストリングになる場合を例に説明する。
まず、トランジスタ９２Ｂ，９２Ｄがオンし、トランジスタ９１Ｂ，９１Ｄがオフすることで、ビット線ＢＬ１にセンスアンプ４Ａが電気的に接続され、ビット線ＢＬ３にセンスアンプ４Ｂが接続される。一方、トランジスタ９２Ａ，９２Ｃがオフし、トランジスタ９２Ａ，９１Ｃがオンすることで、ビット線ＢＬ０，ＢＬ２にソース線ＳＬが電気的に接続される。これにより、ビット線ＢＬ０，ＢＬ２にソース電圧が印加され、ビット線ＢＬ０，ＢＬ２はソース線ＳＬとして機能する。
この状態で、奇数ビット線ＢＬ１，ＢＬ３に電圧Ｖｂｌが印加される。一方、ソース線ＳＬに電圧Ｖｓｓ（例えば、０Ｖ）が印加される。すなわち、偶数ビット線ＢＬ０，ＢＬ２に電圧Ｖｓｓが印加される。また、全ての選択トランジスタＳＴｒおよびバックゲートトランジスタＢＧＴｒをオンにする。
そして、偶数ビット線ＢＬ０，ＢＬ２に接続されるメモリストリングの全てのメモリセルのゲート（ワード線ＷＬ）に電圧Ｖｒｅａｄが印加される。これにより、電圧ＶｓｓがバックゲートトランジスタＢＧＴｒの電流経路に転送される。さらに、奇数ビット線ＢＬ０，ＢＬ２の選択メモリセルトランジスタＭＴｒのゲートに電圧Ｖｃｇｒが印加され、非選択メモリセルトランジスタＭＴｒのゲートに電圧Ｖｒｅａｄが印加される。Ｖｒｅａｄは各トランジスタの閾値より十分に大きい値であり、Ｖｃｇｒは各トランジスタのチャネルをわずかに導通させる程度の値である。すなわち、ＶｒｅａｄはＶｃｇｒより大きい。
このように、バックゲートトランジスタＢＧＴｒの電流経路をソース線ＳＬと同電位にして奇数ビット線ＢＬ１，ＢＬ３と電位差を設けることで、奇数ビット線ＢＬ１，ＢＬ３に接続されるメモリストリングの読み出し動作を行うことができる。
［書き込み動作］
以下に、書き込み動作について説明する。
書き込み動作においても、読み出し動作と同様に、奇数ビット線ＢＬ１，ＢＬ３に接続されるメモリストリングが選択メモリストリングとなる場合、偶数ビット線ＢＬ０，ＢＬ２に接続されるメモリストリングは非選択メモリストリングとなる。以下では、奇数ビット線ＢＬ１，ＢＬ３に接続されるメモリストリングが選択メモリストリングになる場合を例に説明する。
まず、読み出し動作と同様に、ビット線ＢＬ１にセンスアンプ４Ａが電気的に接続され、ビット線ＢＬ３にセンスアンプ４Ｂが接続される。一方、ビット線ＢＬ０，ＢＬ２にソース線ＳＬが電気的に接続される。
この状態で、奇数ビット線ＢＬ１，ＢＬ３に、センスアンプ４（データ記憶回路（ラッチ部））に一時的に記憶された書込みデータに応じた電圧が印加される。例えば、「０」データ（セルの閾値を上昇させるデータ）書き込みの場合、ビット線ＢＬは０Ｖに設定される。一方、「１」データ（セルの閾値を変えないデータ）書き込みの場合、ビット線ＢＬは非書込み電圧（例えばＶＤＤ）に設定される。一方、ソース線ＳＬに電圧Ｖｓｌが印加される。ここで、電圧Ｖｓｌを非書き込み電圧（例えば電圧ＶＤＤ）に設定する。すなわち、偶数ビット線ＢＬ０，ＢＬ２に非書き込み電圧が印加される。また、奇数ビット線ＢＬ１，ＢＬ３に接続されるドレイン側の選択トランジスタＳＴｒをオンにする。また、ソース側の選択トランジスタＳＴｒおよび全てのバックゲートトランジスタＢＧＴｒをオフにする。これにより、奇数ビット線ＢＬ１，ＢＬ３に接続されるメモリストリングの電流経路にチャネル電流が流れる。
さらに、奇数ビット線ＢＬ０，ＢＬ２の選択メモリセルのゲートに電圧Ｖｐｇｍが印加され、非選択メモリセルのゲートに電圧Ｖｐａｓｓが印加される（Ｖｐａｓｓ＜Ｖｐｇｍ）。これにより、選択メモリセルのみに高電界が印加され、ビット線ＢＬに接続されるセンスアンプ４に一時的に記憶された書き込みデータに応じてデータが書き込まれる。
なお、書き込み動作において、全ビット線ＢＬ（奇数ビット線ＢＬ１，ＢＬ３および偶数ビット線ＢＬ０，ＢＬ２）に接続されるメモリストリングを選択メモリストリングとすることも可能である。
この場合、図４０に示すように、ビット線ＢＬ０〜ＢＬ３のそれぞれに、センスアンプ４Ａ〜４Ｄを接続する必要がある。より具体的には、ビット線ＢＬ０はトランジスタ９２Ａを介してセンスアンプ４Ａに接続され、ビット線ＢＬ１はトランジスタ９２Ｂを介してセンスアンプ４Ｂに接続され、ビット線ＢＬ２はトランジスタ９２Ｃを介してセンスアンプ４Ｃに接続され、ビット線ＢＬ３はトランジスタ９２Ｄを介してセンスアンプ４Ｄに接続される。
また、全ビット線ＢＬ書き込み後のベリファイ読み出しは、上述した読み出し動作のように、奇数ビット線ＢＬ１，ＢＬ３と偶数ビット線ＢＬ０，ＢＬ２とで選択に行わなければならない。より具体的には、図４１に示すように、全ビット線ＢＬ書き込みが行われた後（ステップＳ１１）、偶数ビット線ＢＬ０，ＢＬ２ベリファイ読み出しが行われ（ステップＳ１２）、奇数ビット線ＢＬ１，ＢＬ３ベリファイ読み出しが行われる（ステップＳ１３）。その後、ステップＳ１４において、ベリファイ読み出しが完了すれば書き込み動作は終了する（ステップＳ１４のＹｅｓ）。一方、ベリファイ読み出しが完了しなければ、再びステップＳ１１において書き込み動作が行われる（ステップＳ１４のＮｏ）。
［変形例］
以下に、図４２乃至図６６を用いて、第７の実施形態の変形例について説明する。
図４２に示すように、変形例１において、ワード線グループＷＬＧおよび選択ゲートＳＧをロウ方向に沿って分断してもよい。すなわち、メモリ柱状部５６を４連千鳥ではなく、２連千鳥としてもよい。
図４３および図４４に示すように、変形例２において、ビット線ＢＬの数を２倍にしてもよい。
より具体的には、カラム方向に並ぶ第１メモリストリング乃至第４メモリストリングで構成される第１メモリストリングユニットにおいて、第１メモリストリング（メモリ柱状部５６Ｅ１）にビット線ＢＬ５が接続され、第２メモリストリング（メモリ柱状部５６Ｆ１）にビット線ＢＬ１が接続され、第３メモリストリング（メモリ柱状部５６Ｇ１）にビット線ＢＬ０が接続され、第４メモリストリング（メモリ柱状部５６Ｈ１）にビット線ＢＬ４が接続される。
また、カラム方向に並ぶ第５メモリストリング乃至第８メモリストリングで構成される第２メモリストリングユニットにおいて、第５メモリストリング（メモリ柱状部５６Ｅ２）にビット線ＢＬ２が接続され、第６メモリストリング（メモリ柱状部５６Ｆ２）にビット線ＢＬ６が接続され、第７メモリストリング（メモリ柱状部５６Ｇ２）にビット線ＢＬ７が接続され、第８メモリストリング（メモリ柱状部５６Ｈ２）にビット線ＢＬ３が接続される。
変形例２の場合、図２４乃至図２６に示すようなブロックＢＬＫ境界のメモリホールＭＨを選択する際、ブロックＢＬＫ内の両端の２連のワード線ＷＬおよび選択ゲートＳＧが選択される。
このように、変形例２によれば、ビット線ＢＬ数を２倍にすることで、選択メモリストリング数を２倍にすることができる。このため、書き込みおよび読み出しパフォーマンスを２倍に向上させることができる。
図４５および図４６に示すように、変形例３において、メモリストリングユニットを３つのメモリストリングで構成し、ビット線ＢＬの数を１．５倍にしてもよい。
より具体的には、カラム方向に並ぶ第１メモリストリング乃至第３メモリストリングで構成される第１メモリストリングユニットにおいて、第１メモリストリング（メモリ柱状部５６Ｅ１）にビット線ＢＬ２が接続され、第２メモリストリング（メモリ柱状部５６Ｆ１）にビット線ＢＬ５が接続され、第３メモリストリング（メモリ柱状部５６Ｇ１）にビット線ＢＬ４が接続される。
また、カラム方向に並ぶ第４メモリストリング乃至第６メモリストリングで構成される第２メモリストリングユニットにおいて、第４メモリストリング（メモリ柱状部５６Ｅ２）にビット線ＢＬ１が接続され、第５メモリストリング（メモリ柱状部５６Ｆ２）にビット線ＢＬ０が接続され、第６メモリストリング（メモリ柱状部５６Ｇ２）にビット線ＢＬ３が接続される。
このように、変形例３によれば、ビット線ＢＬ数を１．５倍にすることで、選択メモリストリング数を１．５倍にすることができる。このため、書き込みおよび読み出しパフォーマンスを１．５倍に向上させることができる。
上記変形例２および変形例３では、ビット線ＢＬの数が増えるため、そのピッチは小さくなる。これにより、リソグラフィ等の加工が困難になる場合がある。また、隣接する２つのビット線ＢＬのうち、一方のビット線ＢＬが選択、他方のビット線ＢＬが非選択（ソース線ＳＬ）となる。したがって、同時に選択されるビット線ＢＬの数が減ってしまう。
これに対し、図４７に示すように、複数層にビット線ＢＬを形成してもよい。より具体的には、第１層にビット線ＢＬＡが形成され、第１層よりも上方の第２層にビット線ＢＬＢが形成される。第１層に配置されるビット線ＢＬＡの一部は、センスアンプ４に直接接続される。一方、第１層に配置されるビット線ＢＬＡの他部は、第２層にビット線ＢＬＢを介してセンスアンプ４に接続される。これにより、選択メモリストリング数を２倍または数倍にすることができる。このため、書き込みおよび読み出しパフォーマンスを向上させることができる。
また、図４８に示すように、第１層のビット線ＢＬＡのみが形成され、所定の領域ごとに下方にセンスアンプ４が設けられてもよい。より具体的には、第１層に配置されるビット線ＢＬＡの一部は、その下方に配置されるセンスアンプ４に直接接続される。一方、第１層に配置されるビット線ＢＬＡの他部は、その下方に配置されるセンスアンプ４に直接接続される。
図４９および図５０に示すように、変形例４において、メモリ連結部５７によって４つのメモリストリングが接続されるだけではなく、メモリ連結部５７Ｈによって多数のメモリストリングが接続されてもよい。
メモリ連結部５７Ｈは、メモリ連結部５７と同一層（バックゲートＢＧ）内に形成される。メモリ連結部５７Ｈは、例えば、ロウ方向およびカラム方向に対して斜め方向に延び、格子状に形成される。これにより、メモリ連結部５７Ｈに沿って隣接する全てのメモリストリングは、バックゲートトランジスタＢＧＴｒを介して接続される。また、メモリ連結部５７Ｈは、隣接するブロックＢＬＫ間において延在して形成されてもよいし、分離してもよい。すなわち、隣接するブロックＢＬＫ間において、メモリストリングが接続されてもよいし、分離されてもよい。また、メモリストリングの最下方のメモリセルトランジスタＭＴｒとバックゲートトランジスタＢＧＴｒとの間には、選択トランジスタＳＴｒが形成される。この選択トランジスタＳＴｒは、読み出し動作においてオンであり、書き込み動作においてオフである。
このように、変形例４によれば、多数の選択メモリストリングと非選択メモリストリングとを接続することで、ソース（バックゲートトランジスタＢＧＴｒの電流経路）の浮きを平均化することができる。
図５１および図６１に示すように、変形例５において、面状に形成されたメモリ連結部５７によって、多数のメモリストリングが接続されてもよい。
メモリ連結部５７は、ロウ方向およびカラム方向に拡がるように形成される。これにより、全てのメモリストリングは、バックゲートトランジスタＢＧＴｒを介して接続される。また、メモリ連結部５７は、隣接するブロックＢＬＫ間において延在して形成されてもよいし、分離してもよい。すなわち、隣接するブロックＢＬＫ間において、メモリストリングが接続されてもよいし、分離されてもよい。また、メモリストリングの最下方のメモリセルトランジスタＭＴｒとバックゲートトランジスタＢＧＴｒとの間には、選択トランジスタＳＧＴｒが形成される。
なお、メモリ連結部５７は、導電層として形成されてもよい。この場合、図６１に示すように、全てのメモリストリングは、バックゲートトランジスタＢＧＴｒを形成せずに電気的に接続される。
このように、変形例５によれば、多数の選択メモリストリングと非選択メモリストリングとを接続することで、ソース（バックゲートトランジスタＢＧＴｒの電流経路）の浮きを平均化することができる。
なお、図５２に示すように、選択ゲートＳＧのピッチをワード線ＷＬのピッチの半分にしてもよい。また、１つおきのワード線ＷＬの根本（端部）を束ねることで、これらを電気的に接続してもよい。これにより、ワード線駆動回路を削減することができる。また、図３６と同様に分離された２つの選択ゲートＳＧ間にダミーホールＤＨを形成してもよい。
また、図５３に示すように、選択ゲートＳＧのピッチをワード線ＷＬのピッチと同一にし、各選択ゲートＳＧおよび各ワード線ＷＬにカラム方向に沿って２つのメモリホールＭＨ（メモリ柱状部５６）を配置してもよい。また、１つおきのワード線ＷＬの根本（端部）を束ねることで、これらを電気的に接続してもよい。これにより、ワード線駆動回路を削減することができる。
また、図５４に示すように、図５１と同様に各選択ゲートＳＧおよび各ワード線ＷＬにカラム方向に沿って４つのメモリ柱状部５６が配置されるが、図５１と異なりメモリ連結部５７は全面に形成されなくてもよい。ここでは、メモリ連結部５７は、カラム方向に隣接する４列のメモリ柱状部５６を連結するように形成される。また、１つおきのワード線ＷＬの根本（端部）を束ねることで、これらを電気的に接続してもよい。これにより、ワード線駆動回路を削減することができる。
図５４に示す構造では、図５５に示す読み出し動作が行われる。より具体的には、選択ビット線ＢＬにセンスアンプが接続され、非選択ビット線ＢＬにソース線ＳＲＣの電位が印加される。選択ゲートＳＧとワード線ＷＬとは、平面において同一形状である。図５５に示す２つのドレイン側の選択ゲートＳＧのみがオンになり、他の選択ゲートＳＧはオフとなる。ソース線ＳＲＣの電位が供給されるメモリ柱状部５６を含むすべてのワード線ＷＬには電圧Ｖｒｅａｄが供給される。一方、選択ビット線ＢＬの電位が供給されるメモリ柱状部５６を含むワード線ＷＬのうち、選択ワード線ＷＬには読み出し電位であるＶｃｇｒが供給され、他のワード線ＷＬにはＶｒｅａｄが供給される。この状態で選択メモリセルの閾値が読み出し電位のＶｃｇｒより低い場合、メモリセルはオンとなる。一方、選択メモリセルの閾値が読み出し電位のＶｃｇｒより高い場合、メモリセルはオフとなる。この結果、選択ビット線ＢＬを介してメモリセルのデータがセンスアンプに読み出される。
また、図５６に示すように、ブロックＢＬＫ端において選択ゲートＳＧには４列のメモリ柱状部５６が配置される。そして、電気特性に問題が生じる場合、例えばブロックＢＬＫ端側の２列のメモリ柱状部をダミーとしてもよい。
また、図５７に示すように、ブロックＢＬＫ端において選択ゲートＳＧには３列のメモリ柱状部５６が配置されてもよい。そして、電気特性に問題が生じる場合、例えばブロックＢＬＫ端側の１列のメモリ柱状部をダミーとしてもよい。
また、図５８に示すように、ダミーホールとダミービット線を設け、この上にさらにコンタクトおよびメタル配線（ソース線）を設けることで、ソースを強化してもよい。
ビット線ＢＬの抵抗が大きくなる場合、図５９に示すように、ビット線ＢＬのセンスアンプとは反対側の端に放電用トランジスタを設けてもよい。そして、読み出し動作時に、ソース線ＳＬに接続されるビット線ＢＬに放電用トランジスタからもソース電位を与える。この放電用トランジスタは読み出し動作以外にも、書き込み等のビット線ＢＬの放電する場合に使用してもよい。
また、選択ゲートＳＧの抵抗が大きくなる場合、図６０にしめすように、選択ゲートＳＧの上方に選択ゲートＳＧに並行するようにメタル配線を形成してもよい。そして、コンタクトを介して、メタル配線と選択ゲートＳＧをシャントしてもよい。
これら図５２乃至図６０の構造は、すべて組み合わせて行ってもよい。
図６２に示すように、変形例６において、変形例３と同様に変形例５（または変形例４）のビット線ＢＬの数を２倍にしてもよい。これにより、選択メモリストリング数を２倍にしつつ、ソースの浮きを平均化することができる。
上記変形例６では、選択可能なビット線ＢＬの数を増やすことができるが、全ビット線ＢＬの数も増えるため、そのピッチは小さくなる。これにより、リソグラフィ等の加工が困難になる場合がある。
これに対し、図６３乃至図６５に示すように、変形例７において、各メモリ柱状部５６（メモリストリング）は、その上部側にビット線ＢＬに接続される第１メモリ柱状部５６ａおよびソース線ＳＬに接続される第２メモリ柱状部５６ｂを有する。
第１メモリ柱状部５６ａは、メモリ柱状部５６の上部で、カラム方向における一方側に形成される。第１メモリ柱状部５６ａは、選択ゲートＳＧを貫通して形成され、その上端においてビット線ＢＬに接続される。すなわち、第１メモリ柱状部５６ａと選択ゲートＳＧとで、ビット線ＢＬ側の選択トランジスタＳＴｒが構成される。
第２メモリ柱状部５６ｂは、メモリ柱状部５６の上部で、カラム方向における他方側に形成される。言い換えると、第１メモリ柱状部５６ａと第２メモリ柱状部５６ｂとは、カラム方向において隣接して配置される。第２メモリ柱状部５６ｂは、選択ゲートＳＧを貫通して形成され、その上端においてソース線ＳＬに接続される。すなわち、第２メモリ柱状部５６ｂと選択ゲートＳＧとで、ソース線ＳＬ側の選択トランジスタＳＴｒが構成される。
書き込み動作および読み出し動作において、メモリストリングが選択メモリストリングとなる場合、そのビット線ＢＬ側の選択トランジスタＳＴｒをオンにし、ソース線ＳＬ側の選択トランジスタＳＴｒをオフにする。一方、メモリストリングが非選択メモリストリングとなる場合、そのビット線ＢＬ側の選択トランジスタＳＴｒをオフにし、ソース線ＳＬ側の選択トランジスタＳＴｒをオンにする。これにより、選択メモリストリングがビット線ＢＬに電気的に接続され、非選択メモリストリングがソース線ＳＬに電気的に接続される。また、メモリストリングの下部側に配置される選択トランジスタＳＴｒは、読み出し動作においてオンであり、書き込み動作においてオフである。
なお、図６６に示すように、第１メモリ柱状部５６ａと第２メモリ柱状部５６ｂとの配置を変えてもよい。より具体的には、第１メモリ柱状部５６ａと第２メモリ柱状部５６ｂとがカラム方向およびロウ方向に対して斜め方向に隣接するように配置されてもよい。これにより、第１メモリ柱状部５６ａおよび第２メモリ柱状部５６ｂを形成する際、リソグラフィ等の加工を容易にすることができる。
なお、各変形例においても、書き込み動作において、全ビット線ＢＬ（奇数ビット線ＢＬ１，ＢＬ３および偶数ビット線ＢＬ０，ＢＬ２）に接続されるメモリストリングを選択メモリストリングとすることも可能である。
第７の実施形態における構造において（変形例含む）、下端で連結するメモリ連結部５７は、ｐ−ＢｉＣＳのＵ字型半導体の下端で連結する連結部と同様に形成されてもよいが、基板上に形成されてもよい。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
５６Ａ１〜５６Ａ４，５６Ｂ１〜５６Ｂ４…メモリ柱状部、５７Ａ，５７Ｂ…メモリ連結部、ＷＬＧ１〜ＷＬＧ３…ワード線グループ、ＢＧＡ，ＢＧＢ…バックゲート、ＳＧ…選択ゲート、ＢＬ０〜ＢＬ７…ビット線、ＷＬ…ワード線。

Claims (23)

  1. 複数のメモリセルを含む第１メモリストリングおよび第２メモリストリングを具備し、
    前記第１メモリストリングは、
    第１方向に延在する積層された複数のワード線で構成される第１ワード線グループおよび第２ワード線グループと、
    前記第１ワード線グループを貫通する第１メモリ柱状部と、
    前記第２ワード線グループを貫通し、前記第１方向において前記第１メモリ柱状部と同一位置に配置された第２メモリ柱状部と、
    前記第１メモリ柱状部と前記第２メモリ柱状部とを電気的に接続する第１メモリ連結部と、
    を備え、
    前記第２メモリストリングは、
    前記第１ワード線グループおよび前記第２ワード線グループと、
    前記第１ワード線グループを貫通し、前記第１方向に直交する第２方向において前記第１メモリ柱状部に隣接し、前記第１方向において前記第１メモリ柱状部とずれた位置に配置された第３メモリ柱状部と、
    前記第２ワード線グループを貫通し、前記第２方向において前記第２メモリ柱状部に隣接し、前記第１方向において前記第３メモリ柱状部と同一位置に配置された第４メモリ柱状部と、
    前記第３メモリ柱状部と前記第４メモリ柱状部とを電気的に接続する第２メモリ連結部と、
    を備え、
    前記第２方向において前記第１メモリ柱状部および前記第２メモリ柱状部は前記第３メモリ柱状部と前記第４メモリ柱状部との間に位置し、
    前記第２メモリ連結部は前記第１メモリ連結部よりも下層に位置する
    ことを特徴とする不揮発性半導体記憶装置。
  2. 前記第１メモリ柱状部と前記第２メモリ柱状部とを結ぶ線分の中点と、前記第３メモリ柱状部と前記第４メモリ柱状部とを結ぶ線分の中点と、を結ぶ直線を介して、前記第１メモリ柱状部および前記第３メモリ柱状部は、前記第２メモリ柱状部および前記第４メモリ柱状部に対して線対称であることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
  3. 前記第１メモリストリングは、内部に前記第１メモリ連結部が形成された第１バックゲートをさらに備え、
    前記第２メモリストリングは、内部に前記第２メモリ連結部が形成された第２バックゲートをさらに備え、
    前記第１バックゲートは、前記第２バックゲート上に絶縁層を介して形成される
    ことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
  4. 前記第１バックゲートを制御する第１バックゲート線駆動回路と、
    前記第２バックゲートを制御する第２バックゲート線駆動回路と、
    をさらに具備することを特徴とする請求項３に記載の不揮発性半導体記憶装置。
  5. 複数のメモリセルを含む第３メモリストリングおよび第４メモリストリングをさらに具備し、
    前記第３メモリストリングは、
    前記第２ワード線グループ、および前記第１方向に延在する積層された複数のワード線で構成される第３ワード線グループと、
    前記第２ワード線グループを貫通し、前記第１方向において前記第２メモリ柱状部と同一位置に配置された第５メモリ柱状部と、
    前記第３ワード線グループを貫通し、前記第１方向において前記第５メモリ柱状部と同一位置に配置された第６メモリ柱状部と、
    前記第５メモリ柱状部と前記第６メモリ柱状部とを電気的に接続する第３メモリ連結部と、
    を備え、
    前記第４メモリストリングは、
    前記第２ワード線グループおよび前記第３ワード線グループと、
    前記第２ワード線グループを貫通し、前記第２方向において前記第５メモリ柱状部に隣接し、前記第１方向において前記第５メモリ柱状部とずれた位置に配置された第７メモリ柱状部と、
    前記第３ワード線グループを貫通し、前記第２方向において前記第６メモリ柱状部に隣接し、前記第１方向において前記第７メモリ柱状部と同一位置に配置された第８メモリ柱状部と、
    前記第７メモリ柱状部と前記第８メモリ柱状部とを電気的に接続する第４メモリ連結部と、
    を備え、
    前記第２方向において前記第７メモリ柱状部および前記第８メモリ柱状部は前記第５メモリ柱状部と前記第６メモリ柱状部との間に位置し、前記第８メモリ連結部は前記第７メモリ連結部よりも下層に位置する
    ことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
  6. 前記第１メモリ柱状部は第１ビット線に電気的に接続され、前記第３メモリ柱状部は第２ビット線に電気的に接続され、前記第６メモリ柱状部は第３ビット線に電気的に接続され、前記第８メモリ柱状部は第４ビット線に電気的に接続されることを特徴とする請求項５に記載の不揮発性半導体記憶装置。
  7. 前記第１メモリストリングは、前記第１ワード線グループの上方に形成され、前記第１メモリ柱状部が貫通する第１選択ゲートと、前記第２ワード線グループの上方に形成され、前記第２メモリ柱状部が貫通する第２選択ゲートと、をさらに備え、
    前記第２メモリストリングは、前記第１選択ゲートと、前記第２選択ゲートと、をさらに備え、
    前記第３メモリストリングは、前記第２ワード線グループの上方に形成され、前記第５メモリ柱状部が貫通する第３選択ゲートと、前記第３ワード線グループの上方に形成され、前記第６メモリ柱状部が貫通する第４選択ゲートと、をさらに備え、
    前記第４メモリストリングは、前記第３選択ゲートと、前記第４選択ゲートと、をさらに備え、
    前記第２選択ゲートと前記第３選択ゲートとは電気的に接続されている
    ことを特徴とする請求項６に記載の不揮発性半導体記憶装置。
  8. 前記第１メモリストリングは、前記第１ワード線グループの上方に形成され、前記第１メモリ柱状部が貫通する第１選択ゲートと、前記第２ワード線グループの上方に形成され、前記第２メモリ柱状部が貫通する第２選択ゲートと、をさらに備え、
    前記第２メモリストリングは、前記第１選択ゲートと、前記第２選択ゲートと、をさらに備え、
    前記第３メモリストリングは、前記第２ワード線グループの上方に形成され、前記第５メモリ柱状部が貫通する第３選択ゲートと、前記第３ワード線グループの上方に形成され、前記第６メモリ柱状部が貫通する第４選択ゲートと、をさらに備え、
    前記第４メモリストリングは、前記第３選択ゲートと、前記第４選択ゲートと、をさらに備え、
    前記第２選択ゲートと前記第３選択ゲートとは電気的に絶縁分離されている
    ことを特徴とする請求項６に記載の不揮発性半導体記憶装置。
  9. 前記第１メモリ柱状部および前記第６メモリ柱状部は第１ビット線に電気的に接続され、前記第３メモリ柱状部および前記第８メモリ柱状部は第２ビット線に電気的に接続されることを特徴とする請求項５に記載の不揮発性半導体記憶装置。
  10. 前記第１メモリストリングは、前記第１ワード線グループの上方に形成され、前記第１メモリ柱状部が貫通する第１選択ゲートと、前記第２ワード線グループの上方に形成され、前記第２メモリ柱状部が貫通する第２選択ゲートと、をさらに備え、
    前記第２メモリストリングは、前記第１選択ゲートと、前記第２選択ゲートと、をさらに備え、
    前記第３メモリストリングは、前記第２ワード線グループの上方に形成され、前記第５メモリ柱状部が貫通する第３選択ゲートと、前記第３ワード線グループの上方に形成され、前記第６メモリ柱状部が貫通する第４選択ゲートと、をさらに備え、
    前記第４メモリストリングは、前記第３選択ゲートと、前記第４選択ゲートと、をさらに備え、
    前記第２選択ゲートと前記第３選択ゲートとは電気的に絶縁分離されている
    ことを特徴とする請求項９に記載の不揮発性半導体記憶装置。
  11. 複数のメモリセルを含む第１メモリストリングおよび第２ストリングを具備し、
    前記第１メモリストリングは、
    第１方向に延在する積層された複数のワード線で構成される第１ワード線グループおよび第２ワード線グループと、
    前記第１ワード線グループを貫通する第１メモリ柱状部と、
    前記第２ワード線グループを貫通し、前記第１方向において前記第１メモリ柱状部と同一位置に配置された第２メモリ柱状部と、
    前記第１メモリ柱状部と前記第２メモリ柱状部とを電気的に接続する第１メモリ連結部と、
    を備え、
    前記第２メモリストリングは、
    前記第１ワード線グループおよび前記第２ワード線グループと、
    前記第１ワード線グループを貫通し、前記第１方向に直交する第２方向において前記第１メモリ柱状部に隣接し、前記第１方向において前記第１メモリ柱状部とずれた位置に配置された第３メモリ柱状部と、
    前記第２ワード線グループを貫通し、前記第２方向において前記第２メモリ柱状部に隣接し、前記第１方向において前記第３メモリ柱状部と同一位置に配置された第４メモリ柱状部と、
    前記第３メモリ柱状部と前記第４メモリ柱状部とを電気的に接続する第２メモリ連結部と、
    を備え、
    前記第２柱状部は前記第２方向において前記第３メモリ柱状部と前記第４メモリ柱状部との間に位置し、前記第３柱状部は前記第２方向において前記第１メモリ柱状部と前記第２メモリ柱状部との間に位置し、
    前記第１メモリ連結部と前記第２メモリ連結部とは、同一層に形成され、
    前記第１方向における前記第１メモリ連結部および前記第２メモリ連結部の一部の寸法は前記第１方向における前記第１メモリ柱状部、前記第２メモリ柱状部、前記第３メモリ柱状部、および前記第４メモリ柱状部の寸法よりも小さい
    ことを特徴とする不揮発性メモリ記憶装置。
  12. 前記第１メモリ柱状部と前記第４メモリ柱状部とを結ぶ線分と、前記第２メモリ柱状部と前記第３メモリ柱状部とを結ぶ線分との交点を介して、前記第１メモリ柱状部および前記第３メモリ柱状部は、前記第４メモリ柱状部および前記第２メモリ柱状部に対して線対称であることを特徴とする請求項１１に記載の不揮発性半導体記憶装置。
  13. 前記第１メモリ連結部は、前記第１メモリ柱状部および前記第２メモリ柱状部に接触する第１接触領域および第２接触領域と、前記第１接触領域と前記第２接触領域とを連結する第１連結領域を有し、
    前記第２メモリ連結部は、前記第３メモリ柱状部および前記第４メモリ柱状部に接触する第３接触領域および第４接触領域と、前記第３接触領域と前記第４接触領域とを連結する第２連結領域を有し、
    前記第１方向における前記第１メモリ連結領域および前記第２メモリ連結領域の寸法は、前記第１方向における前記第１メモリ柱状部、前記第２メモリ柱状部、前記第３メモリ柱状部、および前記第４メモリ柱状部の寸法よりも小さい
    ことを特徴とする請求項１１に記載の不揮発性半導体記憶装置。
  14. 前記第１メモリ連結領域および前記第２メモリ連結領域の上面は、前記第１メモリ柱状部、前記第２メモリ柱状部、前記第３メモリ柱状部、および前記第４メモリ柱状部の下面よりも下層であることを特徴とする請求項１３に記載の不揮発性半導体記憶装置。
  15. 複数のメモリセルを含む第３メモリストリングおよび第４メモリストリングをさらに具備し、
    前記第３メモリストリングは、
    前記第２ワード線グループ、および前記第１方向に延在する積層された複数のワード線で構成される第３ワード線グループと、
    前記第２ワード線グループを貫通し、前記第１方向において前記第２メモリ柱状部と同一位置に配置された第５メモリ柱状部と、
    前記第３ワード線グループを貫通し、前記第１方向において前記第５メモリ柱状部と同一位置に配置された第６メモリ柱状部と、
    前記第５メモリ柱状部と前記第６メモリ柱状部とを電気的に接続する第３メモリ連結部と、
    を備え、
    前記第４メモリストリングは、
    前記第２ワード線グループおよび前記第３ワード線グループと、
    前記第２ワード線グループを貫通し、前記第２方向において前記第５メモリ柱状部に隣接し、前記第１方向において前記第５メモリ柱状部とずれた位置に配置された第７メモリ柱状部と、
    前記第３ワード線グループを貫通し、前記第２方向において前記第６メモリ柱状部に隣接し、前記第１方向において前記第７メモリ柱状部と同一位置に配置された第８メモリ柱状部と、
    前記第７メモリ柱状部と前記第８メモリ柱状部とを電気的に接続する第４メモリ連結部と、
    を備え、
    前記第６柱状部は前記第２方向において前記第７メモリ柱状部と前記第８メモリ柱状部との間に位置し、前記第７柱状部は前記第２方向において前記第５メモリ柱状部と前記第６メモリ柱状部との間に位置し、
    ことを特徴とする請求項１１に記載の不揮発性半導体記憶装置。
  16. 前記第１メモリ柱状部は第１ビット線に電気的に接続され、前記第３メモリ柱状部は第２ビット線に電気的に接続され、前記第６メモリ柱状部は第３ビット線に電気的に接続され、前記第８メモリ柱状部は第４ビット線に電気的に接続されることを特徴とする請求項１５に記載の不揮発性半導体記憶装置。
  17. 前記第１メモリストリングは、前記第１ワード線グループの上方に形成され、前記第１メモリ柱状部が貫通する第１選択ゲートと、前記第２ワード線グループの上方に形成され、前記第２メモリ柱状部が貫通する第２選択ゲートと、をさらに備え、
    前記第２メモリストリングは、前記第１選択ゲートと、前記第２選択ゲートと、をさらに備え、
    前記第３メモリストリングは、前記第２ワード線グループの上方に形成され、前記第５メモリ柱状部が貫通する第３選択ゲートと、前記第３ワード線グループの上方に形成され、前記第６メモリ柱状部が貫通する第４選択ゲートと、をさらに備え、
    前記第４メモリストリングは、前記第３選択ゲートと、前記第４選択ゲートと、をさらに備え、
    前記第２選択ゲートと前記第３選択ゲートとは電気的に接続されている
    ことを特徴とする請求項１６に記載の不揮発性半導体記憶装置。
  18. 前記第１メモリストリングは、前記第１ワード線グループの上方に形成され、前記第１メモリ柱状部が貫通する第１選択ゲートと、前記第２ワード線グループの上方に形成され、前記第２メモリ柱状部が貫通する第２選択ゲートと、をさらに備え、
    前記第２メモリストリングは、前記第１選択ゲートと、前記第２選択ゲートと、をさらに備え、
    前記第３メモリストリングは、前記第２ワード線グループの上方に形成され、前記第５メモリ柱状部が貫通する第３選択ゲートと、前記第３ワード線グループの上方に形成され、前記第６メモリ柱状部が貫通する第４選択ゲートと、をさらに備え、
    前記第４メモリストリングは、前記第３選択ゲートと、前記第４選択ゲートと、をさらに備え、
    前記第２選択ゲートと前記第３選択ゲートとは電気的に絶縁分離されている
    ことを特徴とする請求項１６に記載の不揮発性半導体記憶装置。
  19. 前記第１メモリ柱状部および前記第６メモリ柱状部は第１ビット線に電気的に接続され、前記第３メモリ柱状部および前記第８メモリ柱状部は第２ビット線に電気的に接続されることを特徴とする請求項１５に記載の不揮発性半導体記憶装置。
  20. 前記第１メモリストリングは、前記第１ワード線グループの上方に形成され、前記第１メモリ柱状部が貫通する第１選択ゲートと、前記第２ワード線グループの上方に形成され、前記第２メモリ柱状部が貫通する第２選択ゲートと、をさらに備え、
    前記第２メモリストリングは、前記第１選択ゲートと、前記第２選択ゲートと、をさらに備え、
    前記第３メモリストリングは、前記第２ワード線グループの上方に形成され、前記第５メモリ柱状部が貫通する第３選択ゲートと、前記第３ワード線グループの上方に形成され、前記第６メモリ柱状部が貫通する第４選択ゲートと、をさらに備え、
    前記第４メモリストリングは、前記第３選択ゲートと、前記第４選択ゲートと、をさらに備え、
    前記第２選択ゲートと前記第３選択ゲートとは電気的に絶縁分離されている
    ことを特徴とする請求項１９に記載の不揮発性半導体記憶装置。
  21. 複数のメモリセルを含む第１メモリストリングを具備し、
    前記第１メモリストリングは、
    第１方向に延在する積層された複数のワード線で構成される第１ワード線グループおよび第２ワード線グループと、
    前記第１ワード線グループを貫通する第１メモリ柱状部と、
    前記第２ワード線グループを貫通し、前記第１方向において前記第１メモリ柱状部と同一位置に配置された第２メモリ柱状部と、
    前記第１メモリ柱状部と前記第２メモリ柱状部とを電気的に接続する第１メモリ連結部と、
    を備え、
    前記第１メモリ柱状部は第１ビット線に接続され、前記第２メモリ柱状部は第２ビット線に接続され、
    前記第１メモリ柱状部のメモリセルが選択される場合、前記第１ビット線はセンスアンプに接続され、前記第２ビット線にソース電圧が供給され、
    前記第２メモリ柱状部のメモリセルが選択される場合、前記第２ビット線は前記センスアンプに接続され、前記第１ビット線にソース電圧が供給される
    ことを特徴とする不揮発性半導体記憶装置。
  22. 複数のメモリセルを含む第１メモリストリングを具備し、
    前記第１メモリストリングは、
    第１方向に延在する積層された複数のワード線で構成される第１ワード線グループおよび第２ワード線グループと、
    前記第１ワード線グループを貫通する第１メモリ柱状部と、
    前記第２ワード線グループを貫通し、前記第１方向において前記第１メモリ柱状部と同一位置に配置された第２メモリ柱状部と、
    前記第１メモリ柱状部と前記第２メモリ柱状部とを電気的に接続する第１メモリ連結部と、
    を備え、
    前記第１メモリ柱状部は第１ビット線に接続され、前記第２メモリ柱状部は第２ビット線に接続され、
    前記第１メモリ柱状部のメモリセルを読み出す場合、前記第１ビット線はセンスアンプに接続され、前記第２ビット線にソース電圧が供給され、
    前記第２メモリ柱状部のメモリセルの読み出す場合、前記第２ビット線は前記センスアンプに接続され、前記第１ビット線にソース電圧が供給され、
    前記第１メモリ柱状部および前記第２メモリ柱状部のメモリセルに書き込む場合、前記第１ビット線および前記第２ビット線は前記センスアンプに接続され、前記センスアンプのデータに応じた電圧が前記第１ビット線および前記第２ビット線に印加される
    ことを特徴とする不揮発性半導体記憶装置。
  23. 複数のメモリセルを含む第１メモリストリング乃至第４メモリストリングを具備し、
    前記第１メモリストリングは、
    第１方向に延在する積層された複数のワード線で構成される第１ワード線グループと、
    前記第１ワード線グループを貫通する第１メモリ柱状部と、
    を備え、
    前記第２メモリストリングは、
    前記第１ワード線グループと、
    前記第１ワード線グループを貫通し、前記第１方向に直交する第２方向において前記第１メモリ柱状部に隣接し、前記第１方向において前記第１メモリ柱状部とずれた位置に配置された第２メモリ柱状部と、
    を備え、
    前記第３メモリストリングは、
    前記第１方向に延在する積層された複数のワード線で構成される第２ワード線グループと、
    前記第２ワード線グループを貫通し、前記第１方向において前記第２メモリ柱状部と同一位置に配置された第３メモリ柱状部と、
    を備え、
    前記第４メモリストリングは、
    前記第２ワード線グループと、
    前記第２ワード線グループを貫通し、前記第１方向において前記第１メモリ柱状部と同一位置に配置された第４メモリ柱状部と、
    を備え、
    前記第１乃至前記第４メモリ柱状部は、メモリ連結部によって電気的に接続される
    ことを特徴とする不揮発性半導体記憶装置。
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