KR100978911B1 - 반도체 장치 및 그의 형성방법 - Google Patents
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Abstract
반도체 장치 및 그의 형성방법을 제공한다. 이를 위해서, 반도체 기판이 준비될 수 있다. 상기 반도체 기판 상에 절연막들이 차례로 배치될 수 있다. 상기 절연막들 사이에 능동 소자들이 형성될 수 있다. 상기 능동 소자들과 전기적으로 접속하도록 상기 절연막들에 공통 노드가 형성될 수 있다. 상기 공통 노드 및 능동 소자들은 반도체 기판 상에 이차원적으로 배열될 수 있다.
능동 소자, 공통 노드 및 반도체 장치
Description
본 발명은 반도체 장치 및 그의 형성방법에 관한 것으로써, 상세하게는, 서로 전기적으로 접속하도록 반도체 기판에 대해서 수직하게 그리고 평행하게 각각 위치하는 공통 노드 및 능동 소자들을 가지는 반도체 장치 및 그의 형성방법을 제공한다.
최근에, 반도체 장치는 휘발성 또는 비휘발성 메모리에서 구조물의 집적도를 향상시키기 위해서 반도체 기판 및 그 기판 상에 차례로 배치되는 실리콘 바디 영역(Silicon Body Region)들을 사용해서 제조되고 있다. 이때에, 상기 반도체 기판 및 실리콘 바디 영역들은 개별 소자(Discrete Element)들을 가지도록 반도체 장치에 구비될 수 있다. 상기 개별 소자들은 반도체 기판 또는 실리콘 바디 영역들에서 서로 전기적으로 접속하는 능동(Active) 소자들 및 수동(Passive) 소자들일 수 있다. 이를 통해서, 상기 반도체 기판 및 실리콘 바디 영역들은 능동 및 수동 소자들을 사용해서 반도체 장치 내 구조물의 집적도를 높여줄 수 있다.
상기 능동 및 수동 소자들을 사용해서 반도체 장치의 고집적도를 구현해주는 종래 기술들이 한국공개특허공보들(오사다겐이찌(Osada Kennichi) 등의 KR 10-2005-0091902 및 도다 하루끼(Doda Haruki)의 KR 10-2004-0107487)에 각각 공개되었다. 상기 한국공개특허공보들은 반도체 기판에 대해서 수직하게 연장하면서 반도체 기판 상에 차례로 적층되는 메모리 셀들및 그 셀들 사이에 배치되는 배선 라인들을 가지고 고집적도의 비휘발성 메모리 장치를 제공하고 있다. 그러나, 상기 메모리 셀들은 반도체 기판 상에 적층되는 개수가 증가될 수록 반도체 기판 상에 높은 단차를 제공해서 반도체 제조 공정의 제조 환경을 열악하게 할 수 있다.
본 발명이 해결하고자 하는 기술적 과제는 반도체 기판에 대해서 수직하게 위치하는 공통 노드 및 상기 공통 노드로부터 연장하면서 상기 반도체 기판 상에 적층되는 능동 소자들을 가지는 반도체 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 기술적 과제는 반도체 기판 상에 차례로 적층된 능동 소자들 및 상기 능동 소자들과 전기적으로 동시에 접속하는 공통 노드를 사용해서 반도체 제조 공정의 제조 환경을 양호하게 할 수 있는 반도체 장치의 형성방법을 제공하는데 있다.
상기 기술적 과제들을 해결하기 위한 수단으로서, 본 발명은 서로 전기적으로 접속하도록 반도체 기판에 대해서 수직하게 그리고 평행하게 각각 위치하는 공통 노드 및 능동 소자들을 가지는 반도체 장치 및 그의 형성방법을 제공한다.
본 발명의 일 양태에 따르는 반도체 장치는 셀 어레이 영역(Cell Array Region) 및 주변회로 영역(Peripheral Circuit Region)을 가지는 반도체 기판을 포함할 수 있다. 상기 셀 어레이 영역의 상기 반도체 기판 상에 공통 노드(Common Node)가 배치될 수 있다. 상기 공통 노드는 저항 메모리 부분(Resistive Memory Portion)들을 가질 수 있다. 상기 공통 노드와 전기적으로 접속하는 제 1 및 2 능동 소자(Active Element)들이 배치될 수 있다. 상기 제 1 및 2 능동 소자들은 상기 공통 노드의 측벽으로부터 연장하면서 상기 반도체 기판 상에 차례로 적층될 수 있 다. 상기 반도체 기판 상에 위치하면서 상기 공통 노드, 그리고 상기 제 1 및 2 능동 소자들을 감싸는 절연막이 배치될 수 있다.
본 발명의 선택된 실시예들에 따라서, 상기 공통 노드는 상기 반도체 기판으로부터 상기 반도체 기판의 상부 측을 향하여 수직하게 연장하는 내부(Inner) 공통 노드를 가질 수 있다. 그리고, 상기 공통 노드는 상기 내부 공통 노드와 전기적으로 접속하면서 상기 반도체 기판에 대하여 평행하게 연장하는 외부(Outer) 공통 노드를 가질 수 있다.
본 발명의 선택된 실시예들에 따라서, 상기 내부 공통 노드는 도전 플러그(Conductive Plug), 상기 도전 플러그의 측벽 및 밑면을 둘러싸는 쌍안정 저항 패턴(Bistable Resistance Pattern) 그리고 상기 쌍안정 저항 패턴의 측벽 상에 위치하는 버퍼막(Buffer Layer)들을 가질 수 있다. 상기 저항 메모리 부분들은 상기 버퍼막 주변의 상기 쌍안정 저항 패턴에 위치될 수 있다.
본 발명의 선택된 실시예들에 따라서, 상기 도전 플러그는 폴리실리콘, 금속 및 금속 나이트라이드 중 선택된 하나로 이루어질 수 있다. 상기 쌍안정 저항 패턴은 상전이 물질(Phase Change Material), 전도성 다층 물질(Conductive Multilayer Material), 금속 산화물(Metalic Oxide) 및 나노물질 도트(Nano Material Dot) 중 선택된 하나로 이루어질 수 있다. 상기 버퍼막들은 금속 실리사이드로 이루어질 수 있다. 상기 외부 공통 노드는 상기 도전 플러그 및 상기 쌍안정 저항 패턴과 전기적으로 접속하는 금속으로 이루어질 수 있다.
본 발명의 선택된 실시예들에 따라서, 상기 상전이 물질은 게르마늄(Ge), 안 티몬(Sb) 및 텔루라이드(Te)를 포함하는 캘코저나이드(Chalcogenide) 일 수 있다. 상기 전도성 다층 물질은 차례로 적층되는 전도성 분자(Conductive Molecule), 금속 결정들(Metallic Crystals) 및 전도성 분자일 수 있다. 상기 전도성 분자는 피.브이.케이 (PVK; Poly(N-vinylcarbazole)) 및 에이.아이.디.씨.엔 (AIDCN; 2-Amino-4, 5-Imidazoledicarbonitrile) 중 선택된 하나일 수 있다.
본 발명의 선택된 실시예들에 따라서, 상기 금속 산화물은 지르코늄(Zr), 타이타늄(Ti), 텔루라이드(Te), 스트론튬(Sr), 안티몬(Sb), 프라세오디뮴(Pr), 니오브(Nb), 니켈(Ni), 망간(Mn), 게르마늄(Ge), 셀레늄(Se), 크롬(Cr), 칼슘(Ca), 알루미늄(Al) 및 은(Ag) 중 적어도 하나및 산소(O)의 화합물일 수 있다. 상기 나노 물질 도트는 실리콘(Si), 금(Au), 코발트(Co) 및 텅스텐(W) 중 선택된 하나일 수 있다.
본 발명의 선택된 실시예들에 따라서, 상기 반도체 장치는 상기 공통 노드와 전기적으로 접속하면서 상기 제 2 능동 소자 상에 위치하는 제 3 능동 소자를 적어도 하나 더 포함할 수 있다. 상기 제 1 내지 3 능동 소자들의 각각은 다이오드 및 트랜지스터 중 선택된 하나일 수 있다.
본 발명의 나머지 실시예들에 따라서, 상기 제 1 내지 3 능동 소자들이 상기 다이오드인 경우에, 상기 제 1 내지 3 능동 소자들의 각각은 바디 영역(Body Region) 내 셀 게이트 영역 및 셀 활성 영역을 가질 수 있다. 상기 셀 게이트 영역은 상기 셀 활성 영역의 일 측과 전기적으로 접속해서 상기 셀 활성 영역의 상기 일 측에 대해서 수직하게 지나도록 형성될 수 있다. 상기 셀 활성 영역의 타 측은 상기 버퍼막들 중 선택된 하나와 접촉할 수 있다. 상기 셀 게이트 영역 및 상기 셀 활성 영역은 서로 다른 불순물 이온들을 각각 가질 수 있다. 그리고, 상기 공통 노드의 폭은 상기 바디 영역의 각각의 폭 대비 큰 크기를 가질 수 있다.
본 발명의 나머지 실시예들에 따라서, 상기 반도체 장치는 셀 주변 게이트 영역들 및 글로벌 트랜지스터(Global Transistor)들을 더 포함할 수 있다. 상기 셀 주변 게이트 영역들은 상기 셀 어레이 영역의 가장 자리에서 상기 제 1 내지 3 능동 소자들의 셀 게이트 영역들과 각각 대응하도록 배치될 수 있다. 상기 셀 주변 게이트 영역들은 상기 제 1 내지 3 능동 소자들의 상기 셀 게이트 영역들과 전기적으로 각각 접속할 수 있다.
상기 셀 주변 게이트 영역들은 상기 셀 어레이 영역의 상기 가장 자리에서 서로를 부분적으로 노출시키도록 차례로 적층될 수 있다. 상기 셀 주변 게이트 영역들은 상기 주변 불순물 영역들에 전기적으로 각각 접속될 수 있다. 상기 셀 주변 게이트 영역들은 상기 셀 게이트 영역과 동일한 불순물 이온들을 가질 수 있다. 상기 글로벌 트랜지스터는 상기 주변회로 영역에 위치해서 다른 바디 영역 내 주변 불순물 영역들을 가질 수 있다. 상기 글로벌 트랜지스터들은 상기 제 1 내지 3 능동 소자들, 그리고 상기 반도체 기판 중 선택된 하나와 실질적으로 동일 레벨에 배치될 수 있다.
본 발명의 나머지 실시예들에 따라서, 상기 반도체 장치는 다른 능동 소자들 및 다른 글로벌 트랜지스터들을 더 포함할 수 있다. 상기 다른 능동 소자들은 상기 공통 노드를 기준으로 해서 상기 공통 노드의 일 측에 상기 제 1 내지 제 3 능동 소자들과 각각 대응하도록 상기 공통 노드의 타 측에 배치될 수 있다. 상기 다른 글로벌 트랜지스터들은 상기 글로벌 트랜지스터들에 대응해서 상기 다른 능동 소자들과 전기적으로 각각 접속할 수 있다.
상기 주변 불순물 영역들은 상기 셀 주변 게이트 영역들과 동일한 불순물 이온들 및 다른 불순물 이온들 중 선택된 하나를 가질 수 있다. 상기 다른 능동 소자들은 상기 제 1 내지 3 능동 소자들과 동일한 구조를 가질 수 있다. 상기 제 1 내지 3 능동 소자들, 상기 다른 능동 소자들, 상기 셀 주변 게이트 영역들, 상기 공통 노드, 상기 글로벌 트랜지스터들 및 상기 다른 글로벌 트랜지스터들은 상기 셀 어레이 영역 및 상기 주변회로 영역 내 상기 반도체 기판을 따라서 이차원적으로 배치될 수 있다.
본 발명의 나머지 실시예들에 따라서, 상기 제 1 내지 3 능동 소자들이 트랜지스터인 경우에, 상기 제 1 내지 3 능동 소자들의 각각은 바디 영역 상에 셀 게이트 패턴 그리고 상기 바디 영역에 위치하면서 상기 셀 게이트 패턴과 중첩하는 셀 소오스 및 셀 드레인 영역들을 포함할 수 있다. 상기 셀 소오스 영역은 전극 패턴과 접촉할 수 있다. 상기 셀 드레인 영역은 상기 버퍼막들 중 선택된 하나와 접촉할 수 있다. 그리고, 상기 공통 노드의 폭은 상기 바디 영역의 각각의 폭 대비 큰 크기를 가질 수 있다.
본 발명의 나머지 실시예들에 따라서, 상기 반도체 장치는 셀 주변 게이트 패턴들 및 글로벌 트랜지스터들을 더 포함할 수 있다. 상기 셀 주변 게이트 패턴들은 상기 셀 어레이 영역의 가장 자리에서 상기 제 1 내지 3 능동 소자들의 셀 게이 트 패턴들과 각각 대응하도록 배치될 수 있다. 상기 셀 주변 게이트 패턴들은 상기 제 1 내지 3 능동 소자들의 상기 셀 게이트 패턴들과 전기적으로 각각 접속할 수 있다. 상기 셀 주변 게이트 패턴들은 상기 셀 어레이 영역의 상기 가장 자리에서 서로를 부분적으로 노출시키도록 차례로 적층될 수 있다.
상기 셀 주변 게이트 패턴들은 상기 주변 불순물 영역들에 전기적으로 각각 접속될 수 있다. 상기 셀 주변 게이트 패턴들은 상기 셀 게이트 패턴과 동일한 불순물 이온들을 가질 수 있다. 상기 글로벌 트랜지스터들은 상기 주변회로 영역에 위치해서 다른 바디 영역 내 주변 불순물 영역들을 가질 수 있다. 상기 글로벌 트랜지스터들은 상기 제 1 내지 3 능동 소자들, 그리고 상기 반도체 기판 중 선택된 하나와 실질적으로 동일한 레벨에 배치될 수 있다.
본 발명의 나머지 실시예들에 따라서, 상기 반도체 장치는 다른 능동 소자들 및 다른 글로벌 트랜지스터들을 더 포함할 수 있다. 상기 다른 능동 소자들은 상기 공통 노드를 기준으로 해서 상기 공통 노드의 일 측에 상기 제 1 내지 3 능동 소자들과 각각 대응하도록 상기 공통 노드의 타 측에 배치될 수 있다. 상기 다른 글로벌 트랜지스터들은 상기 글로벌 트랜지스터들에 대응해서 상기 다른 능동 소자들과 전기적으로 각각 접속할 수 있다. 상기 주변 불순물 영역은 상기 셀 주변 게이트 패턴과 동일한 불순물 이온들 및 다른 불순물 이온들 중 선택된 하나를 가질 수 있다.
상기 셀 소오스 및 드레인 영역들은 상기 셀 게이트 패턴들과 동일한 불순물 이온들 및 다른 불순물 이온들 중 선택된 하나를 가질 수 있다. 상기 다른 능동 소자들은 상기 제 1 내지 3 능동 소자들과 동일한 구조를 가질 수 있다. 그리고, 상기 제 1 내지 제 3 능동 소자들, 상기 다른 능동 소자들, 상기 셀 주변 게이트 패턴들, 상기 공통 노드, 상기 글로벌 트랜지스터들 및 상기 다른 글로벌 트랜지스터들은 상기 셀 어레이 영역 및 상기 주변회로 영역 내 상기 반도체 기판을 따라서 이차원적으로 배치될 수 있다.
본 발명의 다른 양태에 따르는 반도체 장치의 형성방법은 셀 어레이 영역 및 주변회로 영역으로 한정되는 반도체 기판을 준비하는 것을 포함할 수 있다. 상기 셀 어레이 영역 내 상기 반도체 기판 상에 차례로 적층되는 제 1 및 2 능동 소자들을 형성할 수 있다. 상기 제 2 능동 소자의 상부 측으로부터 상기 반도체 기판을 향하도록 연장해서 상기 제 1 및 2 능동 소자들과 전기적으로 접속하는 공통 노드를 형성할 수 있다. 상기 제 1 및 2 능동 소자들은 상기 공통 노드의 측벽으로부터 돌출하도록 형성될 수 있다. 그리고, 상기 공통 노드는 상기 제 1 및 2 능동 소자들에 각각 대응하는 저항 메모리 분분들을 가지도록 형성될 수 있다.
본 발명의 선택된 실시예들에 따라서, 상기 제 1 및 2 능동 소자들은 다이오드 및 트랜지스터 중 선택된 하나일 수 있다.
본 발명의 선택된 실시예들에 따라서, 상기 제 1 및 2 능동 소자들이 상기 다이오드인 경우에, 상기 제 1 및 2 능동 소자들을 형성하는 것은 상기 셀 어레이 영역의 상기 반도체 기판 상에 패드 절연막(Pad Insulating Layer)을 형성하는 것을 포함할 수 있다. 상기 패드 절연막 상에 제 1 바디 영역을 형성할 수 있다. 상기 제 1 바디 영역은 상기 제 1 능동 소자에 대응되도록 셀 활성 영역 및 셀 게이 트 영역을 가질 수 있다. 상기 제 1 바디 영역을 덮는 바디간 절연막(Interbody Insulating Layer)을 형성할 수 있다. 상기 바디간 절연막 상에 상기 제 1 바디 영역과 동일한 구조를 가지고 그리고 상기 제 2 능동 소자에 대응되도록 제 2 바디 영역을 형성할 수 있다.
본 발명의 선택된 실시예들에 따라서, 상기 제 1 및 2 바디 영역들은 실리콘을 포함하는 반도체 물질을 사용해서 형성될 수 있다. 상기 패드 및 바디간 절연막들은 실리콘 옥사이드를 사용해서 형성될 수 있다. 상기 셀 활성 영역 및 상기 셀 게이트 영역은 서로 전기적으로 접속할 수 있다. 상기 셀 활성 영역 및 상기 게이트 영역은 서로 다른 불순물 이온들을 각각 가지도록 형성될 수 있다. 그리고, 상기 공통 노드의 폭은 상기 제 1 및 2 바디 영역들의 폭 대비 큰 크기를 가지도록 형성될 수 있다.
본 발명의 선택된 실시예들에 따라서, 상기 공통 노드를 형성하는 것은 상기 바디간 절연막 상에 포토레지스트 막을 형성하는 것을 포함할 수 있다. 상기 포토레지스트 막은 상기 바디간 절연막을 노출시키는 개구부를 가지도록 형성될 수 있다. 상기 포토레지스트 막을 식각 마스크로 사용해서 상기 패드 절연막 및 상기 바디간 절연막을 식각하여 관통 홀을 형성할 수 있다. 상기 관통 홀은 상기 개구부와 대응해서 상기 제 1 및 2 바디 영역들의 셀 활성 영역들을 부분적으로 노출시키도록 형성될 수 있다. 상기 포토레지스트 막을 상기 바디간 절연막으로부터 제거시킬 수 있다. 상기 관통 홀을 채우도록 상기 바디간 절연막 상에 상기 공통 노드를 형성할 수 있다.
본 발명의 나머지 실시예들에 따라서, 상기 제 1 및 2 능동 소자들이 상기 트랜지스터인 경우에, 상기 제 1 및 2 능동 소자들을 형성하는 것은 상기 셀 어레이 영역의 상기 반도체 기판 상에 패드 절연막을 형성하는 것을 포함할 수 있다. 상기 패드 절연막 상에 위치해서 상기 제 1 능동 소자에 대응되는 제 1 바디 영역을 형성할 수 있다.
상기 제 1 바디 영역은 그 바디 영역 상에 셀 게이트 패턴, 그리고 상기 셀 게이트 패턴 아래에 상기 셀 게이트 패턴과 중첩하는 셀 소오스 영역 및 셀 드레인 영역을 가질 수 있다. 상기 제 1 바디 영역 및 상기 셀 게이트 패턴을 덮도록 상기 패드 절연막 상에 바디간 절연막을 형성할 수 있다. 상기 바디간 절연막 상에 상기 제 1 바디 영역과 동일한 구조를 가지고 그리고 상기 제 2 능동 소자에 대응되는 제 2 바디 영역을 형성할 수 있다.
본 발명의 나머지 실시예들에 따라서, 상기 제 1 및 2 바디 영역들은 실리콘을 포함하는 반도체 물질을 사용해서 형성될 수 있다. 상기 패드 및 바디간 절연막들은 실리콘 옥사이드를 사용해서 형성될 수 있다. 상기 셀 게이트 패턴은 도전 물질을 사용해서 형성될 수 있다. 상기 셀 소오스 및 드레인 영역들은 상기 셀 게이트 패턴과 동일한 불순물 이온들을 가지도록 형성될 수 있다. 그리고, 상기 공통 노드의 폭은 상기 제 1 및 2 바디 영역들의 폭 대비 큰 크기를 가지도록 형성될 수 있다.
본 발명의 나머지 실시예들에 따라서, 상기 공통 노드를 형성하는 것은 상기 바디간 절연막 상에 포토레지스트 막을 형성하는 것을 포함할 수 있다. 상기 포토 레지스트 막은 상기 바디간 절연막을 노출시키는 개구부를 가지도록 형성될 수 있다. 상기 포토레지스트 막을 식각 마스크로 사용해서 상기 패드 절연막 및 상기 바디간 절연막을 식각하여 관통 홀을 형성할 수 있다. 상기 관통 홀은 상기 개구부와 대응해서 상기 제 1 및 2 바디 영역들의 셀 드레인 영역들을 부분적으로 노출시키도록 형성될 수 있다. 상기 포토레지스트 막을 상기 바디간 절연막으로부터 제거시킬 수 있다. 상기 관통 홀을 채워서 상기 바디간 절연막 상에 상기 공통 노드를 형성할 수 있다.
본 발명의 나머지 실시예들에 따라서, 상기 공통 노드는 내부 공통 노드 및 외부 공통 노드를 가지도록 형성될 수 있다. 상기 내부 및 외부 공통 노드들은 상기 반도체 기판에 대해서 실질적으로 수직 및 평행하게 각각 위치하도록 형성될 수 있다. 상기 내부 공통 노드는 버퍼막들, 쌍안정 저항 패턴 및 도전 플러그로 구성될 수 있다. 상기 버퍼막들은 상기 제 1 및 2 능동 소자들과 각각 접촉하도록 금속 실리사이드를 사용해서 형성될 수 있다.
상기 쌍안정 저항 패턴은 상전이 물질, 전도성 다층 물질, 금속 산화물 및 나노물질 도트 중 선택된 하나를 사용해서 형성될 수 있다. 상기 도전 플러그는 폴리실리콘, 금속 및 금속 나이트라이드 중 선택된 하나를 사용해서 형성될 수 있다. 그리고, 상기 외부 공통 노드는 상기 도전 플러그 및 상기 쌍안정 저항 패턴과 전기적으로 접속하는 금속을 사용해서 형성될 수 있다.
본 발명의 나머지 실시예들에 따라서, 상기 상전이 물질은 게르마늄, 안티몬 및 텔루라이드를 포함하는 캘코저나이드를 사용해서 형성될 수 있다. 상기 전도성 다층 물질은 차례로 적층되는 전도성 분자, 금속 결정들 및 상기 전도성 분자로 구성될 수 있다. 그리고, 상기 전도성 분자는 피.브이.케이 및 에이.아이.디.씨.엔 중 선택된 하나를 사용해서 형성될 수 있다.
본 발명의 나머지 실시예들에 따라서, 상기 금속 산화물은 지르코늄, 타이타늄, 텔루라이드, 스트론튬, 안티몬, 프라세오디뮴, 니오브, 니켈, 망간, 게르마늄, 셀레늄, 크롬, 칼슘, 알루미늄 및 은 중 적어도 하나및 산소의 화합물을 사용해서 형성될 수 있다. 그리고, 상기 나노 물질 도트는 실리콘, 금, 코발트 및 텅스텐 중 선택된 하나를 사용해서 형성될 수 있다.
본 발명의 나머지 실시예들에 따라서, 상기 반도체 장치의 형성방법은 상기 공통 노드를 기준으로 해서 상기 공통 노드의 일 측에 상기 제 1 및 2 능동 소자들과 각각 대응하도록 상기 공통 노드의 타 측에 이웃하는 능동 소자들을 상기 제 1 및 2 능동 소자들과 함께 동시에 형성하는 것을 더 포함할 수 있다. 상기 제 1 및 2 능동 소자들 그리고 상기 이웃하는 능동 소자들 상에 다른 능동 소자들을 형성할 수 있다. 상기 이웃하는 능동 소자들 및 상기 다른 능동 소자들은 상기 제 1 및 2 능동 소자들와 동일 구조를 가지도록 형성될 수 있다.
상기 공통 노드, 상기 제 1 및 2 능동 소자들, 상기 이웃하는 능동 소자들 및 상기 다른 능동 소자들은 상기 반도체 기판을 따라서 이차원적으로 형성될 수 있다. 그리고, 상기 공통 노드의 상기 저항 메모리 부분들은 상기 버퍼막들 주변에 각각 위치할 수 있다.
본 발명은 반도체 기판에 대하여 수직하게 공통 노드를 배치하고 그리고 반도체 기판에 대하여 평행하게 능동 소자들을 형성해서 반도체 기판 및 구조물들 사이의 단차를 줄이는 방안을 제공할 수 있다. 이를 통해서, 본 발명은 반도체 기판 상에 적층되는 구조물들이 증가될 수록 반도체 기판 상에 종래 기술 대비 낮은 단차를 제공해서 반도체 제조 공정의 제조 환경을 양호하게 할 수 있다.
그리고, 본 발명은 공통 노드 및 선택된 능동 소자들을 전기적으로 접속시키고 그리고 공통 노드에 저항 메모리 부분들을 위치시켜서 공통 노드 및 선택된 능동 소자들을 사용하여 선택된 능동 소자들의 개수만큼 메모리 셀들을 제공할 수 있다. 이를 통해서, 본 발명은 반도체 기판 상에 고 집적도의 메모리 셀들을 가지는 비휘발성 메모리 장치를 제공할 수 있다.
본 발명의 양태들은 이후로 첨부 도면들을 참조해서 보다 상세하게 설명하기로 한다. 그러나, 본 발명은 여러가지 다른 형태들로 구체화되어질 수 있고, 그리고 여기에서 설명되는 양태들로 한정되는 것으로 해석되지 않는다. 오히려, 상기 양태들은 본 발명을 더욱 철저하고 그리고 완전하게 되도록 해주며, 당업자에게 본 발명의 영역을 충분히 전달할 수 있도록 해준다. 비록 '쌍안정 저항 패턴', '저항 메모리 부분', '바디 영역', '공통 노드' .. 등을 지칭하는 용어들이 여러 구성 요소들을 기술하기 위하여 여기에서 사용되어질 수 있다면, 상기 구성 요소들은 이러한 용어들로 한정되지 않는 것으로 이해되어질 것이다. 단지, 이러한 용어들은 어떤 구성 요소로부터 다른 구성 요소를 구별하기 위해서 사용되어질 뿐이다. 여기에 서, 사용되어진 바와 같이, '적어도 하나' 를 지칭하는 용어는 하나 이상으로 관련을 가지고 열거된 항목들에 대해서 유추할 수 있는 모든 조합들을 포함한다. "아래, 선택된, 다른, 나머지, 상부 측, 하부 측 및 상에" 등과 같이 특별히 상대적인 용어들은 선택된 구성 요소, 다른 구성 요소와 어떤 형상과의 상대적인 관계, 또는 도면들에 도시된 형상을 간단하게 설명하는데 설명의 간소화를 위해서 사용되어질 수 있다. 그리고, 여기에서 전문용어의 사용은 특별한 양태들을 단지 설명하기 위함이지 본 발명을 한정하려는 것은 아니다.
본 발명에 따르는 반도체 장치는 참조 도면들 중 일부를 참조해서 보다 상세하게 설명하기로 한다. 상기 반도체 장치는 본 발명에 따르는 실시예들 별로 순서적으로 설명한다.
(제 1 실시예)
도 1 은 본 발명에 따르는 반도체 장치를 보여주는 회로도이고, 그리고 도 3 은 도 1 의 A 및 B 영역들에서 반도체 장치를 보여주는 평면도이다. 더불어서, 도 5 는 도 3 의 절단선들 Ⅰ - Ⅰ', Ⅱ - Ⅱ' 및 Ⅲ - Ⅲ' 를 따라 취해서 반도체 장치를 보여주는 단면도이다.
도 1 을 참조하면, 본 발명에 따르는 반도체 장치(140)는 도 5 의 반도체 기판(5) 상에 셀 어레이 영역(Cell Array Region) 및 주변회로 영역(Peripheral Circuit Region)을 포함할 수 있다. 상기 셀 어레이 영역은 단위 셀 어레이 블럭(A; Unit Cell Array Block)을 가질 수 있다. 상기 단위 셀 어레이 블럭(A)은 복 수 개의 능동 소자(Active Element)들 및 한 개의 공통 노드(CN; Common Node)를 가질 수 있다. 상기 능동 소자들은 각각이 제 1 내지 4 다이오드들(D1, D2, D3, D4; First to Fourth Diodes)일 수 있다. 상기 제 1 내지 4 다이오드들(D1, D2, D3, D4)은 동일한 구조 또는 서로 다른 구조들을 가질 수 있다. 상기 제 1 내지 4 다이오드들(D1, D2, D3, D4)은 공통 노드(CN)에 전기적으로 접속될 수 있다. 이를 위해서, 상기 제 1 내지 4 다이오드들(D1, D2, D3, D4)은 공통 노드(CN)로부터 연장할 수 있다. 상기 제 1 내지 4 다이오드들(D1, D2, D3, D4)의 일 단은 공통 노드(CN)에 전기적으로 접속될 수 있다. 상기 제 1 내지 4 다이오드들(D1, D2, D3, D4)의 일 단은 공통 노드(CN)를 통해서 동일한 전기적 포텐셜을 가질 수 있다.
상기 제 1 내지 4 다이오드들(D1, D2, D3, D4)의 각각의 타 단은 셀 어레이 영역 주변의 주변회로 영역에 위치하면서 단위 주변회로 블럭의 가장자리(B; Edge of Unit Peripheral Circuit Block)의 글로벌 트랜지스터들(GT1, GT2; Global Transistors) 및 다른 글로벌 트랜지스터들(도면에 미 도시)과 전기적으로 접속할 수 있다. 이를 위해서, 상기 제 1 및 2 다이오드들(D1, D2)의 타 단들은 게이트 연결 패턴들(139)을 통해서 글로벌 트랜지스터들(GT1, GT2)과 전기적으로 접속할 수 있다. 상기 제 3 및 4 다이오드들(D3, D4)의 타 단들은 다른 게이트 연결 패턴(136)들을 통해서 다른 글로벌 트랜지스터들과 전기적으로 접속할 수 있다. 상기 공통 노드(CN)는 제 1 내지 4 다이오드들(D1, D2, D3, D4)에 대해서 수직하게 배치될 수 있다.
상기 공통 노드(CN)는 제 1 내지 4 다이오드들(D1, D2, D3, D4)과 전기적으 로 접속하는 내부 공통 노드(Inner Common Node) 및 상기 내부 공통 노드(ICN)에 대해서 수직하게 위치해서 상기 내부 공통 노드(ICN)와 전기적으로 접속하는 외부 공통 노드(Outer Common Node)를 가질 수 있다. 상기 내부 공통 노드(ICN)에 위치해서 제 1 내지 4 다이오드들(D1, D2, D3, D4)과 전기적으로 접속하는 저항 메모리 부분들(Resistive Memory Portions; R1, R2, R3, R4)이 배치될 수 있다. 상기 저항 메모리 부분들(R1, R2, R3, R4)은 반도체 장치(140)가 구동되는 동안 내부 공통 노드(ICN)의 소정 영역들에 각각 형성될 수 있다. 상기 저항 메모리 부분들(R1, R2, R3, R4)은 반도체 장치(140)의 데이타 저장 요소(Date Storage Element)일 수 있다. 상기 저항 메모리 부분들(R1, R2, R3, R4)은 제1 내지 4 다이오드들과 함께 메모리 셀들을 구성할 수 있다. 상기 외부 공통 노드(OCN), 그리고 제 3 및 4 다이오드들(D3, D4) 사이에 위치해서 제 3 및 4 다이오드들(D3, D4)에 각각 대응하는 다른 다이오드들(Other Diodes)이 Z 축을 따라서 더 배치될 수 있다. 상기 다른 다이오드들은 제 3 및 4 다이오드들(D3, D4)과 동일한 구조를 가지면서 공통 노드(CN)와 전기적으로 접속할 수 있다. 더불어서, 상기 공통 노드(CN), 제 1 내지 4 다이오드들(D1, D2, D3, D4), 다른 다이오드들, 글로벌 트랜지스터들(GT1, GT2) 및 다른 글로벌 트랜지스터들은 도 5 의 반도체 기판(5) 상에서 X 및 Y 축을 따라서 이차원적으로 배치될 수 있다.
도 3 을 참조하면, 본 발명에 따르는 반도체 장치(140)는 제 1 바디 영역들을 가질 수 있다. 상기 제 1 바디 영역들은 도 1 의 X 축 및 Y 축을 따라서 셀 어레이 영역 및 주변회로 영역에 배치될 수 있다. 상기 제 1 바디 영역들 중 일부는 도 1 의 단위 셀 어레이 블럭(A)에 위치해서 제 1 셀 바디 영역들(23, 26)로 구성될 수 있다. 상기 제 1 셀 바디 영역(23)은 셀 어레이 영역의 중앙 영역을 향해서 배치될 수 있다. 상기 제 1 셀 바디 영역(26)은 셀 어레이 영역의 중앙 영역으로부터 제 1 셀 바디 영역(23) 보다 더 멀리 이격해서 제 1 셀 바디 영역(23) 주변에 배치될 수 있다. 상기 제 1 바디 영역들 중 나머지는 주변회로 영역에 배치되어서 주변 바디 영역(29)들을 구성할 수 있다.
상기 제 1 셀 바디 영역(23)은 셀 게이트 영역(31) 및 셀 활성 영역(37)을 가질 수 있다. 상기 제 1 셀 바디 영역(26)은 셀 게이트 영역(35) 및 셀 활성 영역(39)을 가질 수 있다. 상기 제 1 셀 바디 영역들(23, 26)의 각각은 셀 어레이 영역의 가장자리에 셀 주변 게이트 영역(44)을 더 가질 수 있다. 상기 주변 바디 영역(29)들의 각각은 주변 활성 영역(PAR; Peripheral Active Region)을 가질 수 있다. 상기 주변 활성 영역(PAR)은 도 1 의 단위 주변회로 블럭의 가장자리(B)에 위치하는 글로벌 트랜지스터(GT1 또는 GT2)의 소오스 또는 드레인 영역에 대응될 수 있다. 상기 반도체 장치(140)는 도 1 의 Z 축을 따라서 제 2 바디 영역들을 가질 수 있다. 상기 제 2 바디 영역들은 도 1 의 X 축 및 Y 축을 따라서 셀 어레이 영역의 제 1 바디 영역들과 대응하도록 배치될 수 있다. 상기 제 2 바디 영역들은 단위 셀 어레이 블럭(A)에 위치해서 제 2 셀 바디 영역들(64, 68)로 구성될 수 있다.
상기 제 2 셀 바디 영역(64)은 셀 어레이 영역의 중앙 영역을 향해서 배치될 수 있다. 상기 제 2 셀 바디 영역(64)은 셀 게이트 영역(71) 및 셀 활성 영역(77)을 가질 수 있다. 상기 제 2 셀 바디 영역(68)은 셀 어레이 영역의 중앙 영역으로 부터 제 2 셀 바디 영역(64) 보다 더 멀리 이격해서 제 2 셀 바디 영역(64) 주변에 배치될 수 있다. 상기 제 2 셀 바디 영역(68)은 셀 게이트 영역(75) 및 셀 활성 영역(79)을 가질 수 있다. 상기 제 2 셀 바디 영역들(64, 68)의 각각은 셀 어레이 영역의 가장자리에 셀 주변 게이트 영역(85)을 더 가질 수 있다. 상기 제 2 바디 영역들 내 셀 게이트 영역들(71, 75), 셀 활성 영역들(77, 79) 및 셀 주변 게이트 영역(85)은 셀 어레이 영역에서 제 1 바디 영역들 내 셀 게이트 영역들(31, 35), 셀 활성 영역들(37, 39) 및 셀 주변 게이트 영역(44)과 대응하도록 배치될 수 있다.
상기 제 1 및 2 바디 영역들 내 셀 게이트 영역들(31, 35, 71, 75) 및 셀 주변 게이트 영역들(44, 85)은 동일한 폭(W1)의 크기를 가지도록 형성될 수 있다. 상기 제 1 및 2 바디 영역들 내 셀 게이트 영역들(31, 35, 71, 75) 및 셀 주변 게이트 영역들(44, 85)은 서로 다른 폭들의 크기를 가지도록 형성될 수 있다. 상기 제 1 및 2 바디 영역들 내 셀 활성 영역들(37, 39, 77, 79)은 동일한 길이(L1) 및 폭(W2), 또는 서로 다른 길이들 및 폭들의 크기를 가지도록 형성될 수 있다. 상기 셀 게이트 영역들(31, 35, 71, 75)은 제 1 및 2 바디 영역들에서 도 1 의 Y 축을 따라 셀 활성 영역들(37, 39, 77, 79)에 대하여 수직하게 지나면서 셀 활성 영역들(37, 39, 77, 79)과 전기적으로 접속할 수 있다.
상기 제 1 및 2 바디 영역들 내 셀 활성 영역들(37, 39, 77, 79)은 관통 홀(104)을 통해서 공통 노드(CN)에 전기적으로 접속될 수 있다. 상기 공통 노드(CN)의 직경(S1)은 셀 활성 영역들(37, 39, 77, 79)의 폭(W2)들 대비 큰 크기를 가질 수 있다. 상기 셀 활성 영역들(37, 39, 77, 79)은 공통 노드(CN)를 통해서 분 리될 수 있다. 상기 제 1 및 2 바디 영역들 내 셀 주변 게이트 영역들(44, 85)은 접속 홀(133)들을 통해서 게이트 연결 패턴들(136, 139)과 전기적으로 각각 접속될 수 있다. 상기 주변 바디 영역(29)들 내 주변 활성 영역(PAR)들은 접속 홀(133)들을 통해서 게이트 연결 패턴(139)들과 전기적으로 접속할 수 있다. 상기 주변 활성 영역(PAR)들은 게이트 연결 패턴(139)들을 통해서 셀 주변 게이트 영역들(44, 85) 중 하나(44)에 전기적으로 접속될 수 있다. 상기 셀 게이트 영역들(31, 35, 71, 75), 셀 주변 게이트 영역들(44, 85) 및 셀 활성 영역들(37, 39, 77, 79), 공통 노드(CN) 및 주변 활성 영역(PAR)들은 도 1 의 X 축 및 Y 축을 따라서 셀 어레이 영역 및 주변 회로 영역에 반복적으로 형성될 수 있다.
도 5 를 참조하면, 본 발명에 따르는 반도체 장치(140)를 구현하기 위해서 반도체 기판(5) 상에 공통 노드(CN)가 도 1 또는 3 과 같이 배치될 수 있다. 상기 반도체 기판(5)은 셀 어레이 영역 및 주변회로 영역을 가질 수 있다. 상기 반도체 기판(5)은 실리콘(Si)을 포함하는 반도체 물질일 수 있다. 상기 공통 노드(CN)는 셀 어레이 영역의 반도체 기판(5) 상에 배치될 수 있다. 상기 공통 노드(CN)는 반도체 기판(5)으로부터 반도체 기판(5)의 상부 측을 향하여 수직하게 연장하는 내부 공통 노드(ICN)를 도 1 과 같이 가질 수 있다. 상기 내부 공통 노드(ICN)는 버퍼막(108; Buffer Layer)들, 쌍안정 저항 패턴(113; Bistable Resistance Pattern) 및 도전 플러그(117; Conductive Plug)를 가질 수 있다. 상기 버퍼막(108)들은 금속 실리사이드이고 그리고 쌍안정 저항 패턴(113)의 측벽 상에 배치될 수 있다. 상기 쌍안정 저항 패턴(113)은 버퍼막(108)들 및 도전 플러그(117) 사이에 위치해서 도전 플러그(117)의 측벽 및 밑면을 둘러싸도록 배치될 수 있다. 상기 쌍안정 저항 패턴(113)은 주울 열의 크기 정도에 따라서 저 저항 및 고 저항을 나타내는 적어도 하나의 물질일 수 있다.
상기 도전 플러그(117)는 폴리실리콘, 금속 또는 금속 실리사이드일 수 있다. 상기 공통 노드(CN)는 내부 공통 노드(ICN)와 전기적으로 접속하면서 반도체 기판(5)에 대하여 평행하게 연장하는 외부 공통 노드(OCN)를 가질 수 있다. 상기 외부 공통 노드(OCN)는 금속일 수 있다. 상기 공통 노드(CN)는 반도체 장치(140)에서 비트라인(Bit Line)일 수 있다. 상기 공통 노드(CN)는 버퍼막(108)들 주변의 쌍안정 저항 패턴(113)에 도 1 의 저항 메모리 부분들(R1, R2, R3, R4)을 가질 수 있다. 상기 저항 메모리 부분들(R1, R2, R3, R4)은 데이타 저장 요소일 수 있다. 상기 공통 노드(CN)에 전기적으로 접속되는 능동 소자들이 배치될 수 있다. 상기 능동 소자들은 제 1 내지 4 다이오드들(D1, D2, D3, D4)일 수 있다. 상기 제 1 및 2 다이오드들(D1, D2)은 제 1 바디 영역들의 제 1 셀 바디 영역들(23, 26)에 각각 배치될 수 있다. 상기 제 1 다이오드(D1)는 제 1 셀 바디 영역(23)의 셀 게이트 영역(31) 및 셀 활성 영역(37)로 구성될 수 있다. 상기 제 2 다이오드(D2)는 제 1 셀 바디 영역(26)의 셀 게이트 영역(35) 및 셀 활성 영역(39)로 구성될 수 있다. 상기 제 3 및 4 다이오드들(D3, D4)은 제 2 바디 영역들의 제 2 셀 바디 영역들(64, 68)에 각각 배치될 수 있다.
상기 제 3 다이오드(D3)는 제 2 셀 바디 영역(64)의 셀 게이트 영역(71) 및 셀 활성 영역(77)로 구성될 수 있다. 상기 제 4 다이오드(D4)는 제 2 셀 바디 영 역(68)의 셀 게이트 영역(75) 및 셀 활성 영역(79)로 구성될 수 있다. 상기 제 1 및 2 바디 영역들은 실리콘을 포함하는 반도체 물질일 수 있다. 상기 셀 활성 영역들(37, 39, 77, 79)의 일 측은 셀 게이트 영역들(31, 35, 71, 75)에 각각 전기적으로 접속될 수 있다. 상기 셀 활성 영역들(37, 39, 77, 79)의 타 측은 버퍼막(108)들을 통해서 공통 노드(CN)에 전기적으로 접속될 수 있다. 상기 셀 게이트 영역들(31, 35, 71, 75) 및 셀 활성 영역들(37, 39, 77, 79)은 서로 다른 불순물 이온들을 가질 수 있다. 상기 셀 게이트 영역들(31, 35, 71, 75) 및 셀 활성 영역들(37, 39, 77, 79)은 N 형의 불순물 이온들 및 P 형의 불순물 이온들을 각각 가질 수 있다. 상기 셀 게이트 영역들(31, 35, 71, 75) 및 셀 활성 영역들(37, 39, 77, 79)은 P 형의 불순물 이온들 및 N 형의 불순물 이온들을 각각 가질 수도 있다. 상기 제 1 및 2 다이오드들(D1, D2)은 공통 노드(CN)의 하부 측에 배치될 수 있다. 상기 제 3 및 4 다이오드들(D3, D4)은 제 1 및 2 다이오드들(D1, D2)과 각각 대응하도록 공통 노드(CN)의 상부 측에 배치될 수 있다.
상기 제 1 및 3 다이오드들(D1, D3), 그리고 제 2 및 4 다이오드들(D2, D4)은 공통 노드(CN)를 기준으로해서 서로 다른 방향들을 향하여 각각 연장할 수 있다. 상기 제 1 내지 4 다이오드들(D1, D2, D3, D4)은 공통 노드(CN)의 측벽으로부터 연장하면서 반도체 기판(5) 상에 차례로 적층될 수 있다. 상기 제 1 및 2 바디 영역들 내 각각 위치하면서 셀 어레이 영역의 가장자리를 향하여 제 1 및 2 셀 바디 영역들(26, 68)을 연장할 수 있다. 상기 제 1 및 2 셀 바디 영역들(26, 68)은 서로를 노출시키도록 셀 어레이 영역의 가장자리에 배치될 수 있다. 상기 제 1 및 2 셀 바디 영역(26, 68)은 셀 어레이 영역의 가장자리에서 셀 주변 게이트 영역들(44, 85)을 가질 수 있다. 상기 셀 주변 게이트 영역들(44, 85)은 제 1 및 2 셀 바디 영역들(26, 68) 내 셀 게이트 영역들(35, 75)에 전기적으로 접속될 수 있다. 상기 셀 게이트 영역들(35, 75)은 셀 주변 게이트 영역들(44, 85)과 동일한 불순물 이온들을 가질 수 있다.
상기 제 1 바디 영역들 내 위치하면서 주변회로 영역에 주변 바디 영역(29)이 배치될 수 있다. 상기 주변 바디 영역(29)은 도 1 의 글로벌 트랜지스터(GT2)의 주변 활성 영역(PAR)을 가질 수 있다. 상기 주변 활성 영역(PAR)은 주변 불순물 영역(48)을 가질 수 있다. 상기 주변 불순물 영역(48)은 글로벌 트랜지스터(GT2)의 소오스 또는 드레인 영역 중 하나일 수 있다. 상기 글로벌 트랜지스터(GT2)는 글로벌 트랜지스터(GT1)과 함께 주변 바디 영역(29) 이외에 반도체 기판(5), 그리고 제 1 및 2 바디 영역들 중 하나와 실질적으로 동일한 레벨에 배치될 수 있다. 상기 주변 불순물 영역(48)은 셀 주변 게이트 영역들(44, 85)과 동일한 불순물 이온들 또는 다른 불순물 이온들을 가질 수 있다. 상기 반도체 기판(5), 그리고 외부 공통 노드(OCN) 사이에 패드 절연막(10; Pad Insulating Layer), 바디간 절연막(55; Inter-Body Insulating Layer) 및 평탄화된 절연막(95; Planarized Layer)이 차례로 배치될 수 있다. 상기 패드 절연막(10)은 반도체 기판(5) 및 제 1 바디 영역들 사이에 배치될 수 있다. 상기 바디간 절연막(55)은 제 1 및 2 바디 영역들 사이에 배치될 수 있다. 상기 평탄화된 절연막(95)은 제 2 바디 영역들 및 외부 공통 노드(OCN) 사이에 배치될 수 있다.
상기 패드 절연막(10), 바디간 절연막(55) 및 평탄화된 절연막(95)은 셀 어레이 영역 및 주변 회로 영역에서 제 1 및 2 바디 영역들을 감싸고 그리고 공통 노드(CN)를 둘러싸도록 배치될 수 있다. 상기 공통 노드(CN)에 덮이도록 평탄화된 절연막(95) 상에 보호 절연막(125)이 배치될 수 있다. 상기 셀 어레이 영역의 가장자리에서 셀 주변 게이트 영역들(44, 85), 및 주변 회로 영역에서 주변 바디 영역(29)과 전기적으로 접촉하는 게이트 연결 패턴들(136, 139)이 배치될 수 있다. 상기 게이트 연결 패턴들(136, 139)은 도전 물질일 수 있다. 상기 게이트 연결 패턴(136 또는 139)은 평탄화된 절연막(95) 및 보호 절연막(125), 또는 바디간 절연막(55), 평탄화된 절연막(95) 및 보호 절연막(125)을 관통하도록 형성될 수 있다. 상기 제 1 셀 바디 영역(26)의 셀 주변 게이트 영역(44)은 게이트 연결 패턴(139)을 통해서 주변 바디 영역(29)의 주변 불순물 영역(48)과 도 1 과 같이 전기적으로 접속할 수 있다.
(제 2 실시예)
도 2 는 본 발명에 따르는 반도체 장치를 보여주는 회로도이고, 그리고 도 4 는 도 2 의 A 및 B 영역들에서 반도체 장치를 보여주는 평면도이다. 더불어서, 도 6 은 도 4 의 절단선들 Ⅰ - Ⅰ', Ⅱ - Ⅱ' 및 Ⅲ - Ⅲ' 를 따라 취해서 반도체 장치를 보여주는 단면도이다.
도 2 를 참조하면, 본 발명에 따르는 반도체 장치(330)는 도 6 의 반도체 기판(154) 상에 셀 어레이 영역 및 주변회로 영역을 포함할 수 있다. 상기 셀 어레이 영역은 단위 셀 어레이 블럭(C)을 가질 수 있다. 상기 단위 셀 어레이 블럭(C)은 복수 개의 능동 소자들 및 한 개의 공통 노드(CN)을 가질 수 있다. 상기 능동 소자들은 각각이 제 1 내지 4 트랜지스터들(T1, T2, T3, T4; First to Fourth Transistors)일 수 있다. 상기 제 1 내지 4 트랜지스터들(T1, T2, T3, T4)은 동일한 구조 또는 서로 다른 구조들을 가질 수 있다. 상기 제 1 내지 4 트랜지스터들(T1, T2, T3, T4)은 공통 노드(CN)에 전기적으로 접속될 수 있다. 이를 위해서, 상기 제 1 내지 4 트랜지스터들(T1, T2, T3, T4)은 공통 노드(CN)로부터 연장할 수 있다. 상기 제 1 내지 4 트랜지스터들(T1, T2, T3, T4)의 일 단은 공통 노드(CN)에 전기적으로 접속될 수 있다. 상기 제 1 내지 4 트랜지스터들(T1, T2, T3, T4)의 일 단은 공통 노드(CN)를 통해서 동일한 전기적 포텐셜을 가질 수 있다.
상기 제 1 내지 4 트랜지스터들(T1, T2, T3, T4)의 타 단은 셀 어레이 영역 주변의 주변회로 영역에 위치하면서 단위 주변회로 블럭의 가장자리(D)의 글로벌 트랜지스터들(GT3, GT4) 및 다른 글로벌 트랜지스터들(도면에 미 도시)과 전기적으로 접속할 수 있다. 이를 위해서, 상기 제 1 및 2 트랜지스터들(T1, T2)의 타 단은 게이트 연결 패턴(329)들을 통해서 글로벌 트랜지스터들(GT3, GT4)과 전기적으로 접속할 수 있다. 상기 제 3 및 4 트랜지스터들(T3, T4)의 타 단은 다른 게이트 연결 패턴(326)들을 통해서 다른 글로벌 트랜지스터들과 전기적으로 접속할 수 있다. 상기 공통 노드(CN)는 제 1 내지 4 트랜지스터들(T1, T2, T3, T4)에 대해서 수직하게 배치될 수 있다.
상기 공통 노드(CN)는 제 1 내지 4 트랜지스터들(T1, T2, T3, T4)과 전기적 으로 접속하는 내부 공통 노드(ICN) 및 상기 내부 공통 노드(ICN)에 대해서 수직하게 위치해서 상기 내부 공통 노드(ICN)와 전기적으로 접속하는 외부 공통 노드(OCN)를 가질 수 있다. 상기 내부 공통 노드(ICN)에 위치해서 제 1 내지 4 트랜지스터들(T1, T2, T3, T4)과 전기적으로 접속하는 저항 메모리 부분들(R5, R6, R7, R8)이 배치될 수 있다. 상기 저항 메모리 부분들(R5, R6, R7, R8)은 반도체 장치(330)가 구동되는 동안 내부 공통 노드(ICN)의 소정 영역들에 각각 형성될 수 있다. 상기 저항 메모리 부분들(R5, R6, R7, R8)은 반도체 장치(330)의 데이타 저장 요소일 수 있다. 상기 저항 메모리 부분들(R5, R6, R7, R8)은 제 1 내지 4 트랜지스터들(T1, T2, T3, T4)과 함께 메모리 셀들을 구성할 수 있다. 상기 외부 공통 노드(OCN), 그리고 제 3 및 4 트랜지스터들(T3, T4) 사이에 위치해서 제 3 및 4 트랜지스터들(T3, T4)에 각각 대응하는 다른 트랜지스터들(Other Transistors)이 Z 축을 따라서 더 배치될 수 있다. 상기 다른 트랜지스터들은 공통 노드(CN)와 전기적으로 접속하면서 제 3 및 4 트랜지스터들(T3, T4)과 동일한 구조를 가질 수 있다. 상기 공통 노드(CN), 제 1 내지 4 트랜지스터들(T1, T2, T3, T4), 다른 트랜지스터들, 글로벌 트랜지스터들(GT3, GT4) 및 다른 글로벌 트랜지스터들은 도 6 의 반도체 기판(154) 상에서 X 및 Y 축을 따라서 이차원적으로 배치될 수 있다.
도 4 을 참조하면, 본 발명에 따르는 반도체 장치(330)는 제 1 바디 영역들을 가질 수 있다. 상기 제 1 바디 영역들은 도 2 의 X 축 및 Y 축을 따라서 셀 어레이 영역 및 주변회로 영역에 배치될 수 있다. 상기 제 1 바디 영역들 중 일부는 도 2 의 단위 셀 어레이 블럭(C)에 위치해서 제 1 셀 바디 영역들(163, 166)로 구 성될 수 있다. 상기 제 1 셀 바디 영역(163)은 셀 어레이 영역의 중앙 영역을 향해서 배치될 수 있다. 상기 제 1 셀 바디 영역(166)은 셀 어레이 영역의 중앙 영역으로부터 제 1 셀 바디 영역(163) 보다 더 멀리 이격해서 제 1 셀 바디 영역(163) 주변에 배치될 수 있다. 상기 제 1 바디 영역들 중 나머지는 주변회로 영역에 배치되어서 주변 바디 영역(169)들을 구성할 수 있다.
상기 제 1 셀 바디 영역들(163, 166)은 셀 게이트 패턴(176)들 및 셀 활성 영역(CAR; Cell Active Region)들을 가질 수 있다. 상기 셀 게이트 패턴(176)들은 제 1 셀 바디 영역들(163, 166) 상에 배치될 수 있다. 상기 제 1 셀 바디 영역들(163, 166)은 셀 어레이 영역의 가장자리에서 셀 주변 게이트 패턴(179)들을 가질 수 있다. 상기 제 1 셀 바디 영역들(163, 166)의 셀 게이트 패턴(176)들은 셀 어레이 영역의 가장자리에 위치하는 셀 주변 게이트 패턴(179)들과 전기적으로 각각 접속할 수 있다. 상기 주변 바디 영역(169)들의 각각은 주변 활성 영역(PAR)을 가질 수 있다. 상기 주변 활성 영역(PAR)은 도 2 의 단위 주변회로 블럭의 가장자리(D)에 위치하는 글로벌 트랜지스터(GT3 또는 GT4)의 소오스 또는 드레인 영역에 대응될 수 있다.
상기 반도체 장치(330)는 도 2 의 Z 축을 따라서 제 2 바디 영역들을 가질 수 있다. 상기 제 2 바디 영역들은 도 2 의 X 축 및 Y 축을 따라서 셀 어레이 영역의 제 1 바디 영역들과 대응하도록 배치될 수 있다. 상기 제 2 바디 영역들은 단위 셀 어레이 블럭(C)에 위치해서 제 2 셀 바디 영역들(224, 228)로 구성될 수 있다. 상기 제 2 셀 바디 영역(224)은 셀 어레이 영역의 중앙 영역을 향해서 배치될 수 있다. 상기 제 2 셀 바디 영역(228)은 셀 어레이 영역의 중앙 영역으로부터 제 2 셀 바디 영역(224) 보다 더 멀리 이격해서 제 2 셀 바디 영역(224) 주변에 배치될 수 있다. 상기 제 2 셀 바디 영역들(224, 228)은 셀 게이트 패턴(236)들 및 셀 활성 영역(CAR)들을 가질 수 있다. 상기 셀 게이트 패턴(236)들은 제 2 셀 바디 영역들(224, 228) 상에 배치될 수 있다. 제 2 셀 바디 영역들(224, 228)은 셀 어레이 영역의 가장자리에 셀 주변 게이트 패턴(239)들을 가질 수 있다. 상기 제 2 셀 바디 영역들(224, 228)의 셀 게이트 패턴(236)들은 셀 어레이 영역의 가장자리에 위치하는 셀 주변 게이트 패턴(239)들과 전기적으로 각각 접속할 수 있다.
상기 제 2 바디 영역들 내 셀 활성 영역들(CAR), 셀 게이트 패턴(236)들, 셀 주변 게이트 패턴(239)은 제 1 바디 영역들 내 셀 활성 영역들(CAR), 셀 게이트 패턴(176)들, 셀 주변 게이트 패턴(179)과 대응하도록 형성될 수 있다. 상기 제 1 및 2 바디 영역들 내 셀 활성 영역(CAR)들은 동일한 폭(W4) 또는 서로 다른 폭들의 크기를 가지도록 형성될 수 있다. 상기 제 1 및 2 바디 영역들 내 셀 활성 영역(CAR)들은 동일한 길이(L2), 또는 서로 다른 길이들의 크기를 가지도록 형성될 수 있다. 상기 셀 게이트 패턴들(176, 236)은 제 1 및 2 바디 영역들에서 도 2 의 X 축을 따라 셀 활성 영역(CAR)들에 대하여 수직으로 교차할 수 있다. 상기 셀 게이트 패턴들(176, 236)은 제 1 및 2 바디 영역들에서 동일한 폭(W3), 또는 서로 다른 폭들을 가질 수 있다. 상기 제 1 및 2 바디 영역들 내 셀 활성 영역(CAR)들의 일 단은 전극 홀(274)들을 통해서 전극 패턴(278)들에 전기적으로 접속될 수 있다. 상기 제 1 및 2 바디 영역들 내 셀 활성 영역(CAR)들의 타 단은 관통 홀(294)을 통해서 공통 노드(CN)에 전기적으로 접속될 수 있다.
상기 관통 홀(294) 및 전극 홀(274)의 직경들(S2, S3)은 셀 활성 영역(CAR)들의 폭(W4)들 대비 큰 크기를 가질 수 있다. 상기 전극 홀(274) 및 관통 홀(294)은 도 2 의 X 축을 따라서 선택된 셀 활성 영역(CAR)을 한정할 수 있다. 상기 제 1 및 2 바디 영역들 내 셀 주변 게이트 패턴들(179, 239)은 접속 홀(323)들을 통해서 게이트 연결 패턴들(326, 329)과 전기적으로 각각 접속될 수 있다. 상기 주변 바디 영역(169)들 내 주변 활성 영역(PAR)들은 접속 홀(323)들을 통해서 게이트 연결 패턴(329)들과 전기적으로 접속할 수 있다. 상기 주변 활성 영역(PAR)들은 게이트 연결 패턴(329)들을 통해서 셀 주변 게이트 패턴들(179, 239) 중 하나(179)에 전기적으로 접속될 수 있다. 상기 셀 활성 영역(CAR)들, 셀 게이트 패턴들(176, 236), 셀 주변 게이트 패턴들(179, 239), 전극 패턴(278)들, 공통 노드(CN) 및 주변 활성 영역(PAR)들은 도 2 의 X 축 및 Y 축을 따라서 셀 어레이 영역 및 주변 회로 영역에 반복적으로 형성될 수 있다.
도 6 을 참조하면, 본 발명에 따르는 반도체 장치(330)를 구현하기 위해서 반도체 기판(154) 상에 공통 노드(CN)가 도 2 또는 4 와 같이 배치될 수 있다. 상기 반도체 기판(154)은 셀 어레이 영역 및 주변회로 영역을 가질 수 있다. 상기 반도체 기판(154)은 실리콘을 포함하는 반도체 물질일 수 있다. 상기 공통 노드(CN)는 셀 어레이 영역의 반도체 기판(154) 상에 배치될 수 있다. 상기 공통 노드(CN)는 반도체 기판(154)으로부터 반도체 기판(154)의 상부 측을 향하여 수직하게 연장하는 내부 공통 노드(ICN)를 도 2 와 같이 가질 수 있다. 상기 내부 공통 노 드(ICN)는 버퍼막(298)들, 쌍안정 저항 패턴(303) 및 도전 플러그(307)를 가질 수 있다. 상기 버퍼막(298)들은 금속 실리사이드이고 그리고 쌍안정 저항 패턴(303)의 측벽 상에 배치될 수 있다. 상기 쌍안정 저항 패턴(303)은 버퍼막(298)들 및 도전 플러그(307) 사이에 위치해서 도전 플러그(307)의 측벽 및 밑면을 둘러싸도록 배치될 수 있다. 상기 쌍안정 저항 패턴(303)은 주울 열의 크기 정도에 따라서 저 저항 및 고 저항을 나타내는 적어도 하나의 물질일 수 있다.
상기 도전 플러그(307)는 폴리실리콘, 금속 또는 금속 실리사이드일 수 있다. 상기 공통 노드(CN)는 내부 공통 노드(ICN)와 전기적으로 접속하면서 반도체 기판(154)에 대하여 평행하게 연장하는 외부 공통 노드(OCN)를 가질 수 있다. 상기 외부 공통 노드(OCN)는 금속일 수 있다. 상기 공통 노드(CN)는 반도체 장치(330)에서 비트라인(Bit Line)일 수 있다. 상기 내부 공통 노드(ICN)는 버퍼막(298)들 주변의 쌍안정 저항 패턴(303)에 도 2 의 저항 메모리 부분들(R5, R6, R7, R8)을 가질 수 있다. 상기 저항 메모리 부분들(R5, R6, R7, R8)은 데이타 저장 요소일 수 있다. 상기 공통 노드(CN)에 전기적으로 접속되는 능동 소자들이 배치될 수 있다. 상기 능동 소자들은 제 1 내지 4 트랜지스터들(T1, T2, T3, T4)일 수 있다. 상기 제 1 및 2 트랜지스터들(T1, T2)은 제 1 바디 영역들의 제 1 셀 바디 영역들(163, 166)에 각각 배치될 수 있다. 상기 제 3 및 4 트랜지스터들(T3, T4)은 제 2 바디 영역들의 제 2 셀 바디 영역들(224, 228)에 각각 배치될 수 있다. 상기 제 1 및 2 바디 영역들은 실리콘을 포함하는 반도체 물질일 수 있다.
상기 제 1 내지 4 트랜지스터들(T1, T2, T3, T4)은 셀 활성 영역(CAR)들, 셀 게이트 패턴들(176, 236), 그리고 셀 소오스 및 드레인 영역들(192, 196, 197, 199, 252, 256, 257, 259)을 가질 수 있다. 상기 셀 소오스 영역들(192, 196, 252, 256)은 전극 패턴(278)들에 전기적으로 접속될 수 있다. 상기 전극 패턴(278)들은 소오스 라인(Source Line)일 수 있다. 상기 드레인 영역들(197, 199, 257, 259)은 버퍼막(298)들을 통해서 공통 노드(CN)에 전기적으로 접속될 수 있다. 상기 셀 게이트 패턴들(176, 236), 그리고 셀 소오스 및 드레인 영역들(192, 196, 197, 199, 252, 256, 257, 259)은 동일한 불순물 이온들을 가질 수 있다. 상기 셀 게이트 패턴들(176, 236)은 셀 소오스 및 드레인 영역들(192, 196, 197, 199, 252, 256, 257, 259)과 다른 불순물 이온들을 가질 수도 있다. 상기 제 1 및 2 트랜지스터들(T1, T2)은 공통 노드(CN)의 하부 측에 배치될 수 있다. 상기 제 3 및 4 트랜지스터들(T3, T4)은 제 1 및 2 트랜지스터들(T1, T2)과 각각 대응하도록 공통 노드(CN)의 상부 측에 배치될 수 있다.
상기 제 1 및 3 트랜지스터들(T1, T3), 그리고 제 2 및 4 트랜지스터들(T2, T4)은 공통 노드(CN)를 기준으로해서 서로 다른 방향들을 향하여 각각 연장할 수 있다. 상기 제 1 내지 4 트랜지스터들(T1, T2, T3, T4)은 공통 노드(CN)의 측벽으로부터 연장하면서 반도체 기판(154) 상에 차례로 적층될 수 있다. 상기 제 1 및 2 바디 영역들 내 각각 위치하면서 셀 어레이 영역의 가장자리를 향하여 제 1 및 2 셀 바디 영역들(166, 228)의 셀 게이트 패턴들(176, 236)을 연장할 수 있다. 상기 셀 게이트 패턴들(176, 236)은 셀 어레이 영역의 가장자리에서 셀 주변 게이트 패턴들(179, 239)로 형성될 수 있다. 상기 셀 게이트 패턴들(176, 236) 및 셀 주변 게이트 패턴들(179, 239) 아래에 게이트 절연 패턴들(173, 233)이 배치될 수 있다. 상기 셀 게이트 패턴들(176, 236) 및 셀 주변 게이트 패턴들(179, 239)의 측벽에 게이트 스페이서들(185, 245)이 배치될 수 있다. 상기 제 1 및 2 바디 영역들 내 셀 주변 게이트 패턴들(179, 239)은 서로를 노출시키도록 배치될 수 있다. 상기 셀 주변 게이트 패턴들(179, 239)은 셀 게이트 패턴들(176, 236)과 동일한 불순물 이온들을 가질 수 있다.
상기 제 1 바디 영역들 내 위치하면서 주변회로 영역에 주변 바디 영역(169)이 배치될 수 있다. 상기 주변 바디 영역(169)은 도 2 의 글로벌 트랜지스터(GT4)의 주변 활성 영역(PAR)을 가질 수 있다. 상기 주변 활성 영역(PAR)은 주변 불순물 영역(205)을 가질 수 있다. 상기 주변 불순물 영역(205)은 글로벌 트랜지스터(GT4)의 소오스 또는 드레인 영역 중 하나일 수 있다. 상기 글로벌 트랜지스터(GT4)는 도 2 의 글로벌 트랜지스터(GT3)와 함께 주변 바디 영역(169) 이외에 반도체 기판(154), 제 1 및 2 바디 영역들 중 하나와 실질적으로 동일한 레벨에 배치될 수 있다. 상기 주변 불순물 영역(205)은 셀 주변 게이트 패턴들(179, 239)과 동일한 불순물 이온들 또는 다른 불순물 이온들을 가질 수 있다. 상기 반도체 기판(154) 및 외부 공통 노드(OCN) 사이에 패드 절연막(158), 바디간 절연막(215), 전극 절연막(265) 및 평탄화된 절연막(285)이 차례로 배치될 수 있다. 상기 패드 절연막(158)은 반도체 기판(154) 및 제 1 바디 영역들 사이에 배치될 수 있다. 상기 바디간 절연막(215)은 제 1 및 2 바디 영역들 사이에 배치될 수 있다. 상기 전극 절연막(265)은 제 2 바디 영역들 및 전극 패턴(278)들 사이에 배치될 수 있다.
상기 패드 절연막(158), 바디간 절연막(215), 전극 절연막(265) 및 평탄화된 절연막(285)은 셀 어레이 영역 및 주변 회로 영역에서 제 1 및 2 바디 영역들, 그리고 전극 패턴(278)들을 감싸면서 공통 노드(CN)를 둘러싸도록 배치될 수 있다. 상기 공통 노드(CN)에 덮이도록 평탄화된 절연막(285) 상에 보호 절연막(315)이 배치될 수 있다. 상기 셀 어레이 영역의 가장자리에서 셀 주변 게이트 패턴들(179, 239) 및 주변 회로 영역에서 주변 바디 영역(169)과 전기적으로 접촉하는 게이트 연결 패턴들(326, 329)이 배치될 수 있다. 상기 게이트 연결 패턴들(326, 329)은 도전 물질일 수 있다. 상기 게이트 연결 패턴(326 또는 329)은 전극 절연막(265),평탄화된 절연막(285) 및 보호 절연막(315), 또는 바디간 절연막(215), 전극 절연막(265), 평탄화된 절연막(285) 및 보호 절연막(315)에 형성될 수 있다. 상기 제 1 바디 영역의 셀 주변 게이트 패턴(179)은 게이트 연결 패턴(329)을 통해서 주변 바디 영역(169)의 주변 불순물 영역(205)과 도 1 과 같이 전기적으로 접속할 수 있다.
이제, 본 발명에 따르는 반도체 장치의 형성방법은 실시예들 별로 나머지 첨부 도면들을 참조해서 설명하기로 한다.
(제 1 실시예)
도 7 내지 11 은 각각이 도 3 의 절단선들 Ⅰ - Ⅰ', Ⅱ - Ⅱ' 및 Ⅲ - Ⅲ' 를 따라 취해서 반도체 장치의 형성방법을 설명해주는 단면도들이다.
도 7 을 참조하면, 셀 어레이 영역 및 주변 회로 영역으로 한정되는 반도체 기판(5)을 준비할 수 있다. 상기 반도체 기판(5)은 실리콘(Si)을 포함하는 반도체 물질일 수 있다. 상기 반도체 기판(5) 상에 패드 절연막(10)을 형성할 수 있다. 상기 패드 절연막(10)은 반도체 기판(5)의 셀 어레이 영역 및 주변 회로 영역에 형성될 수 있다. 상기 패드 절연막(10)은 실리콘 옥사이드(Silicon Oxide)를 사용해서 형성될 수 있다. 상기 패드 절연막(10) 상에 제 1 예비 바디 영역(20; First Preliminary Body Region)을 형성할 수 있다. 상기 제 1 예비 바디 영역(20)은 실리콘을 포함하는 반도체 물질일 수 있다. 상기 제 1 예비 바디 영역(20)은 셀 어레이 영역 및 주변 회로 영역 사이에서 분리될 수 있다. 상기 제 1 예비 바디 영역(20)은 셀 어레이 영역 및 주변 회로 영역에 연속해서 형성될 수도 있다.
도 8 을 참조하면, 상기 제 1 예비 바디 영역 상에 제 1 포토레지스트 패턴들을 형성한다. 상기 제 1 포토레지스트 패턴들은 셀 어레이 영역에서 도 3 의 제 1 셀 바디 영역들(23, 26)을 연결시킨 'H' 형상을 가지고, 그리고 주변 회로 영역에서 도 3 의 주변 바디 영역(29)과 동일한 형상을 가질 수 있다. 상기 제 1 포토레지스트 패턴을 식각 마스크 및 패드 절연막(10)을 식각 버퍼막으로 사용해서 제 1 예비 바디 영역(20)을 식각할 수 있다. 상기 제 1 예비 바디 영역(20)이 식각된 후에, 상기 제 1 포토레지스트 패턴들을 제 1 예비 바디 영역(20)으로부터 제거시킬 수 있다. 상기 제 1 예비 바디 영역(20) 상에 제 1 포토레지스트 막을 형성할 수 있다.
상기 제 1 포토레지스트 막은 셀 어레이 영역에서 'H' 형상 내 중앙 부분 '-' 을 노출시키는 개구부(Opening)를 가질 수 있다. 상기 제 1 포토레지스트 막을 마스크로 사용해서 제 1 예비 바디 영역(20) 상에 제 1 이온 주입 공정을 수행할 수 있다. 상기 제 1 이온 주입 공정은 선택된 불순물 이온들을 사용해서 셀 어레이 영역에서 'H' 형상 내 중앙 부분 '-' 에 예비 셀 활성 영역(33)을 형성할 수 있다. 상기 예비 셀 활성 영역(33)이 형성된 후에, 상기 제 1 포토레지스트 막을 제 1 예비 바디 영역(20)으로부터 제거시킬 수 있다. 계속해서, 상기 제 1 예비 바디 영역(20) 상에 제 2 포토레지스트 막을 형성할 수 있다.
상기 제 2 포토레지스트 막은 셀 어레이 영역에서 'H' 형상 내 주변 부분들 'ㅣ' 및 'ㅣ' 을 각각 노출시키는 개구부들을 가질 수 있다. 상기 제 2 포토레지스트 막을 마스크로 사용해서 제 1 예비 바디 영역(20) 상에 제 2 이온 주입 공정을 수행할 수 있다. 상기 제 2 이온 주입 공정은 제 1 이온 주입 공정과 다른 불순물 이온들을 사용해서 셀 어레이 영역에서 'H' 형상 내 주변 부분들 'ㅣ' 및 'ㅣ' 에 셀 게이트 영역들(31, 35) 및 셀 주변 게이트 영역(44)을 형성할 수 있다. 상기 셀 주변 게이트 영역(44)은 셀 어레이 영역의 가장자리에 형성될 수 있다. 상기 셀 게이트 영역들(31, 35) 및 셀 주변 게이트 영역(44)이 형성된 후에, 상기 제 2 포토레지스트 막을 제 1 예비 바디 영역(20)으로부터 제거시킬 수 있다. 다음으로, 상기 제 1 예비 바디 영역(20) 상에 제 3 포토레지스트 막을 형성할 수 있다.
상기 제 3 포토레지스트 막은 주변 회로 영역에서 제 1 예비 바디 영역(20)을 노출시키는 개구부를 가질 수 있다. 상기 제 3 포토레지스트 막을 사용해서 제 1 예비 바디 영역(20) 상에 제 3 이온 주입 공정을 수행할 수 있다. 상기 제 3 이온 주입 공정은 제 1 이온 주입 공정과 동일한 불순물 이온들 또는 다른 불순물 이 온들을 사용해서 주변 회로 영역에 주변 불순물 영역(48)을 형성할 수 있다. 이를 통해서, 상기 주변 회로 영역의 제 1 예비 바디 영역(20)은 주변 불순물 영역(48)을 통해서 주변 활성 영역(PAR)을 한정할 수 있다. 상기 주변 불순물 영역(48)이 형성된 후에, 상기 제 3 포토레지스트 막을 제 1 예비 바디 영역(20)으로부터 제거시킬 수 있다. 상기 제 1 예비 바디 영역(20)을 덮도록 패드 절연막(10) 상에 바디간 절연막(55)을 형성할 수 있다. 상기 바디간 절연막(55)은 패드 절연막(10)과 동일한 물질 또는 다른 물질을 사용해서 형성될 수 있다.
도 9 를 참조하면, 상기 바디간 절연막(55) 상에 제 2 예비 바디 영역(60)을 형성할 수 있다. 상기 제 2 예비 바디 영역(60)은 셀 어레이 영역에만 형성될 수 있다. 상기 제 2 예비 바디 영역(60) 상에 제 2 포토레지스트 패턴들을 형성한다. 상기 제 2 포토레지스트 패턴들은 셀 어레이 영역에서 도 3 의 제 2 셀 바디 영역들(64, 68)을 연결시킨 'H' 형상을 가질 수 있다. 상기 포토레지스트 패턴을 식각 마스크 및 바디간 절연막(55)을 식각 버퍼막으로 사용해서 제 2 예비 바디 영역(60)을 식각할 수 있다. 상기 제 2 예비 바디 영역(60)이 식각된 후에, 상기 제 2 포토레지스트 패턴들을 제 2 예비 바디 영역(60)으로부터 제거시킬 수 있다. 상기 제 2 예비 바디 영역(60) 상에 제 4 포토레지스트 막을 형성할 수 있다.
상기 제 4 포토레지스트 막은 셀 어레이 영역에서 'H' 형상 내 중앙 부분 '-' 을 노출시키는 개구부(Opening)를 가질 수 있다. 상기 제 4 포토레지스트 막을 마스크로 사용해서 제 2 예비 바디 영역(60) 상에 제 4 이온 주입 공정을 수행할 수 있다. 상기 제 4 이온 주입 공정은 선택된 불순물 이온들을 사용해서 셀 어레이 영역에서 'H' 형상 내 중앙 부분 '-' 에 예비 셀 활성 영역(73)을 형성할 수 있다. 상기 예비 셀 활성 영역(73)이 형성된 후에, 상기 제 4 포토레지스트 막을 제 2 예비 바디 영역(60)으로부터 제거시킬 수 있다. 계속해서, 상기 제 2 예비 바디 영역(60) 상에 제 5 포토레지스트 막을 형성할 수 있다.
상기 제 5 포토레지스트 막은 셀 어레이 영역에서 'H' 형상 내 주변 부분들 'ㅣ' 및 'ㅣ' 을 각각 노출시키는 개구부들을 가질 수 있다. 상기 제 5 포토레지스트 막을 마스크로 사용해서 제 2 예비 바디 영역(60) 상에 제 5 이온 주입 공정을 수행할 수 있다. 상기 제 5 이온 주입 공정은 제 4 이온 주입 공정과 다른 불순물 이온들을 사용해서 셀 어레이 영역에서 'H' 형상 내 주변 부분들 'ㅣ' 및 'ㅣ' 에 셀 게이트 영역들(71, 75) 및 셀 주변 게이트 영역(85)을 형성할 수 있다. 상기 셀 주변 게이트 영역(85)은 셀 어레이 영역의 가장자리에 형성될 수 있다. 상기 셀 게이트 영역들(71, 75) 및 셀 주변 게이트 영역(85)이 형성된 후에, 상기 제 5 포토레지스트 막을 제 2 예비 바디 영역(60)으로부터 제거시킬 수 있다. 상기 제 2 예비 바디 영역(60)을 덮도록 바디간 절연막(55) 상에 평탄화된 절연막(95)을 형성할 수 있다. 상기 평탄화된 절연막(95)은 바디간 절연막(55)과 동일한 물질을 사용해서 형성될 수 있다.
도 10 을 참조하면, 상기 평탄화 층간절연막(95) 상에 제 6 포토레지스트 막을 형성할 수 있다. 상기 제 6 포토레지스트 막은 제 1 및 2 예비 셀 활성 영역들(33, 73)과 정렬하면서 평탄화된 절연막(95)을 노출시키는 개구부를 셀 어레이 영역에 가질 수 있다. 상기 포토레지스트 막을 식각 마스크로 사용해서 평탄화된 절연막(95), 제 2 예비 바디 영역(60), 바디간 절연막(55) 및 제 1 예비 바디 영역(20)을 차례로 지나서 패드 절연막(10)에 관통 홀(104)을 형성할 수 있다. 상기 관통 홀(104)은 제 1 및 2 예비 바디 영역들(20, 60)을 분리해서 셀 어레이 영역 및 주변 회로 영역에 제 1 및 2 바디 영역들을 형성할 수 있다. 상기 제 1 바디 영역들은 셀 어레이 영역에 제 1 셀 바디 영역들(23, 26) 및 주변 회로 영역에 주변 바디 영역(29)을 가질 수 있다. 상기 제 2 바디 영역들은 셀 어레이 영역에 제 2 셀 바디 영역들(64, 68)을 가질 수 있다.
상기 제 1 셀 바디 영역(23)은 셀 게이트 영역(31) 및 셀 활성 영역(37)을 가지고 능동 소자, 예를 들면 제 1 다이오드(D1)를 형성할 수 있다. 상기 제 1 셀 바디 영역(26)은 셀 게이트 영역(35) 및 셀 활성 영역(39)을 가지고 능동 소자, 예를 들면 제 2 다이오드(D2)를 형성할 수 있다. 상기 제 1 셀 바디 영역(26)은 셀 어레이 영역의 가장자리에 셀 주변 게이트 영역(44)을 더 가질 수 있다. 상기 제 2 셀 바디 영역(64)은 셀 게이트 영역(71) 및 셀 활성 영역(77)을 가지고 능동 소자, 예를 들면 제 3 다이오드(D3)를 형성할 수 있다. 상기 제 2 셀 바디 영역(68)은 셀 게이트 영역(75) 및 셀 활성 영역(79)을 가지고 능동 소자, 예를 들면 제 4 다이오드(D4)를 형성할 수 있다. 상기 제 2 셀 바디 영역(68)은 셀 어레이 영역의 가장자리에 셀 주변 게이트 영역(85)을 더 가질 수 있다. 상기 관통 홀(104)은 제 1 및 2 셀 활성 영역들(37, 39, 77, 79)을 노출시키도록 형성될 수 있다. 상기 관통 홀(104)들의 직경은 제 1 및 2 예비 바디 영역들(20, 60)의 폭들 대비 큰 크기를 가지도록 형성될 수 있다. 상기 관통 홀(104)이 형성된 후에, 상기 제 6 포토레지 스트 막을 평탄화된 절연막(95)으로부터 제거시킬 수 있다.
상기 관통 홀(104)을 통해서 제 1 및 제 2 셀 활성 영역들(37, 39, 77, 79)에 버퍼막들을 형성할 수 있다. 상기 버퍼막(108)들은 금속 실리사이드일 수 있다. 상기 관통 홀(104)을 채우도록 쌍안정 저항 패턴(113) 및 도전 플러그(117)를 차례로 형성할 수 있다. 상기 쌍안정 저항 패턴(113)은 관통 홀을 컨포멀하게 덮도록 형성될 수 있다. 상기 쌍안정 저항 패턴(113)은 버퍼막(108)들 주변에서 도 1 의 저항 메모리 부분들(R1, R2, R3, R4)을 가지도록 형성될 수 있다. 이와는 반대로, 상기 관통 홀(104)의 측벽에 쌍안정 저항 패턴(113) 대신 쌍안정 저항 스페이서(116)가 배치될 수도 있다. 상기 쌍안정 저항 패턴(113)은 상전이 물질(Phase Change Material), 전도성 다층 물질(Conductive Multilayer Material), 금속 산화물(Metalic Oxide) 및 나노물질 도트(Nano Material Dot) 중 선택된 하나를 사용해서 형성될 수 있다. 상기 상전이 물질은 게르마늄(Ge), 안티몬(Sb) 및 텔루라이드(Te)를 포함하는 캘코저나이드(Chalcogenide)를 사용해서 형성될 수 있다.
상기 전도성 다층 물질은 차례로 적층되는 전도성 분자(Conductive Molecule), 금속 결정들(Metallic Crystals) 및 전도성 분자를 사용해서 형성될 수 있다. 상기 전도성 분자는 피.브이.케이 (PVK; Poly(N-vinylcarbazole)) 및 에이.아이.디.씨.엔 (AIDCN; 2-Amino-4, 5-Imidazoledicarbonitrile) 중 선택된 하나를 사용해서 형성될 수 있다. 상기 금속 산화물은 지르코늄(Zr), 타이타늄(Ti), 텔루라이드(Te), 스트론튬(Sr), 안티몬(Sb), 프라세오디뮴(Pr), 니오브(Nb), 니켈(Ni), 망간(Mn), 게르마늄(Ge), 셀레늄(Se), 크롬(Cr), 칼슘(Ca), 알루미늄(Al) 및 은(Ag) 중 적어도 하나및 산소(O)의 화합물을 사용해서 형성될 수 있다. 그리고, 상기 나노 물질 도트는 실리콘(Si), 금(Au), 코발트(Co) 및 텅스텐(W) 중 선택된 하나를 사용해서 형성될 수 있다. 상기 도전 플러그(117)는 폴리 실리콘, 금속 및 금속 나이트라이드 중 선택된 하나를 사용해서 형성될 수 있다.
상기 버퍼막(108)들, 쌍안정 저항 패턴(113) 및 도전 플러그(117)는 도 1 의 내부 공통 노드(ICN)를 형성할 수 있다. 상기 내부 공통 노드(ICN)와 전기적으로 접속하면서 평탄화된 절연막(95) 상에 비트라인(119)을 형성할 수 있다. 상기 비트라인은 도 2 의 외부 공통 노드(OCN)를 형성할 수 있다. 상기 외부 공통 노드(OCN)는 금속을 사용해서 형성할 수 있다. 상기 내부 및 외부 공통 노드들(ICN, OCN)은 공통 노드(CN)를 구성할 수 있다. 상기 공통 노드(CN)를 덮도록 평탄화된 절연막(95) 상에 보호 절연막(125)을 형성할 수 있다. 상기 보호 절연막(125)은 평탄화된 절연막(95)과 동일한 물질을 사용해서 형성될 수 있다.
도 11 을 참조하면, 상기 보호 절연막(125) 상에 제 7 포토레지스트 막을 형성할 수 있다. 상기 제 7 포토레지스트 막은 보호 절연막(125)을 노출시키는 개구부들을 셀 어레이 영역의 가장자리, 그리고 주변 회로 영역에 가질 수 있다. 상기 제 7 포토레지스트 막을 식각 마스크, 그리고 제 1 및 2 바디 영역들을 식각 버퍼막으로 사용해서 바디간 절연막(55), 평탄화된 절연막(95) 및 보호 절연막(125)을 식각하여 접속 홀(133)들을 형성할 수 있다. 상기 접속 홀(133)들은 바디간 절연막(55), 평탄화된 절연막(95) 및 보호 절연막(125)을 통해서 주변 게이트 영역들(44, 85) 및 주변 불순물 영역(48)을 노출시키도록 형성될 수 있다. 상기 접속 홀(133)들이 형성된 후에, 상기 제 7 포토레지스트 막을 보호 절연막(125)로부터 제거시킬 수 있다. 상기 접속 홀(133)들을 채우도록 보호 절연막(125) 상에 게이트 연결 패턴들(136, 139)을 형성할 수 있다.
상기 게이트 연결 패턴들(136, 139)은 도전 물질을 사용해서 형성될 수 있다. 상기 제 제 1 셀 바디 영역(26)의 셀 주변 게이트 영역(44)은 게이트 연결 패턴(139)을 통해서 주변 바디 영역(29)의 주변 불순물 영역(48)과 전기적으로 접속할 수 있다. 상기 주변 불순물 영역(48)은 도 1 의 글로벌 트랜지스터(GT2)의 소오스 또는 드레인 영역일 수 있다. 상기 게이트 연결 패턴들(136, 139)은 제 1 및 2 바디 영역들, 공통 노드(CN) 및 글로벌 트랜지스터(GT2)와 함께 본 발명에 따르는 반도체 장치(140)를 구성할 수 있다. 본 발명의 변형된 실시예로써, 상기 제 2 셀 바디 영역들(64, 68) 및 외부 공통 노드(OCN) 사이에 다른 셀 바디 영역들이 더 형성될 수 있다. 상기 다른 셀 바디 영역들은 제 2 셀 바디 영역들(64, 68)과 동일한 구조를 가지면서 공통 노드(CN)와 전기적으로 접속할 수 있다.
본 발명에 따르는 반도체 장치는 내부 공통 노드(ICN) 내 쌍안정 저항 패턴(113)을 구성하는 물질에 따라서 복수 개의 저항 메모리들(PRAM, PoRAM, ReRAM 및 NFGM) 중 선택된 하나의 전기적 소자일 수 있다. 상기 PRAM(Phase-change Random Access Memory) 소자는 쌍안정 저항 패턴(113)에 상전이 물질을 대응시킬 수 있다. 상기 PoRAM(Polymer Random Access Memory) 소자는 쌍안정 저항 패턴(113)에 전도성 다층 물질을 대응시킬 수 있다. 상기 ReRAM 소자는 쌍안정 저항 패턴(113)에 상전이 물질 또는 금속 산화물을 대응시킬 수 있다. 그리고, 상기 NFGM(Nano Floating Gate Memory) 소자는 쌍안정 저항 패턴(113)에 나노 물질 도트를 대응시킬 수 있다. 이를 통해서, 본 발명에 따르는 반도체 장치는 쌍안정 저항 패턴(113)을 가지고 비 휘발성 메모리 소자를 구현할 수 있다.
(제 2 실시예)
도 12 내지 18 은 각각이 도 4 의 절단선들 Ⅰ - Ⅰ', Ⅱ - Ⅱ' 및 Ⅲ - Ⅲ' 를 따라 취해서 반도체 장치의 형성방법을 설명해주는 단면도들이다.
도 12 를 참조하면, 셀 어레이 영역 및 주변 회로 영역으로 한정되는 반도체 기판(154)을 준비할 수 있다. 상기 반도체 기판(154)은 실리콘을 포함하는 반도체 물질일 수 있다. 상기 반도체 기판(154) 상에 패드 절연막(158)을 형성할 수 있다. 상기 패드 절연막(158)은 반도체 기판(154)의 셀 어레이 영역 및 주변 회로 영역에 형성될 수 있다. 상기 패드 절연막(158)은 실리콘 옥사이드를 사용해서 형성될 수 있다. 상기 패드 절연막(158) 상에 제 1 예비 바디 영역(160)을 형성할 수 있다. 제 1 예비 바디 영역(160)은 도 4 와 같이 띠 형상(Ribbon Shape)을 가지도록 형성될 수 있다. 상기 제 1 예비 바디 영역(160)은 실리콘을 포함하는 반도체 물질일 수 있다. 상기 제 1 예비 바디 영역(160)은 셀 어레이 영역 및 주변 회로 영역 사이에서 분리될 수 있다. 상기 제 1 예비 바디 영역(160)은 셀 어레이 영역 및 주변 회로 영역에 연속해서 형성될 수도 있다. 상기 제 1 예비 바디 영역(160)은 셀 어레이 영역의 가장 자리에 형성되지 않을 수 있다. 상기 제 1 예비 바디 영역(160)은 셀 어레이 영역의 가장 자리에 형성될 수도 있다. 상기 셀 어레이 영역의 제 1 예비 바디 영역(60) 상에 도전 물질을 사용해서 셀 게이트 패턴(176)들을 형성할 수 있다.
상기 셀 게이트 패턴(176)들 중 하나는 셀 어레이 영역의 가장 자리를 향하여 연장해서 셀 어레이 영역의 가장 자리에 셀 주변 게이트 패턴(179)으로 형성될 수 있다. 따라서, 상기 셀 게이트 패턴(176)들 및 셀 주변 게이트 패턴(179)은 동일한 불순물 이온들을 가질 수 있다. 상기 셀 게이트 패턴(176)들 및 셀 주변 게이트 패턴(179) 아래에 게이트 절연 패턴(173)들이 각각 형성될 수 있다. 상기 게이트 절연 패턴(173)들은 실리콘 옥사이드를 포함하는 절연 물질을 사용해서 형성될 수 있다.
도 13 을 참조하면, 상기 셀 게이트 패턴(176)들 및 셀 주변 게이트 패턴(179)의 측벽에 게이트 스페이서(185)들을 형성할 수 있다. 상기 게이트 스페이서(185)들은 게이트 절연 패턴(173)들과 동일한 물질 또는 다른 물질을 사용해서 형성될 수 있다. 상기 주변 회로 영역을 덮고 그리고 셀 어레이 영역을 노출시키도록 패드 절연막(158) 및 제 1 예비 바디 영역(160) 상에 제 1 포토레지스트 막을 형성할 수 있다. 상기 제 1 포토레지스트 막을 마스크로 사용해서 셀 어레이 영역의 제 1 예비 바디 영역(160) 상에 제 1 이온 주입 공정을 수행할 수 있다. 상기 제 1 이온 주입 공정은 선택된 불순물 이온들을 사용해서 셀 어레이 영역의 제 1 예비 바디 영역(160)에 예비 셀 소오스 영역들(191, 195) 및 예비 셀 드레인 영역(193)을 형성할 수 있다. 상기 예비 셀 소오스 및 드레인 영역들(191, 193, 195)은 셀 게이트 패턴(176)들과 동일한 불순물 이온들 및 다른 불순물 이온들 중 선택 된 하나를 가지도록 형성될 수 있다. 상기 예비 셀 소오스 및 드레인 영역들(191, 193, 195)은 셀 게이트 패턴(176)들과 중첩하도록 형성될 수 있다.
상기 예비 셀 소오스 및 드레인 영역들(191, 193, 195)이 형성된 후에, 상기 제 1 포토레지스트 막을 패드 절연막(158) 및 제 1 예비 바디 영역(160)으로부터 제거시킬 수 있다. 계속해서, 상기 셀 어레이 영역을 덮고 그리고 주변 회로 영역을 노출시키도록 패드 절연막(158) 및 제 1 예비 바디 영역(160) 상에 제 2 포토레지스트 막을 형성할 수 있다. 상기 제 2 포토레지스트 막을 마스크로 사용해서 주변 회로 영역의 제 1 예비 바디 영역(160) 상에 제 2 이온 주입 공정을 수행할 수 있다. 상기 제 2 이온 주입 공정은 제 1 이온 주입 공정과 동일한 불순물 이온들 및 다른 불순물 이온들 중 선택된 하나를 사용해서 주변 회로 영역의 제 1 예비 바디 영역(160)에 주변 불순물 영역(205)을 형성할 수 있다. 상기 주변 불순물 영역(205)은 도 2 의 글로벌 트랜지스터(GT4)의 소오스 또는 드레인 영역일 수 있다. 상기 주변 불순물 영역(205)이 형성된 후에, 상기 제 2 포토레지스트 막을 패드 절연막(158) 및 제 1 예비 바디 영역(160)으로부터 제거시킬 수 있다.
도 14 및 15 를 참조하면, 상기 셀 게이트 패턴(176)들 및 셀 주변 게이트 패턴(179)을 덮도록 패드 절연막(158) 및 제 1 예비 바디 영역(160) 상에 바디간 절연막(215)을 도 14 와 같이 형성할 수 있다. 상기 바디간 절연막(215)은 패드 절연막(158)과 동일한 물질을 사용해서 형성될 수 있다. 상기 바디간 절연막(125) 상에 제 2 예비 바디 영역(220)을 도 14 와 같이 형성할 수 있다. 상기 제 2 예비 바디 영역(220)은 도 4 와 같이 띠 형상을 가지도록 형성될 수 있다. 상기 제 2 예비 바디 영역(220)은 제 1 예비 바디 영역(160)과 동일한 물질일 수 있다. 상기 제 2 예비 바디 영역(220)은 셀 어레이 영역의 가장 자리, 그리고 주변 회로 영역에 형성되지 않는다. 상기 셀 어레이 영역의 제 2 예비 바디 영역(220) 상에 도전 물질을 사용해서 셀 게이트 패턴(236)들을 도 15 와 같이 형성할 수 있다. 상기 셀 게이트 패턴(236)들 중 하나는 셀 어레이 영역의 가장 자리를 향하여 연장해서 셀 어레이 영역의 가장 자리에 셀 주변 게이트 패턴(239)으로 형성될 수 있다.
상기 셀 게이트 패턴(236)들 및 셀 주변 게이트 패턴(239)은 동일한 불순물 이온들을 가질 수 있다. 상기 제 2 예비 바디 영역(220)의 셀 게이트 패턴(236)들 및 셀 주변 게이트 패턴(239)은 제 1 예비 바디 영역(160)의 셀 게이트 패턴(176)들 및 셀 주변 게이트 패턴(179)과 동일한 불순물 이온들을 가질 수 있다. 상기 셀 게이트 패턴(236)들 및 셀 주변 게이트 패턴(239) 아래에 게이트 절연 패턴(233)들이 도 15 와 같이 각각 형성될 수 있다. 상기 제 2 예비 바디 영역(220)의 게이트 절연 패턴(233)들은 제 1 예비 바디 영역(160)의 게이트 패턴(173)들과 동일한 물질 또는 다른 물질을 사용해서 형성될 수 있다. 상기 셀 게이트 패턴(236)들 및 셀 주변 게이트 패턴(239)의 측벽에 게이트 스페이서(245)들을 도 15 와 같이 형성할 수 있다. 상기 게이트 스페이서(245)들은 게이트 절연 패턴(233)들과 동일한 물질 또는 다른 물질을 사용해서 형성될 수 있다.
상기 주변 회로 영역을 덮고 그리고 셀 어레이 영역을 노출시키도록 바디간 절연막(215) 및 제 2 예비 바디 영역(220) 상에 제 3 포토레지스트 막을 형성할 수 있다. 상기 제 3 포토레지스트 막을 마스크로 사용해서 셀 어레이 영역의 제 2 예 비 바디 영역(220) 상에 제 3 이온 주입 공정을 수행할 수 있다. 상기 제 3 이온 주입 공정은 선택된 불순물 이온들을 사용해서 셀 어레이 영역의 제 2 예비 바디 영역(220)에 예비 셀 소오스 영역들(251, 255) 및 예비 셀 드레인 영역(253)을 도 15 와 같이 형성할 수 있다. 상기 예비 셀 소오스 및 드레인 영역들(251, 253, 255)은 셀 게이트 패턴(236)들과 동일한 불순물 이온들 및 다른 불순물 이온들 중 선택된 하나를 가지도록 형성될 수 있다. 상기 예비 셀 소오스 및 드레인 영역들(251, 253, 255)은 셀 게이트 패턴(236)들과 중첩하도록 형성될 수 있다. 상기 예비 셀 소오스 및 드레인 영역들(251, 253, 255)이 형성된 후에, 상기 제 3 포토레지스트 막을 바디간 절연막(215) 및 제 2 예비 바디 영역(220)으로부터 제거시킬 수 있다.
도 16 을 참조하면, 상기 셀 게이트 패턴(236)들 및 셀 주변 게이트 패턴(239)을 덮도록 바디간 절연막(215) 및 제 2 예비 바디 영역(220) 상에 전극 절연막(265)을 형성할 수 있다. 상기 전극 절연막(265)은 바디간 절연막(215)과 동일한 물질을 사용해서 형성할 수 있다. 상기 전극 절연막(265) 상에 제 4 포토레지스트 막을 형성할 수 있다. 상기 제 4 포토레지스트 막은 예비 셀 소오스 영역들(191, 195, 251, 255)과 정렬하면서 전극 절연막(265)을 노출시키는 개구부들을 가질 수 있다. 상기 제 4 포토레지스트 막을 식각 마스크로 사용해서 전극 절연막(265), 제 2 예비 바디 영역(220), 바디간 절연막(215) 및 제 1 예비 바디 영역(160)을 지나서 패드 절연막(158)에 전극 홀(274)들을 형성할 수 있다. 상기 전극 홀(274)들의 직경은 제 1 및 2 예비 바디 영역들(160, 220)의 폭들 대비 큰 크 기를 가지도록 형성될 수 있다. 이를 통해서, 상기 전극 홀(274)들은 제 1 및 2 예비 바디 영역들(160, 220)을 1 차적으로 분리시킬 수 있다.
상기 전극 홀(274)들은 제 1 및 2 예비 바디 영역들(160, 220)을 노출시키도록 형성될 수 있다. 상기 전극 홀(274)들은 제 1 및 2 예비 바디 영역들(160, 220)에 셀 소오스 영역들(192, 196, 252, 256)을 형성시킬 수 있다. 상기 셀 소오스 영역들(192, 196, 252, 256)은 전극 홀(174)들로부터 노출될 수 있다. 상기 전극 홀(174)들이 형성된 후에, 상기 제 4 포토레지스트 막을 전극 절연막(265)으로부터 제거시킬 수 있다. 상기 전극 홀(274)들을 각각 채우도록 전극 절연막(265) 상에 전극 패턴(278)들을 형성할 수 있다. 상기 전극 패턴(278)들은 도전 물질을 사용해서 형성할 수 있다. 상기 전극 패턴(278)들을 덮도록 전극 절연막(265) 상에 평탄화된 절연막(285)을 형성할 수 있다. 상기 평탄화 절연막(285)은 전극 절연막(265)과 동일한 물질을 사용해서 형성될 수 있다.
도 17 을 참조하면, 상기 평탄화된 절연막(285) 상에 제 5 포토레지스트 막을 형성할 수 있다. 상기 제 5 포토레지스트 막은 예비 셀 드레인 영역들(193, 253)과 정렬하면서 평탄화된 절연막(285)을 노출시키는 개구부를 가질 수 있다. 상기 제 5 포토레지스트 막을 식각 마스크로 사용해서 평탄화된 절연막(285), 전극 절연막(265), 제 2 예비 바디 영역(220), 바디간 절연막(215), 제 1 예비 바디 영역(160)을 차례로 지나도록 패드 절연막(158)에 관통 홀(294)을 형성할 수 있다. 상기 관통 홀(294)의 직경은 제 1 및 2 예비 바디 영역들(160, 220)의 폭 대비 큰 크기를 가질 수 있다. 이를 통해서, 상기 관통 홀(294)은 제 1 및 2 예비 바디 영 역들(160, 220)을 2 차적으로 분리시킬 수 있다. 상기 관통 홀은 전극 홀들과 함께 제 1 및 2 예비 바디 영역들(160, 220)을 분리해서 반도체 기판 상에 제 1 및 2 바디 영역들을 형성할 수 있다. 상기 제 1 바디 영역들은 제 1 셀 바디 영역들(163, 166) 및 주변 바디 영역(169)으로 구성될 수 있다. 상기 제 2 바디 영역들은 제 2 셀 바디 영역들(224, 228)로 구성될 수 있다.
상기 제 1 셀 바디 영역들(163, 166)은 셀 활성 영역(CAR; Cell Active Region)들 상에 게이트 패턴(176)들, 그리고 셀 활성 영역(CAR)들에 셀 소오스 영역들(192, 196) 및 셀 드레인 영역들(197, 199)을 가지고 능동 소자들, 예를 들면 제 1 및 2 트랜지스터들(T1, T2)을 형성할 수 있다. 상기 제 2 바디 영역들(224, 228)은 셀 활성 영역(CAR)들 상에 게이트 패턴(236)들, 그리고 셀 활성 영역(CAR)들에 셀 소오스 영역들(252, 256) 및 셀 드레인 영역들(257, 259)을 가지고 능동 소자들, 예를 들면 제 3 및 4 트랜지스터들(T3, T4)을 형성할 수 있다. 상기 셀 드레인 영역들(197, 199, 257, 259)은 관통 홀(294)로부터 노출될 수 있다. 상기 관통 홀(294)이 형성된 후에, 상기 제 5 포토레지스트 막을 평탄화된 절연막(285)으로부터 제거시킬 수 있다. 상기 관통 홀(294)들을 통해서 셀 드레인 영역들(197, 199, 257, 259) 상에 버퍼 막(298)들을 형성할 수 있다. 상기 버퍼 막(298)들은 도 10 과 동일한 물질을 사용해서 형성될 수 있다. 상기 버퍼 막(298)들 상에 위치해서 관통 홀(294)을 컨포멀하게 덮는 쌍안정 저항 패턴(303)을 형성할 수 있다. 상기 쌍안정 저항 패턴(303)은 도 10 과 동일한 물질을 사용해서 형성될 수 있다.
이와는 반대로, 상기 관통 홀(294)에 쌍안정 저항 패턴(303) 대신에 쌍안정 저항 스페이서(306)를 형성할 수도 있다. 상기 관통 홀(294)을 채우도록 쌍안정 저항 패턴(303) 상에 도전 플러그(307)를 형성할 수 있다. 상기 도전 플러그는 도 10 과 동일한 물질을 사용해서 형성될 수 있다. 상기 버퍼 막(298)들, 쌍안정 저항 패턴(303) 및 도전 플러그(307)는 도 2 의 내부 공통 노드(ICN)를 구성할 수 있다. 상기 내부 공통 노드(ICN)와 전기적으로 접속하도록 평탄화된 절연막(285) 상에 비트라인(309)를 형성할 수 있다. 상기 비트라인(309)은 도 2 의 외부 공통 노드(OCN)를 구성할 수 있다. 상기 외부 공통 노드(OCN)는 도 10 과 동일한 물질을 사용해서 형성될 수 있다. 상기 내부 및 외부 공통 노드들(ICN, OCN)은 공통 노드(CN)를 구성할 수 있다.
도 18 을 참조하면, 상기 공통 노드(CN)를 덮도록 평탄화된 절연막(285) 상에 보호 절연막(315)을 형성할 수 있다. 상기 보호 절연막(315)은 평탄화된 절연막(285)과 동일한 물질을 사용해서 형성될 수 있다. 상기 보호 절연막(315) 상에 제 6 포토레지스트 막을 형성할 수 있다. 상기 제 6 포토레지스트 막은 보호 절연막(315)을 노출시키는 개구부들을 셀 어레이 영역의 가장자리, 그리고 주변 회로 영역에 가질 수 있다. 상기 제 6 포토레지스트 막을 식각 마스크, 그리고 제 1 및 2 바디 영역들을 식각 버퍼막으로 사용해서 바디간 절연막(215), 전극 절연막(265), 평탄화된 절연막(285) 및 보호 절연막(315)을 식각하여 접속 홀(323)들을 형성할 수 있다. 상기 접속 홀(323)들은 바디간 절연막(215), 전극 절연막(265), 평탄화된 절연막(285) 및 보호 절연막(315)을 통해서 주변 게이트 패턴들(179, 239) 및 주변 불순물 영역(205)을 노출시키도록 형성될 수 있다. 상기 접속 홀(323)들이 형성된 후에, 상기 제 6 포토레지스트 막을 보호 절연막(315)으로부터 제거시킬 수 있다. 상기 접속 홀(323)들을 채우도록 보호 절연막(315) 상에 게이트 연결 패턴들(326, 329)을 형성할 수 있다.
상기 게이트 연결 패턴들(326, 329)은 도 11 과 동일한 물질을 사용해서 형성될 수 있다. 상기 제 1 셀 바디 영역(166)의 셀 주변 게이트 패턴(179)은 게이트 연결 패턴(329)을 통해서 주변 바디 영역(169)의 주변 불순물 영역(205)과 전기적으로 접속할 수 있다. 상기 게이트 연결 패턴들(326, 329)은 제 1 및 2 바디 영역들, 공통 노드(CN) 및 글로벌 트랜지스터(GT4)와 함께 본 발명에 따르는 반도체 장치(330)를 구성할 수 있다. 본 발명의 변형된 실시예로써, 상기 제 2 셀 바디 영역들(224, 228) 및 외부 공통 노드(OCN) 사이에 다른 셀 바디 영역들이 더 형성될 수 있다. 상기 다른 셀 바디 영역들은 제 2 셀 바디 영역들(224, 228)과 동일한 구조를 가지면서 공통 노드(CN)와 전기적으로 접속할 수 있다.
본 발명에 따르는 반도체 장치는 내부 공통 노드(ICN) 내 쌍안정 저항 패턴(303)을 구성하는 물질에 따라서 복수 개의 저항 메모리들(PRAM, PoRAM, ReRAM 및 NFGM) 중 선택된 하나의 전기적 소자일 수 있다. 상기 PRAM(Phase-change Random Access Memory) 소자는 쌍안정 저항 패턴(303)에 상전이 물질을 대응시킬 수 있다. 상기 PoRAM(Polymer Random Access Memory) 소자는 쌍안정 저항 패턴(303)에 전도성 다층 물질을 대응시킬 수 있다. 상기 ReRAM 소자는 쌍안정 저항 패턴(303)에 상전이 물질 또는 금속 산화물을 대응시킬 수 있다. 그리고, 상기 NFGM(Nano Floating Gate Memory) 소자는 쌍안정 저항 패턴(303)에 나노 물질 도트 를 대응시킬 수 있다. 이를 통해서, 본 발명에 따르는 반도체 장치는 쌍안정 저항 패턴(303)을 가지고 비 휘발성 메모리 소자를 구현할 수 있다.
도 1 및 2 는 각각이 본 발명에 따르는 반도체 장치를 보여주는 회로도들이다.
도 3 및 4 는 각각이 도 1 및 2 의 A 및 B 영역들에서 반도체 장치를 보여주는 평면도들이다.
도 5 및 6 은 각각이 도 3 및 4 의 절단선들 Ⅰ - Ⅰ', Ⅱ - Ⅱ' 및 Ⅲ - Ⅲ' 를 따라 취해서 반도체 장치를 보여주는 단면도들이다.
도 7 내지 11 은 각각이 도 3 의 절단선들 Ⅰ - Ⅰ', Ⅱ - Ⅱ' 및 Ⅲ - Ⅲ' 를 따라 취해서 반도체 장치의 형성방법을 설명해주는 단면도들이다.
도 12 내지 18 은 각각이 도 4 의 절단선들 Ⅰ - Ⅰ', Ⅱ - Ⅱ' 및 Ⅲ - Ⅲ' 를 따라 취해서 반도체 장치의 형성방법을 설명해주는 단면도들이다.
Claims (25)
- 셀 어레이 영역(Cell Array Region) 및 주변회로 영역(Peripheral Circuit Region)을 가지는 반도체 기판;상기 셀 어레이 영역의 상기 반도체 기판 상에 위치하면서 저항 메모리 부분(Resistive Memory Portion)들을 가지는 공통 노드(Common Node);상기 공통 노드와 전기적으로 접속하고 그리고 상기 공통 노드의 측벽으로부터 연장하면서 상기 반도체 기판 상에 차례로 적층되는 제 1 및 2 능동 소자(Active Element)들; 및상기 반도체 기판 상에 위치하면서 상기 공통 노드, 그리고 상기 제 1 및 2 능동 소자들을 감싸는 절연막을 포함하는 반도체 장치.
- 제 1 항에 있어서,상기 공통 노드는 상기 반도체 기판으로부터 상기 반도체 기판의 상부 측을 향하여 수직하게 연장하는 내부(Inner) 공통 노드 및 그 노드와 전기적으로 접속하면서 상기 반도체 기판에 대하여 평행하게 연장하는 외부(Outer) 공통 노드를 가지는 것이 특징인 반도체 장치.
- 제 2 항에 있어서,상기 내부 공통 노드는 도전 플러그(Conductive Plug), 상기 도전 플러그의 측벽 및 밑면을 둘러싸는 쌍안정 저항 패턴(Bistable Resistance Pattern) 그리고 상기 쌍안정 저항 패턴의 측벽 상에 위치하는 버퍼막(Buffer Layer)들을 가지고, 상기 저항 메모리 부분들은 상기 버퍼막 주변의 상기 쌍안정 저항 패턴에 위치되는 것이 특징인 반도체 장치.
- 제 3 항에 있어서,상기 도전 플러그는 폴리실리콘, 금속 및 금속 나이트라이드 중 선택된 하나로 이루어지고, 상기 쌍안정 저항 패턴은 상전이 물질(Phase Change Material), 전도성 다층 물질(Conductive Multilayer Material), 금속 산화물(Metalic Oxide) 및 나노물질 도트(Nano Material Dot) 중 선택된 하나로 이루어지고, 상기 버퍼막들은 금속 실리사이드로 이루어지고, 상기 외부 공통 노드는 상기 도전 플러그 및 상기 쌍안정 저항 패턴과 전기적으로 접속하는 금속으로 이루어지는 것이 특징인 반도체 장치.
- 제 4 항에 있어서,상기 상전이 물질은 게르마늄(Ge), 안티몬(Sb) 및 텔루라이드(Te)를 포함하는 캘코저나이드(Chalcogenide) 이고, 상기 전도성 다층 물질은 차례로 적층되는 전도성 분자(Conductive Molecule), 금속 결정들(Metallic Crystals) 및 전도성 분자이고, 상기 전도성 분자는 피.브이.케이 (PVK; Poly(N-vinylcarbazole)) 및 에이.아이.디.씨.엔 (AIDCN; 2-Amino-4, 5-Imidazoledicarbonitrile) 중 선택된 하나 인 것이 특징인 반도체 장치.
- 제 5 항에 있어서,상기 금속 산화물은 지르코늄(Zr), 타이타늄(Ti), 텔루라이드(Te), 스트론튬(Sr), 안티몬(Sb), 프라세오디뮴(Pr), 니오브(Nb), 니켈(Ni), 망간(Mn), 게르마늄(Ge), 셀레늄(Se), 크롬(Cr), 칼슘(Ca), 알루미늄(Al) 및 은(Ag) 중 적어도 하나및 산소(O)의 화합물이고, 상기 나노 물질 도트는 실리콘(Si), 금(Au), 코발트(Co) 및 텅스텐(W) 중 선택된 하나인 것이 특징인 반도체 장치.
- 제 6 항에 있어서,상기 공통 노드와 전기적으로 접속하면서 상기 제 2 능동 소자 상에 위치하는 제 3 능동 소자를 적어도 하나 더 포함하되,상기 제 1 내지 3 능동 소자들의 각각은 다이오드 및 트랜지스터 중 선택된 하나인 것이 특징인 반도체 장치.
- 제 7 항에 있어서,상기 제 1 내지 3 능동 소자들이 상기 다이오드인 경우에,상기 제 1 내지 3 능동 소자들의 각각은 바디 영역(Body Region) 내 셀 게이트 영역 및 셀 활성 영역을 가지고, 상기 셀 게이트 영역은 상기 셀 활성 영역의 일 측과 전기적으로 접속해서 상기 셀 활성 영역의 상기 일 측에 대해서 수직하게 지나도록 형성되고, 상기 셀 활성 영역의 타 측은 상기 버퍼막들 중 선택된 하나와 접촉하고, 상기 셀 게이트 영역 및 상기 셀 활성 영역은 서로 다른 불순물 이온들을 각각 가지고, 그리고 상기 공통 노드의 폭은 상기 바디 영역의 각각의 폭 대비 큰 크기를 가지는 것이 특징인 반도체 장치.
- 제 8 항에 있어서,상기 셀 어레이 영역의 가장 자리에서 상기 제 1 내지 3 능동 소자들의 셀 게이트 영역들과 각각 대응하도록 배치되되, 그것은 상기 제 1 내지 3 능동 소자들의 상기 셀 게이트 영역들과 전기적으로 각각 접속하는 셀 주변 게이트 영역들; 및상기 주변회로 영역에 위치해서 다른 바디 영역 내 주변 불순물 영역들을 가지는 글로벌 트랜지스터(Global Transistor)들을 더 포함하되,상기 셀 주변 게이트 영역들은 상기 셀 어레이 영역의 상기 가장 자리에서 서로를 부분적으로 노출시키도록 차례로 적층되고, 상기 셀 주변 게이트 영역들은 상기 주변 불순물 영역들에 전기적으로 각각 접속되고, 상기 셀 주변 게이트 영역들은 상기 셀 게이트 영역과 동일한 불순물 이온들을 가지고, 상기 글로벌 트랜지스터들은 상기 제 1 내지 3 능동 소자들, 그리고 상기 반도체 기판 중 선택된 하나와 실질적으로 동일 레벨에 배치되는 것이 특징인 반도체 장치.
- 제 9 항에 있어서,상기 공통 노드를 기준으로 해서 상기 공통 노드의 일 측에 상기 제 1 내지 제 3 능동 소자들과 각각 대응하도록 상기 공통 노드의 타 측에 배치되는 다른 능동 소자들; 및상기 글로벌 트랜지스터들에 대응해서 상기 다른 능동 소자들과 전기적으로 각각 접속하는 다른 글로벌 트랜지스터들을 더 포함하되,상기 주변 불순물 영역들은 상기 셀 주변 게이트 영역들과 동일한 불순물 이온들 및 다른 불순물 이온들 중 선택된 하나를 가지고, 상기 다른 능동 소자들은 상기 제 1 내지 3 능동 소자들과 동일한 구조를 가지고, 상기 제 1 내지 3 능동 소자들, 상기 다른 능동 소자들, 상기 셀 주변 게이트 영역들, 상기 공통 노드, 상기 글로벌 트랜지스터들 및 상기 다른 글로벌 트랜지스터들은 상기 셀 어레이 영역 및 상기 주변회로 영역 내 상기 반도체 기판을 따라서 이차원적으로 배치되는 것이 특징인 반도체 장치.
- 제 7 항에 있어서,상기 제 1 내지 3 능동 소자들이 트랜지스터인 경우에,상기 제 1 내지 3 능동 소자들의 각각은 바디 영역 상에 셀 게이트 패턴 그리고 상기 바디 영역에 위치하면서 상기 셀 게이트 패턴과 중첩하는 셀 소오스 및 셀 드레인 영역들을 포함하고, 상기 셀 소오스 영역은 전극 패턴과 접촉하고, 상기 셀 드레인 영역은 상기 버퍼막들 중 선택된 하나와 접촉하고, 그리고 상기 공통 노드의 폭은 상기 바디 영역의 각각의 폭 대비 큰 크기를 가지는 것이 특징인 반도체 장치.
- 제 11 항에 있어서,상기 셀 어레이 영역의 가장 자리에서 상기 제 1 내지 3 능동 소자들의 셀 게이트 패턴들과 각각 대응하도록 배치되되, 그것은 상기 제 1 내지 3 능동 소자들의 상기 셀 게이트 패턴들과 전기적으로 각각 접속하는 셀 주변 게이트 패턴들; 및상기 주변회로 영역에 위치해서 다른 바디 영역 내 주변 불순물 영역들을 가지는 글로벌 트랜지스터들을 더 포함하되,상기 셀 주변 게이트 패턴들은 상기 셀 어레이 영역의 상기 가장 자리에서 서로를 부분적으로 노출시키도록 차례로 적층되고, 상기 셀 주변 게이트 패턴들은 상기 주변 불순물 영역들에 전기적으로 각각 접속되고, 상기 셀 주변 게이트 패턴들은 상기 셀 게이트 패턴과 동일한 불순물 이온들을 가지고, 상기 글로벌 트랜지스터들은 상기 제 1 내지 3 능동 소자들, 그리고 상기 반도체 기판 중 선택된 하나와 실질적으로 동일한 레벨에 배치되는 것이 특징인 반도체 장치.
- 제 12 항에 있어서,상기 공통 노드를 기준으로 해서 상기 공통 노드의 일 측에 상기 제 1 내지 3 능동 소자들과 각각 대응하도록 상기 공통 노드의 타 측에 배치되는 다른 능동 소자들; 및상기 글로벌 트랜지스터들에 대응해서 상기 다른 능동 소자들과 전기적으로 각각 접속하는 다른 글로벌 트랜지스터들을 더 포함하되,상기 주변 불순물 영역은 상기 셀 주변 게이트 패턴과 동일한 불순물 이온들 및 다른 불순물 이온들 중 선택된 하나를 가지고, 상기 셀 소오스 및 드레인 영역들은 상기 셀 게이트 패턴들과 동일한 불순물 이온들 및 다른 불순물 이온들 중 선택된 하나를 가지고, 상기 다른 능동 소자들은 상기 제 1 내지 3 능동 소자들과 동일한 구조를 가지고, 그리고 상기 제 1 내지 제 3 능동 소자들, 상기 다른 능동 소자들, 상기 셀 주변 게이트 패턴들, 상기 공통 노드, 상기 글로벌 트랜지스터들 및 상기 다른 글로벌 트랜지스터들은 상기 셀 어레이 영역 및 상기 주변회로 영역 내 상기 반도체 기판을 따라서 이차원적으로 배치되는 것이 특징인 반도체 장치.
- 셀 어레이 영역 및 주변회로 영역으로 한정되는 반도체 기판을 준비하고,상기 셀 어레이 영역 내 상기 반도체 기판 상에 차례로 적층되는 제 1 및 2 능동 소자들을 형성하고, 및상기 제 2 능동 소자의 상부 측으로부터 상기 반도체 기판을 향하도록 연장해서 상기 제 1 및 2 능동 소자들과 전기적으로 접속하는 공통 노드를 형성하는 것을 포함하되,상기 제 1 및 2 능동 소자들은 상기 공통 노드의 측벽으로부터 돌출하도록 형성되고, 그리고 상기 공통 노드는 상기 제 1 및 2 능동 소자들에 각각 대응하는 저항 메모리 분분들을 가지도록 형성되는 반도체 장치의 형성방법.
- 제 14 항에 있어서,상기 제 1 및 2 능동 소자들은 다이오드 및 트랜지스터 중 선택된 하나인 것이 특징인 반도체 장치의 형성방법.
- 제 15 항에 있어서,상기 제 1 및 2 능동 소자들이 상기 다이오드인 경우에,상기 제 1 및 2 능동 소자들을 형성하는 것은,상기 셀 어레이 영역의 상기 반도체 기판 상에 패드 절연막(Pad Insulating Layer)을 형성하고,상기 패드 절연막 상에 제 1 바디 영역을 형성하되, 상기 제 1 바디 영역은 상기 제 1 능동 소자에 대응되도록 셀 활성 영역 및 셀 게이트 영역을 가지고,상기 제 1 바디 영역을 덮는 바디간 절연막(Interbody Insulating Layer)을 형성하고, 및상기 바디간 절연막 상에 상기 제 1 바디 영역과 동일한 구조를 가지고 그리고 상기 제 2 능동 소자에 대응되도록 제 2 바디 영역을 형성하는 것을 포함하는 반도체 장치의 형성방법.
- 제 16 항에 있어서,상기 제 1 및 2 바디 영역들은 실리콘을 포함하는 반도체 물질을 사용해서 형성되고, 상기 패드 및 바디간 절연막들은 실리콘 옥사이드를 사용해서 형성되고, 상기 셀 활성 영역 및 상기 셀 게이트 영역은 서로 전기적으로 접속하고, 상기 셀 활성 영역 및 상기 게이트 영역은 서로 다른 불순물 이온들을 각각 가지도록 형성되고, 그리고 상기 공통 노드의 폭은 상기 제 1 및 2 바디 영역들의 폭 대비 큰 크기를 가지도록 형성되는 것이 특징인 반도체 장치의 형성방법.
- 제 17 항에 있어서,상기 공통 노드를 형성하는 것은,상기 바디간 절연막 상에 포토레지스트 막을 형성하되, 상기 포토레지스트 막은 상기 바디간 절연막을 노출시키는 개구부를 가지도록 형성되고,상기 포토레지스트 막을 식각 마스크로 사용해서 상기 패드 절연막 및 상기 바디간 절연막을 식각하여 관통 홀을 형성하되, 상기 관통 홀은 상기 개구부와 대응해서 상기 제 1 및 2 바디 영역들의 셀 활성 영역들을 부분적으로 노출시키도록 형성되고,상기 포토레지스트 막을 상기 바디간 절연막으로부터 제거시키고, 및상기 관통 홀을 채우도록 상기 바디간 절연막 상에 상기 공통 노드를 형성하는 것을 포함하는 것이 특징인 반도체 장치의 형성방법.
- 제 15 항에 있어서,상기 제 1 및 2 능동 소자들이 상기 트랜지스터인 경우에,상기 제 1 및 2 능동 소자들을 형성하는 것은,상기 셀 어레이 영역의 상기 반도체 기판 상에 패드 절연막을 형성하고,상기 패드 절연막 상에 위치해서 상기 제 1 능동 소자에 대응되는 제 1 바디 영역을 형성하되, 상기 제 1 바디 영역은 그 바디 영역 상에 셀 게이트 패턴, 그리고 상기 셀 게이트 패턴 아래에 상기 셀 게이트 패턴과 중첩하는 셀 소오스 영역 및 셀 드레인 영역을 가지고,상기 제 1 바디 영역 및 상기 셀 게이트 패턴을 덮도록 상기 패드 절연막 상에 바디간 절연막을 형성하고, 및상기 바디간 절연막 상에 상기 제 1 바디 영역과 동일한 구조를 가지고 그리고 상기 제 2 능동 소자에 대응되는 제 2 바디 영역을 형성하는 것을 포함하는 반도체 장치의 형성방법.
- 제 19 항에 있어서,상기 제 1 및 2 바디 영역들은 실리콘을 포함하는 반도체 물질을 사용해서 형성되고, 상기 패드 및 바디간 절연막들은 실리콘 옥사이드를 사용해서 형성되고, 상기 셀 게이트 패턴은 도전 물질을 사용해서 형성되고, 상기 셀 소오스 및 드레인 영역들은 상기 셀 게이트 패턴과 동일한 불순물 이온들을 가지도록 형성되고, 그리고 상기 공통 노드의 폭은 상기 제 1 및 2 바디 영역들의 폭 대비 큰 크기를 가지도록 형성되는 것이 특징인 반도체 장치의 형성방법.
- 제 20 항에 있어서,상기 공통 노드를 형성하는 것은,상기 바디간 절연막 상에 포토레지스트 막을 형성하되, 상기 포토레지스트 막은 상기 바디간 절연막을 노출시키는 개구부를 가지도록 형성되고,상기 포토레지스트 막을 식각 마스크로 사용해서 상기 패드 절연막 및 상기 바디간 절연막을 식각하여 관통 홀을 형성하되, 상기 관통 홀은 상기 개구부와 대응해서 상기 제 1 및 2 바디 영역들의 셀 드레인 영역들을 부분적으로 노출시키도록 형성되고,상기 포토레지스트 막을 상기 바디간 절연막으로부터 제거시키고, 및상기 관통 홀을 채워서 상기 바디간 절연막 상에 상기 공통 노드를 형성하는 것을 포함하는 것이 특징인 반도체 장치의 형성방법.
- 제 15 항에 있어서,상기 공통 노드는 내부 공통 노드 및 외부 공통 노드를 가지도록 형성되고, 상기 내부 및 외부 공통 노드들은 상기 반도체 기판에 대해서 실질적으로 수직 및 평행하게 각각 위치하도록 형성되고, 상기 내부 공통 노드는 버퍼막들, 쌍안정 저항 패턴 및 도전 플러그로 구성되고, 상기 버퍼막들은 상기 제 1 및 2 능동 소자들과 각각 접촉하도록 금속 실리사이드를 사용해서 형성되고, 상기 쌍안정 저항 패턴은 상전이 물질, 전도성 다층 물질, 금속 산화물 및 나노물질 도트 중 선택된 하나를 사용해서 형성되고, 상기 도전 플러그는 폴리실리콘, 금속 및 금속 나이트라이드 중 선택된 하나를 사용해서 형성되고, 그리고 상기 외부 공통 노드는 상기 도전 플러그 및 상기 쌍안정 저항 패턴과 전기적으로 접속하는 금속을 사용해서 형성되 는 것이 특징인 반도체 장치의 형성방법.
- 제 22 항에 있어서,상기 상전이 물질은 게르마늄, 안티몬 및 텔루라이드를 포함하는 캘코저나이드를 사용해서 형성되고, 상기 전도성 다층 물질은 차례로 적층되는 전도성 분자, 금속 결정들 및 상기 전도성 분자로 구성되고, 그리고 상기 전도성 분자는 피.브이.케이 및 에이.아이.디.씨.엔 중 선택된 하나를 사용해서 형성되는 것이 특징인 반도체 장치의 형성방법.
- 제 23 항에 있어서,상기 금속 산화물은 지르코늄, 타이타늄, 텔루라이드, 스트론튬, 안티몬, 프라세오디뮴, 니오브, 니켈, 망간, 게르마늄, 셀레늄, 크롬, 칼슘, 알루미늄 및 은 중 적어도 하나및 산소의 화합물을 사용해서 형성되고, 그리고 상기 나노 물질 도트는 실리콘, 금, 코발트 및 텅스텐 중 선택된 하나를 사용해서 형성되는 것이 특징인 반도체 장치의 형성방법.
- 제 24 항에 있어서,상기 공통 노드를 기준으로 해서 상기 공통 노드의 일 측에 상기 제 1 및 2 능동 소자들과 각각 대응하도록 상기 공통 노드의 타 측에 이웃하는 능동 소자들을 상기 제 1 및 2 능동 소자들과 함께 동시에 형성하고, 및상기 제 1 및 2 능동 소자들 그리고 상기 이웃하는 능동 소자들 상에 다른 능동 소자들을 형성하는 것을 포함하되,상기 이웃하는 능동 소자들 및 상기 다른 능동 소자들은 상기 제 1 및 2 능동 소자들와 동일 구조를 가지도록 형성되고, 상기 공통 노드, 상기 제 1 및 2 능동 소자들, 상기 이웃하는 능동 소자들 및 상기 다른 능동 소자들은 상기 반도체 기판을 따라서 이차원적으로 형성되고, 상기 공통 노드의 상기 저항 메모리 부분들은 상기 버퍼막들 주변에 각각 위치하는 것이 특징인 반도체 장치의 형성방법.
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