KR20100007193A - 상변화 기억 소자 및 그 형성 방법 - Google Patents

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KR20100007193A
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하용호
박정희
박혜영
김도형
박두환
권현숙
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Abstract

본 발명은 상변화 기억 소자 및 그 형성 방법을 제공한다. 본 발명에 따른 상변화 기억 소자는 하부 전극이 형성된 반도체 기판, 상기 반도체 기판 상에서 상기 하부 전극에 전기적으로 연결되도록 배치된 상변화 패턴 및 상기 상변화 패턴 상에 차례로 적층된 상부전극 패턴 및 콘택도전 패턴을 포함하되, 상기 상변화 패턴, 상기 상부전극 패턴 및 상기 콘택도전 패턴의 측면들은 서로 공면(coplanar)을 이룬다.
반도체, 상변화 기억 소자, TEC,

Description

상변화 기억 소자 및 그 형성 방법{PHASE-CHANGE MEMORY DEVICE AND METHOD FOR FORMING THE SAME}
본 발명은 반도체 소자 및 그 형성 방법에 관한 것으로, 보다 상세하게는 상변화 기억 소자 및 그 형성 방법에 관한 것이다.
일반적인 상변화 랜덤 억세스 메모리(Phase-change Random Access Memory:PRAM)는 다이나믹 랜덤 억세스 메모리(Dynamic Randome Access Memory:DRAM)의 유전막을 상변화 물질로 대체한 형태를 가진다. 상기 상변화 패턴은 상기 상변화 랜덤 억세스 메모리의 가변 저항체이며, 데이터를 저장하는 저장체로 사용된다.
상변화 기억 소자는 하부 전극이 형성된 반도체 기판, 하부 전극에 접속되는 상변화 패턴, 상기 상변화 패턴 상의 상부전극 패턴, 그리고 상기 상부전극 패턴에 전기적으로 접속되는 배선패턴을 포함한다. 상기 상변화 패턴 및 상기 상부전극 패턴은 별도의 패터닝 공정들을 통해 차례로 형성될 수 있다.
일반적으로 상기 상부전극 패턴의 폭은 상기 상변화 패턴의 폭에 비해 작다. 따라서, 상기 상부전극 패턴을 형성시키는 패터닝 공정시 상기 상변화 패턴의 가장 자리 영역이 노출되므로, 상기 패터닝 공정에 의해 노출된 상기 상변화 패턴이 손상될 수 있다. 상기 상변화 패턴이 손상되면 상변화 메모리 셀의 특성이 저하된다. 최근 디자인 룰이 점차 감소됨으로써 상기 상변화 패턴의 폭이 점차 감소되고 있다. 이에 따라, 상기 상변화 패턴의 미세한 손상만으로도 상변화 메모리 셀의 특성이 크게 변화될 수 있다.
본 발명이 해결하고자 하는 과제는 상변화 메모리 셀의 특성이 향상된 상변화 기억 소자를 제공하는 것에 있다.
본 발명이 해결하고자 하는 과제는 상변화 패턴을 형성한 이후에 수행되는 공정들에 의해 상기 상변화 패턴이 손상되는 것을 방지할 수 있는 상변화 기억 소자의 형성 방법을 제공하는 것에 있다.
본 발명에 따른 상변화 기억 소자는 하부 전극이 형성된 반도체 기판, 상기 반도체 기판 상에서 상기 하부 전극에 전기적으로 연결되도록 배치된 상변화 패턴 및 상기 상변화 패턴 상에 차례로 적층된 상부전극 패턴 및 콘택도전 패턴을 포함하되, 상기 상변화 패턴, 상기 상부전극 패턴 및 상기 콘택도전 패턴의 측면들은 서로 공면(coplanar)을 이룬다.
본 발명의 실시예에 따르면, 상기 상변화 패턴, 상기 상부전극 패턴 및 상기 콘택도전 패턴은 동일한 패터닝 공정을 수행하여 동시에 형성된다.
본 발명의 실시예에 따르면, 상기 콘택도전 패턴 상에서 상기 콘택도전 패턴에 전기적으로 연결되는 배선 패턴을 더 포함하되, 상기 콘택도전 패턴은 상기 상부전극 패턴과 상기 배선 패턴을 전기적으로 연결하는 콘택 플러그로 사용된다.
본 발명의 실시예에 따르면, 상기 상변화 패턴, 상기 상부전극 패턴 및 상기 도전 패턴의 측면들을 덮는 캐핑막을 더 포함하되, 상기 캐핑막은 상기 상변화 패턴을 단열시킨다.
본 발명의 실시예에 따르면, 상기 상변화 패턴, 상기 상부전극 패턴 및 상기 도전 패턴의 측면을 감싸도록 상기 반도체 기판에 형성된 제1 층간절연막을 더 포함하되, 상기 콘택도전 패턴의 상부면은 상기 제1 층간절연막의 상부면에 비해 낮은 높이를 갖는다.
본 발명의 실시예에 따르면, 상기 상변화 패턴, 상기 상부전극 패턴 및 상기 콘택도전 패턴은 기둥(pillar) 형상을 갖는 것을 포함한다.
본 발명의 실시예에 따르면, 상기 콘택도전 패턴 상에서 일방향으로 연장되어 배치되며, 상기 콘택도전 패턴에 전기적으로 연결되는 배선 패턴을 더 포함하되, 상기 하부 전극, 상기 상변화 패턴, 상기 상부전극패턴은 상기 배선 패턴을 가로지르는 라인(line) 형상으로 형성된다.
본 발명에 따른 상변화 기억 소자 형성 방법은 반도체 기판 상에 하부 전극을 형성하는 것, 상기 하부 전극이 형성된 상기 반도체 기판 전면에 상변화물질막, 상부전극막, 도전막, 하드마스크막을 차례로 형성하는 것, 상기 하드마스크막, 상 기 도전막, 상기 상부전극막, 상기 상변화물질막을 동시에 패터닝하여, 상기 반도체 기판 상에 차례로 적층된 상변화 패턴, 상부전극패턴, 도전패턴 및 하드마스크패턴을 구비하는 상변화 메모리 셀을 형성하는 것 및 상기 콘택도전 패턴에 전기적으로 연결되는 배선 패턴을 형성하는 것을 포함한다.
본 발명의 실시예에 따르면, 상기 상변화 패턴, 상기 상부전극패턴 및 상기 도전패턴 각각의 측면은 서로 공면(coplanar)을 이룬다.
본 발명의 실시예에 따르면, 상기 도전패턴은 상기 상부전극 패턴과 상기 배선 패턴을 전기적으로 연결하는 콘택 플러그로 사용된다.
본 발명의 실시예에 따르면, 노출된 상기 하드마스크 패턴을 제거하여, 상기 도전패턴을 노출시키는 트렌치를 형성하는 것, 상기 트렌치가 형성된 반도체 기판 전면에 금속물질막을 형성시키는 것 및 상기 금속물질막을 패터닝하여 상기 도전패턴 상에 전기적으로 접속되는 상기 배선패턴을 형성한다.
본 발명의 실시예에 따르면, 상기 상변화 메모리 셀이 형성된 상기 반도체 기판 전면에 캐핑막을 콘포말하게 형성하는 것, 상기 캐핑막이 형성된 상기 반도체 기판 전면에 층간절연막을 형성하는 것 및 상기 하드마스크 패턴이 노출되도록 상기 층간절연막 및 상기 캐핑막을 식각하는 것을 더 포함한다.
본 발명의 실시예에 따르면, 상기 층간절연막 및 상기 캐핑막을 식각하는 것은 상기 하드마스크 패턴을 식각정지막으로 사용하는 평탄화 공정을 사용하여 이루어진다.
본 발명은 상변화 패턴, 상부전극 패턴 및 도전 패턴을 동일한 패터닝 공정을 수행하여 동시에 형성한다. 이에 따라, 본 발명은 상변화 패턴이 형성된 이후에 수행되는 패터닝 공정시 상기 상변화 패턴이 손상되는 것을 방지할 수 있다.
본 발명은 한번의 패터닝 공정을 통해 상변화 패턴, 상부전극 패턴 및 도전 패턴을 형성하므로, 상변화 기억 소자의 제조 스텝 수를 줄일 수 있다.
이하, 본 발명의 실시예에 따른 상변화 기억 소자 및 그 형성 방법을 첨부한 도면을 참조하여 상세히 설명한다. 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
각각의 도면들에 있어서, 기판, 층 및 영역들의 두께는 본 발명의 기술적 특징을 명확히 나타내기 위해 과장된 것이다. 또한, "어느 대상물은 다른 대상물 상에 위치된다"라고 언급되는 경우에 상기 어느 대상물은 상기 다른 대상물의 표면에 접촉되어 배치되는 경우와 상기 다른 대상물과 이격되어 배치되는 경우를 모두 포함할 수 있다. 또한, 상기 어느 대상물이 상기 다른 대상물과 이격되어 배치되는 경우에는 상기 어느 대상물과 상기 다른 대상물 사이에는 또 다른 대상물이 더 배치될 수 있다. 그리고, 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 일 실시예에 따른 상변화 기억 소자를 보여주는 도면이고, 도 2는 도 1에 도시된 I-I'선을 따라 절단한 면을 보여주는 도면이다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시예에 따른 상변화 기억 소자는 상변화 메모리 셀이 형성된 반도체 기판(100)을 포함할 수 있다. 상기 반도체 기판(100)은 실리콘, 게르마늄, 또는 실리콘-게르마늄 등으로 형성될 수 있다. 상기 반도체 기판(100) 상에는 관통홀(112)이 형성된 하부 절연층(110)이 형성될 수 있다. 상기 하부 절연층(110)은 산화막 및 질화막 중 어느 하나를 포함하는 물질로 형성될 있다.
상기 상변화 메모리 셀은 상하로 수직한 기둥(pillar) 형상을 가질 수 있다. 상기 상변화 메모리 셀은 하부 전극(120), 상부전극 패턴(140), 그리고 상기 하부 전극(120)과 상기 상부전극 패턴(140) 사이에 개재되는 상변화 패턴(130)을 포함할 수 있다. 상기 하부전극(120)은 상기 관통홀(112) 내부에 배치되어, 상기 상변화 패턴(130)에 열을 가하도록 제공될 수 있다. 상기 하부 전극(120)은 도전성을 갖는 물질로 형성될 수 있다. 예컨대, 상기 하부 전극(120)은 질화티타늄, 질화탄탈륨, 질화알루미늄티타늄, 질화실리콘티타늄, 질화실리콘탄탈륨, 질화알루미늄탄탈륨, 질화텅스텐 같은 도전성 금속 질화물, 텅스텐실리사이드, 텅스텐티타늄, 구리, 텅스텐, 알루미늄 중 적어도 어느 하나를 포함하는 물질로 형성될 수 있다. 한편, 상기 반도체 기판(100)에는 상기 하부 전극(120)에 접촉되는 스위칭 소자(미도시됨)가 더 형성될 수 있다. 예컨대, 상기 하부 전극(120)에 접촉된 반도체 기판(100)에는 PN 다이오드가 형성될 수 있다. 또는, 상기 하부 전극(120)에 접촉된 반도체 기 판(100)에는 모스 트랜지스터의 소오스/드레인 영역이 형성될 수 있다.
상기 상변화 패턴(130)은 상기 반도체 기판(100) 상에서 상기 하부 전극(120)에 전기적으로 접속되도록 배치될 수 있다. 상기 상변화 패턴(130)은 상기 하부 전극(120) 및 상기 상부전극 패턴(140)에 의해 인가된 전기적인 신호에 따라 가역적으로 변환가능한 여러 저항 상태들을 나타내는 물질을 포함할 수 있다. 예컨대, 상기 상변화 패턴(130)은 칼코겐 화합물로 형성될 수 있다. 상기 칼코겐 화합물은 예를 들어 Ge-Sb-Te(GST), Ge-Bi-Te(GBT), As-Sb-Te, As-Ge-Sb-Te, Sn-Sb-Te, In-Sn-Sb-Te, Ag-In-Sb-Te, 5A족 원소-Sb-Te, 6A족 원소-Sb-Te, 5A족 원소-Sb-Se, 6A족 원소-Sb-Se, Ge-Sb-Te-Si, As-Sb-Te-Si, As-Ge-Sb-Te-Si, Sn-Sb-Te-Si, In-Sn-Sb-Te-Si, Ag-In-Sb-Te-Si, 5A족 원소-Sb-Te-Si, 6A족 원소-Sb-Te-Si, 5A족 원소-Sb-Se-Si, 6A족 원소-Sb-Se-Si 중 어느 하나를 포함할 수 있다. 또한, 상변화 패턴(130)은 그 저항 특성을 향상시키기 위해서 실리콘 또는 질소 등이 도핑될 수 있다.
상기 상부전극 패턴(140)은 상기 상변화 패턴(130)의 상부에서 상기 상변화 패턴(130)에 전기적으로 접속되도록 형성될 수 있다. 상기 상부전극 패턴(140)은 도전성을 갖는 물질로 형성될 수 있다. 예컨대, 상기 상부전극 패턴(140)은 알루미늄(Al), 알루미늄구리 합금(Al-Cu), 알루미늄-구리-실리콘 합금(Al-Cu-Si) 및 몰리브덴(Mo) 중 적어도 어느 하나를 포함하는 물질로 형성될 수 있다.
상기 상부전극 패턴(140)의 상부에는 콘택도전 패턴(150)이 배치될 수 있다. 상기 콘택도전 패턴(150)은 상기 상부전극 패턴(140)에 전기적으로 접속되도록 형 성될 수 있다. 상기 콘택도전 패턴(150)은 도전성을 갖는 재질로 형성될 수 있다. 예컨대, 상기 콘택도전 패턴(150)은 질화티타늄, 질화탄탈륨, 질화알루미늄티타늄, 질화실리콘티타늄, 질화실리콘탄탈륨, 질화알루미늄탄탈륨, 질화텅스텐 같은 도전성 금속 질화물, 텅스텐실리사이드, 텅스텐티타늄, 구리, 텅스텐, 알루미늄 중 적어도 어느 하나를 포함하는 물질로 형성될 수 있다. 상기 콘택도전 패턴(150)의 상부에는 배선 패턴(180)이 형성될 수 있다. 상기 배선 패턴(180)은 상기 콘택도전 패턴(150)에 의해 상기 상부전극 패턴(140)과 전기적으로 연결될 수 있다. 일 예로서, 상기 콘택도전 패턴(150)는 상기 상부전극 패턴(140)과 상기 배선 패턴(180)을 전기적으로 접속시키는 콘택 플러그(contact plug)로 사용될 수 있다.
상술한 상변화 메모리 셀의 측벽은 캐핑막(172)에 의해 덮혀질 수 있다. 즉, 상기 캐핑막(172)은 상기 상변화 메모리 셀과 제1 층간 절연막(174) 사이에 개재되어, 상기 상변화 패턴(130), 상기 상부전극 패턴(140) 및 상기 콘택도전 패턴(150)의 측면들을 덮도록 형성될 수 있다. 상기 캐핑막(172)은 질화막 및 실리콘 질화막 중 어느 하나를 포함하는 물질로 형성될 수 있다. 이러한 캐핑막(172)은 상기 상변화 패턴(130)으로부터 열이 방출되지 않도록, 상기 상변화 패턴(130)을 단열시킬 수 있다. 상기 제1 층간 절연막(174) 상에는 제2 층간 절연막(176)이 형성될 수 있다. 상기 제1 층간 절연막(174)의 상부면은 상기 콘택도전 패턴(150)의 상부면에 비해 높을 수 있다. 상기 제1 층간 절연막(174) 및 상기 제2 층간 절연막(176)은 질화막 또는 산화막을 포함하는 물질로 형성될 수 있다.
한편, 상기 상변화 패턴(130), 상기 상부전극 패턴(140) 및 상기 콘택도전 패턴(150)의 측면들은 서로 공면(coplanar)을 이룰 수 있다. 일 예로서, 상기 상변화 패턴(130), 상기 상부전극 패턴(140) 및 상기 콘택도전 패턴(150)을 동일한 패터닝 공정을 수행하여 동시에 형성시킴으로써, 이들의 측면들이 서로 공면을 이루도록 할 수 있다. 이에 더하여, 상기 콘택도전 패턴(150)에 인접한 상기 배선 패턴(180) 하부 영역의 측면은 상기 콘택도전 패턴(150)의 측면과 서로 공면을 이룰 수 있다. 그리고, 상기 콘택도전 패턴(150)에 인접하는 상기 배선 패턴(180)의 하부 영역의 폭(w1)은 상기 배선 패턴(180)의 상부 영역의 폭(w2)에 비해 좁을 수 있다.
도 3은 본 발명의 변형예에 따른 상변화 기억 소자를 보여주는 도면이고, 도 4는 도 3에 도시된 II-II'선을 따라 절단한 면을 보여주는 도면이다. 여기서, 앞서 본 발명의 일 실시예에서 설명된 상변화 기억 소자(100)와 중복되는 내용은 생략되거나 간소화될 수 있다.
도 3 및 도 4를 참조하면, 본 발명의 변형된 실시예에 따른 상변화 기억 소자(102)는 라인(line) 형상의 상변화 메모리 셀을 구비할 수 있다. 예컨대, 상기 상변화 기억 소자(102)는 반도체 기판(110)의 상부에 차례로 적층된 라인 형상의 상변화 패턴(132), 상부전극 패턴(142) 및 콘택도전 패턴(152)을 포함할 수 있다. 이때, 상기 상변화 패턴(132), 상부전극 패턴(142) 및 상기 콘택도전 패턴(152)은 상기 배선 패턴(180)에 평행하는 방향으로 배치될 수 있다. 상기 반도체 기판(110)에는 관통홀(112)이 형성된 하부 절연층(110)이 형성될 수 있다. 상기 관통홀(112)에는 하부 전극(120)이 상기 상변화 패턴(132)에 전기적으로 접속되도록 형성될 수 있다.
이하, 본 발명의 일 실시예에 따른 상변화 기억 소자의 형성 방법을 상세히 설명한다. 여기서, 상술한 상변화 기억 소자의 대한 중복되는 설명은 생략되거나 간소화될 수 있다.
도 5a 내지 도 5d는 본 발명의 일 실시예에 따른 상변화 기억 소자의 형성 과정을 설명하기 위한 도면들이다.
도 5a를 참조하면, 반도체 기판(100)에 하부 절연막(110)을 형성한다. 상기 하부 절연막(110)은 산화막으로 형성될 수 있다. 상기 하부 절연막(110)을 패터닝하여 콘택홀(112)을 형성한다. 그리고, 상기 콘택홀(112) 내부가 채워지도록 반도체 기판(100) 전면에 도전막을 형성한 후 상기 도전막을 상기 절연막(102)이 노출될 때까지 평탄화시켜 상기 하부 전극(120)을 형성시킬 수 있다.
한편, 본 발명에 따른 상변화 기억 소자의 형성 방법은 상기 하부 전극(120)이 형성된 상기 반도체 기판(100)에 스위칭 소자(미도시됨)를 형성하는 단계를 더 포함할 수 있다. 예컨대, 상기 스위칭 소자를 형성하는 단계는 상기 하부 전극(120)에 접촉된 반도체 기판(100)에는 PN 다이오드가 형성시키는 단계를 포함할 수 있다. 또는, 상기 스위칭 소자를 형성하는 단계는 상기 하부 전극(120)에 접촉된 반도체 기판(100)에는 모스 트랜지스터의 소오스/드레인 영역을 형성시키는 단계를 포함할 수 있다. 상기 하부 전극(120)은 도전 물질, 예컨대, 도핑된 폴리실리콘, 금속(ex, 텅스텐 등), 도전성 금속질화물(ex, 질화티타늄 또는 질화탄탈늄 등) 및 금속실리사이드(ex, 텅스텐실리사이드 또는 티타늄실라시이드 등) 중 어느 하나를 포함하는 재질로 형성될 수 있다.
도 5b를 참조하면, 반도체 기판(100) 상에 상변화 물질막, 상부전극 형성막, 도전패턴 형성막, 하드마스크막 및 포토레지스트 패턴(164)을 차례로 형성할 수 있다. 그리고, 상기 포토레지스트 패턴(164)을 마스크로 사용하여 상기 하부 절연층(110)을 노출시키는 식각 공정을 수행할 수 있다. 이에 따라, 상기 반도체 기판(100) 상에는 차례로 적층된 상변화 패턴(130), 상부전극 패턴(140), 콘택도전 패턴(150) 및 하드마스크 패턴(162)을 구비하는 상변화 메모리 셀이 형성될 수 있다. 여기서, 상기 상변화 패턴(130), 상기 상부전극 패턴(140), 그리고 상기 콘택도전 패턴(150)은 하나의 패터닝 공정에 의해 동시에 형성되므로, 상기 상변화 패턴(130), 상기 상부전극 패턴(140) 및 상기 도전 패턴(150)의 측면들은 서로 공면을 이룰 수 있다. 상기 상변화 패턴(130)은 하부 절연막(110)에 형성된 하부 전극(120)에 전기적으로 접속될 수 있다. 상기 상변화 메모리 셀이 형성된 이후, 상기 포토레지스트 패턴(164)은 제거될 수 있다.
도 5c를 참조하면, 상변화 메모리 셀이 형성된 반도체 기판(100)의 전면에 캐핑막(172) 및 제1 층간절연막(174)을 차례로 형성시킬 수 있다. 상기 캐핑막(172)은 상기 반도체 기판(100) 상에 콘포말(confomal)하게 형성될 수 있다. 그리고, 하드마스크 패턴(162)이 노출되도록 상기 캐핑막(172)을 식각할 수 있다. 상기 캐핑막(172)은 식각하는 것은 상기 하드마스크 패턴(162)을 식각 정지막으로 사용하는 평탄화 공정을 사용하여 이루어질 수 있다.
도 5d를 참조하면, 노출된 하드마스크 패턴(도5c의 162)을 선택적으로 제거한다. 상기 하드마스크 패턴(162)은 상기 하드마스크 패턴(162)에 대해 식각선택성을 갖는 식각 레서피의 식각 공정을 수행하여 제거될 수 있다. 상기 식각 공정은 습식 식각 공정일 수 있다. 예컨대, 상기 식각 공정은 인산(H3PO4)을 사용하여 상기 하드마스크 패턴(162)을 제거시키는 공정일 수 있다.
상기 콘택도전 패턴(150)에 전기적으로 연결되는 배선 패턴(180)을 형성할 수 있다. 예컨대, 상기 트렌치(T)의 내부가 채워지도록 반도체 기판(110) 전면에 배선 형성막을 형성시킨 후 상기 배선 형성막을 패터닝하여 상기 배선 패턴(180)을 형성시킬 수 있다. 그 후, 상기 배선 패턴(180)이 형성된 반도체 기판(100) 전면에 제2 층간 절연막(176)을 형성할 수 있다.
상술한 바와 같이, 본 발명은 상변화 패턴(130), 상부전극 패턴(140) 및 콘택도전 패턴(150)을 하나의 패터닝 공정을 통해 동시에 형성시킬 수 있다. 이에 따라, 상기 상변화 패턴(130), 상기 상부전극 패턴(140) 및 상기 도전 패턴(150)의 측면들은 서로 공면을 이룰 수 있다. 이 경우, 상기 상변화 패턴(130) 및 상기 상부전극 패턴(140)을 별도의 식각 공정으로 수행하는 경우에 비해, 상기 상부전극 패턴(140) 형성을 위한 패터닝 공정시 상기 상변화 패턴(130)이 손상되는 현상을 방지할 수 있다. 또한, 본 발명은 한번의 패터닝 공정으로써 상기 상변화 패턴(130) 및 상기 상부전극 패턴(140)을 형성함으로써, 상변화 기억 소자의 공정 스텝 수를 감소시킬 수 있다.
이상의 상세한 설명은 본 발명을 예시하는 것이다. 또한 전술한 내용은 본 발명의 바람직한 실시 형태를 나타내고 설명하는 것에 불과하며, 본 발명은 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 즉, 본 명세서에 개시된 발명의 개념의 범위, 저술한 개시 내용과 균등한 범위 및/또는 당업계의 기술 또는 지식의 범위 내에서 변경 또는 수정이 가능하다. 전술한 실시예들은 본 발명을 실시하는데 있어 최선의 상태를 설명하기 위한 것이며, 본 발명과 같은 다른 발명을 이용하는데 당업계에 알려진 다른 상태로의 실시, 그리고 발명의 구체적인 적용 분야 및 용도에서 요구되는 다양한 변경도 가능하다. 따라서, 이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니다. 또한 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 한다.
도 1은 본 발명의 일 실시예에 따른 상변화 기억 소자를 보여주는 도면이다.
도 2는 도 1에 도시된 I-I'선을 따라 절단한 면을 보여주는 도면이다.
도 3은 본 발명의 변형예에 따른 상변화 기억 소자를 보여주는 도면이다.
도 4는 도 3에 도시된 II-II'선을 따라 절단한 면을 보여주는 도면이다.
도 5a 내지 도 5d는 본 발명에 따른 상변화 기억 소자의 형성 과정을 설명하기 위한 도면들이다.
*도면의 주요 부분에 대한 부호 설명*
100 : 반도체 기판
110 : 하부 절연층
120 : 하부 전극
130 : 상변화 패턴
140 : 상부전극 패턴
150 : 콘택도전 패턴
172 : 캐핑막
174 : 제1 층간절연막
176 : 제2 층간절연막
180 : 배선패턴

Claims (13)

  1. 하부 전극이 형성된 반도체 기판;
    상기 반도체 기판 상에서 상기 하부 전극에 전기적으로 연결되도록 배치된 상변화 패턴; 및
    상기 상변화 패턴 상에 차례로 적층된 상부전극 패턴 및 콘택도전 패턴을 포함하되,
    상기 상변화 패턴, 상기 상부전극 패턴 및 상기 콘택도전 패턴의 측면들은 서로 공면(coplanar)을 이루는 상변화 기억 소자.
  2. 제 1 항에 있어서,
    상기 상변화 패턴, 상기 상부전극 패턴 및 상기 콘택도전 패턴은 동일한 패터닝 공정을 수행하여 동시에 형성된 것을 포함하는 상변화 기억 소자.
  3. 제 1 항에 있어서,
    상기 콘택도전 패턴 상에서 상기 콘택도전 패턴에 전기적으로 연결되는 배선 패턴을 더 포함하되,
    상기 콘택도전 패턴은 상기 상부전극 패턴과 상기 배선 패턴을 전기적으로 연결하는 콘택 플러그로 사용되는 상변화 기억 소자.
  4. 제 1 항에 있어서,
    상기 상변화 패턴, 상기 상부전극 패턴 및 상기 도전 패턴의 측면들을 덮는 캐핑막을 더 포함하되,
    상기 캐핑막은 상기 상변화 패턴을 단열시키는 상변화 기억 소자.
  5. 제 1 항에 있어서,
    상기 상변화 패턴, 상기 상부전극 패턴 및 상기 도전 패턴의 측면을 감싸도록 상기 반도체 기판에 형성된 제1 층간절연막을 더 포함하되,
    상기 콘택도전 패턴의 상부면은 상기 제1 층간절연막의 상부면에 비해 낮은 높이를 갖는 상변화 기억 소자.
  6. 제 1 항에 있어서,
    상기 상변화 패턴, 상기 상부전극 패턴 및 상기 콘택도전 패턴은 기둥(pillar) 형상을 갖는 것을 포함하는 상변화 기억 소자.
  7. 제 1 항에 있어서,
    상기 콘택도전 패턴 상에서 일방향으로 연장되어 배치되며, 상기 콘택도전 패턴에 전기적으로 연결되는 배선 패턴을 더 포함하되,
    상기 하부 전극, 상기 상변화 패턴, 상기 상부전극패턴은 상기 배선 패턴을 가로지르는 라인(line) 형상으로 형성된 것을 포함하는 상변화 기억 소자.
  8. 반도체 기판 상에 하부 전극을 형성하는 것;
    상기 하부 전극이 형성된 상기 반도체 기판 전면에 상변화물질막, 상부전극막, 도전막, 하드마스크막을 차례로 형성하는 것;
    상기 하드마스크막, 상기 도전막, 상기 상부전극막, 상기 상변화물질막을 동시에 패터닝하여, 상기 반도체 기판 상에 차례로 적층된 상변화 패턴, 상부전극패턴, 도전패턴 및 하드마스크패턴을 구비하는 상변화 메모리 셀을 형성하는 것; 및
    상기 콘택도전 패턴에 전기적으로 연결되는 배선 패턴을 형성하는 것을 포함하는 상변화 기억 소자 형성 방법.
  9. 제 8 항에 있어서,
    상기 상변화 패턴, 상기 상부전극패턴 및 상기 도전패턴 각각의 측면은 서로 공면(coplanar)을 이루는 것을 포함하는 상변화 기억 소자 형성 방법.
  10. 제 8 항에 있어서,
    상기 도전패턴은 상기 상부전극 패턴과 상기 배선 패턴을 전기적으로 연결하는 콘택 플러그로 사용되는 상변화 기억 소자 형성 방법.
  11. 제 8 항에 있어서,
    노출된 상기 하드마스크 패턴을 제거하여, 상기 도전패턴을 노출시키는 트렌 치를 형성하는 것;
    상기 트렌치가 형성된 반도체 기판 전면에 금속물질막을 형성시키는 것; 및
    상기 금속물질막을 패터닝하여 상기 도전패턴 상에 전기적으로 접속되는 상기 배선패턴을 형성하는 것을 포함하는 상변화 기억 소자 형성 방법.
  12. 제 8 항에 있어서,
    상기 상변화 메모리 셀이 형성된 상기 반도체 기판 전면에 캐핑막을 콘포말하게 형성하는 것;
    상기 캐핑막이 형성된 상기 반도체 기판 전면에 층간절연막을 형성하는 것; 및
    상기 하드마스크 패턴이 노출되도록 상기 층간절연막 및 상기 캐핑막을 식각하는 것을 더 포함하는 것을 포함하는 상변화 기억 소자 형성 방법.
  13. 제 12 항에 있어서,
    상기 층간절연막 및 상기 캐핑막을 식각하는 것은 상기 하드마스크 패턴을 식각정지막으로 사용하는 평탄화 공정을 사용하여 이루어지는 것을 포함하는 상변화 기억 소자 형성 방법.
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