KR20110130865A - 3차원 스택 구조를 갖는 상변화 메모리 장치 - Google Patents

3차원 스택 구조를 갖는 상변화 메모리 장치 Download PDF

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Abstract

상변화 메모리 장치는 반도체 기판, 상기 반도체 기판상의 일 방향으로 연장되는 워드 라인 구조체, 및 상기 워드 라인 구조체의 양 측벽 각각으로부터 상호 평행하게 연장되는 하나 또는 그 이상의 상변화 구조체를 포함하며, 상기 상변화 구조체는 상기 워드 라인과 측벽과 콘택되는 스위칭 소자, 상기 스위칭 소자의 측부에 형성되는 가열 전극, 및 상기 가열 전극과 콘택되는 상변화 패턴으로 구성되는 상변화 메모리 셀을 포함한다.

Description

3차원 스택 구조를 갖는 상변화 메모리 장치{Phase Change Memory Having 3 Dimension Stack Structure}
본 발명은 상변화 메모리 장치에 관한 것으로, 보다 구체적으로는 3차원 스택 구조를 갖는 상변화 메모리 장치에 관한 것이다.
비휘발성 메모리 소자 중 하나인 상변화 메모리 소자는 온도에 따라 저항이 변화되는 상변화 물질을 포함한다. 상변화 물질로는 대표적으로 게르마늄(Ge), 안티몬(Sb) 및 텔루륨(Te)을 포함하는 칼코게나이드(chalcogenide) 물질이 있으며, 이러한 상변화 물질은 온도에 따라, 비정질 상태 및 결정질 상태로 변화되어, 리셋(reset) 또는 논리 "1" 및 셋(set) 또는 논리 "0"을 정의한다.
상변화 메모리 소자는 디램과 마찬가지로 워드 라인 및 비트 라인에 의해 한정되는 복수의 메모리 셀은 상변화 물질로 구성된 가변 저항 및 가변 저항을 선택적으로 구동시키기 위한 스위칭 소자로 구성될 수 있다.
상변화 메모리 소자의 워드 라인은 반도체 기판내의 접합 영역 형태로 제공되고, 비트 라인은 배선 형태로 제공되며, 스위칭 소자로는 다이오드 또는 모스 트랜지스터가 이용될 수 있다.
이와 같은 상변화 메모리 장치 역시, 집적 밀도 개선이 최우선 과제이며, 칩 면적을 줄이기 위한 연구가 계속되고 있다. 하지만, 노광원의 한계로 인해, 최소 선폭(minimum feature size)을 줄이는 데 한계에 봉착하였다.
본 발명은 집적 밀도를 개선할 수 있는 상변화 메모리 장치를 제공하는 것이다.
본 발명의 일 실시예에 따른 상변화 메모리 장치는 반도체 기판, 상기 반도체 기판상의 일 방향으로 연장되는 워드 라인 구조체, 및 상기 워드 라인 구조체의 양 측벽 각각으로부터 상호 평행하게 연장되는 하나 또는 그 이상의 상변화 구조체를 포함하며, 상기 상변화 구조체는 상기 워드 라인과 측벽과 콘택되는 스위칭 소자, 상기 스위칭 소자의 측부에 형성되는 가열 전극, 및 상기 가열 전극과 콘택되는 상변화 패턴으로 구성되는 상변화 메모리 셀을 포함한다.
또한, 본 발명의 다른 실시예에 따른 상변화 메모리 장치는 반도체 기판, 상기 반도체 기판상에 층간 절연막을 사이에 두고 적층된 복수 개의 워드 라인을 포함하는 워드 라인 구조체, 상기 워드 라인들의 양측벽 각각으로부터 상기 반도체 기판과 평행하는 방향으로 연장되는 복수의 상변화 구조체, 및 상기 상변화 구조체 상부에 배치되며 상기 상변화 구조체의 연장 방향과 대각선을 이루는 방향으로 연장되는 비트 라인을 포함한다.
상기 각각의 상변화 구조체는 상부 전극을 포함하고, 상기 비트 라인은 상기 워드 라인 구조체의 일측벽에서 연장되는 어느 하나의 상변화 구조체의 상부 전극 및 상기 워드 라인 구조체의 타측벽에서 연장되며 상기 어느 하나의 상변화 구조체와 일직선상에 놓여지지 않은 다른 상변화 구조체의 상부 전극과 연결되도록 사선형태로 배치된다.
본 발명에 따르면, 상변화 메모리 장치는 상변화 메모리 셀을 구성하는 스위칭 다이오드 및 상변화 패턴이 기판과 평행하는 라인 형태로 연장되며, 이러한 라인 형태의 상변화 메모리 셀이 복수개가 적층되어 구성되므로, 한정된 면적에 복수의 상변화 메모리 셀을 집적시킬 수 있다.
또한, 본 발명의 상변화 메모리 장치는 워드 라인을 중심으로 양측 방향을 향해 스위칭 다이오드(D1,D2)들이 연장됨에 따라, 단위 메모리 셀을 기준으로 볼 때, 하나의 워드 라인이 두 개의 스위칭 다이오드를 제어하게 된다. 이에 따라, 셀 밀집도를 보다 개선할 수 있다.
도 1 내지 도 11은 본 발명의 실시예에 따른 상변화 메모리 장치의 단위 메모리 영역을 보여주는 공정별 사시도, 및
도 12는 본 발명의 실시예에 따른 복수의 단위 메모리 영역을 보여주는 상변화 메모리 장치의 사시도이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명하도록 한다.
먼저, 도 1을 참조하면, 반도체 기판(100) 상부에 제 1 층간 절연막(115), 제 1 도전막(120), 제 2 층간 절연막(125), 제 2 도전막(130) 및 제 3 층간 절연막(135)을 순차적으로 증착한다. 제 1 도전막(120) 및 제 2 도전막(130)은 워드 라인의 역할을 하는 물질로서, 예를 들어, 텅스텐과 같은 금속막이 이용될 수 있고, 각각 동일한 두께로 형성될 수 있다.
도 2를 참조하면, 제 3 층간 절연막(135) 상부에 마스크 패턴(도시되지 않음)을 형성한 다음, 상기 마스크 패턴의 형태로 제 3 층간 절연막(135), 제 2 도전막(130), 제 2 층간 절연막(125), 제 1 도전막(120) 및 제 1 층간 절연막(115)을 순차적으로 식각하여, 스택 패턴(S)을 한정한다. 이때, 스택 패턴(S)이 위치하는 부분은 복수개의 메모리 셀들이 밀집 배치되는 단위 메모리 영역이 된다. 본 도면에서는 설명의 편의를 위해 생략하였지만, 상기한 스택 패턴(S)들이 매트릭스 단위로 복수개 배치되어, 셀 어레이(도시되지 않음)을 구성한다.
이어서, 상기 마스크 패턴을 공지의 방식으로 제거한다. 노출된 제 1 및 제 2 도전막(120,130)의 측벽면을 소정 길이(폭)만큼 식각하여, 상기 제 1 및 제 2 워드라인(121,131)을 한정한다. 이때, 제 1 및 제 2 워드 라인(121,131)은 스택 패턴(S1)의 중앙에 위치된다. 도면 부호 h1 및 h2는 제 1 및 제 2 도전막(120,130)이 제거된 공간에 형성되는 수평홀을 지시한다.
도 3을 참조하면, 수평홀(h1,h2) 각각에 쇼트키 다이오드층(140)을 형성한다. 쇼트키 다이오드층(140)은 제 1 및 제 2 워드 라인(121,131)과 콘택되도록 상기 수평홀(h1,h2) 내부에 각각 형성된다. 이에 따라, 쇼트키 다이오드층(140)은 라인 형상을 갖게 된다. 이러한 쇼트키 다이오드층(140)은 n형의 폴리실리콘층(142) 및 p형의 폴리실리콘층(144)으로 구성된다. 상기 n형의 폴리실리콘층(142) 및 p형의 폴리실리콘층(144) 각각은 증착 및 에치백 공정에 의해 각각 형성될 수 있다. 상기 쇼트키 다이오드층(140)의 노출면에 측부 표면에 오믹 콘택층(145)을 형성한다. 이때, 오믹 콘택층(145)은 상기 쇼트키 다이오드층(140)의 측벽면에 전이 금속막(도시되지 않음)을 형성한 후, 선택적 열처리 방식에 의해 형성될 수 있다. 혹은 오믹 콘택층(145) 자체를 증착할 수도 있다.
도 4에 도시된 바와 같이, 수평홀(h1,h2)의 내측 표면을 따라 가열 전극용 도전층을 증착한 다음, 수평 홀(h1,h2)의 내부에만 잔류할 수 있도록 상기 가열 전극용 도전층을 에치백하여, 상기 오믹 콘택층(145) 및 수평 홀(h1,h2)의 표면에 가열 전극(150)을 형성한다.
도 5에 도시된 바와 같이, 반도체 기판(100) 결과물이 균일한 높이를 가질 수 있도록 제 1 평탄화막(155)을 형성한다.
도 6을 참조하면, 라인 형태로 연장된 쇼트키 다이오드층(140)을 메모리셀 단위로 분리하기 위하여, 쇼트키 다이오드층(140)내에 적어도 하나의 라인 홈(160)을 형성한다. 이에 따라, 쇼트키 다이오드층(140)은 상기 제 1 및 제 2 워드 라인(121,131)을 기준으로 양방향으로 연장되는 복수의 라인 구조물(L1,L2,L3,L4)이 형성된다. 각각의 라인 구조물(L1,L2,L3,L4)은 각각 상하로 적층된 복수의 쇼트키 다이오드(D1,D2)를 포함할 수 있다. 다음, 제 1 평탄화막(155)을 습식 식각 용액에 딥핑(dipping)하여 제거한다. 이에 따라, 하나의 워드 라인은 양방향으로 분기된 복수개의 쇼트기 다이오드를 제어하게 된다. 즉, 예를 들어, 제 1 워드 라인(121)의 경우, 제 1 내지 제 4 라인 구조물(L1,L2,L3,L4)을 구성하는 제 1 쇼트키 다이오드들(D1)들을 모두 제어하게 된다.
도 7에 도시된 바와 같이, 수평홀(h1,h2)이 매립되도록 반도체 기판(100) 결과물 상부에 상변화 물질막을 소정 두께로 증착한 다음, 제 1 내지 제 3 층간 절연막(115,125,135)이 노출되도록 에치백하여, 상기 가열 전극(150)으로 둘러싸여진 수평홀(h1,h2) 내부의 공간에 상변화 패턴(165)을 형성한다. 상기 상변화 패턴(165)의 일측 표면은 외부로 노출되고 그외의 표면은 상기 가열 전극(150)으로 감싸진다. 여기서, 하나의 수평홀(h1 또는 h2)에 형성되는 스위칭 소자(D1 또는 D2), 오믹 콘택층(140), 가열 전극(150) 및 상변화 패턴(165)을 상변화 메모리 셀이라 통칭할 것이고, 상기 상변화 메모리 셀들이 적층되어 구성되는 상기 라인 구조물(L1,L2)을 상변화 구조체라 칭할 것이다.
다음, 도 8에 도시된 바와 같이, 반도체 기판(100) 결과물 표면을 따라 상부 전극용 도전층(170)을 소정 두께로 증착한 다음, 상기 라인 구조물(L1,L2,L3,L4)의 상부, 측부 및 상기 라인 홈(160) 내부에 위치할 수 있도록 상기 도전층(170)을 에치백한다.
다음, 상부 전극용 도전층(170)이 형성된 반도체 기판(100) 결과물 상부에 소자 분리용 절연막(175)을 증착한 후, 상기 소자 분리용 절연막(175)이 상기 상부 전극용 도전층(170) 상에 소정 두께만큼 잔류되도록 평탄화한다. 이에 따라, 반도체 기판(100) 결과물은 평탄화된 표면을 갖게 된다.
도 9를 참조하면, 상부 전극용 도전층(170)이 노드 분리될 수 있도록, 상기 상부 전극용 도전층(170) 및 소자 분리용 절연막(175)을 상기 상변화 구조체(L1,L2,L3,L4)의 형태로 추가 패터닝한다. 이에 따라, 각 상변화 구조체(L1,L2,L3,L4)별로 상부 전극(171)이 형성된다. 여기서, L1',L2',L3',L4'는 상부 전극(171)이 측벽에 형성된 상변화 구조체를 지시한다.
도 10을 참조하면, 반도체 기판(100) 결과물 상부에 제 2 평탄화막(177)을 증착한 다음, 최상부의 층간 절연막, 즉 제 3 층간 절연막(135)이 노출되도록 상기 제 3 평탄화막, 소자 분리용 절연막(175) 및 상부 전극용 도전층(170)을 화학적 기계적 연마한다. 상기 제 2 평탄화막(177)은 상기 화학적 기계적 연마를 진행하기 위하여 제공되는 막으로서, 상기 상변화 구조체(L1',L2',L3', L4') 사이에 잔류될 수 있다. 상기 화학적 기계적 연마에 따라, 상기 상부 전극(171)이 외부로 노출된다.
도 11에 도시된 바와 같이, 결과물 상부에 금속막을 증착한 다음, 상기 상변화 구조체(L1',L2',L3',L4') 상부에, 비트 라인(180)을 형성한다. 본 실시예의 비트 라인(180)은 상부 전극(171)과 전기적으로 연결되면서, 대각선 형태로 연장된다. 예를 들어, 제 1 상변화 구조체(L1') 상부의 비트 라인(180, 이하, 제 1 비트 라인)은 제 4 상변화 구조체(L4')의 상부 전극(171)과 콘택될 수 있도록 연장된다.
나아가, 도 12에 도시된 바와 같이, 복수의 메모리 영역이 구비되는 경우, 제 1 메모리 영역(210)의 제 1 상변화 구조체(L1')와 연결되는 비트 라인(180)은 제 1 메모리 영역(100)의 제 4 상변화 구조체(L4'), 제 2 메모리 영역(220)의 제 2 상변화 구조체(L2') 및 제 4 메모리 영역(240)의 제 3 상변화 구조체(L3')와 연결되도록 사선방향으로 연장된다. 미설명 부호 230은 제 3 메모리 영역을 지시한다.
계속해서, 도 11 및 도 12에 도시된 바와 같이, 제 3 층간 절연막(135), 제 2 워드 라인(131) 및 제 2 층간 절연막(125)의 일측 가장자리 영역을 식각하여, 제 1 워드 라인(121, 최하단의 워드 라인)의 일 부분을 노출시킨다. 연이어, 제 3 층간 절연막(135)의 일측 가장자리 영역을 더 식각하여, 제 2 워드 라인(131)의 일 부분을 노출시킨다. 이러한 식각을 통하여, 제 1 및 제 2 워드 라인(121,131)의 일측 가장자리부는 계단형 구조(도시되지 않음)를 갖게 된다. 그 후, 반도체 기판(100) 결과물 상부에 금속간 절연막(도시되지 않음)을 형성한 다음, 계단 형태를 갖는 상기 제 2 및 제 1 워드 라인(131,121)이 노출되도록 상기 금속간 절연막을 식각하여 콘택홀(도시되지 않음)을 형성한다. 다음, 상기 콘택홀 내부에 도전층을 매립시켜 콘택 플러그(185)를 형성한다음, 상기 콘택 플러그(185)와 콘택되면서, 상기 비트 라인(180)과 직교하도록 워드 라인 배선(190)을 형성한다.
이와 같은 본 발명의 상변화 메모리 장치는 상변화 메모리 셀을 구성하는 스위칭 다이오드(D1,D2) 및 상변화 패턴(165)이 수평 방향으로 라인 형태로 연장되며, 이러한 라인 형태의 상변화 메모리 셀이 복수개가 적층되어 구성되므로, 한정된 면적에 복수의 상변화 메모리 셀을 집적시킬 수 있다.
또한, 본 발명의 상변화 메모리 장치는 워드 라인을 중심으로 양측 방향을 향해 스위칭 다이오드(D1,D2)들이 연장됨에 따라, 단위 메모리 셀을 기준으로 볼 때, 하나의 워드 라인이 두 개의 스위칭 다이오드를 제어하게 된다. 이에 따라, 셀 밀집도를 보다 개선할 수 있다.
본 발명은 상기한 실시예에 한정되는 것은 아니다.
예를 들어, 본 실시예에서는 설명의 편의를 위해 2층의 워드 라인을 형성하는 예에 대해 설명하였지만, 여기에 국한되지 않고, 공정 조건이 허용할 수 있는 범위내에서 가능한 많은 수의 워드 라인이 적층될 수 있다.
아울러, 본 실시예에서는 두 개의 라인 구조물에 대해 설명하고 있지만, 여기에 한정되지 않고, 일정 방향으로 연장되는 워드 라인(121,131)에 대해 복수개의 라인 구조물이 연장될 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
100 : 반도체 기판 121,131 : 워드 라인
150 : 가열 전극 165 : 상변화 패턴
171 : 상부 전극 180 : 비트 라인

Claims (20)

  1. 반도체 기판;
    상기 반도체 기판상의 일 방향으로 연장되는 워드 라인 구조체; 및
    상기 워드 라인 구조체의 양 측벽 각각으로부터 상호 평행하게 연장되는 하나 또는 그 이상의 상변화 구조체를 포함하며,
    상기 상변화 구조체는 상기 워드 라인과 측벽과 콘택되는 스위칭 소자, 상기 스위칭 소자의 측부에 형성되는 가열 전극, 및 상기 가열 전극과 콘택되는 상변화 패턴으로 구성되는 상변화 메모리 셀을 포함하는 상변화 메모리 장치.
  2. 제 1 항에 있어서,
    상기 워드 라인 구조체는 복수 개의 워드 라인이 층간 절연막을 사이에 두고 적층 배치되는 상변화 메모리 장치.
  3. 제 2 항에 있어서,
    상기 상변화 구조체는 상기 워드 라인이 적층된 수에 대응되는 수만큼의 상기 상변화 메모리 셀이 상기 층간 절연막을 사이에 두고 적층되어 구성되는 상변화 메모리 장치.
  4. 제 1 항에 있어서,
    상기 상변화 구조체 일측벽에 형성되는 상부 전극을 더 포함하는 상변화 메모리 장치.
  5. 제 4 항에 있어서,
    상기 상변화 구조체의 상부에 형성되며, 상기 상부 전극과 콘택되도록 연장되는 비트 라인을 더 포함하는 상변화 메모리 장치.
  6. 제 5 항에 있어서,
    상기 비트 라인은 상기 상변화 구조체에 대해 대각선 형태로 연장되는 상변화 메모리 장치.
  7. 제 5 항에 있어서,
    상기 비트 라인 상부에 상기 비트 라인과 전기적으로 절연되도록 형성되며, 상기 워드 라인 구조체와 전기적으로 연결되도록 구성되는 워드 라인 배선을 더 포함하는 상변화 메모리 장치.
  8. 제 1 항에 있어서,
    상기 스위칭 소자는 쇼트키 다이오드인 상변화 메모리 장치.
  9. 제 1 항에 있어서,
    상기 스위칭 소자와 상기 가열 전극 사이에 오믹 콘택층이 더 형성되어 있는 상변화 메모리 장치.
  10. 제 9 항에 있어서,
    상기 가열 전극은 상기 상변화 패턴의 상하부 및 상기 오믹 콘택층과 콘택되는 상변화 패턴의 타측벽을 피복하도록 구성되는 상변화 메모리 장치.
  11. 반도체 기판;
    상기 반도체 기판상에 층간 절연막을 사이에 두고 적층된 복수 개의 워드 라인을 포함하는 워드 라인 구조체;
    상기 워드 라인들의 양측벽 각각으로부터 상기 반도체 기판과 평행하는 방향으로 연장되는 복수의 상변화 구조체; 및
    상기 상변화 구조체 상부에 배치되며, 상기 상변화 구조체의 연장 방향과 대각선을 이루는 방향으로 연장되는 비트 라인을 포함하는 상변화 메모리 장치.
  12. 제 11 항에 있어서,
    상기 상변화 구조체 각각은 상기 적층된 워드 라인 측벽 각각으로 부터 연장되는 적층된 상변화 메모리 셀들을 포함하며,
    상기 적층된 상변화 메모리 셀들은 상기 층간 절연막을 사이에 절연되어 있는 상변화 메모리 장치.
  13. 제 12 항에 있어서,
    상기 상변화 메모리 셀은 상기 워드 라인 측벽과 전기적으로 연결되는 스위칭 소자,
    상기 스위칭 소자의 측벽에 위치되는 가열 전극; 및
    상기 가열 전극과 전기적으로 연결되는 상변화 패턴을 구비하는 상변화 메모리 장치.
  14. 제 11 항에 있어서,
    상기 워드 라인은 금속층을 포함하는 상변화 메모리 장치.
  15. 제 14 항에 있어서,
    상기 스위칭 소자는 쇼트키 다이오드인 상변화 메모리 장치.
  16. 제 15 항에 있어서,
    상기 쇼트키 다이오드와 상기 가열 전극 사이에 오믹 콘택층이 더 형성되는 상변화 메모리 장치.
  17. 제 16 항에 있어서,
    상기 가열 전극은 상기 상변화 패턴의 상 하부 및 상기 오믹 콘택층과 콘택되는 상기 상변화 패턴의 타측벽을 피복하도록 구성되는 상변화 메모리 장치.
  18. 제 11 항에 있어서,
    상기 복수의 상변화 구조체의 각 측부에 위치되며, 상기 비트 라인과 전기적으로 연결되는 상부 전극을 포함하는 상변화 메모리 장치.
  19. 제 18 항에 있어서,
    상기 비트 라인은 상기 워드 라인 구조체의 일측벽에서 연장되는 어느 하나의 상변화 구조체의 상부 전극 및 상기 워드 라인 구조체의 타측벽에서 연장되며 상기 어느 하나의 상변화 구조체와 일직선상에 놓여지지 않은 다른 상변화 구조체의 상부 전극과 연결되도록 사선형태로 배치되는 상변화 메모리 장치.
  20. 제 19 항에 있어서,
    상기 비트 라인 상부에 상기 비트 라인과 전기적으로 절연되도록 형성되며, 상기 워드 라인 구조체의 각 워드 라인들과 각각 전기적으로 연결되는 복수의 워드 라인 배선을 더 포함하는 상변화 메모리 장치.
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* Cited by examiner, † Cited by third party
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CN111969106A (zh) * 2020-08-17 2020-11-20 长江存储科技有限责任公司 一种相变存储器件及其制造方法

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