KR101434593B1 - 상변화 메모리 장치 및 그의 제조방법 - Google Patents

상변화 메모리 장치 및 그의 제조방법 Download PDF

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Abstract

본 발명은 상변화 메모리 장치 및 그의 제조방법에 관한 것으로, 본 발명에 따른 상변화 메모리 장치는 반도체 기판 상부에 형성된 제1하부전극구조물, 제1하부전극구조물 상부에 형성되는 제1상변화막, 제1상변화막의 양측벽을 감싸는 형태로 형성되는 제1상부전극 및 상변화막 상부에 형성되는 제2상부전극을 구비하는 제1상변화 메모리층을 포함할 수 있다.

Description

상변화 메모리 장치 및 그의 제조방법{PHASE-CHANGE RANDOM ACCESS MEMORY DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 상변화 메모리 장치에 관한 것으로, 보다 상세하게는 적층형 상변화 메모리 장치 및 그의 제조방법에 관한 것이다.
메모리 장치의 저전력화의 요구에 따라 비휘발성(non-volitile)이며 리프레쉬(refresh)가 필요없는 차세대 메모리 장치들이 연구되고 있다. 이러한 차세대 메모리 장치들 중 하나인 상변화 메모리 장치(Phase-change Random Access Memory: PRAM)는 칼코겐(chalcogenide) 화합물의 상전이(phase transition)에 의한 비정질(amorphous) 상태와 정질(crystal) 상태 사이의 저항의 차이를 이용하여 데이터를 저장한다.
이러한 상변화 메모리 장치는 상변화 물질이 포함된 단층 상변화 셀들로 구성되는 것이 일반적이긴 하나, 최근 들어, 메모리가 고집적화되고 고효율화 됨에 따라 적층형 상변화 메모리 장치의 필요성이 대두되고 있다.
도 1은 일반적인 적층형 상변화 메모리 장치의 구조를 나타내는 도면이다.
도 1을 참조하면, 일반적인 적층형 상변화 메모리 장치는 반도체 기판(110) 상부에 제1상변화층(120)이 형성되고, 상기 제1상변화층(120) 상부에 적층된 제2상변화층(130)을 포함한다. 이러한 제1상변화층(120)과 제2상변화층(130)은 워드라인 역할을 하는 워드라인영역(121) 상부에 절연막(122, 132), 절연막(122, 132) 상부에 형성되는 하부구조물(123, 133), 하부구조물(123, 133) 상부에 형성되는 상변화막(124, 134), 상변화막(124, 134)을 보호하기 위한 보호막(125, 135) 및 보호막(125, 135) 상부에 형성되는 상부구조물(126, 136)를 포함한다. 미설명부호인 140은 제1상변화층(120)과 제2상변화층(130)을 절연시키기 위한 층간절연막이다.
이와 같이 형성되는 일반적인 적층형 상변화 메모리 장치는 상변화막(124, 134)에 전류를 공급하기 위한 하부구조물(123, 133)과 상부구조물(126, 136)을 포함하기 때문에 상변화 메모리 장치의 높이가 증가하는 문제점이 있다.
이러한 상변화 메모리 장치의 높이 증가로 인해 기판의 스트레스 변이가 높아져 기판의 휘어짐을 유발하는 문제점이 있다.
또한, 상변화 메모리 셀의 적층을 위한 하부구조물(123, 133)과 상부구조물(126, 136)의 반복 패턴 형성으로 인해 공정의 번거로움을 향상시킬 수 있다.
본 발명의 실시예는 하부구조물과 상부구조물의 구조를 개선하여 보다 안정적인 적층형 상변화 메모리 장치를 형성할 수 있도록 하는 상변화 메모리 장치 및 그의 제조방법에 관한 것이다.
본 발명의 일실시예에 따른 상변화 메모리 장치는 반도체 기판 상부에 형성된 제1하부전극구조물, 상기 제1하부전극구조물 상부에 형성되는 제1상변화막, 상기 제1상변화막의 양측벽을 감싸는 형태로 형성되는 제1상부전극 및 상기 상변화막 상부에 형성되는 제2상부전극을 구비하는 제1상변화 메모리층을 포함할 수 있다.
본 발명의 일실시예에 따른 상변화 메모리 장치의 제조방법은 하부전극구조물이 형성된 반도체 기판을 제공하는 단계, 상기 반도체 기판 상부에 상기 하부전극구조물의 표면이 노출되도록 형성된 복수 개의 홀을 포함하는 층간절연막을 형성하는 단계, 상기 복수 개의 홀의 측벽에 제1상부전극을 형성하는 단계, 상기 복수 개의 홀이 매립되도록 상변화 물질을 증착한 후 패터닝하여 상변화막을 형성하는 단계 및 상기 상변화막과 상기 제1상부전극이 형성된 층간절연막 상부에 제2상부전극을 형성하는 단계를 포함할 수 있다.
본 발명의 다른 실시예에 따른 상변화 메모리 장치는 반도체 기판, 상기 반도체 기판 상부에 적층되는 제1상변화 메모리층, 상기 제1상변화 메모리층 상부에 적층되는 제2상변화 메모리층 및 상기 제1상변화 메모리층과 상기 제2상변화 메모리층 사이에 형성되어 상기 제1상변화 메모리층과 상기 제2상변화 메모리층과 연결되는 워드라인영역을 포함할 수 있다.
본 발명의 다른 실시예에 따른 상변화 메모리 장치의 제조방법은 반도체 기판을 제공하는 단계, 상기 반도체 기판 상부에 제1상변화 메모리층을 형성하는 단계, 상기 제1상변화 메모리층 상부에 워드라인영역을 형성하는 단계 및 상기 워드라인영역 상부에 제2상변화 메모리층을 형성하는 단계를 포함할 수 있다.
본 발명의 또다른 실시예에 따른 상변화 메모리 장치는 반도체 기판, 상기 반도체 기판 상부에 적층되는 제1상변화 메모리층, 상기 제1상변화 메모리층 상부에 적층되는 제2상변화 메모리층 및 상기 제1상변화 메모리층과 상기 제2상변화 메모리층 사이에 형성되어 상기 제1상변화 메모리층과 상기 제2상변화 메모리층과 연결되는 공통비트라인영역을 포함할 수 있다.
본 발명의 또다른 실시예에 따른 상변화 메모리 장치의 제조방법은 반도체 기판을 제공하는 단계, 상기 반도체 기판 상부에 제1상변화 메모리층을 형성하는 단계, 상기 제1상변화 메모리층 상부에 공통비트라인영역을 형성하는 단계 및 상기 공통비트라인영역 상부에 제2상변화 메모리층을 형성하는 단계를 포함할 수 있다.
본 기술은 상부구조물과 하부구조물의 구조를 개선하여 적층시 상변화 메모리 장치의 높이 증가를 방지할 수 있다.
본 기술은 적층형 상변화 메모리 장치의 구조를 변경하여 적층시 문제되던 기판의 변형을 방지할 수 있다.
본 기술은 적층형 상변화 메모리 장치의 제조방법을 개선하여 공정의 번거로움을 절감시킬 수 있다.
도 1은 일반적인 적층형 상변화 메모리 장치의 구조를 나타내는 도면이다.
도 2는 본 발명의 제1실시예에 따른 상변화 메모리 장치의 구조를 나타내는 도면이다.
도 3a 내지 도 3e는 제1실시예에 따른 상변화 메모리 장치의 제조방법을 나타내는 도면이다.
도 4는 본 발명의 제2실시예에 따른 상변화 메모리 장치의 구조를 나타내는 도면이다.
도 5a 내지 도 5h는 본 발명의 제2실시예에 따른 상변화 메모리 장치의 제조방법을 나타내는 도면이다.
도 6은 본 발명의 제3실시예에 따른 상변화 메모리 장치의 구조를 나타내는 도면이다.
도 7a 내지 도 7g는 본 발명의 제3실시예에 따른 상변화 메모리 장치의 제조방법을 나타내는 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 일실시예를 상세히 설명한다.
도 2는 본 발명의 제1실시예에 따른 상변화 메모리 장치의 구조를 나타내는 도면이다.
도 2를 참조하면, 본 발명의 제1실시예에 따른 상변화 메모리 장치는 반도체 기판(210) 상부에 제1상변화 메모리층(220)이 적층되고, 상기 제1상변화 메모리층(220) 상부에 제2상변화 메모리층(230)이 적층될 수 있다.
제1상변화 메모리층(220)과 제2상변화 메모리층(230) 각각은 반도체 기판(210) 또는 제1상변화 메모리층(220) 상부에 워드라인 역할을 하는 워드라인영역(221, 231), 상기 워드라인영역(221, 231) 상부에 스위칭 소자와 하부전극을 포함하여 형성되는 하부전극구조물(223, 233), 상기 하부전극구조물(223, 233) 상부에 형성되는 상변화막(225, 235), 상기 상변화막(225, 235)의 측벽에 형성되는 제1상부전극(226, 236), 상기 제1상부전극(226, 236)의 측벽에 셀간 열적 간섭을 방지하기 위해 형성되는 캡핑막(227, 237), 상기 상변화막(225, 235)과 제1상부전극(226, 236) 및 캡핑막(227, 237) 상부에 형성되는 제2상부전극(228, 238)을 포함할 수 있다. 여기서, 미설명부호인 222, 232과 224, 234은 각각 제1상변화 메모리층(220)과 제2상변화 메모리층(230)의 제1층간절연막과 제2층간절연막이고, 240는 상기 제1상변화 메모리층(220)과 제2상변화 메모리층(230)을 절연하기 위한 절연막이다.
도 3a 내지 도 3e는 본 발명의 제1실시예에 따른 상변화 메모리 장치의 제조방법에 대한 도면이다.
도 3a에 도시된 바와 같이, 반도체 기판(210)이 제공되고, 제공된 반도체 기판(210) 상부에 워드라인 역할을 하는 워드라인영역(221)을 형성한다. 이렇게 형성된 워드라인영역(221) 상부에 HDP(High Density Plasma) 방식 등을 이용하여 일정 높이의 제1층간절연막(222)을 증착한다. 이때, 제1층간절연막(222)은 다이오드와 같은 스위칭 소자와 하부전극을 형성하기 위한 복수 개의 홀을 포함한다.
이렇게 형성된 복수 개의 홀 내부에 스위칭 소자와 하부전극을 포함하는 하부전극구조물(223)을 형성하고, 상기 제1층간절연막(222)과 하부전극구조물(223) 상부에 제2층간절연막(224)을 증착한다.
제2층간절연막(224)에 상기 하부전극구조물(223)과 대응되는 위치에 상기 하부전극구조물(223)이 노출되도록 복수 개의 홀을 형성한 후, 상기 복수 개의 홀 내부가 매립되도록 캡핑 물질(227a)을 증착한다. 여기서, 제2층간절연막(224)에 형성되는 복수 개의 홀은 상기 하부전극구조물(223)의 두께보다 그 폭이 넓도록 형성되는 것이 바람직할 것이다. 또한, 상기 캡핑 물질(227a)은 상변화 과정 중 방출되는 열의 차단 및 흡수가 가능한 물질이어야 하기 때문에 상대적으로 밀도가 높은 산화물, 질화물, 비금속 및 금속 산화물이 바람직할 것이다. 이러한 캡핑 물질(227a)의 대표적인 예로 질화규소(SiN)를 이용할 수 있고, 상기 홀 내부에 캡핑 물질(227a)은 화학증착법, 물리증착법, 원자단위증착법, 액상코팅법 등을 이용하여 매립할 수 있다.
이후, 도 3b에 도시된 바와 같이, 상기 캡핑 물질(227a)을 식각하고 세정하여 상기 홀의 측벽에 캡핑막(227)을 형성한 후, 상기 홀이 매립되도록 제1상부전극 물질(226a)를 증착한다. 이때, 제1상부전극 물질(226a)은 질화티탄, 티탄, 텅스텐, 구리, 철 등의 금속계 물질로 이루어질 수 있고, 화학증착법, 물리증착법, 원자단위증착법 등을 이용하여 증착할 수 있다.
이후, 도 3c에 도시된 바와 같이, 상기 제1상부전극 물질(226a)을 식각하고 세정하여 상기 캡핑막(227)이 형성된 홀의 측벽에 제1상부전극(226)을 형성한다. 이때, 제1상부전극(226)은 상기 하부전극구조물(223)과 격리되도록 형성하는 것이 바람직할 것이다. 여기서, 제1상부전극(226)은 제1상부전극 물질(226a)을 매립하여 식각 및 세정 공정을 거쳐 형성하는 것으로 기술하였으나, 이에 한정되는 것은 아니고 제1상부전극(226)의 특성 향상을 위해 이온주입법, 열처리, 표면, 세정 방법을 이용하여 형성할 수도 있다.
이후, 상기 홀이 매립되도록 상변화 물질을 증착한 후 패터닝하여 상변화막(225)을 형성한다. 여기서, 상변화막(225)과 제1상부전극(225)의 결합력 증가를 위해 도시하지는 않았으나 상변화막(225)과 제1상부전극(226) 사이에 전기적 투과 특성 혹은 유전 특성이 있는 산화막을 추가로 형성할 수 있다.
이후, 도 3d에 도시된 바와 같이, 상기 상변화막(225), 제1상부전극(226) 및 캡핑막(227)이 형성된 제2층간절연막(224) 상부에 제2상부전극 물질을 증착하여 패터닝과 식각을 통해 금속배선화된 제2상부전극(228)을 형성한다. 이러한 제2상부전극(228)은 일종의 비트라인이라고도 할 수 있다. 여기서, 제2상부전극(228)은 상기 제1상부전극(226)과 동일한 물질로 형성할 수도 있고, 다른 금속 물질로 형성할 수 있다. 또한, 제2상부전극(228)과 제1상부전극(226)의 결합을 강화하고 일정한 전기적 특성을 유지하기 위해 금속간 화합물, 금속, 유전체 등의 물질을 더 증착할 수 있다. 이와 같은 방법을 통해 본 발명의 제1실시예에 따른 상변화 메모리 장치의 제1상변화 메모리층(220)을 형성한다.
이후, 도 3e에 도시된 바와 같이, 제1상변화 메모리층(220)상부에 제1상변화 메모리층(220)과 제2상변화 메모리층(230)을 절연시키기 위한 절연막(240)을 증착한 후, 도3a 내지 도 3d에서 설명한 바와 동일한 방법으로 제2상변화 메모리층(230)을 형성한다.
이와 같이 본 발명의 제1실시예에 따른 상변화 메모리 장치는 제1상부전극(226)을 상변화막(225)의 측벽에 형성함으로써 종래 상부전극(226)의 높이만큼 적층되는 높이를 줄일 수 있다.
이에 따라, 상변화 메모리 장치의 높이 증가로 인해 발생되는 기판의 변형을 방지할 수 있다.
도 4는 본 발명의 제2실시예에 따른 상변화 메모리 장치의 구조를 나타내는 도면이다.
도 4를 참조하면, 본 발명의 제2실시예에 따른 상변화 메모리 장치는 반도체 기판(410) 상부에 제1상변화 메모리층(420)이 적층되고, 제1상변화 메모리층(420) 상부에는 제2상변화 메모리층(440)이 적층되며, 제1상변화 메모리층(420)과 제2상변화 메모리층(440) 사이에 제1상변화 메모리층(420)과 제2상변화 메모리층(440)이 공통으로 연결된 공통워드라인영역(430)이 형성될 수 있다. 여기서, 제1상변화 메모리층(420)과 제2상변화 메모리층(440)은 공통워드라인영역(430)을 기준으로 서로 마주보는 형태로 적층될 수 있다. 즉, 제1상변화 메모리층(420)은 반도체 기판(410) 상부에 제2상부전극(421), 제2상부전극(421) 상부에 제1상부전극(424)과 캡핑막(425)이 측벽에 형성되는 상변화막(423), 상변화막(423) 상부에 스위칭 소자와 하부전극을 포함하는 하부전극구조물(427)의 순서로 형성되는 반면, 제2상변화 메모리층(440)은 공통워드라인영역(430) 상부에 하부전극구조물(442), 하부전극구조물(442) 상부에 제1상부전극(445)과 캡핑막(446)이 측벽에 형성되는 상변화막(444), 상변화막(444) 상부에 형성되는 제2상부전극(447)의 순서로 형성된다. 여기서, 미설명부호인 422, 426과 441, 443은 각각 제1상변화 메모리층(420)과 제2상변화 메모리층(440)의 제1층간절연막과 제2층간절연막이다.
도 5a 내지 도 5h는 본 발명의 제2실시예에 따른 상변화 메모리 장치의 제조방법을 나타내는 도면이다.
도 5a에 도시된 바와 같이, 반도체 기판(410)이 제공되고, 제공된 반도체 기판(410) 상부에 제2상부전극 물질을 증착하여 패터닝과 식각을 통해 금속배선화된 제2상부전극(421)을 형성한다. 여기서, 제2상부전극(421)은 후술할 제1상부전극(424)과 동일한 물질로 형성할 수도 있고, 다른 물질로 형성할 수도 있다. 이와 같은 제2상부전극(421) 상부에 HDP(High Density Plasma) 방식 등을 이용하여 일정 높이의 제1층간절연막(422)을 증착한다.
이와 같이 증착된 제1층간절연막(422)에 상변화막(423)을 형성하기 위한 복수 개의 홀을 형성한 후, 상기 홀 내부가 매립되도록 캡핑 물질(425a)을 증착한다. 여기서, 캡핑 물질(425a)은 상변화 과정 중 방출되는 열의 차단 및 흡수가 가능한 물질이어야 하기 때문에 상대적으로 밀도가 높은 산화물, 질화물, 비금속 및 금속 산화물이 바람직할 것이다. 이러한 캡핑 물질(425a)의 대표적인 예로 질화규소(SiN)를 이용할 수 있고, 상기 홀 내부에 캡핑 물질(425a)은 화학증착법, 물리증착법, 원자단위증착법, 액상코팅법 등을 이용하여 매립할 수 있다.
이후, 도 5b에 도시된 바와 같이, 상기 캡핑 물질(425a)을 식각하고 세정하여 상기 홀의 측벽에 캡핑막(425)을 형성한 후, 상기 홀이 매립되도록 제1상부전극 물질(424a)을 증착한다. 이때, 제1상부전극 물질(424a)은 질화티탄, 티탄, 텅스텐, 구리, 철 등의 금속계 물질로 이루어질 수 있고, 화학증착법, 물리증착법, 원자단위증착법 등을 이용하여 증착할 수 있다.
이후, 도 5c에 도시된 바와 같이, 상기 제1상부전극 물질(424a)을 식각하고 세정하여 상기 캡핑막(425)이 형성된 홀의 측벽에 제1상부전극(424)을 형성한다. 여기서, 제1상부전극(424)은 제1상부전극 물질(225a)을 매립하여 식각 및 세정 공정을 거쳐 형성하는 것으로 기술하였으나, 이에 한정되는 것은 아니고 제1상부전극(424)의 특성 향상을 위해 이온주입법, 열처리, 표면, 세정 방법을 이용하여 형성할 수도 있다.
이후, 상기 홀이 매립되도록 상변화 물질을 증착한 후 패터닝하여 상변화막(423)을 형성한다. 여기서, 상변화막(423)과 제1상부전극(424)의 결합력 증가를 위해 도시하지는 않았으나 상변화막(423)과 제1상부전극(424) 사이에 전기적 투과 특성 혹은 유전 특성이 있는 산화막을 추가로 형성할 수 있다.
이후, 도 5d에 도시된 바와 같이, 상기 상변화막(423), 제1상부전극(424) 및 캡핑막(425)이 형성된 제1층간절연막(422) 상부에 일정 높이를 갖는 제2층간절연막(426)을 증착한다.
이렇게 증착된 제2층간절연막(426)에 상기 상변화막(423)의 표면이 노출되도록 복수 개의 홀을 형성한 후, 상기 홀 내부에 스위칭 소자와 하부전극을 포함하는 하부전극구조물(427)을 형성한다. 이에 따라, 본 발명의 제2실시예에 따른 상변화 메모리 장치의 제1상변화 메모리층(420)이 완성된다.
이후, 도 5e에 도시된 바와 같이, 상기 제1상변화 메모리층(420) 상부에 공통워드라인영역(430)을 형성한다.
이후, 도 5f에 도시된 바와 같이, 공통워드라인영역(430) 상부에 제2상변화 메모리층(440)의 제1층간절연막(441)을 일정 높이를 갖도록 증착한 후, 상기 공통워드라인영역(430)의 표면이 노출되도록 상기 제1층간절연막(441)에 복수 개의 홀을 형성한다. 이렇게 형성된 복수 개의 홀 내부에는 스위칭 소자와 하부전극을 포함하는 하부전극구조물(442)를 형성한다.
이후, 도 5g에 도시된 바와 같이, 제2상변화 메모리층(440)의 하부전극구조물(442)이 형성된 제1층간절연막(441) 상부에 일정 높이를 갖는 제2층간절연막(443)을 증착한 후, 상기 제2층간절연막(443)에 상기 하부전극구조물(442)의 표면이 노출되도록 복수 개의 홀을 형성한다.
이렇게 형성된 복수 개의 홀 내부에, 도 5a 내지 도 5c에서 설명한 바와 같은 방법으로 상변화막(444), 제1상부전극(445) 및 캡핑막(446)을 형성한다. 여기서, 제1상부전극(445)은 상기 하부전극구조물(442)과 격리되도록 형성하는 것이 바람직할 것이다.
이후, 도 5h에 도시된 바와 같이, 상기 상변화막(444), 제1상부전극(445) 및 캡핑막(446)이 형성된 제2층간절연막(443) 상부에 제2상부전극 물질을 증착하여 패터닝과 식각을 통해 금속배선화된 제2상부전극(447)을 형성한다. 여기서, 제2상부전극(447)은 상기 제1상부전극(445)과 동일한 물질로 형성할 수도 있고, 다른 금속 물질로 형성할 수 있다. 또한, 제2상부전극(447)과 제1상부전극(445)의 결합을 강화하고 일정한 전기적 특성을 유지하기 위해 금속간 화합물, 금속, 유전체 등의 물질을 더 증착할 수 있다.
이와 같은 방법을 통해 본 발명의 제2실시예에 따른 상변화 메모리 장치의 제2상변화 메모리층(440)을 형성한다.
이와 같이 본 발명의 제2실시예에 따른 상변화 메모리 장치는 제1상변화 메모리층(420)과 제2상변화 메모리층(440)이 공통적으로 접속되는 공통워드라인영역(430)을 형성함으로써 상변화 메모리 장치의 높이 증가를 방지할 수 있다.
또한, 본 발명의 제2실시예에 따른 상변화 메모리 장치는 공통워드라인영역(430)과 패터닝이 필요없는 제2상부전극(421, 447)을 형성함으로써 공정을 보다 단순화시킬 수 있다.
도 6은 본 발명의 제3실시예에 따른 상변화 메모리 장치의 구조를 나타내는 도면이다.
도 6을 참조하면, 본 발명의 제3실시예에 따른 상변화 메모리 장치는 반도체 기판(610) 상부에 제1상변화 메모리층(620)이 적층되고, 제1상변화 메모리층(620) 상부에는 제2상변화 메모리층(640)이 적층되며, 제1상변화 메모리층(620)과 제2상변화 메모리층(640) 사이에 제1상변화 메모리층(620)과 제2상변화 메모리층(640)이 공통으로 연결된 공통비트라인영역(630)이 형성될 수 있다. 이러한 제1상변화 메모리층(620)과 상기 제2상변화 메모리층(640)은 공통비트라인(630)을 기준으로 서로 마주보는 형태로 적층된다.
본 발명의 제3실시예에 따른 상변화 메모리 장치의 제1상변화 메모리층(620)은 반도체 기판(610) 상부에 워드라인영역(621), 워드라인영역(621) 상부에 형성된 스위칭 소자와 하부전극을 포함하여 형성되는 하부전극구조물(623), 상기 하부전극구조물(623) 상부에 형성되는 상변화막(625), 상기 상변화막(625)의 측벽에 상변화시 셀간 열적 간섭을 방지하기 위해 형성되는 캡핑막(626), 상기 상변화막(625) 상부에 형성되는 상부전극(628)을 포함할 수 있다.
한편, 본 발명의 제3실시예에 따른 상변화 메모리 장치의 제2상변화 메모리층(640)은 공통비트라인영역(630) 상부에 상부전극(642), 상부전극(642) 상부에 상변화막(644), 상변화막(644)의 측벽에 상변화시 셀간 열적 간섭을 방지하기 위해 형성되는 캡핑막(645), 상기 상변화막(644) 상부에 형성되는 하부전극구조물(647), 상기 하부전극구조물(647) 상부에 형성되는 워드라인영역(648)을 포함할 수 있다.
여기서, 미설명부호인 622, 641과 624, 643 및 627, 646은 각각 제1상변화 메모리층(620)과 제2상변화 메모리층(640)의 제1층간절연막과 제2층간절연막 및 제3층간절연막이다.
도 7a 내지 도 7g는 본 발명의 제3실시예에 따른 상변화 메모리 장치의 제조방법을 나타내는 도면이다.
도 7a에 도시된 바와 같이, 워드라인영역(621)이 형성된 반도체 기판(610)이 제공되고, 상기 워드라인영역(621) 상부에 일정 높이의 제1층간절연막(622)을 증착한다. 이때, 제1층간절연막(622)은 다이오드와 같은 스위칭 소자와 하부전극을 형성하기 위한 복수 개의 홀을 포함한다.
이렇게 형성된 복수 개의 홀 내부에 스위칭 소자와 하부전극을 포함하는 하부전극구조물(623)을 형성하고, 상기 제1층간절연막(622)과 하부전극구조물(623) 상부에 제2층간절연막(624)을 증착한다.
제2층간절연막(624)에 상기 하부전극구조물(623)과 대응되는 위치에 상기 하부전극구조물(623)이 노출되도록 복수 개의 홀을 형성한 후, 상기 복수 개의 홀 내부가 매립되도록 캡핑 물질(626a)을 증착한다. 여기서, 제2층간절연막(624)에 형성되는 복수 개의 홀은 상기 하부전극구조물(623)의 두께보다 그 폭이 넓도록 형성되는 것이 바람직할 것이다. 또한, 상기 캡핑 물질(626a)은 상변화 과정 중 방출되는 열의 차단 및 흡수가 가능한 물질이어야 하기 때문에 상대적으로 밀도가 높은 산화물, 질화물, 비금속 및 금속 산화물이 바람직할 것이다. 이러한 캡핑 물질(626a)의 대표적인 예로 질화규소(SiN)를 이용할 수 있고, 상기 홀 내부에 캡핑 물질(626a)은 화학증착법, 물리증착법, 원자단위증착법, 액상코팅법 등을 이용하여 매립할 수 있다.
이후, 도 7b에 도시된 바와 같이, 상기 캡핑 물질(626a)을 식각하고 세정하여 상기 홀의 측벽에 캡핑막(626)을 형성한다. 이후, 상기 홀이 매립되도록 상변화 물질을 증착한 후 패터닝하여 상변화막(625)을 형성한다. 본 발명의 제3실시예에서는 캡핑막(626)을 형성한 후 상변화막(625)을 형성하는 것으로 기술하였으나, 이에 한정되는 것은 아니고, 상변화 물질을 먼저 증착하여 상변화막(625)을 형성한 후 상변화막(625)을 감싸는 형태로 캡핑막(626)을 형성할 수 있다.
이후, 도 7c에 도시된 바와 같이, 상기 상변화막(625)과 캡핑막(626)이 형성된 제2층간절연막(624) 상부에 일정 높이의 제3층간절연막(627)을 증착한 후, 상기 제3층간절연막(627)에 상변화막(625)의 상부 표면이 노출되도록 복수 개의 홀을 형성한다. 이렇게 형성된 복수 개의 홀 내부가 매립되도록 상부전극 물질을 증착한 후 패터닝하여 상부전극(628)을 형성한다. 이에 따라, 본 발명의 제3실시예에 따른 상변화 메모리 장치의 제1상변화 메모리층(620)이 완성된다.
이후, 도 7d에 도시된 바와 같이, 상기 제1상변화 메모리층(620) 상부에 공통비트라인영역(630)을 형성한다. 여기서, 공통비트라인영역(630)은 상기 제1상변화 메모리층(620)에 형성된 상부전극(628)과 동일한 물질을 증착하여 형성할 수도 있고, 다른 물질을 증착하여 형성할 수도 있다.
이후, 도 7e에 도시된 바와 같이, 공통비트라인영역(630) 상부에 제2상변화 메모리층(640)의 제1층간절연막(641)을 일정 높이를 갖도록 증착한 후, 상기 공통비트라인영역(630)의 표면이 노출되도록 상기 제1층간절연막(641)에 복수 개의 홀을 형성한다. 이렇게 형성된 복수 개의 홀 내부에는 상부전극 물질을 증착한 후 패터닝하여 상부전극(642)을 형성한다.
이후, 도 7f에 도시된 바와 같이, 제2상변화 메모리층(640)의 상부전극(642)이 형성된 제1층간절연막(641) 상부에 일정 높이를 갖는 제2층간절연막(643)을 증착한 후, 상기 제2층간절연막(643)에 상기 하부전극구조물(642)의 표면이 노출되도록 복수 개의 홀을 형성한다.
이렇게 형성된 복수 개의 홀 내부에, 도 7a 내지 도 7b에서 설명한 바와 같은 방법으로 상변화막(644) 및 캡핑막(645)을 형성한다.
이후, 도 7g에 도시된 바와 같이, 상기 상변화막(644) 및 캡핑막(645)이 형성된 제2층간절연막(443) 상부에 제3층간절연막(646)을 형성한 후, 상기 상변화막(644)이 노출되도록 복수 개의 홀을 형성한다.
이렇게 형성된 복수 개의 홀 내부에 스위칭 소자와 하부전극을 포함하는 하부전극구조물(647)을 형성한 후, 상기 하부전극구조물(647) 상부에 워드라인영역(648)을 형성하면 본 발명의 제3실시예에 따른 상변화 메모리 장치의 제2상변화 메모리층(640)이 완성된다.
이와 같이 본 발명의 제3실시예에 따른 상변화 메모리 장치는 제1상변화 메모리층(620)과 제2상변화 메모리층(640)이 공통적으로 접속되는 공통비트라인영역(630)을 형성함으로써 상변화 메모리 장치의 높이 증가를 방지할 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
210, 410, 610: 반도체 기판 220, 420, 620: 제1상변화 메모리층
430: 워드라인영역 230, 440, 640: 제2상변화 메모리층
630: 비트라인영역

Claims (39)

  1. 반도체 기판 상부에 형성된 제1하부전극구조물;
    상기 제1하부전극구조물 상부에 형성되는 제1상변화막;
    상기 제1상변화막의 양측벽을 감싸는 형태로 형성되는 제1상부전극; 및
    상기 제1상변화막 상부에 형성되는 제2상부전극;
    을 구비하는 제 1 상변화 메모리층을 포함하는 것을 특징으로 하는 상변화 메모리 장치.
  2. 제1항에 있어서, 상기 제1상부전극은,
    질화티탄, 티탄, 텅스텐, 구리 및 철 중 하나 이상의 물질로 이루어지는 상변화 메모리 장치.
  3. 제2항에 있어서, 상기 제1상부전극은,
    화학증착법, 물리증착법 및 원자단위증착법 중 어느 하나의 방법으로 형성되는 상변화 메모리 장치.
  4. 제3항에 있어서, 상기 제1상부전극과 상기 제2상부전극은,
    서로 동일한 물질로 형성되거나 서로 다른 물질로 형성되는 상변화 메모리 장치.
  5. 제1항에 있어서,
    상기 제1상변화막의 양측벽에 형성된 상기 제1상부전극의 측벽을 감싸도록 형성되는 캡핑막을 더 포함하는 상변화 메모리 장치.
  6. 제5항에 있어서, 상기 캡핑막은,
    열의 차단 및 흡수가 가능한 산화물, 질화물, 비금속 및 금속 산화물 중 하나 이상의 물질로 이루어지는 상변화 메모리 장치.
  7. 제 1 항에 있어서,
    상기 제 1 상변화 메모리층 상에 상기 제 1 상변화 메모리층과 절연되도록 형성되는 제 2 상변화 메모리층을 더 포함하는 상변화 메모리 장치.
  8. 제 7 항에 있어서,
    상기 제 2 상변화 메모리층은, 상기 제2상부전극 상에 상기 제2상부전극과 절연되도록 형성되는 제2하부전극구조물;
    상기 제2하부전극구조물 상부에 형성되는 제2상변화막;
    상기 제2상변화막의 양측벽을 감싸는 형태로 형성되는 제3상부전극; 및
    상기 제2상변화막 상부에 형성되는 제4상부전극;
    을 포함하는 것을 특징으로 하는 상변화 메모리 장치.
  9. 하부전극구조물이 형성된 반도체 기판을 제공하는 단계;
    상기 반도체 기판 상부에 상기 하부전극구조물의 표면이 노출되도록 형성된 복수 개의 홀을 포함하는 층간절연막을 형성하는 단계;
    상기 복수 개의 홀의 측벽에 제1상부전극을 형성하는 단계;
    상기 복수 개의 홀이 매립되도록 상변화 물질을 증착한 후 패터닝하여 상변화막을 형성하는 단계; 및
    상기 상변화막과 상기 제1상부전극이 형성된 층간절연막 상부에 제2상부전극을 형성하는 단계;
    를 포함하는 상변화 메모리 장치의 제조방법.
  10. 제9항에 있어서, 상기 층간절연막을 형성하는 단계 이후에,
    상기 복수 개의 홀이 매립되도록 캡핑 물질을 증착한 후 식각하여 상기 홀의 표면에 캡핑막을 형성하는 단계;
    를 더 포함하는 상변화 메모리 장치의 제조방법.
  11. 제9항에 있어서, 상기 제1상부전극은,
    질화티탄, 티탄, 텅스텐, 구리 및 철 중 하나 이상의 물질로 이루어지는 상변화 메모리 장치의 제조방법.
  12. 제11항에 있어서, 상기 제1상부전극은,
    화학증착법, 물리증착법 및 원자단위증착법 중 어느 하나의 방법으로 형성되는 상변화 메모리 장치의 제조방법.
  13. 제12항에 있어서, 상기 제1상부전극과 상기 제2상부전극은,
    서로 동일한 물질로 형성되거나 서로 다른 물질로 형성되는 상변화 메모리 장치의 제조방법.
  14. 반도체 기판;
    상기 반도체 기판 상부에 적층되는 제1상변화 메모리층;
    상기 제1상변화 메모리층 상부에 적층되는 제2상변화 메모리층; 및
    상기 제1상변화 메모리층과 상기 제2상변화 메모리층 사이에 형성되어 상기 제1상변화 메모리층과 상기 제2상변화 메모리층과 연결되는 공통워드라인영역;을 포함하고,
    상기 제1상변화 메모리층과 상기 제2상변화 메모리층은
    상기 공통워드라인영역을 기준으로 서로 마주보는 형태로 형성되는 상변화 메모리 장치.
  15. 삭제
  16. 제14항에 있어서, 상기 제1상변화 메모리층은,
    상기 반도체 기판 상부에 금속배선화되도록 형성되는 제2상부전극;
    상기 제2상부전극 상부에 형성되는 상변화막;
    상기 상변화막의 측벽에 형성되는 제1상부전극; 및
    상기 상변화막 상부에 형성되는 하부전극구조물;
    을 포함하는 상변화 메모리 장치.
  17. 제14항에 있어서, 상기 제2상변화 메모리층은,
    상기 공통워드라인영역 상부에 형성되는 하부전극구조물;
    상기 하부전극구조물 상부에 형성되는 상변화막;
    상기 상변화막의 측벽에 형성되는 제1상부전극; 및
    상기 상변화막 상부에 형성되는 형성되는 제2상부전극;
    을 포함하는 상변화 메모리 장치.
  18. 제16항 또는 제17항 중 어느 한 항에 있어서, 상기 제1상부전극은,
    질화티탄, 티탄, 텅스텐, 구리 및 철 중 하나 이상의 물질로 이루어지는 상변화 메모리 장치.
  19. 제18항에 있어서, 상기 제1상부전극은,
    화학증착법, 물리증착법 및 원자단위증착법 중 어느 하나의 방법으로 형성되는 상변화 메모리 장치.
  20. 제19항에 있어서, 상기 제1상부전극과 상기 제2상부전극은,
    서로 동일한 물질로 형성되거나 서로 다른 물질로 형성되는 상변화 메모리 장치.
  21. 제16항 또는 제17항 중 어느 한 항에 있어서,
    상기 상변화막의 양측벽에 형성된 상기 제1상부전극의 측벽을 감싸도록 형성되는 캡핑막을 더 포함하는 상변화 메모리 장치.
  22. 제21항에 있어서, 상기 캡핑막은,
    열의 차단 및 흡수가 가능한 산화물, 질화물, 비금속 및 금속 산화물 중 하나 이상의 물질로 이루어지는 상변화 메모리 장치.
  23. 반도체 기판을 제공하는 단계;
    상기 반도체 기판 상부에 상변화막 및 상기 상변화막의 측벽을 감싸도록 형성되는 상부전극을 포함하는 제1상변화 메모리층을 형성하는 단계;
    상기 제1상변화 메모리층 상부에 공통워드라인영역을 형성하는 단계; 및
    상기 공통워드라인영역 상부에 제2상변화 메모리층을 형성하는 단계;
    를 포함하는 상변화 메모리 장치의 제조방법.
  24. 제23항에 있어서, 상기 제1상변화 메모리층을 형성하는 단계는,
    상기 반도체 기판 상부에 제2상부전극 물질을 증착한 후 패터닝하여 제2상부전극을 형성하는 단계;
    상기 제2상부전극 상부에 상기 제2상부전극의 표면이 노출되도록 형성된 복수 개의 홀을 포함하는 제1층간절연막을 형성하는 단계;
    상기 제1층간절연막에 형성된 복수 개의 홀 내부에 제1상부전극 물질을 증착한 후 패터닝하여 상기 홀의 측벽에 제1상부전극을 형성하는 단계;
    상기 복수 개의 홀 내부가 매립되도록 상변화 물질을 증착한 후 패터닝하여 상기 상변화막을 형성하는 단계;
    상기 제1층간절연막 상부에 상기 상변화막의 표면이 노출되도록 하는 복수 개의 홀을 포함하는 제2층간절연막을 형성하는 단계; 및
    상기 제2층간절연막에 형성된 복수 개의 홀 내부에 스위칭 소자 물질과 하부전극 물질을 증착한 후 패터닝하여 하부전극구조물을 형성하는 단계;
    를 포함하는 상변화 메모리 장치의 제조방법.
  25. 제24항에 있어서, 상기 제1층간절연막을 형성하는 단계 이후에,
    상기 제1층간절연막에 형성된 복수 개의 홀 내부에 캡핑 물질을 증착한 후 패터닝하여 상기 복수 개의 홀 내부의 측벽에 캡핑막을 형성하는 단계;
    를 더 포함하는 상변화 메모리 장치의 제조방법.
  26. 제23항에 있어서, 상기 제2상변화 메모리층은,
    상기 공통워드라인영역 상부에 상기 워드라인영역의 표면이 노출되도록 하는 복수 개의 홀이 형성된 제1층간절연막을 형성하는 단계;
    상기 제1층간절연막에 형성된 복수 개의 홀 내부에 스위칭 소자 물질과 하부전극 물질을 증착한 후 패터닝하여 하부전극구조물을 형성하는 단계;
    상기 하부전극구조물이 형성된 상기 제1층간절연막 상부에 상기 하부전극구조물의 표면이 노출되도록 하는 복수 개의 홀을 포함하는 제2층간절연막을 형성하는 단계;
    상기 제2층간절연막에 형성된 복수 개의 홀 내부에 상부전극 물질을 증착한 후 패터닝하여 상기 복수 개의 홀의 측벽에 제1상부전극을 형성하는 단계;
    상기 제1상부전극이 측벽에 형성된 복수 개의 홀 내부가 매립되도록 상변화 물질을 증착한 후 패터닝하여 상기 상변화막을 형성하는 단계; 및
    상기 상변화막이 형성된 상기 제2층간절연막 상부에 제2상부전극 물질을 증착한 후 패터닝하여 제2상부전극을 형성하는 단계;
    를 포함하는 상변화 메모리 장치의 제조방법.
  27. 제26항에 있어서, 상기 제2층간절연막을 형성하는 단계 이후에,
    상기 제2층간절연막에 형성된 복수 개의 홀 내부에 캡핑 물질을 증착한 후 패터닝하여 상기 복수 개의 홀 내부의 측벽에 캡핑막을 형성하는 단계;
    를 더 포함하는 상변화 메모리 장치의 제조방법.
  28. 제24항 내지 제27항 중 어느 한 항에 있어서, 상기 제1상부전극은,
    질화티탄, 티탄, 텅스텐, 구리 및 철 중 하나 이상의 물질로 이루어지는 상변화 메모리 장치의 제조방법.
  29. 제28항에 있어서, 상기 제1상부전극은,
    화학증착법, 물리증착법 및 원자단위증착법 중 어느 하나의 방법으로 형성되는 상변화 메모리 장치의 제조방법.
  30. 제24항 내지 제27항 중 어느 한 항에 있어서, 상기 제1상부전극과 상기 제2상부전극은,
    서로 동일한 물질로 형성되거나 서로 다른 물질로 형성되는 상변화 메모리 장치의 제조방법.
  31. 반도체 기판;
    상기 반도체 기판 상부에 적층되는 제1상변화 메모리층;
    상기 제1상변화 메모리층 상부에 적층되는 제2상변화 메모리층; 및
    상기 제1상변화 메모리층과 상기 제2상변화 메모리층 사이에 형성되어 상기 제1상변화 메모리층과 상기 제2상변화 메모리층과 연결되는 공통비트라인영역;
    을 포함하는 상변화 메모리 장치.
  32. 제31항에 있어서, 상기 제1상변화 메모리층과 상기 제2상변화 메모리층은,
    상기 공통비트라인영역을 기준으로 서로 마주보는 형태로 형성되는 상변화 메모리 장치.
  33. 제32항에 있어서, 상기 제1상변화 메모리층은,
    상기 반도체 기판 상부에 형성되는 워드라인영역;
    상기 워드라인 영역 상부에 형성되는 하부전극구조물;
    상기 하부전극구조물 상부에 형성되는 상변화막; 및
    상기 상변화막 상부에 형성되는 형성되는 상부전극;
    을 포함하는 상변화 메모리 장치.
  34. 제33항에 있어서, 상기 제2상변화 메모리층은,
    상기 공통비트라인영역 상부에 형성되는 상부전극;
    상기 상부전극 상부에 형성되는 상변화막;
    상기 상변화막 상부에 형성되는 하부전극구조물; 및
    상기 하부전극구조물 상부에 형성되는 워드라인영역;
    을 포함하는 상변화 메모리 장치.
  35. 제33항 또는 제34항 중 어느 한 항에 있어서,
    상기 상변화막의 외부 양측벽을 감싸도록 형성되는 캡핑막을 더 포함하는 상변화 메모리 장치.
  36. 제35항에 있어서, 상기 캡핑막은,
    열의 차단 및 흡수가 가능한 산화물, 질화물, 비금속 및 금속 산화물 중 하나 이상의 물질로 이루어지는 상변화 메모리 장치.
  37. 반도체 기판을 제공하는 단계;
    상기 반도체 기판 상부에 제1상변화 메모리층을 형성하는 단계;
    상기 제1상변화 메모리층 상부에 공통비트라인영역을 형성하는 단계; 및
    상기 공통비트라인영역 상부에 제2상변화 메모리층을 형성하는 단계;
    를 포함하는 상변화 메모리 장치의 제조방법.
  38. 제37항에 있어서, 상기 제1상변화 메모리층은,
    상기 반도체 기판 상부에 워드라인영역을 형성하는 단계;
    상기 워드라인영역 상부에 복수 개의 홀이 형성된 제1층간절연막을 증착하는 단계;
    상기 제1층간절연막에 형성된 복수 개의 홀 내부에 스위칭 소자 물질과 하부전극 물질을 증착한 후 패터닝하여 하부전극구조물을 형성하는 단계;
    상기 하부전극구조물이 형성된 상기 제1층간절연막 상부에 상기 하부전극구조물의 표면이 노출되도록 하는 복수 개의 홀을 포함하는 제2층간절연막을 증착하는 단계;
    상기 제2층간절연막에 형성된 복수 개의 홀 내부에 캡핑 물질을 증착한 후 패터닝하여 상기 복수 개의 홀의 측벽에 캡핑막을 형성하는 단계;
    상기 캡핑막이 측벽에 형성된 복수 개의 홀 내부가 매립되도록 상변화 물질을 증착한 후 패터닝하여 상변화막을 형성하는 단계;
    상기 상변화막이 형성된 상기 제2층간절연막 상부에 상기 상변화막의 표면이 노출되도록 하는 복수 개의 홀을 갖는 제3층간절연막을 형성하는 단계; 및
    상기 제3층간절연막에 형성된 상기 복수 개의 홀 내부에 상부전극 물질을 증착한 후 패터닝하여 상부전극을 형성하는 단계;
    를 포함하는 상변화 메모리 장치의 제조방법.
  39. 제37항에 있어서, 상기 제2상변화 메모리층을 형성하는 단계는,
    상기 공통비트라인영역 상부에 상기 공통비트라인영역의 표면이 노출되도록 하는 복수 개의 홀을 포함하는 제1층간절연막을 형성하는 단계;
    상기 제1층간절연막에 형성된 복수 개의 홀 내부에 상부전극 물질을 증착한 후 패터닝하여 상부전극을 형성하는 단계;
    상기 상부전극이 형성된 상기 제1층간절연막 상부에 상기 상부전극의 표면이 노출되도록 하는 복수 개의 홀을 포함하는 제2층간절연막을 형성하는 단계;
    상기 제2층간절연막에 형성된 복수 개의 홀 내부에 캡핑 물질을 증착한 후 패터닝하여 상기 복수 개의 홀의 측벽에 캡핑막을 형성하는 단계;
    상기 캡핑막이 측벽에 형성된 복수 개의 홀 내부가 매립되도록 상변화 물질을 증착한 후 패터닝하여 상변화막을 형성하는 단계;
    상기 상변화막이 형성된 상기 제2층간절연막 상부에 상기 상변화막의 표면이 노출되도록 하는 복수 개의 홀을 갖는 제3층간절연막을 형성하는 단계;
    상기 제3층간절연막에 형성된 상기 복수 개의 홀 내부에 스위칭 소자 물질과 하부전극 물질을 증착한 후 패터닝하여 하부전극구조물을 형성하는 단계; 및
    상기 하부전극구조물 상부에 워드라인영역을 형성하는 단계;
    를 포함하는 상변화 메모리 장치의 제조방법.
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