KR101649087B1 - 반도체 구성물 및 메모리 셀을 형성하는 방법 - Google Patents

반도체 구성물 및 메모리 셀을 형성하는 방법 Download PDF

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Abstract

몇몇 실시형태는 유전 재료 위에 전기 전도성 재료를 포함하는 스택을 포함하는 반도체 구성물을 포함한다. 프로그램 가능한 재료 구조물은 스택의 측벽 표면을 따라 전기 전도성 재료 및 유전 재료 둘 다에 바로 맞대어 있다. 전극 재료는 스택의 전기 전도성 재료와 전기 커플링된다. 몇몇 실시형태는 프로그램 가능한 재료 플레이트가 전기 전도성 재료 및 유전 재료를 함유하는 스택의 측벽 표면을 따라 형성된 메모리 셀을 형성하는 방법을 포함한다.

Description

반도체 구성물 및 메모리 셀을 형성하는 방법{SEMICONDUCTOR CONSTRUCTIONS AND METHODS OF FORMING MEMORY CELLS}
반도체 구성물 및 메모리 셀을 형성하는 방법.
메모리는 일 유형의 집적 회로이고, 데이터를 분류하기 위한 전자 시스템에서 사용된다. 집적 메모리는 개별 메모리 셀의 하나 이상의 어레이에서 보통 제작된다. 메모리 셀은 적어도 2개의 상이한 선택 가능한 스테이트에서 메모리를 보유하거나 저장하도록 구성된다. 2진법 시스템에서, 스테이트는 "0" 또는 "1"로 고려된다. 다른 시스템에서, 적어도 몇몇의 개별 메모리 셀은 2개 초과의 레벨 또는 스테이트의 정보를 저장하도록 구성될 수 있다.
일 유형의 메모리는 상 변화 메모리(phase change memory: PCM)이다. 이러한 메모리는 프로그램 가능한 재료로서 상 변화 재료를 이용한다. PCM에서 이용될 수 있는 상 변화 재료의 예는 칼코게나이드(chalcogenide) 재료이다.
상 변화 재료는 적절한 자극의 인가를 통해 하나의 상으로부터 또 다른 상으로 가역적으로 변환한다. 각각의 상은 메모리 스테이트로서 사용될 수 있고, 따라서 개별 PCM 셀은 상 변화 재료의 2개의 유도성 상에 상응하는 2개의 선택 가능한 메모리 스테이트를 가질 수 있다.
상 변화 재료는 상 변화 재료의 엣지가 메모리 셀의 제작 동안 손상될 수 있다는 점에서 메모리 셀로 통합되기 어려울 수 있다. 따라서, 상 변화 재료를 메모리 셀로 통합하기에 적합한 새로운 구성 및 제작 방법을 개발하는 것이 바람직하다. 유사한 문제점이 다른 유형의 메모리에 발생할 수 있고, 따라서 새로운 구성 및 제작 방법이 상 변화 메모리 이외의 추가의 메모리로 확장되는 것이 바람직할 것이다.
도 1 내지 도 3은 예시적인 실시형태 방법의 프로세싱 단계에서의 구성물의 상면도 및 횡단면도이다. 도 2 및 도 3의 횡단면도는 각각 도 1의 라인 A-A 및 B-B를 따라 있다.
도 4 내지 도 6은 도 1 내지 도 3에 후속하는 예시적인 프로세싱 단계에서의 구성물의 상면도 및 횡단면도이다. 도 5 및 도 6의 횡단면도는 각각 도 4의 라인 A-A 및 B-B를 따라 있다.
도 7 내지 도 9는 도 4 내지 도 6에 후속하는 예시적인 프로세싱 단계에서의 구성물의 상면도 및 횡단면도이다. 도 8 및 도 9의 횡단면도는 각각 도 7의 라인 A-A 및 B-B를 따라 있다.
도 10 내지 도 12는 도 7 내지 도 9에 후속하는 예시적인 프로세싱 단계에서의 구성물의 상면도 및 횡단면도이다. 도 11 및 도 12의 횡단면도는 각각 도 10의 라인 A-A 및 B-B를 따라 있다.
도 13 내지 도 15는 도 10 내지 도 12에 후속하는 예시적인 프로세싱 단계에서의 구성물의 상면도 및 횡단면도이다. 도 14 및 도 15의 횡단면도는 각각 도 13의 라인 A-A 및 B-B를 따라 있다.
도 16 내지 도 18은 도 13 내지 도 15에 후속하는 예시적인 프로세싱 단계에서의 구성물의 상면도 및 횡단면도이다. 도 17 및 도 18의 횡단면도는 각각 도 16의 라인 A-A 및 B-B를 따라 있다.
도 19 내지 도 21은 도 16 내지 도 18에 후속하는 예시적인 프로세싱 단계에서의 구성물의 상면도 및 횡단면도이다. 도 20 및 도 21의 횡단면도는 각각 도 19의 라인 A-A 및 B-B를 따라 있다.
도 22 내지 도 24는 도 19 내지 도 21에 후속하는 예시적인 프로세싱 단계에서의 구성물의 상면도 및 횡단면도이다. 도 23 및 도 24의 횡단면도는 각각 도 22의 라인 A-A 및 B-B를 따라 있다.
도 25 내지 도 27은 도 22 내지 도 24에 후속하는 예시적인 프로세싱 단계에서의 구성물의 상면도 및 횡단면도이다. 도 26 및 도 27의 횡단면도는 각각 도 25의 라인 A-A 및 B-B를 따라 있다.
도 28 내지 도 30은 도 25 내지 도 27에 후속하는 예시적인 프로세싱 단계에서의 구성물의 상면도 및 횡단면도이다. 도 29 및 도 30의 횡단면도는 각각 도 28의 라인 A-A 및 B-B를 따라 있다.
도 31 내지 도 33은 도 28 내지 도 30에 후속하는 예시적인 프로세싱 단계에서의 구성물의 상면도 및 횡단면도이다. 도 32 및 도 33의 횡단면도는 각각 도 31의 라인 A-A 및 B-B를 따라 있다.
도 34 내지 도 36은 도 31 내지 도 33에 후속하는 예시적인 프로세싱 단계에서의 구성물의 상면도 및 횡단면도이다. 도 35 및 도 36의 횡단면도는 각각 도 34의 라인 A-A 및 B-B를 따라 있다.
도 37 내지 도 39는 또 다른 예시적인 실시형태에 따른 예시적인 프로세싱 단계에서의 구성물의 상면도 및 횡단면도이다. 도 38 및 도 39의 횡단면도는 각각 도 37의 라인 A-A 및 B-B를 따라 있다. 도 37 내지 도 39의 프로세싱 단계는 몇몇 실시형태에서의 도 10 내지 도 12의 것을 따를 수 있다.
도 40 내지 도 42는 도 37 내지 도 39에 후속하는 예시적인 프로세싱 단계에서의 구성물의 상면도 및 횡단면도이다. 도 41 및 도 42의 횡단면도는 각각 도 40의 라인 A-A 및 B-B를 따라 있다.
도 43 내지 도 45는 도 40 내지 도 42에 후속하는 예시적인 프로세싱 단계에서의 구성물의 상면도 및 횡단면도이다. 도 44 및 도 45의 횡단면도는 각각 도 43의 라인 A-A 및 B-B를 따라 있다.
도 46 내지 도 48은 도 43 내지 도 45에 후속하는 예시적인 프로세싱 단계에서의 구성물의 상면도 및 횡단면도이다. 도 47 및 도 48의 횡단면도는 각각 도 46의 라인 A-A 및 B-B를 따라 있다.
몇몇 실시형태는 메모리 셀에서의 프로그램 가능한 재료의 작용 구역의 최종 높이가 프로그램 가능한 재료의 실제 높이보다는 스택(stack)에서의 유전 재료의 두께에 의해 결정되는 메모리(예를 들어, 상 변화 메모리)를 제작하는 방법을 포함한다. 이러한 실시형태의 이점은 메모리 셀에서의 프로그램 가능한 재료의 작용 구역의 높이가 비교적 제어하기 어려울 수 있는 프로세스 단계(예를 들어, 프로그램 가능한 재료의 에치-백(etch-back)의 양)보다는 비교적 제어하기 쉬운 프로세스 단계(유전 재료의 두께)에 의해 설정될 수 있다는 점이다. 또 다른 이점은 프로그램 가능한 재료의 상부 엣지에 손상이 발생하는 경우, 이러한 손상이 프로그램 가능한 재료의 작용 구역으로부터 이격될 것이라는 점이다. 따라서, 메모리 셀의 성능 특징에 대한 이러한 손상의 부정적인 결과가 완화되거나 심지어 전체적으로 제거될 수 있다. 예시적인 실시형태가 도 1 내지 도 48을 참조하여 기재되어 있다.
도 1 내지 도 3을 참조하면, 반도체 구성물(10)의 부분이 예시적인 실시형태 제작 공정의 프로세스 단계로서 도식적으로 예시되어 있다. 도 1은 구성물의 상면도를 나타내고, 도 2 및 도 3은 각각 도 1의 라인 A-A 및 B-B를 따른 횡단면을 나타낸다.
구성물(10)은 p형 도핑된 구역(12)(몇몇 실시형태에서는 기판(12)이라 칭해지고, 쌍극성 접합형 트랜지스터의 일부인 구체적인 실시형태에서는 수집기 구역(12)이라 칭해질 수 있음), 및 상기 구역(12) 위의 다양한 도핑된 구역(14, 16, 18 및 20)을 포함한다. 구역(12, 14, 16 및 18)은 복수의 받침대(pedestal)(21)(이의 오직 일부만이 표시됨)로 패턴형성되고, 이러한 받침대는 개재하는 유전 재료(22)에 의해 서로 이격된다. 재료(22)는 대안적으로 전기 절연 재료라 칭해질 수 있고; 용어 "전기 절연 재료" 및 "유전 재료"는 서로 동의어이다. 재료(22)는 임의의 적합한 조성물 또는 조성물의 조합을 포함할 수 있고, 몇몇 실시형태에서 산소 함유 재료; 예를 들어, 이산화규소, 보로포스포실리케이트 유리(BPSG), 포스포실리케이트 유리(PSG) 등을 포함할 수 있다. 도핑된 구역(14, 16, 18 및 20)은 도핑된 반도체 재료, 예컨대 도핑된 규소에 상응한다.
구역(16 및 20)은 매우 도핑되고, 따라서 각각 n+ 도핑 및 p+ 도핑으로 표시된다. p형 도핑된 구역(12), n형 도핑된 구역(16) 및 p형 도핑된 구역(20)은 몇몇 실시형태에서 함께 pn 다이오드를 형성한다. 구역(14 및 18)은 약간 도핑되고, 이러한 다이오드의 성능을 개선하기 위해 경사 접합(graded junction)으로서 이용된다. 몇몇 실시형태에서, 구역(12, 16 및 20)은 쌍극성 접합형 트랜지스터의 구역일 수 있다.
전기 전도성 재료(24)는 다이오드의 상부를 따라 형성된다. 이러한 전기 전도성 재료는 임의의 적합한 조성물 또는 조성물의 조합을 포함할 수 있고; 몇몇 실시형태에서 금속 규화물(예를 들어, 규화코발트, 규화티탄, 규화니켈 등)을 포함할 수 있다. 이러한 전도성 재료는 몇몇 실시형태에서 도핑된 구역(20)의 상부 표면의 실리사이드화(silicidation)에 의해 형성될 수 있다. 전도성 재료(24)는 절연 재료(22)의 상부 표면과 실질적으로 공면인 상부 표면을 갖는 것으로 도시되어 있지만, 다른 실시형태에서 전도성 재료(24)는 절연 재료(22)의 상부 표면의 위 또는 아래에 있는 상부 표면을 가질 수 있다.
도시된 실시형태에서, 받침대(21)의 상부는 (도 1의 상면도에서 재료(24)의 정사각형 형상으로 표시된 바와 같이) 정사각형이지만, 다른 실시형태에서 받침대의 상부는 다른 형상; 예를 들어, 다각형 형상, 원형 형상, 타원형 형상, 둥근 코너 형상 등을 가질 수 있다.
받침대(21)는 (도 1의 상면도에서 그리드로 배열된 재료(24)의 예시된 구역으로 표시된 바와 같이) 그리드로 배열된다. 이러한 그리드는 축(5)을 따른 제1 방향 및 축(7)을 따른 제2 방향을 갖는다(축(5 및 7)은 도 1의 상면도에 인접하게 예시되어 있음). 도시된 실시형태에서, 제2 방향은 제1 방향에 실질적으로 직각이고; 용어 "실질적으로 직각"은 제작 및 측정의 합당한 공차 내에 방향이 직각이라는 것을 의미한다. 도 2의 횡단면은 축(7)을 따라 있고, 도 3의 횡단면은 축(5)을 따라 있다.
도 2 및 도 3의 횡단면은 받침대(21)가 도 3의 횡단면보다 도 2의 횡단면을 따라 더 깊게 연장된다는 것을 보여준다. 구체적으로, 받침대는 도 2의 횡단면을 따라 구역(14 및 16)을 통해 구역(12)으로 연장되고; 도 3의 횡단면을 따라 구역(16)으로 오직 부분적으로 연장된다. 몇몇 실시형태에서, 매우 도핑된 구역(16)은 축(5)의 방향을 따라 복수의 다이오드를 상호연결하는 워드선(wordline)을 형성하는 것으로 생각될 수 있고; 예시적인 워드선(28)이 도 3에 예시되어 있다. 본 명세서에서 사용되는 바대로 본 명세서에 걸쳐, "워드선"은 액세스 라인(access line)의 동의어이고, "비트라인(bitline)"은 데이터 라인의 동의어이다.
예시적인 pn 다이오드는 메모리 어레이에 통합될 수 있는 액세스 장치의 예이다. 다른 액세스 장치는 다른 실시형태에서 예시된 다이오드 대신에 또는 이것 이외에 사용될 수 있다. 이러한 다른 액세스 장치는 예를 들어 전계 효과 트랜지스터(field effect transistor), 쌍극성 접합형 트랜지스터, PIN 다이오드 등을 포함할 수 있다.
몇몇 실시형태에서, 구성물(10)은 반도체 기판을 포함하는 것으로 생각될 수 있다. 용어 "반도체 기판"은 벌크 반전도성 재료, 예컨대 반전도성 웨이퍼(단독으로 또는 다른 재료를 포함하는 어셈블리로), 및 반전도성 재료 층(단독으로 또는 다른 재료를 포함하는 어셈블리로)(이들로 제한되지는 않음)을 포함하는 반전도성 재료를 포함하는 임의의 구성물을 의미한다. 용어 "기판"은 상기 기재된 반도체 기판(이것으로 제한되지는 않음)을 포함하는 임의의 지지 구조물을 의미한다. 구성물(10)은 몇몇 실시형태에서 집적 회로 제작과 관련된 하나 이상의 재료를 함유하는 반도체 기판에 상응할 수 있다. 재료 중 몇몇은 도시된 구역(12) 아래에 있고/있거나, 도시된 구역(12)의 측면으로 인접하게 있고; 예를 들어 내화성 금속 재료, 장벽 재료, 확산 재료, 부도체 재료 등 중 1종 이상에 상응할 수 있다.
도 4 내지 도 6을 참조하면, 전기 절연 재료(26)는 구성물(10)을 따라 형성되고, 후속하여 개구가 재료(26)에 걸쳐 전도성 재료(24)로 형성되고 전도성 재료(30)로 충전된다.
전도성 재료(30)는 임의의 적합한 조성물 또는 조성물의 조합을 포함할 수 있고; 몇몇 실시형태에서 다양한 금속(예를 들어, 텅스텐, 티탄 등), 금속 함유 조성물(예를 들어, 금속 질화물, 금속 탄화물, 금속 규화물 등), 및 전도성으로 도핑된 반도체 재료(예를 들어, 전도성으로 도핑된 규소, 전도성으로 도핑된 게르마늄 등) 중 1종 이상을 포함하거나, 이들로 실질적으로 이루어지거나, 이들로 이루어질 수 있다. 몇몇 예시적인 실시형태에서, 재료(30)는 질화티탄, 질화 티탄 알루미늄, 질화 티탄 규소 등 중 1종 이상을 포함할 수 있다. 몇몇 예시적인 실시형태에서, 재료(30)는 텅스텐의 필(fill) 주위의 질화티탄의 라이너(liner)를 포함할 수 있다.
절연 재료(26)는 임의의 적합한 조성물 또는 조성물의 조합을 포함할 수 있다. 몇몇 실시형태에서, 재료(26)는 재료(22)와 동일한 조성물을 포함할 수 있고, 따라서 재료(26)는 산소 함유 조성물, 예를 들어 이산화규소, BPSG, PSG 등 중 1종 이상을 포함할 수 있다. 몇몇 실시형태에서 재료(26)는 재료(22)와 상이한 조성물을 포함할 수 있고; 예를 들어 산소 비함유 조성물, 예를 들어 질화규소 등을 포함할 수 있다. 재료(26)가 균질한 것으로 보이더라도, 몇몇 실시형태에서 재료(26)는 다수의 별개의 조성물을 포함할 수 있다.
평탄화된 표면(31)이 재료(30 및 26)를 따라 연장되는 것으로 보인다. 이러한 표면은 화학적-기계적 연마(chemical-mechanical polishing: CMP)로부터 생길 수 있다. 예를 들어, 재료(30)는 재료(26)에서의 개구를 오버필하도록 초기에 제공될 수 있고, 후속하여 CMP는 과량의 재료(30)를 제거하고 도시된 평탄화된 표면(31)을 형성하도록 이용될 수 있다.
재료(30)는 복수의 전도성 플러그를 형성하는 것으로 생각될 수 있고, 전도성 플러그의 상부 구역은 구성물(10)의 상부에 따른 복수의 이격된 전기 노드(electrical node)(32)(이의 오직 일부만이 표시됨)에 상응한다. 절연 재료(26)는 도시된 실시형태에서 노드(32)를 전부 측면으로 둘러싼다. 몇몇 실시형태에서, 노드(32)는 구역(12)을 포함하는 반도체 기판에 의해 지지되는 것으로 생각될 수 있다. 몇몇 실시형태에서, 노드(32)는 메모리 셀의 제1 전극(또는 하부 전극)에 상응할 수 있다(예시적인 메모리 셀이 도 34 내지 도 36에 도시됨).
전기 노드는 축(5)을 따른 제1 방향 및 축(7)을 따른 제2 방향을 포함하는 그리드로 배열된다. 몇몇 실시형태에서, 노드는 축(7)의 방향을 따른 세로열 및 축(5)의 방향을 따른 가로행을 갖는 2차원 어레이로 배열된 것으로 생각될 수 있다. 도시된 실시형태에서, 서로와 공통인 가로행을 따른 노드(32)는 가로행 아래의 워드선(예를 들어, 워드선(28))을 통해 서로에 전기 커플링된다.
3개의 노드(32)는 노드 32a, 32b 및 32c로 표시된다. 노드(32a-c)는 서로와 실질적으로 동일하고, 모든 다른 노드(32)와 실질적으로 동일하지만; 예시적인 실시형태의 몇몇을 설명하는 것을 돕도록 구체적으로 불린다.
도 7 내지 도 9를 참조하면, 스택(36)은 평탄화된 표면(31) 위에 형성된다. 도시된 실시형태에서, 스택은 유전 재료(34) 위에 전기 전도성 재료(35)를 포함한다.
전기 전도성 재료(35)는 임의의 적합한 조성물 또는 조성물의 조합을 포함할 수 있고; 몇몇 실시형태에서 금속(예를 들어, 텅스텐, 티탄 등) 및/또는 금속 함유 조성물(예를 들어, 금속 질화물, 금속 규화물, 금속 탄화물 등)을 포함할 수 있다.
유전 재료(34)는 임의의 적합한 조성물 또는 조성물의 조합을 포함할 수 있고; 몇몇 실시형태에서 산소 비함유 재료, 예를 들어 질화규소 등을 포함하거나, 이들로 실질적으로 이루어지거나, 이들로 이루어질 수 있다. 몇몇 실시형태에서, 유전 재료(34)는 2종 이상의 별개의 조성물을 포함할 수 있다. 예를 들어, 유전 재료(34)는 산소 비함유 재료(예를 들어, 질화규소)의 라이너에 의해 전부 둘러싸인 산소 함유 재료(예를 들어, 이산화규소)를 포함할 수 있다. 몇몇 실시형태에서, 재료(34)는 산화물, 예컨대 이산화규소를 포함하거나, 이것으로 실질적으로 이루어지거나, 이것으로 이루어질 수 있다.
재료(34 및 35)는 임의의 적합한 두께를 가질 수 있고, 서로 거의 동일한 두께일 수 있거나, 서로에 대해 실질적으로 상이한 두께일 수 있다. 몇몇 실시형태에서, 스택(36)은 약 20㎚ 내지 약 200㎚의 전체 두께를 갖고; 재료(34 및 35)는 약 10㎚ 내지 약 150㎚의 개별 두께를 갖는다.
도 10 내지 도 12를 참조하면, 스택(36)은 복수의 라인(40-42)으로 패턴형성되고, 라인은 축(5)의 방향을 따라 연장된다. 라인(40-42)의 패턴형성은 임의의 적합한 프로세싱으로 성취될 수 있다. 예를 들어, 패턴형성된 마스크(비도시)는 스택(36) 위에 형성되어 라인(40-42)의 위치를 획정할 수 있고, 후속하여 패턴은 재료(35 및 34)에 걸쳐 마스크로부터 전사되어 라인(40-42)을 생성할 수 있고, 이후 마스크는 제거되어 도 10 내지 도 12의 구성물이 남을 수 있다. 패턴형성된 마스크는 임의의 적합한 마스크를 포함할 수 있고, 몇몇 예시적인 실시형태에서 포토리쏘그래피로 패턴형성된 포토레지스트 및/또는 피치 멀티플리케이션(pitch multiplication) 방법론에 걸쳐 패턴형성된 마스킹 재료를 포함할 수 있다. 재료(35 및 34)에 걸친 에칭은 임의의 적합한 방법론을 포함할 수 있다. 몇몇 예시적인 실시형태에서, 재료(34)는 질화규소를 포함하고, 재료(35)는 텅스텐을 포함한다. 이러한 예시적인 실시형태에서, 에칭은 텅스텐에 걸친 제1 건식 에치(질화규소 위에 하드 마스크를 형성함), 이후의 질화규소에 걸친 제2 건식 에치를 포함할 수 있다. 재료(34 및 35)의 에칭에 에칭의 부산물로서 형성될 수 있는 중합체, 탄소, 산화물 등을 제거하기 위한 세정 단계가 후행할 수 있다.
라인(40-42)의 각각은 상부(예를 들어, 라인(41)의 상부(43)) 및 한 쌍의 맞은 편의 측벽 표면(예를 들어, 라인(41)의 측벽 표면(45 및 47))을 포함한다. 몇몇 실시형태에서, 라인의 측벽 표면 중 하나는 제1 측벽 표면으로 불릴 수 있고, 다른 것은 제2 측벽 표면으로 불릴 수 있다. 따라서, 몇몇 실시형태에서 측벽 표면(45 및 47)은 각각 제1 측벽 표면 및 제2 측벽 표면으로 불릴 수 있다. 제1 측벽 표면(45)은 일 노드 세트를 따라 이것 바로 위를 지나가고, 제2 측벽 표면(47)은 상이한 노드 세트를 따라 이것 바로 위를 지나간다. 몇몇 실시형태에서, 제1 측벽 표면 아래의 노드는 제1 노드 세트로 불릴 수 있고, 제2 측벽 표면 아래의 노드는 제2 노드 세트로 불릴 수 있다. 따라서, 노드(32a)는 제1 노드 세트의 일부인 것으로 생각될 수 있고, 노드(32b)는 제2 노드 세트의 일부인 것으로 생각될 수 있다.
라인(40-42)은 노드(32) 사이의 공간에 걸쳐 이어지고, 노드와 부분적으로 중첩한다. 노드의 부분은 이 부분이 라인(40-42) 아래에 있다는 것을 나타내도록 도 10의 상면도에서 파선으로 도시되어 있다.
도 13 내지 15를 참조하면, 프로그램 가능한 재료(50)는 라인(40-42)을 따라 라인 사이의 갭 내에 형성된다. 프로그램 가능한 재료는 상 변화 재료일 수 있고, 몇몇 실시형태에서 칼코게나이드; 예를 들어, 게르마늄, 안티몬 및 텔루륨의 혼합물(즉, GST라 보통 불리는 혼합물) 등을 포함하거나, 이들로 실질적으로 이루어지거나, 이들로 이루어질 수 있다. 프로그램 가능한 재료는 몇몇 실시형태에서 산소 민감 재료일 수 있고; 용어 "산소 민감 재료"는 산소에 노출 시 원치 않는 방식으로 변경되는 재료를 의미한다. 몇몇 실시형태에서, 프로그램 가능한 재료는 서로 상이한 저항의 2개 이상의 안정하고 선택 가능한 상태를 갖는 가변 저항 저항성 재료이다. 몇몇 실시형태에서, 프로그램 가능한 재료는 가변 저항 저항성 재료이거나 아닐 수 있는 저항성 재료로 대체될 수 있다.
프로그램 가능한 재료(50)는 라인(40-42)의 외부 표면을 따라 연장되고, 구체적으로 이러한 라인의 측벽 표면 및 상부 표면(예를 들어, 라인(41)의 표면(43, 45 및 47))을 따라 연장되는 것으로 도시되어 있다. 프로그램 가능한 재료(50)는 스택(36)의 측벽 표면을 따라 유전 재료(34) 및 전도성 재료(35)를 따라 이에 바로 맞대어 있다.
프로그램 가능한 재료(50)는 임의의 적합한 두께를 가질 수 있고, 몇몇 실시형태에서 약 5 나노미터 내지 약 10 나노미터의 범위 내의 두께를 가질 수 있다. 프로그램 가능한 재료(50)는 예를 들어 원자 층 증착(atomic layer deposition: ALD), 화학 증기 증착(chemical vapor deposition: CVD) 및 물리 증기 증착(physical vapor deposition: PVD) 중 하나 이상을 포함하는 임의의 적합한 프로세싱에 의해 형성될 수 있다. 몇몇 실시형태에서, 프로그램 가능한 재료(50)는 라인(40-42)을 따라 그리고 이러한 라인 사이의 공간을 따라 형성된 시트 또는 필름이라 칭해질 수 있다.
유전 재료(52)는 프로그램 가능한 재료(50) 위에 형성된다. 유전 재료(52)는 재료(34)와 동일한 조성물을 포함할 수 있거나, 재료(34)에 대해 상이한 조성물을 포함할 수 있다. 몇몇 실시형태에서, 재료(34 및 52) 둘 다는 질화규소를 포함하거나, 이것으로 실질적으로 이루어지거나, 이것으로 이루어질 수 있다. 몇몇 실시형태에서, 재료(34 및 52)는 각각 제1 유전 재료 및 제2 유전 재료라 칭해질 수 있다.
재료(52)는 예를 들어 ALD, CVD 및 PVD 중 하나 이상을 포함하는 임의의 적합한 프로세싱에 의해 형성될 수 있고; 몇몇 실시형태에서 플라스마 증대 CVD(plasma-enhanced CVD: PECVD)에 의해 형성될 수 있다.
몇몇 실시형태에서, 도 13 내지 도 15의 프로세싱은 프로그램 가능한 재료(50) 및 유전 재료(52)가 라인(40-42) 사이의 트렌치(trench) 내에 형성된 다마신(damascene) 프로세싱으로 생각될 수 있다.
도 16 내지 도 18을 참조하면, 재료(50 및 52)는 라인(40-42)의 상부 표면 위로부터 및 라인 사이의 구역으로부터 재료를 제거하는 이방성 에칭에 노출되어서, 라인의 측벽을 따라 재료(50 및 52)가 남는다. 이방성 에칭은 하나 이상의 건식 에치, 이후의 하나 이상의 적절한 세정 단계를 포함할 수 있다.
도 16 내지 도 18의 프로세싱 단계에서 남은 프로그램 가능한 재료(50)는 라인(40-42)의 측벽 표면을 따라 연장되는 직선 구조물(54-59)의 형태이다. 각각의 직선 구조물은 수평 부분(60)(이 중 하나는 도 17에서 표시됨) 및 비수평 부분(62)(이 중 하나는 도 17에서 표시됨)을 갖는 각이 진 플레이트로서 구성된다. 수평 부분은 밑에 있는 노드(32) 위에 이에 바로 맞대어 있고, 비수평 부분은 코너(63)(이 중 하나는 도 17에서 표시됨)에서 수평 부분으로부터 위로 연장된다. 도시된 실시형태에서, 비수평 부분은 수평 부분에 대해 실질적으로 직각이고, 따라서 코너는 약 90°이다. 다른 실시형태에서, 코너는 다른 각을 가질 수 있다.
각이 진 플레이트(54-59)의 수평 부분(60)은 도 16 내지 도 18의 프로세싱 단계에서 노출된 측면의 측벽 엣지(64)(이 중 오직 일부가 표시됨)를 갖고; 비수평 부분(62)은 이러한 프로세싱 단계에서 노출된 상부 엣지(65)(이 중 오직 일부가 표시됨)를 갖는다.
도 19 내지 도 21을 참조하면, 유전 재료(66)는 프로그램 가능한 재료(50)의 노출된 측면의 엣지(64)(도 17) 및 상부 엣지(65)(도 17)를 커버하도록 라인(40-42) 위로 이들 사이에 형성된다. 유전 재료(66)는 이것을 제1 유전 재료 및 제2 유전 재료(34 및 52)와 구별하도록 제3 유전 재료라 칭해질 수 있다. 유전 재료(34, 52 및 66)는 몇몇 실시형태에서 서로 동일한 조성물을 포함할 수 있고; 예를 들어 모두 질화규소를 포함한다. 다른 실시형태에서, 재료(34, 52 및 66) 중 1종 이상은 다른 재료(34, 52 및 66)와 조성이 다를 수 있다.
도 22 내지 도 24를 참조하면, 유전 재료(68)는 유전 재료(66) 위에 형성된다. 몇몇 실시형태에서, 유전 재료(66 및 68)는 각각 산소 비함유 재료 및 산소 함유 재료이다. 예를 들어, 몇몇 실시형태에서 유전 재료(66)는 질화규소를 포함하거나, 이것으로 실질적으로 이루어지거나, 이것으로 이루어질 수 있고; 유전 재료(68)는 이산화규소(예를 들어, 고밀도 플라스마 증착을 이용하여 형성된 이산화규소)를 포함하거나, 이것으로 실질적으로 이루어지거나, 이것으로 이루어질 수 있다.
도 25 내지 도 27을 참조하면, 재료(66) 위로부터 재료(68)를 제거하고 도시된 평탄화된 표면(67)을 형성하기 위해 CMP 또는 다른 적합한 평탄화가 이용된다.
도 28 내지 도 30을 참조하면, 유전 재료(66)는 적합한 에칭에 의해 전도성 재료(35) 위로부터 제거된다. 예를 들어, 몇몇 실시형태에서 유전 재료(66)는 질화규소를 포함할 수 있고, CMP 및/또는 적합한 건식 에칭을 이용하여 금속 함유 재료(35) 위로부터 제거될 수 있다. 도시된 실시형태에서, 전도성 재료(35) 위로부터의 재료(66)의 제거는 프로세싱에 의해 수행되고, 이것은 전도성 재료(35), 프로그램 가능한 재료(50) 및 유전 재료(66 및 68)를 따라 연장되는 평탄화된 상부 표면(69)을 남긴다.
도 31 내지 도 33을 참조하면, 전기 전도성 재료(70)는 평탄화된 표면(69)을 따라 형성된다. 전기 전도성 재료(70)는 전도성 재료(35)에 바로 맞대어 있고, 또한 프로그램 가능한 재료(50)의 상부 엣지에 바로 맞대어 있다. 몇몇 실시형태에서, 전기 전도성 재료(70)는 전기 전도성 재료(35)와 직접적으로 전기 커플링되는 것으로 생각될 수 있다. 몇몇 실시형태에서, 프로그램 가능한 재료(50)의 상부 엣지는 에칭 및/또는 다른 프로세싱을 통해 리세싱(recessing)될 수 있고, 전도성 재료(70)는 프로그램 가능한 재료의 상부 엣지와 직접 접촉하지 않을 수 있다.
전기 전도성 재료(70)는 임의의 적합한 조성물 또는 조성물의 조합; 예를 들어 다양한 금속, 금속 함유 조성물 및 전도성으로 도핑된 반도체 재료 중 1종 이상을 포함하거나, 이들로 실질적으로 이루어지거나, 이들로 이루어질 수 있다. 몇몇 실시형태에서, 전기 전도성 재료(35 및 70)는 각각 제1 전기 전도성 재료 및 제2 전기 전도성 재료라 칭해질 수 있다. 이러한 제1 전기 전도성 재료 및 제2 전기 전도성 재료는 몇몇 실시형태에서 서로 동일한 조성물을 포함할 수 있고, 다른 실시형태에서 서로 상이한 조성물을 포함할 수 있다. 몇몇 실시형태에서, 노드(32)는 메모리 셀의 하부 전극을 형성하고, 전도성 재료(70)는 (도 34 내지 도 36을 참조하여 하기 기재된 바대로) 메모리 셀의 상부 전극을 형성하도록 이용된다. 이러한 실시형태의 몇몇 예시적인 적용에서, 전도성 재료(70)는 노드(32)의 상부 표면과 동일한 조성물을 포함할 수 있고, 이러한 실시형태의 다른 예시적인 적용에서 전도성 재료(70)는 노드(32)의 상부 표면과 상이한 조성물을 포함할 수 있다.
도 34 내지 도 36을 참조하면, 제2 전기 전도성 재료(70)는 축(7)의 방향을 따라 연장되는 라인(72-75)으로 패턴형성된다. 몇몇 실시형태에서, 라인(40-42)(도 10 내지 도 12)은 제1 시리즈의 라인인 것으로 생각될 수 있고, 라인(72-75)은 제2 시리즈의 라인인 것으로 생각될 수 있다. 제2 시리즈의 라인은 제1 시리즈의 라인의 방향과 교차하는 방향을 따라 연장되고, 도시된 실시형태에서 제2 시리즈의 라인은 제1 시리즈의 라인에 실질적으로 직각이다. 라인(72-75)은 몇몇 실시형태에서 도 4 내지 도 6을 참조하여 상기 기재된 2차원 어레이의 세로열을 따라 연장되는 비트라인인 것으로 생각될 수 있다.
라인(72-75)의 패턴은 이 라인의 아래의 재료(34, 35, 50, 52, 66 및 68)로 전사된다. 스택(36)의 재료(34 및 35)로의 라인(72-75)의 패턴의 전사는 이러한 재료를 블록(76-88)으로 패턴형성시키고, 이것은 도 34에서 파선의 그림으로 도시되어 이 블록이 재료(70) 아래에 있다는 것을 나타낸다. 몇몇 실시형태에서, 블록(76-88)은 노드의 쌍을 서로에 브릿징하는 브릿징 구조물(bridging structure)인 것으로 생각될 수 있다. 예를 들어, 브릿징 구조물(81)은 노드(32a 및 32b)에 걸쳐 브릿징하는 것으로 도 35에 도시되어 있다. 브릿징 구조물은 도시된 실시형태에서 직사각형이고, 노드(32) 밑의 워드선(예를 들어, 도 36에 도시된 예시적인 워드선(28))의 방향에 실질적으로 직각인 방향을 따라 세로로 연장된다. 몇몇 실시형태에서, 블록(76-88)은 높이 한정 구조물(height-defining structure)인 것으로 생각될 수 있고, 이것은 (도 35를 참조하여 하기 기재된 바대로) 메모리 셀의 프로그램 가능한 구역의 높이를 궁극적으로 한정한다. 몇몇 실시형태에서, 블록(76-88)은 유전 재료(34) 위의 이에 바로 맞대어 있는 전기 전도성 재료(35)를 포함하는 스택인 것으로 생각될 수 있다.
도 34는 수많은 브릿징 구조물이 각각의 전도성 라인(72-75) 아래에 있고(예를 들어, 브릿징 구조물(76, 80 및 84)은 전도성 라인(72) 아래에 있음), 따라서 전도성 라인은 브릿징 구조물과 일대다(one-to-many) 관계라는 것을 나타낸다. 도 34는 또한 브릿징 구조물(76-88)이 도시된 실시형태에서 직사각형이라는 것을 나타낸다. 몇몇 실시형태에서, 예시된 브릿징 구조물(76-88)은 축(7)에 평형으로 연장되고, 따라서 도시된 실시형태에서 라인(72-75)과 동일한 방향(즉, 축(7)의 방향)을 따라 주로 연장되는 직선 구조물인 것으로 생각될 수 있다.
프로그램 가능한 재료(50)는 브릿징 구조물(76-88)의 측벽 표면을 따라 프로그램 가능한 재료 구조물(programmable material structure)(몇몇 실시형태에서 저항 구조물이라 칭해질 수 있음)을 형성한다. 예를 들어, 프로그램 가능한 재료(50)는 도 35에 도시된 바대로 브릿징 구조물(81)의 측벽을 따라 한 쌍의 구조물(90 및 92)을 형성한다. 프로그램 가능한 재료 구조물은 도시된 실시형태에서 각이 진 플레이트로서 구성되고, 각이 진 플레이트의 수평 표면은 노드(32)에 바로 맞대어 있고, 각이 진 플레이트의 비수평 표면(도시된 실시형태에서 수직 표면)은 스택(36)의 재료(34 및 35)에 바로 맞대어 있다. 몇몇 실시형태에서, 재료(50)로의 라인(72-75)의 패턴의 전사는 재료(50)의 직선 구조물(54-59)(도 16)을 복수의 프로그램 가능한 재료(또는 저항성 재료) 구조물로 세분하는 것으로 생각될 수 있다. 몇몇 실시형태에서, 이러한 구조물의 폭은 라인(72-75)의 패턴에 의해 한정된 것으로 생각될 수 있다. 몇몇 실시형태에서, 직선 구조물(54-59)을 세분하여 형성된 구조물은 프로그램 가능한 재료 플레이트, 또는 저항성 재료 플레이트라 칭해질 수 있다.
프로그램 가능한 재료 구조물은 메모리 셀로 통합되고, 개별적인 프로그램 가능한 재료 구조물은 노드(32)에 상응하는 제1 전극과 비트라인 중 하나의 하부 전도성 표면에 상응하는 제2 전극 사이에 있다. 따라서, 프로그램 가능한 재료 구조물은 도시된 실시형태에서 노드(32)와 1대1 관련성에 있다. 몇몇 실시형태에서, 재료(50)는 상 변화 재료이고, 따라서 프로그램 가능한 재료 구조물은 상 변화 재료 구조물(예를 들어, 칼코게나이드 구조물)이다. 비트라인과 밑에 있는 노드 바로 사이의 상 변화 재료 구조물은 메모리 셀의 프로그램 가능한 재료가 될 수 있다. 도시된 실시형태에서, 상 변화 재료는 가열 부재 없이 이용된다(즉, 자기 가열 메모리 셀에서 이용됨). 다른 실시형태에서, 본 명세서에 기재된 것과 유사한 프로세싱은 가열 부재를 메모리 셀로 통합시킨 상 변화 메모리를 형성하도록 이용될 수 있다.
도 35의 횡단면도에 도시된 메모리 셀 중 하나는 메모리 셀(94)로 표시된다. 이러한 메모리 셀 내의 프로그램 가능한 재료 구조물은 구조물(95)로서 표시되고 전체 높이(97)를 갖는다. 그러나, 메모리 셀 내의 프로그램 가능한 재료의 작용 구역의 높이는 밑에 있는 노드(32)의 상부 표면과 전도성 재료(35)의 하부 표면 사이의 거리(즉, 도 35에서 표시된 거리(99))에 상응한다. 메모리 셀의 프로그램 가능한 재료의 작용 구역의 높이는 구조물(76-88)의 유전 재료(34) 및 전도성 재료(35)의 상대 두께에 의해 한정되고(도 34), 따라서 재료(34 및 35)의 스택은 메모리 셀 내의 프로그램 가능한 재료의 작용 구역의 높이를 한정하는 높이 한정 구조물인 것으로 생각될 수 있다. 몇몇 실시형태에서, 프로그램 가능한 재료의 작용 구역의 높이는 유전 재료(34)의 두께에 상응하는 것으로 생각될 수 있다. 몇몇 실시형태에서, 전도성 재료(35)는 저항성 재료의 비작용 구역(또는 부분)을 단락시킴으로써 저항성 재료의 이 부분을 한정하는 것으로 생각될 수 있다.
도 35의 구성의 이점은 유전 재료(34)의 두께가 메모리 셀의 어레이를 따라 용이하게 제어될 수 있고, 따라서 셀-대-셀 통합성이 유지될 수 있다는 것일 수 있다. 도 35의 구성의 또 다른 이점은, 메모리 셀 내의 프로그램 가능한 재료 구조물의 상부 엣지가 프로세싱 동안(예를 들어, 평탄화된 상부 표면(69)을 형성하는 도 28 내지 도 30의 프로세싱 동안) 손상되는 경우, 이러한 손상이 메모리 셀 내의 프로그램 가능한 재료 구조물의 작용 구역으로부터 멀 것이고, 따라서 메모리 셀 내의 작용 구역으로서 프로그램 가능한 재료 구조물의 높이의 전체를 이용하는 선행 기술의 프로세싱과 비교하여 이러한 손상의 어떠한 상당한 충격이 완화되거나 심지어 방지될 수 있다는 것일 수 있다.
도 34의 L형 프로그램 가능한 재료 구조물은 예시적인 프로그램 가능한 재료 구조물이다. 다른 실시형태에서, 프로그램 가능한 재료 구조물의 다른 구성이 형성될 수 있다. 예를 들어, 몇몇 실시형태에서 프로그램 가능한 재료 구조물은 필러(pillar)로서 구성될 수 있다. 도 37 내지 도 48은 필러 형상의 프로그램 가능한 재료 구조물을 형성하기 위한 예시적인 실시형태를 예시한다. 적절한 경우, 도 1 내지 도 36을 기술하기 위해 이용된 도 37-48을 기술하기 위해 유사한 넘버링이 이용될 것이다.
도 37 내지 도 39를 참조하면, 구성물(10a)은 도 10 내지 도 12의 것에 후속하는 프로세싱 단계에서 도시되어 있다. 프로그램 가능한 재료(50)는 라인(40-42) 위로 이들 사이에 형성되고, 프로그램 가능한 재료는 라인 사이의 갭을 충전한다. 몇몇 실시형태에서, 도 37 내지 도 39의 프로세싱은 프로그램 가능한 재료(50)가 라인(40-42) 사이의 트렌치 내에 형성된 다마신 프로세싱인 것으로 생각될 수 있다.
도 40 내지 도 42를 참조하면, CMP 또는 다른 적합한 평탄화는 라인(40-42)의 전도성 재료(35) 위로부터 프로그램 가능한 재료(50)를 제거하도록 이용된다.
도 43 내지 도 45를 참조하면, 전기 전도성 재료(70)는 라인(40-42)을 따라 프로그램 가능한 재료(50)를 따라 형성된다.
도 46 내지 도 48을 참조하면, 전기 전도성 재료(70)는 비트라인(72-75)으로 패턴형성되고, 재료(34 및 35)를 포함하는 직선 구조물은 슬라이싱되어 도 34의 구조물(76-88)과 유사한 브릿징 구조물을 형성한다(도 46 내지 48에서 표시되지 않음). 프로그램 가능한 재료(50)는 또한 슬라이싱되고, 재료(34 및 35)에 인접한 메모리 셀로 통합된다. 도시된 실시형태에서, 프로그램 가능한 재료(50)는 메모리 셀 내에 필러(100)를 형성한다. 프로그램 가능한 재료(50)가 도 47의 횡단면도에서 짧은 인접한 메모리 셀일 수 있는 것(구체적으로, 프로그램 가능한 재료(50) 필러는 2개의 인접한 노드를 따라 연장됨)으로 보일 수 있지만, 프로그램 가능한 재료(50)가 충분히 전기 절연인 경우 이것은 문제가 되지 않을 것이다. 인접한 메모리 셀 사이의 단락이 프로그램 가능한 재료(50)의 특정한 조성물에 대해 문제가 되는 경우, 유전 재료는 임의의 문제가 되는 단락을 완화하거나 방지하도록 도 47의 각각의 프로그램 가능한 재료 필러의 중간의 아래로 제공될 수 있다.
상기 기재된 전자 장치는 전자 시스템으로 통합될 수 있다. 이러한 전자 시스템은 예를 들어 메모리 모듈, 장치 드라이버, 파워 모듈, 통신 모뎀, 프로세서 모듈 및 적용 특정 모듈에서 사용될 수 있고, 다층, 다중 칩 모듈을 포함할 수 있다. 전자 시스템은 임의의 광범위한 시스템, 예를 들어 시계, 텔레비전, 휴대폰, 퍼스널 컴퓨터, 자동차, 산업 제어 시스템, 비행기 등일 수 있다.
용어 "유전성" 및 "전기 절연성"은 둘 다 절연성 전기 특성을 갖는 재료를 기술하도록 이용된다. 용어 둘 다는 본 개시내용에서 동의어로 생각된다. 몇몇 경우에서 용어 "유전성" 및 다른 경우에서 용어 "전기 절연성"의 이용은 하기하는 청구범위 내에 선행 기준(antecedent basis)을 단순화하도록 본 개시내용 내의 언어 변형을 제공하는 것이고, 임의의 상당한 화학 또는 전기 차이를 나타내도록 이용되지 않는다.
도면에서의 다양한 실시형태의 특정한 배향은 오직 예시 목적을 위한 것이고, 실시형태는 몇몇 적용에서 도시된 배향에 대해 회전될 수 있다. 본 명세서에 제공된 설명 및 하기하는 청구범위는, 구조물이 도면의 특정한 배향에 있거나, 이러한 배향에 대해 회전되는지와 무관하게, 다양한 피처(feature) 사이의 기재된 관계를 갖는 임의의 구조물에 관한 것이다.
수반된 예시의 횡단면도는 횡단면의 평면 내의 피처를 오직 나타내고, 도면을 단순화하기 위해 횡단면의 평면을 너머의 재료를 나타내지 않는다.
구조물이 또 다른 구조물 "위에" 또는 "맞대어" 있는 것으로 상기 칭해질 때, 이것은 다른 구조물 바로 위에 있을 수 있거나, 개재하는 구조물이 또한 존재할 수 있다. 반대로, 구조물이 또 다른 구조물 "바로 위에" 또는 "바로 맞대어" 있는 것으로 상기 칭해질 때, 개재하는 구조물이 존재하지 않는다. 구조물이 또 다른 구조물에 "연결된" 또는 "커플링된" 것으로 칭해질 때, 이것은 다른 구조물에 바로 연결되거나 커플링될 수 있거나, 개재하는 구조물이 존재할 수 있다. 반대로, 구조물이 또 다른 구조물에 "바로 연결된" 또는 "바로 커플링된" 것으로 칭해질 때, 개재하는 구조물이 존재하지 않는다.
몇몇 실시형태에서, 반도체 구성물은 제1 전극 위의 높이 한정 구조물의 측벽 표면을 따라 저항성 재료 구조물을 포함한다. 높이 한정 구조물은 유전 재료 위에 적층된 제1 전기 전도성 재료를 포함한다. 저항성 재료 구조물은 높이 한정 구조물의 제1 전기 전도성 재료 및 유전 재료 둘 다에 바로 맞대어 있다. 제2 전극은 높이 한정 구조물의 제1 전기 전도성 재료에 전기 커플링된다.
몇몇 실시형태에서, 반도체 구성물은 제1 전극 위의 스택을 포함한다. 스택은 유전 재료 위의 제1 전기 전도성 재료를 포함하고, 맞은 편의 측벽 표면을 포함한다. 프로그램 가능한 재료 구조물은 측벽 표면을 따라 있고 제1 전극과 전기 커플링된다. 프로그램 가능한 재료 구조물은 스택의 제1 전기 전도성 재료 및 유전 재료 둘 다에 바로 맞대어 있다. 제2 전극은 스택을 따라 연장된다. 제2 전극은 제1 전기 전도성 재료와 전기 커플링된다.
몇몇 실시형태는 반도체 기판에 의해 지지된 이격된 전기 노드를 포함하는 반도체 구성물을 포함한다. 스택은 쌍 지은 노드 위에 있다. 스택은 유전 재료 위의 제1 전기 전도성 재료를 포함하고, 맞은 편의 측벽 표면을 포함한다. 프로그램 가능한 재료 구조물은 측벽 표면을 따라 있다. 프로그램 가능한 재료 구조물은 스택의 제1 전기 전도성 재료 및 유전 재료 둘 다에 바로 맞대어 있다. 제2 전기 전도성 재료의 전기 전도성 라인은 스택을 따라 연장된다. 전기 전도성 라인은 제1 전기 전도성 재료 및 프로그램 가능한 재료 구조물 위에 이에 바로 맞대어 있다. 전기 전도성 라인은 스택과 일대다 관계에 있다.
몇몇 실시형태는 반도체 기판에 의해 지지된 이격된 전기 노드를 포함하는 반도체 구성물을 포함한다. 노드의 상부 표면은 가로행 및 세로열을 갖는 2차원 어레이를 형성하고, 세로열은 가로행에 실질적으로 직각이다. 서로와 공통인 가로행 내의 노드는 가로행 아래의 워드선을 걸쳐 서로에 커플링된다. 브릿징 구조물은 노드 위에 있고 노드의 쌍을 서로에 브릿징한다. 브릿징 구조물은 워드선에 실질적으로 직각인 방향으로 연장된다. 브릿징 구조물은 유전 재료 위에 적층된 제1 전기 전도성 재료를 포함하고, 맞은 편의 측벽 표면을 포함한다. 프로그램 가능한 재료 구조물은 측벽 표면을 따라 있다. 프로그램 가능한 재료 구조물은 브릿징 구조물의 제1 전기 전도성 재료 및 유전 재료 둘 다에 바로 맞대어 있다. 제2 전기 전도성 재료의 전기 전도성 비트라인은 브릿징 구조물을 따라 연장된다. 비트라인은 제1 전기 전도성 재료 및 프로그램 가능한 재료 구조물 위에 이에 바로 맞대어 있다. 비트라인은 2차원 어레이의 세로열을 따라 연장된다.
몇몇 실시형태는 스택이 유전 재료 위의 제1 전기 전도성 재료를 포함하도록 형성된 메모리 셀을 형성하는 방법을 포함한다. 스택은 제1 방향을 따라 연장되는 제1 라인으로 패턴형성된다. 제1 라인은 측벽 표면을 갖는다. 저항성 재료 플레이트는 제1 라인의 측벽 표면을 따라 형성되고, 저항성 재료 플레이트는 스택의 제1 전기 전도성 재료 및 유전 재료 둘 다를 따라 이에 바로 맞대어 있다. 저항성 재료 플레이트는 제1 방향을 따라 연장되는 직선 구조물이다. 제2 전기 전도성 재료는 제1 전기 전도성 재료 위에 있고 이에 전기 커플링된다. 제2 전기 전도성 재료는 제1 방향과 교차하는 제2 방향을 따라 연장되는 전도성 라인으로 패턴형성된다. 패턴형성은 직선 구조물에 걸쳐 연장된다.
몇몇 실시형태는 유전 재료 위의 제1 전기 전도성 재료를 포함하는 스택이 제1 방향을 따라 연장되는 제1 라인으로 패턴형성된 메모리 셀을 형성하는 방법을 포함한다. 제1 라인은 한 쌍의 맞은 편의 측벽 표면을 갖는다. 프로그램 가능한 재료 플레이트는 제1 라인의 측벽 표면을 따라 형성된다. 플레이트는 스택의 제1 전기 전도성 재료 및 유전 재료 둘 다 위에 이에 바로 맞대어 있다. 플레이트는 상부 엣지를 갖는다. 평탄화된 상부 표면은 프로그램 가능한 재료 플레이트의 상부 엣지 및 제1 전기 전도성 재료를 따라 연장된다. 프로그램 가능한 재료 플레이트는 제1 방향을 따라 연장되는 직선 구조물이다. 제2 전기 전도성 재료는 평탄화된 상부 표면 위에 그리고 프로그램 가능한 재료 플레이트의 상부 엣지 및 제1 전기 전도성 재료에 바로 맞대어 형성된다. 제2 전기 전도성 재료는 제1 방향과 교차하는 제2 방향을 따라 연장되는 전도성 라인으로 패턴형성된다. 패턴형성은 직선 구조물에 걸쳐 연장되어 플레이트를 복수의 분리된 메모리 셀 구조물로 세분한다.
몇몇 실시형태는 복수의 이격된 전기 노드가 반도체 기판에 의해 지지되도록 형성된 메모리 셀을 형성하는 방법을 포함한다. 스택은 이격된 전기 노드 위에 형성된다. 스택은 제1 유전 재료 위의 제1 전기 전도성 재료를 포함한다. 스택은 제1 방향을 따라 연장되는 일련의 제1 라인으로 패턴형성된다. 각각의 제1 라인은 한 쌍의 맞은 편의 측벽 표면을 포함한다. 제1 라인은 갭에 의해 서로 이격된다. 상 변화 재료의 필름은 제1 라인 위로 이들 사이에 형성된다. 필름은 제1 라인의 측벽 표면을 따라 연장된다. 제2 유전 재료는 상 변화 재료 위에 형성된다. 상 변화 재료 중 일부는 제1 라인 사이의 갭으로부터 제거되고, 상 변화 재료는 제1 라인 위로부터 제거되어, 제1 라인의 측벽 표면을 따라 상 변화 재료 직선 구조물이 남는다. 상 변화 재료 직선 구조물은 노드에 바로 붙은 수평 부분을 갖고 수평 부분으로부터 위로 연장되는 비수평 부분을 갖는 각이 진 플레이트이다. 비수평 부분은 스택의 제1 유전 재료 및 제1 전기 전도성 재료에 바로 맞대어 있다. 상 변화 재료 직선 구조물은 노출된 상부 엣지 및 노출된 측면의 측벽 엣지를 갖는다. 노출된 상부 엣지 및 노출된 측면의 측벽 엣지는 제3 유전 재료에 의해 커버된다. 제3 유전 재료는 스택 및 상 변화 재료 직선 구조물의 상부 엣지 위로부터 제거되어 제1 전도성 재료 및 상부 엣지를 따라 연장되는 평탄화된 상부 표면을 형성한다. 제2 전도성 재료는 평탄화된 상부 표면을 따라 형성된다. 제2 전기 전도성 재료는 제1 방향과 교차하는 제2 방향을 따라 연장되는 일련의 제2 라인으로 패턴형성된다. 패턴형성은 또한 제1 라인을 이격된 분획으로 슬라이싱하고, 상 변화 재료 직선 구조물을 노드와 1대1 대응관계에 있는 메모리 셀 구조물로 슬라이싱한다.

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  20. 반도체 구성물로서,
    반도체 기판에 의해 지지된 이격된 전기 노드로서, 상기 노드의 상부 표면은 가로행 및 세로열을 갖는 2차원 어레이를 형성하고, 상기 세로열은 상기 가로행에 실질적으로 직각이며; 서로와 공통인 가로행 내의 노드는 상기 가로행 아래의 워드선(wordline)을 통해 서로에 커플링된, 상기 전기 노드;
    상기 노드 위에 있고 노드의 쌍을 서로에 브릿징하는 브릿징 구조물(bridging structure)로서; 상기 워드선에 실질적으로 직각인 방향으로 연장되고; 유전 재료 위에 적층된 제1 전기 전도성 재료를 포함하고; 맞은 편의 측벽 표면을 포함하는, 상기 브릿징 구조물;
    상기 측벽 표면을 따른 프로그램 가능한 재료 구조물로서, 상기 브릿징 구조물의 상기 제1 전기 전도성 재료 및 상기 유전 재료 둘 다에 바로 맞대어 있고; 각각 2개의 맞은 편의 측면을 가지며; 상기 측면 중 하나는 상기 브릿징 구조물의 상기 제1 전기 전도성 재료 및 상기 유전 재료 둘 다에 바로 맞대어 있고, 상기 맞은 편의 측면 중 다른 하나는 절연 구조물에 바로 맞대어 있으며; 상기 절연 구조물은 3종의 상이한 유전 재료를 포함하고; 상기 3종의 상이한 유전 재료 중 1종은 용기 형상으로 구성되며, 상기 3종의 상이한 유전 재료 중 다른 종은 완전히 상기 용기 형상 내에 있고; 상기 3종의 상이한 유전 재료는 서로 조성이 다른, 상기 프로그램 가능한 재료 구조물; 및
    상기 브릿징 구조물에 걸쳐 연장되는 제2 전기 전도성 재료의 전기 전도성 비트라인(bitline)으로서; 상기 제1 전기 전도성 재료 및 상기 프로그램 가능한 재료 구조물 위로 그리고 상기 제1 전기 전도성 재료 및 상기 프로그램 가능한 재료 구조물에 바로 맞대어 있고; 상기 2차원 어레이의 세로열을 따라 연장되는, 상기 전기 전도성 비트라인을 포함하는, 반도체 구성물.
  21. 제20항에 있어서, 상기 프로그램 가능한 재료 구조물은 상기 브릿징 구조물의 측변 표면을 따라 연장되는 수직 구역을 포함하는, 반도체 구성물.
  22. 제20항에 있어서, 상기 프로그램 가능한 재료 구조물은 각이 진 플레이트인, 반도체 구성물.
  23. 제20항에 있어서, 상기 프로그램 가능한 재료는 상 변화 재료인, 반도체 구성물.
  24. 제20항에 있어서, 상기 워드선은 pn 다이오드에 의해 상기 노드로부터 이격된, 반도체 구성물.
  25. 제20항에 있어서, 상기 워드선은 쌍극성 접합형 트랜지스터에 의해 상기 노드로부터 이격된, 반도체 구성물.
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  32. 메모리 셀을 형성하는 방법으로서,
    반도체 기판에 의해 지지된 복수의 이격된 전기 노드를 형성하는 단계;
    상기 이격된 전기 노드 위에 스택을 형성하는 단계로서, 상기 스택은 제1 유전 재료 위의 제1 전기 전도성 재료를 포함하는, 상기 스택을 형성하는 단계;
    상기 스택을 제1 방향을 따라 연장되는 일련의 제1 라인들로 패턴형성하는 단계로서; 각각의 제1 라인은 한 쌍의 맞은 편의 측벽 표면을 포함하고; 상기 제1 라인들은 갭에 의해 서로 이격된, 상기 스택을 패턴형성하는 단계;
    상기 제1 라인들 위로 그리고 상기 제1 라인들 사이에 상 변화 재료의 필름을 형성하는 단계로서, 상기 필름은 상기 제1 라인들의 상기 측벽 표면들을 따라 연장되는, 상기 필름을 형성하는 단계;
    상기 상 변화 재료 위에 제2 유전 재료를 형성하는 단계;
    상기 제1 라인들의 상기 측벽 표면들을 따라 상 변화 재료 직선 구조물이 남도록, 상기 제1 라인들 사이의 갭들로부터 상기 상 변화 재료의 일부를 제거하고 그리고 상기 제1 라인들 위로부터 상기 상 변화 재료를 제거하는 단계로서; 상기 상 변화 재료 직선 구조물은 상기 노드에 바로 맞대어 있는 수평 부분을 갖고 상기 수평 부분으로부터 위로 연장되는 비수평 부분을 갖는 각이 진 플레이트이며; 상기 비수평 부분은 상기 스택의 제1 유전 재료 및 제1 전기 전도성 재료에 바로 맞대어 있고; 상기 상 변화 재료 직선 구조물은 노출된 상부 엣지 및 노출된 측면의 측벽 엣지를 갖는, 상기 상 변화 재료를 제거하는 단계;
    상기 노출된 상부 엣지 및 노출된 측면의 측벽 엣지를 제3 유전 재료에 의해 커버하는 단계로서, 상기 제3 유전 재료는 상기 상 변화 재료 직선 구조물 사이에 트로프(trough)를 형성하는 단계;
    상기 트로프를 제4 유전 재료에 의해 충전하는 단계;
    상기 스택 위로부터 그리고 상기 상 변화 재료 직선 구조물의 상부 엣지 위로부터 상기 제3 유전 재료 및 제4 유전 재료를 제거하여 상기 제1 전기 전도성 재료에 걸쳐, 상기 상 변화 재료 직선 구조물의 상부 엣지에 걸쳐, 상기 제3 유전 재료에 걸쳐 그리고 상기 제4 유전 재료에 걸쳐 연장되는 평탄화된 상부 표면을 형성하는 단계;
    상기 평탄화된 상부 표면에 걸쳐 제2 전기 전도성 재료를 형성하는 단계; 및
    상기 제2 전기 전도성 재료를 상기 제1 방향과 교차하는 제2 방향을 따라 연장되는 일련의 제2 라인으로 패턴형성하는 단계로서; 상기 패턴형성은 또한 상기 제1 라인들을 이격된 분획으로 슬라이싱하고, 상기 상 변화 재료 직선 구조물을 상기 노드와 1대1 대응관계에 있는 메모리 셀 구조물로 슬라이싱하는, 상기 제2 전기 전도성 재료를 패턴형성하는 단계를 포함하는, 메모리 셀을 형성하는 방법.
  33. 제32항에 있어서, 상기 제1 유전 재료, 제2 유전 재료 및 제3 유전 재료는 서로 동일한 조성물인, 메모리 셀을 형성하는 방법.
  34. 제32항에 있어서, 상기 제1 유전 재료, 제2 유전 재료 및 제3 유전 재료는 질화규소를 포함하는, 메모리 셀을 형성하는 방법.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9166159B2 (en) 2013-05-23 2015-10-20 Micron Technology, Inc. Semiconductor constructions and methods of forming memory cells
US11641741B2 (en) 2020-09-09 2023-05-02 Micron Technology, Inc. Microelectronic devices with tiered blocks separated by progressively spaced slits, and related methods and systems

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100728985B1 (ko) 2006-05-17 2007-06-15 주식회사 하이닉스반도체 상변환 기억 소자 및 그의 제조방법
KR100743654B1 (ko) 2006-06-29 2007-07-30 주식회사 하이닉스반도체 상변환 기억 소자 및 그의 제조방법

Family Cites Families (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6420725B1 (en) 1995-06-07 2002-07-16 Micron Technology, Inc. Method and apparatus for forming an integrated circuit electrode having a reduced contact area
US5789277A (en) 1996-07-22 1998-08-04 Micron Technology, Inc. Method of making chalogenide memory device
US6579760B1 (en) * 2002-03-28 2003-06-17 Macronix International Co., Ltd. Self-aligned, programmable phase change memory
US6855975B2 (en) 2002-04-10 2005-02-15 Micron Technology, Inc. Thin film diode integrated with chalcogenide memory cell
KR100504698B1 (ko) 2003-04-02 2005-08-02 삼성전자주식회사 상변화 기억 소자 및 그 형성 방법
US7411208B2 (en) 2004-05-27 2008-08-12 Samsung Electronics Co., Ltd. Phase-change memory device having a barrier layer and manufacturing method
KR100675278B1 (ko) 2004-05-27 2007-01-26 삼성전자주식회사 산소 장벽막으로 덮여진 상변화 기억 셀들을 갖는 반도체소자들, 이를 채택하는 전자 시스템들 및 이를 제조하는방법들
KR100668825B1 (ko) 2004-06-30 2007-01-16 주식회사 하이닉스반도체 상변화 기억 소자 및 그 제조방법
US7580668B2 (en) 2004-07-27 2009-08-25 Microsoft Corporation Intelligent data broadcasting
US7226857B2 (en) 2004-07-30 2007-06-05 Micron Technology, Inc. Front-end processing of nickel plated bond pads
KR100650753B1 (ko) 2005-06-10 2006-11-27 주식회사 하이닉스반도체 상변환 기억 소자 및 그의 제조방법
US7514288B2 (en) 2005-06-17 2009-04-07 Macronix International Co., Ltd. Manufacturing methods for thin film fuse phase change ram
US7238994B2 (en) 2005-06-17 2007-07-03 Macronix International Co., Ltd. Thin film plate phase change ram circuit and manufacturing method
US7332735B2 (en) 2005-08-02 2008-02-19 Micron Technology, Inc. Phase change memory cell and method of formation
JP4860248B2 (ja) 2005-11-26 2012-01-25 エルピーダメモリ株式会社 相変化メモリ装置および相変化メモリ装置の製造方法
US7688619B2 (en) 2005-11-28 2010-03-30 Macronix International Co., Ltd. Phase change memory cell and manufacturing method
ATE480873T1 (de) 2005-12-20 2010-09-15 Nxp Bv Vertikale phasenwechsel-speicherzelle und herstellungsverfahren dafür
US8183554B2 (en) 2006-04-03 2012-05-22 Blaise Laurent Mouttet Symmetrical programmable memresistor crossbar structure
US7732800B2 (en) 2006-05-30 2010-06-08 Macronix International Co., Ltd. Resistor random access memory cell with L-shaped electrode
TWI305678B (en) 2006-08-14 2009-01-21 Ind Tech Res Inst Phase-change memory and fabricating method thereof
US7560723B2 (en) * 2006-08-29 2009-07-14 Micron Technology, Inc. Enhanced memory density resistance variable memory cells, arrays, devices and systems including the same, and methods of fabrication
KR100861296B1 (ko) 2006-09-27 2008-10-01 주식회사 하이닉스반도체 컨파인드 셀 구조를 갖는 상변환 기억 소자 및 그의제조방법
KR100827661B1 (ko) 2006-10-31 2008-05-07 삼성전자주식회사 이중의 하부 전극을 갖는 상변화 기억소자 및 그 제조방법
US7569844B2 (en) * 2007-04-17 2009-08-04 Macronix International Co., Ltd. Memory cell sidewall contacting side electrode
US8030128B1 (en) * 2007-04-23 2011-10-04 Marvell International Ltd. Method to form high density phase change memory (PCM) top contact every two bits
US20090003083A1 (en) * 2007-06-28 2009-01-01 Sandisk 3D Llc Memory cell with voltage modulated sidewall poly resistor
US20090029031A1 (en) 2007-07-23 2009-01-29 Tyler Lowrey Methods for forming electrodes in phase change memory devices
US7642125B2 (en) 2007-09-14 2010-01-05 Macronix International Co., Ltd. Phase change memory cell in via array with self-aligned, self-converged bottom electrode and method for manufacturing
US7729162B2 (en) 2007-10-09 2010-06-01 Ovonyx, Inc. Semiconductor phase change memory using multiple phase change layers
US8053365B2 (en) 2007-12-21 2011-11-08 Novellus Systems, Inc. Methods for forming all tungsten contacts and lines
KR20090090538A (ko) 2008-02-21 2009-08-26 주식회사 하이닉스반도체 상변화 메모리 소자 제조 방법
US20090302472A1 (en) 2008-06-05 2009-12-10 Samsung Electronics Co., Ltd. Non-volatile memory devices including shared bit lines and methods of fabricating the same
US20100059729A1 (en) 2008-09-09 2010-03-11 Ovonyx, Inc. Apparatus and method for memory
US8604457B2 (en) * 2008-11-12 2013-12-10 Higgs Opl. Capital Llc Phase-change memory element
US8377741B2 (en) 2008-12-30 2013-02-19 Stmicroelectronics S.R.L. Self-heating phase change memory cell architecture
KR20110090583A (ko) * 2010-02-04 2011-08-10 삼성전자주식회사 상변화 메모리 장치 및 그 형성 방법
US8729521B2 (en) * 2010-05-12 2014-05-20 Macronix International Co., Ltd. Self aligned fin-type programmable memory cell
KR20110135285A (ko) * 2010-06-10 2011-12-16 삼성전자주식회사 상변화 메모리 소자의 제조방법
US8597974B2 (en) 2010-07-26 2013-12-03 Micron Technology, Inc. Confined resistance variable memory cells and methods
US8513136B2 (en) 2011-05-31 2013-08-20 Samsung Electronics Co., Ltd. Memory devices and method of manufacturing the same
US8853665B2 (en) 2012-07-18 2014-10-07 Micron Technology, Inc. Semiconductor constructions, memory cells, memory arrays and methods of forming memory cells
US9166159B2 (en) 2013-05-23 2015-10-20 Micron Technology, Inc. Semiconductor constructions and methods of forming memory cells

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100728985B1 (ko) 2006-05-17 2007-06-15 주식회사 하이닉스반도체 상변환 기억 소자 및 그의 제조방법
KR100743654B1 (ko) 2006-06-29 2007-07-30 주식회사 하이닉스반도체 상변환 기억 소자 및 그의 제조방법

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