KR101350091B1 - 크로스-포인트 메모리 구조체, 및 메모리 어레이 형성 방법 - Google Patents

크로스-포인트 메모리 구조체, 및 메모리 어레이 형성 방법 Download PDF

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마이크론 테크놀로지, 인크.
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Abstract

일부 실시예들은 크로스-포인트 메모리 구조체들을 포함한다. 구조체들은 제 1 수평 방향을 따라 연장하는 제 1 전극 재료의 라인, 제 1 전극 재료 위의 액세스 디바이스 재료들의 다중-측면식 컨테이너, 다중-측면식 컨테이너 내의 메모리 소자 재료, 및 메모리 소자 재료 위에 그리고 제 1 수평 방향과 직교하는 제 2 수평 방향을 따라 연장하는 제 2 전극 재료의 라인을 포함할 수 있다. 일부 실시예들은 메모리 어레이들을 형성하는 방법들을 포함한다. 이 방법들은 제 1 전극 재료 위에 메모리 셀 스택을 형성하는 단계와, 제 1 전극 재료와 메모리 셀 스택을 제 1 수평 방향을 따라 연장하는 제 1 세트의 이격된 라인들로 패터닝하는 단계를 포함할 수 있다. 제 2 전극 재료의 이격된 라인들은 제 1 세트의 이격된 라인들 위에 형성될 수 있고, 제 1 수평 방향과 직교하는 제 2 수평 방향을 따라 연장할 수 있다.

Description

크로스-포인트 메모리 구조체, 및 메모리 어레이 형성 방법{CROSS-POINT MEMORY STRUCTURES, AND METHODS OF FORMING MEMORY ARRAYS}
본 발명은 크로스-포인트 메모리 구조체들, 및 메모리 어레이들 형성 방법들에 관한 것이다.
집적 회로 제조의 계속적인 목표는 집적 회로 디바이스들에 의해 소비되는 반도체 공간(real estate)의 양을 감소시키는 것이고, 이에 따라 집적도의 레벨(level of integration)을 증가시키는 것이다.
메모리는 메모리 디바이스들의 큰 어레이(large array of memory devices)를 사용할 수 있고, 각 메모리 디바이스는 하나 이상의 데이터 비트들(bits)을 저장한다. 따라서, 개별 메모리 디바이스들의 크기의 감소는 비트 밀도(bit density)에서 큰 증가로 변형할 수 있다. 공통(common) 메모리 디바이스들은 동적 랜덤 액세스 메모리(dynamic random access memory;DRAM) 디바이스들, 정적(static) 랜덤 액세스 메모리(SRAM) 디바이스들, 및 비휘발성(nonvolatile) 디바이스들(소위 플래시(flash) 디바이스들)이다. 비휘발성 디바이스들은 NAND 또는 NOR 메모리 어레이 아키텍쳐들(architectures)에 통합될 수 있다.
메모리 디바이스의 크기는 메모리 디바이스의 제조시에 사용되는 가장 작은 피쳐(feature) 크기의 용어들로 표현될 수 있다. 특히, 가장 작은 피쳐 크기가 "F"로 지정된다면, 메모리 디바이스 치수들은 F의 단위들(units)로 표현될 수 있다. 종래의 DRAM 메모리는 적어도 6F2의 치수를 종종 포함하고, SRAM은 더 많은 반도체 공간을 요구할 것이다.
매우 적은 반도체 공간을 잠재적으로 소비하는 메모리의 형태는 소위 크로스-포인트 메모리(cross-point memory)이다. 크로스-포인트 메모리에서, 메모리 셀(cell)은 워드라인(wordline)과 비트라인(bitline) 사이에서 오버랩(overlap)으로 발생한다. 특히, 메모리 소자 재료(material)는 워드라인과 비트라인 사이에 제공된다. 메모리 소자 재료는 전류에 노출될 시에 안정하고 검출가능한 변화를 받는 하나 이상의 물질들(substances)이고; 예를 들어 페로브스카이트(perovskite) 재료, 칼코겐화합물(chalcogenide) 재료, 이온 전도성(ionic transport) 재료, 저항 스위칭(resistive switching) 재료, 폴리머 재료(polymeric material) 및/또는 상 변화(phase change) 재료일 수 있다. 메모리 셀이 비트라인과 워드라인의 오버랩 영역에 한정될 수 있으므로, 메모리 셀은 이론적으로 4F2 이하의 치수로 형성될 수 있다.
크로스-포인트 메모리를 형성하기 위해 개선된 방법들을 제공하는 것이 요구되고, 개선된 크로스-포인트 메모리 구조체들을 제공하는 것이 요구된다.
도 1 내지 도 9 및 도 11은 메모리 어레이를 형성하기 위한 예시적 실시예의 프로세스의 다양한 프로세스 스테이지들의 구성의 일부분의 개략적인 3-차원 도면들이다. 도 10은 도 9의 라인 10-10을 따라 취한 단면도이다.
도 12, 도 13, 도 15 내지 도 17, 도 19, 도 20 및 도 22는 메모리 어레이를 형성하기 위한 다른 예시적 실시예의 프로세스의 다양한 프로세스 스테이지들의 구성의 일부분의 개략적인 3-차원 도면들이다. 도 12의 프로세스 스테이지는 도 4의 프로세싱 스테이지에 이어지는 도면이고, 도 5의 것에 대안적인(alternative) 도면이다. 도 14는 도 13의 라인 14-14를 따라 취한 단면도이다. 도 18은 도 17의 라인 18-18을 따라 취한 단면도이고; 도 21은 도 20의 라인 21-21을 따라 취한 단면도이다.
도 23은 크로스-포인트 메모리 구조체의 실시예를 도시하는 구성의 일부분의 개략적인 3-차원 도면이다.
도 24 내지 도 35는 메모리 어레이를 형성하기 위한 다른 예시적 실시예의 프로세스의 다양한 프로세스 스테이지들의 구성의 일부분의 개략적인 3-차원 도면들이다.
도 36은 크로스-포인트 메모리 구조체의 다른 실시예를 도시하는 구성의 일부분의 개략적인 3-차원 도면이다.
도 37 내지 도 48은 메모리 어레이를 형성하기 위한 다른 예시적 실시예의 프로세스의 다양한 프로세스 스테이지들의 구성의 일부분의 개략적인 3-차원 도면들이다.
도 49는 도 29에 도시된 것에 대안적인 프로세싱으로 형성될 수 있는 예시적 플러그(plug)를 도시한 도면이다.
일부 실시예들은 크로스-포인트 메모리 셀들(cross-point memory cells)의 어레이들(arrays)을 형성하기 위해 사용될 수 있는 프로세싱(processing) 방법들을 포함하고, 일부 실시예들은 크로스-포인트 메모리 구조체들(cross-point memory structures)을 포함한다. 예시적 실시예들은 도 1 내지 도 48을 참조하여 설명된다.
도 1은 구성(construction)(10)의 일부분을 도시한다. 구성은 베이스(base)(12)를 포함한다. 베이스는 예를 들어, 이산화 실리콘, 질화 실리콘, 및 옥시니트라이드 실리콘(silicon oxynitride) 중 하나 이상과 같은 전기적 절연 재료(electrically insulative material)를 포함할 수 있다. 베이스가 동질성(homogeneous)으로 도시되었을 지라도, 일부 실시예들에서 베이스는 집적 회로의 제조와 관련된 다중 층들(multiple layers)과 재료들을 포함할 수 있다. 예를 들어, 베이스는 반도체 재료에 걸쳐 지지되는 상술한 절열 재료를 포함할 수 있다. 반도체 재료는 단결정(monocrystalline) 실리콘을 포함하거나, 실리콘으로 반드시 구성되거나, 또는 실리콘으로 구성될 수 있다. 베이스가 반도체 재료를 포함한다면, 베이스(12)는 반도체 기판으로 언급될 수 있다. 용어 "반도체성 기판(semiconductive substrate)"과 "반도체 기판(semiconductor substrate)"은 반도체성 웨이퍼(semiconductive wafer)(단독으로 또는 다른 재료들을 포함하는 어셈블리로), 및 반도체성 재료 층들(layers)(단독으로 또는 다른 재료들을 포함하는 어셈블리로)과 같은 벌크(bulk) 반도체성 재료들을 포함하나, 이에 제한되지 않는 반도체성 재료를 포함하는 임의의 구성을 의미한다. 용어 "기판(substrate)"은 상술한 반도체성 기판들을 포함하나, 이에 제한되지 않는 임의의 지지 구조체(supporting strusture)로 언급할 수 있다. 베이스(12)가 반도체 기판이라면, 구성(10)은 또한 반도체 구성으로 언급될 수 있다.
제 1 전극 재료(또한 하부 전극(bottom electrode) 재료로 언급될 수 있음)(14)는 베이스(12) 위에 형성된다. 제 1 전극 재료(14)는 베이스(12)의 상부 표면과 물리적으로 접촉한다.
제 1 전극 재료(14)는 임의의 적합한 조성물(composition) 또는 조성물들의 배합(combination)을 포함할 수 있고; 일부 실시예에서는 백금(platinum), 질화 티타늄(titanium nitride) 및 질화 탄탈륨(tantalum nitride)으로 구성되는 그룹으로부터 선택된 하나 이상의 조성물들을 포함하거나, 이 조성물로 반드시 구성되거나, 또는 이 조성물로 구성될 수 있다.
메모리 스택(memory stack)(16)은 제 1 전극 재료(14) 위에 형성된다. 메모리 스택은 제 1 전극 재료로부터 위를 향한 순서로, 제 1 절연 재료(18), 제 2 절연 재료(20), 전기적 도전성 재료(electrically conductive material)(22), 및 메모리 소자 재료(24)를 포함한다.
제 1 전극 재료(14) 및 전기적 도전성 재료(22)와 함께 제 1 및 제 2 절연 재료들(18, 20)은 금속-절연체-절연체-금속(MIIM) 다이오드(diode)를 형성한다. 전기적 도전성 재료(22)는 제 1 전극 재료의 일 함수(work function)에 대해 높은 일 함수를 갖고; 예를 들어 질화 탄탈륨 실리콘(tantalum silicon nitride), 크롬(chromium) 및 탄탈륨으로 구성되는 그룹으로부터 선택된 하나 이상의 조성물들을 포함하거나, 이 조성물들로 반드시 구성되거나, 또는 이 조성물들로 구성될 수 있다. 절연 재료들은 임의의 적합한 조성물들 또는 조성물들의 배합들을 포함할 수 있고, 상기 재료들 사이에서 밴드갭들(bandgaps), 및/또는 전도성 밴드 에지들(conduction band edge), 및/또는 밸런스 밴드 에지들(valence band edges)이 반대 방향이 아닌 일 방향으로 캐리어들(carriers)의 터널링(tunneling)을 가능(enable)하도록 서로에 대해 맞춰질 수 있다. 따라서, 절연 재료들은 구성적으로 서로 다르고, 각각은 예를 들어 산화 알루미늄, 산화 실리콘, 질화 실리콘, 산화 지르코늄 및 산화 하프늄으로 구성되는 그룹으로부터 선택된 하나 이상의 조성물을 포함하거나, 이 조성물로 반드시 구성되거나, 또는 이 조성물로 구성될 수 있다.
비록 도시된 다이오드가 MIIM 다이오드이고, 따라서 두 개의 절연 재료들일지라도, 다른 실시예들에서 다이오드는 셋 이상의 절연 재료들을 포함할 수 있다. 다이오드는 예를 들어, US 특허 공보 2008/0273363호에 기재된 다이오드들과 유사할 수 있다. 일부 실시예들에서, 절연 재료들 중 하나는 제 1 전극 재료에서 자연 산화물(native oxide)일 수 있다.
메모리 소자 재료(24)는 임의의 적합한 조성물 또는 조성물들의 배합을 포함할 수 있고, 일부 실시예들에서는 페로브스카이트 재료(perovskite material), 칼코겐화합물(chalcogenide) 재료, 이온 전도성(ionic transport) 재료, 저항 스위칭(resistive switching) 재료, 폴리머 재료(polymeric material) 및/또는 상 변화(phase change) 재료일 수 있다. 재료(24)가 상 변화 재료라면, 재료는 예를 들어, 게르마늄, 안티몬(antimony) 및 텔루륨(tellurium)의 혼합물을 포함하거나, 이 혼합물로 반드시 구성되거나, 또는 이 혼합물로 구성될 수 있다.
패턴된 마스킹 재료(patterned masking material)(28)는 메모리 소자 재료(24) 위에 초기에 형성된다. 패턴된 마스킹 재료는 복수의 이격된 라인들(spaced lines)(26)의 형태이고, 각 라인들은 수평 방향(30)을 따라 주로(primarily) 연장한다. 일부 실시예들에서, 라인들 모두는 수평 방향(30)을 따라 정확하게 연장한다. 다른 실시예들에서, 라인들은 이들이 수평 방향(30)을 따라 대부분 연장하도록 변형(variation)을 가질 수 있으나, 라인들이 수평 방향(30)을 따라 완전히 연장하지 않도록 일부 파형(waviness) 또는 다른 피쳐들(features)을 가질 수 있다. "지시된 수평 방향(30)을 따라 주로 연장하는"의 문구에서 용어 "주로(primarily)"는 라인들이 지시된 수평 방향을 따라 적어도 대부분 연장하는 것을 지시하기 위해 사용된다.
마스킹 재료(28)는 임의의 적합한 조성물 또는 조성물들의 배합을 포함할 수 있고, 예를 들어, 포토레지스트(photoresist), 비결정성 탄소(amorphous carbon), 투명 탄소(transparent carbon), 이산화 실리콘, 질화 실리콘 및 옥시니트라이드 실리콘 중 하나 이상을 포함하거나, 하나 이상으로 반드시 구성되거나, 또는 하나 이상으로 구성될 수 있다. 재료는 동질성(도시 생략)일 수 있거나, 또는 둘 이상의 다른 조성물들의 스택(stack)을 포함할 수 있다.
이격된 라인들은 갭들(gaps)(32)에 의해 서로 분리되어 있다.
일부 실시예들에서, 이격된 라인들은 이격된 라인들을 순차적으로 형성되는 다른 라인들과 구별하기 위해 제 1 세트의 이격된 라인들로 언급될 수 있다.
마스킹 재료(28)의 라인들(26)은 임의의 적합한 프로세싱(processing)으로 형성될 수 있다. 일부 실시예들에서, 라인들은 마스킹 소자(24)를 완전히 가로지르는 재료(28)의 층을 초기에(initially) 형성하고; 포토리소그래픽적으로-패턴된 마스크(photolithographically-patterned mask)를 재료(28)의 층 위에 형성하며; 상기 재료의 라인들(26)을 형성하기 위해 상기 포토리소그래픽적으로-패턴된 마스크로부터 하부 재료(underlying material)(28)로 패턴(pattern)을 트랜스퍼하고(transferring); 그런 다음 도 1에 도시된 구성을 남기기 위해 상기 포토리소그래픽적으로-패턴된 마스크를 제거함으로써 형성될 수 있다. 재료(28)가 포토레지스트를 포함한다면, 재료(28)는 포토리소그래픽적으로-패턴된 포토레지스트로 구성될 수 있거나, 또는 하부 조성물 위의 포토리소그래픽적으로-패턴된 포토레지스트 마스크를 포함할 수 있다. 일부 실시예들에서, 라인들(26)은 피치 곱셈(pitch multiplication) 기술들, 예를 들면 스페이서 피치-더블링(pitch-doubling) 또는 피치-쿼드러플링(pitch-quadrupling) 기술들을 사용하여 형성되는 서브-포토리소그래픽 레솔루션 피쳐들(sub-photolithographic resolution features)을 포함할 수 있다. 다른 실시예들에서, 라인들(26)은 자체-조립(self-assembly) 또는 직접 조립 기술들, 예를 들면 블록 공중합체 미세상분리(block copolymer microphase separation)를 사용하여 형성되는 서브-포토리소그래픽 레솔루션 피쳐들을 포함할 수 있다. 또 다른 실시예들에서, 라인들(26)은 입자빔 리소그래피(particle beam lithography) 기술들, 예를 들면 전자빔 리소그래피를 사용하여 형성되는 서브-포토리소그래픽 레솔루션 피쳐들을 포함할 수 있다.
도 2를 참조하면, 패턴은 패턴된 마스킹 재료(28)로부터 제 1 전극 재료(14)와 메모리 셀 스택(16)으로 하나 이상의 에칭들(etchs)에 의해 트랜스퍼되고, 상기 제 1 전극 재료(14)와 메모리 셀 스택(16)은 패턴된 마스킹 재료(28)의 패턴을 채용한다. 특히, 제 1 전극 재료(14)와 메모리 셀 스택(16)은 제 1 수평 방향(30)을 따라 주로 연장하는 제 1 세트의 이격된 라인들(26)의 패턴을 채용한다. 이 패터닝(patterning)은 갭들(32)이 재료들(14, 18, 20, 22 및 24)을 완전히 통해서 베이스(12)의 상부 표면까지 연장한다.
도 3을 참조하면, 유전체 재료(dielectric material)(34)는 라인들(26) 위에, 그리고 이 라인들 사이의 갭들(32) 내에 형성된다. 유전체 재료(34)는 임의의 적합한 조성물 또는 조성물들의 배합을 포함할 수 있고, 예를 들어 이산화 실리콘, 질화 실리콘, 옥시니트라이드 실리콘, 및 다양한 도핑된 실리콘 산화물들(various doped silicon oxides)(예를 들어, 보로포스포실리케이트(borophosphosilicate) 글래스, 붕규산 유리(borosilicate glass), 플루오로실리케이트(fluorosilicate) 글래스 등) 중 하나 이상을 포함할 수 있다.
도시된 실시예에서, 마스킹 재료(28)는 유전체 재료(34)의 형성(formation) 중에 메모리 셀 스택(16) 위에 남는다(remain). 다른 실시예들에서, 마스킹 재료(28)는 유전체 재료(34)의 형성 전에 제거될 수 있다.
도 4를 참조하면, 재료(34)는 라인들(26) 위로부터 제거된다. 상기 제거는 임의의 적합한 프로세싱을 사용하여 달성될 수 있다. 예를 들면, 상기 제거는 에치-백(etch-back) 및/또는 평탄화(planarization)(예를 들면, 화학적-기계적 폴리싱(CMP))를 사용하여 달성될 수 있다. 도시된 실시예에서, 상기 제거는 재료들(28, 34)을 가로질러 연장하는 평탄화된 상부 표면(35)을 형성하기 위해 평탄화를 사용하여 달성될 수 있다.
도 5를 참조하면, 패턴된 마스킹 재료들(36, 38)은 라인들(26) 위에, 그리고 이 라인들(26) 사이의 갭들 내에 있는 유전체 재료(34) 위에 형성된다. 패턴된 마스킹 재료들(36, 38)은 제 1 수평 방향(30)과 직교하는 제 2 수평 방향(42)을 따라 주로 연장하는 복수의 라인들(40)을 포함한다. 라인들(40)은 이들을 제 1 세트의 라인들(26)과 구별하기 위해 제 2 세트의 라인들로 언급될 수 있다.
재료(36)는 소위 하드 마스킹(hard masking) 재료에 상응할 수 있고, 마스킹 재료(28)에 관련하여 상술한 임의의 조성물들을 포함할 수 있다.
재료(38)는 포토리소그래픽적으로-패턴된 포토레지스트에 상응할 수 있다.
패턴된 라인들(40)은 상부 표면(35)(도 4)을 완전히 가로지르는 재료(36)의 층을 초기에(initially) 형성하고, 재료(36)의 층 위에 포토리소그래픽적으로-패턴된 포토레지스트(38)를 형성하며, 그런 다음 포토리소그래픽적으로-패턴된 포토레지스트로부터 재료(36) 내로 하나 이상의 에칭들로 패턴을 트랜스퍼함으로써 형성될 수 있다.
라인들(40)은 갭들(44)에 의해 서로 이격되어 있다. 라인들(40)이 형성된 후에, 재료(28)는 하나 이상의 적합한 에칭들에 의해 갭들(44) 내로부터 제거된다.
도 6을 참조하면, 재료(38)(도 5)는 라인들(40)로부터 제거된다.
도 7을 참조하면, 상부 전극 재료(46)는 라인들(40) 위에, 그리고 이 라인들(40) 사이의 갭들(44) 내에 형성된다. 상부 전극 재료(46)는 임의의 적합한 조성물 또는 조성물들의 배합을 포함할 수 있고, 일부 실시예들에서는 다양한 금속들(백금, 팔라듐, 텅스텐, 티타늄, 등), 금속-함유(metal-containing) 조성물들(질화 금속, 규화 금속(metal silicides), 등) 및 도전성적으로-도핑된 반도체 재료들(도전성적으로-도핑된 실리콘, 도전성적으로-도핑된 게르마늄, 등) 중 하나 이상을 포함할 수 있다.
도 8을 참조하면, 상부 전극 재료(46)는 라인들(40) 위로부터 제거된다. 상기 제거는 임의의 적합한 프로세싱을 사용하여 달성될 수 있다. 예를 들면, 상기 제거는 에치-백 및/또는 평탄화(예를 들면, CMP)를 사용하여 달성될 수 있다. 도시된 실시예에서, 상기 제거는 재료들(46, 36)을 가로질러 연장하는 평탄화된 상부 표면(47)을 형성하기 위해 평탄화를 사용하여 달성된다.
도 8의 프로세싱 스테이지(processing stage)에 남아있는 상부 전극 재료(46)는 라인들(40) 사이의 갭들(44) 내에 형성된 복수의 이격된 라인들(48)의 형태이다. 일부 실시예들에서, 라인들(48)은 전극 재료(14)의 제 1 세트의 이격된 전기적-도전성 라인들(26)과 이들을 구별하기 위해 제 2 세트의 이격된 전기적-도전성 라인들(spaced electrically-conductive lines)로 언급될 수 있다. 일부 실시예들에서, 라인들(26)은 제 1 세트의 이격된 라인들로 언급될 수 있고, 라인들(40)은 제 2 세트의 이격된 라인들로 언급될 수 있으며, 라인들(48)은 제 3 세트의 이격된 라인들로 언급될 수 있다.
도 9 및 도 10을 참조하면, 재료(36)(도 8)는 라인들(48) 사이로부터 제거되고, 연속하여 메모리 셀 스택들(16)의 재료들(18, 20, 22 및 24)은 라인들(48) 사이의 영역들로부터 제거된다. 라인들(48) 사이로부터 재료들(18, 20, 22 및 24)의 제거는 남아있는 재료들(18, 20, 22 및 24)을 메모리 유닛 셀들(50)(이들 중 일부만이 라벨됨)의 어레이로 형성한다. 개별 메모리 유닛 셀들은 제 1 전극 재료(14)와 제 2 전극 재료(46) 사이에서 메모리 셀 스택(16)을 포함한다.
도 11을 참조하면, 유전체 재료(52)는 라인들(48) 위에, 그리고 이 라인들(48) 사이의 갭들 내에 형성된다. 유전체 재료(52)는 이를 제 1 유전체 재료(34)와 구별하기 위해 제 2 유전체 재료로 언급될 수 있다. 유전체 재료(52)는 유전체 재료(34)와 관련하여 상술한 임의의 조성물들을 포함할 수 있다. 일부 실시예들에서, 유전체 재료(52)는 유전체 재료(34)와 동일한 조성물일 수 있고; 다른 실시예들에서는 유전체 재료(34)와 다른 조성물일 수 있다. 일부 실시예들에서, 유전체 재료(52)는 초기 프로세싱 스테이지(도 8)에서 제 1 전극 재료(46)의 이격된 라인들(48) 사이에 있었던 이격된 라인들(40)을 대체하는 것으로 고려될 수 있다.
도 1 내지 도 11의 프로세싱은 상부 전극 재료(46)의 라인들(48)의 형성 후에 메모리 셀 스택(16)의 도전성 재료(22)를 제거한다. 특히, 라인들(48)은 메모리 셀 스택(16)의 재료들의 에칭 중에 마스크로서 사용된다. 다른 실시예들에서, 메모리 셀 스택의 재료들 중 적어도 일부는 상부 전극 재료를 형성하기 전에 제거될 수 있다. 도 12 내지 도 22는 메모리 셀 스택의 재료들이 상부 전극 재료(46)를 형성하기 전에 제거되는 예시적 실시예를 도시한다.
도 12를 참조하면, 구성(10)은 도 4의 것에 연속하고(subsequent), 그리고 도 5의 것에 유사한(analogous) 프로세싱 스테이지로 도시하고 있다. 그러나, 도 5의 프로세싱 스테이지와는 달리, 메모리 셀 스택(16)의 재료들은 패턴된 마스킹 재료들(36, 38)의 라인들(40) 사이로부터 제거된다. 도시된 실시예에서, 메모리 셀 스택의 재료들 모두는 라인들(40) 사이에서 제거된다. 그러나, 도전성 재료(22)와 메모리 소자 재료(24)가 라인들(40) 사이로부터 제거되는 동안, 분리된(isolated) 메모리 셀들의 어레이가 형성될 수 있다. 따라서, 일부 실시예들에서는, 재료들(22, 24) 만이 라인들(40) 사이에서 제거되고; 다른 실시예들에서는, 재료들(20, 22, 24)이 라인들(40) 사이로부터 제거될 수 있고; 또 다른 실시예에서는, 메모리 셀 스택들(16)의 재료들(18, 20, 22 및 24) 모두가 라인들(40)(도시 생략) 사이로부터 제거될 수 있다.
일부 실시예들에서, 재료(36)는 상부 전극 재료(46)(도 19 및 도 20에 도시됨)를 위한 위치를 한정하기 위해 사용되는 희생 재료(sacrificial material)이다. 다른 실시예들에서, 재료(36)는 도전성 재료(즉, 도전성 하드 마스크(hard mask))일 수 있고, 상부 전극으로서 사용될 수 있다. 재료(36)가 상부 전극으로서 사용되는 실시예들에서, 재료(28)는 재료(36)의 형성 전에 제거될 수 있고; 도 16 내지 도 22를 참조하여 하기에 설명되는 프로세싱은 변경 또는 생략될 수 있다. 재료(36)가 도전성 하드 마스크 재료라면, 재료(36)는 복수의 도전성 라인들(37)로 패턴되는 것으로 고려될 수 있다.
도 13 및 도 14를 참조하면, 마스킹 재료(38)(도 12)는 도 6을 참조하여 상술한 프로세싱과 유사한 프로세싱으로 제거된다.
도 15를 참조하면, 유전체 재료(54)는 라인들(40) 위와 사이에 증착된다. 유전제 재료(54)는 유전체 재료(34)와 관련하여 상술한 임의의 조성물들을 포함할 수 있다. 일부 실시예들에서, 유전체 재료(54)는 유전체 재료(34)와 동일한 조성물일 수 있고; 다른 실시예에서는 유전체 재료(34)와 다른 조성물일 수 있다.
도 16을 참조하면, 재료(54)는 라인들(40) 위로부터 제거된다. 상기 제거는 임의의 적합한 프로세싱을 사용하여 달성될 수 있다. 예를 들면, 상기 제거는 에치-백 및/또는 평탄화(예를 들면, CMP)를 사용하여 달성될 수 있다. 도시된 실시예에서, 상기 제거는 재료들(36, 54)을 가로질러 연장하는 평탄화된 상부 표면(55)을 형성하기 위해 평탄화를 사용하여 달성된다.
도 17 및 도 18을 참조하면, 재료들(28, 36)은 유전체 재료들(34, 54) 내에서 연장하는 갭들(56)을 남기기 위해 제거된다. 갭들(56)은 제 2 수평 방향(42)을 따라 연장하는 트렌치들(trenches)이다.
도 19를 참조하면, 상부 전극 재료(46)는 유전체 재료(54) 위에 그리고 갭들(56) 내에 형성된다.
도 20 및 도 21을 참조하면, 상부 전극 재료(46)는 유전체 재료(54) 위로부터 제거된다. 상기 제거는 임의의 적합한 프로세싱을 사용하여 달성될 수 있다. 예를 들면, 상기 제거는 에치-백 및/또는 평탄화(예를 들면, CMP)를 사용하여 달성될 수 있다. 도시된 실시예에서, 상기 제거는 재료들(46, 54)을 가로질러 연장하는 평탄화된 상부 표면(57)을 형성하기 위해 평탄화를 사용하여 달성된다.
도 20 및 도 21의 프로세싱 스테이지에 남아있는 상부 전극 재료(46)는 갭들(56)(도 19) 내에 형성되는 복수의 이격된 라인들(58)의 형태이다. 도 12 내지 도 21의 프로세싱과 도 5 내지 도 9의 프로세싱 사이의 차이는 도 12 내지 도 21의 프로세싱의 상부 전극 라인들(58)이 마스킹 재료(36)(도 16)의 위치들에 형성되는 반면에, 도 5 내지 도 9의 프로세싱의 상부 전극 라인들(48)이 마스킹 재료(36)(도 8)의 위치들 사이의 공간들 내에 형성되는 점이다.
도 22를 참조하면, 유전체 재료(60)는 전기적 절열 캡(cap)과 같은 상부 전극 재료(46)의 라인들(58) 위에 형성된다. 유전체 재료(60)는 유전체 재료들(34, 54)과 관련하여 상술된 임의의 조성물들을 포함할 수 있다. 일부 실시예에서, 유전체 재료(60)는 유전체 재료들(34, 54) 중 적어도 하나와 동일한 조성물일 수 있고; 다른 실시예들에서 유전체 재료(60)는 재료들(34, 54) 양자와 조성물적으로 상이할 수 있다.
도 5 내지 도 11의 프로세싱이 이어지던지, 또는 도 12 내지 도 15의 프로세싱이 상부 전극으로 사용되는 도전성 하드 마스크인 재료(36)에 이어지던지, 또는 도 12 내지 도 22의 프로세싱이 상부 전극의 위치를 한정하기 위해 사용된 희생 재료인 재료(36)에 이어지던지와 무관하게, 메모리 어레이들은 크로스-포인트 메모리 유닛 셀들을 포함하여 형성될 수 있고, 이 메모리 셀들은 다양한 프로세싱 시퀀스들(sequences)과 동일한 형상을 갖는다. 도 5 내지 도 11, 도전성 하드 마스크인 재료(36)를 갖는 도 12 내지 도 15, 또는 도 12 내지 도 22의 프로세싱에 의해 형성된 예시적 메모리 셀 구조체(62)는 도 23에 도시되어 있다. 메모리 셀 구조체는 제 1 수평 방향을 따라 연장하는 하부 전극 재료(14)의 라인(26), 및 제 1 수평 방향에 수직한 제 2 수평 방향을 따라 연장하는 상부 전극 재료(36, 46)의 라인(37, 48, 58)을 포함한다. 상부 전극 재료의 라인은 도 12 내지 도 15의 프로세싱이 도전성 하드 마스크 재료(36)에 이어지면 라인(37)일 수 있고, 도 5 내지 도 11의 프로세싱이 이어지면 재료(46)의 라인(48)일 수 있으며, 그리고 도 12 내지 도 22의 프로세싱이 희생 재료인 재료(36)에 이어지면 재료(46)의 라인(58)일 수 있다.
메모리 셀(50)은 상부 및 하부 전극 사이에 샌드위치되어 있다. 메모리 셀은 메모리 소자 재료(24)를 포함하고; 메모리 소자 재료(24) 내에 저장된 데이터에 액세싱하기 위해 형성된 액세스 디바이스(access device)의 일부로서 재료들(18, 20 및 22)을 포함한다. 도시된 액세스 디바이스는 MIIM 다이오드이고, 전극(14)과 전기적 도전성 재료(22)는 이 다이오드의 외부 구성부품들이며, 절연체들(18, 20)은 다이오드의 내부 구성부품들이다.
메모리 어레이를 형성하기 위한 다른 프로세스는 도 24 내지 도 36을 참조하여 설명된다. 동일한 참조부호는 도 1 내지 도 23의 실시예들의 상기 설명에서 사용된 바와 같이 도 24 내지 도 36의 실시예의 설명에 적합하게 사용될 것이다.
도 24는 패턴된 마스킹 재료(72)가 베이스(12)를 가로질러 형성된 후의 프로세싱 스테이지의 구성(70)을 도시한다. 패턴된 마스킹 재료는 복수의 이격된 라인들(74)의 형태이고, 상기 라인들은 수평 방향(30)을 따라 주로 연장한다. 마스킹 재료(72)는 도 1의 마스킹 재료(28)에 대해 상술한 임의의 조성물들을 포함할 수 있다.
이격된 라인들(74)은 갭들(76)에 의해 서로 분리되고, 이 갭들은 라인들(74) 사이에서 트렌치들로 언급될 수 있다.
마스킹 재료(72)의 라인들(74)은 임의의 적합한 프로세싱으로 형성될 수 있다. 일부 실시예들에서, 라인들은 베이스(12)를 완전히 가로지르는 재료(72)의 층을 초기에 형성하고; 재료(72)의 층 위에 포토리소그래픽적으로-패턴된 마스크를 형성하며; 상기 재료(72)의 라인들(74)을 형성하기 위해 포토리소그래픽적으로-패턴된 마스크로부터 하부 재료로 패턴을 트랜스퍼하고; 그런 다음 도 24에 도시된 구성을 남기기 위해 포토리소그래픽적으로-패턴된 마스크를 제거함으로써 형성될 수 있다.
도 25를 참조하면, 패턴은 트렌치들(76)을 베이스 내로 연장시키기 위해 패턴된 마스킹 재료(72)로부터 베이스(12)로 트랜스퍼된다.
도 26을 참조하면, 하부 전극 재료(또는 제 1 전극 재료)(14)는 라인들(74) 위에 그리고 트렌치들을 채우기 위해 트렌치들(76) 내에 형성된다.
도 27을 참조하면, 하부 전극 재료(14)는 트렌치들(76)의 상부 영역으로부터 제거되는 한편, 트렌치들의 하부 영역 내에 하부 전극 재료를 남긴다. 트렌치들의 하부 영역에 남아있는 하부 전극 재료(14)는 제 1 수평 방향(30)을 따라 연장하는 복수의 이격되어 떨어진 라인들(spaced apart lines)(77)을 형성한다. 도시된 실시예에서, 하부 전극 재료는 기판(12)의 상부 표면과 대략 균일한 레벨까지 트렌치들(76)을 채운다. 다른 실시예들에서, 하부 전극 재료는 트렌치들을 다른 레벨까지 채울 수 있고; 특히 일부 실시예들에서 베이스(12)의 상부 표면 아래의 레벨까지 트렌치들을 채울 수 있거나, 또는 다른 실시예들에서 베이스(12)의 상부 표면 위의 레벨까지 트렌치들을 채울 수 있다. 일부 실시예들에서, 하부 전극 재료는 예를 들어, 원자층 증착(atomic layer deposition)에 의해 형성된 필름(film)과 같은 컨포멀 코팅(conformal coating)일 수 있다.
도 28을 참조하면, 액세스 디바이스 재료들의 스택(78)은 트렌치들의 상기 영역들을 부분적으로 채우기 위해 트렌치들(76)의 남아있는 상부 영역들 내에 형성된다. 스택(78)은 절연 재료들(18, 20) 뿐만아니라 전기적 도전성 재료(22)를 포함한다. 액세스 디바이스 재료들이 한 쌍의 절연 재료들을 포함하도록 도시되었을지라도, 다른 실시예들에서 액세스 디바이스 재료들은 둘 이상의 절연 재료들을 함유할 수 있다. 일부 실시예들에서, 제 1 절연 재료(18)는 하부 전극 재료를 따라 형성된 자연 산화물(native oxide)일 수 있다.
액세스 디바이스 재료들은 라인들(74) 위에, 그리고 스택(78)이 상부 물결 지형(undulating upper topography)을 갖도록 트렌치들(76) 내에 컨포멀하게((conformally) 형성된다.
도 29를 참조하면, 재료들(18, 20 및 22)은 에칭(etching) 및/또는 폴리싱(polishing)으로 라인들(74) 위로부터 제거된다. 에칭이 사용되면, 상기 에칭은 플라즈마 에칭(plasma etch)을 포함할 수 있다. 폴리싱이 사용되면, 상기 폴리싱은 CMP를 포함할 수 있다.
전기적 도전성 재료(22)는 전기적 도전성 재료의 상부 표면이 라인들(72)의 최상부 표면 아래에 있도록 트렌치들(76) 내에 리세스된다. 도시된 실시예에서, 재료들(18, 20 및 22) 모두는 리세스된다. 이러한 리세싱(recessing)은 재료들(18, 20 및 22)을 라인들(74) 위로부터 제거하기 위해 사용되는 에칭 중에 달성될 수 있거나; 또는 라인들(74) 위로부터 재료들(18, 20 및 22)의 제거에 연속하여 전도되는 에칭으로 달성될 수 있다. 일부 실시예들에서, 도 29의 프로세싱 스테이지에서 트렌치들 내에 남아있는 액세스 디바이스 재료들은 트렌치들의 측벽들을 따르는 측벽 영역들을 포함하고, 트렌치들의 바다부들을 따르는 하부 영역들을 포함하는 것으로 고려될 수 있고; 재료들(18, 20 및 22)의 리세싱은 트렌치들의 주위들(peripheries)을 따르는 재료(72)의 상부 레벨 바로 아래의 레벨까지 액세스 디바이스 재료들의 측벽 영역들을 리세싱하는 것을 포함하는 것으로 고려될 수 있다. 일부 실시예들에서, 리세싱은 개구들의 바닥부들에 재료들(18, 20 및 22)의 블록을 남기기 위해 개구들의 측벽들로부터 재료들(18, 20 및 22) 모두를 제거하기 위해 전도될 수 있고, 상기 블록들은 재료들(18, 20 및 22)을 가로질러 연장하는 평탄화된 상부 표면을 가질 수 있다. 예시적 블록이 도 49에 도시되어 있다.
도 30을 참조하면, 메모리 소자 재료(24)는 도 29의 것에 이어지는 프로세싱 스테이지로 트렌치들(76) 내에 형성된다. 메모리 소자 재료는 초기에 라인들(74) 위에 그리고 트렌치들 내에 메모리 소자 재료를 제공하고, 그런 다음 라인들 위로부터 메모리 소자 재료를 제거하기 위한 평탄화(예를 들어, CMP)를 사용하는 동안, 트렌치들 내에 메모리 소자 재료를 남기므로써 도시된 형상으로 형성될 수 있다. 트렌치들 내에 남아있는 메모리 소자 재료는 트렌치들과 일대일(one-to-one) 대응 관계로 복수의 이격되어 떨어진 라인들에 상응하는 것으로 고려될 수 있다.
도시된 실시예에서, 트렌치들(76) 내의 메모리 소자 재료는 재료들(18, 20 및 22)의 최상부를 가로질러 연장하는 상부 부분(78)을 갖고; 상부 부분으로부터 하향으로 그리고 재료들(18, 20 및 22)에 의해 한정된 컨테이너(container) 내로 연장하는 플러그(plug) 부분(80)을 갖는다. 플러그 부분은 하향으로 연장하는 측벽들(81, 83)을 갖고, 하향으로 연장하는 측벽들에 접합된 바닥부(85)를 갖는다. 도전성 재료(22)는 플러그들의 하향으로 연장하는 측벽들(83) 양자를 따라 그리고 상기 플러그들의 바닥부들(85)을 따라 연장한다.
도 31을 참조하면, 상부 전극 재료(또는 제 2 전극 재료)는 메모리 소자 재료(24) 위에 그리고 라인들(74)의 재료(72) 위에 형성된다.
도 32를 참조하면, 마스킹 재료(36)는 상부 전극 재료(46) 위에 형성되고, 패턴된 마스킹 재료(38)는 재료(36) 위에 형성된다. 재료(38)는 포토리소그래픽적으로-패턴된 포토레지스트에 상응할 수 있고, 도 5를 참조하여 상술한 것과 유사한 복수의 이격되어 떨어진 라인들(40)의 패턴으로 형성된다. 라인들(40)은 제 1 수평 방향(30)에 직교하는 제 2 수평 방향(42)을 따라 연장한다.
라인들(40)은 갭들(44)에 의해 서로 이격되어 있다.
도 33을 참조하면, 패턴은 수평 방향(42)을 따라 연장하는 복수의 라인들(40)의 형상으로 하부 재료들을 패턴하기 위해 재료(38)(도 32)로부터 하부 재료들(72, 18, 20, 22, 24, 36 및 46)을 통해 트랜스퍼되고; 그런 다음 마스킹 재료(38)가 제거된다. 이러한 패터닝은 마스킹 재료(38)로부터 하드 마스크(36)로 패턴을 트랜스퍼하고, 마스킹 재료(38)의 제거, 그런 다음 하드 마스크(36)로부터 하부 재료들(72, 18, 20, 22, 24 및 46)로 패턴을 하나 이상의 적합한 에칭들로 트랜스퍼하는 것을 포함할 수 있다. 패터닝은 상부 전극 재료(46)를 복수의 전극 라인들(48)로 형성하고, 상기 전극 라인들(48)은 라인들(40)의 일부이다.
도 34를 참조하면, 마스킹 재료(36)가 제거된다. 상기 제거는 에칭, CMP, 및/또는 웨트 클린(wet clean)으로 달성될 수 있다.
도 35를 참조하면, 유전체 재료(90)는 상부 전극 라인들(48) 위에 그리고 상기 라인들 사이의 갭들(44) 내에 형성된다. 유전체 재료(90)는 도 3의 유전체 재료(34)를 참조하여 상술한 임의의 조성물들을 포함할 수 있다.
재료(36)(도 33)가 도시된 실시예에서 유전체 재료(90)의 형성 전에 제거될지라도, 다른 실시예들에서 재료(36)는 도 35의 프로세싱 스테이지에 남아있을 수 있다.
도 35의 구성은 복수의 크로스-포인트 메모리 구조체를 포함하는 메모리 어레이를 포함한다. 메모리 구조체의 실예는 구조체(92)로서 도 36에 도시되어 있다.
메모리 셀 구조체는 제 1 수평 방향을 따라 연장하는 하부 전극 재료(14)의 라인(77)과, 제 1 수평 방향에 수직한 제 2 수평 방향을 따라 연장하는 상부 전극 재료(46)의 라인(48)을 포함한다.
메모리 셀 구조체는 또한 메모리 소자 재료(24), 절연 재료들(18, 20), 및 전기적 도전성 재료(22)를 포함한다. 재료들(18, 20 및 22)은 메모리 소자 재료(24) 내에 저장된 데이터에 액세싱하기 위해 형성된 액세스 디바이스의 일부이다. 액세스 디바이스는 MIIM 다이오드이고, 전극(14)과 전기적 도전성 재료(22)는 이 다이오드의 외부 구성부품들이고, 절연체들(18, 20)은 다이오드의 내부 구성부품들이다.
도시된 실시예에서, 메모리 소자 재료(24)는 재료들(18, 20, 22)의 최상부를 가로질러 연장하는 상부 부분(78)과, 상부 부분으로부터 하향으로 연장하고 재료들(18, 20, 22)에 의해 한정된 컨테이너 내로 연장하는 플러그 부분(80)을 포함한다. 플러그 부분은 하향으로 연장하는 측벽들(81, 83)을 갖고, 이 하향으로 연장하는 측벽들에 접합된 바닥부(85)를 갖는다. 도전성 재료(22)는 플러그의 하향으로 연장하는 측벽들(83) 양자를 따라 그리고 상기 플러그의 바닥부(85)를 따라 연장한다.
재료들(18, 20, 22)은 다이오드 재료에 상응하는 것으로 함께 고려될 수 있다. 일부 실시예들에서, 재료들(18, 20, 22)은 메모리 소자에 저장된 데이터에 액세싱하기 위해 사용되는 액세스 디바이스의 구성부품들이다. 따라서, 도 36의 실시예는 액세스 디바이스 재료들의 다중-측면식 컨테이너(multi-sided container)를 포함하고(상기 다중-측면식 컨테이너는 특히 도 36의 실시예에서 두 측면들을 포함한다), 상기 다중-측면식 컨테이너 안으로 연장하는 메모리 소자 재료의 플러그(80)를 포함하는 것으로 고려될 수 있다.
도시된 실시예에서, 메모리 소자 재료(24)는 재료들(18, 20, 22) 모두의 최상부 표면들을 가로질러 연장하는 최상부 영역(78)을 갖는다(상기 최상부 표면은 도 36에서 부호 19, 21 및 23으로 라벨되어 있다). 그러나, 도 29를 참조하여 상술한 바와 같이, 본 발명은 재료(22)가 재료들(18, 20) 중 하나 또는 양자를 리세싱함없이 트렌치 내에 리세스되는 실시예들을 포함할 수 있다. 상기 실시예들에서, 메모리 소자 재료(24)의 상부 부분(78)은 트렌치 내에 리세스되지 않는 재료들의 상부 표면에 걸쳐서 연장하지 않고, 따라서 재료들(18, 20) 중 하나 또는 양자의 최상부 표면들 위에 있지 않는 동안 전기적 도전성 재료(22)의 최상부 표면 위에 있을 수 있다. 도 49의 프로세싱이 도 29의 것 대신에 사용된다면, 구조체(92)와 유사한 메모리 셀이 형성될 수 있으나, 재료들(18, 20, 22, 24)의 다른 형상일 수 있다.
메모리 어레이를 형성하기 위한 다른 프로세스는 도 37 내지 도 48을 참조하여 설명된다. 동일한 참조부호는 도 1 내지 도 36의 실시예들의 상기 설명에서 사용된 바와 같이 도 37 내지 도 48의 실시예의 설명에 적합하게 사용될 것이다.
도 37은 도 24를 참조하여 상술한 것과 동일한 프로세싱 스테이지의 구성(100)을 도시한다. 따라서, 패턴된 마스킹 재료(72)는 베이스(12)를 가로질러 형성되어 있다. 패턴된 마스킹 재료는 복수의 이격되어 떨어진 라인들(74)의 형태이고, 이 라인들은 수평 방향(30)을 따라 주로 연장한다. 이격되어 떨어진 라인들(74)은 라인들(74) 사이에서 트렌치들로 언급될 수 있는 갭들(76)에 의해 서로 분리되어 있다.
도 38을 참조하면, 구성(100)은 도 25를 참조하여 상술한 것과 동일한 프로세싱 스테이지로 도시한다. 따라서, 패턴은 트렌치들(76)을 베이스 내로 연장시키기 위해 패턴된 마스킹 재료(72)로부터 베이스(12) 내로 트랜스퍼된다.
도 39를 참조하면, 구성(100)은 도 26을 참조하여 상술한 것과 동일한 프로세싱 스테이지로 도시한다. 따라서, 하부 전극 재료(또는 제 1 전극 재료)(14)는 라인들(74) 위에 그리고 트렌치들을 채우기 위해 트렌치들(76) 내에 형성된다.
도 40을 참조하면, 구성(100)은 도 27을 참조하여 상술한 것과 동일한 프로세싱 스테이지로 도시한다. 따라서, 하부 전극 재료(14)는 트렌치들(76)의 상부 영역으로부터 제거되는 한편, 트렌치들의 하부 영역 내에 하부 전극 재료를 남긴다. 트렌치들의 하부 영역에 남아있는 하부 전극 재료(14)는 제 1 수평 방향(30)을 따라 연장하는 복수의 이격되어 떨어진 라인들(77)을 형성한다.
도 41을 참조하면, 에칭 정지(stop) 층(102)은 라인들(74) 위에 그리고 트렌치들(76) 내에 형성된다. 에칭 정지 재료는 임의의 적합한 조성물 또는 조성물들의 배합을 포함할 수 있고, 예를 들어 이산화 실리콘, 질화 실리콘 또는 옥시니트라이드 실리콘을 포함하거나, 반드시 구성되거나, 또는 구성될 수 있다.
도 42를 참조하면, 재료(102)는 재료(72) 위로부터 에칭 및 폴리싱 중 하나 또는 양자로 제거된다. 도시된 실시예에서, 재료(102)는 재료들(72, 102)을 가로질러 연장하는 평탄화 표면(103)을 남기기 위해 CMP로 제거된다.
도 43을 참조하면, 마스킹 재료(104)는 표면(103) 위에 형성되고, 패턴된 마스킹 재료(106)는 재료(104) 위에 형성된다. 재료(106)는 포토리소그래픽적으로-패턴된 포토레지스트에 상응할 수 있고, 제 1 수평 방향(30)과 직교하는 제 2 수평 방향(42)을 따라 연장하는 복수의 이격되어 떨어진 라인들(108)의 패턴으로 형성된다.
라인들(108)은 갭들(110)에 의해 서로 이격되어 있다.
재료(104)는 도 1의 재료(28)에 대해 상술한 임의의 조성물들을 포함할 수 있다. 재료(104)는 일부 실시예들에서 재료(72)와 공통의 조성물일 수 있고, 다른 실시예들에서 재료(72)와 조성물적으로 상이할 수 있다.
도 44를 참조하면, 패턴은 하부 재료를 수평 방향(42)을 따라 연장하는 복수의 라인들(108)의 형상으로 패턴하기 위해 재료(106)(도 43)로부터 하부 재료(104)를 통해 트랜스퍼되고, 그런 다음 마스킹 재료(106)가 제거된다. 상기 패터닝은 재료(104) 내로 연장하는 갭들(110)을 포함하는 것으로 고려될 수 있다.
재료(102) 중 일부는 갭들(110) 내에 노출된다. 도 45는 재료(102)의 노출된 부분들이 제거된 후의 구성(100)을 도시한다. 상기 제거는 하부 전극 재료(14)의 상부 표면까지 연장하는 개구들(112)(이들 중 일부만이 라벨되어 있음)을 생성한다. 도 40을 참조하여 상술한 바와 같이, 재료(72)의 라인들(74)은 트렌치들(또는 갭들)(76)(도 40에 도시됨)에 의해 서로 이격되는 것으로 고려될 수 있다. 유사하게, 재료(104)의 라인들(108)은 갭들(110)에 의해 서로 이격되는 것으로 고려될 수 있다. 따라서, 개구들(112)은 갭들(110)이 갭들(76)과 오버랩되는 위치들(도 40에 도시됨)에 상응하는 것으로 고려될 수 있다.
개구들(112)은 다각형 개구들(polygonal openings)의 예들로 고려될 수 있고, 도시된 실시예에선 네-측면식 개구들이다.
개구들(112)은 하부 전극 재료(14)의 라인들(77)에 대해 다수 대 일(many-to-one) 정렬이다. 바꾸어 말하면, 개별 라인들 각각을 따라 많은 개구들(112)이 있다.
도 46을 참조하면, 액세스 디바이스 재료의 스택(78)은 재료들(72, 104) 위에, 그리고 개구들(112) 내에 형성된다. 스택(78)은 개구들(112)을 부분적으로만 채운다. 스택(78)은 절연 재료들(18, 20) 뿐만아니라 전기적 도전성 재료(22)를 포함한다. 스택(78)이 한 쌍의 절연 재료들을 포함하는 것으로 도시되었을지라도, 다른 실시예들에서 스택(78)은 둘 이상의 절연 재료들을 포함할 수 있다. 일부 실시예들에서, 절연 재료(18)는 하부 전극 위에서 성장하는 자연 산화물에 상응할 수 있다. 도 46의 도면은 도면의 가장 오른쪽 에지를 따라 재료들(18, 20, 22)이 서로에 대해 두 개의 다른 평면들과 접합하는 것으로 다소 혼동을 일으킨다. 실선(105)은 가장 오른쪽 에지들을 따르는 재료들(18, 20, 22)의 관찰이 일 평면으로부터 다른 평면까지 변화하는 것을 지시하도록 제공된다. 또한, 개구들(112)에 대해 핀치된(pinched) 갭들(110)을 도시하는 것이 명확한 가장 오른쪽 에지를 따르는 일루젼(illusion)이다. 이러한 일루젼은 가장 오른쪽 에지가 단면을 따르는 방향으로 초래되고, 실제 실시에서 상기 갭들(110)은 개구들(112)의 일 측면을 따른 넓이에 동일하게 상응할 수 있다.
도 47을 참조하면, 재료들(104, 18, 20, 22)은 에칭 및/또는 폴리싱으로 재료들(72, 102) 위로부터 제거된다. 에칭이 사용되면, 상기 에칭은 플라즈마 에칭을 포함할 수 있다. 폴리싱이 사용되면, 상기 폴리싱은 CMP를 포함할 수 있다. 재료들(72, 102) 위로부터 재료들(104, 18, 20, 22)의 제거는 개구들(112) 내에만 재료들(18, 20, 22)을 남기고, 재료들(72, 102)에 의해 측방향으로 경계진 개구들(112)을 남긴다. 재료들(72, 102)은 재료(102)가 도 45의 프로세싱 스테이지에서 재료(72)에 대해 선택적으로 제거되도록 서로 다르다. 따라서, 도 47의 프로세싱 스테이지에서 개구들(112)은 두 형태의 재료(재료들 중 하나는 재료(72)에 상응하고, 다른 것은 재료(102)에 상응한다)에 의해 경계지는 것으로 고려될 수 있다. 개구들(112)의 네 측면들 중 두 측면은 상기 두 형태의 재료 중 하나에 의해 측방향으로 경계질 것이고, 네 측면들 중 다른 두 측면은 상기 두 형태의 재료 중 다른 것에 의해 측방향으로 경계질 것이다.
전기적 도전성 재료(22)는 전기적 도전성 재료의 상부 표면이 재료들(72, 102)의 최상부 표면 아래에 있도록 개구들(112) 내로 리세스된다. 도시된 실시예에서, 재료들(18, 20, 22) 모두는 리세스된다. 상기 리세싱은 재료들(72, 102) 위로부터 재료들(18, 20, 22)을 제거하기 위해 사용되는 에칭 중에 달성될 수 있거나; 또는 재료들(72, 102) 위로부터 재료들(18, 20, 22)의 제거에 연속하여 전도되는 에칭으로 둘러싸인다(encompassed). 일부 실시예들에서, 도 47의 프로세싱 스테이지에서 개구들(112) 내에 남아있는 액세스 디바이스 재료는 개구들(112)의 측벽들을 따르는 측벽 영역들을 포함하고, 개구들의 바닥부들을 따르는 하부 영역들을 포함하는 것으로 고려될 수 있고; 액세스 디바이스 재료들(18, 20, 22)의 리세싱은 개구들(112)의 외주들을 따르는 재료들(72, 102)의 상부 레벨 바로 아래의 레벨까지 액세스 디바이스 재료들의 측벽 영역들을 리세싱하는 것을 포함하는 것으로 고려될 수 있다. 일부 실시예들에서, 리세싱은 도 49를 참조하여 상술한 프로세싱과 유사하게 측벽들을 따르는 재료들(18, 20, 22) 모두를 제거할 수 있다.
도 48을 참조하면, 메모리 소자 재료(24)는 개구들(112) 내에 그리고 재료들(72, 102) 위에 형성된다.
도시된 실시예에서, 개구들(112) 내의 메모리 소자 재료는 재료들(18, 20, 22)에 의해 한정된 컨테이너들 내로 하향으로 연장하는 플러그 부분들(114)을 갖는다. 플러그 부분들은 도 36의 측벽들(81, 83)과 유사한 하향으로 연장하는 네 측벽들을 갖고(도 48의 실시예의 플러그 부분들은 개구들(112) 내의 재료들(18, 20, 22)에 의해 형성된 컨테이너들의 네 측벽들에 의해 한정되고, 상기 컨테이너들은 도 47의 상면도로 볼 수 있음), 하향으로 연장하는 측벽들에 접합된 바닥부들을 갖는다. 도전성 재료(22)는 플러그 부분들의 하향으로 연장하는 측벽들을 따라, 그리고 상기 플러그 부분들의 바닥부들을 따라 연장한다.
연속하는 프로세싱(도시 생략)에서, 메모리 소자 재료는 재료들(72, 102) 위로부터 메모리 소자 재료를 제거하는 한편, 개구들(112) 내에 메모리 소자 재료들을 남기는 평탄화(예를 들면, CMP)를 경험하는 한다. 그런 다음, 도 31의 전극 재료(46)와 유사한 상부 전극 재료는 메모리 소자 재료 위에 형성되고, 도 34의 라인들(48)과 유사한 복수의 상부 전극 라인들을 형성하기 위해 패턴될 수 있다. 상기 패터닝은 도 31 내지 도 35를 참조하여 상술한 것과 유사한 프로세싱을 사용할 수 있다. 따라서, 도 48의 구성(100)은 도 36의 구성와 유사한 메모리 셀 구조체들을 형성하기 위해 사용될 수 있으나, 메모리 소자 재료의 플러그 부분이 액세스 디바이스 재료의 두-측면식 컨테이너 내에 보다는 액세스 디바이스 재료의 네-측면식 컨테이너 내에 있다. 도 36 및 도 48의 두-측면식 및 네-측면식 컨테이너들은 본 발명의 일부 실시예들로 형성될 수 있는 다중-측면식 컨테이너들의 예시들이다. 다중-측면식 개구들의 측면들의 수는 다른 실시예들(도시 생략)에서 변할 수 있고, 측면들의 길이도 변할 수 있으므로, 다중-측면식 컨테이너들은 네 측면들 이상을 갖는다. 일부 실시예에서, 다중-측면식 컨테이너들이 실질적으로 원통형(cylindrical)이도록 많은 측면들일 수 있다.
다이오드와 메모리 소자 재료 사이의 커플링을 향상시키기 위해 크로스-포인트 메모리 셀의 메모리 소자 재료 둘레를 적어도 부분적으로 감싸는 액세스 다이오드의 도전성 재료(22)를 위해서는 양호하다. 따라서, 도 24 내지 도 48의 실시예들(예를 들면, 도 36에 도시된 구조체)에 따라 형성된 랩핑(wrapping) 액세스 구조체는 도 1 내지 도 23의 실시예에 의해 형성된 평면 다이오드 구조체들(상기 평면 구조체는 도 23에 도시됨)에 대해 다소의 장점을 가질 수 있다. 그러나, 도 1 내지 도 23의 실시예는 도 1 내지 도 23의 실시예의 프로세싱이 도 24 내지 도 48의 실시예들의 프로세싱보다 더 간단할 수 있는 일부 적용에서는 장점을 가질 수 있다.
10, 70, 100 : 구성 12 : 베이스
14, 18, 20, 22, 24, 28, 34, 36, 38, 46, 52, 54, 60, 72, 90, 102, 104, 106 : 재료
16, 78 : 스택 26, 37, 40, 48, 58, 74, 77, 108 : 라인
30, 42 : 수평 방향 32, 44, 56, 76, 110 : 갭
35, 47, 55, 57 : 상부 표면 50 : 메모리 유닛 셀
76 : 트렌치 80, 114 : 플러그 부분
81, 83 : 측벽 85 : 바닥부
112 : 개구

Claims (35)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 메모리 어레이를 형성하는 방법으로서,
    제 1 전극 재료의 복수의 이격되어 떨어진 라인들(spaced apart lines)을 포함하고, 상기 이격되어 떨어진 라인들 바로 위에 그리고 상기 이격되어 떨어진 라인들과 일대일 대응 관계(one-to-one correspondence)로 트렌치들(trenches)을 포함하는 기판을 형성하는 단계로서, 상기 트렌치들과 상기 제 1 전극 재료의 라인들은 제 1 수평 방향을 따라 연장하는, 상기 기판 형성 단계;
    상기 트렌치들을 적어도 부분적으로 채우고 이에 의해 상기 트렌치들을 좁혀서 상기 트렌치들 내에 액세스 디바이스 재료들을 형성하는 단계로서, 상기 액세스 디바이스 재료들은 전기적 도전성 금속-함유(metal-containing) 재료와 둘 이상의 절연 재료들을 포함하고, 상기 절연 재료들은 상기 전기적 도전성 금속-함유 재료와 상기 제 1 전극 재료 사이에 있는, 상기 액세스 디바이스 재료들 형성 단계;
    상기 좁혀진 트렌치들 내에 메모리 소자 재료를 형성하는 단계로서, 상기 메모리 소자 재료는 상기 액세스 디바이스 재료들 내로 연장하는 플러그(plug)를 형성하고, 상기 액세스 디바이스 재료들은 메모리 소자 플러그의 바닥부와 두 측면들을 따라 연장하며, 상기 메모리 소자 재료는 상기 트렌치들과 일대일 대응 관계로 복수의 이격되어 떨어진 라인들로서 형성되는, 상기 메모리 소자 재료 형성 단계;
    상기 메모리 소자 재료 라인들 위에 그리고 상기 이격되어 떨어진 메모리 소자 라인들 사이의 영역들 위에 제 2 전극 재료를 형성하는 단계;
    상기 제 2 전극 재료 위에 패턴된 마스크를 형성하는 단계로서, 상기 패턴된 마스크는 복수의 이격되어 떨어진 라인들을 포함하고, 상기 패턴된 마스크의 이격되어 떨어진 라인들은 상기 제 1 전극 재료의 라인들의 상기 제 1 수평 방향과 직교하는 제 2 수평 방향을 따라 연장하는, 상기 패턴된 마스크 형성 단계; 및
    상기 패턴된 마스크로부터 상기 제 2 전극 재료를 통해, 상기 메모리 소자 재료를 통해, 그리고 상기 액세스 디바이스 재료들을 통해 패턴을 트랜스퍼하고, 이에 의해 상기 액세스 디바이스 재료들과 메모리 소자 재료를 메모리 셀들의 어레이로 패턴하여, 상기 제 2 전극 재료를 상기 메모리 셀들 위로 그리고 상기 제 1 전극 재료의 라인들과 직교하게 연장하는 상부 전극 라인들 내로 패턴하는 단계를 포함하는 메모리 어레이 형성 방법.
  5. 제 4 항에 있어서, 상기 액세스 디바이스 재료들은 상기 트렌치들의 측벽들을 따르는 측벽 영역들을 포함하고, 상기 트렌치들의 바닥부들을 따르는 하부 영역들을 포함하기 위해 상기 트렌치들 내에 초기에 형성되고; 상기 메모리 소자 재료를 형성하기 전에 상기 트렌치들의 상부 레벨 바로 아래의 레벨까지 상기 액세스 디바이스 재료들의 상기 측벽 영역들을 리세싱하는(recessing) 단계를 부가로 포함하는 메모리 어레이 형성 방법.
  6. 제 4 항에 있어서, 상기 패턴된 마스크는 제 2 패턴된 마스크이고,
    상기 기판을 형성하는 단계는:
    베이스 위에 제 1 패턴된 마스크를 형성하는 단계로서, 상기 제 1 패턴된 마스크는 복수의 이격되어 떨어진 라인들을 포함하고, 상기 이격되어 떨어진 라인들은 갭들에 의해 서로 분리되는, 상기 제 1 패턴된 마스크 형성 단계;
    상기 갭들을 상기 베이스 내로 연장시키기 위해 상기 베이스 내로 에칭하는 단계; 및
    상기 제 1 전극 재료의 라인들을 형성하기 위해 상기 제 1 전극 재료로 상기 갭들의 하부 영역을 채우고, 상기 제 1 전극 재료의 라인들 위에 상기 트렌치들로서 상기 갭들의 채워지지 않은 상부 영역을 남기는 단계를 포함하는 메모리 어레이 형성 방법.
  7. 메모리 어레이를 형성하는 방법으로서,
    제 1 전극 재료의 복수의 이격되어 떨어진 라인들을 포함하고, 상기 제 1 전극 재료의 라인들 바로 위의 복수의 다각형 개구들(polygonal openings)을 포함하기 위해 기판을 형성하는 단계로서, 상기 다각형 개구들은 상기 제 1 전극 재료의 라인들과 다수 대 일(many-to-one) 대응 관계이고, 상기 제 1 전극 재료의 라인들은 제 1 수평 방향을 따라 연장하는, 상기 기판 형성 단계;
    상기 개구들을 적어도 부분적으로 채우고 이에 의해 상기 개구들을 좁혀서 상기 개구들 내에 액세스 디바이스 재료들을 형성하는 단계로서, 상기 액세스 디바이스 재료들은 전기적 도전성 금속-함유 재료와 둘 이상의 절연 재료들을 포함하고, 상기 절연 재료들은 상기 전기적 도전성 금속-함유 재료와 상기 제 1 전극 재료 사이에 있는, 상기 액세스 디바이스 재료들 형성 단계;
    상기 좁혀진 개구들 내에 메모리 소자 재료를 형성하는 단계로서, 각 개별 개구 내의 상기 메모리 소자 재료는 상기 액세스 디바이스 재료들 내로 연장하는 플러그(plug)를 형성하고, 각 개별 개구 내의 상기 액세스 디바이스 재료들은 메모리 소자 플러그의 바닥부를 따라 그리고 상기 메모리 소자 플러그의 셋 이상의 측면들 둘레로 연장하며, 상기 메모리 소자 재료는 상기 개구들과 일대일 대응 관계로 복수의 이격되어 떨어진 구조체들로서 형성되는, 상기 메모리 소자 재료 형성 단계;
    상기 메모리 소자 재료 구조체들 위에 그리고 상기 이격되어 떨어진 메모리 소자 구조체들 사이의 영역들 위에 제 2 전극 재료를 형성하는 단계;
    상기 제 2 전극 재료 위에 패턴된 마스크를 형성하는 단계로서, 상기 패턴된 마스크는 복수의 이격되어 떨어진 라인들을 포함하고, 상기 패턴된 마스크의 이격되어 떨어진 라인들은 상기 제 1 전극 재료의 라인들의 상기 제 1 수평 방향과 직교하는 제 2 수평 방향을 따라 연장하는, 상기 패턴된 마스크 형성 단계; 및
    상기 메모리 소자 재료 위로 그리고 상기 제 1 전극 재료의 라인들과 직교하게 연장하는 상부 전극 라인들로 상기 제 2 전극 재료를 패턴하기 위해 상기 패턴된 마스크로부터 상기 제 2 전극 재료를 통해 패턴을 트랜스퍼하는 단계를 포함하는 메모리 어레이 형성 방법.
  8. 제 7 항에 있어서, 상기 패턴된 마스크는 제 3 패턴된 마스크이고,
    상기 기판을 형성하는 단계는:
    베이스 위에 제 1 패턴된 마스크를 형성하는 단계로서, 상기 제 1 패턴된 마스크는 복수의 이격되어 떨어진 라인들을 포함하고, 상기 이격되어 떨어진 라인들은 상기 제 1 수평 방향을 따라 연장하고 제 1 갭들에 의해 서로 분리되는, 상기 제 1 패턴된 마스크 형성 단계;
    상기 제 1 갭들을 상기 베이스 내로 연장시키기 위해 상기 베이스 내로 에칭하는 단계;
    상기 제 1 전극 재료의 라인들을 형성하기 위해 상기 제 1 전극 재료로 상기 갭들의 하부 영역을 채우고, 상기 제 1 전극 재료의 라인들 위에 트렌치들로서 상기 제 1 갭들의 채워지지 않은 상부 영역을 남기는 단계; 및
    상기 제 1 패턴된 마스크와 상기 베이스 위에 제 2 패턴된 마스크를 형성하는 단계로서, 상기 제 2 패턴된 마스크는 복수의 이격되어 떨어진 라인들을 포함하고, 상기 제 2 패턴된 마스크의 이격되어 떨어진 라인들은 상기 제 1 수평 방향과 직교하는 제 2 수평 방향을 따라 연장하며 상기 제 2 갭들에 의해, 그리고 상기 제 2 갭들이 상기 다각형 개구들인 상기 제 1 갭들과 오버랩되는 영역들에 의해 서로 분리되는, 제 2 패턴된 마스크 형성 단계를 포함하는 메모리 어레이 형성 방법.
  9. 제 8 항에 있어서, 상기 제 1 및 제 2 패턴된 마스크들은 비결정성 탄소, 투명 탄소, 이산화 실리콘, 질화 실리콘 및 옥시니트라이드 실리콘 중 하나 이상을 포함하는 메모리 어레이 형성 방법.
  10. 제 8 항에 있어서, 상기 다각형 개구들은 네 측면들을 포함하는 메모리 어레이 형성 방법.
  11. 크로스-포인트 메모리 구조체(cross-point memory structure)로서,
    제 1 수평 방향을 따라 연장하는 제 1 전극 재료의 라인;
    상기 제 1 전극 재료 위에 있는 액세스 디바이스 재료들의 다중-측면식 컨테이너(multi-sided container)로서, 상기 액세스 디바이스 재료들은 전기적 도전성 금속-함유 재료와 둘 이상의 절연 재료들을 포함하고, 상기 절연 재료들은 상기 전기적 도전성 금속-함유 재료와 상기 제 1 전극 재료 사이에 있는, 상기 다중-측면식 컨테이너(multi-sided container);
    상기 다중-측면식 컨테이너 내의 메모리 소자 재료; 및
    상기 메모리 소자 재료 위에 있고 상기 제 1 전극 재료의 라인의 상기 제 1 수평 방향과 직교하는 제 2 수평 방향을 따라 연장하는 제 2 전극 재료의 라인을 포함하는 크로스-포인트 메모리 구조체.
  12. 제 11 항에 있어서, 상기 메모리 소자 재료는 상기 전기적 도전성 금속-함유 재료의 최상부 표면 위로 뿐만아니라 상기 컨테이너 내로 연장하는 크로스-포인트 메모리 구조체.
  13. 제 11 항에 있어서, 상기 메모리 소자 재료는 상기 전기적 도전성 재료와 상기 전기적 도전성 금속-함유 재료의 최상부 표면들 위로 뿐만아니라 상기 컨테이너 내로 연장하는 크로스-포인트 메모리 구조체.
  14. 제 11 항에 있어서, 상기 다중-측면식 컨테이너는 두-측면식(two-sided) 컨테이너인 크로스-포인트 메모리 구조체.
  15. 제 11 항에 있어서, 상기 다중-측면식 컨테이너는 네-측면식(four-sided) 컨테이너인 크로스-포인트 메모리 구조체.
  16. 제 11 항에 있어서, 상기 다중-측면식 컨테이너는 실질적으로 원통형(cylindrical)인 크로스-포인트 메모리 구조체.
  17. 제 15 항에 있어서, 상기 네-측면식 컨테이너는 두 형태들의 재료에 의해 측방향으로 경계지는 네-측면식 개구 내에 있고, 상기 개구의 네 측면들 중 두 측면은 상기 두 형태들의 재료 중 하나에 의해 측방향으로 경계지며, 상기 개구의 네 측면들 중 다른 두 측면은 상기 두 형태들의 재료 중 다른 것에 의해 측방향으로 경계지는 크로스-포인트 메모리 구조체.
  18. 제 11 항에 있어서, 상기 제 1 전극 재료는 상기 전기적 도전성 금속-함유 재료에 대해 낮은 일 함수를 갖고,
    상기 제 1 전극 재료는 질화 탄탈륨 실리콘, 크롬 및 탄탈륨으로 구성되는 그룹으로부터 선택된 하나 이상의 조성물들을 포함하며,
    상기 전기적 도전성은 백금, 질화 티타늄 및 질화 탄탈륨으로 구성되는 그룹으로부터 선택된 하나 이상의 조성물들을 포함하는 크로스-포인트 메모리 구조체.
  19. 삭제
  20. 삭제
  21. 삭제
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