CN111952167B - 一种半导体器件及其制造方法 - Google Patents

一种半导体器件及其制造方法 Download PDF

Info

Publication number
CN111952167B
CN111952167B CN202010864457.2A CN202010864457A CN111952167B CN 111952167 B CN111952167 B CN 111952167B CN 202010864457 A CN202010864457 A CN 202010864457A CN 111952167 B CN111952167 B CN 111952167B
Authority
CN
China
Prior art keywords
silicon oxide
layer
stacked gate
stacked
gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202010864457.2A
Other languages
English (en)
Other versions
CN111952167A (zh
Inventor
许鹏凯
乔夫龙
孙文彦
黄煜
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Huali Microelectronics Corp
Original Assignee
Shanghai Huali Microelectronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Huali Microelectronics Corp filed Critical Shanghai Huali Microelectronics Corp
Priority to CN202010864457.2A priority Critical patent/CN111952167B/zh
Publication of CN111952167A publication Critical patent/CN111952167A/zh
Priority to US17/389,182 priority patent/US11600493B2/en
Application granted granted Critical
Publication of CN111952167B publication Critical patent/CN111952167B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

本发明提供了一种半导体器件及其制造方法。上述制造方法包括：提供形成有多个堆叠栅极的衬底，堆叠栅极的上方依次形成有氮化硅掩膜层和氧化硅掩膜层；沉积覆盖衬底、堆叠栅极及其上方掩膜层的含碳的第一氧化硅薄层；沉积非含碳的第二氧化硅层以填满多个堆叠栅极之间的间隙；以氮化硅掩膜层为停止层平坦化第一氧化硅薄层和第二氧化硅层以去除堆叠栅极上方的氧化硅掩膜层以及去除第二氧化硅层，保留堆叠栅极侧壁的第一氧化硅薄层为第一侧墙。本发明还提供了根据上述制造方法所形成的半导体器件。根据本发明所提供的半导体器件及其制造方法，能够通过简单的工艺流程去除堆叠栅极上方的氧化硅掩膜层，并通过形成含碳氧化硅材质的侧墙提高器件的性能。

Description

一种半导体器件及其制造方法
技术领域
本发明涉及半导体器件及其制造领域，尤其设计一种自对准双重图形工艺中的栅极刻蚀工艺。
背景技术
随着半导体技术的发展，尤其是在进入24nm节点及以下工艺，自对准双重图形(SADP，self-alignment double pattern)工艺越来越多的被使用。尤其是栅极刻蚀工艺。以闪存产品为例，由于该刻蚀过程前存储区域的选择栅极和外围区域的外围栅极具有不同于存储区域中控制栅极的膜层结构，因此在栅极刻蚀过程后上方剩余的氧化硅掩模层存在厚度差异。选择栅极和外围栅极上方的氧化硅掩模层厚度明显厚于控制栅极上方的氧化硅掩模层厚度。这种氧化硅掩模层厚度的差异会减小后续工艺的工艺窗口，例如后续的层间介质层刻蚀、栅极切断刻蚀等工艺。
在目前的工艺中，为解决这一问题，需要新引入气相湿法刻蚀工艺。在栅极刻蚀工艺之后，将剩余氧化硅掩模层完全去除，进而消除氧化硅掩模层的厚度差异。继而，进行侧墙膜层的沉积和刻蚀。图1A-图1D示出了现有工艺中为了解决上述问题所采用的具体工艺流程。
如图1A所示出的，在经过栅极刻蚀工艺之后，形成有不同膜层结构的栅极。包括存储区域A中作为存储晶体管的第一堆叠栅极210和作为选择晶体管的第二堆叠栅极220，以及外围区域B中作为外围器件的第三堆叠栅极230。以第一堆叠栅极210为例，其膜层结构从上往下依次为控制栅膜层213，层间介质层212和浮栅膜层211。可以理解的是，第二堆叠栅极220、第三堆叠栅极230的膜层结构从上往下同样依次为控制栅膜层，层间介质层和浮栅膜层。其中的控制栅和浮栅膜层可以是多晶硅，层间介质层通常为氧化硅-氮化硅-氧化硅层，即ONO层。
从图1A中可以看出，第一堆叠栅极210、第二堆叠栅极220和第三堆叠栅极230具有相同的高度。第一堆叠栅极210的宽度小于第二堆叠栅极220、第三堆叠栅极230的宽度。
各个堆叠栅极的上方还依次形成有氮化硅掩模层和氧化硅掩膜层。第一堆叠栅极210、第二堆叠栅极220和第三堆叠栅极230上方的氮化硅掩膜层311、氮化硅掩膜层321、氮化硅掩膜层331具有相同的厚度。
然而，在第一堆叠栅极210上方剩余的氧化硅掩膜层312的厚度小于第二堆叠栅极220上方剩余的氧化硅掩模层322、第三堆叠栅极230上方剩余的氧化硅掩膜层332的厚度。
在形成不同栅极结构后，为了消除氧化硅掩膜层312、322、332之间的厚度差异，需要进行气相湿法刻蚀工艺，以将各个栅极上方的氧化硅掩模层完全移除掉，如图1B所示。
随后，如图1C所示，进行侧墙膜层的沉积。具体地，包括依次沉积氧化硅材质的第一侧墙490和氮化硅材质的第二侧墙690。其中氮化硅层将存储晶体管的第一堆叠栅极210之间的间隙完全填充。最后，如图1D所示出的，进行侧墙的刻蚀，以刻蚀去除氧化硅层上方的氮化硅层，保留侧壁的氮化硅层为第二侧墙690。
在如图1B所示出的将各个堆叠栅极上方的氧化硅掩膜层去除的步骤中，由于考虑到层间介质层212中也采用了氧化硅材质，为了不在此步骤中，将层间介质层中的氧化硅材质误刻蚀，湿法刻蚀工艺仅能采用气相湿法刻蚀，因此需要采用新型的机台。而这必然会带来制造成本的增加。
有鉴于此，亟需要一种半导体器件的制造方法，能够在不引入新机台的情况下，通过采用与现有工艺、现有设备兼容的方法，在不影响层间介质层等膜层的材质的情况下，移除各个堆叠栅极上方厚度不一的氧化硅掩膜层。
发明内容
以下给出一个或多个方面的简要概述以提供对这些方面的基本理解。此概述不是所有构想到的方面的详尽综览，并且既非旨在指认出所有方面的关键性或决定性要素亦非试图界定任何或所有方面的范围。其唯一的目的是要以简化形式给出一个或多个方面的一些概念以为稍后给出的更加详细的描述之序。
为了解决现有技术中，可以在不影响层间介质层等膜层材质的前提下，刻蚀去除各个堆叠栅极上方高度不一的氧化硅掩膜层时需要引入新的机台，导致工艺成本上升的问题，本发明提供了一种半导体器件的制造方法，具体包括：
提供衬底，上述衬底上形成有多个堆叠栅极，各个堆叠栅极的上方形成有氮化硅/氧化硅材质的掩膜层；
沉积含碳的第一氧化硅薄层，上述第一氧化硅薄层覆盖上述衬底、上述堆叠栅极及其上方的掩膜层；
在上述第一氧化硅薄层的表面沉积非含碳的第二氧化硅层，上述第二氧化硅层填满多个堆叠栅极之间的间隙；
以氮化硅掩模层的顶表面为停止层进行平坦化上述第一氧化硅薄层和上述第二氧化硅层并去除上述堆叠栅极上方的掩膜层；以及
去除上述第二氧化硅层，保留上述堆叠栅极侧壁的第一氧化硅薄层为上述堆叠栅极的第一侧墙。
在上述制造方法的一实施例中，可选的，去除上述第二氧化硅层进一步包括：
采用对含碳的氧化硅和非含碳的氧化硅具有高选择比的试剂对上述第二氧化硅层进行湿法刻蚀。
在上述制造方法的一实施例中，可选的，上述试剂为稀释后的氢氟酸。
在上述制造方法的一实施例中，可选的，采用化学机械研磨执行上述平坦化。
在上述制造方法的一实施例中，可选的，上述方法还包括：
在所保留的第一氧化硅薄层的侧表面以及上述堆叠栅极的顶表面沉积含碳的第三氧化硅薄层；
在上述第三氧化硅薄层的表面沉积氮化硅层；以及
以上述第三氧化硅薄层的顶表面为停止层去除上述堆叠栅极上方的氮化硅层，保留上述堆叠栅极两侧的氮化硅层为上述堆叠栅极的第二侧墙。
在上述制造方法的一实施例中，可选的，上述堆叠栅极包括：由下至上依次形成在上述衬底上方的浮栅膜层、层间介质层、控制栅膜层。
在上述制造方法的一实施例中，可选的，上述层间介质层为氧化物-氮化物-氧化物层。
在上述制造方法的一实施例中，可选的，上述衬底上表面还形成有栅极介电层，上述堆叠栅极形成在上述栅极介电层的上表面。
在上述制造方法的一实施例中，可选的，上述堆叠栅极进一步分为：
存储区域用作存储晶体管的第一堆叠栅极；
存储区域用作选择晶体管的第二堆叠栅极；以及
外围区域用作外围晶体管的第三堆叠栅极；其中
上述第一堆叠栅极、第二堆叠栅极、第三堆叠栅极具有相同的高度，上述第一堆叠栅极的宽度小于上述第二堆叠栅极、上述第三堆叠栅极的宽度。
在上述制造方法的一实施例中，可选的，上述第一堆叠栅极上方的氧化硅掩膜层的厚度小于上述第二堆叠栅极和上述第三堆叠栅极上方的氧化硅掩膜层的厚度。
本发明还提供了一种半导体器件，上述半导体器件由如上任意一种实施例中所描述的制造方法制造。
根据本发明的一方面所提供的制造方法，充分利用湿法刻蚀工艺对含碳氧化硅的刻蚀速率明显低于其他氧化硅，而化学机械研磨的方法则对不同材质氧化硅的研磨速率不受明显影响的特性，采用化学机械研磨的方法，去除栅极上方的氧化硅掩膜层，并且由于含碳的氧化硅层的存在，堆叠栅极中的层间介质层被保护起来，使得堆叠栅极结构保持原有结构，不会对栅极性能造成负面影响。并获得与原工艺下基本相同的结构。
本发明的另一方面还提供了一种根据上述制造方法制造得到的半导体器件，可以理解的是，根据本发明的一方面所提供的制造方法所形成半导体器件，其保留了含碳的氧化硅层作为堆叠栅极的侧墙层，含碳的氧化硅层较之非含碳的氧化硅层具有更优的阻挡效果，因此，将含碳的氧化硅层作为堆叠栅极的侧墙层能够进一步降低栅极与栅极之间的串扰，从而使得整个半导体器件的性能更为优异。
附图说明
在结合以下附图阅读本公开的实施例的详细描述之后，能够更好地理解本发明的上述特征和优点。在附图中，各组件不一定是按比例绘制，并且具有类似的相关特性或特征的组件可能具有相同或相近的附图标记。
图1A-图1D示出了执行现有技术中消除堆叠栅极上方掩膜层厚度差异的方法的各个步骤的结构示意图。
图2示出了本发明的一方面所提供的半导体器件的制造方法的一实施例流程示意图。
图3A-3G示出了执行本发明的一方面所提供的半导体器件的制造方法的各个步骤的结构示意图。
附图标记
100 衬底
110 栅极介电层
210 第一堆叠栅极
211 浮栅膜层
212 层间介质层
213 控制栅膜层
220 第二堆叠栅极
230 第三堆叠栅极
311、321、331 氮化硅掩膜层 312、322、332 氧化硅掩膜层
400、490 第一侧墙
600、690 第二侧墙
410 第一氧化硅薄层
420 第三氧化硅薄层
500 第二氧化硅层
620 氮化硅层
具体实施方式
给出以下描述以使得本领域技术人员能够实施和使用本发明并将其结合到具体应用背景中。各种变型、以及在不同应用中的各种使用对于本领域技术人员将是容易显见的，并且本文定义的一般性原理可适用于较宽范围的实施例。由此，本发明并不限于本文中给出的实施例，而是应被授予与本文中公开的原理和新颖性特征相一致的最广义的范围。
本发明涉及闪存器件的器件结构及其制造工艺，根据本发明的一方面所提供的闪存器件的制造方法能够充分利用湿法刻蚀工艺对含碳氧化硅的刻蚀速率明显低于其他氧化硅，而化学机械研磨的方法则对不同材质氧化硅的研磨速率不受明显影响的特性，通过采用化学机械研磨的方法，能够采用与现有技术相兼容的工艺，在不增加额外机台，不增加制造工艺成本的情况，去除栅极上方的氧化硅层，从而能够获得与原工艺下基本相同的结构。
在以下详细描述中，阐述了许多特定细节以提供对本发明的更透彻理解。然而，对于本领域技术人员显而易见的是，本发明的实践可不必局限于这些具体细节。换言之，公知的结构和器件以框图形式示出而没有详细显示，以避免模糊本发明。
请读者注意与本说明书同时提交的且对公众查阅本说明书开放的所有文件及文献，且所有这样的文件及文献的内容以参考方式并入本文。除非另有直接说明，否则本说明书(包含任何所附权利要求、摘要和附图)中所揭示的所有特征皆可由用于达到相同、等效或类似目的的可替代特征来替换。因此，除非另有明确说明，否则所公开的每一个特征仅是一组等效或类似特征的一个示例。
注意，在使用到的情况下，标志左、右、前、后、顶、底、正、反、顺时针和逆时针仅仅是出于方便的目的所使用的，而并不暗示任何具体的固定方向。事实上，它们被用于反映对象的各个部分之间的相对位置和/或方向。
如本文使用的术语“在...上方(over)”、“在...下方(under)”、“在...之间(between)”和“在...上(on)”指的是这一层相对于其它层的相对位置。同样地，例如，被沉积或被放置于另一层的上方或下方的一层可以直接与另一层接触或者可以具有一个或多个中间层。此外，被沉积或被放置于层之间的一层可以直接与这些层接触或者可以具有一个或多个中间层。相比之下，在第二层“上”的第一层与该第二层接触。此外，提供了一层相对于其它层的相对位置(假设相对于起始基底进行沉积、修改和去除薄膜操作而不考虑基底的绝对定向)。
以下结合附图和具体实施例对本发明作详细描述。注意，以下结合附图和具体实施例描述的诸方面仅是示例性的，而不应被理解为对本发明的保护范围进行任何限制。
如上所述，为了采用一种与现有工艺兼容的方式来去除堆叠栅极上方高度不一的硬掩膜层，本发明提供了一种半导体器件的制造方法，请参考图2来理解本发明所提供的制造方法。如图2所示出的，本发明所提供的制造方法具体包括步骤S100：提供形成有多个堆叠栅极的衬底；步骤S200：沉积含碳的第一氧化硅薄层；步骤S300：沉积非含碳的第二氧化硅层；步骤S400：以堆叠栅极上方的氮化硅掩膜层的顶表面为停止层平坦化第一氧化硅薄层和第二氧化硅层；以及步骤S500：去除第二氧化硅层，保留堆叠栅极侧壁的第一氧化硅薄层为第一侧墙。
在上述步骤S100中，请参考图3A，在经过栅极刻蚀工艺之后，已经在衬底100上形成了不同器件的堆叠栅极结构。具体的，存储区域A的衬底上形成有存储晶体管和选择晶体管，外围区域B的衬底上形成有各种外围器件。经过栅极刻蚀工艺后，已经形成有存储晶体管的第一堆叠栅极210、选择晶体管的第二堆叠栅极220，以及外围器件的第三堆叠栅极230。以第一堆叠栅极210为例，堆叠栅极的膜层结构从上往下依次为控制栅膜层213，层间介质层212和浮栅膜层211。可以理解的是，第二堆叠栅极220、第三堆叠栅极230的膜层结构从上往下同样依次为控制栅膜层，层间介质层和浮栅膜层。
在一实施例中，各个堆叠栅极的上方还形成有厚度均相同的氮化硅掩模层311、321、331。控制栅膜层213和浮栅膜层211可以采用现有或将有的栅极材质，包括但不限于多晶硅或金属栅极材质，层间介质层212通常为氧化硅-氮化硅-氧化硅层，即ONO层。
在一实施例中，堆叠栅极与衬底之间还形成有栅极介电层110。上述栅极介电层的材质可以是现有或将有的栅极介电材质，包括但不限于氧化硅或高介电常数材质。
各个堆叠栅极氮化硅掩模层的上方还形成有氧化硅掩模层。由于刻蚀前的膜层不同且控制晶体管的栅极宽度相比于选择晶体管和外围晶体管而言更窄，因此，第一堆叠栅极210上方的氧化硅掩模层312的厚度小于第二堆叠栅极220上方的氧化硅掩模层322、第三堆叠栅极230上方的氧化硅掩膜层332的厚度。
为了能够通过与现有工艺兼容的工艺方法来消除上述的厚度差，本发明的一方面所提供的制造方法在图3A的基础上，先形成含碳的氮化硅层(步骤S200)，请参考图3B，如图3B所示出的，含碳的第一氧化硅薄层410覆盖衬底100的上表面以及各个堆叠栅极及其上方的氮化硅掩膜层和氧化硅掩膜层的侧表面和顶表面。
在形成含碳的第一氧化硅薄层410后，在第一氧化硅薄膜410的上表面形成非含碳的第二氧化硅层500(步骤S300)，如图3B所示出的，非含碳的第二氧化硅层500填满各个堆叠栅极之间的间隙，并且第二氧化硅层500的厚度至少大于第二堆叠栅极220和第三堆叠栅极230上方氮化硅掩模层321、331上表面。
随后，执行步骤S400，以堆叠栅极上方的氮化硅掩膜层311、321、331为停止层进行化学机械研磨CMP，从而能够平坦化各个堆叠栅极的顶表面。请参考图3C，由于在进行化学机械研磨时，化学机械研磨工艺的研磨速率不会受到两种氧化硅层的材质不同的影响，因此，能够在步骤S400中以氮化硅掩模层311、321、331的顶表面为停止层将堆叠栅极上方厚度不一的氧化硅掩膜层去除。在步骤S300中所形成的非含碳的第二氧化硅层500将各个堆叠栅极之间的间隙填满，并且高于第二堆叠栅极和第三堆叠栅极上方的氮化硅掩膜层321、331的上表面，能够保证在步骤S400执行化学机械研磨时保证整体结构的稳定性，不会在化学机械研磨时受力不均而导致器件坍塌。
随后，执行步骤S500，将剩余的第二氧化硅层去除的同时，保留含碳的第一氧化硅薄层为各个堆叠栅极的第一侧墙400。
在上述步骤S500中，采用对含碳的氧化硅和非含碳的氧化硅具有高选择比的试剂对第二氧化硅层进行刻蚀，以去除第二氧化硅层。在一优选的实施例中，上述试剂可以是稀释后的氢氟酸(DHF)。含碳的氧化硅和非含碳的氧化硅在DHF试剂的作用下具有不同的湿法刻蚀速率，因此，在步骤S500中，可以将非含碳的氧化硅顺利去除并且保留各个堆叠栅极侧壁的含碳的氧化硅为第一侧墙。
并且由于各个堆叠层的侧壁已经形成有非含碳的氧化硅层，非含碳的氧化硅层还能够在湿法清洗的过程中，对同样包含有氧化硅材质的层间介质层进行保护，从而避免通过普通的现有工艺造成对层间介质层的误刻蚀。
经过上述描述，已经能够通过与现有技术兼容的工艺方法将堆叠栅极上方的厚度不一的氧化硅掩膜层去除。可以理解的是，对于闪存器件而言，在步骤S500后，还需要在堆叠栅极的两侧形成氮化硅材质的侧墙。
因此，在步骤S500后，本发明的另一方面还提供了形成氮化硅材质的侧墙的步骤，具体包括：
在所保留的第一氧化硅薄层的侧表面以及堆叠栅极上方氮化硅掩膜层的上表面沉积含碳的第三氧化硅薄层；
在第三氧化硅薄层的表面沉积氮化硅层；以及
以第三氧化硅薄层的顶表面为停止层刻蚀去除堆叠栅极上方的氮化硅层，保留堆叠栅极两侧的氮化硅层为堆叠栅极的第二侧墙。
请参考图3C和图3D，由于在步骤S400中，将各个堆叠栅极上方的含碳的氧化硅薄层通过化学机械研磨去除，相当于重新将堆叠栅极上方的氮化硅掩膜层311、321、331暴露出来。而堆叠栅极两侧的第二侧墙同样是氮化硅材质，为了可控地在堆叠栅极两侧形成氮化硅材质的第二侧墙，同时不影响堆叠栅极上方的氮化硅掩模层311、321、331厚度，首先需要在所保留的第一氧化硅薄层的侧表面以及堆叠栅极上方的氮化硅掩膜层311、321、331的顶表面沉积含碳的第三氧化硅薄层420，如图3E所示出的。
可以理解的是，由于一并在堆叠栅极的侧壁再次沉积了含碳的第三氧化硅薄层420，堆叠栅极侧壁的第一侧墙400实际上由第一氧化硅薄层410和第三氧化硅薄层420构成。
在以优选的实施例中，希望通过本发明所提供的制造工艺能够形成与如图1D所示出的闪存器件一样的器件结构，因此，希望第一侧墙400的厚度与图1D中所示出的第一侧墙490的厚度一致。为此，可以通过在形成第一氧化硅薄层410和形成第三氧化硅薄层420时分别控制第一氧化硅薄层410和第三氧化硅薄层420的厚度，从而使得第一氧化硅薄层410和第三氧化硅薄层420的厚度之和与第一侧墙490的厚度一致。
随后，如图3F所示出的，在含碳的第三氮化硅薄层的上表面形成氮化硅层620。在一优选的实施例中，此步骤中形成的氮化硅层620的厚度能够使得后续所形成第二侧墙600的厚度与图1D中所示出的第二侧墙690的厚度一致。
可以理解的是，由于在堆叠栅极上方的氮化硅掩膜层的上表面重新形成了含碳的第三氧化硅薄层420，从而能够使得沉积的氮化硅层和堆叠栅极上方的氮化硅掩膜层之间被间隔开，从而能够保证在形成第二侧墙的过程中不会对堆叠栅极以及其上方的氮化硅掩模层造成负面影响。
随后，请参考图3G，进行了第二侧墙600的刻蚀，以堆叠栅极上方的第三氧化硅薄层420为停止层去除了堆叠栅极上方所形成的氮化硅层620，同时在栅极底部未被填充完全的区域也停留在第三氧化硅薄层420上。
对比图1D和图3G可以发现，根据本发明的一方面所提供的制造方法形成的半导体器件结构除了在第一侧墙的材质上有所区别外，均保留了现有技术中的器件结构。同时，由于本发明的一方面中所形成的第一侧墙400为含碳的氧化硅材质，其具有更优的阻挡能力，能够更有效地降低栅极与栅极之间的串扰，从而能够较之现有技术更好地改善器件的性能。
至此，已经描述了本发明的一方面所提供的制造方法。根据本发明的一方面所提供的制造方法，充分利用湿法刻蚀工艺对含碳氧化硅的刻蚀速率明显低于其他氧化硅，而化学机械研磨的方法则对不同材质氧化硅的研磨速率不受明显影响的特性，采用化学机械研磨的方法，去除栅极上方的氧化硅层，并且由于含碳的氧化硅层的存在，堆叠栅极中的层间介质层被保护起来，使得堆叠栅极结构保持原有结构，不会对栅极性能造成负面影响。并获得与原工艺下基本相同的结构。
本发明的一方面所提供的制造方法减少了对新机台的依赖，保证了后续工艺的工艺窗口，增强了工艺的竞争力。
本发明的另一方面还提供了一种根据上述制造方法制造得到的半导体器件，可以理解的是，根据本发明的一方面所提供的制造方法所形成半导体器件，其保留了含碳的氧化硅层作为堆叠栅极的侧墙层，含碳的氧化硅层较之非含碳的氧化硅层具有更优的阻挡效果，因此，将含碳的氧化硅层作为堆叠栅极的侧墙层能够进一步降低栅极与栅极之间的串扰，从而使得整个半导体器件的性能更为优异。
尽管已经关于特定的示例性实施例描述了本公开，但将明显的是，可以对这些实施例做出各种修改和改变而不偏离本公开的更广泛的精神和范围。因此，本说明书和附图应被视为是说明性的含义而不是限制性的含义。
应当理解的是，本说明书将不用于解释或限制权利要求的范围或意义。此外，在前面的详细描述中，可以看到的是，各种特征被在单个实施例中组合在一起以用于精简本公开的目的。本公开的此方法不应被解释为反映所要求保护的实施例要求比在每个权利要求中明确列举的特征更多的特征的目的。相反，如所附权利要求所反映的，创造性主题在于少于单个所公开的实施例的所有特征。因此，所附权利要求据此并入详细描述中，其中每个权利要求独立地作为单独的实施例。
在该描述中提及的一个实施例或实施例意在结合该实施例描述的特定的特征、结构或特性被包括在电路或方法的至少一个实施例中。在说明书中各处出现的短语一个实施例不一定全部指的是同一实施例。

Claims (10)

1.一种半导体器件的制造方法，其特征在于，包括：
提供衬底，所述衬底上形成有多个堆叠栅极，各个堆叠栅极的上方依次形成有氮化硅掩膜层和氧化硅掩膜层；
沉积含碳的第一氧化硅薄层，所述第一氧化硅薄层覆盖所述衬底、所述堆叠栅极及其上方的氮化硅掩膜层和氧化硅掩膜层；
在所述第一氧化硅薄层的表面沉积非含碳的第二氧化硅层，所述第二氧化硅层填满多个堆叠栅极之间的间隙；
以所述氮化硅掩模层的顶表面为停止层，采用化学机械研磨工艺平坦化所述第一氧化硅薄层和所述第二氧化硅层以去除所述氧化硅掩膜层；以及
去除所述第二氧化硅层，保留所述堆叠栅极侧壁的第一氧化硅薄层为所述堆叠栅极的第一侧墙。
2.如权利要求1所述的制造方法，其特征在于，去除所述第二氧化硅层进一步包括：
采用对含碳的氧化硅和非含碳的氧化硅具有高选择比的试剂对所述第二氧化硅层进行刻蚀。
3.如权利要求2所述的制造方法，其特征在于，所述试剂为稀释后的氢氟酸。
4.如权利要求1所述的制造方法，其特征在于，所述方法还包括：
在所保留的第一氧化硅薄层的侧表面以及所述氮化硅掩模层的上表面沉积含碳的第三氧化硅薄层；
在所述第三氧化硅薄层的表面沉积氮化硅层；以及
以所述第三氧化硅薄层的顶表面为停止层去除所述堆叠栅极上方的氮化硅层，保留所述堆叠栅极两侧的氮化硅层为所述堆叠栅极的第二侧墙。
5.如权利要求1所述的制造方法，其特征在于，所述堆叠栅极包括：由下至上依次形成在所述衬底上方的浮栅膜层、层间介质层和控制栅膜层。
6.如权利要求5所述的制造方法，其特征在于，所述层间介质层为氧化硅-氮化硅-氧化硅层。
7.如权利要求1所述的制造方法，其特征在于，所述衬底上表面还形成有栅极介电层，所述堆叠栅极形成在所述栅极介电层的上表面。
8.如权利要求1所述的制造方法，其特征在于，所述堆叠栅极进一步分为：
存储区域的存储晶体管的第一堆叠栅极；
存储区域的选择晶体管的第二堆叠栅极；以及
外围区域的外围晶体管的第三堆叠栅极；其中
所述第一堆叠栅极、第二堆叠栅极、第三堆叠栅极具有相同的高度，所述第一堆叠栅极的宽度小于所述第二堆叠栅极、所述第三堆叠栅极的宽度。
9.如权利要求8所述的制造方法，其特征在于，所述第一堆叠栅极上方的氧化硅掩膜层的厚度小于所述第二堆叠栅极和所述第三堆叠栅极上方的氧化硅掩膜层的厚度。
10.一种半导体器件，其特征在于，所述半导体器件由权利要求1-9中任意一项所述的制造方法制造。
CN202010864457.2A 2020-08-25 2020-08-25 一种半导体器件及其制造方法 Active CN111952167B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN202010864457.2A CN111952167B (zh) 2020-08-25 2020-08-25 一种半导体器件及其制造方法
US17/389,182 US11600493B2 (en) 2020-08-25 2021-07-29 Semiconductor device and method for manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010864457.2A CN111952167B (zh) 2020-08-25 2020-08-25 一种半导体器件及其制造方法

Publications (2)

Publication Number Publication Date
CN111952167A CN111952167A (zh) 2020-11-17
CN111952167B true CN111952167B (zh) 2022-05-03

Family

ID=73367551

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010864457.2A Active CN111952167B (zh) 2020-08-25 2020-08-25 一种半导体器件及其制造方法

Country Status (2)

Country Link
US (1) US11600493B2 (zh)
CN (1) CN111952167B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112242399A (zh) * 2020-11-26 2021-01-19 上海华力微电子有限公司 Nand闪存器件及其制造方法
CN114823539B (zh) * 2021-01-29 2024-07-02 长鑫存储技术有限公司 半导体结构的制作方法及半导体结构

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20080002503A (ko) * 2006-06-30 2008-01-04 주식회사 하이닉스반도체 반도체 소자의 게이트 및 그의 형성방법
KR20080084293A (ko) * 2007-03-15 2008-09-19 주식회사 하이닉스반도체 반도체 소자의 제조방법
CN101667540A (zh) * 2008-09-02 2010-03-10 和舰科技(苏州)有限公司 半导体制程
CN104517849A (zh) * 2013-09-30 2015-04-15 中芯国际集成电路制造(上海)有限公司 快闪存储器的形成方法
CN106935493A (zh) * 2015-12-29 2017-07-07 台湾积体电路制造股份有限公司 形成半导体装置的方法
US9923080B1 (en) * 2017-02-02 2018-03-20 International Business Machines Corporation Gate height control and ILD protection
CN109950207A (zh) * 2019-03-04 2019-06-28 上海华力集成电路制造有限公司 栅极的制造方法
CN111312590A (zh) * 2020-02-20 2020-06-19 上海华力集成电路制造有限公司 一种改善鳍型场效应晶体管栅高均匀性的方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8021897B2 (en) * 2009-02-19 2011-09-20 Micron Technology, Inc. Methods of fabricating a cross point memory array
CN108133940B (zh) * 2017-12-21 2020-06-30 上海华力微电子有限公司 具有侧墙型选择栅的非易失存储器及其制造方法
US10381352B1 (en) * 2018-05-04 2019-08-13 Micron Technology, Inc. Integrated assemblies which include carbon-doped oxide, and methods of forming integrated assemblies

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20080002503A (ko) * 2006-06-30 2008-01-04 주식회사 하이닉스반도체 반도체 소자의 게이트 및 그의 형성방법
KR20080084293A (ko) * 2007-03-15 2008-09-19 주식회사 하이닉스반도체 반도체 소자의 제조방법
CN101667540A (zh) * 2008-09-02 2010-03-10 和舰科技(苏州)有限公司 半导体制程
CN104517849A (zh) * 2013-09-30 2015-04-15 中芯国际集成电路制造(上海)有限公司 快闪存储器的形成方法
CN106935493A (zh) * 2015-12-29 2017-07-07 台湾积体电路制造股份有限公司 形成半导体装置的方法
US9923080B1 (en) * 2017-02-02 2018-03-20 International Business Machines Corporation Gate height control and ILD protection
CN109950207A (zh) * 2019-03-04 2019-06-28 上海华力集成电路制造有限公司 栅极的制造方法
CN111312590A (zh) * 2020-02-20 2020-06-19 上海华力集成电路制造有限公司 一种改善鳍型场效应晶体管栅高均匀性的方法

Also Published As

Publication number Publication date
CN111952167A (zh) 2020-11-17
US11600493B2 (en) 2023-03-07
US20220068656A1 (en) 2022-03-03

Similar Documents

Publication Publication Date Title
US8168493B2 (en) Semiconductor memory device and method of manufacturing the same
KR102036345B1 (ko) 반도체 소자
KR101221598B1 (ko) 유전막 패턴 형성 방법 및 이를 이용한 비휘발성 메모리소자 제조방법.
KR102271773B1 (ko) 반도체 소자 제조 방법
CN111952167B (zh) 一种半导体器件及其制造方法
US6589840B2 (en) Nonvolatile memory device with reduced floating gate and increased coupling ratio and manufacturing method thereof
US10249535B2 (en) Forming TS cut for zero or negative TS extension and resulting device
CN108091562B (zh) Sonos存储器的ono刻蚀方法
CN106960875B (zh) 半导体装置及其制造方法
TWI647822B (zh) 三維非揮發性記憶體及其製造方法
US6984559B2 (en) Method of fabricating a flash memory
US20110117722A1 (en) Semiconductor Device With Charge Storage Pattern And Method For Fabricating The Same
US6576537B2 (en) Flash memory cell and method for fabricating a flash memory cell
CN107799471B (zh) 一种半导体器件及其制造方法和电子装置
CN110289260B (zh) 闪存的制造方法、闪存储器及光罩掩膜版
JP2012178388A (ja) 不揮発性半導体記憶装置及びその製造方法
CN110648916B (zh) 一种半导体器件及其制造方法、电子装置
US20070004099A1 (en) NAND flash memory device and method of manufacturing the same
KR101360134B1 (ko) 반도체 장치의 제조 방법
KR101695902B1 (ko) 반도체 소자 제조 방법
US11777007B2 (en) Method for fabricating memory device
CN111009529B (zh) 非挥发性存储器结构及其制造方法
US20090065846A1 (en) Non-volatile memory and manufacturing method thereof
CN110047927B (zh) 一种半导体器件及其制造方法、电子装置
KR20060125979A (ko) 불 휘발성 메모리의 플로팅 게이트 형성 방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant