TWI445136B - 交叉點記憶體結構，及形成記憶體陣列之方法 - Google Patents

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Description

交叉點記憶體結構，及形成記憶體陣列之方法
本發明係關於交叉點記憶體結構及形成記憶體陣列之方法。
積體電路製造之一持續不斷之目標係減小由積體電路裝置所消耗之半導體面積之量，且因此提高整合程度。
記憶體可利用一大的記憶體裝置陣列，其中每一記憶體裝置儲存一個或多個資料位元。因此，個別記憶體裝置之大小之減少可轉譯成位元密度之一大的增加。常見記憶體裝置係動態隨機存取記憶體(DRAM)裝置、靜態隨機存取記憶體(SRAM)裝置及非揮發性裝置(所謂的快閃裝置)。該等非揮發性裝置可併入至NAND或NOR記憶體陣列架構中。
一記憶體裝置之大小可根據該記憶體裝置之製造中所利用之最小特徵大小來表達。具體而言，若將最小特徵大小指定為「F」，則記憶體裝置尺寸可以F為單位來表達。習用之DRAM記憶體通常包括至少6F2 之尺寸，且SRAM可需要甚至更多半導體面積。
可能幾乎不消耗半導體面積之一記憶體類型係所謂的交叉點記憶體。在交叉點記憶體中，在一字線與一位元線之間的重疊處出現一記憶體胞。具體而言，在該字線與位元線之間提供一記憶體元件材料。該記憶體元件材料包括在曝露至電流時經受穩定且可偵測之變化之一種或多種物質；且可係(例如)一鈣鈦礦材料、一硫屬材料、一離子輸送材料、一電阻切換材料、一聚合物材料及/或一相變材料。由於該記憶體胞可侷限至一位元線與字線之一重疊區域，因此該記憶體胞在理論上可形成為4F2 或更小之尺寸。
期望開發用於形成交叉點記憶體之經改良方法；及開發經改良之交叉點記憶體結構。
某些實施例包含可用以形成交叉點記憶體胞陣列之處理方法，且某些實施例包含交叉點記憶體結構。參考圖1至圖48闡述實例性實施例。
圖1展示一構造10之一部分。該構造包含一基底12。該基底可包括一電絕緣材料，諸如(例如)，二氧化矽、氮化矽及氧氮化矽中之一者或多者。雖然該基底係展示為同質，但在某些實施例中，該基底可包括與積體電路之製造相關聯之多個層及材料。舉例而言，該基底可包括以上所論述之絕緣材料，其支撐於一半導體材料上方。該半導體材料可包括單晶矽、基本上由單晶矽組成、或由單晶矽組成。若該基底包括一半導體材料，則基底12可稱為一半導體基板。術語「半導電基板」及「半導體基板」意指包括半導電材料之任一構造，其包含但不限於：塊狀半導電材料，諸如一半導電晶圓(單獨地或在其上包括其他材料之總成中)；及半導電材料層(單獨地或在包括其他材料之總成中)。術語「基板」係指任一支撐結構，其包含但不限於上述半導電基板。若基底12係一半導體基板，則構造10可稱為一半導體構造。
在基底12上方形成一第一電極材料(其亦可稱為一底部電極材料)14。第一電極材料14以實體方式接觸基底12之一上部表面。
第一電極材料14可包括任一適合之組合物或組合物之組合；且在某些實施例中可包括一或多種組合物、基本上由一或多種組合物組成、或由一或多種組合物組成，該一或多種組合物選自由鉑、氮化鈦及氮化鉭組成之群組。
在第一電極材料14上方形成一記憶體堆疊16。該記憶體堆疊自該第一電極材料以增序包括一第一絕緣材料18、一第二絕緣材料20、一導電材料22及一記憶體元件材料24。
該第一絕緣材料及該第二絕緣材料(18及20)以及第一電極材料14及導電材料22形成一金屬-絕緣體-絕緣體-金屬(MIIM)二極體。導電材料22可具有相對於該第一電極材料之功函數較高之一功函數；且可(例如)包括一種或多種組合物、基本上由一或多種組合物組成、或由一種或多種組合物組成，該一種或多種組合物選自由氮化鉭矽、鉻及鉭組成之群組。該等絕緣材料可包括任一適合之組合物或組合物之組合，且可相對於彼此來裁製以便該等材料之間的帶隙及/或導電帶邊緣及/或價帶邊緣使得載流子能夠在一個方向上而非在一相對方向上穿隧。因此，該等絕緣材料在組成上彼此不同，且各自可(例如)包括一種或多種組合物、基本上由一或多種組合物組成、或由一種或多種組合物組成，該一種或多種組合物選自由氧化鋁、氧化矽、氮化矽、氧化鋯及氧化鉿組成之群組。
雖然所示之二極體係一MIIM二極體且因此包括兩種絕緣材料，但在其他實施例中，該二極體可包括三種或三種以上絕緣材料。舉例而言，該二極體可類似於美國專利公開案2008/0273363中所述之二極體。在某些實施例中，該等絕緣材料中之一者可係該第一電極材料上之一原生氧化物。
記憶體元件材料24可包括任一適合之組合物或組合物之組合，且在某些實施例中，可係一鈣鈦礦材料、一硫屬材料、一離子輸送材料、一電阻切換材料、一聚合物材料及/或一相變材料。若材料24係一相變材料，則該材料可(例如)包括鍺、銻及碲之一混合物、基本上由其組成、或由其組成。
在記憶體元件材料24上方形成一經圖案化之遮蔽材料28。該經圖案化之遮蔽材料呈複數個間隔行26之形式，其中此等行主要沿一水平方向30延伸。在所展示之實施例中，所有該等行正是沿水平方向30延伸。在其他實施例中，該等行可具有變化形式以使得其主要沿水平方向30延伸，但具有某些波紋或其他特徵以使得該等行不完全沿水平方向30延伸。片語「主要沿所指示之水平方向延伸」中之術語「主要(primarily)」用以指示該等行至少多數地沿所指示之水平方向延伸。
遮蔽材料28可包括任一適合之組合物或組合物之組合；且可(例如)包括光阻劑、非晶碳、透明碳、二氧化矽、氮化矽及氧氮化矽中之一者或多者、基本上由其組成或由其組成。該材料可係同質(如所示)，或可包括兩種或兩種以上不同組合物之一堆疊。
該等間隔行藉由間隙32彼此分離。
在某些實施例中，該等間隔行可稱為一第一組間隔行以區分該等間隔行與可隨後形成之其他行。
可憑藉任一適合之處理來形成遮蔽材料28之行26。在某些實施例中，該等行可藉由以下方式形成：最初形成完全跨越遮蔽元件24之材料28之一層；在材料28之該層上方形成一經光微影圖案化之遮罩；將來自該經光微影圖案化之遮罩之一圖案轉印至下伏材料28中以形成此材料之行26；且然後移除該經光微影圖案化之遮罩以留下圖1中所示之構造。若材料28包含光阻劑，則材料28可由經光微影圖案化之光阻劑組成，或可在一下伏組合物上方包括經光微影圖案化之光阻劑遮罩。在某些實施例中，行26可包括使用間距倍增技術(例如，間隔件間距成兩倍或間距成四倍技術)形成之亞光微影解析度特徵。在其他實施例中，行26可包括使用自組裝或定向組裝技術(例如，嵌段共聚物微相分離)形成之亞光微影解析度特徵。甚至在其他實施例中，行26亦可包括使用粒子束微影技術(例如，電子束微影)形成之亞光微影解析度特徵。
參考圖2，憑藉一個或多個蝕刻將來自經圖案化之遮蔽材料28之一圖案轉印至第一電極材料14及記憶體胞堆疊16中，以使得第一電極材料14及記憶體胞堆疊16採用經圖案化之遮蔽材料28之圖案。具體而言，第一電極材料14及記憶體胞堆疊16採用主要沿第一水平方向30延伸之第一組間隔行26之圖案。該圖案化使間隙32完全延伸穿過材料14、18、20、22及24；且至基底12之一上部表面。
參考圖3，在行26上方及該等行之間的間隙32內形成一介電材料34。介電材料34可包括任一適合之組合物或組合物之組合；且可(例如)包括二氧化矽、氮化矽、氧氮化矽及各種經摻雜之氧化矽(例如，硼磷矽酸鹽玻璃、硼矽酸鹽玻璃、氟矽酸鹽玻璃等)中之一者或多者。
在所示之實施例中，在形成介電材料34期間將遮蔽材料28保留於記憶體胞堆疊16上方。在其他實施例中，可在形成介電材料34之前移除遮蔽材料28。
參考圖4，自行26上方移除材料34。可利用任一適合之處理達成此移除。舉例而言，可利用一回蝕及/或平坦化(例如，化學機械拋光[CMP])來達成該移除。在所示之實施例中，利用平坦化來達成此移除以形成跨越材料28及34延伸之一經平坦化上部表面35。
參考圖5，在行26上方及行26之間的間隙中之介電材料34上方形成經圖案化之遮蔽材料36及38。經圖案化之遮蔽材料36及38包括主要沿正交於第一水平方向30之一第二水平方向42延伸之複數個行40。行40可稱為一第二組行以區分其與第一組行26。
材料36可對應於一所謂的硬遮蔽材料，且可包括以上所論述之關於遮蔽材料28之組合物中之任一者。
材料38可對應於經光微影圖案化之光阻劑。
經圖案化之行40可藉由以下方式形成：最初形成完全跨越上部表面35(圖4)之材料36之一層、在材料36之該層上方形成經光微影圖案化之光阻劑38且然後憑藉一個或多個蝕刻將來自該經光微影圖案化之光阻劑之一圖案轉印至材料36中。
行40係藉由間隙44彼此間隔。在形成行40之後，藉由一個或多個適合之蝕刻自間隙44內移除材料28。
參考圖6，自行40移除材料38(圖5)。
參考圖7，在行40上方及行40之間的間隙44內形成頂部電極材料46。頂部電極材料46可包括任一適合之組合物或組合物之組合；且在某些實施例中可包括各種金屬(鉑、鈀、鎢、鈦等)、含金屬之組合物(金屬氮化物、金屬矽化物等)及導電摻雜之半導體材料(導電摻雜矽、導電摻雜鍺等)中之一者或多者。
參考圖8，自行40上方移除頂部電極材料46。可利用任一適合之處理達成此移除。舉例而言，可利用一回蝕及/或平坦化(例如，CMP)來達成該移除。在所示之實施例中，利用平坦化來達成此移除以形成跨越材料46及36延伸之一經平坦化上部表面47。
在圖8之處理階段保留之頂部電極材料46呈形成於行40之間的間隙44內之複數個間隔行48之形式。在某些實施例中，行48可稱為一第二組間隔之導電行，以區分其與電極材料14之第一組間隔之導電行26。在某些實施例中，行26可稱為一第一組間隔行，行40可稱為一第二組間隔行且行48可稱為一第三組間隔行。
參考圖9及10，自行48之間移除材料36(圖8)；且隨後自行48之間的區域移除記憶體胞堆疊16之材料18、20、22及24。自行48之間移除材料18、20、22及24使保留材料18、20、22及24形成為記憶體單元胞50之一陣列(僅標示其某些胞)。個別記憶體單元胞包括在第一電極材料14與第二電極材料46之間的記憶體胞堆疊16。
參考圖11，在行48上方及行48之間的間隙內形成介電材料52。介電材料52可稱為一第二介電材料以區分其與第一介電材料34。介電材料52可包括以上所論述之關於介電材料34之組合物中之任一者。在某些實施例中，介電材料52可係與介電材料34相同之一組合物；且在其他實施例中可係與介電材料34不同之一組合物。在某些實施例中，可認為介電材料52係替代已在一較早處理階段(圖8)存在於第一電極材料46之間隔行48之間的間隔行40。
圖1至圖11之處理在形成頂部電極材料46之行48之後移除記憶體胞堆疊16之導電材料22。具體而言，在蝕刻記憶體胞堆疊16之該等材料期間行48係用作一遮罩。在其他實施例中，在形成該頂部電極材料之前可移除該記憶體胞堆疊之至少某些材料。圖12至22圖解說明其中在形成頂部電極材料46之前移除一記憶體胞堆疊之材料之一實例性實施例。
參考圖12，構造10係展示為處於圖4之處理階段之後的一處理階段，且類似於圖5之處理階段。然而，與圖5之處理階段不同，自經圖案化之遮蔽材料36與38之行40之間移除記憶體胞堆疊16之材料。在所示之實施例中，在行40之間移除該記憶體胞堆疊之所有材料。然而，只要自行40之間移除傳導材料22及記憶體元件材料24，即可形成經隔離記憶體胞之一陣列。因此，在某些實施例中，在行40之間移除的僅係材料22及24；且在其他實施例中，自行40之間所移除的可係材料20、22及24；且在又其他實施例中，可自行40之間移除記憶體胞堆疊16之所有材料18、20、22及24(如所示)。
在某些實施例中，材料36係用以界定一頂部電極材料46(圖19及20中所示)之一位置之一犧牲材料。在其他實施例中，材料36可係一導電材料(亦即，一導電硬遮罩)且可用作一頂部電極。在其中將材料36用作一頂部電極之實施例中，可在形成材料36之前移除材料28；且可修改或省略以下參考圖16至22所論述之處理。若材料36係一導電硬遮罩材料，則可認為將材料36圖案化成複數個導電行37。
參考圖13及14，遮蔽材料38(圖12)係憑藉類似於以上參考圖6所論述之處理之處理移除。
參考圖15，在行40上方及其之間沈積一介電材料54。介電材料54可包括以上所論述之關於介電材料34之組合物中之任一者。在某些實施例中，介電材料54與介電材料34可係同一組合物；而在其他實施例中與介電材料34可係一不同組合物。
參考圖16，自行40上方移除材料54。可利用任一適合之處理來達成此移除。舉例而言，可利用一回蝕及/或平坦化(例如，CMP)來達成該移除。在所示之實施例中，利用平坦化來達成此移除以形成跨越材料36及54延伸之一經平坦化上部表面55。
參考圖17及18，移除材料28及36以留下在介電材料34及54內延伸之間隙56。間隙56係沿第二水平方向42延伸之溝槽。
參考圖19，在介電材料54上方及間隙56內形成頂部電極材料46。
參考圖20及21，自介電材料54上方移除頂部電極材料46。可利用任一適合之處理來達成此移除。舉例而言，可利用一回蝕及/或平坦化(例如，CMP)來達成該移除。在所示之實施例中，利用平坦化來達成此移除以形成跨越材料46及54延伸之一經平坦化上部表面57。
在圖20及21之處理階段保留之頂部電極材料46係呈形成於間隙56內之複數個間隔行58(圖19)之形式。圖12至21之處理與圖5至9之處理之間的一差異係：圖12至21之處理之頂部電極行58係形成於遮蔽材料36之位置處(圖16)，而圖5至9之處理之頂部電極行48係形成於遮蔽材料36之位置之間的間隔內(圖8)。
參考圖22，在頂部電極材料46之行58上方形成一介電材料60作為一電絕緣帽。介電材料60可包括以上所論述之關於介電材料34及54之組合物中之任一者。在某些實施例中，介電材料60與介電材料34及54中之至少一者可係同一組合物；而在其他實施例中，介電材料60可在組成上不同於材料34及54兩者。
不管是遵循圖5至11之處理或遵循圖12至15之處理(其中材料36係用作一頂部電極之一導電硬遮罩)還是遵循圖12至22之處理(其中材料36係用以界定一頂部電極之一位置之一犧牲材料)，皆將形成包括交叉點記憶體單元胞之記憶體陣列；其中該等記憶體胞在各種處理序列中具有同一組態。圖23中展示藉由圖5至11、圖12至15之處理(其中材料36係一導電硬遮罩)或圖12至22之處理所形成之一實例性記憶體胞結構62。該記憶體胞結構包含沿一第一水平方向延伸之底部電極材料14之一行26及沿垂直於該第一水平方向之一第二水平方向延伸之頂部電極材料36、46之一行37、48、58。該頂部電極材料行在遵循圖12至15之處理時將係一具有一導電硬遮罩材料36的行37，在遵循圖5至11之處理時係材料46之一行48，且在遵循圖12至22之處理時將係材料46之一行58，其中材料36係一犧牲材料。
一記憶體胞50夾在頂部電極與底部電極之間。該記憶體胞包含記憶體元件材料24；且包含材料18、20及22作為組態用於存取儲存於記憶體元件材料24內之資料之一存取裝置之部分。所示之存取裝置係一MIIM二極體，其中電極14及導電材料22係該二極體之外部組件；且其中絕緣體18及20係該二極體之內部組件。
本文將參考圖24至圖36闡述用於形成一記憶體陣列之另一過程。在適當之情況下，將使用與以上在闡述圖1至圖23之實施例時所用之一致編號來闡述圖24至圖36之實施例。
圖24展示在已跨越一基底12形成一經圖案化之遮蔽材料72之後的一處理階段處之一構造70。該經圖案化之遮蔽材料呈複數個間隔行74之形式，其中此等行主要沿水平方向30延伸。遮蔽材料72可包括以上所述之關於圖1之遮蔽材料28之組合物中之任一者。
間隔行74藉由間隙76(其可稱為行74之間的溝槽)彼此分離。
可憑藉任一適合之處理形成遮蔽材料72之行74。在某些實施例中，該等行可藉由以下方式形成：最初形成完全跨越基底12之材料72之一層；在材料72之該層上方形成一經光微影圖案化之遮罩；將來自該經光微影圖案化之遮罩之一圖案轉印至下伏材料72中以形成此材料之行74；且然後移除該經光微影圖案化之遮罩以留下圖24中所示之構造。
參考圖25，將來自經圖案化之遮蔽材料72之一圖案轉印至基底12中以使溝槽76延伸至該基底中。
參考圖26，在行74上方及溝槽76內形成底部電極材料(或第一電極材料)14以填充該等溝槽。
參考圖27，自溝槽76之一上部區域移除底部電極材料14，而將留下該等溝槽之一下部區域內之該底部電極材料。在該等溝槽之該下部區域中保留之底部電極材料14形成沿第一水平方向30延伸之複數個間隔開的行77。在所示之實施例中，該底部電極材料將溝槽76填充至與基板12之一上部表面大約均等之一位階。在不同之實施例中，該底部電極材料可將該等溝槽填充至一不同位階；且具體而言，在某些實施例中可將該等溝槽填充至低於基底12之一上部表面之一位階，或在其他實施例中可將該等溝槽填充至高於基底12之該上部表面之一位階。在某些實施例中，該底部電極材料可係一保形塗層，諸如(例如)，由原子層沈積所形成之一膜。
參考圖28，在溝槽76之保留上部區域內形成存取裝置材料之一堆疊78以部分地填充該等溝槽之此等區域。堆疊78包含絕緣材料18及20以及導電材料22。雖然該等存取裝置材料係展示為包含一對絕緣材料，但在其他實施例中，該等存取裝置材料可含有兩種以上絕緣材料。在某些實施例中，第一絕緣材料18可係沿該底部電極材料形成之原生氧化物。
在行74上方及溝槽76內保形地形成該等存取裝置材料，以使得堆疊78具有一波狀上部形貌。
參考圖29，憑藉蝕刻及/或拋光自行74上方移除材料18、20及22。若利用蝕刻，則此蝕刻可包括一電漿蝕刻。若利用拋光，則此拋光可包括CMP。
導電材料22凹入溝槽76內以使得該導電材料之一上部表面低於行72之最上部表面。在所示之實施例中，使所有材料18、20及22凹入。此凹入可在用以自行74上方移除材料18、20及22之一蝕刻期間達成；或可憑藉在自行74上方移除材料18、20及22之後所進行之一蝕刻來達成。在某些實施例中，可認為在圖29之處理階段保留於該等溝槽內之該等存取裝置材料包括沿該等溝槽之側壁之側壁區域，且包括沿該等溝槽之底部之底部區域；且可認為材料18、20及22之凹入包括使該等存取裝置材料之該等側壁區域凹入至低於材料72沿該等溝槽之週邊之一上部位階之一位階。在某些實施例中，可進行該凹入以自開口之側壁移除所有材料18、20及22以在該等開口之底部處留下材料18、20及22之一區塊，且此等區塊可具有跨越材料18、20及22延伸之經平坦化上部表面。圖49中展示一實例性區塊。
參考圖30，在圖29之處理階段之後的一處理階段中，在溝槽76中形成記憶體元件材料24。可藉由以下步驟以所示組態形成該記憶體元件材料：最初在行74上方以及該等溝槽內提供該記憶體元件材料；且然後利用平坦化(例如，CMP)以自該等行上方移除該記憶體元件材料，而留下該等溝槽內之該記憶體元件材料。可認為保留於該等溝槽內之記憶體元件材料對應於與該等溝槽一對一對應之複數個間隔開的行。
在所示之實施例中，溝槽76內之記憶體元件材料具有跨越材料18、20及22之最上部延伸之一上部部分78；且具有自該上部部分向下延伸且至由材料18、20及22所界定之一容器中之一插塞部分80。該插塞部分具有向下延伸之側壁81及83且具有接合至該等向下延伸之側壁之一底部85。導電材料22沿該等插塞之向下延伸之側壁81、83兩者以及沿此等插塞之底部85延伸。
參考圖31，頂部電極材料(或第二電極材料)係形成於記憶體元件材料24上方及行74之材料72上方。
參考圖32，在頂部電極材料46上方形成遮蔽材料36，且在材料36上方形成經圖案化之遮蔽材料38。材料38可對應於經光微影圖案化之光阻劑，且以類似於上文參考圖5所論述圖案之複數個間隔開的行40之圖案形成。行40沿正交於第一水平方向30之第二水平方向42延伸。
行40藉由間隙44彼此間隔。
參考圖33，將來自材料38(圖32)之一圖案轉印穿過下伏材料72、18、20、22、24、36及46以將此等下伏材料圖案化成沿水平方向42延伸之複數個行40之組態；且然後移除遮蔽材料38。此圖案化可包括將來自遮蔽材料38之一圖案轉印至硬遮罩36中、移除遮蔽材料38且然後憑藉一個或多個適合之蝕刻將來自硬遮罩36之圖案轉印至下伏材料72、18、20、22、24及46中。該圖案化將頂部電極材料46形成為複數個電極行48，其中此等電極行48係行40之部分。
參考圖34，移除遮蔽材料36。可憑藉一蝕刻、CMP及/或一濕清洗來達成此移除。
參考圖35，在頂部電極行48上方及此等行之間的間隙44內形成介電材料90。介電材料90可包括以上關於圖3之介電材料34所論述之組合物中之任一者。
雖然在所示之實施例中在形成介電材料90之前移除材料36(圖33)，但在其他實施例中在圖35之處理階段可保留材料36。
圖35之構造包括一記憶體陣列，其包含複數個交叉點記憶體結構。該等記憶體結構中之一實例係在圖36中展示為一結構92。
該記憶體胞結構包含沿一第一水平方向延伸之底部電極材料14之一行77及沿垂直於該第一水平方向之一第二水平方向延伸之頂部電極材料46之一行48。
該記憶體胞結構亦包含記憶體元件材料24、絕緣材料18及20以及導電材料22。材料18、20及22係組態用於存取儲存於記憶體元件材料24內之資料之一存取裝置之部分。該存取裝置係一MIIM二極體，其中電極14及導電材料22係該二極體之外部組件；且其中絕緣體18及20係該二極體之內部組件。
在所示之實施例中，記憶體元件材料24包含跨越材料18、20及22之最上部延伸之上部部分78；且插塞部分80自該上部部分向下延伸且至由材料18、20及22所界定之一容器中。該插塞部分具有向下延伸之側壁81及83，且具有接合至該等向下延伸之側壁之底部85。導電材料22沿該插塞之向下延伸之側壁81、83兩者以及沿此插塞之底部85延伸。
可認為材料18、20及22一起對應於二極體材料。在某些實施例中，材料18、20及22係用於存取儲存於該記憶體元件中之資料之一存取裝置之組件。因此，可認為圖36之實施例包括存取裝置材料之一多側邊容器(其中在圖36之實施例中此多側邊容器具體包括兩個側邊)；且包括延伸至此多側邊容器中之記憶體元件材料之插塞80。
在所示之實施例中，記憶體元件材料24具有一最上部區域78，其跨越所有材料18、20及22之最上部表面延伸(其中在圖36中此等最上部表面標示為19、21及23)。然而，如以上參考圖29所論述，本發明可包含其中在不使材料18及20中之一者或兩者凹入之情況下使材料22凹入一溝槽內之實施例。在此等實施例中，記憶體元件材料24之上部部分78將不在未凹入該溝槽內之材料之上部表面上方延伸，且因此可在導電材料22之一最上部表面上方而不在材料18及20中之一者或兩者之最上部表面上方。若利用圖49之處理替代圖29之處理，則可形成類似於結構92之一記憶體胞，但該記憶體胞具有不同於材料18、20、22及24之一組態。
參考圖37至48闡述用於形成一記憶體陣列之另一過程。在適當之情況下，將使用與以上在闡述圖1至圖36之實施例時所用之一致編號來闡述圖37至48之實施例。
圖37展示在與以上參考圖24所論述之處理階段一致之一處理階段處之一構造100。因此，已跨越一基底12形成經圖案化之遮蔽材料72。該經圖案化之遮蔽材料呈複數個間隔開的行74之形式，其中此等行主要沿水平方向30延伸。間隔開的行74藉由間隙76(其可稱為行74之間的溝槽)彼此分離。
參考圖38，展示在與以上參考圖25所論述之處理階段一致之一處理階段處之構造100。因此，已將來自經圖案化之遮蔽材料72之一圖案轉印至基底12中以使溝槽76延伸至該基底中。
參考圖39，展示在與以上參考圖26所論述之處理階段一致之一處理階段處之構造100。因此，底部電極材料(或第一電極材料)14形成於行74上方及溝槽76內以填充該等溝槽。
參考圖40，展示在與以上參考圖27所論述之處理階段一致之一處理階段處之構造100。因此，自溝槽76之一上部區域移除底部電極材料14，而留下該等溝槽之一下部區域內之底部電極材料。該等溝槽之該下部區域中保留之底部電極材料14形成沿第一水平方向30延伸之複數個間隔開的行77。
參考圖41，一蝕刻停止層102形成於行74上方及溝槽76內。該蝕刻停止材料可包括任一適合之組合物或組合物之組合；且可(例如)包括二氧化矽、氮化矽或氧氮化矽、基本上由其組成、或由其組成。
參考圖42，憑藉蝕刻及拋光中之一者或兩者自材料72上方移除材料102。在所示之實施例中，已憑藉CMP移除材料102以留下跨越材料72及102延伸之一經平坦化表面103。
參考圖43，在表面103上方形成一遮蔽材料104，且在材料104上方形成經圖案化之遮蔽材料106。材料106可對應於經光微影圖案化之光阻劑，且以沿正交於第一水平方向30之第二水平方向42延伸之複數個間隔開的行108之一圖案形成。
行108藉由間隙110彼此間隔。
材料104可包括以上所論述之關於圖1之材料28之組合物中之任一者。在某些實施例中，材料104可與材料72具有一共同組合物，且在其他實施例中可在組成上不同於材料72。
參考圖44，將來自材料106(圖43)之一圖案轉印穿過下伏材料104以將此下伏材料圖案化成沿水平方向42延伸之複數個行108之組態；且然後移除遮蔽材料106。可認為此圖案化包括使間隙110延伸至材料104中。
在間隙110內曝露某些材料102。圖45展示已移除材料102之所曝露部分之後的構造100。此移除產生延伸至底部電極材料14之一上部表面之開口112(僅標示其某些開口)。如以上參考圖40所論述，可認為材料72之行74藉由溝槽(或間隙)76(圖40中所示)彼此間隔。類似地，可認為材料104之行108藉由間隙110彼此間隔。因此，可認為開口112對應於其中間隙110與間隙76重疊之位置(圖40中所示)。
可認為開口112係多邊形開口之實例，且在所示之實施例中係四側邊開口。
開口112呈具有底部電極材料14之行77之一多對一配置。換言之，沿該等個別行中之每一者存在諸多開口112。
參考圖46，在材料72及104上方及開口112內形成存取裝置材料之一堆疊78。堆疊78僅部分地填充開口112。堆疊78包含絕緣材料18及20以及導電材料22。雖然堆疊78係展示為包含一對絕緣材料，但在其他實施例中，堆疊78可含有兩種以上絕緣材料。在某些實施例中，絕緣材料18可對應於生長於底部電極上方之原生氧化物。圖46之圖式有些混亂，此乃因沿該圖式之最右邊緣之材料18、20及22使兩個不同平面彼此接合。提供一虛線105以指示其中沿最右邊緣之材料18、20及22之視圖自一個平面變化至另一平面。並且，沿最右邊緣存在看起來似乎展示相對於開口112被夾緊之間隙110之一錯覺。此錯覺係由沿最右邊緣之橫截面之方向所致，且在實際實踐中，間隙110可一致地對應於沿開口112之一個面之寬度。
參考圖47，憑藉蝕刻及/或拋光自材料72及102上方移除材料104、18、20及22。若利用蝕刻，則此蝕刻可包括一電漿蝕刻。若利用拋光，則此拋光可包括CMP。自材料72及102上方移除材料104、18、20及22留下僅開口112內之材料18、20及22，且留下由材料72及102橫向限制之開口112。材料72及102彼此不同以使得可在圖45之處理階段處相對於材料72選擇性地移除材料102。因此，可認為圖47之處理階段處之開口112由兩種類型之材料限制(其中該等材料中之一者對應於材料72，且另一者對應於材料102)。開口112之四個側邊中之兩者將由該兩種類型材料中之一者橫向限制，且該四個側邊中之另外兩者將由該兩種類型材料中之另一者橫向限制。
導電材料22凹入開口112內以使得該導電材料之一上部表面低於材料72及102之最上部表面。在所示之實施例中，使所有材料18、20及22凹入。此凹入可在用以自材料72及102上方移除材料18、20及22之一蝕刻期間達成；或可囊括有在自材料72及102上方移除材料18、20及22之後所進行之一蝕刻。在某些實施例中，可認為在圖47之處理階段處保留於開口112內之存取裝置材料包括沿開口112之側壁之側壁區域，且包括沿該等開口之底部之底部區域；且可認為存取裝置材料18、20及22之凹入包括使該等存取裝置材料之該等側壁區域凹入至低於材料72及102之沿開口112之週邊之一上部位階之一位階。在某些實施例中，該凹入可自沿該等側壁移除所有材料18、20及22，類似於以上參考圖49所論述之處理。
參考圖48，記憶體元件材料24係形成於開口112內及材料72及102上方。
在所示之實施例中，開口112內之記憶體元件材料具有向下延伸至由材料18、20及22所界定之容器中之插塞部分114。該等插塞部分具有類似於圖36之側壁81及83之四個向下延伸之側壁(其中圖48之實施例之此等插塞部分係由在開口112內由材料18、20及22所形成之容器之四個側邊界定，其中此等容器在圖47之俯視圖中係可見的)且具有接合至該等向下延伸之側壁之底部。導電材料22沿該等插塞部分之向下延伸之側壁以及沿此等插塞部分之底部延伸。
在隨後之處理(未展示)中，該記憶體元件材料可經受平坦化(例如，CMP)以自材料72及102上方移除該記憶體元件材料，而留下開口112內之該記憶體元件材料。然後，可在記憶體元件材料上方形成類似於圖31之電極材料46之頂部電極材料，且其經圖案化以形成類似於圖34之行48之複數個頂部電極行。此圖案化可利用類似於以上參考圖31至35所論述之處理之處理。因此，圖48之構造100可用以形成類似於圖36之結構之記憶體胞結構，但其中一記憶體元件材料之一插塞部分係在存取裝置材料之四側邊容器內而非在該存取裝置材料之兩側邊容器內。圖36及48之兩側邊容器及四側邊容器係可在本發明之某些實施例中形成之多側邊容器之實例。在其他實施例(未展示)中，可改變多側邊開口之側邊之數目，且可改變該等側邊之長度，以使得該等多側邊容器可具有多於四個側邊。在某些實施例中，可存在如此多之側邊以使得該等多側邊容器大致係圓柱形。
一存取二極體之導電材料22至少部分地捲繞一交叉點記憶體胞之記憶體元件材料可有利於改良該二極體與該記憶體元件材料之間的耦合。因此，根據圖24至圖48之實施例所形成之該等捲繞存取結構(例如，圖36中所示之結構)可相對於由圖1至圖23之實施例所形成之平面二極體結構(其中圖23中展示此等平面結構)具有某些優點。然而，圖1至圖23之實施例可在某些應用方面具有一優點，乃因圖1至圖23之實施例之處理可比圖24至圖48之實施例之處理簡單。
10．．．構造
12．．．基底/基板
14．．．第一電極材料/底部電極材料/電極
16．．．記憶體堆疊/記憶體胞堆疊
18．．．第一絕緣材料
20．．．第二絕緣材料
22．．．導電材料/傳導
24．．．記憶體元件材料
26．．．間隔之導電行
28．．．經圖案化之遮蔽材料/下伏材料
32．．．間隙
34．．．第一介電材料
35．．．經平坦化上部表面
36．．．經圖案化之遮蔽材料
37．．．傳導行
38．．．經圖案化之遮蔽材料/經光微影圖案化之光阻劑
40．．．經圖案化之行/間隔行/間隔開的行
44．．．間隙
46．．．第二電極材料/頂部電極材料
48．．．間隔行/頂部電極行
50．．．記憶體單元胞/記憶體胞
52．．．介電材料
54．．．介電材料
55．．．經平坦化上部表面
56．．．間隙
57．．．經平坦化上部表面
58．．．頂部電極行/間隔行
60．．．介電材料
62．．．實例性記憶體胞結構
70．．．構造
72．．．經圖案化之遮蔽材料/下伏材料
74．．．間隔行/間隔開的行
76．．．間隙/溝槽
77．．．間隔開的行
78．．．堆疊/上面部分/最上面區域
80．．．插塞部分/插塞
81．．．向下延伸之側壁
83．．．向下延伸之側壁
85．．．底部
90．．．介電材料
92．．．結構
100．．．構造
102．．．蝕刻停止層/材料
103．．．經平坦化表面
104．．．遮蔽材料/下伏材料
106．．．經圖案化遮蔽材料
108．．．間隔開的行
110．．．間隙
112．．．開口
114．．．插塞部分
圖1至9及圖11係在用於形成一記憶體陣列之一實例性實施例過程之各處理階段處之一構造之一部分之圖解性、三維視圖。圖10係沿圖9之線10-10之一剖視圖。
圖12、圖13、圖15至圖17、圖19、圖20及圖22係在用於形成一記憶體陣列之另一實例性實施例過程之各處理階段處之一構造之一部分之圖解性、三維視圖。圖12之處理階段在圖4之處理階段之後且係圖5之處理階段之替代形式。圖14係沿圖13之線14-14之一剖視圖；圖18係沿圖17之線18-18之一剖視圖；且圖21係沿圖20之線21-21之一剖視圖。
圖23係展示一交叉點記憶體結構之一實施例之一構造之一部分之一圖解性、三維視圖。
圖24至圖35係在用於形成一記憶體陣列之另一實例性實施例過程之各處理階段處之一構造之一部分之圖解性、三維視圖。
圖36係展示一交叉點記憶體結構之另一實施例之一構造之一部分之一圖解性、三維視圖。
圖37至圖48係在用於形成一記憶體陣列之另一實例性實施例過程之各處理階段處之一構造之一部分之圖解性、三維視圖。
圖49展示可憑藉替代圖29中所示之處理之處理形成之一實例性插塞。
10．．．構造
12．．．基底/基板
14．．．第一電極材料/底部電極材料/電極
16．．．記憶體堆疊/記憶體胞堆疊
18．．．第一絕緣材料
20．．．第二絕緣材料
22．．．導電材料
24．．．記憶體元件材料
26．．．間隔之導電行
34．．．第一介電材料
46．．．第二電極材料/頂部電極材料
48．．．間隔行/頂部電極行

Claims (35)

  1. 一種形成一記憶體陣列之方法，其包括：在一基底上方形成第一電極材料；在該第一電極材料上方形成一記憶體胞堆疊；該記憶體胞堆疊自該第一電極材料以增序包含一第一絕緣體材料、至少一種額外絕緣體材料、一導電材料及記憶體元件材料；將該第一電極材料及該記憶體胞堆疊圖案化成主要沿一第一水平方向延伸之一第一組間隔行；在該第一組之該等間隔行之間形成介電材料；在該第一組間隔行上方及該介電材料上方形成第二電極材料之間隔行，第二電極材料之該等行係一第二組間隔行且主要沿正交於該第一水平方向之一第二水平方向延伸；及自該第二組之該等行之間的區域移除該記憶體胞堆疊之記憶體元件材料及導電材料以留下一記憶體單元胞陣列，個別記憶體單元胞包括在該第一電極材料與該第二電極材料之間的該記憶體胞堆疊。
  2. 如請求項1之方法，其中移除該胞堆疊之該記憶體元件材料及該導電材料發生在形成該第二電極材料之該等間隔行之前。
  3. 如請求項1之方法，其中移除該胞堆疊之該記憶體元件材料及該導電材料發生在形成該第二電極材料之該等間隔行之後。
  4. 如請求項1之方法，其中直接在該記憶體胞堆疊之該第一組間隔行上方形成第二電極材料之該等間隔行，且在移除該記憶體堆疊之該記憶體元件材料及該導電材料期間將該等間隔行用作一導電硬遮罩。
  5. 如請求項1之方法，其進一步包括：在該第一組間隔行上方及在該介電材料上方形成一經圖案化遮罩，該經圖案化遮罩包括主要沿該第二水平方向延伸之間隔行；及在該經圖案化遮罩之該等間隔行之間的間隔內形成該第二電極材料以因此形成第二電極材料之間隔行。
  6. 如請求項5之方法，其中該介電材料係一第一介電材料，且進一步包括在形成該第二電極材料之後用一第二介電材料替代該經圖案化遮罩之該等間隔行。
  7. 如請求項6之方法，其中該第二介電材料與該第一介電材料係同一組合物。
  8. 如請求項5之方法，其中最初在該經圖案化遮罩之該等間隔行上方以及該經圖案化遮罩之該等間隔行之間形成該第二電極材料，且進一步包括平坦化該第二電極材料以自該經圖案化遮罩之該等間隔行上方移除該第二電極材料，而留下該經圖案化遮罩之該等間隔行之間的該第二電極材料。
  9. 如請求項5之方法，其中該經圖案化遮罩係一第二經圖案化遮罩，且其中將該第一電極材料及該記憶體胞堆疊圖案化成該第一組間隔行包括： 在該記憶體胞堆疊上方形成一第一經圖案化遮罩，該第一經圖案化遮罩包括沿該第一水平方向延伸之複數個間隔行；及憑藉一個或多個蝕刻將來自該第一經圖案化遮罩之一圖案轉印穿過該記憶體胞堆疊及該第一電極材料。
  10. 如請求項9之方法，其中當在該第一組之該等間隔行之間形成該介電材料時該第一經圖案化遮罩保留於該第一組行上方。
  11. 如請求項9之方法，其中該第一經圖案化遮罩包括非晶碳、透明碳、二氧化矽、氮化矽及氧氮化矽中之一者或多者。
  12. 如請求項11之方法，其中該第二經圖案化遮罩包括非晶碳、透明碳、二氧化矽、氮化矽及氧氮化矽中之一者或多者。
  13. 如請求項1之方法，其中：該第一電極材料相對於該記憶體胞堆疊之該導電材料具有一較低功函數，該第一電極材料包括選自由氮化鉭矽、鉻及鉭組成之一群組之一或多種組合物，且該記憶體胞堆疊之該導電材料包括選自由鉑、氮化鈦及氮化鉭組成之該群組之一或多種組合物。
  14. 如請求項1之方法，其中除該記憶體元件材料及該導電材料以外亦自該第二組之該等間隔行之間移除該記憶體胞堆疊之一個或多個其他組件。
  15. 如請求項1之方法，其中僅該記憶體胞堆疊之自該第二組之該等間隔行之間移除之該等組件係該記憶體元件材料及該導電材料。
  16. 一種形成一記憶體陣列之方法，其包括：形成一基板以包括第一電極材料之複數個間隔開的行，且包括直接在該等間隔開的行上方且與該等間隔開的行呈一對一對應之溝槽；該等溝槽及第一電極材料之該等行沿一第一水平方向延伸；在該等溝槽內形成存取裝置材料以部分地填充該等溝槽且因此使該等溝槽變窄，該等存取裝置材料包含一含導電金屬材料及至少兩種絕緣材料，該等絕緣材料在該含導電金屬材料與該第一電極材料之間；在該等變窄之溝槽內形成記憶體元件材料，該記憶體元件材料形成延伸至該等存取裝置材料中之一插塞，且該等存取裝置材料沿該記憶體元件插塞之一底部及兩個側邊延伸，該記憶體元件材料係組態為與該等溝槽呈一對一對應之複數個間隔開的行；在該等記憶體元件材料行上方及在該等相隔記憶體元件行之間的區域上方形成第二電極材料；在該第二電極材料上方形成一經圖案化遮罩，該經圖案化遮罩包括複數個間隔開的行，該經圖案化遮罩之該等間隔開的行沿正交於第一電極材料之該等行之該第一水平方向之一第二水平方向延伸；及將來自該經圖案化遮罩之一圖案轉印穿過該第二電極 材料、穿過該記憶體元件材料且穿過該等存取裝置材料，以因此將該等存取裝置材料及記憶體元件材料圖案化成記憶體胞陣列，且將該第二電極材料圖案化成在該等記憶體胞上方且正交於第一電極材料之該等行延伸之頂部電極行。
  17. 如請求項16之方法，其中最初在該等溝槽內形成該等存取裝置材料以包括沿該等溝槽之側壁之側壁區域，且包括沿該等溝槽之底部之底部區域；且進一步包括在形成該記憶體元件材料之前使該等存取裝置材料之該等側壁區域凹入至低於該等溝槽之一上部位階之一位階。
  18. 如請求項17之方法，其中該凹入形成跨越該等存取裝置材料之一經平坦化上部表面。
  19. 如請求項16之方法，其中該經圖案化遮罩係一第二經圖案化遮罩，且其中：該基板包括一基底及在該基底上方之一第一經圖案化遮罩；該第一經圖案化遮罩包括複數個間隔開的行；且該等溝槽對應於該第一經圖案化遮罩之該等間隔開的行之間的間隙。
  20. 如請求項16之方法，其中該經圖案化遮罩係一第二經圖案化遮罩，且其中該形成該基板包括：在一基底上方形成一第一經圖案化遮罩，該第一經圖案化遮罩包括複數個間隔開的行，該等間隔開的行藉由間隙彼此分離； 蝕刻至該基底中以使該等間隙延伸至該基底中；及用該第一電極材料填充該等間隙之一下部區域以形成該第一電極材料之該等行，且留下該等間隙之一未經填充之上部區域作為該第一電極材料之該等行上方之該等溝槽。
  21. 一種形成一記憶體陣列之方法，其包括：形成一基板以包括第一電極材料之複數個間隔開的行，且包括直接在第一電極材料之該等行上方之複數個多邊形開口；該等多邊形開口與第一電極材料之該等行呈多對一對應；第一電極材料之該等行沿一第一水平方向延伸；在該等開口內形成存取裝置材料以部分地填充該等開口且因此使該等開口變窄，該等存取裝置材料包含一含導電金屬材料及至少兩種絕緣材料，該等絕緣材料在該含導電金屬材料與該第一電極材料之間；在該等變窄開口內形成記憶體元件材料，每一個別開口內之該記憶體元件材料形成延伸至該等存取裝置材料中之一插塞，且每一個別開口內之該等存取裝置材料沿一記憶體元件插塞之一底部且圍繞該記憶體元件插塞之三個或三個以上側邊延伸，該記憶體元件材料係組態為與該等開口呈一對一對應之複數個相隔結構；在該等記憶體元件材料結構上方及該等相隔記憶體元件結構之間的區域上方形成第二電極材料；在該第二電極材料上方形成一經圖案化遮罩，該經圖 案化遮罩包括複數個間隔開的行，該經圖案化遮罩之該等間隔開的行沿正交於第一電極材料之該等行之該第一水平方向之一第二水平方向延伸；及將來自該經圖案化遮罩之一圖案轉印穿過該第二電極材料，以將該第二電極材料圖案化成在該記憶體元件材料上方且正交於第一電極材料之該等行延伸之頂部電極行。
  22. 如請求項21之方法，其中最初在該等開口內形成該等存取裝置材料以包括沿該等開口之側壁之側壁區域，且包括沿該等開口之底部之底部區域，且進一步包括在形成該記憶體元件材料之前使該等存取裝置材料之該等側壁區域凹入至低於該等開口之一上部位階之一位階。
  23. 如請求項22之方法，其中該凹入形成跨越該等存取裝置材料之一經平坦化上部表面。
  24. 如請求項21之方法，其中該經圖案化遮罩係一第三經圖案化遮罩，且其中：該基板包括一基底、在該基底上方之一第一經圖案化遮罩及在該第一經圖案化遮罩上方及該基底上方之一第二經圖案化遮罩，該第一經圖案化遮罩包括主要沿該第一水平方向延伸之複數個間隔開的行；該第二經圖案化遮罩包括沿正交於該第一水平方向之一第二水平方向延伸之複數個間隔開的行；且該等開口對應於該第一經圖案化遮罩之該等間隔開的 行之間及該第二經圖案化遮罩之該等間隔開的行之間的重疊間隙。
  25. 如請求項21之方法，其中該經圖案化遮罩係一第三經圖案化遮罩，其中該形成該基板包括：在一基底上方形成一第一經圖案化遮罩，該第一經圖案化遮罩包括複數個間隔開的行，該等間隔開的行主要沿該第一水平方向延伸且藉由第一間隙彼此分離；蝕刻至該基底中以使該等第一間隙延伸至該基底中；用該第一電極材料填充該等間隙之一下部區域以形成該第一電極材料之該等行，且留下該等第一間隙之一未經填充之上部區域作為該第一電極材料之該等行上方之溝槽；及在該第一經圖案化遮罩及該基底上方形成一第二經圖案化遮罩，該第二經圖案化遮罩包括複數個間隔開的行，該第二經圖案化遮罩之該等間隔開的行主要沿正交於該第一水平方向之一第二水平方向延伸且藉由第二間隙彼此分離，且其中該等第二間隙與該等第一間隙重疊之區域係該等多邊形開口。
  26. 如請求項25之方法，其中該第一經圖案化遮罩及該第二經圖案化遮罩包括非晶碳、透明碳、二氧化矽、氮化矽及氧氮化矽中之一者或多者。
  27. 如請求項25之方法，其中該等多邊形開口包括四個側邊。
  28. 一種交叉點記憶體結構，其包括： 第一電極材料之一行，其沿一第一水平方向延伸；多種存取裝置材料之一多側邊容器，其在該第一電極材料上方，該等存取裝置材料包含一含導電金屬材料及至少兩種絕緣材料，該等絕緣材料在該含導電金屬材料與該第一電極材料之間；記憶體元件材料，其在該多側邊容器內；及第二電極材料之一行，其在該記憶體元件材料上方且沿正交於第一電極材料之該行之該第一水平方向之一第二水平方向延伸。
  29. 如請求項28之交叉點記憶體結構，其中該記憶體元件材料在該含導電金屬材料之一最上部表面上方以及該容器內延伸。
  30. 如請求項28之交叉點記憶體結構，其中該記憶體元件材料在該等電絕緣材料及該含導電金屬材料之最上部表面上方以及該容器內延伸。
  31. 如請求項28之交叉點記憶體結構，其中該多側邊容器係兩側邊容器。
  32. 如請求項28之交叉點記憶體結構，其中該多側邊容器係四側邊容器。
  33. 如請求項28之交叉點記憶體結構，其中該多側邊容器大致係圓柱形。
  34. 如請求項32之交叉點記憶體結構，其中該四側邊容器係在由兩種類型材料橫向限制之四側邊開口內，其中該開口之該四個側邊中之兩者由該兩種類型材料中之一者橫 向限制，且其中該開口之該四個側邊中之另外兩者由該兩種類型材料中之另一者橫向限制。
  35. 如請求項28之交叉點記憶體結構，其中：該第一電極材料相對於該含導電金屬材料具有一較低功函數，該第一電極材料包括選自由氮化鉭矽、鉻及鉭組成之一群組之一或多種組合物，且該含導電金屬材料包括選自由鉑、氮化鈦及氮化鉭組成之該群組之一或多種組合物。
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