KR101893643B1 - 증가된 높이를 갖는 데이터 스토리지 층을 갖는 rram 디바이스 - Google Patents

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Abstract

본 개시물은 반도체 기판 및 반도체 기판 위에 배치되는 상호접속 구조체를 포함하는 집적 회로에 관한 것이다. 상호접속 구조체는 하부 금속 층, 하부 금속 층 위에 배치되는 중간 금속 층 및 중간 금속 층 위에 배치되는 상부 금속 층을 포함한다. 하부 금속 층의 상부 표면 및 중간 금속 층의 하부 표면은 제1 거리만큼 수직으로 이격된다. 저항성 랜덤 액세스 메모리(RRAM) 셀은 하부 금속 층과 상부 금속 층 사이에 배치된다. RRAM 셀은 가변 저항을 가지는 데이터 스토리지 층에 의해 분리되는 바닥부 전극 및 최상부 전극을 포함한다. 데이터 스토리지 층은 제1 거리보다 더 큰 제2 거리에 수직으로 걸쳐 있다.

Description

증가된 높이를 갖는 데이터 스토리지 층을 갖는 RRAM 디바이스{RRAM DEVICE WITH DATA STORAGE LAYER HAVING INCREASED HEIGHT}
많은 현재의 전자 디바이스(electronic device)는 데이터를 저장하도록 구성되는 전자 메모리를 포함한다. 전자 메모리는 휘발성(volatile) 또는 비-휘발성(non-volatile)일 수 있다. 휘발성 메모리는 파워가 제거될 때 그 저장 데이터를 손실하는 반면에, 비-휘발성 메모리는 파워가 제거된 때에도 저장 데이터를 유지한다. 저항성 랜덤 액세스 메모리(Resistive random access memory: RRAM)는 간단한 구조체 및 CMOS 논리 호환성 프로세스 기술로 인해 차세대 비-휘발성 메모리를 위한 하나의 유망한 후보이다. RRAM 셀은 2개의 전극 사이에 배치되는 가변 저항을 가지는 유전체 데이터 스토리지 층(dielectric data storage layer)을 포함한다.
본 개시물의 양상은 첨부 도면과 함께 숙독될 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업분야의 표준 실시에 따라, 다양한 피처(feature)는 실척으로 그려지지 않음이 주목된다. 실제로, 다양한 피처의 치수는 논의의 명확성을 위해 임의선택적으로 증가하거나 감소할 수 있다.
도 1은 RRAM(저항성 랜덤 액세스 메모리) 셀의 일부 실시예의 단면도를 도시한다.
도 2는 RRAM 셀의 일부 추가적인 실시예의 단면도를 도시한다.
도 3은 RRAM 셀의 일부 추가적인 실시예의 단면도를 도시한다.
도 4-11은 RRAM 셀을 형성하는 방법을 도시하는 단면도의 일부 실시예를 도시한다.
도 12는 RRAM 셀을 형성하는 방법의 일부 실시예의 흐름도를 도시한다.
다음의 개시물은 본 발명의 서로 다른 피처를 구현하기 위한 많은 서로 다른 실시예 또는 예를 제공한다. 본 개시물을 간략화하기 위해 컴포넌트(components) 및 배치의 특정 예가 이하에 설명된다. 이들은 물론, 단지 예이고 제한하려는 것이 아니다. 예를 들어, 후속하는 설명에서 제2 피처 위의 또는 제2 피처 상의 제1 피처의 형성은 제1 및 제2 피처가 직접 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 제1 및 제2 피처가 직접 접촉하지 않을 수 있도록, 제1 및 제2 피처 사이에 추가적인 피처가 형성될 수 있는 실시예를 포함할 수 있다. 추가로, 본 개시물은 다양한 예에서 참조 부호 및/또는 문자를 반복할 수 있다. 이러한 반복은 간략성 및 명확성의 목적을 위한 것이고 그 자체로 논의된 다양한 실시예 및/또는 구성 사이의 관계를 서술하는 것은 아니다.
또한, "밑에(beneath)", "아래(below)", "하부(lower)", "위에(above)", "상부(upper)" 등과 같은 공간적으로 관련한 용어는 도면에 도시된 바와 같이 다른 엘리먼트 또는 피처에 대한 일 엘리먼트 또는 피처의 관계를 설명하기 위해 설명의 편의상 본원에서 사용될 수 있다. 공간적으로 관련된 용어는 도면에 도시되는 배향(orientation)에 더하여 사용 또는 동작시에 디바이스의 서로 다른 배향을 망라하도록 의도된다. 장치는 달리 (90도로 회전되거나 다른 배향으로) 배향될 수 있고 본원에서 사용되는 공간적으로 관련된 기술어(descriptors)는 유사하게 그에 따라 해석될 수 있다.
저항성 랜덤 액세스 메모리(RRAM)는 그 간단한 구조체 및 CMOS 논리 호환성 프로세스로 인해 차세대 전자 데이터 스토리지를 위한 유망한 후보로서 부상하였다. 지금까지 전적으로 2개의 수직으로 이웃하는 금속 상호접속 층 사이에 국한되었던 RRAM 셀은 유전체 데이터 스토리지 층에 의해 전도성 최상부 전극으로부터 분리된 전도성 바닥부 전극을 포함한다. RRAM 셀의 동작 동안, 데이터 스토리지 층은 데이터의 비트 또는 데이터의 다수 비트와 같은 데이터 단위를 나타내는 가변 저항을 가진다. 데이터 스토리지 층의 저항은 산소 공핍(oxygen vacancy)이 데이터 스토리지 층에서의 소위 "필라멘트(filament)"에 존재하는 범위에 기초하는 것으로 생각된다. 예를 들어, 제1 데이터 상태를 RRAM 셀에 기록하기 위해(예를 들어, 논리 "1"로 "설정"하기 위해), 데이터 스토리지 층에서의 필라멘트로부터 산소 이온을 박리시키도록(strip) 바닥부와 최상부 전극 양단에 제1 바이어스가 인가될 수 있음으로써, 데이터 스토리지 층을 저-저항 상태로 놓는다. 반대로, 제2 데이터 상태를 RRAM 셀에 기록하기 위해(예를 들어, 논리 "0"을 "리셋"하기 위해), 산소 이온을 필라멘트 내로 되돌려 채워넣도록 바닥부와 최상부 전극 양단에 제2의 다른 바이어스가 인가될 수 있음으로써, 데이터 스토리지 층을 고-저항 상태로 놓는다. 또한, 바닥부와 최상부 전극 양단의 (제1 및 제2 바이어스 조건과 다른) 제3 바이어스 조건의 적용을 통해, RRAM 셀에서의 저장된 저항(즉, 데이터 상태)을 결정하기 위해 데이터 스토리지 층의 저항이 측정될 수 있다.
그와 같은 RRAM 셀을 제조하기 위해, 바닥부 전극이 반도체 기판 위에 형성되고, 데이터 스토리지 층은 바닥부 전극 위에 형성되고, 최상부 전극은 데이터 스토리지 층 위에 형성된다. 그러나, 필라멘트는 초기에 제조 프로세스 동안 존재하지 않고, 형성 프로세스의 이용에 의해 제조의 종료시에 만들어진다. 형성 프로세스 동안, 필라멘트를 셀 내로 "주입(imprint)"시키기 위해 소위 "형성 전압(forming voltage)"이 인가된다. 이 프로세스에 의해 필라멘트가 초기에 형성된 후에만, 고-저항 및 저-저항 상태 사이에서 변화하도록 RRAM 셀의 정상 동작 동안 설정 및 리셋 전압이 사용된다.
본 개시물에서의 인식은 계승적인 기술 세대 동안 RRAM 셀 기하학이 줄어듬에 따라, 전도성 필라멘트를 설정하기 위해 요구되는 형성 전압이 대응적으로 증가하였다는 사실에 있다. 이것은 셀 기하학이 기술 노드에 걸쳐 줄어듬에 따라 상부 및 하부 전도성 전극 사이의 데이터 스토리지 층의 감소된 면적에 기인하는 것으로 여겨진다. 예를 들어, 200 nm의 측면 디바이스 면적을 가지는 RRAM 셀에 대해, 대략 2.2 볼트(V)의 형성 전압이 필라멘트 형성을 위해 충분할 수 있다. 그러나, RRAM 셀의 측면 디바이스 면적이 80 nm로 줄어들 때, 2.2 V의 형성 전압은 더 이상 충분하지 않고, 2.95 V의 형성 전압이 요구될 수 있다. 계승적인 기술 노드가 더 축소함에 따라, 더 높은 형성 전압이 더 큰 게이트 산화물 응력을 유발할 것이고, 신뢰성이 우려되게 된다.
따라서, 형성 전압 레벨을 감소시키기 위해, 본 개시물의 양상은 데이터 스토리지 층의 높이를 증가시킴으로써 데이터 스토리지 층의 면적을 증가시킨다. 따라서, 다른 RRAM 셀의 데이터 스토리지 층은 2개의 인접 또는 이웃하는 금속 상호접속 층 사이에만 수직으로 국한된 반면, 본 개시물에 따라 RRAM 셀의 데이터 스토리지 층은 2개의 인접한 금속 상호접속 층 사이의 간격보다 더 큰 높이를 가진다. RRAM 셀의 이러한 수직 연장은 RRAM 셀의 측면 면적을 증가시키지 않고서 데이터 스토리지 층을 위한 더 큰 면적을 RRAM 셀에 제공하고, 결과적으로 사용을 위해 RRAM 셀을 초기에 준비하기 위해 비교적 낮은 형성 전압의 사용을 유지할 수 있다.
도 1은 증가된 높이를 가지는 RRAM 셀을 포함하는 집적 회로의 일부 실시예의 단면도를 도시한다. 도 1에 도시된 바와 같이, 집적 회로(100)는 기판(101) 위에 배치되는 상호접속 구조체(105)를 포함한다. 상호접속 구조체(105)는 서로 위에 수직으로 배치되는 하부 금속 층(138), 중간 금속 층(140) 및 상부 금속 층(142)을 포함한다. 상호접속 구조체(105) 내에서, 중간 금속 층(140)은 하부 금속 층(138) 및 상부 금속 층(142)의 각각에 인접하다. 예를 들어, 하부 금속 층(138)은 금속 3 층일 수 있고, 중간 금속 층(140)은 금속 4 층일 수 있고, 상부 금속 층(142)은 금속 5 층일 수 있다. 하부 층간 유전체(ILD) 층(102)은 중간 금속 층(140)으로부터 하부 금속 층(138)을 분리시키고, 상부 ILD 층(118)은 상부 금속 층(142)으로부터 중간 금속 층(140)을 분리시킨다. 하부 금속 층(138)의 상부 표면 및 중간 금속 층(140)의 하부 표면은 제1 거리(d1)만큼 수직으로 이격된다. 다른 인접한 금속 층은 d1과 동일하거나 동일하지 않을 수 있는 각각의 거리만큼 서로로부터 이격될 수 있다.
RRAM 셀(130)은 하부 금속 층(138)과 상부 금속 층(142) 사이의 상호접속 구조체(105) 내에 배치되고 바닥부 전극(106) 및 최상부 전극(112)을 포함한다. 가변 저항을 가지는 유전체 데이터 스토리지 층(108)은 바닥부 및 최상부 전극(106, 112)을 분리시킨다. 산소를 저장하고 데이터 스토리지 층(108) 내의 저항 변경을 용이하게 하도록 구성되는 캡핑 층(capping layer)(110)은 최상부 전극(112)과 데이터 스토리지 층(108) 사이에 배치된다. 데이터 스토리지 층(108)의 면적을 증가시키기 위해, 데이터 스토리지 층(108)은 제1 거리(d1)보다 더 큰 제2 거리(d2)에 수직으로 걸쳐 있다. 따라서, 데이터 스토리지 층(108)은 2개의 인접한 금속 상호접속 층 사이의 수직 간격(예를 들어, 하부 금속 층(138)과 중간 금속 층(140) 사이의 간격)보다 더 큰 높이를 가진다. 데이터 스토리지 층(108)의 이러한 수직 연장은 RRAM 셀(130)의 측면 면적을 증가시키지 않고서 데이터 스토리지 층(108)의 전체 면적을 증가시킴으로써, 이러한 RRAM 셀(130)에서와 동일한 측면 면적을 가지는 다른 더 짧은 RRAM 셀과 비교하여 더 낮은 형성 전압의 사용을 가능하게 한다.
일부 실시예에서, 바닥부 전극(106), 데이터 스토리지 층(108) 및 캡핑 층(110) 각각은 U-형상 단면을 가진다. 최상부 전극(112)은 캡핑 층(110) 및/또는 데이터 스토리지 층(108)의 U-형상 단면을 짝지어서 끼움결합하는 T-형상 단면을 가질 수 있다.
도 1의 실시예에서의 데이터 스토리지 층의 증가 높이에 기여하는 일 피처(feature)는 스페이서 층(115)이다. 스페이서 층(115)은 하부 ILD 층 위에 그리고 중간 금속 층(140) 위에 배치된다. 데이터 스토리지 층(108)은 스페이서 층(115)을 오버라잉한다. 따라서, 스페이서 층(115)이 모든 구현에 존재하지 않을 수 있더라도, 존재한다면, 스페이서 층(115)은 증가 높이를 제공하기 위해 하부 전극(106), 데이터 스토리지 층(108), 캡핑 층(110) 및 최상부 전극(112)의 상부 부분(144)이 스페이서 층(115)의 내부 측벽을 따라 하방으로 그리고 스페이서 층(115)의 상부 표면 위로 연장될 수 있도록 중간 금속 층(140)의 상부 표면 위의 높이의 일부 추가적인 양을 제공하는 편리한 방식을 제공한다. 일부 실시예에서, 스페이서 층(115)은 유전체 층이고, 예를 들어, 실리콘 질화물(Si3N4), 실리콘 산화질화물(SiON) 또는 실리콘 카바이드(SiC)로 이루어질 수 있다.
도 1의 실시예에서, 바닥부 전극(106) 및 데이터 스토리지 층(108)은 서로 정렬되는 최외측 측벽을 가진다. 따라서, 도시된 실시예에서, 바닥부 전극(106) 및 데이터 스토리지 층(108)의 최외측 측벽은 제1 폭(w1)만큼 이격된다. 캡핑 층(110) 및 최상부 전극(112)의 최외측 측벽은 서로 정렬되는 것으로 도시되고, 제1 폭(w1)보다 작은 제2 폭(w2)만큼 이격된다.
측벽 스페이서(114)는 데이터 스토리지 층(108)의 주변 구역 상에 배치된다. 측벽 스페이서(114)는 캡핑 층(110) 및 최상부 전극(112)의 외부 측벽을 커버하고, 최상부 전극(112)의 상부 표면 위로 연장된다. 그러나, 다른 실시예에서, 측벽 스페이서(114)는 측벽 스페이서(114)가 최상부 전극(112) 위로 연장되지 않도록 최상부 전극(112)과 정렬되는 상부 표면을 가질 수 있다. 상부 에치 스톱 층(116)은 스페이서 층(108) 위로, 바닥부 전극(106)의 외측 측벽을 따라, 데이터 스토리지 층(108)의 외측 측벽을 따라, 그리고 측벽 스페이서(114)의 외측 측벽 및 상부 표면을 따라 연장된다. 일부 실시예에서, 스페이서 층(115) 및 상부 에치 스톱 층(116)은 실리콘 질화물(Si3N4), 실리콘 산화질화물(SiON) 또는 실리콘 카바이드(SiC)와 같은, 동일한 유전체 재료로 이루어질 수 있다.
도 1의 실시예에서, 바닥부 전극(106)은 하부 금속 층(138)의 하부 금속 라인(104) 상에 직접 배치된다. 그러나, 다른 실시예에서, 바닥부 전극(106) 및 금속 라인(104)이 이격될 수 있고, 비아(도시되지 않음)는 하부 금속 라인(104)으로부터 바닥부 전극(106)에 수직으로 연장될 수 있고, 그에 의해 하부 금속 라인(104)을 바닥부 전극(106)에 연결할 수 있다. (바닥부 전극(106)이 하부 금속 라인(104)과 직접 접촉하는) 도시된 실시예는 정해진 RRAM 셀 높이에 대한 데이터 스토리지 층(108)에 대해, 더 큰 높이 및 더 큰 면적을 허용하는 경향이 있기 때문에 유용하다. 다소 유사하게, 도 1의 실시예에서, 최상부 전극(112)은 전도성 비아(120)를 통해 상부 금속 층(142)의 상부 금속 라인(122)에 연결되는 것으로 도시된다. 그러나, 다른 실시예에서, 최상부 전극(112)은 그 사이에 존재하는 비아 없이 상부 금속 라인(122)에 직접 연결되는 상부 평탄 표면을 가질 수 있다.
데이터 스토리지 층(108)에 대해 증가된 높이가 스스로 나타날 수 있는 방법의 추가 예를 제공하기 위해, 도시된 상호접속 구조체(105)는 하부 금속 층(138)의 제1 금속 라인(124)을 중간 금속 층(140)의 제2 금속 라인(128)에 연결하기 위해 하부 ILD 층(102) 내에 하부 비아(126)를 포함한다. 중간 금속 층(140)의 제2 금속 라인(128)을 상부 금속 층(142)의 제3 금속 라인(132)에 연결하기 위해 상부 비아(131)가 상부 ILD 층(118) 내에 배치된다. 데이터 스토리지 층(108)의 제2 거리(d2)는 하부 비아(126)의 높이보다 더 클 수 있다. 제2 거리(d2)는 또한 하부 비아(126)의 높이와 동일하거나 더 클 수 있는 상부 비아(131)의 높이보다 클 수 있다.
RRAM 셀의 다양한 층은 다양한 재료로 이루어질 수 있다. 예를 들어, 일부 실시예에서, 바닥부 전극(106)은 예를 들어, 텅스텐(tungsten)(W), 티타늄(titanium)(Ti), 탄탈륨(tantalum)(Ta), 구리(Cu), 질소, 산화물 및 그 조합과 같은 금속 또는 합금으로 이루어질 수 있다. 데이터 스토리지 층(108)은 예를 들어, 하프늄 산화물(hafnium oxide)(HfOX), 지르코늄 산화물(zirconium oxide)(ZrOX), 알루미늄 산화물(AlOX), 니켈 산화물(NiOX), 탄탈륨 산화물(TaOX), 또는 티타늄 산화물(TiOX)과 같은 하이-k 유전체를 포함할 수 있다. 캡핑 층(110)은 금속 또는 금속 산화물을 포함할 수 있다. 일부 실시예에서, 캡핑 층(110)은 티타늄(Ti), 하프늄(Hf), 백금(Pt), 루테늄(ruthenium)(Ru) 및/또는 알루미늄(Al)과 같은 금속을 포함할 수 있다. 다른 실시예에서, 캡핑 층(110)은 예를 들어, 티타늄 산화물(TiOX), 하프늄 산화물(HfOX), 지르코늄 산화물(ZrOX), 게르마늄 산화물(germanium oxide)(GeOX) 또는 세슘 산화물(cesium oxide)(CeOX)을 포함할 수 있다. 최상부 전극(112)은 예를 들어, 금속 질화물(예를 들어, 티타늄 질화물(TiN) 또는 탄탈륨 질화물(TaN)) 또는 금속(예를 들어, 백금(Pt), 티타늄(Ti) 또는 탄탈륨(Ta))을 포함할 수 있다. 최상부 전극(112)은 바닥부 전극과 동일한 재료로 이루어질 수 있거나, 구현에 따라 다른 재료로 이루어질 수 있다.
RRAM 셀(130)의 동작 동안, 바닥부 전극(106) 및 최상부 전극(112)에 인가된 전압은 데이터 스토리지 층(108) 내로 연장되는 전계(electric field)를 발생시킨다. 전계는 데이터 스토리지 층(108) 및/또는 캡핑 층(110) 내의 산소 공핍 시에 작동하여, 데이터 스토리지 층(108)에 걸쳐 형성하기 위해 전도성 경로(예를 들어, 산소 공핍을 포함하는 필라멘트)를 유발시킨다. 인가 전압에 따라, 데이터 스토리지 층(108)은 제1 데이터 상태(예를 들어, '0')와 관련되는 고-저항 상태와 제2 데이터 상태(예를 들어, '1')와 관련되는 저-저항 상태 사이의 가역 변화를 겪을 것이다.
따라서, 도 1은 데이터 스토리지 층(108)의 높이가 하부 및 중간 금속 층(138, 140) 사이에 제1 수직 거리(d1)보다 더 큰 제2 수직 거리(d2)에 걸쳐 있다. 도 1은 데이터 스토리지 층의 높이(d2)가 간격(d1)보다 더 크고 제3 수직 간격(d3)(d3은 하부 금속 층(138)의 상부 표면으로부터 상부 금속 층(142)의 하부 표면까지 측정됨)보다 더 작은 예를 도시하고, 다른 실시예에서, 데이터 스토리지 층의 높이인 d2는 간격(d3)보다 더 클 수 있다. 예를 들어, 거리(d1, d2 및 d3)는 기술 노드에 따라 변화하더라도, N40 기술 노드의 일부 실시예에서, d1은 대략 70 nm일 수 있다; d2는 대략 250 nm일 수 있다; 그리고 d3은 대략 370 nm일 수 있다. 따라서, 다른 실시예에서 데이터 스토리지 층(108)의 높이는 다수의 인접한 금속 상호접속 층에 걸쳐 있을 수 있다. 이들 대안적인 실시예에서, 데이터 스토리지 층(108)의 증가 높이는 제조를 위해 요구되는 형성 전압을 또한 감소시킬 수 있다.
도 2는 증가 높이를 가지는 RRAM(저항성 랜덤 액세스 메모리) 셀(130A)을 포함하는 집적 회로(200)의 일부 추가적인 실시예의 단면도를 도시한다.
도 2에 도시된 바와 같이, 상호접속 구조체(105)는 서로 위에 적층되고 기판(101) 위에 배치되는 복수의 금속 층 또는 다른 전도성 층(예를 들어, 금속 1 층(M1)(134), 금속 2 층(M2)(136), 금속 3 층(M3)(138), 금속 4 층(M4) 및 금속 5 층(M5)(142))을 포함할 수 있다. 금속 층은 예를 들어, 금속 라인으로 구성되고, M3(138)는 제1 금속 라인(124) 및 하부 금속 라인(104C)을 포함하는 한편, M5(142)는 제3 금속 라인(132) 및 상부 금속 라인(122)을 포함한다. 금속 층은 실리콘 이산화물 또는 로우-k 유전체 층과 같은 하부 ILD 층 또는 상부 ILD 층(118)에 의해 서로로부터 격리될 수 있다. 이웃하는 금속 층에서의 금속 라인은 전도성 비아에 의해 연결될 수 있다. 예를 들어, 제1 금속 라인(124) 및 제2 금속 라인(128)은 하부 비아(126)에 의해 연결될 수 있고, 제2 금속 라인(128) 및 제3 금속 라인(132)은 상부 비아(131)에 의해 연결될 수 있다. RRAM 셀(130A)은 그 사이에 배치되는 하나 또는 그 이상의 중간 금속 층을 가지는 2개의 금속 층 사이에 배치된다. 예를 들어, 도 2에 도시된 바와 같이, RRAM 셀(130A)은 M4(140)를 교차하면서, M3(138)과 M5(142) 사이에 배치된다. 바닥부 전극(106) 및 데이터 스토리지 층(108)은 하나 또는 그 이상의 금속 층(예를 들어, M4(140))에 걸쳐 배치된다. RRAM 셀(130A)은 M3(138)과 M4(140) 사이의 하부 비아(126)의 높이보다 더 큰 높이를 가진다. RRAM 셀(130A)은 M3(138)과 M5(142) 사이에 연결되도록 제한되지 않고, RRAM 셀(130A)은 하나 또는 다수의 금속 층에 의해 분리되는 임의의 2개의 적용가능한 금속 층 사이에 배치될 수 있다. 하부 금속 라인(104C)과 상부 금속 라인(122)의 위치 각각은 바닥부 전극(106) 및 최상부 전극(112)에 각각 인접하는 것으로서 도시되지만, RRAM 셀의 높이(및 대응하는 데이터 스토리지 면적)가 증가하도록, 임의의 하부 또는 상부 금속 상호접속 층에 일반적으로 접할 수 있다.
일부 실시예에서, 기판(101)은 격리 구역(224) 사이에 배치되는 트랜지스터를 가진다. 트랜지스터는 소스 구역(202), 드레인 구역(204), 게이트 전극(206) 및 게이트 유전체(208)를 포함한다. 소스 라인(218)(SL)은 하부 ILD 층(102)과 같은 하나 또는 그 이상의 ILD 층 내에 배치되는 컨택트 플러그(212), 제1 금속 상호접속 라인(214) 및 제1 금속 비아(216)를 통해 소스 구역(202)에 접속된다. 메모리 셀을 어드레싱하기 위한 워드 라인(WL)(210)은 게이트 전극(206)에 연결된다. 메모리 셀의 바닥부 전극(106)은 컨택트 플러그(220), 제1, 제2, 제3 및 제4 금속 상호접속 층(104A-104C), 및 금속 비아(222A-222B)를 통해 드레인 구역(204)에 접속된다. 일부 실시예에서, 전도성 비아(120)는 상부 ILD 층(118) 내에 배치되는 제5 금속 상호접속 층 내에 배치되는 비트 라인에 메모리 셀의 최상부 전극(112)을 접속한다. 데이터 스토리지 층(108)은 RRAM 유전체 층을 포함할 수 있고, 캡 층(110)은 도 2에 도시된 바와 같은 RRAM 유전체 층 상에 배치될 수 있다. RRAM 셀은 또한 전도성 비아(120) 및 최상부 전극(112)의 측벽을 따른 측벽 스페이서(114)를 둘러싸는 최상부 전극(112) 상에 배치되는 하드 마스크(도시되지 않음)를 포함할 수 있다. 스페이서 층(115) 및 상부 에치 스톱 층(116)은 RRAM 셀(130A)을 둘러싸며 배치될 수 있고, 상부 에치 스톱 층(116)은 바닥부 전극(106)및 측벽 스페이서(114)의 측벽에 접할 수 있다.
도 3은 RRAM 셀의 바닥부 전극(106)이 다수의 전도성 층을 포함할 수 있는 RRAM 셀(130B)을 가지는 집적 회로(300)의 추가적인 실시예를 도시한다. 예를 들어, 도시된 바닥부 전극(106)은 배리어 층(106a) 및 배리어 층(106a) 위에 배치되는 적어도 하나의 상부 바닥부 전극 층(106b)을 포함한다. 배리어 층(106a)은 하부 금속 라인(104)에 접하고 하부 금속 라인(104)이 상부 바닥부 전극 층(106b) 내로 확산하는 것을 방지한다. 일부 실시예에서, 배리어 층(106a)은 알루미늄(Al), 망간(Mn), 코발트(Co), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 니켈(Ni), 주석(Sn), 마그네슘(Mg) 및 그 조합과 같은 전도성 산화물, 질화물 또는 산화질화물을 포함할 수 있다. 상부 바닥부 전극 층(106b)은 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 구리(Cu) 및 그 조합과 같은 금속 또는 합금으로 이루어질 수 있다. 예를 들어, 일부 실시예에서, 배리어 층(106a)은 TaN으로 이루어지고, 상부 바닥부 전극 층(106b)은 TiN으로 이루어진다.
도 4-11은 본 개시물에 따라 RRAM 셀을 형성하는 방법을 도시하는 단면도의 일부 실시예를 도시한다.
도 4의 단면도(400)에 도시된 바와 같이, 상호접속 구조체는 기판(101) 위에 형성된다. 일부 실시예에서, 기판(101)은 벌크 실리콘 기판 또는 반도체-온-절연체(SOI) 기판(예를 들어, 실리콘 온 절연체 기판)일 수 있다. 기판(101)은 또한 예를 들어, 이진 반도체 기판(예를 들어, GaAs), 3차 반도체 기판(예를 들어, AlGaAs), 또는 고차(higher order) 반도체 기판일 수 있다. 많은 예에서, 기판(101)은 반도체 웨이퍼로서 나타나고, 예를 들어, 1-인치(25 mm); 2-인치(51 mm); 3-인치(76 mm); 4-인치(100 mm); 5-인치(130 mm) 또는 125 mm(4.9 인치); 150 mm(5.9 인치, 대개 "6 인치"로 지칭됨); 200 mm(7.9 인치, 대개 "8 인치"로 지칭됨); 300 mm(11.8 인치, 대개 "12 인치"로 지칭됨); 450 mm(17.7 인치, 대개 "18 인치"로 지칭됨)의 직경을 가질 수 있다. 프로세싱이 완료된 후에, 예를 들어 RRAM 셀이 형성된 후에, 그와 같은 웨이퍼는 임의선택적으로 다른 웨이퍼 또는 다이로 적층될 수 있고, 그 후에 각각의 집적 회로에 대응하는 각각의 다이로 싱굴레이트된다(singulated).
상호접속 구조체는 기판(101) 위에 층간 유전체(ILD) 층(103)을 형성함으로써, 그리고 ILD 층(103)에 트렌치 및/또는 비아 개구를 에칭함으로써 형성된다. 전도성 금속 라인(104, 124) 및 비아(126)를 설정하기 위해 트렌치 및 비아 개구에 금속이 형성되고, 과잉 금속을 제거하기 위해 그리고 둘러싸는 ILD 층(103)으로 금속 라인의 상부 표면을 평탄화하기 위해 화학 기계적 평탄화(chemical mechanical planarization: CMP) 프로세스가 이용된다. 다른 ILD 층(102)이 그 후에 형성되고, 추가적인 트렌치 및 비아 개구가 ILD 층(102)에 형성되고, 금속 비아(126) 및 라인(128)이 트렌치 및 비아 개구에 형성된다. 임의의 수의 금속 라인 및 비아가 이 방식에서 형성될 수 있다. 일부 실시예에서, ILD 층(102)은 산화물, 로우-k 유전체 또는 울트라-로우-k(ultra-low-k) 유전체의 하나 또는 그 이상의 층을 포함할 수 있다; 그리고 복수의 금속 층(138, 140) 및 비아(126)는 구리, 텅스텐 및/또는 알루미늄을 포함할 수 있다.
또한 바닥부 에치 스톱 층으로서 동작할 수 있는 스페이서 층(115)은 하부 ILD 층(102) 및/또는 중간 금속 층(140)의 상부 표면 상에 후속적으로 형성된다. 일부 실시예에서, 스페이서 층(115)은 기상 증착 기술(예를 들어, 물리 기상 증착, 화학 기상 증착 등)을 이용하여 형성될 수 있다. 스페이서 층(115)은 예를 들어, 실리콘 질화물 또는 실리콘 이산화물로 이루어질 수 있다.
도 5의 단면도(500)에 도시된 바와 같이, 스페이서 층(115) 및 하부 ILD 층(102)은 딥 트렌치(502)를 형성하고 그에 의해 하부 금속 라인(104)의 상부 표면을 노출하기 위해 (예를 들어, 건식 에천트를 사용하여) 선택적으로 에칭된다. 이러한 선택적 에칭을 수행하기 위해, 예를 들어, 마스크(도시되지 않음)는 포토리소그래피에 의해 스페이서 층(115) 위에 전형적으로 형성된다. 마스크는 질화물 하드마스크와 같은 포토레지스트 또는 하드 마스크로 이루어지는 포토레지스트 마스크일 수 있고, 딥 트렌치(502)의 위치에 대응하는 개구를 가진다. 딥 트렌치(502)는 하방으로 연장되고 하부 비아(126)의 높이보다 더 큰 총 깊이를 가지고, 중간 금속 층(140) 및 하부 비아(126)와 같은 하나 또는 그 이상의 금속 층 및 비아를 교차하기 위해 에칭될 수 있다.
도 6의 단면도(600)에 도시된 바와 같이, 바닥부 전극 층(602)은 스페이서 층(115)의 상부 표면 위에; 그리고 딥 트렌치 측벽을 따라 그리고 딥 트렌치(502)의 바닥부 표면 위에 등각으로 형성된다. 데이터 스토리지 층(604)은 그 후에 바닥부 전극 층(602)의 측면 부분 위에, 그리고 딥 트렌치(502)에서의 바닥부 전극 층(602)의 일부분 위에 형성된다. 일부 실시예에서, 바닥부 전극 층(602) 및 데이터 스토리지 층(604)은 기상 증착 기술(예를 들어, ALD, CVD, PE-CVD 등)을 이용하여 형성될 수 있다. 바닥부 전극 층(602)은 예를 들어, Ti, TiN, Ta, TaN, W 또는 구리와 같은 전도성 재료를 포함할 수 있다. 데이터 스토리지 층(604)은 예를 들어, 하프늄 산화물(HfOX), 지르코늄 산화물(ZrOX), 알루미늄 산화물(AlOX), 니켈 산화물(NiOX), 탄탈륨 산화물(TaOX) 또는 티타늄 산화물(TiOX)과 같은 하이-k 유전체 층을 포함할 수 있다.
도 7의 단면도(700)에 도시된 바와 같이, 등각의 캡핑 층(702)이 데이터 스토리지 층(604) 위에 형성되고, 최상부 전극 층(704)은 딥 트렌치의 나머지를 충전하기 위해 데이터 스토리지 층 위에 형성된다. 일부 실시예에서, 최상부 전극 층(704) 및 캡핑 층(702)은 기상 증착 기술(예를 들어, ALD, CVD, PE-CVD 등)을 이용하여 형성될 수 있다. 일부 실시예에서, CMP 프로세스와 같은 평탄화 프로세스는 최상부 전극 층(704)을 위한 평탄한 상부 표면을 형성하기 위해 수행된다. 일부 실시예에서, 최상부 전극 층(704)은 예를 들어, Ti, TiN, Ta, TaN, W 또는 Cu와 같은 전도성 재료를 포함할 수 있다. 일부 실시예에서, 캡핑 층(702)은 티타늄(Ti), 하프늄(Hf), 백금(Pt), 루테늄(ruthenium)(Ru), 및/또는 알루미늄(Al)과 같은 금속을 포함할 수 있다. 일부 실시예에서, 캡핑 층(702)은 티타늄 산화물(TiOX), 하프늄 산화물(HfOX), 지르코늄 산화물(ZrOX), 게르마늄 산화물(GeOX), 세슘 산화물(CeOX)과 같은 금속 산화물을 포함할 수 있다.
도 8의 단면도(800)에 도시된 바와 같이, 최상부 전극 층 및 캡핑 층은 캡핑 층(110) 위에 최상부 전극(112)을 형성하기 위해 패턴화된다. 일부 실시예에서, 포토레지스트 마스크 또는 SiN-, SiON- 또는 SiO2- 하드마스크와 같은 마스크(도시되지 않음)가 노출된 최상부 전극 층의 다른 부분을 남기면서 최상부 전극 층(704)의 일부 부분을 커버하기 위해 형성된다. 준비 중인 마스크로, 최상부 전극 층(704) 및 캡핑 층(702)은 마스크에 의해 커버되지 않는 면적에서 에천트(802)에 선택적으로 노출된다. 일부 실시예에서, 에천트(802)는 건식 에천트(예를 들어, 플라즈마 에천트, RIE 에천트 등) 또는 (예를 들어, 플루오르화 수소산(HF)을 포함하는) 습식 에천트를 포함할 수 있다.
도 9의 단면도에 도시된 바와 같이, 측벽 스페이서(114)는 최상부 전극(112) 및 캡핑 층(110)의 측벽을 커버하기 위해 형성된다. 일부 실시예에서, 구조체의 전체 상부 표면 위에 등각의 질화물을 증착하고, 그 후에 측벽 스페이서(114)를 형성하기 위해 질화물을 에칭 백함으로써 형성될 수 있다. 그 후에 데이터 스토리지 층(108) 및 바닥부 전극(106)을 패턴화하기 위해 제2 패턴화 프로세스가 수행된다. 일부 다른 실시예에서, 데이터 스토리지 층(108) 및 바닥부 전극(106)은 포토리소그래피에 의해 형성되는 포토레지스트 마스크와 같은 추가적인 마스크에 의해 패턴화된다. 일부 추가적인 실시예에서, 스페이서 층(115)과 정렬되는 바닥부 전극(602)의 상부 표면을 남겨두기 위해, 최상부 전극 층(704)을 형성하기 전에 바닥부 전극(602)이 평탄화될 수 있다. 이 경우에, 최상부 전극과 바닥부 전극 사이의 격리 거리는 최상부 전극의 에지로부터 딥 트렌치의 에지까지의 거리이고, 추가적인 마스크는 필요하지 않을 수 있다.
도 10의 단면도에 도시된 바와 같이, 상부 에치 스톱 층(116)은 스페이서 층(115) 위에 형성된다. 상부 에치 스톱 층(116)은 바닥부 전극(106) 및/또는 데이터 스토리지 층(108)의 측벽을 따라 연장되고, 측벽 스페이서(114)를 커버하기 위해 상방으로 연장된다. 상부 ILD 층(118)은 그 후에 상부 에치 스톱 층(116) 위에 형성된다.
도 11의 단면도(1100)에 도시된 바와 같이, 상부 금속 층(140)이 상부 ILD 층(118) 내에 형성된다. 상부 ILD 층(118) 및 상부 에치 스톱 층(116)은 상부 금속 층(140)의 최상부 전극(112) 및 상부 금속 라인(122)을 연결하는 전도성 비아(120)를 형성하기 위해 후속적으로 패턴화될 수 있다.
도 12는 ILD 층의 딥 트렌치 내로 리세싱되는 바닥부 전극을 포함하는 RRAM 셀을 형성하는 방법(1200)의 일부 실시예의 흐름도를 도시한다.
개시된 방법(1200)은 본원에서 일련의 동작 또는 이벤트로서 도시되고 설명되는 한편, 그와 같은 동작 또는 이벤트의 도시된 순서는 제한의 의미로 해석되어서는 안 된다. 예를 들어, 일부 동작은 서로 다른 순서로 및/또는 본원에 도시되고 및/또는 설명된 것과 다른 동작 또는 이벤트와 동시에 발생할 수 있다. 추가로, 본원의 설명의 하나 또는 그 이상의 양상 또는 실시예를 구현하기 위해 모든 도시된 동작이 요구될 수 있는 것은 아니다. 또한, 본원에 도시된 동작 중 하나 또는 그 이상은 하나 또는 그 이상의 별개의 동작 및/또는 페이즈(phase)에서 실행될 수 있다.
1201에서, 적어도 2개의 금속 상호접속 층을 구성하는 상호접속 구조체가 형성된다. 따라서, 하부 금속 라인(124) 및 중간 금속 라인이 형성되는, 도 4에 도시되는 구조체 직전의 구조체를 형성하기 위해 동작(1202-1206)이 이용될 수 있다.
1208에서, 중간 금속 층 위에 스페이서 층이 형성된다. 따라서, 동작(1208)은 예를 들어, 이전의 도 4에 대응할 수 있다.
1210에서, 딥 트렌치를 형성하기 위해 그리고 하부 금속 라인의 상부 표면을 노출하기 위해 스페이서 층 및 하부 ILD 층이 에칭된다. 딥 트렌치는 하부 ILD 층 내로 형성되고, 2개의 금속 층을 접속하는 적어도 하나의 금속 층 및 비아 층을 수직으로 교차하고, 하부 ILD 층의 하부 포지션에서 하부 금속 라인에 도달한다. 따라서, 동작(1210)은 예를 들어, 도 5에 대응할 수 있다.
1212에서, 등각의 바닥부 전극 층 및 등각의 데이터 스토리지 층이 딥 트렌치 내에 그리고 하부 ILD 층 위에 형성된다. 일부 실시예에서, 바닥부 전극 층 및/또는 데이터 스토리지 층이 등각으로 형성된다. 바닥부 전극 층 및 데이터 스토리지 층은 딥 트렌치의 측벽 및 바닥 표면을 따라 그리고 딥 트렌치의 중심 포지션에 나머지 스페이서를 남기도록 형성된다. 따라서, 동작(1212)은 예를 들어, 도 6에 대응할 수 있다.
1214에서, 캡핑 층 및 최상부 전극 층이 데이터 스토리지 층 위에 형성되고 딥 트렌치의 나머지 공간을 충전한다. 따라서, 동작(1214)은 예를 들어, 도 7에 대응할 수 있다.
1216에서, 최상부 전극 및 캡핑 층이 패턴화된다. 따라서, 동작(1216)은 예를 들어, 도 8에 대응할 수 있다.
1218에서, 측벽 스페이서가 최상부 전극 및 캡핑 층의 측벽을 따라 형성된다. 1220에서, 유전체 데이터 스토리지 층 및 바닥부 전극 층은 바닥부 전극을 형성하기 위해 측벽 스페이서에 따라 패턴화된다. 따라서, 동작(1218 및 1220)은 예를 들어, 도 9에 대응할 수 있다.
1222에서, 상부 에치 스톱 층 위에 형성되는 상부 ILD 층으로부터 RRAM 셀을 분리시키는 상부 에치 스톱 층이 형성된다. 따라서, 동작(1222)은 예를 들어, 도 10에 대응할 수 있다.
1224에서, 전도성 비아 및 상부 금속 층은 최상부 전극을 컨택트하기 위해 상부 ILD 층 내에 그리고 최상부 에칭 층을 통해 형성된다. 따라서, 동작(1224)은 예를 들어, 도 11에 대응할 수 있다.
일부 실시예는 반도체 기판 및 반도체 기판 위에 배치되는 상호접속 구조체를 포함하는 집적 회로에 관한 것이다. 상호접속 구조체는 하부 금속 층, 하부 금속 층 위에 배치되는 중간 금속 층 및 상기 중간 금속 층 위에 배치되는 상부 금속 층을 포함한다. 하부 금속 층의 상부 표면 및 중간 금속 층의 하부 표면은 제1 거리만큼 수직으로 이격된다. 하부 금속 층과 상부 금속 층 사이에 저항성 랜덤 액세스 메모리(RRAM) 셀이 배치된다. RRAM 셀은 가변 저항을 가지는 데이터 스토리지 층에 의해 분리되는 바닥부 전극과 최상부 전극을 포함한다. 데이터 스토리지 층은 제1 거리보다 더 큰 제2 거리에 수직으로 걸쳐있다.
다른 실시예에서, 본 개시물은 반도체 기판 및 반도체 기판 위에 배치되는 상호접속 구조체를 포함하는 집적 회로에 관한 것이다. 상호접속 구조체는 하부 금속 층, 하부 ILD 층에 의해 하부 금속 층으로부터 분리되는 중간 금속 층 및 상부 ILD 층에 의해 중간 금속 층으로부터 분리되는 상부 금속 층을 포함한다. 하부 비아는 하부 금속 층의 제1 금속 라인을 중간 금속 층의 제2 금속 라인에 연결하기(couple) 위해 하부 ILD 층을 통해 연장된다. 상부 비아는 중간 금속 층의 제2 금속 라인을 상부 금속 층의 제3 금속 라인에 연결하기 위해 상부 ILD 층을 통해 연장된다. 저항성 랜덤 액세스 메모리(RRAM) 셀은 하부 금속 층과 상부 금속 층 사이에 배치된다. RRAM 셀은 가변 저항을 가지는 데이터 스토리지 층에 의해 분리되는 바닥부 전극 및 최상부 전극을 포함한다. 데이터 스토리지 층은 하부 비아의 높이 또는 상부 비아의 높이보다 더 큰 거리에 수직으로 걸쳐 있다.
또 다른 실시예에서, 본 개시물은 RRAM 셀을 형성하는 방법에 관한 것이다. 이 방법에서, 하부 금속 라인을 포함하는 하부 금속 층이 반도체 기판 위에 형성된다. 하부 금속 층 위에 하부 중간 층 유전체(ILD) 층이 형성된다. ILD 층 위에 중간 금속 층이 형성된다. 금속 층 위에 스페이서 층이 형성된다. 하부 금속 층의 상부 표면을 노출시키기 위해 스페이서 층 및 ILD 층을 통해 하방으로 연장되도록 트렌치가 형성된다. 하부 금속 층의 노출된 상부 표면 위에, 트렌치의 측벽을 따라 그리고 스페이서 층 위로 적어도 부분적으로, 등각의 바닥부 전극 층이 형성된다. 바닥부 전극 층의 상부 표면을 따라 트렌치 내에 등각의 데이터 스토리지 층이 형성된다. 데이터 스토리지 층 위의 트렌치 내에 최상부 전극이 형성된다.
전술한 바는 당업자가 본 개시물의 양상을 더 잘 이해할 수 있도록 여러 실시예의 피처를 개략한다. 당업자는 본원에 도입되는 실시예의 동일한 목적을 실행하고 및/또는 동일한 장점을 달성하기 위한 다른 프로세스 및 구조체를 설계하거나 수정하기 위한 기반으로서 본 개시물을 용이하게 이용할 수 있음을 인식해야 한다. 당업자는 또한 그와 같은 동등한 구성이 본 개시물의 정신 및 범위로부터 이탈하지 않는 것이고, 본 개시물의 정신 및 범위를 이탈하지 않고서 본원에 다양한 변경, 치환 및 개조를 수행할 수 있음을 깨달아야 한다.

Claims (10)

  1. 집적 회로(integrated circuit)에 있어서,
    반도체 기판;
    상기 반도체 기판 위에 배치되는 상호접속 구조체(interconnect structure)로서, 상기 상호접속 구조체는 하부 금속 층(lower metal layer), 상기 하부 금속 층 위에 배치되는 중간 금속 층 및 상기 중간 금속 층 위에 배치되는 상부 금속 층을 포함하고, 상기 하부 금속 층의 상부 표면 및 상기 중간 금속 층의 하부 표면은 제1 거리만큼 수직으로 이격되는 것인, 상기 상호접속 구조체;
    상기 하부 금속 층과 상기 상부 금속 층 사이에 배치되는 저항성 랜덤 액세스 메모리(resistive random access memory: RRAM) 셀로서, 상기 RRAM 셀은 가변 저항(variable resistance)을 가지는 데이터 스토리지 층에 의해 분리되는 바닥부 전극(bottom electrode)과 최상부 전극(top electrode)을 포함하고, 상기 데이터 스토리지 층은 상기 제1 거리보다 더 큰 제2 거리만큼 수직으로 연장하는 것인, 상기 저항성 랜덤 액세스 메모리(RRAM) 셀; 및
    상기 최상부 전극의 측벽들 상에 배치되고, 상기 최상부 전극의 상부 표면 위로 연장하는 측벽 스페이서
    를 포함하는,
    집적 회로.
  2. 제1항에 있어서,
    상기 바닥부 전극 및 상기 데이터 스토리지 층은 각각 U-형상 단면(U-shaped cross-section)을 가지고, 상기 데이터 스토리지 층은 상기 바닥부 전극의 상부 표면 위에 등각으로(conformally) 배치되는 것인,
    집적 회로.
  3. 제1항에 있어서,
    상기 최상부 전극은 상기 중간 금속 층의 상부 표면과 상기 상부 금속 층의 하부 표면 사이에 수직으로 놓이는 최상위 구역(uppermost region)을 가지는 것인,
    집적 회로.
  4. 제1항에 있어서,
    상기 최상부 전극은 상기 최상부 전극의 최외측(outermost) 측벽 사이에서 측정되는 최상부 전극 폭을 가지고, 상기 바닥부 전극은 상기 바닥부 전극의 최외측 측벽 사이에서 측정되는 바닥부 전극 폭을 가지고, 상기 바닥부 전극 폭은 상기 최상부 전극 폭보다 더 큰 것인,
    집적 회로.
  5. 제1항에 있어서,
    상기 중간 금속 층 위에 배치되는 스페이서 층(spacer layer); 및
    상기 스페이서 층 상에 직접 배치되고 상기 최상부 전극의 상부 표면 위로 연장되는 상부 에치 스톱 층(upper etch stop layer)
    을 더 포함하고,
    상기 바닥부 전극은 상기 스페이서 층 내의 개구를 통해 하방으로 연장되는 것인,
    집적 회로.
  6. 제1항에 있어서,
    상기 중간 금속 층으로부터 상기 하부 금속 층을 분리시키는 하부 층간 유전체(lower interlayer dielectric: ILD) 층;
    상기 상부 금속 층으로부터 상기 중간 금속 층을 분리시키는 상부 ILD 층;
    상기 하부 금속 층의 제1 금속 라인을 상기 중간 금속 층의 제2 금속 라인에 연결하기(couple) 위해 상기 하부 ILD 층을 통해 연장되는 하부 비아(lower via); 및
    상기 중간 금속 층의 상기 제2 금속 라인을 상기 상부 금속 층의 제3 금속 라인에 연결하기 위해 상기 상부 ILD 층을 통해 연장되는 상부 비아(upper via)
    를 더 포함하고,
    상기 제2 거리는 상기 하부 비아의 높이보다 더 큰 것인,
    집적 회로.
  7. 집적 회로(integrated circuit)에 있어서,
    반도체 기판;
    상기 반도체 기판 위에 배치되고, 하부 금속 층(lower metal layer), 하부 ILD 층에 의해 상기 하부 금속 층으로부터 분리되는 중간 금속 층 및 상부 ILD 층에 의해 상기 중간 금속 층으로부터 분리되는 상부 금속 층을 포함하는 상호접속 구조체로서, 하부 비아(lower via)가 상기 하부 금속 층의 제1 금속 라인을 상기 중간 금속 층의 제2 금속 라인에 연결하기(couple) 위해 상기 하부 ILD 층을 통해 연장되고, 상부 비아(upper via)가 상기 중간 금속 층의 상기 제2 금속 라인을 상기 상부 금속 층의 제3 금속 라인에 연결하기 위해 상기 상부 ILD 층을 통해 연장되는 것인, 상기 상호접속 구조체;
    상기 하부 금속 층과 상기 상부 금속 층 사이에 배치되는 저항성 랜덤 액세스 메모리(resistive random access memory: RRAM) 셀로서, 상기 RRAM 셀은 가변 저항(variable resistance)을 가지는 데이터 스토리지 층(data storage layer)에 의해 분리되는 바닥부 전극 및 최상부 전극을 포함하고, 상기 데이터 스토리지 층은 상기 하부 비아의 높이 또는 상기 상부 비아의 높이보다 더 큰 거리만큼 수직으로 연장하는 것인, 상기 저항성 랜덤 액세스 메모리(RRAM) 셀; 및
    상기 최상부 전극의 측벽들 상에 배치되고, 상기 최상부 전극의 상부 표면 위로 연장하는 측벽 스페이서
    를 포함하는,
    집적 회로.
  8. 제7항에 있어서,
    상기 측벽 스페이서는, 상기 데이터 스토리지 층의 측벽 주변에 배치되는 것인, 집적 회로.
  9. 제7항에 있어서,
    상기 하부 ILD 층 위에 배치되는 스페이서 층(spacer layer)
    을 더 포함하고,
    상기 바닥부 전극 및 데이터 스토리지 층은 상기 스페이서 층 위로 연장되는 상부 부분을 가지고, 상기 바닥부 전극 및 데이터 스토리지 층은 상기 하부 금속 층에 접근하기 위해 상기 스페이서 층 내의 개구를 통해 하방으로 연장되는 것인,
    집적 회로.
  10. RRAM(저항성 랜덤 액세스 메모리) 셀을 형성하는 방법에 있어서,
    반도체 기판 위에, 하부 금속 라인(lower metal line)을 포함하는 하부 금속 층(lower metal layer)을 형성하는 단계;
    상기 하부 금속 층 위에 중간 층간 유전체(intermediate interlayer dielectric: ILD) 층을 형성하는 단계;
    상기 중간 ILD 층 위에 중간 금속 층을 형성하는 단계;
    상기 중간 금속 층 위에 스페이서 층(spacer layer)을 형성하는 단계;
    상기 하부 금속 층의 상부 표면을 노출시키기 위해 상기 스페이서 층 및 상기 중간 ILD 층을 통해 하방으로 연장되는 트렌치(trench)를 형성하는 단계;
    상기 하부 금속 층의 상기 노출된 상부 표면 위에, 상기 트렌치의 측벽을 따라, 그리고 상기 스페이서 층의 상부 표면 전체 또는 일부를 덮도록 상기 스페이서 층 위에서 연장되는, 등각의(conformal) 바닥부 전극 층을 형성하는 단계;
    상기 바닥부 전극 층의 상부 표면을 따라 상기 트렌치 내에 등각의 데이터 스토리지 층(data storage layer)을 형성하는 단계;
    상기 데이터 스토리지 층 위의 상기 트렌치 내에 최상부 전극을 형성하는 단계; 및
    상기 최상부 전극의 측벽들 상에, 그리고 상기 최상부 전극의 상부 표면 위에 측벽 스페이서를 형성하는 단계
    를 포함하는,
    RRAM 셀을 형성하는 방법.
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