TWI521674B - 電阻式記憶元件及其製造方法 - Google Patents

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Description

電阻式記憶元件及其製造方法
本發明是有關於一種半導體記憶元件及其製造方法，且特別是關於一種電阻式記憶元件及其製造方法。
非揮發性記憶體具有存入的資料在斷電後也不會消失之優點，因此是許多電器產品維持正常操作所必備的記憶元件。目前，電阻式隨機存取記憶體(resistive random access memory，RRAM)是業界積極發展的一種非揮發性記憶體，其具有寫入操作電壓低、寫入抹除時間短、記憶時間長、非破壞性讀取、多狀態記憶、結構簡單以及所需面積小等優點，在未來個人電腦和電子設備上極具應用潛力。
電阻式隨機存取記憶體是利用電流脈衝以及施加轉換電壓來改變作為可變電阻層的薄膜狀態，以在不同的狀態下基於不同的電阻值來進行設定狀態(set state)與重置狀態(reset state)之間的轉換。利用電阻值不同的設定狀態與重置狀態即可以作為記憶體儲存「0」與「1」之數位資料。
然而，隨著電阻式記憶元件愈做愈小，在製程上的複雜度及成本也大幅提高。因此，如何縮減電阻式記憶元件的尺寸，以增加電阻式記憶元件的積集度並降低成本，一直都是業界極為重要的課題之一。
本實施例提出一種電阻式記憶元件的製造方法，其可利用簡單的製程而製作出超小主動區，以侷限電阻式記憶元件的可變電阻的形成位置，使得可變電阻的設定及重置狀態更佳穩定且數值更集中。
本實施例提出一種電阻式記憶元件，其具有超過微影機台之極限的超小主動區。
本發明一種電阻式記憶元件的製造方法，此方法包括在絕緣層中形成下電極與杯狀電極。杯狀電極的底部與下電極接觸。形成遮蔽層，此遮蔽層覆蓋杯狀電極所圍區域的第一表面，裸露出杯狀電極所圍區域的第二表面以及第三表面。形成犧牲層、介電層與上電極層。以犧牲層為蝕刻終止層，圖案化介電層與上電極層，以形成堆疊結構，且堆疊結構覆蓋杯狀電極所圍區域之第二表面上方、部分第一表面上方以及絕緣層上方的犧牲層。於絕緣層上形成導體間隙壁材料層。以犧牲層為蝕刻終止層，蝕刻導體間隙壁材料層，以於堆疊結構的側壁形成導體間隙壁。以導體間隙壁以及堆疊結構為罩幕，移除部分的犧牲層，裸露出部分遮蔽層的表面、杯狀電極所圍區域的第三表面及其周圍的該絕緣層。
本發明還提出一種電阻式記憶元件，此電阻式記憶元件包括下電極、杯狀電極、遮蔽層、堆疊結構、犧牲層、導體間隙壁以及可變電阻層。下電極與杯狀電極位於絕緣層中。杯狀電極位於下電極上方且其底部與下電極接觸。遮蔽層覆蓋杯狀電極所圍區域的第一表面，裸露出杯狀電極所圍區域的第二表面以及第三表面。堆疊結構其包括介電層與上電極，在第二方向延伸，覆蓋第一表面上的部分遮蔽層以及杯狀電極所圍區域的第二表面，裸露出該第一表面上的另一部分之遮蔽層以及杯狀電極所圍區域的第三表面。犧牲層位於堆疊結構下方，且覆蓋對應的部分遮蔽層以及杯狀電極所圍區域的第二表面。導體間隙壁位於堆疊結構的側壁。
本發明還提出一種電阻式記憶裝置，包括基底、第一電阻式記憶元件與第二電阻式記憶元件。第一電阻式記憶元件位於基底上。第二電阻式記憶元件位於第一電阻式記憶元件上，並與第一電阻式記憶元件電性連接。第一電阻式記憶元件與第二電阻式記憶元件各自包括下電極、二極體、杯狀電極、遮蔽層、堆疊結構、犧牲層、導體間隙壁以及可變電阻層。二極體位於下電極上方的第一絕緣層中。杯狀電極位於第一絕緣層中，且杯狀電極與二極體接觸且電性連接。遮蔽層覆蓋杯狀電極所圍區域的第一表面，裸露出杯狀電極所圍區域的第二表面以及第三表面。堆疊結構包括介電層與上電極，覆蓋第一表面上的部分遮蔽層以及杯狀電極的第二表面，裸露出該第一表面上的另一部分之遮蔽層以及杯狀電極的所圍區域的第三表面。犧牲層位於堆疊結構下方，且覆蓋對應的部分遮蔽層以及杯狀電極所圍區域的該第二表面。導體間隙壁位於堆疊結構的側壁。
本實施例之電阻式記憶元件的製造方法利用簡單的製程而製作出超過微影機台的極限的超小主動區，可以侷限電阻式記憶元件的可變電阻的形成位置，使得可變電阻的設定及重置狀態更佳穩定且數值集中。
本實施例之電阻式記憶元件的製造方法中，可變電阻層因未再受到任何電漿蝕刻的可能電荷堆積破壞，因此絕緣品質較高且可變電阻的設定及重置狀態更佳穩定且數值集中，RRAM可重複操作的次數因而提升。
本實施之電阻式記憶元件，其具有超過微影機台之極限的超小主動區。
為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
圖1A至圖9A是依照本發明之數個實施例所繪示之電阻式記憶元件之製造方法的上視示意圖。圖1B至圖9B是依照圖1A至圖9A所示之其中第一實施例沿II-II切線的剖面示意圖。圖9B-1是依照圖9A所示之第二實施例沿II-II切線的剖面示意圖。圖1C至圖9C是依照圖1A至圖9A所示之數個實施例沿III-III切線的剖面示意圖。
首先，請參照圖1A、1B與1C，於絕緣層102中形成多個下電極104。絕緣層102可以形成在一基板(未繪示)上。絕緣層102的材料包括SiOx、SiNx或SiOxNy，其中x、y為任何可能的化學計量之數字。形成下電極104的方法包括於絕緣層102中形成多個介層窗開口(未繪示)。然後，於絕緣層102上形成下電極材料層(未繪示)。下電極材料層覆蓋絕緣層102的上表面並且填入於介層窗開口之中。接著，移除介層窗開口外的下電極材料層。下電極材料層的材料可以是單材料層或是兩層以上的材料層所構成。下電極材料層的材料包括金屬、合金、金屬氮化物、金屬矽化物或其組合。例如是TiW、TiN、Al、Cu、TaN、Ti或其組合。下電極材料層的形成方法例如是原子層沈積法、化學氣相沈積法、物理氣相沈積法或無電鍍膜法(electroless plating)。下電極材料層的厚度例如是50nm至300nm。
之後，請參照圖2A、2B與2C，於絕緣層102上形成絕緣層112，並在絕緣層112中形成多個杯狀電極108，各杯狀電極108的底部與對應的下電極104接觸。形成絕緣層112與杯狀電極108的方法描述如下。首先，請參照圖1A、2A與3A，於絕緣層102上形成具有多個開口105的絕緣層106，且各開口105暴露出對應的下電極104。開口105的邊長例如是480nm。絕緣層106的材料包括SiOx、SiNx、SiOxNy或其他類似的絕緣材料，其中x、y為任何可能的化學計量之數字，形成的方法例如是化學氣相沉積法。繼之，於絕緣層102上形成杯狀電極材料層(未繪示)以覆蓋絕緣層106、開口105側壁與下電極104，再於開口105中填滿絕緣材料層，覆蓋絕緣層106上方的杯狀電極材料層。杯狀電極材料層的材料可以是單材料層或是兩層以上的材料層所構成。杯狀電極材料層的材料包括金屬、金屬氮化物或金屬矽化物，例如是TiN、Ti、TaN、Ta、WN、W、Pt、Cu或其組合之堆疊層。杯狀電極材料層的厚度例如是5nm(1nm至100nm)。之後，平坦化絕緣材料層，以去除開口105外的絕緣材料層，留在開口105之中的絕緣材料層為絕緣層110。之後，再移除絕緣層106上方的杯狀電極材料層，以在開口105之中形成杯狀電極(cup-shaped heat electrode)108。絕緣層106與絕緣層110構成上述絕緣層112。絕緣層110與絕緣層106的材料可以相異或是相同，例如是SiOx、SiNx或SiOxNy，其中x、y為任何可能的化學計量之數字。杯狀電極108外圍所圍區域具有第一表面108a、第二表面108b與第三表面108c。在一示範實施例中，第一表面108a、第二表面108b與第三表面108c的面積例如是杯狀電極108所圍區域之面積的1/2、1/4與1/4。
然後，請參照圖3A、3B與3C，於絕緣層102上形成多條遮蔽層109。各遮蔽層109在第一方向延伸，其覆蓋對應的杯狀電極108所圍區域的第一表面108a及其周圍的絕緣層112，裸露出杯狀電極108所圍區域的第二表面108b與第三表面108c。遮蔽層109側壁可為圓弧狀(Rounding)。形成遮蔽層109的方法包括於絕緣層102上形成遮蔽材料層(未繪示)。然後，進行微影及蝕刻製程，以移除部分遮蔽材料層。遮蔽材料層的材料包括SiNx、SiOx或SiOxNy，其中x、y為任何可能的化學計量之數字。形成遮蔽材料層的形成方法包括進行原子層沉積或化學氣相沉積製程。遮蔽材料層的厚度例如是10nm至200nm。蝕刻的方法例如是等向性蝕刻製程。
其後，請參照圖4A、4B與4C，於絕緣層112上形成犧牲層113、介電層114與上電極層116。犧牲層113之材料與介電層114不同，且與上電極層116不同。犧牲層113的材料可以是金屬氧化物，例如是NiOx或CoOx，或基本上具有高選擇比(大於30)可以被CO/NH3氣氛電漿蝕刻但幾乎不被氟或氯氣氛為基礎的電漿蝕刻之材料都被包括在內，其中x為任何可能的化學計量之數字。在一實施例中，犧牲層113的材料為金屬氧化物，金屬氧化物的形成方法例如是先沈積一層金屬層，然後再將其氧化成金屬氧化物；或是直接以濺鍍的方法形成金屬氧化物。犧牲層113的厚度例如是3至50nm。介電層114的材料包括SiOx、SiNx、或SiOxNy，其中x、y為任何可能的化學計量之數字。形成介電層114的方法例如是化學氣相沉積法或是原子層沉積法。上電極層116與下電極層104的材料可以相同或不同。上電極層116可以是單一材料層所構成或是兩層不同的材料層堆疊而成。上電極層116的材料可以是金屬、合金、金屬氮化物、金屬矽化物或是金屬氧化物。上電極層116的材料例如是TiW、TiN、Al、TaN、Ta、Ti、WN、W或其組合。上電極層116的形成方法可以採用化學氣相沉積法或是物理氣相沉積法。上電極層116的厚度例如是10nm至200nm。
之後，請參照圖5A、5B與5C，將上電極層116與介電層114圖案化，以形成堆疊結構118。堆疊結構118在第二方向延伸。在一示範實施例中，第二方向與第一方向大致互相垂直。堆疊結構118覆蓋於杯狀電極108所圍區域的第二表面108b上方以及對應的部分遮蔽層109上方。將上電極層116與介電層114圖案化的方法，例如是先進行微影製程，亦即，在上電極層116上形成光阻層115(如圖1D、2D與3D所示)，然後，進行非等向性蝕刻製程，移除未被光阻層115覆蓋的上電極層116與介電層114。之後，再將光阻層115移除。由於犧牲層113之材質與介電層114不同，且與上電極層116不同，因此，在進行蝕刻製程時，可以選擇對於犧牲層113與介電層114之間，且對於犧牲層113與上電極層116之間具有相當高的蝕刻選擇比的蝕刻劑，以使得蝕刻製程停止於犧牲層113，避免犧牲層113下方的絕緣層112以及杯狀電極108因為過度蝕刻而遭受蝕刻的破壞。犧牲層113與介電層114之間的蝕刻選擇比例如是大於30。犧牲層113與上電極層116之間的蝕刻選擇比例如是大於30。在一示範實施例中，犧牲層113的材質為NiOx；介電層114之材質為SiOx；上電極層116之材質為TiN，蝕刻製程可以選擇含氟型(F-based Plasma)電漿或含氯型(Cl-based Plasma)電漿，例如是以氟和氮或氯和三氯化硼做為氣體源。兩種電漿可搭配使用。
之後，請參照圖6A、6B與6C，於犧牲層113以及堆疊結構118上形成導體間隙壁材料層120。導體間隙壁材料層120的材料與犧牲層113的材料不同。導體間隙壁材料層120可以是單材料層或兩層以上的材料層所構成。導體間隙壁材料層120的材料例如是TaN、TiN、WN、TiW、Ti、Ta、W、Ni、Co、Zr、Ru、RuOx、Pt、Al、Cu或這些材料的堆疊層，其中x為任何可能的化學計量之數字。導體間隙壁材料層120的形成方法可以採用物理氣相沈積法，例如是濺鍍法或各種化學氣相沉積法。在一示範實施例中，導體間隙壁材料層120與犧牲層113以及堆疊結構118共形，其厚度可以是1nm至100nm，例如是5nm。
繼之，請參照圖7A、7B與7C，以犧牲層113為蝕刻終止層，進行非等向性蝕刻製程，以移除部分導體間隙壁材料層120，形成導體間隙壁120a。由於導體間隙壁材料層120的材料與犧牲層113的材料不同，因此，在進行蝕刻製程時，可以選擇對於導體間隙壁材料層120與犧牲層113之間具有相當高的蝕刻選擇比的蝕刻劑，使蝕刻製程停止於犧牲層113，避免犧牲層113下方的絕緣層112以及杯狀電極108遭受蝕刻的破壞。導體間隙壁材料層120與犧牲層113之間的蝕刻選擇比例如是大於30。在一示範實施例中，導體間隙壁材料層120的材料為Ti；犧牲層113的材質為NiOx，蝕刻製程可以選擇含氯型(Cl-based Plasma)電漿，例如是以氯和三氯化硼做為氣體源。特別一提的是，所形成的導體間隙壁120a的尺寸並非利用微影與蝕刻製程來定義，而是藉由鍍膜及蝕刻製程來控制，其尺寸可以縮小至超越微影機台的極限。
接著，請參照圖8A、8B與8C，以導體間隙壁120a以及堆疊結構118為罩幕，移除部分的犧牲層113，以裸露出部分遮蔽層109的表面以及杯狀電極108所圍區域的第三表面108c，並在導體間隙壁120a以及堆疊結構118下方形成底切(或稱為凹槽)122。移除部分的犧牲層113的方法包括先進行非等向性蝕刻製程，移除未被導體間隙壁120a以及堆疊結構118覆蓋的犧牲層113，接著，進行等向性蝕刻製程，移除導體間隙壁120a以及堆疊結構118下方的部分犧牲層113，以形成底切122。由於犧牲層113之材料與絕緣層112不同，且與杯狀電極層108不同，因此，在進行犧牲層113的蝕刻製程時，可以絕緣層112以及杯狀電極層108做為蝕刻終止層。在一示範實施例中，犧牲層113的材質為NiOx，所使用的非等向性蝕刻製程例如是CO/NH3電漿；所使用的等向性蝕刻製程例如是CO/NH3電漿但調整矽基板偏壓至等方向性電漿蝕刻。
繼之，請參照圖9A、9B與9C，形成可變電阻層124以及保護層126，覆蓋堆疊結構118、導體間隙壁120a、遮蔽層109以及杯狀電極108所圍區域的第三表面108c，完成二維電阻式記憶元件100a之製作。可變電阻層124的材料包括SiOx、HfOx、NiOx、TiOx、TiOxNy、TaOx或WOx，其中x、y為任何可能的化學計量之數字。在一示範實施例中，如圖9B所示，可變電阻層124填入於底切122(圖8B)之中，與犧牲層113連接。填入於底切122之中的可變電阻層124的形成方法包括原子層沉積法、化學氣相沉積法。在另一示範實施例中，如圖9B-1所示，底切122(圖8B)之中未填滿可變電阻層124，在可變電阻層124與犧牲層113之間具有空氣間隙128。未填滿底切122之可變電阻層124的方法包括原子層沉積法、化學氣相沉積法或物理濺鍍法。保護層126可以是單層材料層或兩層以上的材料層所構成。保護層126的材料可以是SiNx、SiOx或SiOxNy，其中x、y為任何可能的化學計量之數字。保護層126的形成方法例如是化學氣相沈積法。
請參照圖8A、9B與9C，本發明之電阻式記憶元件100a包括下電極104、杯狀電極108、遮蔽層109、堆疊結構118、犧牲層113、導體間隙壁120a以及可變電阻層124。下電極104與杯狀電極108位於絕緣層102、112之中。杯狀電極108的底部與下電極104接觸。遮蔽層109位於絕緣層112上且在第一方向延伸，遮蔽層109覆蓋杯狀電極108所圍區域的第一表面108a，裸露出杯狀電極108a所圍區域的第二表面108b以及第三表面108c。堆疊結構118包括介電層114與上電極116，其在第二方向延伸，覆蓋部分遮蔽層109以及杯狀電極108所圍區域的第二表面108b，裸露出另一部分之遮蔽層109以及杯狀電極108所圍區域的第三表面108c。犧牲層113位於堆疊結構118下方，且覆蓋對應的部分遮蔽層109以及杯狀電極108所圍區域的第二表面108b。導體間隙壁120a位於堆疊結構118的側壁。可變電阻層124覆蓋堆疊結構118、導體間隙壁120a、遮蔽層109以及杯狀電極108的第三表面108c。
圖9B-1所示之電阻式記憶元件100a’與圖9B所示之電阻式記憶元件100a非常相似，其差異點在於可變電阻層124與犧牲層113之間具有空氣間隙128。上述部分可變電阻層124與保護層126係在上電極116形成之後才形成，因此可以完全避免例如電漿蝕刻時電荷堆積損傷可變電阻層124導致漏電流發生的情形。
上述電阻式記憶元件100a或100a’之杯狀電極108為方形杯狀(Square-Shape Cup)，利用形成在杯狀電極108上方的遮蔽層109來遮住一半的杯狀電極108，使得導體間隙壁120a與杯狀電極108僅交叉在一點，以允許單位元(one bit)的操作。此外，上述電阻式記憶元件100a可形成陣列結構，每個杯狀電極108下方各自對應一顆開關電晶體(MOSFET)、二極體(Diode)或雙向閾值開關(Ovonic Threshold Switch，OTS)元件(未繪示)。
本領域具有通常知識者應了解，本發明之電阻式記憶元件的結構並不以上述結構為限，也可以作些許的更動及變化。在上述實施例中，杯狀電極的杯壁大致具有相同的高度，然而，杯狀電極的形狀並不以上述實施例為限。杯狀電極的杯壁也可以是具有不同的高度者。
圖10A至圖18A是依照本發明另外數個實施例所繪示之電阻式記憶元件之製造方法的上視示意圖。圖10B至圖18B是依照圖10A至圖18A所示之第三實施例沿V-V切線的剖面示意圖。圖18B-1是依照圖18A所示之第四實施例沿V-V切線的剖面示意圖。圖10C至圖18C是依照圖10A至圖18A所示之數個實施例沿VI-VI切線的剖面示意圖。
首先，請參照圖10A、10B與10C，依照上述實施例之方法於絕緣層102中形成多個下電極104。之後，於絕緣層102上形成具有多個開口105的絕緣層106，且各開口105暴露出對應的下電極104。絕緣層106的材料包括SiOx、SiNx或SiOxNy，其中x、y為任何可能的化學計量之數字。繼之，於絕緣層102上形成杯狀電極材料層208以覆蓋絕緣層106、開口105側壁與下電極104，再於開口105中填滿遮蔽層210，覆蓋絕緣層106上方的杯狀電極材料層208。杯狀電極材料層208的材料層、厚度如上所述。之後，在遮蔽層210上方形成圖案化的罩幕層212。圖案化的罩幕層212在第一方向延伸，其覆蓋開口105所圍區域上方的一部分的遮蔽層210，裸露出開口105所圍區域上方的另一部分的遮蔽層210。圖案化的罩幕層212之材質例如是光阻，形成的方法例如是透過微影製程。在一實施例中，圖案化的罩幕層212覆蓋開口105所圍區域上方的遮蔽層210的面積為開口105所圍區域面積的1/2，圖案化的罩幕層212所裸露的開口105所圍區域上方的遮蔽層210的面積為開口105所圍區域面積的1/2，但，本發明並不以此為限。
接著，請參照圖11A、11B與11C，將未被罩幕層212覆蓋的遮蔽層210的一部分移除，移除的方法例如是乾式蝕刻法。更詳細地說，利用遮蔽層210與杯狀電極材料層208之間具有高的蝕刻選擇比(遮蔽層210與杯狀電極材料層208的蝕刻選擇比例如是大於4:1)，以杯狀電極材料層208做為蝕刻終止層，將開口105所圍區域以外的未被罩幕層212覆蓋的遮蔽層210完全移除，至裸露出杯狀電極材料層208的表面，並且移除開口105所圍區域上方未被罩幕層212覆蓋的一部分的遮蔽層210，將開口105中部分的遮蔽層210留下來，並裸露出開口105側壁上的杯狀電極材料層208。在一實施例中，留在開口105中的遮蔽層210的厚度例如是開口105深度的1/4左右，但，本發明並不以此為限，留在開口105中的遮蔽層210的厚度只要能夠將開口105底部的杯狀電極材料層208覆蓋住均是本發明涵蓋的範圍。
接著，請參照圖12A、12B與12C，利用杯狀電極材料層208與絕緣層106之間具有高的蝕刻選擇比(杯狀電極材料層208與絕緣層106的蝕刻選擇比例如是大於4:1)，以絕緣層106做為蝕刻終止層，將圖11A、11B與11C所示之絕緣層106上方未被罩幕層212覆蓋的杯狀電極材料層208移除，裸露出絕緣層106的表面；並且，將開口105側壁上裸露出的杯狀電極材料層208移除，裸露出開口105的側壁。移除未被罩幕層212覆蓋的杯狀電極材料層208的方法例如是濕式蝕刻法。覆蓋在罩幕層212下方以及留在開口105底部被遮蔽層210所覆蓋的杯狀電極材料層208被留下來。
之後，請參照圖13A、13B與13C，將罩幕層212移除。移除的方法例如是氧電漿剝除(Oxygen Plasma Stripping)法。其後，再形成遮蔽層214，以覆蓋遮蔽層210並且填入於開口105之中剩餘的空間。遮蔽層214可與遮蔽層210或絕緣層106的材料相異或是相同。遮蔽層214的材料包括SiOx、SiNx或SiOxNy，其中x、y為任何可能的化學計量之數字，形成的方法例如是化學氣相沈積法。
其後，請參照圖14A、14B與14C，平坦化圖13A、13B與13C的遮蔽層214以及210，以去除開口105外的遮蔽層214與210，留下位於絕緣層106之開口105之中的遮蔽層210與214。平坦化遮蔽層214以及210的方法例如是以杯狀電極材料層208為研磨終止層，利用化學機械研磨製程將部分的遮蔽層214以及210移除。之後，移除絕緣層216上方的杯狀電極材料層208，以在開口105之中形成杯狀電極208’。在一實施例中，杯狀電極208’的杯底位於開口105的底部，杯狀電極208’的杯壁位於開口105的側壁上。杯狀電極208’的杯壁至少有兩種不同的高度，其中一部分杯壁的高度與開口105的高度大致相當，另一部分杯壁的高度則比開口105的高度低，大約為開口105高度的1/3，但並不以此為限。杯狀電極208’外圍所圍區域具有第一表面208a、第二表面208b與第三表面208c。在一示範實施例中，第一表面208a、第二表面208b與第三表面208c的面積例如是杯狀電極208’所圍區域之面積的1/2、1/4與1/4，但，本發明並不以此為限。
然後，請參照圖15A、15B與15C，於絕緣層112上形成犧牲層113、介電層114、上電極層116與光阻層115。光阻層115在第二方向延伸，覆蓋於杯狀電極208’所圍區域的第二表面208b上方、部分第一表面208a上方及其周圍之絕緣層106上方的上電極層116。第二方向與第一方向大致互相垂直。
之後，請參照圖16A、16B與16C，依照上述實施例的方法將上電極層116與介電層114圖案化，以形成堆疊結構118，其後，再將光阻層115移除。堆疊結構118在第二方向延伸。堆疊結構118覆蓋於杯狀電極208’所圍區域的第二表面208b上方、部分第一表面208a上方及其周圍之絕緣層106上方。之後，依照上述實施例的方法於堆疊結構118側壁形成導體間隙壁120a。
之後，請參照圖17A、17B與17C，以導體間隙壁120a以及堆疊結構118為罩幕，移除部分的犧牲層113，以裸露第三表面208c上的杯狀電極208’與遮蔽層210以及第一表面208a上方的遮蔽層214及其周圍的絕緣層106，並在導體間隙壁120a以及堆疊結構118下方形成底切(或稱為凹槽)122。
繼之，請參照圖18A、18B與18C，形成可變電阻層124以及保護層126，覆蓋堆疊結構118、導體間隙壁120a、以及杯狀電極108所圍區域的第三表面208c。在一示範實施例中，如圖18B所示，可變電阻層124填入於底切122之中，與犧牲層113連接。在另一示範實施例中，如圖5I-1所示，底切122之中未填滿可變電阻層124，在可變電阻層124與犧牲層113之間具有空氣間隙128。
請參照圖18B與18C，本實施例之電阻式記憶元件100b包括下電極104、杯狀電極208’、遮蔽層210及214、堆疊結構118、犧牲層113、導體間隙壁120a以及可變電阻層124。電阻式記憶元件100b結構與上述實施例之電阻式記憶元件100a結構相似其差異點在於杯狀電極208’的形狀。請參照圖14C，本實施例之杯狀電極208’的杯壁至少有兩種不同的高度，其中一部分杯壁的高度與開口105的高度大致相當；另一部分杯壁的高度則比開口105的高度低，例如是大約為開口105高度的1/3，但不以此為限。杯狀電極208’中杯壁高度較低的部分，其上方被遮蔽層214覆蓋，杯狀電極208’的杯底被遮蔽層210覆蓋。遮蔽層210、214以及杯狀電極208’中杯壁高度較高的部分的上表面構成一相當平坦的表面。
在圖14A中，遮蔽層214覆蓋杯狀電極208’所圍區域的第一表面208a。第二表面208b以及第三表面208c裸露出遮蔽層210以及杯狀電極208’，且第二表面208b以及第三表面208c所裸露的杯狀電極208’俯視呈U型。上述第一表面208a、第二表面208b與第三表面208c的面積例如是杯狀電極208’所圍區域之面積的1/2、1/4與1/4，但，本發明並不以此為限。遮蔽層214所遮蔽的區域並不限於杯狀電極208’所圍區域之面積的1/2，其可以是小於1/2或大於1/2，只要可以使得杯狀電極208’中杯壁的高度與開口105的高度大致相當之處與導體間隙壁120a僅交叉在一點均是本發明涵蓋的範圍。換言之，遮蔽層214的邊界A可以介於杯狀電極208’的內圍B與C之間。當遮蔽層214的邊界A位於杯狀電極208’的內圍B或介於內圍B與C之間時，裸露的杯狀電極208’俯視呈U型。當遮蔽層214的邊界A位於杯狀電極208’的內圍C時，所裸露的杯狀電極208’俯視呈長條狀。
請參照圖18B-1與18C，本實施例之電阻式記憶元件100b’包括下電極104、杯狀電極208’、遮蔽層210及214、堆疊結構118、犧牲層113、導體間隙壁120a以及可變電阻層124。電阻式記憶元件100b’與圖18B所示之電阻式記憶元件100b非常相似，其差異點在於可變電阻層124與犧牲層113之間具有空氣間隙128。
上述電阻式記憶元件100b或100b’的杯狀電極208’其高度比開口105的高度低的杯壁上方被遮蔽層214覆蓋。杯狀電極208’中杯壁的高度與開口105的高度大致相當之處，呈U型或長條狀(俯視時)，其與導體間隙壁120a僅交叉在一點，因此，可允許電阻式記憶元件100b進行單位元(one bit)的操作。且由於導體間隙壁120a係形成在平坦的表面上，因此，整條導體間隙壁120a的寬度都相同或大致相同。
以上的實施例係以二維電阻式記憶元件來說明，然而，本發明之電阻式記憶元件也可以製成三維陣列結構。
圖19A至圖19B繪示本發明第五實施例之一種三維陣列結構的電阻式記憶裝置之製造方法的剖面示意圖。
請參照圖19A，在基底10上形成下電極12。基底10為矽基板。在其他實施例中，可利用鍺化矽(SiGe)、塊狀半導體(bulk semiconductor)、應變半導體(strained semiconductor)、化合物半導體(compound semiconductor)、絶緣層上覆矽(silicon on insulator,SPI)，或其他常用之半導體基板。
下電極12的材料如上述第一實施例之下電極104的材料，於此不再贅述。
然後，在下電極12上形成二極體14。二極體14係用以當作電流開關。二極體14包括先形成p型半導體層和n型半導體層，然後，再利用微影與蝕刻製程圖案化，以形成PN二極體接面。半導體層的材料例如是矽。p型半導體層中的p型摻雜例如是硼或是二氟化硼(BF2)。n型半導體層中的n型摻雜例如是磷或是砷。半導體層的形成方法例如是化學氣相沉積法。用於形成二極體的材料不限於矽。
之後，在下電極12以及二極體14上形成絕緣層16。絕緣層16之材料包括SiOx、SiNx或SiOxNy，形成的方法例如是化學氣相沉積法，其中x、y為任何可能的化學計量之數字。繼之，於絕緣層16中形成杯狀電極18。杯狀電極18可以是以上述第一實施例或第三實施例所揭露的杯狀電極108或208’的形成方法來形成。在圖式中僅以第一實施例的杯狀電極108的圖形來表示。之後，依照上述實施例的製程方法形成遮蔽層109、犧牲層113，並形成由介電層114與上電極層116所構成的堆疊結構118，位於堆疊結構118側壁的導體間隙壁120a、可變電阻層124以及保護層126，完成第一電阻式記憶元件10a之製作。
之後，全面性沈積絕緣層130，以覆蓋保護層126。絕緣層130之材料例如是SiOx、SiNx或SiOxNy，形成的方法例如是化學氣相沈積法，其中x、y為任何可能的化學計量之數字。
其後，請參照圖19B，進行平坦化製程，移除部分的絕緣層130、保護層126以及可變電阻層124，以使上電極層116的表面裸露出來。之後，重複上述圖19A形成第一電阻式記憶元件10a之二極體14、絕緣層16、杯狀電極18、遮蔽層109、犧牲層113、堆疊結構118、導體間隙壁120a(因剖面位置不同而未顯示出來)、可變電阻層124以及保護層126之步驟，以形成第二電阻式記憶元件10b。第二電阻式記憶元件10b的犧牲層113因剖面位置不同而未顯示出來，其延伸方向與第一電阻式記憶元件10a的導體間隙壁120a的延伸方向相互垂直。
第二電阻式記憶元件10b的二極體14與第一電阻式記憶元件10a的上電極層116電性連接。第一電阻式記憶元件10a的上電極層116同時做為第二電阻式記憶元件10b的下電極層12。第一電阻式記憶元件10a以及第二電阻式記憶元件10b組成三維陣列結構之電阻式記憶裝置10c。
請參照圖19B，本發明第三實施例之三維陣列結構之電阻式記憶裝置10c包括基底10、第一電阻式記憶元件10a以及第二電阻式記憶元件10b。然而，三維電阻式記憶元件10c並不限於僅包括由第一電阻式記憶元件10a以及第二電阻式記憶元件10b所構成的二層堆疊結構。三維電阻式記憶元件10c可以包含更多第一電阻式記憶元件10a以及第二電阻式記憶元件10b所構成的多層堆疊結構。
第一電阻式記憶元件10a位於基底10與第二電阻式記憶元件10b之間。第二電阻式記憶元件10b與第一電阻式記憶元件10a電性連接。第一電阻式記憶元件10a與第二電阻式記憶元件10b分別包括下電極12、二極體14、杯狀電極18、遮蔽層109、堆疊結構118、犧牲層113、導體間隙壁120a以及可變電阻層124。
請參照圖19B，二極體14、下電極104與杯狀電極108位於絕緣層16之中。二極體14電性連接杯狀電極18和下電極104。遮蔽層109位於絕緣層112上。遮蔽層109覆蓋杯狀電極18所圍區域的部分表面(類似圖8A中的第一表面108a)，裸露出杯狀電極108a所圍區域的部分表面(類似圖8A中的第二表面108b以及第三表面108c)。堆疊結構118包括介電層114與上電極116，其在第二方向延伸，覆蓋部分遮蔽層109以及杯狀電極108所圍區域的部分表面(類似圖8A中的第二表面108b)，裸露出另一部分之遮蔽層109以及杯狀電極18所圍區域的部分表面(類似圖8A中的第三表面108c)。犧牲層113位於堆疊結構118下方，且覆蓋對應的部分遮蔽層109以及杯狀電極108所圍區域部分表面(類似圖8A中的第二表面108b)。導體間隙壁120a位於堆疊結構118的側壁。可變電阻層124覆蓋堆疊結構118、導體間隙壁120a、遮蔽層109以及杯狀電極108的部分表面(類似圖8A中的第三表面108c)。
第二電阻式記憶元件10b的遮蔽層109、犧牲層113、堆疊結構118以及導體間隙壁120a的延伸方向分別與第一電阻式記憶元件10a的遮蔽層109、犧牲層113、堆疊結構118以及導體間隙壁120a的延伸方向相互垂直。第二電阻式記憶元件10b的遮蔽層109、犧牲層113、堆疊結構118以及導體間隙壁120a其彼此的位置關係如上所述，於此不再贅述。
圖19B-1繪示本發明第五實施例之另一種三維陣列結構的電阻式記憶裝置的剖面示意圖。
圖19B-1的三維陣列結構的電阻式記憶裝置10c’與圖7B的三維陣列結構的電阻式記憶裝置10c相似，其最大的差異點是第一電阻式記憶元件和第二電阻式記憶元件中的可變電阻層124與犧牲層113之間具有空氣間隙128。
圖20A繪示本發明第六實施例之一種三維陣列結構的電阻式記憶裝置的剖面示意圖。
請參照圖20A，本實施例之三維陣列結構的電阻式記憶裝置10d’的製造方法和第五實施例之三維陣列結構的電阻式記憶裝置的製造方法非常相似，同樣是依照圖19A之方法在第一電阻式記憶元件10a製作完成之後全面性沈積絕緣層130，並且同樣進行平坦化製程。本實施例與第五實施例最大的差異點在於，本實施例之三維陣列結構的電阻式記憶裝置10d’的製造方法在絕緣層130形成之後所進行的平坦化製程，並不會使得上電極層116的表面裸露出來。另一個差異是，在絕緣層130上會額外形成第二電阻式記憶元件10b的下電極12，而不是以第一電阻式記憶元件10a的上電極層116來做為第二電阻式記憶元件10b的下電極12。此外，還有一個差異是，在本實施例中，第二電阻式記憶元件10b的下電極12、遮蔽層109、犧牲層113、堆疊結構118以及導體間隙壁120a的延伸方向分別與第一電阻式記憶元件10a的下電極12、遮蔽層109、犧牲層113、堆疊結構118以及導體間隙壁120a的延伸方向相互平行，而不是互相垂直。
同樣地，在本實施例中，第一電阻式記憶元件10a以及第二電阻式記憶元件10b組成三維陣列結構之電阻式記憶裝置10d。然而，三維電阻式記憶元件10d並不限於僅包括由第一電阻式記憶元件10a以及第二電阻式記憶元件10b所構成的二層堆疊結構。三維電阻式記憶元件10d可以包含更多第一電阻式記憶元件10a以及第二電阻式記憶元件10b所構成的多層堆疊結構。
圖20A-1繪示本發明第六實施例之另一種三維陣列結構的電阻式記憶裝置的剖面示意圖。
圖20A-1的三維陣列結構的電阻式記憶裝置與圖20A的三維陣列結構的電阻式記憶裝置相似，其最大的差異點是第一電阻式記憶元件10a和第二電阻式記憶元件10b中的可變電阻層124與犧牲層113之間具有空氣間隙128。
綜上所述，上述實施例之電阻式記憶元件的製造方法中，在形成堆疊結構之前，先形成了犧牲層，可以利用犧牲層來做為圖案化形成堆疊結構以及導體間隙壁的蝕刻過程中的蝕刻終止層，因此，可以避免犧牲層下方的杯狀電極因為過度蝕刻而遭受縱向或橫向蝕刻的破壞。
又，在堆疊結構以及導體間隙壁形成之後，部分的犧牲層會被移除且在堆疊結構以及導體間隙壁下方產生底切，而後續形成的可變電阻層可以回填且填滿此底切，使可變電阻層與犧牲層直接接觸，或者可以保留部分的底切，使可變電阻層與犧牲層之間沒有直接接觸，而在其彼此之間形成空氣間隙。
再者，一般習知的方法是先形成可變電阻層再形成上電極，而上述實施例之電阻式記憶元件的製造方法則是先形成上電極，然後再形成可變電阻層。因此上述實施例的方法可以避免習知方法於圖案化上電極的蝕刻過程中對可變電阻層造成的損傷。
另外，在上述的實施例中，導體間隙壁的尺寸可藉由鍍膜及蝕刻製程而縮小至超過微影機台的極限，進而侷限電阻式記憶元件的可變電阻的形成位置，使得可變電阻的設定及重置狀態更佳穩定且數值集中。
此外，已知主動區愈大，則電阻絲(resistive filament)的位置及分布愈不易控制，電阻值漂移的情況愈嚴重。而在本發明上述實施例中，電阻式記憶元件的主動區是位於杯狀電極與可變電阻層的交界處，換言之，上述實施例之電阻式記憶元件具有超過微影機台之極限的超小主動區，其可以限制電阻的開關位置(resistance switching position)，有效解決電阻值漂移的問題，並提升元件的效能。
再者，本發明實施例之三維相變化記憶體裝置中下層的電阻式記憶元件結構的上電極層可與上層的電阻式記憶元件結構的下電極層共用，可節省材料的成本以及相關製程時間。此外，相變化材料間隙壁與杯狀電極的接觸面積可由可變電阻層與杯狀電極的薄膜厚度十字交叉的面積控制，以達成接觸面積最小化，具有限制電阻的開關位置，有效解決電阻值漂移的問題，並提升元件效能的效果。
雖然在上述實施例中，已揭露本發明之特徵如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。
10‧‧‧基底
10a、10a’、10b、10b’、100a、100a’、100b、100b’‧‧‧電阻式記憶元件
10c、10c’、10d、10d’‧‧‧三維陣列結構的電阻式記憶裝置
12、104‧‧‧下電極
14‧‧‧二極體
16‧‧‧絕緣層
18、108、208’‧‧‧杯狀電極
102、106、110、112、114‧‧‧絕緣層
105‧‧‧開口
108a、208a‧‧‧第一表面
108b、208b‧‧‧第二表面
108c、208c‧‧‧第三表面
113‧‧‧犧牲層
114‧‧‧介電層
115‧‧‧光阻層
116‧‧‧上電極
118‧‧‧堆疊結構
120‧‧‧導體間隙壁材料層
120a‧‧‧導體間隙壁
124‧‧‧可變電阻層
126‧‧‧保護層
128‧‧‧空氣間隙
109、210、214‧‧‧遮蔽層
212‧‧‧罩幕層
圖1A至圖9A是依照本發明之數個實施例所繪示之電阻式記憶元件之製造方法的上視示意圖。
圖1B至圖9B是依照圖1A至圖9A所示之其中第一實施例沿II-II切線的剖面示意圖。
圖9B-1是依照圖9A所示之第二實施例沿II-II切線的剖面示意圖。
圖1C至圖9C是依照圖1A至圖9A所示之數個實施例沿III-III切線的剖面示意圖。
圖10A至圖18A是依照本發明另外數個實施例所繪示之電阻式記憶元件之製造方法的上視示意圖。
圖10B至圖18B是依照圖10A至圖18A所示之第三實施例沿V-V切線的剖面示意圖。
圖18B-1是依照圖18A所示之第四實施例沿V-V切線的剖面示意圖。
圖10C至圖18C是依照圖10A至圖18A所示之數個實施例沿VI-VI切線的剖面示意圖。
圖19A至圖19B繪示本發明第五實施例之一種三維陣列結構的電阻式記憶裝置之製造方法的剖面示意圖。
圖19B-1繪示本發明第五實施例之另一種三維陣列結構的電阻式記憶裝置的剖面示意圖。
圖20A繪示本發明第六實施例之一種三維陣列結構的電阻式記憶裝置的剖面示意圖。
圖20A-1繪示本發明第六實施例之另一種三維陣列結構的電阻式記憶裝置的剖面示意圖。
102、106、110、112、114．．．絕緣層
104．．．下電極
108．．．杯狀電極
109．．．遮蔽層
113．．．犧牲層
116．．．上電極
118．．．堆疊結構
120a．．．導體間隙壁

Claims (39)

  1. 一種電阻式記憶元件的製造方法，包括：在一絕緣層中形成一下電極與一杯狀電極，該杯狀電極的底部與該下電極接觸；形成一遮蔽層，該遮蔽層覆蓋該杯狀電極所圍區域的一第一表面，裸露出該杯狀電極所圍區域的一第二表面以及一第三表面，其中該杯狀電極所圍區域僅有部分上表面被該遮蔽層覆蓋；形成一犧牲層、一介電層與一上電極層；以該犧牲層為蝕刻終止層，圖案化該介電層與該上電極層，以形成一堆疊結構，且該堆疊結構覆蓋該杯狀電極所圍區域之該第二表面上方、部分該第一表面上方以及該絕緣層上方的該犧牲層；於該犧牲層以及該堆疊結構上形成一導體間隙壁材料層；以該犧牲層為蝕刻終止層，蝕刻該導體間隙壁材料層，以於該堆疊結構的側壁形成一導體間隙壁；以及以該導體間隙壁以及該堆疊結構為罩幕，移除部分的該犧牲層，在該導體間隙壁以及該堆疊結構下方形成一底切，裸露出部分該遮蔽層的表面、該杯狀電極所圍區域的該第三表面及其周圍的該絕緣層。
  2. 如申請專利範圍第1項所述之電阻式記憶元件的製造方法，其中移除部分的該犧牲層的方法包括：進行一非等向性蝕刻製程，移除未被該導體間隙壁以 及該堆疊結構覆蓋的該犧牲層；以及進行一等向性蝕刻製程，移除該導體間隙壁以及該堆疊結構下方的部分該犧牲層。
  3. 如申請專利範圍第1項所述之電阻式記憶元件的製造方法，更包括形成一可變電阻層，覆蓋該堆疊結構、該導體間隙壁、該遮蔽層、該第三表面以及該絕緣層，其中該可變電阻層填入於該底切之中，與該犧牲層連接。
  4. 如申請專利範圍第3項所述之電阻式記憶元件的製造方法，其中該底切之中未填滿該可變電阻層，使該可變電阻層與該犧牲層之間具有一空氣間隙。
  5. 如申請專利範圍第3項所述之電阻式記憶元件的製造方法，其中該可變電阻層的形成方法包括原子層沉積法、化學氣相沉積法或物理濺鍍法。
  6. 如申請專利範圍第1項所述之電阻式記憶元件的製造方法，其中該犧牲層的材料包括金屬氧化物。
  7. 如申請專利範圍第6項所述之電阻式記憶元件的製造方法，其中該犧牲層的材料包括NiOx、CoOx或基本上具有選擇比大於30且可以被CO/NH3氣氛電漿蝕刻但幾乎不被氟或氯氣氛為基礎的電漿蝕刻之材料。
  8. 如申請專利範圍第3項所述之電阻式記憶元件的製造方法，其中該可變電阻層的材料包括金屬氧化物。
  9. 如申請專利範圍第8項所述之電阻式記憶元件的製造方法，其中該可變電阻層的材料包括SiOx、HfOx、NiOx、TiOx、TiOxNy、TaOx或WOx。
  10. 如申請專利範圍第1項所述之電阻式記憶元件的製造方法，其中該杯狀電極的材料包括金屬、金屬氮化物或金屬矽化物，或其組合之堆疊層。
  11. 如申請專利範圍第1項所述之電阻式記憶元件的製造方法，其中該導體間隙壁的材料包括TaN、TiN、WN、TiW、Ti、Ta、W、Ni、Co、Zr、Ru、RuOx、Pt、Al、Cu或這些材料的堆疊層。
  12. 如申請專利範圍第1項所述之電阻式記憶元件的製造方法，其中該遮蔽層形成於該絕緣層上方。
  13. 如申請專利範圍第1項所述之電阻式記憶元件的製造方法，其中該遮蔽層形成於該絕緣層之中。
  14. 一種電阻式記憶元件，包括：一下電極，位於一絕緣層中；一杯狀電極，位於該絕緣層中，該下電極上方且該杯狀電極的底部與該下電極接觸；一遮蔽層，覆蓋該杯狀電極所圍區域的一第一表面，裸露出該杯狀電極所圍區域的一第二表面以及一第三表面，其中該杯狀電極所圍區域僅有部分上表面被該遮蔽層覆蓋；一堆疊結構，其包括一介電層與一上電極，在一第二方向延伸，覆蓋該第一表面上的部分該遮蔽層以及該杯狀電極的該第二表面，裸露出該第一表面上的另一部分之該遮蔽層以及該第三表面；一犧牲層，該犧牲層位於該堆疊結構下方，且覆蓋該 第一表面上的部分該遮蔽層以及該杯狀電極所圍區域的該第二表面；以及一導體間隙壁，位於該堆疊結構的側壁。
  15. 如申請專利範圍第14項所述之電阻式記憶元件，更包括一可變電阻層，覆蓋該堆疊結構、該導體間隙壁、該遮蔽層以及該杯狀電極的該第三表面，且在該導體間隙壁以及該堆疊結構下方具有一底切，且該可變電阻層填入於該底切之中。
  16. 如申請專利範圍第15項所述之電阻式記憶元件，其中在該底切之中的該可變電阻層與該犧牲層連接。
  17. 如申請專利範圍第15項所述之電阻式記憶元件，其中該可變電阻層未填滿該底切，使該可變電阻層與該犧牲層、該導體間隙壁以及該堆疊結構之間具有一空氣間隙。
  18. 如申請專利範圍第14項所述之電阻式記憶元件，其中該犧牲層的材料包括金屬氧化物。
  19. 如申請專利範圍第18項所述之電阻式記憶元件，其中該犧牲層的材料包括NiOx、CoOx或基本上選擇比大於30且可以被CO/NH3氣氛電漿蝕刻但幾乎不被氟或氯氣氛為基礎的電漿蝕刻之材料。
  20. 如申請專利範圍第15項所述之電阻式記憶元件，其中該可變電阻層的材料包括金屬氧化物。
  21. 如申請專利範圍第20項所述之電阻式記憶元件，其中該可變電阻層的材料包括SiOx、HfOx、NiOx、 TiOx、TiOxNy、TaOx或WOx。
  22. 如申請專利範圍第14項所述之電阻式記憶元件的製造方法，其中該杯狀電極的材料包括金屬、金屬氮化物或金屬矽化物。
  23. 如申請專利範圍第14項所述之電阻式記憶元件的製造方法，其中該導體間隙壁的材料包括TaN、TiN、WN、TiW、Ti、Ta、W、Ni、Co、Zr、Ru、RuOx、Pt、Al、Cu或這些材料的堆疊層。
  24. 如申請專利範圍第14項所述之電阻式記憶元件，其中該杯狀電極的杯壁具有相同的高度。
  25. 如申請專利範圍第24項所述之電阻式記憶元件，其中該遮蔽層位於該絕緣層上方。
  26. 如申請專利範圍第25項所述之電阻式記憶元件，其中該杯狀電極的杯壁具有至少兩種不同的高度。
  27. 如申請專利範圍第26項所述之電阻式記憶元件，其中該遮蔽層位於該絕緣層之中。
  28. 一種電阻式記憶裝置，包括：一基底；一第一電阻式記憶元件，位於該基底上；一第二電阻式記憶元件，位於該第一電阻式記憶元件上，並與該第一電阻式記憶元件電性連接，其中該第一電阻式記憶元件與該第二電阻式記憶元件各自包括：一下電極；一二極體，位於該下電極上方的一第一絕緣層中； 一杯狀電極，位於該第一絕緣層中，該杯狀電極與該二極體接觸且電性連接；一遮蔽層，覆蓋該杯狀電極所圍區域的一第一表面，裸露出該杯狀電極所圍區域的一第二表面以及一第三表面，其中該杯狀電極所圍區域僅有部分上表面被該遮蔽層覆蓋；一堆疊結構，其包括一介電層與一上電極，覆蓋該第一表面上的部分該遮蔽層以及該杯狀電極的該第二表面，裸露出該第一表面上的另一部分之該遮蔽層以及該杯狀電極的所圍區域的該第三表面；一犧牲層，該犧牲層位於該堆疊結構下方，且覆蓋對應的部分該遮蔽層以及該杯狀電極所圍區域的該第二表面；以及一導體間隙壁，位於該堆疊結構的側壁。
  29. 如申請專利範圍第28項所述之電阻式記憶裝置，其中該第一電阻式記憶元件的該上電極做為該第二電阻式記憶元件的該下電極。
  30. 如申請專利範圍第29項所述之電阻式記憶裝置，其中該第一電阻式記憶元件的該犧牲層的延伸方向與該第二電阻式記憶元件的該犧牲層的延伸方向相垂直。
  31. 如申請專利範圍第28項所述之電阻式記憶裝置，更包括一第二絕緣層位於該第一電阻式記憶元件與該第二電阻式記憶元件之間。
  32. 如申請專利範圍第31項所述之電阻式記憶裝 置，其中該第一電阻式記憶元件的該犧牲層的延伸方向與該第二電阻式記憶元件的該犧牲層的延伸方向相平行。
  33. 如申請專利範圍第28項所述之電阻式記憶裝置，其中該杯狀電極的杯壁具有相同的高度。
  34. 如申請專利範圍第33項所述之電阻式記憶裝置，其中該遮蔽層位於該絕緣層上方。
  35. 如申請專利範圍第28項所述之電阻式記憶裝置，其中該杯狀電極的杯壁具有至少兩種不同的高度。
  36. 如申請專利範圍第35項所述之電阻式記憶裝置，其中該遮蔽層位於該絕緣層之中。
  37. 如申請專利範圍第28項所述之電阻式記憶裝置，更包括一可變電阻層，覆蓋該堆疊結構、該導體間隙壁、該遮蔽層以及該杯狀電極的該第三表面，且在該導體間隙壁以及該堆疊結構下方具有一底切，且該可變電阻層填入於該底切之中。
  38. 如申請專利範圍第37項所述之電阻式記憶裝置，其中在該底切之中的該可變電阻層與該犧牲層連接。
  39. 如申請專利範圍第37項所述之電阻式記憶裝置，其中該可變電阻層未填滿該底切，使該可變電阻層與該犧牲層、該導體間隙壁以及該堆疊結構之間具有一空氣間隙。
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