KR20090108479A - 상변화 메모리 유닛의 형성 방법, 이를 이용한 상변화메모리 장치의 제조 방법 및 이에 따라 형성된 상변화메모리 장치 - Google Patents

상변화 메모리 유닛의 형성 방법, 이를 이용한 상변화메모리 장치의 제조 방법 및 이에 따라 형성된 상변화메모리 장치 Download PDF

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Abstract

상변화 메모리 유닛의 형성 방법에는, 트렌치가 형성된 기판 상에 도전막이 형성된다. 기판의 상면이 노출될 때까지 도전막 상부를 평탄화하여 제1 전극이 형성된다. 제1 전극의 일부를 커버하는 제2 스페이서가 형성된다. 제1 전극 및 상기 제2 스페이서 상에 상변화 물질막이 형성된다. 상변화 물질막 상에 제2 전극이 형성된다. 이에 따라 상변화 메모리 유닛은 감소된 리셋/셋 전류를 가지며, 상변화 물질막의 열화가 방지된다.

Description

상변화 메모리 유닛의 형성 방법, 이를 이용한 상변화 메모리 장치의 제조 방법 및 이에 따라 형성된 상변화 메모리 장치{METHOD OF FORMING A PHASE-CHANGE MEMORY UNIT, METHOD OF MANUFACTURING A PHASE-CHANGE MEMORY DEVICE USING THE SAME, AND PHASE-CHANGE MEMORY DEVICE MANUFACTURED USING THE SAME}
본 발명은 상변화 메모리 유닛의 형성 방법, 이를 이용한 상변화 메모리 장치의 제조 방법 및 이에 따라 제조된 상변화 메모리 장치에 관한 것이다. 보다 상세하게는, 본 발명은 개선된 하부 전극 구조를 갖는 상변화 메모리 유닛의 형성 방법, 이를 이용한 상변화 메모리 장치의 제조 방법 및 이에 따라 제조된 상변화 메모리 장치에 관한 것이다.
일반적으로 상변화 메모리(PRAM) 장치는 상변화 물질층을 구성하는 칼코겐(chalcogenide) 화합물의 상전이에 따른 비정질 상태와 결정질 상태 사이의 저항 차이를 이용하여 데이터를 저장한다. 즉, 상변화 메모리 장치는 인가된 펄스의 진폭과 길이에 따라 칼코겐 화합물로 이루어진 상변화 물질층의 가역적 상변화를 이용하여 데이터를 "0" 과 "1"의 상태로 저장한다. 예를 들면, 저항이 큰 비정질 상태로의 전환에 요구되는 리셋 전류(reset current)와 저항이 작은 결정질 상태로 바꾸는 셋 전류(set current)가 기판 상에 형성된 트랜지스터 혹은 다이오드로부터 하부 전극을 통해 흐름으로써, 상기 하부 전극에 접하는 상변화 물질층의 상변화를 유발한다.
구체적으로, 상변화 물질층의 상전이는 리셋/셋 전류가 하부 전극을 통해 흐를 때 발생하는 주울 열(Joule Heat)이 상기 상변화 물질층에 전달됨으로써 일어난다. 이에 따라, 작은 리셋/셋 전류로도 효과적으로 상기 상변화 물질층에 주울 열을 전달하기 위해서는, 상기 하부 전극에서 발생된 열이 상기 상변화 물질층 이외의 영역으로 발산하는 것을 억제하는 것과 동시에, 상기 하부 전극의 단면적을 줄이는 것이 필요하다.
이를 위해, 여러 가지 형태의 하부 전극 구조물이 개발되어 왔으며, 예를 들어, 하부 전극 상에 열 발생 물질로서 실린더형 도전성 콘택을 형성하는 구조 등이 제안되었다. 하지만, 상기 도전성 콘택은 식각 공정에 의해 형성되므로, 상기 사진 식각 공정 자체가 갖는 치수의 한계 때문에 충분히 작은 면적을 갖는 도전성 콘택을 형성하기는 어렵다.
또한, 상기 도전성 콘택 상에 형성되는 상기 상변화 물질층 역시 사진 식각 공정에 의해 패터닝되므로, 이때 발생하는 식각 데미지에 의해 상기 상변화 물질층이 열화되기 쉬운 문제점이 발생한다.
이에 따라, 본 발명의 일 목적은 개선된 구조를 갖는 하부 전극 및 열화가 감소된 상변화 물질층을 포함하는 상변화 메모리 유닛을 형성하는 방법을 제공하는 것이다.
본 발명의 다른 목적은 상기 상변화 메모리 유닛 형성 방법을 사용하여 상변화 메모리 장치를 제조하는 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 상기 제조 방법에 따른 상변화 메모리 장치를 제공하는 것이다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 상변화 메모리 유닛의 형성 방법에서는, 트렌치가 형성된 기판 상에 도전막이 형성된다. 상기 기판의 상면이 노출될 때까지 상기 도전막 상부를 평탄화하여 제1 전극이 형성된다. 상기 제1 전극의 일부를 커버하는 제2 스페이서가 형성된다. 상기 제1 전극 및 상기 제2 스페이서 상에 상변화 물질막이 형성된다. 상기 상변화 물질막 상에 제2 전극이 형성된다.
본 발명의 일 실시예에 따르면, 상기 도전막 상부를 평탄화하기 이전에, 상기 트렌치 바닥면 상에 형성된 상기 도전막의 일부가 제거되어, 상기 도전막이 복수 개의 도전막 패턴들로 분리될 수 있다.
본 발명의 일 실시예에 따르면, 상기 트렌치 바닥면 상에 형성된 상기 도전 막의 일부를 제거할 때, 상기 도전막 상에 제1 스페이서막이 형성되고, 상기 제1 스페이서막의 일부를 에치 백 공정을 통해 제거하여 제1 스페이서가 형성되며, 상기 제1 스페이서를 식각 마스크로 사용하는 식각 공정을 통해, 상기 트렌치 상에 형성된 상기 도전막의 일부가 제거될 수 있고, 상기 도전막의 일부가 제거된 이후에, 상기 제1 스페이서가 제거될 수 있다.
본 발명의 일 실시예에 따르면, 상기 제2 스페이서가 형성되기 이전에, 상기 트렌치의 나머지 부분을 매립하는 절연막이 더 형성될 수 있고, 상기 제2 스페이서를 형성할 때, 상기 절연막 및 상기 제1 전극 상에 제2 스페이서막이 형성되고, 상기 제2 스페이서막을 부분적으로 제거하여 상기 제1 전극을 부분적으로 노출시키는 상기 제2 스페이서가 형성될 수 있다.
본 발명의 일 실시예에 따르면, 상기 트렌치는, 제1 방향으로 각각 연장되고 상기 제1 방향과 수직인 제2 방향을 따라 복수 개로 형성될 수 있다.
본 발명의 일 실시예에 따르면, 상기 도전막 상부를 평탄화하기 이전에, 상기 도전막 상에 제1 스페이서가 형성되고, 상기 제1 스페이서막의 일부를 에치 백 공정을 통해 제거하여, 상기 제1 방향으로 연장되고 상기 도전막의 측벽 및 상기 트렌치 바닥면 상에 형성된 상기 도전막의 일부를 커버하는 상기 제1 스페이서가 상기 제2 방향을 따라 복수 개 형성되며, 상기 제1 스페이서를 식각 마스크로 사용하는 식각 공정을 통해, 상기 트렌치 바닥면 상에 형성된 상기 도전막의 일부가 제거될 수 있고, 이후 상기 제1 스페이서가 제거될 수 있다.
본 발명의 일 실시예에 따르면, 상기 제2 방향으로 연장되는 상기 제2 스페 이서가 상기 제1 방향을 따라 복수 개 형성될 수 있다.
본 발명의 일 실시예에 따르면, 상기 제2 전극, 상기 상변화 물질막, 상기 제2 스페이서 및 상기 제1 전극이 부분적으로 제거되어, 상기 기판을 노출시키면서 상기 제2 방향을 따라 연장되는 복수 개의 개구들이 더 형성될 수 있다.
상술한 본 발명의 다른 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 상변화 메모리 장치의 제조 방법에서는, 기판 상에 제1 절연막 및 상기 제1 절연막을 관통하는 다이오드가 형성된다. 상기 다이오드를 노출시키는 트렌치를 갖는 제2 절연막이 상기 제1 절연막 및 상기 다이오드 상에 형성된다. 상기 제2 절연막 및 상기 노출된 다이오드 상에 도전막이 형성된다. 상기 제2 절연막의 상면이 노출될 때까지 상기 도전막 상부를 평탄화하여 제1 전극이 형성된다. 상기 제1 전극의 일부를 커버하는 제2 스페이서가 형성된다. 상기 제1 전극 및 상기 제2 스페이서 상에 상변화 물질막이 형성된다. 상기 상변화 물질막 상에 제2 전극이 형성된다.
본 발명의 일 실시예에 따르면, 상기 도전막 상부가 평탄화되기 이전에, 상기 도전막 상에 제1 스페이서막이 형성되고, 상기 제1 스페이서막의 일부를 에치 백 공정을 통해 제거하여 제1 스페이서가 형성되며, 상기 제1 스페이서를 식각 마스크로 사용하는 식각 공정을 통해, 상기 트렌치 바닥면 상에 형성된 상기 도전막의 일부가 제거될 수 있고, 이후 상기 제1 스페이서가 제거될 수 있다.
본 발명의 일 실시예에 따르면, 상기 다이오드는 복수 개로 형성되고, 상기 트렌치는, 제1 방향으로 각각 연장되고 상기 제1 방향과 수직인 제2 방향을 따라 복수 개로 형성될 수 있다.
본 발명의 일 실시예에 따르면, 상기 도전막 상부가 평탄화되기 이전에, 상기 도전막 상에 제1 스페이서막이 형성되고, 상기 제1 스페이서막의 일부를 에치 백 공정을 통해 제거하여, 상기 제1 방향으로 연장되고 상기 도전막의 측벽 및 상기 트렌치 바닥면 상에 형성된 상기 도전막의 일부를 커버하는 상기 제1 스페이서가 상기 제2 방향을 따라 복수 개 형성되며, 상기 제1 스페이서를 식각 마스크로 사용하는 식각 공정을 통해, 상기 트렌치 바닥면 상에 형성된 상기 도전막의 일부가 제거되고, 상기 제1 스페이서가 제거될 수 있다.
본 발명의 일 실시예에 따르면, 상기 제2 방향으로 연장되는 상기 제2 스페이서가 상기 제1 방향을 따라 복수 개 형성될 수 있다.
본 발명의 일 실시예에 따르면, 상기 제2 전극, 상기 상변화 물질막, 상기 제2 스페이서 및 상기 제1 전극이 부분적으로 제거되어, 상기 제1 절연막을 노출시키면서 상기 제2 방향을 따라 연장되는 복수 개의 개구들이 형성될 수 있다.
본 발명의 일 실시예에 따르면, 상기 제2 전극과 전기적으로 연결되며 상기 제2 방향으로 각각 연장되는 복수 개의 비트 라인들이 더 형성될 수 있다.
상술한 본 발명의 또 다른 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 상변화 메모리 장치는 다이오드, 제1 전극, 스페이서, 상변화 물질막 및 제2 전극을 포함한다. 상기 다이오드는 기판 상에 형성된다. 상기 제1 전극은 상기 다이오드와 전기적으로 연결되며, 상기 기판에 수직한 방향으로 연장된 제1 부분 및 상기 제1 부분으로부터 상기 기판에 수평한 제2 방향으로 연장된 제2 부분을 포함한다. 상기 스페이서는 상기 제1 전극을 부분적으로 커버한다. 상기 상변화 물질막 은 상기 제1 전극 및 상기 스페이서 상에 형성된다. 상기 제2 전극은 상기 상변화 물질막 상에 형성된다.
본 발명의 일 실시예에 따르면, 상기 다이오드는 상기 제2 방향을 따라 복수 개로 형성되어 다이오드 열(column)을 정의할 수 있으며, 상기 제1 전극은 상기 제2 방향을 따라 복수 개로 형성되어 제1 전극 열을 정의하고, 각 제1 전극은 상기 각 다이오드와 전기적으로 연결될 수 있으며, 상기 제2 스페이서, 상기 상변화 물질막 및 상기 제2 전극은 각각 상기 제2 방향으로 연장될 수 있다.
본 발명의 일 실시예에 따르면, 상기 상변화 메모리 장치는 상기 제2 전극과 전기적으로 연결되며, 상기 제2 방향으로 연장되는 비트 라인을 더 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 다이오드 열은 상기 제2 방향과 수직한 제1 방향으로 복수 개로 형성되어 다이오드 어레이(array)를 정의할 수 있고, 상기 제1 전극 열은 상기 제1 방향을 따라 복수 개로 형성되어 제1 전극 어레이를 정의할 수 있으며, 상기 제2 스페이서, 상기 상변화 물질막 및 상기 제2 전극은 상기 제2 방향으로 각각 연장되되, 상기 제1 방향으로 각각 복수 개로 형성될 수 있다.
본 발명의 일 실시예에 따르면, 상기 상변화 메모리 장치는 상기 기판 상부에 상기 제1 방향으로 배열된 복수 개의 상기 다이오드들과 전기적으로 연결되는 워드 라인을 더 포함할 수 있다.
전술한 바와 같이 본 발명에 따라 형성된 상변화 메모리 유닛에 포함된 제1 전극은 상변화 물질막과 접촉하는 영역의 면적이 매우 작다. 즉, 상기 영역의 제2 방향에 따른 길이는 상기 제1 전극을 형성하기 위한 제1 도전막의 증착 두께에 따라 결정되며, 이는 예를 들어 원자층 증착(ALD) 공정 등을 통해 매우 얇게 형성될 수 있다. 또한, 상기 영역의 제1 방향에 따른 길이는 제2 스페이서를 패터닝 하는 공정에 의해 결정되며, 이 역시 매우 작게 형성될 수 있다. 결과적으로, 제1 전극을 통해 작은 전류가 흐르더라도, 이에 의해 발생하는 주울 열은 큰 값을 가질 수 있으며, 이에 따라 작은 리셋/셋 전류를 갖는 상변화 메모리 유닛을 형성할 수 있다.
또한, 상변화 물질막은 제2 스페이서에 의해 제1 전극과 접촉하는 부분이 한정된다. 이에 따라, 이후 상기 상변화 물질막을 패터닝하는 과정에서 발생할 수 있는 식각 데미지가, 제1 전극과 상변화 물질막이 직접 접촉하는 프로그래밍 영역에까지 미치지 못하며, 결국 상변화 물질막의 열화 현상이 방지된다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들에 따른 상변화 메모리 유닛의 형성 방법, 이를 이용한 상변화 메모리 장치의 제조 방법 및 이에 따라 제조된 상변화 메모리 장치에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 첨부된 도면에 있어서, 기판, 층(막), 영역, 패턴들 또는 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시 한 것이다. 본 발명에 있어서, 각 층(막), 영역, 전극, 패턴들 또는 구조물들이 기판, 각 층(막), 영역, 전극, 구조물들 또는 패턴들 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴들 또는 구조물들이 직접 기판, 각 층(막), 영역, 구조물 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴들 또는 다른 구조물이 기판 상에 추가적으로 형성될 수 있다. 또한, 물질, 층(막), 영역, 전극, 패턴들 또는 구조물들이 "제1", "제2" 및/또는 "예비"로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 물질, 층(막), 영역, 전극, 패턴들 또는 구조물들을 구분하기 위한 것이다. 따라서 "제1", "제2" 및/또는 "예비"는 각 층(막), 영역, 전극, 패턴들 또는 구조물들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.
도 1a 내지 도 7a 및 도 1b 내지 도 7b는 본 발명의 실시예들에 따른 상변화 메모리 유닛을 형성하는 방법을 설명하기 위한 단면도들이고, 도 1c 내지 도 7c는 본 발명의 실시예들에 따른 상변화 메모리 유닛을 형성하는 방법을 설명하기 위한 평면도들이다. 구체적으로, 도 1a 내지 도 7a는 제2 방향을 따라 상기 상변화 메모리 유닛을 자른 단면도들이고, 도 1b 내지 도 7b는 상기 제2 방향과 실질적으로 수직한 제1 방향을 따라 상기 상변화 메모리 유닛을 자른 단면도들이다. 이때, 도 1b 내지 도 7b는 트렌치(105)의 측벽에 형성된 제1 도전막(110) 부분을 관통하도록 상기 상변화 메모리 유닛을 자른 단면도들이다.
도 1a, 1b 및 1c를 참조하면, 트렌치(105)가 형성된 기판(100) 상에 제1 도전막(110)을 형성한다.
기판(100)은 반도체 기판을 포함할 수 있다. 예를 들면, 기판(100)은 실리콘기판, 게르마늄 기판, 실리콘-게르마늄 기판, SOI(silicon-on-insulator) 기판, GOI(germanium-on-insulator) 기판 등을 포함할 수 있다. 기판(100)은 불순물 영역, 패드, 플러그, 콘택, 도전막 패턴, 절연막 패턴 등을 포함할 수 있다.
트렌치(105)는 상기 제1 방향으로 연장되도록 형성될 수 있다. 본 발명의 일 실시예에 따르면, 트렌치(105)는 상기 제2 방향을 따라 복수 개로 형성된다.
제1 도전막(110)은 금속이나 금속 질화막, 금속 실리콘 질화막과 같은 금속 화합물을 사용하여 형성할 수 있다. 예를 들어, 제1 도전막(110)은 텅스텐, 알루미늄, 구리, 탄탈륨, 티타늄, 몰리브덴, 니오븀, 지르코늄, 텅스텐 질화물, 알루미늄 질화물, 탄탈륨 질화물, 티타늄 질화물, 몰리브덴 질화물, 니오븀 질화물, 지르코늄 질화물, 탄탈륨 알루미늄 질화물, 티타늄 알루미늄 질화물, 몰리브덴 알루미늄 질화물, 지르코늄 알루미늄 질화물, 몰리브덴 티타늄 질화물, 텅스텐 보론 질화물, 티타늄 보론 질화물, 텅스텐 실리콘 질화물, 탄탈륨 실리콘 질화물, 티타늄 실리콘 질화물, 몰리브덴 실리콘 질화물, 지르코늄 실리콘 질화물 등을 포함할 수 있다. 이들은 단독으로 또는 서로 혼합되어 사용될 수 있다.
한편, 제1 도전막(110)은 원자층 적층(ALD) 공정, 화학 기상 증착(CVD) 공정, 스퍼터링(sputtering) 공정 또는 싸이클릭 화학 기상 증착(cyclic CVD) 공정, 전자 빔 증착(EBD) 공정 등을 이용하여 형성될 수 있다. 제1 도전막(110)의 두께에 따라, 이후 상변화 물질막(150, 도 6a 참조)과 접하는 제1 전극(117)의 면적이 결정되므로, 제1 도전막(110)은 되도록 얇은 두께를 갖도록 형성될 수 있다. 본 발명의 일 실시예에 따르면, 제1 도전막(110)은 약 5 내지 10nm의 얇은 두께를 갖도록 형성된다.
도 2a, 2b 및 2c를 참조하면, 제1 스페이서막을 제1 도전막(110) 상에 형성한다. 상기 제1 스페이서막은 실리콘 질화물과 같은 질화물 또는 실리콘 산질화물과 같은 산질화물을 사용하여 형성할 수 있다. 상기 제1 스페이서막은 화학 기상 증착(CVD) 공정, 저압 화학 기상 증착(LPCVD) 공정, 플라즈마 증대 화학 기상 증착(PECVD) 공정, 고밀도 플라즈마 화학 기상 증착(HDP-CVD) 공정 등을 이용하여 형성될 수 있다.
이후, 에치-백 공정을 통해 상기 제1 스페이서막 일부를 제거하여 제1 스페이서(120)를 형성한다. 상기 제1 스페이서막은 트렌치(105) 바닥면 상에 형성된 제1 도전막(110) 부분을 노출시키도록 부분적으로 제거된다.
도 3a, 3b 및 3c를 참조하면, 제1 스페이서(120)를 식각 마스크로 사용하는 식각 공정을 통해, 제1 도전막(110)을 부분적으로 제거하여 복수 개의 도전막 패턴들(115)을 형성한다. 즉, 상기 제1 방향으로 각각 연장되는 도전막 패턴들(115)이 상기 제2 방향을 따라 복수 개로 형성될 수 있다.
도 4a, 4b 및 4c를 참조하면, 트렌치(105)를 채우도록 제1 절연막을 기판(100) 및 제1 도전막 패턴들(115) 상에 형성한다. 상기 제1 절연막은 PSG, PSG, USG, SOG, FOX, TEOS, PE-TEOS 또는 HDP-CVD 산화물과 같은 실리콘 산화물을 사용 하여, 화학 기상 증착(CVD) 공정, 저압 화학 기상 증착(LPCVD) 공정, 플라즈마 증대 화학 기상 증착(PECVD) 공정, 고밀도 플라즈마 화학 기상 증착(HDP-CVD) 공정 등을 수행함으로써 형성될 수 있다.
이후, 상기 제1 절연막 및 제1 도전막 패턴들(115) 상부를 평탄화하여, 각각 제1 절연막 패턴들(130) 및 제1 전극들(117)을 형성한다. 상기 평탄화 공정은 CMP 공정, 에치-백 공정 혹은 이들의 혼합 공정을 통해 수행될 수 있다. 이에 따라, 각 제1 절연막 패턴들(130)은 상기 제1 방향으로 연장되도록 형성되며, 상기 제2 방향을 따라 복수 개로 형성될 수 있다. 또한, 각 제1 전극들(117)은 트렌치(105) 측벽 상에 기판(100)에 수직한 방향으로 형성된 제1 부분(117a) 및 트렌치(105) 바닥면 상에 상기 제2 방향으로 형성된 제2 부분(117b)을 가지며, 또한 각 제1 전극들(117)은 상기 제1 방향으로 연장되도록 형성된다.
한편, 상기 평탄화 공정을 수행함에 따라 형성된 제1 전극들(117)의 각 노출된 영역은 이후 형성되는 상변화 물질막(150)과 접촉하는 영역이 된다. 그런데, 제1 도전막(110)이 약 5 내지 10nm의 얇은 두께로 형성되므로, 각 제1 전극들(117)의 상기 노출된 영역의 상기 제2 방향으로의 길이 역시 약 5 내지 10nm의 작은 값을 가진다. 이에 따라, 각 제1 전극들(117)은 매우 작은 단면적을 가질 수 있다.
도 5a, 5b 및 5c를 참조하면, 제1 전극들(117)을 부분적으로 노출시키는 제2 스페이서(140)를 기판(100), 제1 절연막 패턴들(130) 및 제1 전극들(117) 상에 형성한다.
구체적으로, 제1 절연막 패턴들(130)과 식각 선택비를 갖는 절연 물질을 사 용하여 제2 스페이서막을 기판(100), 제1 절연막 패턴들(130) 및 제1 전극들(117) 상에 형성한다. 상기 제2 스페이서막은 예를 들어, 산화물을 사용하는 화학 기상 증착(CVD) 공정, 저압 화학 기상 증착(LPCVD) 공정, 플라즈마 증대 화학 기상 증착(PECVD) 공정, 고밀도 플라즈마 화학 기상 증착(HDP-CVD) 공정 등을 통해 형성될 수 있다. 이후, 상기 제2 방향으로 연장되는 포토레지스트 패턴을 사용하는 사진 식각 공정을 통해, 제2 스페이서막을 부분적으로 제거하여 제2 스페이서(140)를 형성한다. 이에 따라, 상기 제2 방향을 따라 제1 전극들(117), 기판(100) 및 제1 절연막 패턴들(130)이 부분적으로 노출된다. 이때, 제1 전극들(117)의 노출된 부분이 이후 형성되는 상변화 물질막(150)과 접촉하는 부분이 되므로, 상기 제2 스페이서막을 제거하는 영역을 조절함으로써 상변화 물질막(150)과 제1 전극들(117)의 접촉 면적을 조절할 수 있다. 본 발명의 일 실시예에 따르면, 상기 제2 스페이서막은 상기 제1 방향으로 30 내지 50nm의 폭만큼 제거될 수 있다.
도 6a, 6b 및 6c를 참조하면, 제1 전극들(117)의 상기 노출된 부분을 덮으면서 제2 스페이서(140), 기판(100) 및 제1 절연막 패턴들(130) 상에 상변화 물질막(150) 및 제2 전극(160)을 순차적으로 형성한다.
상변화 물질막(150)은 GST와 같은 칼코겐 화합물이나 탄소, 질소 및/또는 금속이 도핑된 GST와 같은 칼코겐 화합물을 물리적인 박막 증착 공정으로 증착하여 형성할 수 있다. 본 발명의 일 실시예에 있어서, 상변화 물질층(150)은 스퍼터링 공정을 이용하여 형성된다.
제2 전극(160)은 금속이나 금속 질화막, 금속 실리콘 질화막과 같은 금속 화 합물을 사용하여 형성할 수 있다. 예를 들어, 제2 전극(160)은 텅스텐, 알루미늄, 구리, 탄탈륨, 티타늄, 몰리브덴, 니오븀, 지르코늄, 텅스텐 질화물, 알루미늄 질화물, 탄탈륨 질화물, 티타늄 질화물, 몰리브덴 질화물, 니오븀 질화물, 지르코늄 질화물, 탄탈륨 알루미늄 질화물, 티타늄 알루미늄 질화물, 몰리브덴 알루미늄 질화물, 지르코늄 알루미늄 질화물, 몰리브덴 티타늄 질화물, 텅스텐 보론 질화물, 티타늄 보론 질화물, 텅스텐 실리콘 질화물, 탄탈륨 실리콘 질화물, 티타늄 실리콘 질화물, 몰리브덴 실리콘 질화물, 지르코늄 실리콘 질화물 등을 포함할 수 있다. 이들은 단독으로 또는 서로 혼합되어 사용될 수 있다. 한편, 제2 전극(160)은 원자층 적층(ALD) 공정, 화학 기상 증착(CVD) 공정, 스퍼터링(sputtering) 공정 또는 싸이클릭 화학 기상 증착(cyclic CVD) 공정, 전자 빔 증착(EBD) 공정 등을 이용하여 형성될 수 있다.
도 7a, 7b 및 7c를 참조하면, 제2 전극(160), 상변화 물질막(150), 제2 스페이서(140) 및 제1 전극들(117)을 부분적으로 제거하여 개구(170)를 형성한다. 이때, 기판(100)의 일부도 함께 제거될 수 있다. 개구(170)는 상기 제2 방향으로 연장되도록 형성되도록 형성되며, 상기 제1 방향을 따라 복수 개로 형성될 수 있다. 이에 따라, 기판(100) 상에 제1 전극 패턴(119), 제2 스페이서 패턴들(145), 상변화 물질막 패턴(155) 및 제2 전극 패턴(165)으로 구성되는 상변화 메모리 유닛이 상기 제1 방향을 따라 복수 개 형성된다.
이때, 제2 전극 패턴(165) 및 상변화 물질막 패턴(155)은 상기 제2 방향으로 연장되도록 형성된다. 하지만, 상기 제1 방향으로 연장되는 포토레지스트 패턴을 이용한 사진 식각 공정을 더 수행하여, 제2 전극 패턴(165) 및 상변화 물질막 패턴(155)을 부분적으로 식각함으로써, 상기 제1 방향을 따라 서로 고립된 복수 개의 제2 전극 패턴들(165) 및 역시 상기 제1 방향을 따라 서로 고립된 복수 개의 상변화 물질막 패턴들(155)을 형성할 수도 있다.
본 발명의 실시예들에 따라 형성된 상변화 메모리 유닛에 포함된 제1 전극 패턴(119)은 상변화 물질막 패턴(155)과 접촉하는 영역의 면적이 매우 작다. 즉, 상기 영역의 상기 제2 방향에 따른 길이는 제1 도전막(110)의 증착 두께에 따라 결정되며, 이는 예를 들어 원자층 증착(ALD) 공정 등을 통해 매우 얇게 형성될 수 있다. 또한, 상기 영역의 상기 제1 방향에 따른 길이는 제2 스페이서(140)를 패터닝 하는 공정에 의해 결정되며, 이 역시 매우 작게 형성될 수 있다. 결과적으로, 제1 전극 패턴(119)을 통해 작은 전류가 흐르더라도, 이에 의해 발생하는 주울 열은 큰 값을 가질 수 있으며, 이에 따라 작은 리셋/셋 전류를 갖는 상변화 메모리 유닛을 형성할 수 있다.
또한, 상변화 물질막(150)은 제2 스페이서 패턴(155)에 의해 제1 전극 패턴(119)과 접촉하는 부분이 한정된다. 이에 따라, 이후 상변화 물질막 패턴(155)을 형성하는 과정에서 발생할 수 있는 식각 데미지가, 제1 전극 패턴(119)과 상변화 물질막 패턴(155)이 직접 접촉하는 프로그래밍 영역에까지 미치지 못하며, 결국 이에 의한 상변화 물질막 패턴(155)의 열화 현상이 방지된다.
도 8a 내지 도 17a 및 도 8b 내지 도 17b는 본 발명의 실시예들에 따른 상변화 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다. 구체적으로, 도 8a 내 지 도 17a는 제2 방향을 따라 상기 상변화 메모리 유닛을 자른 단면도들이고, 도 8b 내지 도 17b는 상기 제2 방향과 실질적으로 수직한 제1 방향을 따라 상기 상변화 메모리 유닛을 자른 단면도들이다. 이때, 도 8b 내지 도 17b는 트렌치(215)의 측벽에 형성된 제1 도전막(240) 부분을 관통하도록 상기 상변화 메모리 유닛을 자른 단면도들이다.
한편, 상기 상변화 메모리 장치를 제조하는 방법에 있어서, 상변화 메모리 유닛을 형성하는 방법은 도 1a 내지 도 7c를 참조하여 설명한 방법과 실질적으로 동일하거나 유사하다. 이에 따라, 상기 상변화 메모리 유닛의 형성 방법에 대해서는 간단하게만 설명한다.
도 8a 및 8b를 참조하면, 기판(200)에 제1 도전형을 갖는 제1 불순물을 주입하여 제1 불순물 영역을 형성한다. 본 발명의 일 실시예에 따르면, 상기 제1 불순물은 인, 비소와 같은 N 타입의 불순물을 포함한다. 한편, 상기 제1 불순물 영역 하부에는 상기 제1 불순물과 다른 제2 도전형을 갖는 불순물을 포함하는 웰 영역(202)이 형성될 수 있다. 즉, 웰 영역(202)은 붕소, 갈륨과 같은 P 타입의 불순물을 포함할 수 있다.
상기 제1 방향으로 연장되는 제1 트렌치를 기판(200) 상부에 형성하여, 각각 상기 제1 방향으로 연장되는 제1 불순물 영역 패턴들(204)을 상기 제2 방향을 따라 복수 개 형성한다. 이후, 상기 제1 트렌치를 매립하는 소자 분리막(205)을 형성한다. 소자 분리막(205)은 BPSG, PSG, USG, SOG, FOX, TEOS, PE-TEOS, HDP-CVD 산화물 등과 같은 실리콘 산화물을 사용하여, 화학 기상 증착(CVD) 공정, 저압 화학 기 상 증착(LPCVD) 공정, 플라즈마 증대 화학 기상 증착(PECVD) 공정, 고밀도 플라즈마 화학 기상 증착(HDP-CVD) 공정 등을 수행하고, 이후 이를 평탄화함으로써 형성할 수 있다.
제1 불순물 영역 패턴들(204) 및 소자 분리막(205) 상에 제1 절연막(210)을 형성한다. 제1 절연막(210)은 BPSG, PSG, USG, SOG, FOX, TEOS, PE-TEOS, HDP-CVD 산화물 등과 같은 실리콘 산화물을 사용하여, 화학 기상 증착(CVD) 공정, 저압 화학 기상 증착(LPCVD) 공정, 플라즈마 증대 화학 기상 증착(PECVD) 공정, 고밀도 플라즈마 화학 기상 증착(HDP-CVD) 공정 등을 수행함으로써 형성될 수 있다.
제1 절연막(210)을 부분적으로 식각하여 제1 불순물 영역 패턴들(204)을 노출시키는 제1 개구를 형성한 다음, 상기 제1 개구를 채우면서 제1 불순물 영역 패턴들(204) 및 제1 절연막(210) 상에 실리콘막을 형성한다. 이후, 제1 절연막(210)의 상면이 노출될 때까지 상기 실리콘막의 상부를 제거하여, 제1 불순물 영역 패턴들(204) 상에 상기 제1 개구를 매립하는 실리콘막 패턴을 형성한다.
이후, 상기 제2 도전형을 갖는 제2 불순물을 상기 실리콘막 패턴의 상부에 주입하여 상부 도전막 패턴(224)을 형성하고, 상기 제1 도전형을 갖는 제3 불순물을 상기 실리콘막 패턴의 하부에 주입하여 하부 도전막 패턴(222)을 형성한다. 이에 따라, 상부 및 하부 도전막 패턴들(224, 222)을 포함하는 다이오드(220)가 형성된다.
한편, 도시되지는 않았으나, 다이오드(220) 상에 금속 실리사이드를 사용하여 오믹층(도시하지 않음)을 더 형성할 수도 있다.
도 9a 및 9b를 참조하면, 제1 절연막(210) 및 다이오드(220) 상에 제2 절연막(230)을 형성한 후, 제2 절연막(230)을 부분적으로 식각한다. 이에 따라, 제2 절연막(230)에는 다이오드(220)를 부분적으로 노출시키는 제2 트렌치(215)가 형성된다. 제2 트렌치(215)는 상기 제1 방향으로 연장되도록 형성될 수 있다. 본 발명의 일 실시예에 따르면, 제2 개구(215)는 상기 제2 방향을 따라 복수 개로 형성된다.
이후, 제2 트렌치(215)의 바닥면과 측벽 및 제2 절연막(230) 상에 제1 도전막(240)을 형성한다. 제1 도전막(240)은 금속이나 금속 질화막, 금속 실리콘 질화막과 같은 금속 화합물을 사용하여 원자층 적층(ALD) 공정, 화학 기상 증착(CVD) 공정, 스퍼터링(sputtering) 공정 또는 싸이클릭 화학 기상 증착(cyclic CVD) 공정, 전자 빔 증착(EBD) 공정 등을 수행함으로써 형성될 수 있다.
도 10a 및 10b를 참조하면, 실리콘 질화물과 같은 질화물 또는 실리콘 산질화물과 같은 산질화물을 사용하여 제1 스페이서막을 제1 도전막(240) 상에 형성한다. 이후, 에치-백 공정을 통해 제2 트렌치(215) 바닥면 상에 형성된 제1 도전막(240) 부분을 노출시키도록 부분적으로 제거하여 제1 스페이서(250)를 형성한다.
도 11a 및 11b를 참조하면, 제1 스페이서(250)를 식각 마스크로 사용하는 식각 공정을 통해, 제1 도전막(240)을 부분적으로 제거하여 복수 개의 도전막 패턴들(245)을 형성한다. 즉, 상기 제1 방향으로 각각 연장되는 도전막 패턴들(245)이 상기 제2 방향을 따라 복수 개로 형성될 수 있다.
도 12a 및 12b를 참조하면, 제2 트렌치(215)를 채우도록 실리콘 산화물을 사용하여 제3 절연막을 제1 절연막(210), 제1 도전막 패턴들(245) 및 다이오드(220) 상에 형성한 후, 상기 제3 절연막 및 제1 도전막 패턴들(245) 상부를 평탄화하여, 각각 제3 절연막 패턴들(260) 및 제1 전극들(247)을 형성한다. 이에 따라, 각 제3 절연막 패턴들(230)은 상기 제1 방향으로 연장되도록 형성되며, 상기 제2 방향을 따라 복수 개로 형성될 수 있다. 또한, 각 제1 전극들(247)은 다이오드(220) 및 제1 절연막 패턴들(230) 상에 이와 수직한 방향으로 형성된 제1 부분(247a) 및 상기 제2 방향으로 형성된 제2 부분(247b)을 가지며, 또한 각 제1 전극들(247)은 상기 제1 방향으로 연장되도록 형성된다.
도 13a 및 13b를 참조하면, 제2 및 제3 절연막 패턴들(230, 260)과 식각 선택비를 갖는 절연 물질을 사용하여, 제1 전극들(247)을 부분적으로 노출시키는 제2 스페이서(270)를 제3 절연막 패턴들(260), 제2 절연막 패턴들(230) 및 제1 전극들(247) 상에 형성한다. 이때, 상기 제2 방향을 따라 제1 전극들(247), 제3 절연막 패턴들(260) 및 제2 절연막 패턴들(230)이 부분적으로 노출된다. 본 발명의 일 실시예에 따르면, 상기 제2 스페이서(270)에 의해 노출되는 영역은 상기 제1 방향으로 30 내지 50nm의 폭을 가질 수 있다.
도 14a 및 14b를 참조하면, 제1 전극들(247)의 상기 노출된 부분을 덮으면서 제2 스페이서(270), 제3 절연막 패턴들(260) 및 제2 절연막 패턴들(230) 상에 상변화 물질막(280) 및 제2 전극(290)을 순차적으로 형성한다.
상변화 물질막(280)은 GST와 같은 칼코겐 화합물이나 탄소, 질소 및/또는 금속이 도핑된 GST와 같은 칼코겐 화합물을 스퍼터링 공정과 같은 물리적인 박막 증착 공정으로 증착하여 형성할 수 있다. 제2 전극(290)은 금속이나 금속 질화막, 금 속 실리콘 질화막과 같은 금속 화합물을 사용하여, 원자층 적층(ALD) 공정, 화학 기상 증착(CVD) 공정, 스퍼터링(sputtering) 공정 또는 싸이클릭 화학 기상 증착(cyclic CVD) 공정, 전자 빔 증착(EBD) 공정 등을 수행함으로써 형성될 수 있다.
도 15a 및 15b를 참조하면, 제2 전극(290), 상변화 물질막(280), 제2 스페이서(270), 제3 절연막 패턴들(260), 제1 전극들(247) 및 제2 절연막 패턴들(230)을 부분적으로 제거하여 제2 개구(235)를 형성한다. 이때, 제1 절연막 패턴들(210)의 일부도 함께 제거될 수 있다. 제2 개구(235)는 상기 제2 방향으로 연장되도록 형성되며, 상기 제1 방향을 따라 복수 개로 형성될 수 있다. 이에 따라, 스위칭 소자로서의 다이오드(220)를 갖는 기판(200) 상에, 제1 전극 패턴(249), 제2 스페이서 패턴들(275), 상변화 물질막 패턴(285) 및 제2 전극 패턴(295)으로 구성되는 상변화 메모리 유닛이 상기 제1 방향을 따라 복수 개 형성된다.
이때, 상기 제1 방향으로 연장되는 포토레지스트 패턴을 이용한 사진 식각 공정을 더 수행하여, 제2 전극 패턴(295) 및 상변화 물질막 패턴(285)을 부분적으로 식각함으로써, 상기 제1 방향을 따라 서로 고립된 복수 개의 제2 전극 패턴들(295) 및 역시 상기 제1 방향을 따라 서로 고립된 복수 개의 상변화 물질막 패턴들(285)을 형성할 수도 있다.
도 16a 및 16b를 참조하면, 상기 메모리 유닛을 커버하도록 제4 절연막을 제1 절연막(210) 상에 형성한 후, 제2 전극 패턴들(295)의 상부가 노출될 때까지 평탄화 공정을 수행하여, 제4 절연막 패턴(300)을 형성한다.
이후, 제2 전극 패턴들(295) 상에 상기 각 상변화 메모리 유닛에 대응하도록 도전성 물질을 사용하여 복수 개의 비트 라인 콘택들(320)을 형성하고, 비트 라인 콘택들(320)을 덮는 제5 절연막을 형성하고 평탄화하여 제5 절연막 패턴(310)을 형성한다.
비트 라인 콘택들(320) 및 제5 절연막 패턴(310) 상에 제2 도전막을 형성한다. 상기 제2 도전막은 금속이나 금속 질화막, 금속 실리콘 질화막과 같은 금속 화합물을 사용하여, 원자층 적층(ALD) 공정, 화학 기상 증착(CVD) 공정, 스퍼터링(sputtering) 공정 또는 싸이클릭 화학 기상 증착(cyclic CVD) 공정, 전자 빔 증착(EBD) 공정 등을 수행함으로써 형성될 수 있다. 이후, 상기 제2 방향으로 연장되는 포토레지스트 패턴을 사용하는 식각 공정을 수행하여, 비트 라인 콘택들(320)과 접촉하면서 상기 제2 방향으로 각각 연장되는 복수 개의 비트 라인들(340)을 형성한다.
이후, 비트 라인들(340)을 덮는 제6 절연막을 형성하고 평탄화하여 제6 절연막 패턴(330)을 형성한다.
도 17a 및 17b를 참조하면, 비트 라인들(340) 및 제6 절연막 패턴(330) 상에 제7 절연막(340)을 형성하고, 제7 절연막(340), 제6 절연막 패턴(330), 제5 절연막 패턴(310), 제4 절연막 패턴(300) 및 제1 절연막(210)을 부분적으로 제거하여 제3 개구를 형성한다. 도전성 물질을 사용하여 상기 제3 개구를 매립하는 워드 라인 콘택(360)을 제1 불순물 영역 패턴들(204) 상에 형성한다.
이후, 워드 라인 콘택들(360) 및 제7 절연막(340) 상에 제3 도전막을 형성한다. 상기 제3 도전막은 금속이나 금속 질화막, 금속 실리콘 질화막과 같은 금속 화 합물을 사용하여, 원자층 적층(ALD) 공정, 화학 기상 증착(CVD) 공정, 스퍼터링(sputtering) 공정 또는 싸이클릭 화학 기상 증착(cyclic CVD) 공정, 전자 빔 증착(EBD) 공정 등을 수행함으로써 형성될 수 있다. 이후, 상기 제1 방향으로 연장되는 포토레지스트 패턴을 사용하는 식각 공정을 수행하여, 워드 라인 콘택들(360)과 접촉하면서 상기 제1 방향으로 각각 연장되는 복수 개의 워드 라인들(370)을 형성한다. 이에 따라, 본 발명의 실시예들에 따른 상변화 메모리 장치가 완성된다.
본 발명의 실시예들에 따라 형성된 상변화 메모리 유닛에 포함된 제1 전극은 상변화 물질막과 접촉하는 영역의 면적이 매우 작다. 즉, 상기 영역의 제2 방향에 따른 길이는 상기 제1 전극을 형성하기 위한 제1 도전막의 증착 두께에 따라 결정되며, 이는 예를 들어 원자층 증착(ALD) 공정 등을 통해 매우 얇게 형성될 수 있다. 또한, 상기 영역의 제1 방향에 따른 길이는 제2 스페이서를 패터닝 하는 공정에 의해 결정되며, 이 역시 매우 작게 형성될 수 있다. 결과적으로, 제1 전극을 통해 작은 전류가 흐르더라도, 이에 의해 발생하는 주울 열은 큰 값을 가질 수 있으며, 이에 따라 작은 리셋/셋 전류를 갖는 상변화 메모리 유닛을 형성할 수 있다.
또한, 상변화 물질막은 제2 스페이서에 의해 제1 전극과 접촉하는 부분이 한정된다. 이에 따라, 이후 상기 상변화 물질막을 패터닝하는 과정에서 발생할 수 있는 식각 데미지가, 제1 전극과 상변화 물질막이 직접 접촉하는 프로그래밍 영역에까지 미치지 못하며, 결국 상변화 물질막의 열화 현상이 방지된다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해 당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1a 내지 도 7a 및 도 1b 내지 도 7b는 본 발명의 실시예들에 따른 상변화 메모리 유닛을 형성하는 방법을 설명하기 위한 단면도들이다.
도 1c 내지 도 7c는 본 발명의 실시예들에 따른 상변화 메모리 유닛을 형성하는 방법을 설명하기 위한 평면도들이다.
도 8a 내지 도 17a 및 도 8b 내지 도 17b는 본 발명의 실시예들에 따른 상변화 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
＜도면의 주요 부분에 대한 부호의 설명＞
100, 200 : 기판 110, 240: 제1 도전막
120, 250 : 제1 스페이서 117, 247 : 제1 전극
140, 270 : 제2 스페이서 150, 280 : 상변화 물질막
160, 290 : 제2 전극 320 : 비트 라인 콘택
340 : 비트 라인 370 : 워드 라인

Claims (20)

  1. 트렌치가 형성된 기판 상에 도전막을 형성하는 단계;
    상기 기판의 상면이 노출될 때까지 상기 도전막 상부를 평탄화하여 제1 전극을 형성하는 단계;
    상기 제1 전극의 일부를 커버하는 제2 스페이서를 형성하는 단계;
    상기 제1 전극 및 상기 제2 스페이서 상에 상변화 물질막을 형성하는 단계; 및
    상기 상변화 물질막 상에 제2 전극을 형성하는 단계를 포함하는 상변화 메모리 유닛의 제조 방법.
  2. 제1항에 있어서, 상기 도전막 상부를 평탄화하는 단계 이전에,
    상기 트렌치 바닥면 상에 형성된 상기 도전막의 일부를 제거하여, 상기 도전막을 복수 개의 도전막 패턴들로 분리하는 단계를 더 포함하는 것을 특징으로 하는 상변화 메모리 유닛의 제조 방법.
  3. 제2항에 있어서, 상기 트렌치 바닥면 상에 형성된 상기 도전막의 일부를 제거하는 단계는,
    상기 도전막 상에 제1 스페이서막을 형성하는 단계;
    상기 제1 스페이서막의 일부를 에치 백 공정을 통해 제거하여 제1 스페이서 를 형성하는 단계; 및
    상기 제1 스페이서를 식각 마스크로 사용하는 식각 공정을 통해, 상기 트렌치 상에 형성된 상기 도전막의 일부를 제거하는 단계를 포함하고,
    상기 도전막의 일부를 제거하는 단계 이후에, 상기 제1 스페이서를 제거하는 단계를 더 포함하는 것을 특징으로 하는 상변화 메모리 유닛의 제조 방법.
  4. 제1항에 있어서, 상기 제2 스페이서를 형성하는 단계 이전에, 상기 트렌치의 나머지 부분을 매립하는 절연막을 형성하는 단계를 더 포함하고,
    상기 제2 스페이서를 형성하는 단계는,
    상기 절연막 및 상기 제1 전극 상에 제2 스페이서막을 형성하는 단계; 및
    상기 제2 스페이서막을 부분적으로 제거하여 상기 제1 전극을 부분적으로 노출시키는 상기 제2 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 상변화 메모리 유닛의 제조 방법.
  5. 제1항에 있어서, 상기 트렌치는, 제1 방향으로 각각 연장되고 상기 제1 방향과 수직인 제2 방향을 따라 복수 개로 형성된 것을 특징으로 하는 상변화 메모리 유닛의 제조 방법.
  6. 제5항에 있어서, 상기 도전막 상부를 평탄화하는 단계 이전에,
    상기 도전막 상에 제1 스페이서막을 형성하는 단계;
    상기 제1 스페이서막의 일부를 에치 백 공정을 통해 제거하여, 상기 제1 방향으로 연장되고 상기 도전막의 측벽 및 상기 트렌치 바닥면 상에 형성된 상기 도전막의 일부를 커버하는 상기 제1 스페이서를 상기 제2 방향을 따라 복수 개 형성하는 단계; 및
    상기 제1 스페이서를 식각 마스크로 사용하는 식각 공정을 통해, 상기 트렌치 바닥면 상에 형성된 상기 도전막의 일부를 제거하는 단계; 및
    상기 제1 스페이서를 제거하는 단계를 더 포함하는 것을 특징으로 하는 상변화 메모리 유닛의 제조 방법.
  7. 제6항에 있어서, 상기 제2 방향으로 연장되는 상기 제2 스페이서를 상기 제1 방향을 따라 복수 개 형성하는 것을 특징으로 하는 상변화 메모리 유닛의 제조 방법.
  8. 제7항에 있어서, 상기 제2 전극, 상기 상변화 물질막, 상기 제2 스페이서 및 상기 제1 전극을 부분적으로 제거하여, 상기 기판을 노출시키면서 상기 제2 방향을 따라 연장되는 복수 개의 개구들을 형성하는 단계를 더 포함하는 것을 특징으로 하는 상변화 메모리 유닛의 제조 방법.
  9. 기판 상에 제1 절연막 및 상기 제1 절연막을 관통하는 다이오드를 형성하는 단계;
    상기 다이오드를 노출시키는 트렌치를 갖는 제2 절연막을 상기 제1 절연막 및 상기 다이오드 상에 형성하는 단계;
    상기 제2 절연막 및 상기 노출된 다이오드 상에 도전막을 형성하는 단계;
    상기 제2 절연막의 상면이 노출될 때까지 상기 도전막 상부를 평탄화하여 제1 전극을 형성하는 단계;
    상기 제1 전극의 일부를 커버하는 제2 스페이서를 형성하는 단계;
    상기 제1 전극 및 상기 제2 스페이서 상에 상변화 물질막을 형성하는 단계; 및
    상기 상변화 물질막 상에 제2 전극을 형성하는 단계를 포함하는 상변화 메모리 장치의 제조 방법.
  10. 제9항에 있어서, 상기 도전막 상부를 평탄화하는 단계 이전에,
    상기 도전막 상에 제1 스페이서막을 형성하는 단계;
    상기 제1 스페이서막의 일부를 에치 백 공정을 통해 제거하여 제1 스페이서를 형성하는 단계; 및
    상기 제1 스페이서를 식각 마스크로 사용하는 식각 공정을 통해, 상기 트렌치 바닥면 상에 형성된 상기 도전막의 일부를 제거하는 단계를 포함하고,
    상기 도전막의 일부를 제거하는 단계 이후에, 상기 제1 스페이서를 제거하는 단계를 더 포함하는 것을 특징으로 하는 상변화 메모리 장치의 제조 방법.
  11. 제9항에 있어서, 상기 다이오드는 복수 개로 형성되고,
    상기 트렌치는, 제1 방향으로 각각 연장되고 상기 제1 방향과 수직인 제2 방향을 따라 복수 개로 형성된 것을 특징으로 하는 상변화 메모리 장치의 제조 방법.
  12. 제11항에 있어서, 상기 도전막 상부를 평탄화하는 단계 이전에,
    상기 도전막 상에 제1 스페이서막을 형성하는 단계;
    상기 제1 스페이서막의 일부를 에치 백 공정을 통해 제거하여, 상기 제1 방향으로 연장되고 상기 도전막의 측벽 및 상기 트렌치 바닥면 상에 형성된 상기 도전막의 일부를 커버하는 상기 제1 스페이서를 상기 제2 방향을 따라 복수 개 형성하는 단계; 및
    상기 제1 스페이서를 식각 마스크로 사용하는 식각 공정을 통해, 상기 트렌치 바닥면 상에 형성된 상기 도전막의 일부를 제거하는 단계; 및
    상기 제1 스페이서를 제거하는 단계를 더 포함하는 것을 특징으로 하는 상변화 메모리 장치의 제조 방법.
  13. 제12항에 있어서, 상기 제2 방향으로 연장되는 상기 제2 스페이서를 상기 제1 방향을 따라 복수 개 형성하는 것을 특징으로 하는 상변화 메모리 장치의 제조 방법.
  14. 제13항에 있어서, 상기 제2 전극, 상기 상변화 물질막, 상기 제2 스페이서 및 상기 제1 전극을 부분적으로 제거하여, 상기 제1 절연막을 노출시키면서 상기 제2 방향을 따라 연장되는 복수 개의 개구들을 형성하는 단계를 더 포함하는 것을 특징으로 하는 상변화 메모리 장치의 제조 방법.
  15. 제14항에 있어서, 상기 제2 전극과 전기적으로 연결되며 상기 제2 방향으로 각각 연장되는 복수 개의 비트 라인들을 형성하는 단계를 더 포함하는 것을 특징으로 하는 상변화 메모리 장치의 제조 방법.
  16. 기판 상에 형성된 다이오드;
    상기 다이오드와 전기적으로 연결되며, 상기 기판에 수직한 방향으로 연장된 제1 부분 및 상기 제1 부분으로부터 상기 기판에 수평한 제2 방향으로 연장된 제2 부분을 포함하는 제1 전극;
    상기 제1 전극을 부분적으로 커버하는 스페이서;
    상기 제1 전극 및 상기 스페이서 상에 형성된 상변화 물질막; 및
    상기 상변화 물질막 상에 형성된 제2 전극을 포함하는 상변화 메모리 장치.
  17. 제16항에 있어서, 상기 다이오드는 상기 제2 방향을 따라 복수 개로 형성되어 다이오드 열(column)을 정의하며,
    상기 제1 전극은 상기 제2 방향을 따라 복수 개로 형성되어 제1 전극 열을 정의하고, 각 제1 전극은 상기 각 다이오드와 전기적으로 연결되며,
    상기 제2 스페이서, 상기 상변화 물질막 및 상기 제2 전극은 각각 상기 제2 방향으로 연장되는 것을 특징으로 하는 상변화 메모리 장치.
  18. 제17항에 있어서, 상기 제2 전극과 전기적으로 연결되며, 상기 제2 방향으로 연장되는 비트 라인을 더 포함하는 것을 특징으로 하는 상변화 메모리 장치.
  19. 제17항에 있어서, 상기 다이오드 열은 상기 제2 방향과 수직한 제1 방향으로 복수 개로 형성되어 다이오드 어레이(array)를 정의하고,
    상기 제1 전극 열은 상기 제1 방향을 따라 복수 개로 형성되어 제1 전극 어레이를 정의하며,
    상기 제2 스페이서, 상기 상변화 물질막 및 상기 제2 전극은 상기 제2 방향으로 각각 연장되되, 상기 제1 방향으로 각각 복수 개로 형성되는 것을 특징으로 하는 상변화 메모리 장치.
  20. 제19항에 있어서, 상기 기판 상부에는 상기 제1 방향으로 배열된 복수 개의 상기 다이오드들과 전기적으로 연결되는 워드 라인을 더 포함하는 것을 특징으로 하는 상변화 메모리 장치.
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