KR100739000B1 - 상변화 기억 소자의 형성 방법 - Google Patents

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Abstract

상변화 기억 소자의 형성 방법을 제공한다. 이 방법에 따르면, 이중 블록 중합체막의 특성을 이용하여 포토리소그라피 공정이 정의할 수 있는 최소선폭에 비하여 작은 히터 개구부를 형성한다. 그 결과, 히터 개구부를 채우는 히터 전극의 선폭을 최소화하여 상변화 물질의 상태를 변화시키기 위한 전류량을 감소시킬 수 있다.

Description

상변화 기억 소자의 형성 방법{METHODS OF FORMING A PHASE CHANGE MEMORY DEVICE}
도 1 내지 도 7은 본 발명의 실시예에 따른 상변화 기억 소자의 형성 방법을 설명하기 위한 공정단면도들이다.
도 8은 본 발명의 실시예에 따른 상변화 기억 소자의 형성 방법 중에서 중합체 스페이서(polymer spacer)를 형성하는 방법을 설명하기 위한 플로우 챠트이다.
도 9a는 본 발명의 실시예에 따른 포어(pore)의 일 형태를 나타내는 평면도이다.
도 9b는 본 발명의 실시예에 따른 포어의 다른 형태를 나타내는 평면도이다.
본 발명은 반도체 소자의 형성 방법에 관한 것으로, 특히, 상변화 기억 소자의 형성 방법에 관한 것이다.
반도체 소자들 중에서 상변화 기억 소자는 전원공급이 중단될지라도 저장된 데이타를 그대로 유지하는 비휘발성 특성을 갖는다. 상변화 기억 소자의 단위 셀(이하, 상변화 기억 셀이라 함)은 데이타를 저장하는 요소로서 상변화 물질을 채택 하고 있다. 상변화 물질은 비저항이 서로 다른 2개의 안정된 상태(즉, 비정질 상태 및 결정 상태)를 갖는다. 비정질 상태의 상변화 물질의 비저항은 결정 상태의 상변화 물질의 비저항에 비하여 높다. 이러한 상변화 물질의 상태에 따른 비저항의 차이를 이용하여 상변화 기억 셀에 데이터를 저장하고 상변화 기억 셀에 저장된 데이터를 판별할 수 있다.
상변화 물질을 비정질 상태 및 결정 상태로 변환시키는 방법을 간략히 설명한다. 먼저, 상변화 물질을 용융온도 보다 높은 온도에서 짧은 시간동안 가열한 후에 급격히 냉각시킨다. 이에 따라, 상변화 물질은 비정질 상태로 변환된다. 이와는 다르게, 상변화 물질을 결정상태로 변환시키기 위해서는, 상변화 물질을 용융온도에 비해 낮고 결정화 온도 보다 높은 온도에서 긴 시간 동안 가열한 후에 천천히 냉각시킨다.
통상적으로, 상변화 기억 소자는 상변화 물질의 상태를 변환시키기 위한 열로서 주울 열(Joule heat)을 이용한다. 즉, 상변화 물질 및 상변화 물질과 접촉하는 도전 플러그를 통하여 흐르는 전류를 이용하여 주울 열을 발생시킨다.
상변화 기억 소자는 프로그램 및/또는 소거 동작을 위한 주울 열을 발생시키기 위하여 많은 전류량이 요구되고 있다. 이로 인하여, 상변화 기억 소자의 전력소모가 증가되어 저소비전력화되고 있는 현 추세에 어긋나고 있다. 또한, 많은 전류량을 제어하기 위하여 스위칭 소자가 차지하는 평면적이 증가되고 있다. 이에 따라, 상변화 기억 셀의 크기가 증가되어 상변화 기억 소자의 고집적화가 어려워지고 있다. 현재 이러한 문제점들을 해결하기 위하여 많은 연구들이 수행되고 있다.
본 발명이 이루고자 하는 기술적 과제는 소비전력을 감소시킬 수 있는 상변화 기억 소자의 형성 방법을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 고집적화에 최적화된 상변화 기억 소자의 형성 방법을 제공하는데 있다.
상술한 기술적 과제들을 해결하기 위한 상변화 기억 소자의 형성 방법을 제공한다. 이 방법은 기판 상에 층간 절연막 및 몰드층을 차례로 형성하는 단계; 상기 몰드층을 관통하는 가이드 개구부를 형성하는 단계; 상기 가이드 개구부를 채우되. 제1 중합체로 이루어진 복수의 제1 중합체 블록 및 제2 중합체로 이루어진 복수의 제2 중합체 블록을 포함하는 이중 블록 중합체막을 상기 기판 상에 형성하는 단계; 상기 제1 중합체 블록들이 결합된 제1 상 및 상기 제2 중합체 블록들이 결합된 제2 상으로 분리하는 단계; 상기 제2 상을 제거하여 상기 가이드 개구부의 측벽에 중합체 스페이서를 형성하는 단계; 및 상기 중합체 스페이서로 둘러싸인 포어(pore)에 노출된 상기 층간 절연막을 식각하여 히터 개구부를 형성하는 단계를 포함한다.
일 실시예에 따르면, 상기 방법은 상기 중합체 스페이서를 제거하는 단계; 상기 히터 개구부의 적어도 일부를 채우는 히터 도전막을 기판 상에 형성하는 단계; 상기 히터 도전막 및 상기 몰드층을 상기 층간 절연막이 노출될때까지 평탄화시키어 상기 히터 개구부내에 히터 전극을 형성하는 단계; 및 상기 층간 절연막 상 에 차례로 적층된 상변화 물질 패턴 및 캐핑 전극을 형성하는 단계를 더 포함할 수 있다. 이때, 상기 상변화 물질 패턴은 상기 히터 전극과 접촉한다. 상기 히터 전극은 필라 형태(pillar-shaped) 또는 실린더 형태(cylinder-shaped)로 형성될 수 있다.
일 실시예에 따르면, 상기 제1 상 및 상기 제2 상은 상기 이중 블록 중합체막을 어닐링하여 분리되는 것이 바람직하다.
일 실시예에 따르면, 상기 제2 상을 제거하는 단계는 상기 기판에 현상액을 사용하는 현상 공정을 수행하는 단계를 포함하는 것이 바람직하다. 이때, 상기 제1 중합체의 상기 현상액에 대한 용해도는 상기 제2 중합체의 상기 현상액에 대한 용해도에 비하여 낮다.
일 실시예에 따르면, 상기 방법은 상기 현상 공정을 수행하기 전에, 상기 제1 상 및 제2 상으로 분리된 상기 이중 블록 중합체막에 광을 조사하는 단계를 더 포함할 수 있다. 상기 제1 중합체의 상기 광에 대한 반응감도와 상기 제2 중합체의 상기 광에 대한 반응감도가 서로 다르다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층(또는 막) 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층(또는 막)이 다른 층(또는 막) 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층(또는 막) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층(또는 막)이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 1 내지 도 7은 본 발명의 실시예에 따른 상변화 기억 소자의 형성 방법을 설명하기 위한 공정단면도들이고, 도 8은 본 발명의 실시예에 따른 상변화 기억 소자의 형성 방법 중에서 중합체 스페이서(polymer spacer)를 형성하는 방법을 설명하기 위한 플로우 챠트이다.
도 1을 참조하면, 반도체 기판(100, 이하 기판이라 함) 상에 제1 층간 절연막(110)을 형성한다. 상기 기판(100)은 도전체를 포함할 수 있다. 상기 도전체는 다이오드 또는 모스 트랜지스터와 같은 스위칭 소자와 전기적으로 접속된다. 상기 도전체는 그것의 아래에 위치한 다른 도전 물질에 경유하여 상기 스위칭 소자와 전기적으로 접속될 수 있다. 이와는 다르게, 상기 도전체는 상기 스위칭 소자의 일부분일 수도 있다. 상기 도전체는 도전 물질 또는 도펀트 도핑 영역으로 형성될 수 있다.
상기 제1 층간 절연막(110)은 실리콘산화막, 실리콘질화막, 실리콘산화질화막 또는 알루미늄산화막등으로 형성할 수 있다. 상기 제1 층간 절연막(110) 상에 몰드층(120)을 형성한다. 상기 몰드층(120)은 상기 제1 층간 절연막(110)에 대하여 식각선택비를 갖는 것이 바람직하다. 상기 몰드층(120)은 절연 물질로 형성될 수 있다. 예컨대, 상기 제1 층간 절연막(110)을 실리콘산화막으로 형성하는 경우에, 상기 몰드층(120)은 실리콘질화막, 실리콘산화질화막, 알루미늄산화막 또는 폴리실리콘막등으로 형성할 수 있다. 이와는 다르게, 상기 제1 층간 절연막(110)을 실리콘질화막으로 형성하는 경우에, 상기 몰드층(120)은 실리콘산화막, 실리콘산화질화막 또는 폴리실리콘막등으로 형성할 수 있다. 이와는 또 다르게, 상기 제1 층간 절연막(110)을 실리콘산화질화막으로 형성하는 경우에, 상기 몰드층(120)은 실리콘산화막, 실리콘질화막 또는 폴리실리콘막등으로 형성할 수 있다. 더 나아가서, 상기 제1 층간 절연막(110)을 알루미늄산화막으로 형성하는 경우에, 상기 몰드층(120)은 실리콘산화막 또는 폴리실리콘막으로 형성할 수 있다.
상기 몰드층(120)을 패터닝하여 상기 제1 층간 절연막(110)을 노출시키는 가이드 개구부(125, guide opening)를 형성한다. 상기 가이드 개구부(125)의 직경은 포토리소그라피 공정이 정의할 수 있는 최소선폭으로 형성하는 것이 바람직하다.
다음으로, 상기 가이드 개구부(125)의 측벽에 도 3에 도시된 중합체 스페이서(140a)를 형성한다. 상기 중합체 스페이서(140a)의 형성 방법을 도 2 및 도 3과 도 8의 플로우 챠트(flow chart)를 참조하여 구체적으로 설명한다.
도 2, 도 3 및 도 8을 참조하면, 상기 기판(100) 전면 상에 상기 가이드 개구부(125)를 채우는 이중 블록 중합체막(140, di-block polymer layer)을 형성한다(S200). 상기 이중 블록 중합체막(140)은 복수의 제1 중합체 블록(first ploymer block) 및 복수의 제2 중합체 블록(second polymer block)을 포함한다. 즉, 상기 이중 블록 중합체막(140)은 상기 복수의 제1 중합체 블록 및 상기 복수의 제2 중합체 블록이 서로 결합되어 있다. 상기 제1 중합체 블록은 제1 중합체로 이루어져 있 으며, 상기 제2 중합체 블록은 제2 중합체로 이루어져 있다. 상기 제1 중합체를 이루는 단량체를 제1 단량체라 정의하고, 상기 제2 중합체를 이루는 단량체를 제2 단량체라 정의한다. 상기 복수의 제1 중합체 블록의 크기는 무작위(random)일 수 있다. 다시 말해서, 상기 복수의 제1 중합체 블록의 각각이 갖는 제1 단량체의 갯수는 무작위일 수 있다. 이와 마찬가지로, 상기 복수의 제2 중합체 블록의 크기는 무작위일 수 있다. 즉, 상기 복수의 제2 중합체 블록의 각각이 갖는 제2 단량체의 갯수는 무작위일 수 있다. 상기 이중 블록 중합체막(140)은 스핀 코팅 방식(spin coating method)으로 형성할 수 있다. 이에 따라, 상기 가이드 개구부(125)를 채우는 상기 이중 블록 중합체막(140)의 두께는 상기 몰드층(120)의 상부면 상에 형성된 상기 이중 블록 중합체막(140)의 두께에 비하여 두껍다. 상기 몰드층(120)의 상부면 상에 형성된 상기 이중 블록 중합체막(140)의 두께는 상기 몰드층(120)의 두께에 비하여 얇은 것이 바람직하다.
상기 이중 블록 중합체막(140)을 형성하기 전에, 상기 가이드 개구부(125)를 갖는 기판(100) 상에 표면 중합체막(130)을 형성할 수 있다. 상기 표면 중합체막(130)은 상기 제1 단량체와 상기 제2 단량체가 무작위로 배열 및 결합된 중합체로 형성하는 것이 바람직하다. 상기 표면 중합체막(130)은 상기 이중 블록 중합체막(140)과 상기 기판(100)간의 접착력을 향상시킨다. 즉, 상기 표면 중합체막(130)은 상기 제1 및 제2 단량체들이 무작위로 배열 및 결합됨으로써, 상기 기판(100)의 몰드층(120) 및 제1 층간 절연막(110)과의 접촉력이 향상된다. 또한, 상기 표면 중합체막(130)은 상기 이중 블록 중합체막(140)과의 접착력도 좋다. 이로써, 상기 표 면 중합체막(130)은 상기 이중 블록 중합체막(140) 및 상기 기판(100)간의 접착력을 향상시킬 수 있다. 상기 표면 중합체막(130)은 상기 이중 블록 중합체막(140)에 비하여 매우 얇게 형성하는 것이 바람직하다. 상기 표면 중합체막(130)은 스핀 코팅 방식으로 형성할 수 있다. 이에 따라, 상기 몰드층(120)의 상부면 상에 형성된 표면 중합체막(130)은 상기 가이드 개구부(125)내에 형성된 표면 중합체막(130)에 비하여 얇게 형성될 수 있다. 이와는 다르게, 상기 표면 중합체막(130)은 디핑법(dipping method)법 또는 증발법(evaporation method)으로 형성할 수도 있다. 이 경우에, 상기 표면 중합체막(130)은 상기 기판(100) 상에 실질적으로 콘포말(conformal)하게 형성될 수 있다. 상기 표면 중합체막(130)을 상기 증발법으로 형성하는 경우에, 고체상태의 폴리머를 열 또는 e-beam으로 증발시킬 수 있다. 상기 이중 블록 중합체막(140)의 상기 기판(100)에 대한 접착력이 우수한 경우에 상기 표면 중합체막(130)은 생략될 수 있다.
상기 이중 블록 중합체막(140)에 어닐링 공정(annealing process)을 수행한다(S210). 상기 어닐링 공정으로 인하여, 상기 이중 블록 중합체막(140)내 상기 제1 중합체 블록들이 서로 결합되어 제1 상(first phase)을 이루고, 또한, 상기 이중 블록 중합체막(140)내에 제2 중합체 블록들이 서로 결합되어 제2 상(second phase)을 이룬다. 즉, 상기 어닐링 공정으로 상기 이중 블록 중합체막(140)을 상기 제1 상 및 상기 제2 상으로 분리한다. 물론, 상기 제1 상은 상기 제1 중합체로 이루어지며, 상기 제2 상은 상기 제2 중합체로 이루어진다. 상기 어닐링 공정은 약 100℃ 내지 약 300℃에서 수행할 수 있다. 이와는 달리, 상기 어닐링 공정은 다른 온도에 서 수행할 수도 있다. 상기 어닐링된 이중 블록 중합체막(140)의 제1 상은 상기 가이드 개구부(125)의 측벽에 인접한 부위에 위치할 수 있다. 또한, 상기 어닐링된 이중 블록 중합체막(140)의 제2 상은 상기 가이드 개구부(125)의 중앙부에 위치할 수 있다.
상기 어닐링된 이중 블록 중합체막(140)의 전면에 광을 조사할 수 있다(S220). 상기 제1 중합체의 상기 광에 대한 반응감도 및 상기 제2 중합체의 상기 광에 대한 반응감도는 서로 다를 수 있다. 상기 광은 자외선일 수 있다.
이어서, 상기 기판(100)에 현상액을 사용하여 현상 공정을 수행한다. 이때, 상기 제1 중합체의 상기 현상액에 대한 용해도는 상기 제2 중합체의 상기 현상액에 대한 용해도에 비하여 낮은 것이 바람직하다. 이에 따라, 상기 가이드 개구부(125)의 측벽에 중합체 스페이서(140a)가 형성된다. 상기 현상 공정에 의하여 상기 이중 블록 중합체막(140)의 제2 상이 제거된다. 따라서, 상기 중합체 스페이서(140a)는 상기 제1 상, 즉, 상기 제1 중합체로 형성된다.
상기 현상액은 아세트산(acetic acid), 케톤(ketone)을 포함하는 용액, 알코올(alcohol)을 포함하는 용액 및 알데히드(aldehyde)를 포함하는 용액 중에서 선택된 어느 하나를 사용하는 것이 바람직하다. 예컨대, 상기 현상액에 의해 용해도가 다른 제1 및 제2 중합체들을 갖는 상기 이중 블록 중합체막(140)은 polystyrene-polymethylmethacrylate가 있다. 이때, polystyrene은 상기 제1 중합체에 해당하고, PMMA는 상기 제2 중합체에 해당한다. 이와는 다르게, 상기 이중 블록 중합체막(140)은 polybutadiene-polybutylmethacrylate, polybutadiene- polydimethylsiloxane, polybutadiene-polymethylmethacrylate, polybutadiene-polyvinylpyridine, polyisoprene-polymethylmethacrylate, polyisoprene-polyvinylpyridine, polybutylacrylate-polymethylmethacrylate, polybutylacrylate-polyvinylpyridine, polyhexylacrylate-polyvinylpyridine, polyisobutylene-polybutylmethacrylate, polyisobutylene-polydimethoxysiloxane, polyisobutylene-polymethylmethacrylate, polyisobutylene-polyvinylpyridine, polybutylmethacrylate-polybutylacrylate, polybutylmethacrylate-polyvinylpyridine, polyethylene-polymethylmethacrylate, polymethylmethacrylate-polybutylacrylate, polymethylmethacrylate-polybutylmethacrylate, polystyrene-polybutadiene, polystyrene-polybutylacrylate, polystyrene-polybutylmethacrylate, polystyrene-polybutylstyrene, polystyrene-polydimethoxysiloxane, polystyrene-polyisoprene, polystyrene-polyvinylpyridine, polyethylene-polyvinylpyridine, polyvinylpyridine-polymethylmethacrylate, polyethyleneoxide-polyisoprene, polyethyleneoxide-polybutadiene, polyethyleneoxide-polystyrene 및 polyethyleneoxide-polymethylmethacrylate 중에서 선택된 하나로 형성할 수 있다.
상기 광 조사(S220)로 인하여 상기 제2 상의 상기 현상액에 대한 용해도가 더욱 향상되고, 상기 제1 상의 상기 현상액에 대한 용해도가 더욱 감소될 수 있다. 구체적으로, 상기 제1 상의 상기 광에 대한 반응감도가 상기 제2 상의 상기 광에 대한 반응감도에 비하여 낮을 수 있다. 이 경우에, 상기 광은 상기 제2 상을 이루 는 상기 제2 중합체의 결합력을 감소시키는 것이 바람직하다. 이와는 다르게, 상기 제1 상의 상기 광에 대한 반응감도가 상기 제2 상의 상기 광에 대한 반응감도에 비하여 높을 수 있다. 이 경우에, 상기 광은 상기 제1 상을 이루는 상기 제1 중합체의 결합력을 향상시키는 것이 바람직하다. 상기 광 조사(S220)는 생략될 수도 있다.
상기 가이드 개구부(125)내에는 상기 중합체 스페이서(140a)로 둘러싸인 포어(145, pore)가 형성된다. 상기 어닐링(S210), 상기 광조사(S220) 및 상기 현상 공정(S230)을 수행하여 상기 포어(145)를 형성하기 위하여, 상기 이중 블록 중합체막(140)은 소정의 두께를 갖는 것이 바람직하다. 예컨대, 상기 이중 블록 중합체막(140)은 실질적으로 5nm 내지 100nm의 두께를 갖는 것이 바람직하다. 즉, 상기 가이드 개구부(125)의 깊이(즉, 상기 몰드층(120)의 두께)를 실질적으로 5nm 내지 100nm로 조절함으로써, 상기 이중 블록 중합체막(140)의 두께를 상기 포어(145)가 형성되는 두께로 조절할 수 있다.
상기 몰드층(120)의 상부면 상에 형성된 상기 이중 블록 중합체막(140)은 상기 가이드 개구부(125)를 채우는 상기 이중 블록 중합체막(140)에 비하여 매우 얇게 형성된다. 이로써, 상기 몰드층(120)의 상부면 상에 위치한 상기 이중 블록 중합체막(140)은 상기 어닐링(S210), 광조사(S220) 및 현상 공정(S230)에 의하여 제거될 수 있다. 이와는 다르게, 상기 어닐링(S210), 광조사(S220) 및 현상 공정(S230) 후에, 상기 몰드층(120)의 상부면 상에 상기 이중 블록 중합체막(140)의 제1 중합체로 형성된 잔여층이 존재할 수도 있다.
상술한 바와 같이, 상기 표면 중합체막(130)이 형성된 경우에, 상기 포어(145)를 형성한 후에 상기 중합체 스페이서(140a)와 상기 가이드 개구부(125)의 내측벽 사이에 제1 잔여 패턴(130')이 형성될 수 있다. 상기 제1 잔여 패턴(130')은 중합체 스페이서(140a)와 상기 제1 층간 절연막(110) 사이에도 개재될 수 있다. 또한, 상기 포어(145)의 바닥면에 제2 잔여 패턴(130")이 존재할 수 있다. 상기 표면 중합체막(130)은 매우 얇게 형성되고, 상기 제1 및 제2 단량체들이 무작위로 배열된 중합체로 형성되기 때문에, 상기 어닐링(S210), 광조사(S220) 및 현상 공정(S230)에 의하여 상기 제2 잔여 패턴(130")은 제거될 수 있다. 이와는 다르게, 상기 제2 잔여 패턴(130")은 상기 중합체 스페이서(140a)를 마스크로 사용하여 식각 공정으로 제거할 수도 있다. 따라서, 상기 포어(145)는 상기 가이드 개구부(125)내의 상기 제1 층간 절연막(110)의 일부를 노출시킨다. 상기 단계들(S210,S220,S230)후에, 상기 몰드층(120)의 상부면 상에 형성된 표면 중합체막(130)은 제거되거나 그것의 일부가 잔존될 수 있다.
한편, 상기 이중 블록 중합체막(140)의 전체 조성에서 상기 제2 중합체는 20 중량 % 내지 70 중량% 인 것이 바람직하다. 상기 이중 블록 중합체막(140)에서 상대적으로 상기 광에 민감한 상기 제2 중합체의 비율에 따라, 상기 포어(145)의 형태가 달라질 수 있다. 이를 도 9a 및 도 9b를 참조하여 구체적으로 설명한다.
도 9a는 본 발명의 실시예에 따른 포어의 일 형태를 나타내는 평면도이고, 도 9b는 본 발명의 실시예에 따른 포어의 다른 형태를 나타내는 평면도이다.
도 3, 도 9a 및 도 9b를 참조하면, 상기 이중 블록 중합체막(140)내에서 상 기 제2 중합체의 비율이 약 약 30 중량% 전후(ex, 약 20 중량% 내지 40 중량%)인 경우에, 도 9a에 도시된 바와 같이 포어(145)는 평면적으로 원형태 또는 타원 형태로 형성될 수 있다.
이와는 다르게, 상기 이중 블록 중합체막(140)에서 상기 제2 중합체의 비율이 약 55 중량% 전후(ex, 약 45 중량% 내지 70%)인 경우에, 도 9b에 도시된 바와 같이, 포어(145')는 평면적으로 장방형의 형태로 형성될 수 있다.
상기 이중 블록 중합체막(140)내에서 상기 현상 공정에 의하여 제거되는 상기 제2 중합체의 비율에 따라 상기 중합체 스페이서(140a)로 둘러싸이는 포어의 형태가 달라질 수 있다. 구체적으로, 상기 제2 중합체의 비율이 증가함에 따라, 상기 어닐링된 이중 블록 중합체막(140)의 제2 부분이 상기 가이드 개구부(125)내의 중앙부에서 일방향으로 연장된다. 이로써, 도 9b에 개시된 형태의 포어(145')가 형성될 수 있다.
계속해서, 상기 포어(145)를 형성한 후에 수행되는 공정들을 도 3 및 도 4를 참조하여 설명한다.
도 3 및 도 4를 참조하면, 상기 중합체 스페이서(140a)를 식각 마스크로 사용하여 상기 포어(145)에 노출된 제1 층간 절연막(150)을 식각하여 히터 개구부(150)를 형성한다. 상기 히터 개구부(150)는 상기 기판(100)의 일부를 노출시킨다. 상기 히터 개구부(150)는 상기 기판(100)에 포함된 도전체르를 노출시키는 것이 바람직하다.
상술한 바와 같이, 상기 가이드 개구부(125)를 포토리소그라피 공정이 정의 할 수 있는 최소 선폭으로 형성하고, 상기 가이드 개구부(125)에 상기 중합체 스페이서(140a)를 형성하여 상기 포어(145)를 정의한다. 이에 따라, 상기 포어(145)의 폭은 포토리소그라피 공정이 정의할 수 있는 최소선폭에 비하여 월등히 작다. 그 결과, 상기 히터 개구부(150)의 폭도 포토리소그라피 공정이 정의할 수 있는 최소 선폭에 비하여 작게 형성된다. 상기 히터 개구부(150)의 최소 직경은 1 nm 내지 40 nm를 갖도록 형성할 수 있다.
도 5를 참조하면, 상기 중합체 스페이서(140a)를 제거한다. 상기 중합체 스페이서(140a) 아래에 상기 제1 잔여 패턴(130')이 존재하는 경우에, 상기 제1 잔여 패턴(130')은 상기 중합체 스페이서(140a)와 함께 제거될 수 있다. 또한, 상기 몰드층(120)의 상부면 상에 상술한 잔여층들이 존재하는 경우, 상기 잔여층들도 상기 중합체 스페이서(140a)와 함께 제거될 수 있다. 이에 따라, 상기 가이드 개구부(125) 및 히터 개구부(150)가 노출된다.
이어서, 적어도 상기 히터 개구부(150)의 적어도 일부를 채우는 히터 도전막(160)을 상기 기판(100) 전면 상에 형성한다. 상기 히터 도전막(160)은 도시된 바와 같이 상기 히터 개구부(150)를 채울수 있다. 이와는 다르게, 상기 히터 도전막(160)을 형성한 후에, 상기 히터 도전막(160) 상에 희생 절연막을 형성할 수 있다. 이 경우에, 상기 히터 개구부(150)내에는 상기 히터 도전막(160) 및 희생 절연막이 차례로 형성된다.
상기 히터 도전막(160)은 도전성 질화금속(ex, TiN, TaN, WN, MoN, NbN, TiSiN, TiAlN, TiBN, ZrSiN, WSiN, WBN, ZrAlN, MoSiN, MoAlN, TaSiN, TaAlN등), 도전성 질화산화금속(ex, TiON, TiAlON, WON, TaON등), 단일금속(ex, Ti, Ta, Zr, Hf, Mo, Al, W, Cu등), 복합금속(ex, TiAl, Al-Cu, Al-Cu-Si, TiW등), 도전성 금속실리사이드(ex, WSi등) 및 탄소 중에서 선택된 적어도 하나로 형성할 수 있다.
도 6을 참조하면, 상기 히터 도전막(160) 및 몰드층(120)을 상기 제1 층간 절연막(110)이 노출될때까지 평탄화시킨다. 이에 따라, 상기 히터 개구부(150)를 내에 히터 전극(160a)이 형성된다. 상기 히터 도전막(160)이 상기 히터 개구부(150)를 채우는 경우에, 상기 히터 전극(160a)은 상기 히터 개구부(150)를 채우는 필라(pillar) 형태로 형성될 수 있다. 이와는 다르게, 상기 히터 도전막(160) 및 희생 절연막이 상기 히터 개구부(150)를 차례로 채우는 경우에, 상기 히터 전극(160a)은 상기 히터 개구부(150)의 측벽 및 개구부를 따라 연장된 실린더(cylinder) 형태로 형성될 수 있다.
상기 히터 전극(160a)은 상기 히터 개구부(150)에 기인하여 상기 히터 전극(160a)의 폭은 포토리소그라피 공정이 정의할 수 있는 최소선폭에 비하여 작게 형성된다.
도 7을 참조하면, 필라 형태 또는 실린더 형태인 상기 히터 전극(160a)을 갖는 기판(100) 상에 상변화 물질막 및 캐핑 도전막을 차례로 형성하고, 상기 캐핑 도전막 및 상변화 물질막을 연속적으로 패터닝하여 차례로 적층된 상변화 물질 패턴(170) 및 캐핑 전극(175)을 형성한다. 상기 상변화 물질 패턴(170)은 상기 히터 전극(160a)의 상부면을 덮으며, 또한, 상기 히터 전극(160a)의 상부면과 접촉한다.
상술한 바와 같이, 상기 히터 전극(160a)은 포토리소그라피 공정의 정의할 수 있는 최소선폭에 비하여 작은 폭을 갖는다. 이에 따라, 상기 히터 전극(160a)의 저항이 증가된다. 그 결과, 상기 상변화 물질 패턴(170)의 상태를 변환시키기 위하여, 상기 히터 전극(160a)을 흐르는 전류량을 최소화시킬 수 있다. 이로써, 상변화 기억 소자의 소비전력을 최소화시킬 수 있다. 또한, 상기 전류량이 최소화됨으로써, 상기 전류량을 제어하는 단일 구성 요소들(ex, 단위 셀의 스위칭 소자 또는 주변회로의 모스 트랜지스터등)이 차지하는 평면적을 감소시킬 수 있다. 이로써, 고도로 고집적화된 상변화 기억 소자를 구현할 수 있다.
상기 상변화 물질 패턴(170)은 칼코게나이드(chalcogenide) 원소인 텔루리움(Te) 및 셀레니움(Se) 중 선택된 적어도 하나를 함유하는 물질막으로 이루어지는 것이 바람직하다. 예컨대, 상기 상변화 물질 패턴(170)은 Ge-Sb-Te, As-Sb-Te, As-Ge-Sb-Te, Sn-Sb-Te, Ag-In-Sb-Te, In-Sb-Te, 5A족 원소-Sb-Te, 6A족 원소-Sb-Te, 5A족 원소-Sb-Se, 6A족 원소-Sb-Se, Ge-Sb, In-Sb, Ga-Sb 및 doped Ge-Sb-Te 등으로 형성할 수 있다. 상기 doped Ge-Sb-Te는 C, N, B, Bi, Si, P, Al, Dy 또는 Ti 등으로 도핑될 수 있다. 상기 캐핑 전극(175)은 도전성 질화금속(ex, TiN, TaN, WN, MoN, NbN, TiSiN, TiAlN, TiBN, ZrSiN, WSiN, WBN, ZrAlN, MoSiN, MoAlN, TaSiN, TaAlN등), 도전성 질화산화금속(ex, TiON, TiAlON, WON, TaON등), 단일금속(ex, Ti, Ta, Zr, Hf, Mo, Al, W, Cu등), 복합금속(ex, TiAl, Al-Cu, Al-Cu-Si, TiW등) 및 도전성 금속실리사이드(ex, WSi등)중에서 선택된 적어도 하나로 형성할 수 있다.
이어서, 상기 기판(100) 전면을 덮는 제2 층간 절연막(180)을 형성한다. 상 기 제2 층간 절연막(180)은 산화막으로 형성할 수 있다. 상기 제2 층간 절연막(180)을 패터닝하여 상기 캐핑 전극(175)을 노출시키는 비트라인 개구부(185)를 형성한다. 상기 비트라인 개구부(185)는 포토리소그라피 공정을 포함하는 패터닝 공정으로 형성한다. 이로써, 상기 비트라인 개구부(185)는 상기 히터 개구부(160)에 비하여 넓은 폭을 가질 수 있다.
상기 비트라인 개구부(185)를 채우는 비트라인 플러그(190)를 형성하고, 상기 제2 층간 절연막(180) 상에 상기 비트라인 플러그(190)와 접속하는 비트 라인(195)을 형성한다. 상기 비트라인 플러그(190)는 도전물질로 형성한다. 예컨대, 상기 비트라인 플러그(190)는 도전성 질화금속, 금속실리사이드, 텅스텐, 알루미늄 또는 구리등에서 선택된 적어도 하나를 포함할 수 있다. 상기 비트 라인(195)도 도전 물질로 형성한다. 예컨대, 상기 비트 라인(195)은 텅스텐, 알루미늄 또는 구리등을 포함할 수 있다. 상기 비트라인 플러그(190)가 생략되고, 상기 비트 라인(195)이 아래로 연장되어 상기 비트라인 개구부(185)를 채울수도 있다.
상술한 바와 같이, 본 발명에 따르면, 이중 블록 중합체막의 특성을 이용하여 가이드 개구부의 측벽에 중합체 스페이서를 형성하고, 상기 중합체 스페이서로 둘러싸인 포어에 노출된 층간 절연막을 식각하여 히터 개구부를 형성한다. 이로써, 상기 히터 개구부는 포토리소그라피 공정이 정의할 수 있는 최소 선폭에 비하여 작게 형성할 수 있다. 즉, 상기 히터 개구부내에 형성된 히터 전극의 폭이 최소화된다.
결과적으로, 상기 히터 전극의 저항이 증가됨으로써, 상변화 물질 패턴의 상태를 변환시키기 위하여 상기 히터 전극을 흐르는 전류량을 최소화시킬 수 있다. 그 결과, 상변화 기억 소자의 소비전력을 최소화할 수 있으며, 또한, 상기 상변화 기억 소자를 고집적화시킬 수 있다.

Claims (17)

  1. 기판 상에 층간 절연막 및 몰드층을 차례로 형성하는 단계;
    상기 몰드층을 관통하는 가이드 개구부를 형성하는 단계;
    상기 가이드 개구부를 채우되. 제1 중합체로 이루어진 복수의 제1 중합체 블록 및 제2 중합체로 이루어진 복수의 제2 중합체 블록을 포함하는 이중 블록 중합체막을 상기 기판 상에 형성하는 단계;
    상기 제1 중합체 블록들이 결합된 제1 상 및 상기 제2 중합체 블록들이 결합된 제2 상으로 분리하는 단계;
    상기 제2 상을 제거하여 상기 가이드 개구부의 측벽에 중합체 스페이서를 형성하는 단계; 및
    상기 중합체 스페이서로 둘러싸인 포어(pore)에 노출된 상기 층간 절연막을 식각하여 히터 개구부를 형성하는 단계를 포함하는 상변화 기억 소자의 형성 방법.
  2. 제 1 항에 있어서,
    상기 중합체 스페이서를 제거하는 단계;
    상기 히터 개구부의 적어도 일부를 채우는 히터 도전막을 기판 상에 형성하는 단계;
    상기 히터 도전막 및 상기 몰드층을 상기 층간 절연막이 노출될때까지 평탄화시키어 상기 히터 개구부내에 히터 전극을 형성하는 단계; 및
    상기 층간 절연막 상에 차례로 적층된 상변화 물질 패턴 및 캐핑 전극을 형성하는 단계를 더 포함하되, 상기 상변화 물질 패턴은 상기 히터 전극과 접촉하는 상변화 기억 소자의 형성 방법.
  3. 제 2 항에 있어서,
    상기 히터 전극은 필라 형태(pillar-shaped) 또는 실린더 형태(cylinder-shaped)로 형성하는 상변화 기억 소자의 형성 방법.
  4. 제 1 항에 있어서,
    상기 제1 상 및 상기 제2 상은 상기 이중 블록 중합체막을 어닐링하여 분리하는 상변화 기억 소자의 형성 방법.
  5. 제 1 항에 있어서,
    상기 제2 상을 제거하는 단계는,
    상기 기판에 현상액을 사용하는 현상 공정을 수행하는 단계를 포함하되, 상기 제1 중합체의 상기 현상액에 대한 용해도는 상기 제2 중합체의 상기 현상액에 대한 용해도에 비하여 낮은 상변화 기억 소자의 형성 방법.
  6. 제 5 항에 있어서,
    상기 현상 공정을 수행하기 전에,
    상기 제1 상 및 제2 상으로 분리된 상기 이중 블록 중합체막에 광을 조사하는 단계를 더 포함하되, 상기 제1 중합체의 상기 광에 대한 반응감도와 상기 제2 중합체의 상기 광에 대한 반응감도가 서로 다른 상변화 기억 소자의 형성 방법.
  7. 제 6 항에 있어서,
    상기 광은 자외선인 상변화 기억 소자의 형성 방법.
  8. 제 5 항에 있어서,
    상기 현상액은 아세트산(acetic acid), 케톤(ketone)을 포함하는 용액, 알코올(alcohol)을 포함하는 용액 및 알데히드(aldehyde)를 포함하는 용액 중에서 선택된 어느 하나인 상변화 기억 소자의 형성 방법.
  9. 제 5 항에 있어서,
    상기 이중 블록 중합체막은 polystyrene-polymethylmethacrylate, polybutadiene-polybutylmethacrylate, polybutadiene-polydimethylsiloxane, polybutadiene-polymethylmethacrylate, polybutadiene-polyvinylpyridine, polyisoprene-polymethylmethacrylate, polyisoprene-polyvinylpyridine, polybutylacrylate-polymethylmethacrylate, polybutylacrylate-polyvinylpyridine, polyhexylacrylate-polyvinylpyridine, polyisobutylene-polybutylmethacrylate, polyisobutylene-polydimethoxysiloxane, polyisobutylene-polymethylmethacrylate, polyisobutylene-polyvinylpyridine, polybutylmethacrylate-polybutylacrylate, polybutylmethacrylate-polyvinylpyridine, polyethylene-polymethylmethacrylate, polymethylmethacrylate-polybutylacrylate, polymethylmethacrylate-polybutylmethacrylate, polystyrene-polybutadiene, polystyrene-polybutylacrylate, polystyrene-polybutylmethacrylate, polystyrene-polybutylstyrene, polystyrene-polydimethoxysiloxane, polystyrene-polyisoprene, polystyrene-polyvinylpyridine, polyethylene-polyvinylpyridine, polyvinylpyridine-polymethylmethacrylate, polyethyleneoxide-polyisoprene, polyethyleneoxide-polybutadiene, polyethyleneoxide-polystyrene 및 polyethyleneoxide-polymethylmethacrylate 중에서 선택된 어느 하나로 형성하는 상변화 기억 소자의 형성 방법.
  10. 제 1 항에 있어서,
    상기 이중 블록 중합체막을 형성하기 전에,
    상기 가이드 개구부를 갖는 기판 상에 표면 중합체막을 형성하는 단계를 더 포함하는 상변화 기억 소자의 형성 방법.
  11. 제 10 항에 있어서,
    상기 표면 중합체막은 상기 제1 중합체를 이루는 단량체 및 상기 제2 중합체 를 이루는 단량체가 무작위(random)로 배열된 중합체로 형성하는 상변화 기억 소자의 형성 방법.
  12. 제 10 항에 있어서,
    상기 표면 중합체막은 스핀 코팅 방식(spin coating method), 디핑법(dipping method) 및 증발법(evaporation method) 중에서 어느 하나로 형성하는 상변화 기억 소자의 형성 방법.
  13. 제 1 항에 있어서,
    상기 이중 블럭 중합체막의 전체 조성에서 상기 제2 중합체는 20 중량 % 내지 70 중량% 인 상변화 기억 소자의 형성 방법.
  14. 제 1 항에 있어서,
    상기 이중 블록 중합체막은 스핀 코팅 방식으로 형성하는 상변화 기억 소자의 형성 방법.
  15. 제 1 항에 있어서,
    상기 몰드층의 두께는 5 nm 내지 100 nm인 상변화 기억 소자의 형성 방법.
  16. 제 1 항에 있어서,
    상기 복수의 제1 중합체 블록의 크기들 및 상기 복수의 제2 중합체 블록의 크기들은 무작위인 상변화 기억 소자의 형성 방법.
  17. 제 1 항에 있어서,
    상기 포어는 평면적으로 원형, 타원형 및 장방형 중에 어느 하나로 형성되는 상변화 기억 소자의 형성 방법.
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