KR100546406B1 - 상변화 메모리 소자 제조 방법 - Google Patents

상변화 메모리 소자 제조 방법 Download PDF

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Abstract

상변화 메모리 소자 제조 방법을 제시한다. 본 발명에 따른 방법은, 반도체 기판 상에 형성된 절연층을 관통하는 관통홀 측벽에 서로 다른 절연층들을 포함하는 스페이서(spacer)를 형성하고, 바람직하게 티타늄 질화물층으로 스페이서 사이의 갭(gap)을 채우는 하부 전극을 형성한 후, 황산(H2SO4), 암모늄요오드산염(NH4IO3) 및 물을 포함하는 식각액을 이용하는 습식 식각으로 하부 전극 표면을 선택적으로 식각하여 스페이서의 측벽이 노출되는 리세스(recess) 홈을 형성한다. 리세스 홈을 메워 스페이서로 둘러싸인 감금 부분(confined part)을 가지는 상변화 메모리층을 형성하고, 상부 전극을 형성하여 상변화 메모리 소자를 형성한다.
상변화 메모리 소자, PRAM, confined 구조, TiN 식각, 줄 히팅

Description

상변화 메모리 소자 제조 방법{Method for manufacturing phase-change memory element}
도 1 내지 도 10은 본 발명의 실시예에 따른 상변화 메모리 소자 제조 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다.
도 11은 본 발명의 실시예에 따른 상변화 메모리 소자가 메모리 셀(memory cell)로 적층된 형상을 개략적으로 도시한 단면도이다.
본 발명은 메모리 소자에 관한 것으로, 특히, 상변화에 따른 저항 변화 특성을 이용한 상변화 메모리 소자(phase change memory element) 제조 방법에 관한 것이다.
상변화 메모리 소자는 특정 상변화 재료의 결정상(crystalline phase)과 비결정상(amorphous phase)의 전기적인 전도성 또는 저항 차이를 이용하여 정보를 저장하는 메모리 소자를 의미한다. 이러한 상변화 메모리 소자는, 어드레싱(addressing) 및 읽기/쓰기(read/write) 구동을 위해 반도체 기판 상에 구성되는 트랜지스터(transistor) 소자 등에 전기적으로 연결되는 형태로 메모리 셀(cell)을 구성하게 된다. 이때, 메모리층의 상변화에 따른 전도성 차이를 이용하여 정보가 저장되므로, 상변화 영역을 포함하여 구성되는 상변화 메모리 소자(element) 부분에 실질적으로 데이터가 저장되게 된다.
상변화 메모리 셀의 동작은 트랜지스터 등을 통해 흐르는 전류가 상변화 영역을 전기적으로 가열하고, 이를 통해 상변화 물질의 구조가 결정상과 비결정상으로 가역적으로 변환되어 정보가 저장되고, 저장된 정보는 상변화 영역에 상대적으로 낮은 전류를 흘려 상변화 물질의 저항을 측정하여 판독하는 것으로 이루어질 수 있다.
지금까지의 상변화 메모리 소자의 구현에 있어서 가장 큰 기술적인 문제는 쓰기 동작, 특히, 결정상을 비결정상으로 변화시키는 리셋(reset) 동작이 상변화 재료의 융점 이상의 가열을 필요로 하기 때문에, 동작에 필요한 전력 소모가 지나치게 크다는 점이다. 이러한 문제는 상변화 메모리 소자를 구동하는 트랜지스터 소자의 크기가 작아질수록 트랜지스터 소자를 통해 상변화 메모리 소자에 전달되어질 수 있는 전력의 크기가 작아진다는 점과 결부되어, 전체 상변화 메모리 셀 장치의 집적화를 제약하고 있는 가장 심각한 문제이다.
상변화 메모리 소자의 저 전력 구동이 가능하기 위해서는 실질적으로 상변이될 상변화 영역의 부피를 최소한으로 줄여야 하며, 또한 이러한 상변화 영역이 주위로부터 열적 절연되는 상태를 개선하여야 한다. 이러한 관점에서 상변화 소자의 저 전력 구동을 위한 여러 가지 소자 구조가 제안되고 있으나, 실제 상변화 메모리 소자를 포함하여 구성되는 셀 장치를 형성하는 데에는 많은 반도체 공정 상의 제약 이 도출되고 있다. 특히, 상변화 메모리 셀 장치가 고집적화됨에 따라, 패턴 형성을 위한 사진 식각 공정의 한계 및 패턴 형성 시 발생되는 식각 선택비 문제에 의한 공정 상의 많은 제약이 보고되고 있다.
본 발명이 이루고자 하는 기술적 과제는, 저 전력 구동이 가능한 상변화 메모리 소자를 제조하는 방법을 제공하는 데 있다.
상기의 기술적 과제들을 달성하기 위한 본 발명의 일 관점은, 반도체 기판 상에 절연층을 형성하는 단계, 상기 절연층을 관통하는 관통홀을 형성하는 단계, 상기 관통홀을 채우는 하부 전극을 형성하는 단계, 상기 절연층에 대해 상기 하부 전극 표면을 선택적으로 식각하여 상기 절연층의 측벽이 노출되는 리세스(recess) 홈을 형성하는 단계, 상기 리세스 홈을 메워 상기 절연층으로 둘러싸인 감금 부분(confined part)을 가지는 상변화 메모리층을 상기 하부 전극 상에 형성하는 단계, 및 상기 상변화 메모리층 상에 상부 전극을 형성하는 단계를 포함하여 구성되는 상변화 메모리 소자 제조 방법을 제시한다.
상기 상변화 메모리 소자 제조 방법은, 상기 하부 전극을 형성하기 이전에 상기 하부 전극의 직경을 상기 관통홀의 직경보다 작게 유도하기 위해 상기 관통홀의 측벽에 스페이서(spacer)를 형성하는 단계를 더 포함하여 구성될 수 있다.
또는, 반도체 기판 상에 절연층을 형성하는 단계, 상기 절연층을 관통하는 관통홀을 형성하는 단계, 티타늄을 포함하는 합금으로 상기 관통홀을 채우는 하부 전극을 형성하는 단계, 황산(H2SO4), 암모늄요오드산염(NH4IO3 ) 및 물을 포함하는 식각액을 이용하는 습식 식각으로 상기 절연층에 대해 상기 하부 전극 표면을 선택적으로 식각하여 상기 절연층의 측벽이 노출되는 리세스(recess) 홈을 형성하는 단계, 상기 리세스 홈을 메워 상기 절연층으로 둘러싸인 감금 부분(confined part)을 가지는 상변화 메모리층을 상기 하부 전극 상에 형성하는 단계, 및 상기 상변화 메모리층 상에 상부 전극을 형성하는 단계를 포함하여 구성되는 상변화 메모리 소자 제조 방법을 제시한다.
또는, 반도체 기판 상에 절연층을 형성하는 단계, 상기 절연층을 관통하는 관통홀을 형성하는 단계, 상기 관통홀 측벽에 서로 다른 절연층들을 포함하는 스페이서를 형성하는 단계. 티타늄을 포함하는 합금으로 상기 관통홀 내의 상기 스페이서 사이의 갭(gap)을 채우는 하부 전극을 형성하는 단계, 황산(H2SO4), 암모늄요오드산염(NH4IO3) 및 물을 포함하는 식각액을 이용하는 습식 식각으로 상기 절연층에 대해 상기 하부 전극 표면을 선택적으로 식각하여 상기 스페이서의 측벽이 노출되는 리세스(recess) 홈을 형성하는 단계, 상기 리세스 홈을 메워 상기 스페이서로 둘러싸인 감금 부분(confined part)을 가지는 상변화 메모리층을 상기 하부 전극 상에 형성하는 단계, 및 상기 상변화 메모리층 상에 상부 전극을 형성하는 단계를 포함하여 구성되는 상변화 메모리 소자 제조 방법을 제시한다.
또는, 반도체 기판 상에 워드 라인(word line)을 포함하는 트랜지스터 소자를 형성하는 단계, 상기 트랜지스터를 덮는 제1절연층을 형성하는 단계, 상기 제1 절연층을 관통하여 상기 트랜지스터 소자에 각기 전기적으로 연결되는 두 제1연결 콘택체들을 형성하는 단계, 상기 제1연결 콘택체들을 덮는 제2절연층을 형성하는 단계, 상기 제2절연층 관통하여 어느 하나의 상기 제1연결 콘택체에 연결되고 길게 연장되는 비트 라인(bit line) 및 상기 다른 제1연결 콘택체에 연결되는 제2연결 콘택체를 형성하는 단계, 상기 제2연결 콘택체 및 상기 비트 라인을 덮는 제3절연층을 형성하는 단계, 상기 제3절연층을 관통하는 상기 제2연결 콘택체의 상측 표면을 노출하는 관통홀을 형성하는 단계, 상기 관통홀 측벽에 서로 다른 절연층들을 포함하는 스페이서를 형성하는 단계, 티타늄을 포함하는 합금으로 상기 관통홀 내의 상기 스페이서 사이의 갭(gap)을 채우는 하부 전극을 형성하는 단계, 황산(H2SO4), 암모늄요오드산염(NH4IO3) 및 물을 포함하는 식각액을 이용하는 습식 식각으로 상기 절연층에 대해 상기 하부 전극 표면을 선택적으로 식각하여 상기 스페이서의 측벽이 노출되는 리세스(recess) 홈을 형성하는 단계, 상기 리세스 홈을 메워 상기 스페이서로 둘러싸인 감금 부분(confined part)을 가지는 상변화 메모리층을 상기 하부 전극 상에 형성하는 단계, 및 상기 상변화 메모리층 상에 상부 전극을 형성하는 단계를 포함하여 구성되는 상변화 메모리 소자 제조 방법을 제시한다.
상기 비트 라인, 상기 제1연결 콘택체 또는 상기 제2연결 콘택체는 텅스텐층을 포함하여 형성될 수 있다.
상기 스페이서는 상기 관통홀의 측벽을 적어도 덮되 상기 관통홀의 측벽 하 단부를 덮는 부분의 폭이 상기 관통홀의 측벽 상단부를 덮는 부분에 비해 상대적으로 크도록 제1스페이서층을 증착하는 단계, 상기 제1스페이서층에 비해 상대적으로 단차 도포성이 열악해 상기 관통홀의 측벽 상단부를 덮는 부분의 폭이 상기 관통홀의 측벽 하단부를 덮는 부분에 비해 상대적으로 크도록 제2스페이서층을 증착하는 단계, 및 상기 제2스페이서층 및 상기 제1스페이서층을 스페이서 식각하여 수직한 측벽 프로파일(profile)을 가지는 상기 스페이서를 형성하는 단계를 포함하여 형성될 수 있다.
이때, 상기 제1스페이서층은 실리콘 산질화물(SiON)층으로 형성되고 상기 제2스페이서층은 실리콘 질화물(Si3N4)층으로 형성될 수 있다.
상기 하부 전극은 상기 티타늄을 포함하는 합금으로서 티타늄 질화물(TiN)을 증착하여 형성될 수 있다.
상기 하부 전극은 상기 티타늄을 포함하는 합금으로서 티타늄 알루미늄 질화물(TiAlN)을 증착하여 형성될 수 있다.
상기 리세스 홈의 바닥을 이루는 상기 식각된 하부 전극 표면에는 상기 식각액에 의해 상기 하부 전극 표면이 산화되어 형성된 산화막이 잔류될 수 있다.
상기 습식 식각은 상기 하부 전극을 20 - 50 Å/min의 식각율로 식각하도록 수행될 수 있다.
본 발명에 따르면, 관통홀 내에 한정되게 형성된 TiN 하부 전극의 표면을 선택적으로 식각하여 리세스 홈을 형성하고, 이러한 리세스 홈을 채우는 상변화 메모 리층을 형성하여 리세스 홈에 감금된 부분(confined part)을 가지는 상변화 메모리층 구조를 구현할 수 있다. 이에 따라, 상변화 메모리 소자의 작동 시 소모 전력을 감소시킬 수 있다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안되며, 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것으로 해석되는 것이 바람직하다.
본 발명의 실시예에서는 상변화 메모리층 상 하부에 전극들을 도입하되, 하부 전극과 상변화 메모리층의 접촉 면적을 감소시키고 작동 범위를 제한시키는 구조를 제시한다. 이를 위해 절연층을 관통하는 콘택홀(contact hole)을 도입하고 이러한 콘택홀 내에 제한되게 콘택(contact) 또는 플러그(plug)와 같은 형태로 하부 전극을 형성하는 바를 제시한다. 이때, 하부 전극의 단면 직경을 보다 크게 감소시키기 위해서 스페이서(spacer)를 콘택홀 측벽에 부착하는 바를 또한 제시한다. 이때, 이러한 하부 전극의 단면 직경 감소 효과를 보다 안정적이고 크게 보장하기 위해서, 스페이서는 이중 스페이서 형태(double spacers type)로 도입된다.
또한, 하부 전극의 표면을 콘택홀 내로 리세스(recess)시켜, 하부 전극 상에 콘택홀의 상측 부위인 리세스 홈을 구현하고, 이러한 리세스 홈을 채워 하부 전극과 접촉하는 상변화 메모리층을 도입하는 바를 제시한다. 이에 따라, 상변화 메모리층과 하부 전극이 접촉하는 면적은 리세스된 하부 전극 표면적에 의존하게 된다. 이러한 접촉면에 인근하는 상변화 메모리층 부위, 즉, 콘택홀에 의해 상변화 메모리층 부위가 감금된 구조(confined structure)는, 콘택홀의 측벽을 이루는 절연층 또는 콘택홀의 측벽에 부착된 스페이서 등에 의해 둘러싸인 형태가 되어, 열적으로 이러한 스페이서 등에 의해 둘레가 단열된 상태가 된다. 이에 따라, 이러한 상변화 메모리층의 감금된 부위는, 보다 적은 전류를 하부 전극을 통해 흘려보내더라도 열적으로 효과적으로 단열된 상태이어서 효과적으로 상변화될 수 있다.
그런데, 이러한 상변화 메모리층의 감금된 구조를 구현하기 위해서는, 우선적으로 하부 전극의 표면을 선택적으로 식각하여 리세스시키는 과정이 요구된다. 이러한 하부 전극으로 바람직하게 사용되는 티타늄 합금, 예컨대, 질화 티타늄(TiN)을 선택적으로 식각하기 위해서, 산과 산화제가 혼합된 식각제, 예컨대, 황산(H2SO4)과 암모늄요오드산염(NH4IO3) 및 물(H 2O)이 혼합된 식각제를 지칭하는 SIM(Sulfuric Iodate Mixture)을 이용하는 습식 식각의 도입을 제시한다.
식각액은 약 30 중량 퍼센트(wt%) 이하의 물을 포함하고, 약 0.003 내지 10 중량 퍼센트(wt%)의 요오드 함유 산화제를 포함한다. 산 용액으로는 황산, 인산 등이 사용될 수 있으며, 요오드 함유 산화제로는 KIO3, NH3I03, LiIO 3, CaIO3, BaIO3 등의 요오드산 염(iodate)이 사용될 수 있다. 상기 식각액은 물을 더 포함할 경우, 요오드 함유 산화제로서 상기 언급한 요오드산 염들 이외에 KI, NH4I 등이 사용될 수 있다. 황산을 사용할 경우, 약 96 퍼센트 이상의 농도를 갖는 황산이 적당하다.
SIM을 이용한 습식 식각은 티타늄 합금, 특히, 질화 티타늄에 대해서는 식각 작용을 보이나, 하부 전극 주위에 도입된 절연 물질, 예컨대, 실리콘 질화물(Si3N4 ) 및 실리콘 산질화물(SiON), PE-TEOS 등과 같은 실리콘 산화물 등에 대해서는 식각 작용이 실질적으로 억제되는 효과를 구현한다.
또한, SIM을 이용한 습식 식각은 실질적으로 텅스텐층에 대해서는 패시베이션(passivation) 작용을 하여 텅스텐층을 식각하지 않는 작용을 한다. 즉, SIM의 요오드산 염은 산화제로서 텅스텐과 반응하여 그 표면에 텅스텐 삼산화막(WO3) 같은 산성 용액에서 매우 안정적인 보호막(passivation layer)을 형성하게 된다.
따라서, 티타늄 질화물층의 하부 전극을 선택적으로 식각할 때, 하부 전극 아래에 도입되는 텅스텐 도전층이 이러한 습식 식각에 이용된 식각액에 의해서 침해되어 리프트(lift)되는 부작용이 발생되는 것을 방지할 수 있다.
이와 같은 본 발명의 실시예에 따른 리세스된 하부 전극 상에 상변화층의 감금된 구조를 구현하는 바를, 바람직하게 티타늄 질화물의 하부 전극 표면을 SIM을 이용하는 습식 식각으로 리세스하는 방법을 도입하는 경우를 예로들어 상세히 설명한다.
도 1 내지 도 10은 본 발명의 실시예에 따른 상변화 메모리 소자 제조 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다. 도 11은 본 발명의 실시예에 따른 상변화 메모리 소자가 메모리 셀(memory cell)로 적층된 형상을 개략적으로 도시한 단면도이다.
도 1은 반도체 기판(100) 상에, 실질적으로 데이터(data)가 저장되는 부분인 상변화 메모리 소자 부분을 반도체 기판(100) 상과 전기적으로 연결시키는 연결 콘택 구조(310, 330)를 형성한 바를 개략적으로 보여준다.
도 1과 함께 도 11을 참조하면, 본 발명의 실시예에 따른 상변화 메모리 소자(701)는, 반도체 기판(100) 상에 워드 라인(word line:171)인 게이트(gate), 드레인/소스 영역(drain/source region:173), 비트 라인(bit line:331)을 포함하여 구성된 셀 트랜지스터 (cell transistor element:705)에 전기적으로 연결되는 구조로서 메모리 셀을 구성하게 된다.
셀 트랜지스터 소자(705)는 어드레싱 또는 메모리 동작 등을 위한 회로로서 구성되는 데, 반도체 기판(100) 상에는 이러한 셀 트랜지스터 소자(705) 등이 우선적으로 형성되게 된다. 즉, 반도체 기판(100)에 도 11에 제시된 바와 같이 소자 분리(150)를 형성하고, 드레인/소스 영역(173)을 형성하고, 게이트인 워드 라인(171)을 형성하여 셀 트랜지스터 소자(705)를 트랜지스터 제조 과정으로 우선적으로 형성한다.
이후에, 이와 같은 셀 트랜지스터 소자(705)를 덮는 제1절연층(210)을 형성한다. 제1절연층(210)은 제1층간 절연층(ILD1: Inter Layer Dielectric 1)으로서 도입되는 절연층으로, 실리콘 산화물과 같은 절연 물질로 증착될 수 있다. 이후에, 제1절연층(210)을 관통하는 제1연결 콘택체(interconnecting contact 1:310)를 형성한다.
이러한 제1연결 콘택체(310)를 형성하는 과정은 제1절연층(210)을 관통하는 콘택홀(contact hole)을 형성하고, 이러한 콘택홀을 채우는 도전층, 예컨대, 텅스텐층을 증착한 후, 이러한 텅스텐층을 화학 기계적 연마(CMP: Chemical Mechanical Polishing) 등으로 평탄화하는 과정으로 수행될 수 있다. 이때, 제1연결 콘택체(310)는 도 11에 제시된 바와 같이 상변화 메모리 소자(701)와 반도체 기판(100)을 전기적으로 연결하는 연결 콘택 구조체(310, 330) 구성하는 일부로서 도입된다.
한편, 도 11에 제시된 바와 같이 제1연결 콘택체(310)와 함께, 비트 라인(331)과 셀 트랜지스터(705)를 전기적으로 연결하기 위한 제3연결 콘택체(311)는 동일한 공정 과정으로 함께 형성될 수 있다.
제1연결 콘택체(310)를 덮는 제2층간 절연층(ILD2)으로서의 제2절연층(230)을 형성하고, 이러한 제2절연층(230)을 관통하여 제1연결 콘택체(310)에 전기적으로 연결되는 제2연결 콘택체(330)를 형성한다. 이러한 제2연결 콘택체(330)는 도 11에 제시된 바와 같이 비트 라인(331)과 같은 높이 수준(same level)으로 형성될 수 있으며, 비트 라인(331)의 형성 과정에 함께 형성될 수 있다.
예를 들어, 제2절연층(230)을 관통하여 제1연결 콘택체(310)의 상측 표면을 노출하는 콘택홀을 형성하고, 이와 함께, 제3연결 콘택체(311)의 상측 표면을 노출하되 길게 연장되는 홈 또는 트렌치(trench)를 포토리소그래피(photolithography) 과정으로 함께 형성한다. 이후, 트렌치와 콘택홀을 메우는 도전층, 예컨대, 텅스텐층을 바람직하게 형성하고, 텅스텐층을 평탄화하여 트렌치와 콘택홀을 채우는 부분으로 각각 분리한다. 이에 따라, 트렌치를 채워 제3연결 콘택체(311)에 전기적으로 연결되는 비트 라인(331)과 제1연결 콘택체(310)에 전기적으로 연결되는 제2연결 콘택체(330)가 함께 동일한 높이 수준으로 형성된다.
이후에, 하부 전극의 형상을 부여하고 상변화 메모리층의 감금된 구조를 부여하기 위한 층으로서 또한 비트 라인(331) 등을 덮어 절연하는 제3층간 절연층으로서 제3절연층(250)을 제2연결 콘택체(330)를 덮도록 형성한다. 이러한 제3절연층(250)은 이러한 제3절연층(250)을 관통하여 도입될 하부 전극의 높이 또는 이러한 하부 전극을 위한 콘택홀의 종횡비(aspect ratio), 상변화 메모리층의 감금된 부분의 깊이 또는 두께 등을 고려하여 그 두께가 설정된다. 예를 들어, 이러한 제3절연층(250)은 대략 1000Å 두께의 PE TEOS층과 같은 실리콘 산화물층으로 형성될 수 있다.
도 2는 제3절연층(250)을 관통하여 하부의 제2연결 콘택체(330)의 상측 표면을 노출하는 관통홀(251)을 형성하는 것을 개략적으로 보여준다. 관통홀(251)은 포토리소그래피 과정으로 형성될 수 있는 데, 상변화 메모리 소자의 저전력 동작을 위해서는 이러한 관통홀(251)의 직경은 매우 작은 것이 바람직하다. 그러나, 포토리소그래피 과정의 한계에 의해서 이러한 관통홀(251)의 직경은 무한히 작아질 수 없으며, 그 직경의 감소에는 제한이 따르게 된다. 이러한 제한을 극복하기 위해서 관통홀(251)의 측벽에 스페이서(spacer)를 부착하는 과정을 도입한다.
도 3은 스페이서를 관통홀(251)의 측벽에 형성하기 위해서, 서로 다른 물질의 두 스페이서층들(410, 430)을 순차적으로 형성하는 것을 보여준다. 이때, 아래측에 도입되는 제1스페이서층(410)은 그 상측에 도입되는 제2스페이서층(430)에 비 해 단차 도포성(step coverage property)이 우수한 막질을 이용하여 증착되는 것이 바람직하다. 대조적으로, 제2스페이서층(430)은 단차 도포성이 다소 열악한 막질로서 증착되는 것이 바람직하다.
예를 들어, 제1스페이서층(410)은 실리콘 산질화물층(SiON layer)으로 증착되어, 도 3에 제시된 바와 같이 관통홀(251)의 측벽에 바닥쪽으로 그 폭이 넓어지는 프로파일(profile)을 형성하도록 증착될 수 있다. 또한, 제2스페이서층(430)은 이러한 프로파일의 제1스페이서층(410) 상에 실리콘 질화물층(Si3N4 layer)으로 증착되어, 관통홀(251)의 입구쪽에 상대적으로 두꺼운 폭을 가지는 프로파일을 형성하도록 증착될 수 있다. 이러한 이중층의 조합에 의해서 관통홀(251)의 측벽 상의 스페이서층들(410, 430) 부분은 관통홀(251)의 측벽 프로파일과 마찬가지로 실질적으로 거의 수직한 프로파일을 형성할 수 있다.
더욱이, 제1스페이서층(410)의 실리콘 산질화물층은, 제2스페이서층(430)의 실리콘 질화물층과 관통홀(251)의 측벽인 제3절연층(250)의 실리콘 산화물 간의 계면 특성을 개선하는 작용을 한다. 실리콘 질화물층이 실리콘 산화물층에 잘 부착되도록 실리콘 산질화물층이 계면에서 유도한다.
도 4는 스페이서층들(410, 430)을 스페이서 식각(spacer etch)하여 스페이서(400)를 형성하는 바를 개략적으로 보여준다. 스페이서 식각은 이방성 건식 식각 등으로 수행될 수 있으며, 실질적으로 관통홀(251) 바닥의 제2연결 콘택체(330)의 상측 표면이 노출되도록 수행된다. 스페이서 식각에 의해서 형성된 스페이서(400) 구조는, 실질적으로 제1스페이서(411) 및 제2스페이서(431)의 이중 스페이서 구조가 된다. 이때, 앞서 설명한 바와 같이 제1스페이서층(410) 및 제2스페이서층(430)을 도입함에 따라, 관통홀(251)의 측벽에 따른 스페이서(400)의 측벽 프로파일은 거의 실질적으로 수직한 프로파일로 형성된다.
이와 같이 스페이서(400)의 측벽 프로파일이 거의 수직 또는 실질적으로 수직 프로파일을 가지는 것은, 스페이서(400) 사이의 갭(gap)이 관통홀(251)의 상측 부위와 바닥 부위에서 실질적으로 대등하게 되는 것을 의미한다. 이에 따라, 이러한 스페이서(400) 사이를 메우게 도입되는 하부 전극의 선폭이 그 높이를 따라 일정하게 유지될 수 있고, 또한, 스페이서(400) 사이의 상측 부위의 갭을 또한 메우는 상변화 메모리층의 감금 부위 또한 매우 일정한 선폭 프로파일을 가지게 된다. 이에 따라, 상변화 메모리층의 감금 부위가 보다 효과적으로 관통홀(251)에, 실질적으로 스페이서(400) 사이 갭에 감금된 형태로 형성될 수 있다.
도 5는 관통홀(251)을 메우는, 실질적으로 스페이서(400) 사이의 갭을 메우는 도전층, 예컨대, 티타늄 질화물층의 하부 전극층(500)을 형성하는 바를 개략적으로 보여준다. 하부 전극은 상변화 메모리층과 직접적으로 접촉되게 되므로, 상변화 메모리층을 구성하는 물질과 반응이 억제될 수 있는 도전 물질로 형성되는 것이 바람직하다. 예를 들어, 티타늄 질화물 또는 티타늄 알루미늄 질화물(TiAlN) 등과 같은 티타늄 합금으로 하부 전극을 형성하는 것이 바람직하다. 하부 전극을 위한 하부 전극층(500)을 티타늄 질화물층을 바람직하게 증착하여, 스페이서(400) 사이의 갭을 메우도록 한다.
도 6은 하부 전극층(500)을 평탄화하여 관통홀(251)을 메우는, 즉, 스페이서(400) 사이의 갭을 메우는 콘택 형태의 하부 전극(510)을 형성하는 바를 개략적으로 보여준다. 하부 전극층(도 5의 500)의 전면을 CMP 등으로 평탄화하여 관통홀(251) 내로 하부 전극층(500)을 한정시킴으로써, 스페이서(400)에 의해 둘러싸인 하부 전극(510)을 형성한다. 하부 전극(510)의 직경은 스페이서(400) 구조의 도입에 따라 매우 미소한 크기, 예컨대, 스페이서(400)의 폭에 따라 하부 전극(510)의 직경은 변화될 수 있으나 대략 40nm 내지 70nm 정도 크기로 감소될 수 있다.
도 7은 하부 전극(510)을 리세스시켜 리세스된 하부 전극(511)을 형성하는 바를 개략적으로 보여준다. 하부 전극(510)의 상측 표면을 선택적으로 식각 제거하여 스페이서(400)의 측벽 표면 상측 부분이 노출되도록 한다. 이와 같이 하부 전극(511)을 리세스하는 식각 과정은 SIM을 이용하는 습식 식각 과정으로 수행되는 것이 바람직하다.
바람직하게 황산(H2SO4)과 암모늄요오드산염(NH4IO3) 및 물(H 2O)을 포함하여 구성되는 SIM은 특히 티타늄 합금에 대해서는 상당한 식각율을 나타내나, 하부 전극(511) 주위에 도입되는 다른 물질층들, 예컨대, 제3절연층(250)으로 도입되는 PE TEOS층, 제2연결 콘택체(330)로 도입되는 텅스텐, 스페이서(400)로 도입되는 SiON 및 Si3N4 등과 같은 물질에 대해서는 실질적으로 식각 특성을 나타내지 않고 있다. 즉, SIM을 식각액으로 이용하는 습식 식각은, 티타늄 합금, 특히, 티타늄 질화물에 대해서만 선택적으로 식각율을 나타내는 효과를 나타낸다.
실험적으로, 블랭킷(blanket) 형태의 층들에 대해 여러 종래의 습식 식각액을 이용하는 습식 식각들에 대한 식각율은 TiN 막질에 대해서 식각율을 나타내지 않거나 또는 텅스텐 등에 원하지 않는 식각율을 나타내는 것으로 인식되고 있다.
예를 들어, 200: 1 희석 불산(HF)의 경우, 대략 65℃ 온도 조건에서, TiN에 대해서 습식 식각율을 나타내지 않으며, SiN에 대해서는 7.5(Å/min)의 식각율, SiON에 대해서는 많아야 500(Å/min) 정도의 식각율, PE-TEOS에 대해서는 604(Å/min)의 식각율, 텅스텐에 대해서는 0의 식각율을 나타내는 것으로 실험적으로 얻어질 수 있다. 또한, 표준 세정액인 SC1의 경우, 대략 65℃ 온도 조건에서, TiN에 대해서 15(Å/min)의 식각율, SiN, SiON, PE-TEOS에 대해서는 모두 0의 식각율, 텅스텐에 대해서는 대략 1000(Å/min) 미만 정도의 식각율을 나타내는 것으로 실험적으로 얻어질 수 있다.
이러한 실험 결과를 고려하면, HF를 이용하는 습식 식각은 TiN의 식각에 자명하게 이용되지 못한다. 또한, SC1을 이용하는 습식 식각의 경우는 텅스텐에 대한 식각율이 매우 높아, 하부 전극(511)의 식각 시에 하부 전극(511) 아래의 제2연결 콘택체(330)의 텅스텐을 SC1이 침해하여 식각함으로써, 제2연결 콘택체(330)가 소실되어 리프트되는 현상이 발생되어 공정 불량을 유발하게 된다. 이러한 경우 모두 하부 전극(511)의 리세스를 위한 TiN의 선택적 식각에는 부적절하게 된다.
이에 반해, SIM을 이용한 습식 식각은, 대략 65℃ 온도 조건에서, TiN에 대해서 42(Å/min)의 식각율, SiN, SiON, PE-TEOS 및 W에 대해서는 모두 0의 식각율 을 나타내는 것으로 실험적으로 얻어질 수 있다. 이러한 실험 결과는 SIM을 이용하는 습식 식각이 바람직하게 TiN으로 형성된 하부 전극(511)을 선택적으로 리세스할 수 있음 보여준다. 또한, 이러한 결과는 SIM을 이용하는 식각 과정에서 하부 전극(511) 주위에 도입되는 제3절연층(250), 스페이서(400) 및 제2연결 콘택체(330)에의 식각 침해가 실질적으로 방지될 수 있음을 보여준다.
따라서, 본 발명의 실시예에 따른 SIM을 이용하는 습식 식각의 경우, 제2연결 콘택체(330)의 소실 및 리프트 불량 발생은 효과적으로 방지되게 된다. 또한, SIM을 이용하는 습식 식각의 경우 실질적으로 PE-TEOS와 같은 실리콘 산화물을 식각하지 않으므로, 제3절연층(250)이 하부 전극(511)의 식각 리세스 과정 중에 소실되는 것이 방지된다. 만약, 제3절연층(250)이 하부 전극(511)의 식각 중에 함께 식각 제거되면, 제3절연층(250)의 두께를 더 두껍게 도입해야 하고, 이에 따라, 관통홀(250)의 종횡비가 높아지며, 하부 전극(511)을 위한 TiN 증착 시 보이드(void) 발생이 유도되게 된다. 그러나, SIM을 이용하는 실리콘 산화물에 대한 식각이 억제되므로 경우 이러한 문제들을 효과적으로 해소되게 된다.
한편, SIM 습식 식각은 기술한 바와 같이 대략 42(Å/min)의 식각율을 나타내는 데, 이러한 식각율은 도 7에 제시된 바와 같이 하부 전극(511)을 리세스시키는 과정과 같은 부분 식각 과정(partial etching)을 제어하는 데 유리하다. 실질적으로, 이러한 SIM 습식 식각은 식각 온도의 조절에 따라 대략 20 내지 50Å/min의 TiN의 습식 식각율을 나타낼 수 있어, 식각 과정의 제어에 유리하다. SIM 습식 식각은 상온에서 대략 120℃ 미만의 온도 조건에서 수행될 수 있으나, 대략 65℃ 정 도에서 안정적으로 수행될 수 있다.
건식 식각의 경우 일반적으로 매우 높은 식각율, 예컨대, 수백 내지 수천 Å/min의 높은 식각율을 나타내는 데, 이러한 높은 식각율은 하부 전극(511)을 리세스하는 과정에 부적절한 면이 있다. 하부 전극(511)의 초기 높이는 대략 1000Å 정도에 불과한 데, 높은 식각율을 나타내는 건식 식각의 경우 하부 전극(511)의 리세스 정도를 정밀히 제어하기가 매우 곤란하기 때문이다. 또한 건식 식각의 경우 식각 잔류물로서 리세스된 하부 전극 상에 원하지 않는 돌출된 돌기를 생성시킬 수 있는 것으로 보고되고 있다. 따라서, 이러한 건식 식각 과정에 비해 SIM 습식 식각이 하부 전극(511)을 리세스시키는 데 보다 적절하다.
한편, SIM에 의한 하부 전극(511)을 이루는 TiN의 습식 과정은, 하부 전극(511) 표면에 요오드산염(iodate)계 산화제, 예컨대, 암모늄요오드산염(NH4IO3 )에 의한 산화막(521)이 형성되고, 이러한 산화막(521)이 식각 제거되는 과정으로 진행될 것으로 예측된다. 요오드산염은 산화제로서 작용하므로, SIM이 하부 전극(511) 상에 도입되면, 우선적으로 하부 전극(511) 표면이 산화되게 될 것으로 예측된다. 이러한 산화와 식각 과정이 반복됨에 따라 하부 전극(511)을 이루는 TiN은 점차 식각되어 리세스되게 된다.
도 8은 리세스된 하부 전극(511) 상에 잔류 산화막(523)을 잔류시키는 바를 개략적으로 보여준다. 하부 전극(511)을 형성하는 TiN을 SIM 습식 식각으로 리세스시켜 하부 전극(511) 상에 스페이서(400)들로 둘러싸이는 리세스 홈(253)을 형성한 다. 이때, 리세스 홈(253)의 깊이(D)는 관통홀(251)의 깊이에 비해 대략 30 내지 60% 정도일 수 있다. 실질적으로, 애초의 제3절연층(250)의 두께에 의존하는 관통홀(251)의 깊이가 대략 1000Å일 때, 리세스 홈(253)의 깊이(D)는 대략 400Å일 수 있다.
리세스 홈(253)에 노출되는 리세스된 하부 전극(511)의 표면에는 잔류 산화막(253)이 잔류하는 상태일 수 있다. 이러한 잔류 산화막(253)은 SIM 습식 식각 과정에서 산화제인 요오드산염의 작용에 의해서 생성될 수 있으며, 이러한 잔류 산화막(253)의 존재는 하부 전극(511) 상에 도입되는 상변화 메모리층을 줄 히팅(Joule heating)시킬 때, 줄 히팅 작용에 도움을 줄 것으로 예측된다.
도 9는 하부 전극(511) 상의 리세스 홈(253)을 채우는 상변화 메모리층(600)을 형성하는 바를 개략적으로 보여준다. 상변화 메모리층(600)을 스퍼터링(sputtering) 등으로 증착하여 리세스 홈(253)을 메우도록 한다. 이때, 상변화 메모리층(600)을 구성하는 물질로, 이원(binary) 화합물로는 GaSb, InSb, InSe, Sb2Te2, GeTe 등이 제시되고 있고, 삼원(ternary) 화합물로는 Ge2 Sb2Te5, InSbTe, GaSeTe, SnSb2Te4, InSbGe 등이 제시될 수 있으며, 사원 화합물로는 AgIbSbTe, (Ge, Sn)SbTe, GeSb(SeTe) 등이 제시될 수 있다. 바람직하게는 Ge2Sb2Te5을 증착하여 상변화 메모리층(600)을 형성한다.
상변화 메모리층(600)은 리세스 홈(253)을 메우고 제3절연층(250) 상으로 연장될 수 있는 데, 리세스 홈(253)을 메우는 부분(601)은 실질적으로 스페이서(400) 및 그 배후의 제3절연층(250) 등으로 그 측면이 둘러싸인 감금된 상태가 되게 된다. 따라서, 이러한 리세스 홈(253)을 메우는 부분(601)은 상변화 메모리층(600)의 감금된 부분(601)으로 지칭할 수 있으며, 이러한 감금된 부분(601)의 바닥에 하부 전극(511)이 실질적으로 접촉하게 된다.
상변화 메모리층(600)의 상측에는 상부 전극(550)이 티타늄 질화물 등과 같은 도전성 물질로 형성될 수 있다. 이러한 상변화 메모리층(600) 및 상부 전극(550), 하부 전극(5110을 포함하여 상변화 메모리 소자(도 11의 701)가 구성되게 된다.
도 10은 상부 전극(550)에 전기적으로 연결되는 배선(350)을 형성하는 바를 개략적으로 보여준다. 도 10을 참조하면, 상부 전극(550)을 덮는 제4절연층(270)을 형성하고, 제4절연층(270)을 관통하여 상부 전극(500)에 연결되는 상부 전극 연결 콘택(550)을 TIN 등과 같은 도전 물질로 형성한다. 이후에, 상부 연결 콘택(550)에 연결되는 배선(350)을 형성하여 상변화 메모리 소자(도 11의 701)를 완성한다.
이러한 상변화 메모리 소자(도 11의 701)에 데이터를 저장하기 위해서, 하부 전극(511)에 상대적으로 높거나 또는 중간 정도의 전류를 인가하여, 상변화 메모리층(600)을 가열할 때, 하부 전극(511)과 상변화 메모리층(600)의 계면에서 발생된 줄 열은 상변화 메모리층(600)의 감금 부분(601)에 효과적으로 전달되게 된다. 하부 전극(511)과 이에 실질적으로 접촉하는 상변화 메모리층(600)의 감금 부분(601)은 실질적으로 스페이서(400) 및 그 배후의 제3절연층(250)으로 둘러싸인 상태이고, 스페이서(400) 및 그 배후의 제3절연층(250)은 도전층에 비해 상대적으로 열전 도도가 낮아 단열 작용을 하게 된다. 이에 따라, 줄 열은 상변화 메모리층(600)의 감금 부분(601)에 효과적으로 전달되게 된다.
상변화 메모리층(600)의 감금 부분(601)은 줄 열에 의해서 그 결정 상태가 변화될 수 있다. 예를 들어, 전체 상변화 메모리층(600)이 결정질 상태일 때, 이러한 감금 부분(601)은 줄 열에 의해 비정질 상태로 변화될 수 있다. 따라서, 이러한 감금 부분(601)은 실질적으로 상변화 영역(601')으로 간주될 수 있다. 이러한 상변화 영역(601')은 감금된 구조에 의해서 보다 높은 열효율로 그 상태가 변화될 수 있다. 이는 결국, 상변화 메모리 소자의 동작, 특히, 쓰기 동작을 보다 낮은 전력 소모로서 구현할 수 있음을 의미하게 된다.
상술한 본 발명에 따르면, 상변화 메모리 소자의 TiN 하부 전극의 표면을 선택적으로 리세스시킬 수 있어, 리세스된 하부 전극 상에 리세스 홈을 도입할 수 있고, 리세스 홈을 채우는 감금된 부분을 가지는 상변화 메모리층을 상기 하부 전극 상에 형성할 수 있다. 상변화 메모리층의 감금된 부분은 리세스 홈의 측벽을 이루는 스페이서 및 그 배후의 절연층 등에 의해 실질적으로 둘러싸이게 되므로, 스페이서 및 그 배후의 절연층의 단열 작용에 의해서 효과적으로 단열되게 된다.
따라서, 상변화 메모리층의 감금된 부분에 전달된 줄 열은 외부로 소산되는 것이 효과적으로 억제되게 된다. 따라서, 이러한 상변화 메모리층의 감금된 부분은 이러한 단열 효과에 의해서 상변화 영역으로서 매우 효과적으로 작용하게 되어, 전체 상변화 메모리 소자의 작동에 요구되는 전력을 크게 낮추는 효과를 유도하게 된 다.
이상, 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 본 발명은 이에 한정되지 않고, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.

Claims (20)

  1. 반도체 기판 상에 절연층을 형성하는 단계;
    상기 절연층을 관통하는 관통홀을 형성하는 단계;
    상기 관통홀을 채우는 하부 전극을 형성하는 단계;
    상기 절연층에 대해 상기 하부 전극 표면을 선택적으로 식각하여 상기 절연층의 측벽이 노출되는 리세스(recess) 홈을 형성하는 단계;
    상기 리세스 홈을 메워 상기 절연층으로 둘러싸인 감금 부분(confined part)을 가지는 상변화 메모리층을 상기 하부 전극 상에 형성하는 단계; 및
    상기 상변화 메모리층 상에 상부 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 상변화 메모리 소자 제조 방법.
  2. 제1항에 있어서,
    상기 하부 전극을 형성하기 이전에 상기 하부 전극의 직경을 상기 관통홀의 직경보다 작게 유도하기 위해 상기 관통홀의 측벽에 스페이서(spacer)를 형성하는 단계를 더 포함하는 것을 특징으로 하는 상변화 메모리 소자 제조 방법.
  3. 반도체 기판 상에 절연층을 형성하는 단계;
    상기 절연층을 관통하는 관통홀을 형성하는 단계;
    티타늄을 포함하는 합금으로 상기 관통홀을 채우는 하부 전극을 형성하는 단계;
    산 및 요오드를 함유하는 산화제를 포함하는 식각액을 이용하는 습식 식각으로 상기 절연층에 대해 상기 하부 전극 표면을 선택적으로 식각하여 상기 절연층의 측벽이 노출되는 리세스(recess) 홈을 형성하는 단계;
    상기 리세스 홈을 메워 상기 절연층으로 둘러싸인 감금 부분(confined part)을 가지는 상변화 메모리층을 상기 하부 전극 상에 형성하는 단계; 및
    상기 상변화 메모리층 상에 상부 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 상변화 메모리 소자 제조 방법.
  4. 제3항에 있어서,
    상기 하부 전극을 형성하기 이전에 상기 하부 전극의 직경을 상기 관통홀의 직경보다 작게 유도하기 위해 상기 관통홀의 측벽에 스페이서(spacer)를 형성하는 단계를 더 포함하는 것을 특징으로 하는 상변화 메모리 소자 제조 방법.
  5. 제3항에 있어서,
    상기 하부 전극은 상기 티타늄을 포함하는 합금으로서 티타늄 질화물(TiN)을 증착하여 형성되는 것을 특징으로 하는 상변화 메모리 소자 제조 방법.
  6. 제3항에 있어서,
    상기 하부 전극은 상기 티타늄을 포함하는 합금으로서 티타늄 알루미늄 질화물(TiAlN)을 증착하여 형성되는 것을 특징으로 하는 상변화 메모리 소자 제조 방법.
  7. 제3항에 있어서,
    상기 리세스 홈의 바닥을 이루는 상기 식각된 하부 전극 표면에는 상기 식각액에 의해 상기 하부 전극 표면이 산화되어 형성된 산화막이 잔류되는 것을 특징으로 하는 상변화 메모리 소자 제조 방법.
  8. 제3항에 있어서,
    상기 습식 식각은 상기 하부 전극을 20 - 50 Å/min의 식각율로 식각하도록 수행되는 것을 특징으로 하는 상변화 메모리 소자 제조 방법.
  9. 제3항에 있어서,
    상기 습식 식각은 황산(H2SO4), 암모늄요오드산염(NH4IO3) 및 물을 포함하는 식각액을 이용하여 수행되는 것을 특징으로 하는 상변화 메모리 소자 제조 방법.
  10. 반도체 기판 상에 절연층을 형성하는 단계;
    상기 절연층을 관통하는 관통홀을 형성하는 단계;
    상기 관통홀 측벽에 서로 다른 절연층들을 포함하는 스페이서를 형성하는 단계;
    티타늄을 포함하는 합금으로 상기 관통홀 내의 상기 스페이서 사이의 갭(gap)을 채우는 하부 전극을 형성하는 단계;
    산 및 요오드를 함유하는 산화제를 포함하는 식각액을 이용하는 습식 식각으로 상기 절연층에 대해 상기 하부 전극 표면을 선택적으로 식각하여 상기 스페이서의 측벽이 노출되는 리세스(recess) 홈을 형성하는 단계;
    상기 리세스 홈을 메워 상기 스페이서로 둘러싸인 감금 부분(confined part)을 가지는 상변화 메모리층을 상기 하부 전극 상에 형성하는 단계; 및
    상기 상변화 메모리층 상에 상부 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 상변화 메모리 소자 제조 방법.
  11. 제10항에 있어서, 상기 스페이서는
    상기 관통홀의 측벽을 적어도 덮되 상기 관통홀의 측벽 하단부를 덮는 부분의 폭이 상기 관통홀의 측벽 상단부를 덮는 부분에 비해 상대적으로 크도록 제1스페이서층을 증착하는 단계;
    상기 제1스페이서층에 비해 상대적으로 단차 도포성이 열악해 상기 관통홀의 측벽 상단부를 덮는 부분의 폭이 상기 관통홀의 측벽 하단부를 덮는 부분에 비해 상대적으로 크도록 제2스페이서층을 증착하는 단계; 및
    상기 제2스페이서층 및 상기 제1스페이서층을 스페이서 식각하여 수직한 측벽 프로파일(profile)을 가지는 상기 스페이서를 형성하는 단계를 포함하여 형성되는 것을 특징으로 하는 상변화 메모리 소자 제조 방법.
  12. 제11항에 있어서,
    상기 제1스페이서층은 실리콘 산질화물(SiON)층으로 형성되고 상기 제2스페이서층은 실리콘 질화물(Si3N4)층으로 형성되는 것을 특징으로 하는 상변화 메모리 소자 제조 방법.
  13. 제10항에 있어서,
    상기 하부 전극은 상기 티타늄을 포함하는 합금으로서 티타늄 질화물(TiN)을 증착하여 형성되는 것을 특징으로 하는 상변화 메모리 소자 제조 방법.
  14. 제10항에 있어서,
    상기 하부 전극은 상기 티타늄을 포함하는 합금으로서 티타늄 알루미늄 질화물(TiAlN)을 증착하여 형성되는 것을 특징으로 하는 상변화 메모리 소자 제조 방법.
  15. 제10항에 있어서,
    상기 리세스 홈의 바닥을 이루는 상기 식각된 하부 전극 표면에는 상기 식각액에 의해 상기 하부 전극 표면이 산화되어 형성된 산화막이 잔류되는 것을 특징으로 하는 상변화 메모리 소자 제조 방법.
  16. 제10항에 있어서,
    상기 습식 식각은 상기 하부 전극을 20 - 50 Å/min의 식각율로 식각하도록 수행되는 것을 특징으로 하는 상변화 메모리 소자 제조 방법.
  17. 반도체 기판 상에 워드 라인(word line)을 포함하는 트랜지스터 소자를 형성하는 단계;
    상기 트랜지스터를 덮는 제1절연층을 형성하는 단계;
    상기 제1절연층을 관통하여 상기 트랜지스터 소자에 각기 전기적으로 연결되는 두 제1연결 콘택체들을 형성하는 단계;
    상기 제1연결 콘택체들을 덮는 제2절연층을 형성하는 단계;
    상기 제2절연층 관통하여 어느 하나의 상기 제1연결 콘택체에 연결되고 길게 연장되는 비트 라인(bit line) 및 상기 다른 제1연결 콘택체에 연결되는 제2연결 콘택체를 형성하는 단계;
    상기 제2연결 콘택체 및 상기 비트 라인을 덮는 제3절연층을 형성하는 단계;
    상기 제3절연층을 관통하는 상기 제2연결 콘택체의 상측 표면을 노출하는 관통홀을 형성하는 단계;
    상기 관통홀 측벽에 서로 다른 절연층들을 포함하는 스페이서를 형성하는 단계;
    티타늄을 포함하는 합금으로 상기 관통홀 내의 상기 스페이서 사이의 갭(gap)을 채우는 하부 전극을 형성하는 단계;
    산 및 요오드를 함유하는 산화제를 포함하는 식각액을 포함하는 식각액을 이용하는 습식 식각으로 상기 절연층에 대해 상기 하부 전극 표면을 선택적으로 식각하여 상기 스페이서의 측벽이 노출되는 리세스(recess) 홈을 형성하는 단계;
    상기 리세스 홈을 메워 상기 스페이서로 둘러싸인 감금 부분(confined part)을 가지는 상변화 메모리층을 상기 하부 전극 상에 형성하는 단계; 및
    상기 상변화 메모리층 상에 상부 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 상변화 메모리 소자 제조 방법.
  18. 제17항에 있어서, 상기 비트 라인, 상기 제1연결 콘택체 또는 상기 제2연결 콘택체는 텅스텐층을 포함하여 형성되는 것을 특징으로 하는 상변화 메모리 소자 제조 방법.
  19. 제17항에 있어서,
    상기 하부 전극은 상기 티타늄을 포함하는 합금으로서 티타늄 질화물(TiN)을 증착하여 형성되는 것을 특징으로 하는 상변화 메모리 소자 제조 방법.
  20. 제17항에 있어서,
    상기 리세스 홈의 바닥을 이루는 상기 식각된 하부 전극 표면에는 상기 식각액에 의해 상기 하부 전극 표면이 산화되어 형성된 산화막이 잔류되는 것을 특징으로 하는 상변화 메모리 소자 제조 방법.
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