KR20080114024A - 상변화 기억 소자 및 그의 제조방법 - Google Patents
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Abstract
본 발명에 따른 상변화 기억 소자는, 반도체 기판 상에 형성된 하부 전극; 상기 반도체 기판 상에 형성되며, 상기 하부 전극을 노출시키는 홀을 구비한 층간절연막; 상기 노출된 하부 전극 상의 일부 영역에 형성된 절연 패턴; 상기 홀 내에 하부 전극과 접촉되도록 형성된 플러그형 상변화막; 및 상기 상변화막의 상에 형성된 상부 전극;을 포함하는 것을 특징으로 한다.
Description
도 1은 본 발명의 일 실시예에 따른 상변화 기억 소자를 설명하기 위한 단면도.
도 2a 내지 도 2h는 본 발명의 일 실시예에 따른 상변화 기억 소자의 제조방법을 설명하기 위한 공정별 단면도.
도 3은 본 발명의 다른 실시예에 따른 상변화 기억 소자를 설명하기 위한 당면도.
* 도면의 주요 부분에 대한 부호의 설명 *
100 : 반도체 기판 102 : 하부 전극
103 : 콘택 플러그 104 : 층간절연막
106 : 식각방지막 H : 홀
108 : 제1스페이서 110 : 제2스페이서
112 : 상변화 물질 112a : 절연 패턴
114 : 플러그형 상변화막 116 : 상부 전극
본 발명은 상변화 기억 소자 및 그의 제조방법에 관한 것으로, 보다 상세하게는, 리세트 전류를 감소시킨 컨파인드 셀(confined cell) 구조를 갖는 상변화 기억 소자 및 그의 제조방법에 관한 것이다.
기억 소자는 전원이 차단되면 입력된 정보를 잃어버리는 휘발성의 램(Random Access Memory : RAM) 소자와 전원이 차단되더라도 입력된 정보의 저장 상태를 계속해서 유지하는 롬(Read Only Memory : ROM) 소자로 크게 구분된다. 상기 휘발성의 램 소자로는 디램(DRAM) 및 에스램(SRAM)을 들 수 있으며, 상기 비휘발성의 롬 소자로는 EEPROM(Elecrtically Erasable and Programmable ROM)과 같은 플래쉬 기억(Flash Memory) 소자를 들 수 있다.
그런데, 상기 디램은 잘 알려진 바와 같이 매우 우수한 기억 소자임에도 불구하고 높은 전하 저장 능력이 요구되고, 이를 위해, 전극 표면적을 증가시켜야만 하므로 고집적화에 어려움이 있다. 또한, 상기 플래쉬 기억 소자는 두 개의 게이트가 적층된 구조를 갖는 것과 관련해서 전원 전압에 비해 높은 동작 전압이 요구되고, 이에 따라, 쓰기 및 소거 동작에 필요한 전압을 형성하기 위해 별도의 승압 회로를 필요로 하므로 고집적화에 어려움이 있다.
이에, 상기 비휘발성 기억 소자의 특성을 가지면서 고집적화를 이룰 수 있고, 또한, 구조가 단순한 새로운 기억 소자를 개발하기 위한 많은 연구들이 진행되고 있으며, 그 한 예로 최근 상변화 기억 소자(Phase Change RAM)가 제안되었다.
상기 상변화 기억 소자는 하부 전극과 상부 전극 사이의 전류 흐름을 통해서 상기 전극들 사이에 개재된 상변화막이 결정(Crystal) 상태에서 비정질(Amorphous) 상태로 상변화가 일어나는 것으로부터 결정질과 비정질에 따른 저항 차이를 이용하여 셀에 저장된 정보를 판별하는 기억 소자이다.
하지만, 상기 상변화 기억 소자의 집적화에 걸림돌이 되고 있는 부분은 리세트(Reset) 상태로 전이시키기 위해 요구되는 전류가 1㎃ 정도로 매우 크다는 것이다. 특히, 고집적화된 상변화 기억 소자을 개발하기 위해서는 리세트 전류를 줄이는 것이 반드시 해결되어야 할 과제이며, 현재 이에 대한 많은 연구가 진행되고 있다.
상기 리세트 전류를 줄이기 위한 방법으로서 상변화막과 전극 사이의 접촉 구조를 변경하여 프로그래밍 볼륨과 단열 특성을 조절하는 컨파인드 셀(confined cell) 구조가 제안된 바 있다. 상기 컨파인드 셀 구조를 적용하면, 콘택홀 내부에 링 타입(Ring Type)으로 상변화막과 전극을 접촉시켜 상변화가 일어나는 영역을 국부적으로 제한함으로써 상기 리세트 전류를 감소시킬 수 있다는 장점이 있다.
여기서, 상기 컨파인드 셀 구조를 적용하는 경우에는 콘택홀을 형성한 후, 전극 물질로 사용되는 TiN막을 상기 콘택홀 내부의 일부분에만 증착한 다음, 상기 TiN막이 형성된 콘택홀 내에 절연막을 증착한다. 그리고, 상기 과정 중 두 번의 CMP(Chemical Mechanical Polishing) 공정을 수행하여 콘택홀의 상부를 평탄화해야 한다.
그러나, 전술한 종래 기술의 경우에는 상기 CMP 공정을 두 번이나 수행해야 하기 때문에, 상기 TiN막 주변의 절연막이 리세스되어 상변화막과 TiN과의 접촉 면 적이 변하게 된다. 그 결과, 상기 TiN막의 안, 밖에서 상기 절연막의 리세스가 심화되면, 상기 상변화막과 TiN막의 접촉 면적이 증가하게 되고, 이는, 결국 상변화에 필요한 전류를 증가시켜 페일이 유발된다. 이러한 페일은 상변화에 필요한 리세트 전류의 균일성을 저하시킨다.
본 발명은 전극과 상변화막 간의 접촉 면적을 감소시킬 수 있는 상변화 기억 소자 및 그의 제조방법을 제공한다.
또한, 본 발명은 전극과 상변화막 간의 접촉 면적을 줄임으로써 상변화막의 상변화에 필요한 전류를 효과적으로 낮춘 상변화 기억 소자 및 그의 제조방법을 제공한다.
게다가, 본 발명은 리세트 전류를 감소시켜 세트/리세트 저항 특성을 개선할 수 있는 컨파인드 셀(confined cell) 구조를 갖는 상변화 기억 소자 및 그의 제조방법을 제공한다.
본 발명의 실시예에 따른 상변화 기억 소자는, 반도체 기판 상에 형성된 하부 전극; 상기 반도체 기판 상에 형성되며, 상기 하부 전극을 노출시키는 홀을 구비한 층간절연막; 상기 노출된 하부 전극 상의 일부 영역에 형성된 절연 패턴; 상기 홀 내에 하부 전극과 접촉되도록 형성된 플러그형 상변화막; 및 상기 상변화막의 상에 형성된 상부 전극;을 포함하는 것을 특징으로 한다.
여기서, 상기 홀의 측벽에 형성된 스페이서를 더 포함한다.
상기 스페이서는 SiN막, SiON막 및 SiC막 중 어느 하나로 이루어진다.
상기 절연 패턴은 산화된 상변화 물질로 이루어진다.
상기 절연 패턴은 상기 홀 저면의 중앙부에 위치한다.
상기 하부 전극과 상기 플러그형 상변화막 사이에 개재된 콘택 플러그를 더 포함한다.
상기 콘택 플러그는 상기 하부 전극과 동일 물질로 이루어진다.
상기 플러그형 상변화막과 상기 상부 전극 사이에 개재된 콘택 플러그를 더 포함한다.
상기 콘택 플러그는 상기 상부 전극과 동일 물질로 이루어진다.
또한, 본 발명의 실시예에 따른 상변화 기억 소자의 제조방법은, 반도체 기판 상에 하부 전극을 형성하는 단계; 상기 반도체 기판 상에 상기 하부 전극을 노출시키는 홀이 구비된 층간절연막을 형성하는 단계; 상기 홀 저면에 노출된 하부 전극 상의 일부 영역에 절연 패턴을 형성하는 단계; 상기 절연 패턴을 포함한 상기 홀 내에 상기 하부 전극과 콘택되는 플러그형 상변화막을 형성하는 단계; 및 상기 플러그형 상변화막 상에 상부 전극을 형성하는 단계;를 포함하는 것을 특징으로 한다.
여기서, 상기 층간절연막을 형성하는 단계 후, 그리고, 상기 절연 패턴을 형성하는 단계 전, 상기 홀의 측벽에 스페이서를 형성하는 단계;를 더 포함한다.
상기 스페이서는 SiN막, SiON막 및 SiC막 중 어느 하나의 막으로 형성한다.
상기 절연 패턴을 형성하는 단계는, 상기 홀의 표면을 포함한 층간절연막 상 에 산화막을 형성하는 단계; 상기 산화막이 상기 홀의 측벽에 스페이서 형태로 잔류되도록 상기 산화막을 에치백하는 단계; 상기 에치백된 산화막 및 하부 전극 상에 상기 상변화 물질을 증착하는 단계; 상기 상변화 물질이 상기 홀의 하부에만 잔류되도록 상기 상변화 물질을 식각하는 단계; 상기 에치백된 산화막을 제거하는 단계; 및 상기 상변화 물질을 산화시켜 절연 패턴을 형성하는 단계;를 포함한다.
상기 산화막은 SiO2막, 또는, Al2O3막으로 형성한다.
상기 상변화 물질은 CVD, 또는, ALD 방식으로 증착한다.
상기 상변화 물질의 산화는 산소, 또는, 대기 분위기에서 100∼400℃의 온도로 진행하는 열처리 방식으로 수행한다.
상기 에치백된 산화막을 제거하는 단계는, 습식 식각 방식으로 수행한다.
절연 패턴은 상기 홀 저면의 중앙부에 형성한다.
상기 홀을 구비한 층간절연막을 형성하는 단계 후, 그리고, 상기 절연 패턴을 형성하는 단계 전, 상기 홀에 의해 노출된 하부 전극 부분 상에 콘택 플러그를 형성하는 단계;를 더 포함한다.
상기 콘택 플러그는 상기 하부 전극과 동일 물질로 형성한다.
상기 플러그형 상변화막을 형성하는 단계 후, 그리고, 상기 플러그형 상변화막 상에 상부 전극을 형성하는 단계 전, 상기 상변화막 상에 콘택 플러그를 형성하는 단계;를 더 포함한다.
상기 콘택 플러그는 상기 상부 전극과 동일 물질로 형성한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 1은 본 발명의 일 실시예에 따른 상변화 기억 소자를 설명하기 위한 단면도이다.
도시된 바와 같이, 반도체 기판(100) 상에 패턴 형태로 형성된 하부 전극(102)이 형성된 후, 상기 하부 전극(102)을 포함한 반도체 기판(100) 상에 상기 하부 전극(102)을 노출시키는 홀(H)을 구비한 층간절연막(104)과 식각방지막(106)이 차례로 형성된다. 그런 다음, 상기 홀(H)의 측벽에 SiN막, SiON막 및 SiC막 중 어느 하나로 이루어진 제1스페이서(108)가 형성된다.
계속해서, 상기 홀(H) 저면 일부, 바람직하게는, 상기 홀(H) 저면 중앙부의 하부 전극(102) 상에 형성된 절연 패턴(112a)이 형성된다. 여기서, 상기 절연 패턴(112a)은 상변화 물질을 산화시켜 형성되며, 상기 상변화 물질은 Ge, Sb 및 Te 중 선택된 적어도 하나 이상의 혼합물 또는 이들의 합금막으로 이루어짐과 아울러 CVD, 또는, ALD 방식을 통해 형성된다.
이어서, 상기 홀(H) 내의 절연 패턴(112a) 및 하부 전극(102) 상에 상기 홀(H)을 매립시키는 플러그형 상변화막(114)이 형성된 다음, 상기 플러그형 상변화막(114)을 포함한 층간절연막(104) 상에 상부 전극(116)이 형성된다.
전술한 본 발명은, 상기 하부 전극(102)과 콘택하는 홀(H)의 저면 일부에 절연 패턴(112a)을 형성함으로써, 상기 홀(H)의 표면을 둘러싸는 링 타입의 플러그형 상변화막(114)을 형성할 수 있으므로 상기 플러그형 상변화막(114)과 하부 전극(102) 간의 접촉 면적을 감소시킬 수 있다. 따라서, 본 발명은 플러그형 상변화막(114)의 상변화에 필요한 전류를 효과적으로 낮출 수 있으며, 그 결과, 리세트 전류를 감소시켜 세트/리세트 저항 특성을 개선할 수 있다.
도 2a 내지 도 2h는 본 발명의 일 실시예에 따른 상변화 기억 소자의 제조방법을 설명하기 위한 공정별 단면도이다.
도 2a를 참조하면, 반도체 기판(100) 상에 패턴 형태로 하부 전극(102)을 형성한다. 상기 하부 전극(102)은 금속막, 합금막, 금속산화질화막 및 도전성 탄소화합물막으로 형성하며, 예컨데, W, TiN, TaN, WN, MoN, NbN, TiSiN, TiAlN, TiBN, ZrSiN, WSiN, WBN, ZrAlN, MoSiN, MoAlN, TaSiN, TaAlN, Ti, W, Mo, Ta, TiSi, TaSi, TiW, TiON, TiAlON, WON, TaON 등의 막으로 형성한다.
도 2b를 참조하면, 상기 하부 전극(102)을 포함한 반도체 기판(100) 상에 층간절연막(104)과 식각방지막(106)을 차례로 증착한 후, 상기 식각방지막(106)과 층간절연막(104)을 식각하여 상기 하부 전극(102)을 노출시키는 홀(H)을 형성한다.
상기 층간절연막(104)은 실리콘산화막으로 증착하며, 예컨데, USG(Undoped Silcate Glass)막, PSG(Phosphours Silicate Glass)막, BPSG(Borophosphours Silicate Glass)막, SOG(Spin-On Glass)막, TEOS(Tetra Ethyl Ortho Silicate)막 및 HDP(High Density Plasma)막 등으로 증착한다. 그리고, 상기 식각방지막(106)은 후속으로 수행되는 층간절연막(104)의 식각 공정시 식각 방지 역할을 위해 증착하는 것이며, SiN, SiON 및 SiC 등의 막으로 증착한다.
도 2c를 참조하면, 상기 홀(H)의 표면을 포함한 식각방지막(106) 상에 스페이서용 절연막(도시안됨)을 증착한다. 그리고 나서, 상기 스페이서용 절연막을 에치백(Etch Back)해서 상기 홀(H)의 측벽에 제1스페이서(108)를 형성한다.
상기 제1스페이서(108)은 후속으로 수행되는 층간절연막(104)의 식각 공정시, 상기 홀(H) 내부의 층간절연막(104) 부분이 식각되는 것을 방지하기 위해 형성해 주는 것이며, SiN막, SiON막 및 SiC막 중 어느 하나의 막으로 형성함이 바람직하다. 이때, 상기 제1스페이서(108)는 상기 하부 전극(102)과의 전기적 콘택이 차단되는 것을 방지하기 위해 상기 홀(H)의 측벽에만 선택적으로 형성한다.
도 2d를 참조하면, 상기 제1스페이서(108)를 포함한 홀(H)의 표면 및 식각방지막(106) 상에 산화막(도시안됨)을 증착한다. 상기 산화막으로는 SiO2막, 또는, Al2O3막을 증착한다. 그런 다음, 산화막을 에치백해서 상기 홀(H)의 측벽의 제1스페이서(108) 상에 제2스페이서(110)를 형성한다.
도 2e를 참조하면, 상기 제2스페이서(110)가 형성된 홀(H) 내의 하부 전극(102) 상에 상변화 물질(112)을 증착한 후, 상기 상변화 물질(112)이 상기 홀(H)d의 하부에만 형성되도록 상기 상변화 물질(112)을 식각한다. 상기 상변화 물질(112)은 칼코겐 원소(Chalcogen Element)를 포함하는 물질, 예컨데, Ge, Sb 및 Te 중 선택된 적어도 하나 이상의 혼합물 또는 이들의 합금을 사용한다.
자세하게, 상기 상변화 물질(112)은 Te, Se, Ge, Sb, Bi, Pb, Sn, As, S, Si, P 및 O 중 선택된 적어도 하나 이상의 혼합물 또는 합금을 사용하며, 바람직하 게는, 상기 Ge, Sb 및 Te의 조합, 또는 In, Sb, Te 및 Ag의 조합으로 이루어진다. 이때, 상기 상변화 물질(112)은 상기 홀(H) 내의 하부 전극(102) 상에만 선택적으로 증착되도록 CVD, 또는, ALD 방식으로 증착한다.
도 2f를 참조하면, 상기 상변화 물질이 형성된 반도체 기판(100)의 결과물로부터 제2스페이서를 제거한다. 상기 제2스페이서는 습식 식각 방식으로 제거한다.
그런 다음, 상기 상변화 물질을 산화시켜 상변화 물질을 절연 패턴(112a)로 변환시킨다. 상기 상변화 물질은 산화되기 전에는 세미-메탈릭(Semi-Metalic)한 특성을 보이지만, 산화되면 절연물 특성을 보인다. 이러한 상변화 물질은 상온이나 대기 중에서도 산화가 가능한 물질이므로, 용이하게 절연 패턴(112a)으로 변환시킬 수 있다.
여기서, 상기 상변화 물질의 산화는 산소, 또는, 대기 분위기에서 400℃ 이하의 온도, 바람직하게는 100∼400℃ 정도의 온도로 열처리하는 방식으로 수행하며, 상기 열처리를 통해 상기 홀(H) 저면 일부의 하부 전극(102) 상에 절연 패턴(112a)을 형성할 수 있다. 이때, 상기 열처리를 400℃ 이상의 온도에서 수행하면 상기 하부 전극(102)이 산화되어 전기적 단락이 유발될 수도 있으므로, 상기 열처리는 400℃ 이하의 비교적 저온에서 수행하는 것이 중요하다.
그 결과, 상기 하부 전극(102)의 상부 일부, 즉, 상기 홀(H) 저면의 중앙부에만 선택적으로 절연 패턴(112a)이 형성되고 상기 제2스페이서가 형성되어 있던 지역의 하부 전극(102) 부분이 노출된다.
도 2g를 참조하면, 상기 절연 패턴(112a)이 형성된 반도체 기판(100) 상에 상기 홀(H)의 내부를 매립하도록 링 타입의 플러그형 상변화막(114)을 형성한 후, 상기 식각방지막(106)이 노출될 때까지 상기 플러그형 상변화막(114)을 식각해서 그 표면을 평탄화시킨다.
상기 플러그형 상변화막(114)은 칼코겐 원소를 포함하는 물질, 예컨데, Ge, Sb 및 Te 중 선택된 적어도 하나 이상의 혼합물 또는 이들의 합금을 사용한다. 자세하게, 상기 플러그형 상변화막(114)은 Te, Se, Ge, Sb, Bi, Pb, Sn, As, S, Si, P 및 O 중 선택된 적어도 하나 이상의 혼합물 또는 합금을 사용하며, 바람직하게는, 상기 Ge, Sb 및 Te의 조합, 또는 In, Sb, Te 및 Ag의 조합으로 이루어진다.
도 2h를 참조하면, 상기 플러그형 상변화막(114)을 포함한 식각방지막(106) 상에 상부 전극을 형성한다. 상기 상부 전극(116)은 금속막, 합금막, 금속산화질화막 및 도전성 탄소화합물막으로 형성하며, 예컨데, W, TiN, TaN, WN, MoN, NbN, TiSiN, TiAlN, TiBN, ZrSiN, WSiN, WBN, ZrAlN, MoSiN, MoAlN, TaSiN, TaAlN, Ti, W, Mo, Ta, TiSi, TaSi, TiW, TiON, TiAlON, WON, TaON 등의 막으로 형성한다.
이후, 도시하지는 않았지만, 공지된 일련의 후속 공정들을 차례로 수행하여 본 발명의 실시예에 따른 상변화 기억 소자를 완성한다.
이와 같이, 본 발명은, 상기 하부 전극과 콘택하는 홀의 저면 일부에 절연 패턴을 형성하고 상기 홀의 표면을 둘러싸는 플러그형 상변화막을 형성함으로써, 상기 하부 전극과 상변화막 간의 접촉 면적을 감소시킬 수 있다. 이에 따라, 본 발명은 상변화막의 상변화에 필요한 전류를 효과적으로 낮출 수 있으며, 그 결과, 리세트 전류를 감소시켜 세트/리세트 저항 특성을 개선할 수 있다.
한편, 전술한 본 발명의 일 실시예에서는 상기 하부 전극과 직접 콘택하는 홀의 내부에 절연 패턴 및 상변화막을 형성함으로써 리세트 전류를 개선할 수 있었지만, 본 발명의 다른 실시예로서, 상기 하부 전극과 홀 사이에 히터 역할을 하는 콘택 플러그를 형성함으로써 상기 리세트 전류를 개선할 수 있다.
도 3은 본 발명의 다른 실시예에 따른 상변화 기억 소자를 설명하기 위한 단면도이다.
도시된 바와 같이, 반도체 기판(100) 상에 패턴 형태로 형성된 하부 전극(102)이 형성된 후, 상기 하부 전극(102)의 상부에 적어도 하나 이상의 콘택 플러그(103)가 형성된다. 상기 콘택 플러그(103)는 상기 하부 전극과 동일한 물질로 이루어진다.
그런 다음, 상기 콘택 플러그(103)을 포함한 반도체 기판(100) 상에 상기 콘택 플러그(103)을 노출시키는 홀(H)을 구비한 층간절연막(104)과 식각방지막(106)이 차례로 형성된다. 그런 다음, 상기 홀(H)의 측벽에 SiN막, SiON막 및 SiC막 중 어느 하나로 이루어진 제1스페이서(108)가 형성된다.
계속해서, 상기 홀(H) 저면 일부의 콘택 플러그(103) 상에 형성된 절연 패턴(112a)이 형성된다. 여기서, 상기 절연 패턴(112a)은 상변화 물질을 산화시켜 형성되며, 상기 상변화 물질은 Ge, Sb 및 Te 중 선택된 적어도 하나 이상의 혼합물 또는 이들의 합금막으로 이루어짐과 아울러 CVD, 또는, ALD 방식을 통해 형성된다.
이어서, 상기 홀(H) 내의 절연 패턴(112a) 및 콘택 플러그(103) 상에 상기 홀(H)을 매립시키는 링 타입의 플러그형 상변화막(114)이 형성된 다음, 상기 플러 그형 상변화막(114)을 포함한 층간절연막(104) 상에 상부 전극(116)이 형성된다.
이때, 상기 플러그형 상변화막(114) 상에 상기 상부 전극(116)과 플러그형 상변화막(114) 간의 콘택을 이루는 적어도 하나 이상의 콘택 플러그(도시안됨)를 형성하는 것도 가능하며, 이때, 상기 콘택 플러그는 상기 상부 전극(116)과 동일한 물질로 이루어진다.
여기서, 본 발명은 하부 전극 상의 일부에 절연 패턴을 형성하고 상기 절연 패턴을 포함한 홀 내부에 플러그 형태의 상변화막을 형성함으로써, 상기 하부 전극과 상변화막 간의 접촉 면적을 감소시킬 수 있다. 이에 따라, 본 발명은 종래의 컨파인드 셀(confined cell) 구조 보다 리세트 전류를 더욱 감소시켜 리세트 저항을 개선할 수 있다.
또한, 본 발명은 상기 절연 패턴의 두께를 조절함으로써 상기 하부 전극과 상변화막 간의 접촉 면적을 제어할 수 있으며, 이를 통해, 상기 리세트 저항을 더욱 효과적으로 개선할 수 있을 뿐 아니라, 제조 공정의 용이성과 균일성을 개선할 수 있다.
게다가, 본 발명은 컨파인드 셀 구조를 갖는 상변화 기억 소자의 제조시, 종래에는 두 번의 CMP 공정이 수행되었던 것에 비해, 본 발명은 에치백 공정과 습식 식각 공정만으로도 상기 컨파인드 셀 구조를 갖는 상변화 기억 소자의 제조가 가능하며, 그 결과, 제조 공정을 단순화 시킬 수 있다.
아울러, 본 발명은 상기 하부 전극과 콘택하는 홀을 매립하는 플러그 타입의 상변화막을 형성함으로써, 상기 하부 전극과 상변화막 간의 접촉 부분에서 조성 변 화를 억제할 수 있으며, 이를 통해, 상변화를 안정화시킬 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자는 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 하부 전극 상의 일부에 절연 패턴을 형성하고 상기 절연 패턴을 포함한 홀 내부에 플러그 형 상변화막을 형성함으로써, 상기 하부 전극과 상변화막 간의 접촉 면적을 감소시킬 수 있다.
또한, 본 발명은 상기 하부 전극과 상변화막 간의 접촉 면적을 감소시킴으로써, 리세트 전류를 감소시킬 수 있으며, 따라서, 본 발명은 리세트 저항을 개선할 수 있다.
Claims (22)
- 반도체 기판 상에 형성된 하부 전극;상기 반도체 기판 상에 형성되며, 상기 하부 전극을 노출시키는 홀을 구비한 층간절연막;상기 노출된 하부 전극 상의 일부 영역에 형성된 절연 패턴;상기 홀 내에 하부 전극과 접촉되도록 형성된 플러그형 상변화막; 및상기 상변화막의 상에 형성된 상부 전극;을 포함하는 것을 특징으로 하는 상변화 기억 소자.
- 제 1 항에 있어서,상기 홀의 측벽에 형성된 스페이서를 더 포함하는 것을 특징으로 하는 상변화 기억 소자.
- 제 2 항에 있어서,상기 스페이서는 SiN막, SiON막 및 SiC막 중 어느 하나로 이루어진 것을 특징으로 하는 상변화 기억 소자.
- 제 1 항에 있어서,상기 절연 패턴은 산화된 상변화 물질로 이루어진 것을 특징으로 하는 상변 화 기억 소자.
- 제 1 항에 있어서,상기 절연 패턴은 상기 홀 저면의 중앙부에 위치한 것을 특징으로 하는 상변화 기억 소자.
- 제 1 항에 있어서,상기 하부 전극과 상기 플러그형 상변화막 사이에 개재된 콘택 플러그를 더 포함하는 것을 특징으로 하는 상변화 기억 소자.
- 제 6 항에 있어서,상기 콘택 플러그는 상기 하부 전극과 동일 물질로 이루어진 것을 특징으로 하는 상변화 기억 소자.
- 제 1 항에 있어서,상기 플러그형 상변화막과 상기 상부 전극 사이에 개재된 콘택 플러그를 더 포함하는 것을 특징으로 하는 상변화 기억 소자.
- 제 8 항에 있어서,상기 콘택 플러그는 상기 상부 전극과 동일 물질로 이루어진 것을 특징으로 하는 상변화 기억 소자.
- 반도체 기판 상에 하부 전극을 형성하는 단계;상기 반도체 기판 상에 상기 하부 전극을 노출시키는 홀이 구비된 층간절연막을 형성하는 단계;상기 홀 저면에 노출된 하부 전극 상의 일부 영역에 절연 패턴을 형성하는 단계;상기 절연 패턴을 포함한 상기 홀 내에 상기 하부 전극과 콘택되는 플러그형 상변화막을 형성하는 단계; 및상기 플러그형 상변화막 상에 상부 전극을 형성하는 단계;를 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
- 제 10 항에 있어서,상기 층간절연막을 형성하는 단계 후, 그리고, 상기 절연 패턴을 형성하는 단계 전,상기 홀의 측벽에 스페이서를 형성하는 단계;를 더 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
- 제 11 항에 있어서,상기 스페이서는 SiN막, SiON막 및 SiC막 중 어느 하나의 막으로 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
- 제 10 항에 있어서,상기 절연 패턴을 형성하는 단계는,상기 홀의 표면을 포함한 층간절연막 상에 산화막을 형성하는 단계;상기 산화막이 상기 홀의 측벽에 스페이서 형태로 잔류되도록 상기 산화막을 에치백하는 단계;상기 에치백된 산화막 및 하부 전극 상에 상기 상변화 물질을 증착하는 단계;상기 상변화 물질이 상기 홀의 하부에만 잔류되도록 상기 상변화 물질을 식각하는 단계;상기 에치백된 산화막을 제거하는 단계; 및상기 상변화 물질을 산화시켜 절연 패턴을 형성하는 단계;를 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
- 제 13 항에 있어서,상기 산화막은 SiO2막, 또는, Al2O3막으로 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
- 제 13 항에 있어서,상기 상변화 물질은 CVD, 또는, ALD 방식으로 증착하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
- 제 13 항에 있어서,상기 상변화 물질의 산화는 산소, 또는, 대기 분위기에서 100∼400℃의 온도로 진행하는 열처리 방식으로 수행하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
- 제 13 항에 있어서,상기 에치백된 산화막을 제거하는 단계는, 습식 식각 방식으로 수행하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
- 제 10 항에 있어서,절연 패턴은 상기 홀 저면의 중앙부에 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
- 제 10 항에 있어서,상기 홀을 구비한 층간절연막을 형성하는 단계 후, 그리고, 상기 절연 패턴 을 형성하는 단계 전,상기 홀에 의해 노출된 하부 전극 부분 상에 콘택 플러그를 형성하는 단계;를 더 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
- 제 19 항에 있어서,상기 콘택 플러그는 상기 하부 전극과 동일 물질로 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
- 제 10 항에 있어서,상기 플러그형 상변화막을 형성하는 단계 후, 그리고, 상기 플러그형 상변화막 상에 상부 전극을 형성하는 단계 전,상기 상변화막 상에 콘택 플러그를 형성하는 단계;를 더 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
- 제 21 항에 있어서,상기 콘택 플러그는 상기 상부 전극과 동일 물질로 형성하는 것을 특징으로 하는 상변화 기억 소자.
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| KR20100099913A (ko) * | 2009-03-04 | 2010-09-15 | 삼성전자주식회사 | 메모리 소자의 형성 방법 |
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