KR100729361B1 - 갭필 방법 및 이를 이용한 반도체 메모리 장치의 형성 방법 - Google Patents
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Abstract
갭필 방법 및 반도체 메모리 장치의 형성 방법이 제공된다. 반도체 기판 상에 절연막이 형성된다. 상기 절연막의 소정 영역을 리세스시켜 갭 영역이 형성된다. 상기 반도체 기판 전면에 상변화 물질막을 형성하는 박막형성 공정 및 상기 물질막을 식각하는 식각 공정을 복수회 반복 진행하여 상기 갭 영역 내에 상변화 물질막 패턴이 형성된다.
갭필, 상변화 물질
Description
도 1a 내지 도 1c는 종래 기술에 따른 상변화 메모리 장치의 형성 방법을 설명하기 위한 반도체 기판의 단면도들이다.
도 2 내지 도 7은 본 발명의 실시예에 따른 갭필 방법을 설명하기 위한 반도체 기판의 단면도들이다.
도 8은 본 발명의 실시예에 따른 플라즈마 처리 장치를 개략적으로 보여주는 도면이다.
도 9는 본 발명의 실시예에 따른 갭필 방법을 설명하기 위한 순서도이다.
도 10 내지 도 15는 본 발명의 실시예에 따른 반도체 메모리 장치의 형성 방법을 설명하기 위한 반도체 기판의 단면도들이다.
본 발명은 반도체 장치에 관한 것으로, 더욱 상세하게는 갭필 방법 및 이를 이용한 반도체 메모리 장치의 형성 방법에 관한 것이다.
반도체 메모리 장치는 전원이 꺼진 후 데이터 저장 여부에 따라 휘발성 메모 리 장치와 비휘발성 메모리 장치로 구분될 수 있다. 상변화 메모리 장치(phase change memory device)는 비휘발성 메모리 장치로서 플래시 메모리 장치를 대체할 수 있는 차세대 메모리 장치로 연구되고 있다. 상변화 메모리 장치는 가열 및 냉각에 의하여 결정질 상태와 비정질 상태 중 하나의 상태로 유지되며 가열 및 냉각에 의하여 다른 상태로 변할 수 있는 칼코겐 화합물과 같은 상변화 물질을 포함한다. 상변화 물질은 결정 상태에서는 낮은 저항을 갖고, 비정질 상태에서는 높은 저항을 갖는다. 상변화 메모리 장치는 상변화 물질의 저항값에 따라 논리값이 0 또는 1로 결정된다. 상변화 물질의 결정질 상태는 셋(set) 또는 논리 0에 대응되고, 상변화물질의 비정질 상태는 리셋(reset) 또는 논리 1에 대응된다.
도 1a 내지 도 1c는 종래 기술에 따른 상변화 메모리 장치의 형성 방법을 설명하기 위한 반도체 기판의 단면도들이다.
도 1a 내지 도 1c를 참조하면, 하부 전극(25)이 형성된 반도체 기판 상에 상변화 물질막(30) 및 상부 전극막(40)이 형성된다. 상변화 물질막 및 상부 전극막을 패터닝하여 상변화 물질막 패턴(35) 및 상부 전극(45)이 형성되고, 기판 전면을 덮는 층간 절연막(50)이 형성된다. 층간 절연막(50)을 관통하여 상부 전극(45)과 접촉하는 콘택 플러그(55)가 형성된다. 층간 절연막(50) 상에 콘택 플러그(55)와 전기적으로 접속되는 배선(60)이 형성된다.
다시 도 1b를 참조하면, 사진 및 식각 공정의 한계로 상변화 물질막 패턴(35)의 폭(D1)이 100nm 이하가 되도록 형성하기 어렵다. 또, 상변화 물질막 패턴의 폭(D1)이 하부 전극(25)의 폭(D2)보다 크기 때문에 상변화 물질막 패턴(35)은 하부 전극(25)의 상부면 전부와 접촉한다. 즉, 상변화 물질막 패턴(35)의 폭이 크고, 상변화 물질막 패턴(35)과 하부 전극(25) 사이의 접촉 면적이 크다. 때문에, 상변화 물질막 패턴(35)을 결정질 상태 또는 비정질 상태로 변화시키기 위해 가열할 때, 전력이 많이 소모될 뿐만 아니라 열 손실 또한 크다. 이에 의해 상변화 메모리 장치의 동작 특성이 저하될 수 있다.
본 발명은 이상에서 언급한 상황을 고려하여 제안된 것으로, 본 발명이 이루고자 하는 기술적 과제는 미세 크기의 상변화 물질막 패턴을 형성하기 위한 갭필 방법을 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 갭필 방법을 사용한 반도체 메모리 장치의 형성 방법을 제공하는 것이다.
본 발명의 실시예에 따른 갭필 방법은 반도체 기판 상에 절연막을 형성하는 단계, 상기 절연막의 소정 영역을 리세스시켜 갭 영역을 형성하는 단계, 및 상기 반도체 기판 전면에 상변화 물질막을 형성하는 박막형성 공정 및 상기 상변화 물질막을 식각하는 식각 공정을 복수회 반복 진행하여 상기 갭 영역 내에 상변화 물질막 패턴을 형성하는 단계를 포함한다.
상기 갭필 방법에서, 상기 박막형성 공정 및 상기 식각 공정은 인-시튜(in-situ)로 진행될 수 있다.
상기 갭필 방법에서, 상기 박막형성 공정 및 상기 식각 공정은 동일한 플라즈마 처리 장치에서 진행될 수 있다. 상기 플라즈마 처리 장치는 공정 챔버, 상부 전극과 하부 전극, 가스 공급 부재, 및 플라즈마 발생 부재를 포함할 수 있다. 상기 상부 전극 및 하부 전극은 상기 공정 챔버 내부의 상부와 하부에 각각 배치된다. 상기 가스 공급 부재는 상기 공정 챔버에 공정 가스 및 소오스 가스를 공급한다. 상기 플라즈마 발생 부재는 상기 상부 전극 및 상기 하부 전극에 각각 독립적으로 전원을 제공한다.
상기 박막형성 공정이 진행될 때, 상기 상부 전극에 100W 이하의 저전력이 제공되고, 상기 하부 전극은 접지되며, 상기 식각 공정이 진행될 때, 상기 하부 전극에 상기 상부 전극보다 높은 전력이 제공될 수 있다.
상기 갭필 방법에서, 상기 박막형성 공정의 반복적 진행에 따라 형성되는 상변화 물질막의 두께가 증가할 수 있다.
본 발명의 실시예에 따른 반도체 메모리 장치의 형성 방법은 장치는 반도체 기판 상에 도전 플러그를 갖는 제1 층간절연막을 형성하는 단계, 상기 제1 층간절연막 상에 제2 층간절연막을 형성하는 단계, 상기 제2 층간절연막을 패터닝하여 상기 도전 플러그를 노출하는 개구부를 형성하는 단계, 상기 반도체 기판 전면에 상변화 물질막을 형성하는 박막형성 공정 및 상기 상변화 물질막을 식각하는 식각 공정을 복수회 반복 진행하여 상기 개구부 내에 상변화 물질막 패턴을 형성하는 단계를 포함한다.
상기 형성 방법에서, 상기 박막형성 공정 및 상기 식각 공정은 인-시튜(in- situ)로 진행될 수 있다.
상기 형성 방법에서, 상기 박막형성 공정 및 상기 식각 공정은 동일한 플라즈마 처리 장치에서 진행될 수 있다. 상기 플라즈마 처리 장치는 공정 챔버, 상부 전극과 하부 전극, 가스 공급 부재, 및 플라즈마 발생 부재를 포함할 수 있다. 상기 상부 전극 및 하부 전극은 상기 공정 챔버 내부의 상부와 하부에 각각 배치된다. 상기 가스 공급 부재는 상기 공정 챔버에 공정 가스 및 소오스 가스를 공급한다. 상기 플라즈마 발생 부재는 상기 상부 전극 및 상기 하부 전극에 각각 독립적으로 전원을 제공한다.
상기 공정 가스는 상기 공정 챔버 내부에 플라즈마를 형성하기 위해 아르곤(Ar), 헬륨(He), 및 수소(H2) 중에서 적어도 어느 하나를 포함할 수 있다. 또, 상기 공정 가스는 상기 식각 공정에서 식각 가스로 사용될 수 있다.
상기 소오스 가스는 게르마늄(Ge)을 갖는 제1 전구체, 안티몬(Sb)을 갖는 제2 전구체, 및 텔루르(Te)를 갖는 제3 전구체를 포함할 수 있다. 상기 제1 전구체는 Ge(iso-butyl)3H 또는 GeH4을 포함하고, 상기 제2 전구체는 Sb(iso-propyl)3을 포함하고, 상기 제3 전구체는 Te(t-butyl)3을 포함할 수 있다. 상기 박막형성 공정이 진행될 때, 상기 소오스 가스는 상기 제1 전구체, 상기 제3 전구체, 상기 제2 전구체, 및 상기 제3 전구체의 순서로 반복하여 공급될 수 있다.
상기 박막형성 공정이 진행될 때, 상기 상부 전극에 100W 이하의 저전력이 제공되고, 상기 하부 전극은 접지되며, 상기 식각 공정이 진행될 때, 상기 하부 전 극에 상기 상부 전극보다 높은 전력이 제공될 수 있다.
상기 형성 방법에서, 상기 박막형성 공정의 반복적 진행에 따라 형성되는 상변화 물질막의 두께가 증가할 수 있다. 또, 상기 상변화 물질막은 게르마늄(Ge), 텔루르(Te), 및 안티몬(Sb)을 포함할 수 있다.
이하 첨부한 도면들을 참조하여 본 발명의 실시예들을 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서 제1, 제2 등의 용어가 물질막 패턴, 층간 절연막 등을 기술하기 위해서 사용되었지만, 물질막 패턴, 층간 절연막 등이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이러한 용어들은 단지 어느 소정의 물질막 패턴, 층간 절연막 등을 다른 물질막 패턴, 층간 절연막 등과 구별시키기 위해서 사용되었을 뿐이다. 또, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 막이 개재될 수도 있다는 것을 의미한다. 도면들에서, 막 또는 영역들의 두께 등은 명확성을 기하기 위하여 과장되게 표현될 수 있다.
도 2 내지 도 7은 본 발명의 실시예에 따른 갭필 방법을 설명하기 위한 반도 체 기판의 단면도들이다.
도 2를 참조하면, 도전영역(125)을 구비한 반도체 기판(110) 상에 절연막(130)이 형성되고, 절연막(130) 상에 포토레지스트 패턴(140)이 형성된다. 포토레지스트 패턴(140)은 소정의 폭(d)을 갖는 음각 패턴(intaglio pattern,142)을 갖는다. 포토레지스트 패턴(140)을 형성하는 사진 공정 및 현상 공정 후 하드 베이크(hard bake) 등의 열처리 공정에서 포토레지스트의 플로우(flow) 현상에 의해 음각 패턴(142)의 폭(d)이 더욱 감소할 수 있다. 예를 들어, 음각 패턴의 폭(d)은 100nm 이하로 감소할 수 있다.
도 3을 참조하면, 포토레지스트 패턴(140)을 식각 마스크로 사용하는 식각 공정을 진행하여 절연막(130)의 소정 영역에 갭 영역(132)이 형성된다. 본 실시예에서는 갭 영역(132)이 절연막(130)을 관통하여 도전 영역(125)이 노출된다. 그러나, 갭 영역(132)이 절연막(130)을 관통하지 않고, 절연막(130) 상부에만 형성될 수도 있다. 상기 식각 공정에서는 이방성 식각 방법이 사용될 수 있으며, 형성되는 갭 영역(132)의 폭은 100nm 이하로 형성될 수 있다.
도 4를 참조하면, 애슁(ashing) 공정을 진행하여 포토레지스트 패턴을 제거한 후 갭 영역(132) 내부에 상변화 물질막 패턴(135)이 형성된다. 상변화 물질막 패턴(135)을 형성하는 과정(즉, 갭 영역이 갭필되는 과정)은 도 5 내지 도 7, 도 8, 및 도 9를 참조하여 상세히 설명된다.
도 5 내지 도 7은 도 4의 A 영역을 확대하여 보여주는 반도체 기판의 단면도들이고, 도 8은 본 발명의 실시예에 따른 플라즈마 처리 장치를 개략적으로 보여주 는 도면이고, 도 9는 본 발명의 실시예에 따른 갭필 방법을 설명하기 위한 순서도이다.
먼저, 도 8을 참조하면, 플라즈마 처리 장치(300)는 공정 챔버(310), 상부 전극(332) 및 하부전극(322), 가스 공급 부재(340), 및 플라즈마 발생 부재(350)를 포함한다.
공정 챔버(310)는 공정이 수행되는 처리실(312)과 이를 감싸는 하우징(314)을 갖는다. 처리실(312)은 하우징(314) 내의 상부에 배치된다. 하우징(314)은 처리실(312) 아래의 측벽에 웨이퍼(W)가 이동되는 통로인 반입구(316)를 가질 수 있다.
처리실(312) 바닥면의 중앙에 웨이퍼(W)가 놓여지는 기판 지지부(320)가 배치된다. 기판 지지부(320)는 하부 전극(322)과 지지판(324)을 포함할 수 있다. 지지판(324)은 그 내부에 설치된 가열 수단(326), 예컨대 히터를 포함할 수 있다. 히터(326)로는 열판 또는 코일형상의 열선이 사용될 수 있다. 지지판(324)의 밑면에는 이송축(328)이 결합되고, 이송축(328)에는 구동부(329)가 결합된다. 구동부(329)는 이송축(328)을 회전시키거나 수직이동시킬 수 있다. 이송축(328)의 수직이동은 유공압 실린더에 의해 이루어지거나, 선택적으로 정밀한 위치 제어를 위해 모터를 포함하는 메커니즘에 의해 이루어질 수 있다.
가스 공급 부재(340)는 가스 공급관(341,345), 개폐 밸브(342,346), 및 유량 조절기(343,347)를 포함할 수 있다. 가스 공급관(341, 345)은 외부의 가스 저장부(미도시)로부터 공정 가스 또는 소오스 가스를 공정 챔버(310) 내로 공급한다. 가스 공급관(341,345)은 다수 개가 제공되며, 각각의 가스 공급관(341,345)은 서로 다른 종류의 가스를 공급할 수 있다. 예를 들어, 가스 공급관(341)은 공정 가스를 공급하고, 가스 공급관(345)은 소오스 가스를 공급할 수 있다. 상기 공정 가스는 상기 공정 챔버 내부에 플라즈마를 형성하기 위해 제공되며, 식각 공정에서 식각 가스로 사용될 수 있다. 상기 소오스 가스는 웨이퍼(W) 상에 박막을 형성하기 위해 제공된다. 즉, 공정 챔버(310)에서 박막형성 공정이 진행될 때에는 공정 가스와 소오스 가스가 모두 공급되고, 식각 공정이 진행될 때에는 공정 가스만이 공급될 수 있다. 각각의 가스 공급관(341,345)에는 그 내부를 개폐하는 개폐 밸브(342,346)와 공급되는 가스의 유량을 조절하는 유량 조절기(343,347)가 설치될 수 있다.
공정 챔버(310) 내의 상부와 하부에 상부 전극(332)과 하부 전극(322)이 각각 배치된다. 상부 전극(332)은 공정 가스와 소오스 가스가 공정 챔버(310) 내로 이동할 수 있는 관통공(미도시)을 가질 수 있다. 하부 전극(322)은 지지판(324)위에 배치될 수 있다.
플라즈마 발생 부재(350)는 공정 챔버(310)에 공급되는 공정 가스의 플라즈마를 생성한다. 플라즈마 발생 부재(350)는 상부 전극(332) 및 하부 전극(322)에 독립적으로 전원을 인가하는 저주파 발생기(351) 및 고주파 발생기(355)를 포함한다. 저주파 발생기(351)는 저주파 라인(352)에 의해 연결된 상부 전극(332)에 저주파 전력을 제공하고, 고주파 발생기(355)는 고주파 라인(356)에 의해 연결된 하부 전극(322)에 고주파 전력을 제공한다.
플라즈마 발생 부재(350)는 고주파 발생기(355) 및 하부 전극(322) 사이에 배치되는 정합기(357)를 더 포함할 수 있다. 정합기(357)에 의해 고주파 발생기(355)에서 발생되는 고주파 전력이 손실되지 않고 최적의 상태로 하부 전극(322)에 제공될 수 있다. 본 실시예에서는 상부 전극(332)에 저주파 전력이 제공되지만, 이와 달리 고주파 전력이 제공될 수 있다. 이 경우, 상부 전극과 고주파 발생기 사이에 정합기가 더 배치될 수 있다.
또 플라즈마 발생 부재(350)는 저주파 발생기(351) 및 고주파 발생기(355)를 제어하는 제어기(359)를 더 포함할 수 있다. 제어기(359)는 공정 챔버(310)에서 박막형성 공정이 진행될 때에는 저주파 발생기(351)를 가동하여 상부 전극(332)에 100W 이하의 저전력을 제공할 수 있다. 이때, 하부 전극(322)은 접지된다. 또, 제어기(359)는 공정 챔버(310)에서 식각 공정이 진행될 때에는 저주파 발생기(351)와 고주파 발생기(355)를 모두 가동하여 상부 전극(332)과 하부 전극(322)에 모두 전력을 제공할 수 있다. 이때, 식각 공정을 원활하게 진행하기 위해서 상부 전극(332)보다 하부 전극(322)에 더 큰 전력을 제공하는 것이 바람직하다. 즉 공정 챔버(310) 내에서 수행되는 공정의 종류에 따라 가동되는 저주파 발생기 및/또는 고주파 발생기가 적절하게 선택될 수 있다.
도 5, 도 8, 및 도 9를 참조하면, 공정 진행 전에 기판 지지부(320)는 그 상부면이 하우징(314) 내에서 처리실(312) 아래 위치인 대기 위치에 놓여진다. 웨이퍼(W)는 반입구(316)를 통해 이송 로봇(미도시)에 의해 기판 지지부(320) 상에 로딩된다(S410). 이어서, 기판 지지부(320)가 상승하여 그 상부면이 처리실(312) 내 에 위치하는 공정 위치로 이동된다. 플라즈마 처리 장치(300)는 웨이퍼(W)를 처리실 내에서 기판 지지부(320) 상에 고정시킬 수 있는 고정 수단을 더 가질 수 있다.
웨이퍼(W) 표면에 박막형성 공정이 진행된다. 공정 챔버(310) 내로 공정 가스 및 소오스 가스가 공급되고(S420), 상부 전극(332)에 저주파 전력 또는 고주파 전력이 제공된다(S430). 이때, 하부 전극(322)은 접지된다. 이때, 상기 공정 가스는 상기 공정 챔버 내부에 플라즈마를 형성하기 위해 아르곤(Ar), 헬륨(He), 및 수소(H2) 중에서 적어도 어느 하나를 포함할 수 있다. 예를 들어, 공정 가스의 수소는 10~300sccm의 유량으로, 헬륨 및 아르곤 중 한가지 또는 이들의 혼합가스는 0~500sccm으로 공급될 수 있다. 소오스 가스는 10~300sccm의 유량으로 공급될 수 있다. 상기 공정 가스는 식각 공정에서 식각 가스로 사용될 수 있다. 또, 공정 챔버의 내부 압력은 1.5~5.0mT로 유지될 수 있고 상변화 물질막의 증착온도는 500℃ 이하일 수 있다.
상기 소오스 가스는 게르마늄(Ge)을 갖는 제1 전구체, 안티몬(Sb)을 갖는 제2 전구체, 및 텔루르(Te)를 갖는 제3 전구체를 포함할 수 있다. 예를 들어, 상기 제1 전구체는 Ge(iso-butyl)3H 또는 GeH4을 포함하고, 상기 제2 전구체는 Sb(iso-propyl)3을 포함하고, 상기 제3 전구체는 Te(t-butyl)3을 포함할 수 있다.
상기 박막형성 공정이 진행될 때, 상기 소오스 가스는 상기 제1 전구체, 상기 제3 전구체, 상기 제2 전구체, 및 상기 제3 전구체의 순서로 반복하여 공급될 수 있다. 예를 들어, 제1 전구체가 0.5초간 공급되고, 제3 전구체가 1초간 공급되 고, 제2 전구체가 0.4초간 공급되고, 제3 전구체가 1초간 공급된다. 이러한 과정이 100회~200회 정도 반복되면, 갭 영역(132)의 측면 및 저면과 절연막(230)의 상부면을 덮는 Ge2Sb2Te5의 상변화 물질막이 형성될 수 있다. 이때, 상변화 물질막(134)은 갭 영역(132) 상부에서 오버행(over hang) 형태를 가질 수 있다.
도 6, 도 8, 및 도 9를 참조하면, 상기 상변화 물질막(134)에 대하여 식각 공정이 진행된다. 공정 챔버(310) 내로 공정 가스가 공급되고(S440), 하부 전극(322)에 고주파 전력이 제공된다(S450). 상기 식각 공정에서는 박막형성 공정에서 공급된 공정 가스가 계속 공급될 수 있다. 또는 식각 되는 물질막의 정밀한 조절을 위하여 다른 공정 가스가 공급될 수도 있다. 예컨대, 박막형성 공정에서는 아르곤 가스가 공급되고, 식각 공정에서는 헬륨 가스가 공급될 수 있다. 또, 상기 식각 공정에서는 소오스 가스의 공급이 중단된다. 상기 식각 공정에 의해 갭 영역(132) 하부에 제1 물질막 패턴(135_1)이 형성된다.
도 7, 도 8, 및 도 9를 참조하면, 다시 박막형성 공정과 식각 공정을 반복 진행하여 갭 영역(132) 내에 제2 물질막 패턴(135_2) 및 제3 물질막 패턴(135_3)이 형성된다. 박막형성 공정의 반복적 진행에 따라 형성되는 상변화 물질막의 두께는 증가할 수 있다. 즉, 제1 물질막 패턴(135_1)의 두께보다 제2 물질막 패턴(135_2)의 두께가 더 크고, 제2 물질막 패턴(135_2)의 두께보다 제3 물질막 패턴(135_3)의 두께가 더 클 수 있다. 박막형성 공정 및 식각 공정의 횟수는 갭 영역(132)의 높이 및 종횡비와 형성되는 상변화 물질막들의 두께 등을 고려하여 결정될 수 있다.
갭필이 완료되면(S460), 기판 지지부(320)는 대기 위치로 하강하고, 웨이퍼(W)는 반입구(316)를 통해 이송 로봇(미도시)에 의해 기판 지지부(320)로부터 언로딩된다(S470).
본 실시에서는 박막형성 공정과 식각 공정이 동일한 플라즈마 처리 장치에서 인-시튜(in-situ)로 진행될 수 있다. 따라서, 상기 박막형성 공정 및 식각 공정이 빠르게 진행될 수 있다.
도 10 내지 도 15는 본 발명의 실시예에 따른 반도체 메모리 장치의 형성 방법을 설명하기 위한 반도체 기판의 단면도들이다. 본 실시예에 따른 반도체 메모리 장치의 형성 방법에서 전술한 갭필 방법이 사용된다.
도 10을 참조하면, 반도체 기판(210)에 소자 분리 영역(213) 및 트랜지스터(219)가 형성된다. 소자 분리 영역(219)은 반도체 기판(210)에 형성된 절연 영역으로서 활성 영역을 정의하며, 트렌치 공정(STI) 등에 의해 형성될 수 있다. 트랜지스터(219)는 반도체 기판(210) 상에 형성되며 일정한 방향으로 신장하는 게이트 전극(215), 그 양측의 반도체 기판(210)의 활성 영역에 형성된 소오스 영역(217s) 및 드레인 영역(217d)으로 구성된다. 한편, 소오스 영역(217s) 및 드레인 영역(217d) 사이의 활성 영역, 즉, 게이트 전극(215) 아래의 활성 영역이 채널 영역으로서 소오스 영역(217s) 및 드레인 영역(217d) 사이의 전류 통로로서의 역할을 한다. 그리고, 게이트 전극(215) 및 채널 영역 사이에는 게이트 절연막이 위치한다. 트랜지스터(219)를 완전히 덮도록 제1 층간 절연막(220)이 형성된다. 제1 층간 절연막(220)은 화학기상증착(CVD) 방법 등을 사용하여 실리콘 산화막으로 형 성될 수 있다.
도 11을 참조하면, 드레인 영역(217d) 상에 콘택 플러그(221)와 하부 배선(224)이 형성되고, 소오스 영역(217s) 상에 콘택 플러그(222)와 하부 전극(225)이 형성된다. 예컨대, 상기 하부 배선(224)은 게이트 전극(215)과 평행하도록 신장될 수 있다. 콘택 플러그들(221,222), 하부 배선(224), 및 하부 전극(225)은 다양한 방법을 사용하여 도전성 물질로 형성될 수 있다.
도 12를 참조하면, 하부 배선(224), 하부 전극(225), 및 제1 층간 절연막(220) 상에 제2 층간 절연막(230)이 형성된다. 예컨대, 제2 층간 절연막(230)은 화학기상증착 방법을 사용하여 실리콘 산화막으로 형성될 수 있다. 이어서, 제2 층간 절연막(230)을 패터닝하여 하부 전극(225)을 노출시키는 개구부(232)가 형성된다. 개구부(232)의 폭은 하부 전극(225) 보다 작을 수 있으며, 예를 들어 100nm 이하일 수 있다.
도 13을 참조하면, 개구부(232) 내에 상변화 물질막 패턴(235)이 형성된다. 상변화 물질막 패턴(235)은 도 5 내지 도 9를 참조하여 설명된 갭필 방법을 사용하여 형성될 수 있다. 즉, 박막형성 공정 및 식각 공정의 반복적 진행에 따라, 개구부(232) 내에 상변화 물질막 패턴(235)이 형성된다. 상변화 물질막 패턴(235)은 개구부(232)를 완전히 채우지 않을 수 있다. 상변화 물질막 패턴(235)은 데이터 저장막으로 기능한다. 상변화 물질막 패턴(235)은 개구부 내에 형성되므로 그 폭이 100nm 이하가 되도록 형성될 수 있다. 따라서 반도체 메모리 장치가 고집적화될 수 있다. 또, 상변화 물질막 패턴(235)과 하부 전극(235) 간 접촉면적이 감소 하고, 상변화 물질막 패턴(135)의 크기도 감소한다. 따라서, 작은 전류로 상변화 물질막 패턴(235)을 구성하는 상변화 물질을 결정 상태 또는 비정질 상태로 바꿀 수 있다. 이에 의해, 반도체 메모리 장치의 동작 특성이 향상될 수 있다.
도 14를 참조하면, 상변화 물질막 패턴(235) 및 제2 층간 절연막(230) 상에 도전막을 형성한 후 패터닝하여 상부 전극(245)이 형성된다. 상부 전극(245)은 상변화 물질막 패턴(235)과 접촉한다. 이어서, 상부 전극(245) 및 제2 층간 절연막(230) 상에 제3 층간 절연막(250)이 형성된다. 제2 및 제3 층간 절연막(230,250)은 화학기상증착 방법 등을 사용하여 실리콘 산화막으로 형성될 수 있다. 제3 층간 절연막(250)을 관통하여 상부 전극(245)과 접촉하는 콘택 플러그(255)가 형성된다. 콘택 플러그(255) 및 제3 층간 절연막(250) 상에 도전막을 형성한 후 패터닝하여 상부 배선(260)이 형성된다.
도 15는 다른 실시예에 따른 상부 배선 및 상부 전극 사이의 전기적 연결 방법을 설명하기 위한 단면도이다. 도 15를 참조하면, 본 실시예서는 전술한 실시예와 달리 상부 전극과 상부 배선을 전기적으로 접속시키는 콘택 플러그가 형성되지 않고, 상부 전극이 직접 상부 배선과 접촉한다. 따라서 제3 층간 절연막이 형성되지 않는다. 즉, 상부 전극(245) 및 제2 층간 절연막(230) 상에 도전막을 형성한 후 패터닝하여 상부 배선이 형성된다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시예(들)에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 상술한 실시예에 국한되어 정해져서는 안되 며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
본 발명의 실시예에 따르면, 100nm 이하의 갭 영역이 보이드 없이 갭필될 수 있다.
본 발명의 실시예에 따르면, 동작 특성이 향상된 고집적 반도체 메모리 장치가 형성될 수 있다.
Claims (16)
- 반도체 기판 상에 절연막을 형성하는 단계;상기 절연막의 소정 영역을 리세스시켜 갭 영역을 형성하는 단계; 및상기 반도체 기판 전면에 상변화 물질막을 형성하는 박막형성 공정 및 상기 상변화 물질막을 식각하는 식각 공정을 복수회 반복 진행하여 상기 갭 영역 내에 상변화 물질막 패턴을 형성하는 단계를 포함하는 갭필 방법.
- 제 1 항에 있어서,상기 박막형성 공정 및 상기 식각 공정은 인-시튜(in-situ)로 진행되는 갭필 방법.
- 제 1 항에 있어서,상기 박막형성 공정 및 상기 식각 공정은 동일한 플라즈마 처리 장치에서 진행되며,상기 플라즈마 처리 장치는,공정 챔버;상기 공정 챔버 내부의 상부와 하부에 각각 배치된 상부 전극 및 하부 전극;상기 공정 챔버에 공정 가스 및 소오스 가스를 공급하는 가스 공급 부재;상기 상부 전극 및 상기 하부 전극에 각각 독립적으로 전원을 제공하는 플라 즈마 발생 부재를 포함하는 반도체 메모리 장치의 형성 방법.
- 제 3 항에 있어서,상기 박막형성 공정이 진행될 때, 상기 상부 전극에 100W 이하의 저전력이 제공되고, 상기 하부 전극은 접지되며,상기 식각 공정이 진행될 때, 상기 하부 전극에 상기 상부 전극보다 높은 전력이 제공되는 반도체 메모리 장치의 형성 방법.
- 제 1 항에 있어서,상기 박막형성 공정의 반복적 진행에 따라 형성되는 상변화 물질막의 두께가 증가하는 갭필 방법.
- 반도체 기판 상에 도전 플러그를 갖는 제1 층간절연막을 형성하는 단계;상기 제1 층간절연막 상에 제2 층간절연막을 형성하는 단계;상기 제2 층간절연막을 패터닝하여 상기 도전 플러그를 노출하는 개구부를 형성하는 단계;상기 반도체 기판 전면에 상변화 물질막을 형성하는 박막형성 공정 및 상기 상변화 물질막을 식각하는 식각 공정을 복수회 반복 진행하여 상기 개구부 내에 상변화 물질막 패턴을 형성하는 단계를 포함하는 반도체 메모리 장치의 형성 방법.
- 제 6 항에 있어서,상기 박막형성 공정 및 상기 식각 공정은 인-시튜(in-situ)로 진행되는 반도체 메모리 장치의 형성 방법.
- 제 6 항에 있어서,상기 박막형성 공정 및 상기 식각 공정은 동일한 플라즈마 처리 장치에서 진행되며,상기 플라즈마 처리 장치는,공정 챔버;상기 공정 챔버 내부의 상부와 하부에 각각 배치된 상부 전극 및 하부 전극;상기 공정 챔버에 공정 가스 및 소오스 가스를 공급하는 가스 공급 부재;상기 상부 전극 및 상기 하부 전극에 각각 독립적으로 전원을 제공하는 플라즈마 발생 부재를 포함하는 반도체 메모리 장치의 형성 방법.
- 제 8 항에 있어서,상기 공정 가스는 상기 공정 챔버 내부에 플라즈마를 형성하기 위해 아르곤(Ar), 헬륨(He), 및 수소(H2) 중에서 적어도 어느 하나를 포함하는 반도체 메모리 장치의 형성 방법.
- 제 8 항에 있어서,상기 공정 가스는 상기 식각 공정에서 식각 가스로 사용되는 반도체 메모리 장치의 형성 방법.
- 제 8 항에 있어서,상기 소오스 가스는 게르마늄(Ge)을 갖는 제1 전구체, 안티몬(Sb)을 갖는 제2 전구체, 및 텔루르(Te)를 갖는 제3 전구체를 포함하는 반도체 메모리 장치의 형성 방법.
- 제 11 항에 있어서,상기 제1 전구체는 Ge(iso-butyl)3H 또는 GeH4을 포함하고,상기 제2 전구체는 Sb(iso-propyl)3을 포함하고,상기 제3 전구체는 Te(t-butyl)3을 포함하는 반도체 메모리 장치의 형성 방법.
- 제 11 항에 있어서,상기 박막형성 공정이 진행될 때, 상기 소오스 가스는 상기 제1 전구체, 상기 제3 전구체, 상기 제2 전구체, 및 상기 제3 전구체의 순서로 반복하여 공급되는 반도체 메모리 장치의 형성 방법.
- 제 8 항에 있어서,상기 박막형성 공정이 진행될 때, 상기 상부 전극에 100W 이하의 저전력이 제공되고, 상기 하부 전극은 접지되며,상기 식각 공정이 진행될 때, 상기 하부 전극에 상기 상부 전극보다 높은 전력이 제공되는 반도체 메모리 장치의 형성 방법.
- 제 6 항에 있어서,상기 박막형성 공정의 반복적 진행에 따라 형성되는 상변화 물질막의 두께가 증가하는 갭필 방법.
- 제 6 항에 있어서,상기 상변화 물질막은 게르마늄(Ge), 텔루르(Te), 및 안티몬(Sb)을 포함하는 반도체 메모리 장치의 형성 방법.
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