KR101812623B1 - 가변 저항 메모리 장치의 제조방법 - Google Patents

가변 저항 메모리 장치의 제조방법 Download PDF

Info

Publication number
KR101812623B1
KR101812623B1 KR1020150136350A KR20150136350A KR101812623B1 KR 101812623 B1 KR101812623 B1 KR 101812623B1 KR 1020150136350 A KR1020150136350 A KR 1020150136350A KR 20150136350 A KR20150136350 A KR 20150136350A KR 101812623 B1 KR101812623 B1 KR 101812623B1
Authority
KR
South Korea
Prior art keywords
phase change
change material
material layer
gas
etch
Prior art date
Application number
KR1020150136350A
Other languages
English (en)
Other versions
KR20170037156A (ko
Inventor
장홍진
신희승
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020150136350A priority Critical patent/KR101812623B1/ko
Publication of KR20170037156A publication Critical patent/KR20170037156A/ko
Application granted granted Critical
Publication of KR101812623B1 publication Critical patent/KR101812623B1/ko

Links

Images

Classifications

    • H01L45/00—

Abstract

가변 저항 메모리 장치의 제조방법에 관한 기술이다. 가변 저항 메모리 장치의 제조방법은 다음과 같다. 먼저, 상변화 물질층을 증착한 다음, 상기 상변화 물질층 상부에 마스크 패턴을 형성한다. 상기 마스크 패턴의 형태로, 상기 상변화 물질층의 일부 두께를 제 1 식각 속도를 가지고 패터닝한다. 잔류하는 상변화 물질층을 상기 제 1 식각 속도 보다 느린 제 2 식각 속도를 가지고 패터닝한다.

Description

가변 저항 메모리 장치의 제조방법{Method of Manufacturing Variable Resistive Memory Device}
본 발명은 저항 메모리 장치의 제조방법에 관한 것으로, 보다 구체적으로는 상변화 물질층의 패터닝 방법에 관한 것이다.
모바일 및 디지털 정보 통신과 가전 산업의 급속한 발전에 따라, 기존의 전자의 전하 제어에 기반을 둔 소자 연구는 한계에 봉착할 것으로 전망된다. 이에, 기존 전자 전하 소자의 개념이 아닌 새로운 개념의 신 기능성 메모리 장치의 개발이 요구되고 있다. 특히, 주요 정보 기기의 메모리의 대용량화 요구를 충족시키기 위해, 차세대 대용량 초고속 및 초전력 메모리 장치의 개발이 필요하다.
현재, 차세대 메모리 장치로서 가변 저항 물질을 메모리 매체로 사용하는 가변 저항 메모리가 제안되고 있으며, 대표적으로, 상변화 메모리 장치, 저항 메모리, 및 자기 저항 메모리가 있다.
가변 저항 메모리 장치는 억세스 소자 및 저항 소자를 기본 구성으로 하고 있으며, 저항 소자의 상태에 따라 "0" 또는 "1"의 데이터를 저장하게 된다.
하지만, 이러한 가변 저항 메모리 또한 집적 밀도 개선이 최우선 과제이며, 좁은 면적에 최대의 메모리 셀을 집적시키는 것이 관건이다.
이러한 요구를 만족시키기 위하여, 가변 저항 메모리 역시 3차원 트랜지스터 구조를 채용하게 되었다. 3차원 트랜지스터는 반도체 기판 표면에 대해 수직인 방향으로 연장되는 버티컬 채널 필라를 포함할 수 있다. 가변 저항 메모리는 버티컬 채널 필라 상에 형성되는 저항 변화 패턴을 포함한다.
우수한 저항 가변 특성을 유지하기 위하여, 균일하고 정확한 크기로 저항 변화 패턴이 형성되어야 한다.
본 발명은 우수한 저항 가변 특성을 확보할 수 있는 가변 저항 메모리 장치의 제조방법을 제공하는 것이다.
본 발명의 일 실시예에 따른 가변 저항 메모리 장치의 제조방법은 다음과 같다. 먼저, 상변화 물질층을 증착한 다음, 상기 상변화 물질층 상부에 마스크 패턴을 형성한다. 상기 마스크 패턴의 형태로, 상기 상변화 물질층의 일정 두께만큼을 메인 식각 가스를 이용하여 식각한다. 잔류하는 상기 상변화 물질층을 탄소 포함 식각 가스를 이용하여 식각하여, 상변화 패턴을 형성한다.
또한, 본 발명의 일 실시예에 따른 가변 저항 메모리 장치의 제조방법은 다음과 같다. 먼저, 상변화 물질층을 증착한다음, 상기 상변화 물질층 상부에 마스크 패턴을 형성한다. 상기 마스크 패턴의 형태로, 상기 상변화 물질층의 일부 두께를 제 1 식각 속도를 가지고 패터닝한다. 잔류하는 상변화 물질층을 상기 제 1 식각 속도 보다 느린 제 2 식각 속도를 가지고 패터닝한다.
또한, 본 발명의 일 실시예에 따른 가변 저항 메모리 장치의 제조방법은 다음과 같다. 먼저, 반도체 기판상에 억세스 소자를 형성한다음, 상기 억세스 소자와 전기적으로 연결되도록 하부 전극을 형성한다. 상기 하부 전극 상부에 상변화 물질층을 증착한다. 상기 상변화 물질층의 일부 두께를 메인 식각 가스를 이용하여 1차 패터닝한다. 잔류하는 상기 상변화 물질층을 폴리머 유발 가스를 이용하여 2차 패터닝한다.
본 발명에 따르면, 상변화 물질층을 서로 상이한 식각 가스를 이용하여 다중 식각을 진행한다. 이때, 언더컷이 주로 발생하는 상변화 물질층의 하부 영역의 식각시, 탄소 포함 식각 가스를 이용하여 식각하므로써, 식각 속도가 조절되어, 언더컷 발생을 줄일 수 있다. 또한, 탄소 포함 식각 가스를 이용하여 상변화 물질층의 식각을 진행하므로써, 복수의 상변화 물질층의 적층 효과를 달성할 수 있다. 이에 따라, 상변화 패턴의 열적 안정성을 개선할 수 있고, 나아가 멀티 비트를 실현할 수 있다.
도 1 내지 도 3은 본 발명의 일 실시예에 따른 저항 변화층의 패터닝 방법을 설명하기 위한 각 공정별 단면도이다.
도 4 내지 도 8은 본 발명의 일 실시예에 따른 3차원 상변화 메모리 장치의 제조방법을 설명하기 위한 각 공정별 단면도이다.
도 9는 본 발명의 기술적 사상의 다양한 실시예들에 따른 반도체 디바이스를 갖는 메모리 카드를 나타낸 개략도이다.
도 10은 본 발명의 기술적 사상의 다양한 실시예들에 따른 반도체 디바이스를 갖는 전자 장치를 설명하기 위한 블록도이다.
도 11은 본 발명의 기술적 사상의 다양한 실시예들에 따른 반도체 디바이스를 갖는 데이터 저장 장치를 나타낸 블록도이다.
도 12는 본 발명의 기술적 사상의 다양한 실시예들에 따른 반도체 디바이스를 갖는 전자 장치의 시스템 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도 1을 참조하면, 반도체 기판(도시되지 않음) 상부에, 저항 변화층으로서, 상변화 물질층(10)을 소정 두께(H)로 형성한다. 상변화 물질층(10)은 결정 상태에 의하여 데이터를 저장할 수 있는 물질, 예를 들어 칼코게나이드 물질을 포함할 수 있고, 예를 들어 Ge-Te, Ge-Sb-Te, Ge-Te-Se, Ge-Te-As, Ge-Te-Sn, Ge-Te-Ti, Ge-Bi-Te, Ge-Sn-Sb-Te, Ge-Sb-Se-Te, Ge-Sb-Te-S, Ge-Te-Sn-O, Ge-Te-Sn-Au, Ge-Te-Sn-Pd, Sb-Te, Se-Te-Sn, Sb-Se-Bi, In-Se, In-Sb-Te, Sb-Se, 및 Ag-In-Sb-Te 중에 적어도 어느 하나를 포함할 수 있다.
예시적 실시예들에서, 상기 상변화 물질층(10)은 Ge-Sb-Te, As-Sb-Te, Sn-Sb-Te, Sn-In-Sb-Te, As-Ge-Sb-Te와 같은 칼코게나이드 합금을 포함할 수 있다. 대안적으로, 상기 상변화 물질층(10)은 Ta-Sb-Te, Nb-Sb-Te, V-Sb-Te와 같은 그룹 VA-Sb-Te 내의 성분, 또는 Ta-Sb-Se, Nb-Sb-Se, V-Sb-Se와 같은 그룹 VA-Sb-Se 내의 성분을 포함할 수 있다. 나아가, 상기 상변화 물질층(10)은 W-Sb-Te, Mo-Sb-Te, Cr-Sb-Te와 같은 그룹 VIA-Sb-Te 내의 성분, 또는 W-Sb-Se, Mo-Sb-Se, Cr-Sb-Se와 같은 그룹 VIA-Sb-Se 내의 성분을 포함할 수 있다.
비록 상기 상변화 물질층(10)은 주로 3원계 상변화 칼코게나이드 합금으로 형성되는 것을 위에서 기술하였지만, 상기 상변화 물질의 칼코게나이드 합금은 2원계 상변화 칼코게나이드 합금 또는 4원계 상변화 칼코게나이드 함금으로부터 선택될 수도 있다. 예를 들어, 2원계 상변화 칼코게나이드 함금은 Ga-Sb, In-Sb, In-Se, Sb2-Te3, Ge-Te 합금 중의 하나 이상을 포함할 수 있으며, 4원계 상변화 칼코게나이드 합금은 Ag-In-Sb-Te, (Ge-Sn)-Sb-Te, Ge-Sb-(Se-Te), Te81-Ge15-Sb2-S2 합금 중의 하나 이상을 포함할 수 있다.
상변화 물질층(10) 상부에 마스크 패턴(20)을 형성한다. 마스크 패턴(20)은 하드 마스크 패턴이거나 포토레지스트 패턴일 수 있다. 마스크 패턴(20)은 단위 메모리 셀을 한정하기 위하여 제공될 수 있다.
도 2를 참조하면, 마스크 패턴(20)을 이용하여, 상변화 물질층(10)의 제 1 두께(H1)만큼을 메인 식각 가스를 이용하여 식각하여, 제 1 상변화 패턴(10a)을 형성한다. 상기 메인 식각 가스는 플라즈마 상태의 수소 가스(H2)를 포함할 수 있다. 즉, 상기 상변화 물질층(10)의 식각은 PECVD 방식으로 진행될 수 있다. 또한, 상기 제 1 두께(H1)는 전체 상변화 물질층(10) 두께의 50 내지 70% 두께(H1)만큼에 해당할 수 있다. 상기와 같이, 수소 가스를 메인 식각 가스로 이용함에 따라, 식각 공정시 제 1 상변화 패턴(10a)의 물성 변화가 일어나지 않는다.
또한, 메인 식각 가스로 이용되는 플라즈마 상태의 수소 가스는 상기 상변화 물질층(10)에 대해 우수한 식각 속도를 갖기 때문에, 단시간에 소정 두께를 손쉽게 식각할 수 있다. 이때, 상기 메인 식각 가스를 이용하는 공정은 수소 가스를 약 5 내지 50 sccm 만큼 공급한 상태에서, 플라즈마 장비의 소스 파워를 50 내지 500W 인가하여 진행될 수 있다.
도 3을 참조하면, 탄소 포함 식각 가스에 의해, 잔류하는 상변화 물질층(10)을 식각하여, 제 2 상변화 패턴(10b)을 형성한다. 상기 탄소 포함 식각 가스는 예를 들어 메탄 가스(CH4)를 포함할 수 있다. 상기 메탄 가스는 상변화 물질층(10)을 식각하는 공정시, 탄소(C)와 수소(H) 성분으로 분해되고, 분해된 수소 성분은 상변화 물질층(10)의 식각에 참여하는 반면, 분해된 탄소 성분은 상변화 물질층(10)내에 포함되어 상변화 물질층(10)의 식각 속도를 조절한다. 즉, 상기 탄소 성분은 상변화 물질층(10) 성분들과 반응하여 실질적으로 탄소 폴리머를 형성하기 때문에, 상변화 물질층(10)의 식각 속도를 지연시킬 수 있다.
이때, 잔류하는 상변화 물질층(10)은 상기 제 1 두께에 비해 상대적으로 얇기 때문에, 전체적인 식각 속도에 큰 영향이 없으며, 상기 탄소 포함 식각 가스에 의해 서서히 식각이 이루어짐에 따라, 급속한 식각 공정에 따른 언더컷(undercut) 현상을 방지할 수 있다. 이와 같은 탄소 포함 식각 가스에 의해 제 2 상변화 패턴(10b)은 일부 탄소 성분을 포함하게 된다. 이에 따라, 상변화 패턴(10')은 서로 다른 성분을 갖는 2종류의 상변화 패턴이 적층된 형상을 갖게 된다. 특히 탄소 성분을 갖는 제 2 상변화 패턴(10b)에 의해 구동 전류 특성을 개선할 수 있으며, 전체적인 상변화 패턴(10')의 비저항이 변경되어, 멀티 비트를 실현할 수 있다.
여기서, 제 2 상변화 패턴(10b)은 상술한 바와 같이, 제 1 두께(H1)보다 얇은 제 2 두께(H2)를 가질 수 있다.
또한, 상기 탄소 포함 식각 가스를 이용하는 공정은 상기 메탄 가스를 약 5 내지 50 sccm 만큼 공급한 상태에서, 플라즈마 장비의 소스 파워를 50 내지 500W 인가하여 진행될 수 있다.
일반적으로 메인 식각 가스만으로 상변화 물질층(10) 전체를 식각하는 경우, 상변화 패턴의 하부 영역에서 심한 언더컷 현상이 발생될 수 있다. 이와 같은 언더컷 현상은 상변화 패턴의 선폭 변동을 유발하여, 정확한 가변 저항 특성을 확보하기 어렵다. 특히, 상변화 패턴의 직경이 최소 선폭에 육박하는 경우, 이와 같은 언더컷 현상이 더욱 심하게 발생될 수 있다. 본 실시예에서는 언더컷이 발생되는 상변화 패턴의 하부 영역의 식각 시, 식각 속도를 늦추어, 언더컷 발생을 방지할 수 있다.
본 발명에 따르면, 상변화 물질층을 다중 식각 방식을 통해 패터닝하므로써, 식각 속도 조절에 의해 언더컷을 방지할 수 있다. 또한, 성분이 다른 식각 가스들에 의해 다중 식각을 진행하므로써, 단일 종류의 상변화 물질층을 증착하더라도, 복수의 상변화막 물질층이 적층되어 구성되는 효과를 거둘 수 있다. 이에 따라, 열적 안정성을 개선하는 한편, 멀티 비트를 실현할 수 있다.
도 4 내지 도 8을 참조하여 3차원 상변화 메모리 장치의 제조방법을 설명하도록 한다.
도 4를 참조하면, 반도체 기판(100)을 소정 깊이만큼 식각하여, 버티컬 필라(vertical pillar:P)를 형성한다. 버티컬 필라(P) 형성 전, 상기 반도체 기판(100)에 공통 소스(common source:S)가 먼저 형성될 수 있다. 또는, 버티컬 필라(P) 형성 후, 반도체 기판(100) 및 버티컬 필라(P)의 하부 영역에 불순물을 주입하여 공통 소스(S)를 형성할 수 있다. 버티컬 필라(P)의 상부 영역에 불순물을 주입하여 드레인 영역(D)을 형성한다. 버티컬 필라(P)의 표면에 게이트 절연막(110)을 형성한 다음, 게이트 절연막(110) 상부에 도전층을 형성한다. 상기 도전층을 비등방성 식각하여, 상기 버티컬 필라(P)를 둘러싸는 서라운드(surround) 게이트(115)를 형성한다. 경우에 따라, 상기 공통 소스(S) 및 드레인(D)은 게이트(115) 형성 공정 이후에 형성될 수도 있다.
도 5에 도시된 바와 같이, 버티컬 필라(P) 사이의 공간이 매립되도록 층간 절연막(120)을 형성한다. 드레인(D) 상부 표면이 노출되도록 상기 층간 절연막(120)을 평탄화한다. 노출된 드레인(D) 상부 표면에 오믹 콘택층(125)을 공지의 방식으로 형성한다. 오믹 콘택층(125) 및 층간 절연막(120) 상부에 하부 전극용 도전층(130)을 형성한다. 하부 전극용 도전층(130)은 티타늄(Ti), 탄탈륨(Ta), 몰리브덴(Mo), 하프늄(Hf), 지르코늄(Zr), 크롬(Cr), 텅스텐(W), 니오븀(Nb), 또는 바나듐(V) 중 적어도 어느 하나를 포함할 수 있다. 또한, 하부 전극용 도전층(130)은 상술한 물질들 중 적어도 어느 하나와 질소(N), 탄소(C), 알루미늄(Al), 붕소(B), 인(P), 산소(O), 실리콘(Si) 중 적어도 어느 하나와의 조합을 포함할 수 있다. 또한, 하부 전극용 도전층(130)은 예를 들어 TiN, TiW, TiCN, TiAlN, TiSiC, TiSiN, TaN, TaW, TaCN, TaAlN, TaSiC, TaSiN, MoN, MoW, MoCN, MoAlN, MoSiC, 또는 MoSiN를 포함할 수 있다.
하부 전극용 도전층(130) 상부에 상변화 물질층(140)을 형성한다. 상변화 물질층(140)은 예를 들어 Ge-Te, Ge-Sb-Te, Ge-Te-Se, Ge-Te-As, Ge-Te-Sn, Ge-Te-Ti, Ge-Bi-Te, Ge-Sn-Sb-Te, Ge-Sb-Se-Te, Ge-Sb-Te-S, Ge-Te-Sn-O, Ge-Te-Sn-Au, Ge-Te-Sn-Pd, Sb-Te, Se-Te-Sn, Sb-Se-Bi, In-Se, In-Sb-Te, Sb-Se, 및 Ag-In-Sb-Te 중에 적어도 어느 하나를 포함할 수 있다.
예시적 실시예들에서, 상기 상변화 물질층(140)은 Ge-Sb-Te, As-Sb-Te, Sn-Sb-Te, Sn-In-Sb-Te, As-Ge-Sb-Te와 같은 칼코게나이드 합금을 포함할 수 있다. 대안적으로, 상기 상변화 물질층(140)은 Ta-Sb-Te, Nb-Sb-Te, V-Sb-Te와 같은 그룹 VA-Sb-Te 내의 성분, 또는 Ta-Sb-Se, Nb-Sb-Se, V-Sb-Se와 같은 그룹 VA-Sb-Se 내의 성분을 포함할 수 있다. 나아가, 상기 상변화 물질층(140)은 W-Sb-Te, Mo-Sb-Te, Cr-Sb-Te와 같은 그룹 VIA-Sb-Te 내의 성분, 또는 W-Sb-Se, Mo-Sb-Se, Cr-Sb-Se와 같은 그룹 VIA-Sb-Se 내의 성분을 포함할 수 있다.
비록 상기 상변화 물질층(140)은 주로 3원계 상변화 칼코게나이드 합금으로 형성되는 것을 위에서 기술하였지만, 상기 상변화 물질의 칼코게나이드 합금은 2원계 상변화 칼코게나이드 합금 또는 4원계 상변화 칼코게나이드 함금으로부터 선택될 수도 있다. 예를 들어, 2원계 상변화 칼코게나이드 함금은 Ga-Sb, In-Sb, In-Se, Sb2-Te3, Ge-Te 합금 중의 하나 이상을 포함할 수 있으며, 4원계 상변화 칼코게나이드 합금은 Ag-In-Sb-Te, (Ge-Sn)-Sb-Te, Ge-Sb-(Se-Te), Te81-Ge15-Sb2-S2 합금 중의 하나 이상을 포함할 수 있다.
도 6을 참조하면, 상변화 물질층(140) 상부에 마스크 패턴(145)을 형성한다. 마스크 패턴(145)은 예를 들어, 상기 버티컬 필라(P)에 대응되는 위치에 형성될 수 있다. 또한, 마스크 패턴(145)의 크기는 상기 버티컬 필라(P)의 크기에 대응될 수 있다. 마스크 패턴(145)의 형태로 상기 상변화 물질층(140)을 전체 두께의 제 1 두께(H11)만큼 식각한다. 제 1 두께(H11)는 상변화 물질층(140)의 전체 두께의 50 내지 70%에 해당할 수 있다. 상기 식각 공정은 메인 식각 가스인 플라즈마 상태의 수소 가스(H2)를 이용하여 진행될 수 있다. 또한, 상기 식각 공정은 수소 가스를 5 내지 50 sccm 만큼 공급한 상태에서, 플라즈마 장비의 소스 파워를 50 내지 500W 인가하여 진행될 수 있다.
도 7에 도시된 바와 같이, 상기 마스크 패턴(145)를 이용하여, 잔류하는 상변화 물질층(140)을 식각하여, 상변화 패턴(140')을 형성한다. 여기서, 140a는 제 1 상변화 패턴을 지시하고, 140b는 제 2 상변화 패턴을 지시한다. 잔류하는 상변화 물질층(140)은 탄소 포함 식각 가스, 예를 들어, 메탄 가스(CH4)를 이용하여 식각될 수 있다. 탄소 포함 식각 가스를 이용하여 잔류하는 상변화 물질층(140)을 식각하는 과정에서, 상기 탄소 성분은 잔류하는 상변화 물질층(140)과 반응하여 탄소 폴리머를 유발하기 때문에, 식각 속도를 지연시켜 언더컷 없이 제 2 상변화 패턴(140b)을 형성할 수 있다. 또한, 상기 식각 과정에서, 분해된 탄소 성분이 잔류하는 상변화 물질층(140)과 반응하기 때문에, 식각 결과물인 제 2 상변화 패턴(140b)의 물성이 제 1 상변화 패턴(140a)과 상이한 구조로 변화될 수 있다. 예를 들어, 상변화 물질층(140)의 성분이 순수 Ge-Sb-Te 성분을 갖는 경우, 제 1 상변화 패턴(140a)은 순수 Ge-Sb-Te 성분을 유지하는 한편, 제 2 상변화 패턴(140b)은 Ge-Sb-Te-C 성분을 갖게 된다. 이에 따라, 상변화 패턴(140')은 균일한 선폭 및 두 개의 다른 물질층을 갖는 형태로 형성된다. 따라서, 정확한 상변화 저항을 얻을 수 있을 뿐만 아니라, 서로 다른 물성을 갖는 상변화 물질로 상변화 패턴(140')이 구성되기 때문에, 멀티 비트를 실현할 수 있다.
도 8을 참조하여 설명하면, 상기 마스크 패턴(145) 및 상변화 패턴(140')을 마스크로서 이용하여, 노출된 하부 전극용 도전층(130)을 비등방성 식각하여, 하부 전극(130a)을 형성한다. 그후, 마스크 패턴(145)을 공지의 방식으로 제거한다.
본 실시예에서는 하나의 마스크 패턴(145)을 이용하여 상변화 패턴(140') 및 하부 전극(130a)을 형성하였지만, 개별의 마스크 패턴을 이용하여 하부 전극(130a)을 먼저 형성한 후, 상변화 패턴(140')을 추후에 형성할 수도 있다.
이상에서 자세히 설명한 바와 같이, 본 발명에 따르면, 상변화 물질층을 서로 상이한 식각 가스를 이용하여 다중 식각을 진행한다. 이때, 언더컷이 주로 발생하는 상변화 물질층의 하부 영역의 식각시, 탄소 포함 식각 가스를 이용하여 식각하므로써, 식각 속도가 조절되어, 언더컷 발생을 줄일 수 있다. 또한, 탄소 포함 식각 가스를 이용하여 상변화 물질층의 식각을 진행하므로써, 복수의 상변화 물질층의 적층 효과를 달성할 수 있다. 이에 따라, 상변화 패턴의 열적 안정성을 개선할 수 있고, 나아가 멀티 비트를 실현할 수 있다.
도 9를 참조하면, 컨트롤러(4110), 메모리(4120) 및 인터페이스 부재(4130)를 포함하는 메모리 카드 시스템(4100)이 제공될 수 있다. 상기 컨트롤러(4110)와 상기 메모리(4120)는 명령어 및/또는 데이터를 주고받을 수 있도록 구성될 수 있다. 상기 메모리(4120)는, 예를 들어, 상기 컨트롤러(4110)에 의해 실행되는 명령어, 및/또는 사용자의 데이터를 저장하는 데 사용될 수 있다.
상기 메모리 카드 시스템(4100)은 상기 메모리(4120)에 데이터를 저장하거나, 또는 상기 메모리(4120)로부터 데이터를 외부로 출력할 수 있다. 상기 메모리(4120)는 상술한 본 발명의 실시예들 중 어느 하나의 실시예에 따른 반도체 디바이스를 포함할 수 있다.
상기 인터페이스 부재(4130)는 외부와의 데이터의 입/출력을 담당할 수 있다. 상기 메모리 카드 시스템(4100)은 멀티미디어 카드(multimedia card: MMC), 시큐어 디지털 카드(secure digital card: SD) 또는 휴대용 데이터 저장 장치일 수 있다.
도 10은 본 발명의 기술적 사상의 다양한 실시예들에 따른 반도체 디바이스를 갖는 전자 장치를 설명하기 위한 블록도이다.
도 10을 참조하면, 프로세서(4210), 메모리(4220) 및 입출력 장치(I/O, 4230)를 포함하는 전자 장치(4200)가 제공될 수 있다. 상기 프로세서(4210), 메모리(4220) 및 입출력 장치(4230)는 버스(4246)를 통하여 연결될 수 있다.
상기 메모리(4220)는 상기 프로세서(4210)로부터 제어 신호를 받을 수 있다. 상기 메모리(4220)는 프로세서(4210)의 동작을 위한 코드 및 데이터를 저장할 수 있다. 상기 메모리(4220)는 버스(4246)를 통하여 억세스 되는 데이터를 저장하도록 사용될 수 있다.
상기 메모리(4220)는 상술한 본 발명의 실시예들 중 어느 하나의 실시예에 따른 반도체 디바이스를 포함할 수 있다. 발명의 구체적인 실현 및 변형을 위하여, 추가적인 회로 및 제어 신호들이 제공될 수 있다.
상기 전자 장치(4200)는 상기 메모리(4220)를 필요로 하는 다양한 전자 제어 장치를 구성할 수 있다. 예를 들어, 상기 전자 장치(4200)는 컴퓨터 시스템, 무선통신 장치 예를 들어, PDA, 랩톱(laptop) 컴퓨터, 휴대용 컴퓨터, 웹 태블릿(web tablet), 무선 전화기, 휴대폰, 디지털 음악 재생기(digital music player), MP3 플레이어, 네비게이션, 솔리드 스테이트 디스크(solid state disk: SSD), 가전제품(household appliance), 또는 정보를 무선환경에서 송수신할 수 있는 모든 소자에 사용될 수 있다.
상기 전자 장치(4200)의 보다 구체적인 실현 및 변형된 예에 대하여 도 11 및 도 12를 참조하여 설명하기로 한다.
도 11은 본 발명의 기술적 사상의 다양한 실시예들에 따른 반도체 디바이스를 갖는 데이터 저장 장치를 나타낸 블록도이다.
도 11을 참조하면, 솔리드 스테이트 디스크(Solid State Disk; SSD; 4311)와 같은 데이터 저장 장치가 제공될 수 있다. 상기 솔리드 스테이트 디스크(SSD; 4311)는 인터페이스(4313), 제어기(4315), 비휘발성 메모리(4318) 및 버퍼 메모리(4319)를 포함할 수 있다.
상기 솔리드 스테이트 디스크(4311)는 반도체 디바이스를 이용하여 정보를 저장하는 장치이다. 상기 솔리드 스테이트 디스크(4311)는 하드 디스크 드라이브(HDD)에 비하여 속도가 빠르고 기계적 지연이나 실패율, 발열 및 소음도 적으며, 소형화/경량화할 수 있는 장점이 있다. 상기 솔리드 스테이트 디스크(4311)는 노트북 PC, 넷북, 데스크톱 PC, MP3 플레이어, 또는 휴대용 저장장치에 널리 사용될 수 있다.
상기 제어기(4315)는 상기 인터페이스(4313)에 인접하게 형성되고 전기적으로 접속될 수 있다. 상기 제어기(4315)는 메모리 제어기 및 버퍼 제어기를 포함하는 마이크로프로세서일 수 있다. 상기 비휘발성 메모리(4318)는 상기 제어기(4315)에 인접하게 형성되고 접속 터미널(T)을 경유하여 상기 제어기(4315)에 전기적으로 접속될 수 있다. 상기 솔리드 스테이트 디스크(4311)의 데이터 저장용량은 상기 비휘발성 메모리(4318)에 대응할 수 있다. 상기 버퍼 메모리(4319)는 상기 제어기(4315)에 인접하게 형성되고 전기적으로 접속될 수 있다.
상기 인터페이스(4313)는 호스트(4302)에 접속될 수 있으며 데이터와 같은 전기신호들을 송수신하는 역할을 할 수 있다. 예를 들면, 상기 인터페이스(4313)는 SATA, IDE, SCSI, 및/또는 이들의 조합과 같은 규격을 사용하는 장치일 수 있다. 상기 비휘발성 메모리(4318)는 상기 제어기(4315)를 경유하여 상기 인터페이스(4313)에 접속될 수 있다.
상기 비휘발성 메모리(4318)는 상기 인터페이스(4313)를 통하여 수신된 데이터를 저장하는 역할을 할 수 있다.
상기 비휘발성 메모리(4318)는 상술한 본 발명의 실시예들 중 어느 하나의 실시예에 따른 반도체 디바이스를 포함할 수 있다. 상기 솔리드 스테이트 디스크(4311)에 전원공급이 차단된다 할지라도, 상기 비휘발성 메모리(4318)에 저장된 데이터는 보존되는 특성이 있다.
상기 버퍼 메모리(4319)는 휘발성 메모리를 포함할 수 있다. 상기 휘발성 메모리는 디램(DRAM), 및/또는 에스램(SRAM)일 수 있다. 상기 버퍼 메모리(4319)는 상기 비휘발성 메모리(4318)에 비하여 상대적으로 빠른 동작 속도를 보인다.
상기 인터페이스(4313)의 데이터 처리속도는 상기 비휘발성 모리(4318)의 동작속도에 비하여 상대적으로 빠를 수 있다. 여기서, 상기 버퍼 메모리(4319)는 데이터를 임시 저장하는 역할을 할 수 있다. 상기 인터페이스(4313)를 통하여 수신된 데이터는 상기 제어기(4315)를 경유하여 상기 버퍼 메모리(4319)에 임시 저장된 후, 상기 비휘발성 메모리(4318)의 데이터 기록 속도에 맞추어 상기 비휘발성 메모리(4318)에 영구 저장될 수 있다.
또한, 상기 비휘발성 메모리(4318)에 저장된 데이터들 중 자주 사용되는 데이터들은 사전에 독출하여 상기 버퍼 메모리(4319)에 임시 저장할 수 있다. 즉, 상기 버퍼 메모리(4319)는 상기 솔리드 스테이트 디스크(4311)의 유효 동작속도를 증가시키고 오류 발생률을 감소하는 역할을 할 수 있다.
도 12는 본 발명의 기술적 사상의 다양한 실시예들에 따른 반도체 디바이스를 갖는 전자 장치의 시스템 블록도이다.
도 12를 참조하면, 바디(4410), 마이크로 프로세서 유닛(4420), 파워 유닛(4430), 기능 유닛(4440), 및 디스플레이 컨트롤러 유닛(4450)을 포함하는 전자 시스템(4400)이 제공될 수 있다.
상기 바디(4410)는 인쇄 회로기판(PCB)으로 형성된 마더 보드일 수 있다. 상기 마이크로 프로세서 유닛(4420), 상기 파워 유닛(4430), 상기 기능 유닛(4440), 및 상기 디스플레이 컨트롤러 유닛(4450)은 상기 바디(4410)에 장착될 수 있다. 상기 바디(4410)의 내부 혹은 상기 바디(4410)의 외부에 디스플레이 유닛(4460)이 배치될 수 있다. 예를 들면, 상기 디스플레이 유닛(4460)은 상기 바디(4410)의 표면에 배치되어 상기 디스플레이 컨트롤러 유닛(4450)에 의해 프로세스 된 이미지를 표시할 수 있다.
상기 파워 유닛(4430)은 외부 배터리 등으로부터 일정 전압을 공급받아 이를 요구되는 전압 레벨로 분기하여 상기 마이크로 프로세서 유닛(4420), 상기 기능 유닛(4440), 상기 디스플레이 컨트롤러 유닛(4450) 등으로 공급하는 역할을 할 수 있다. 상기 마이크로 프로세서 유닛(4420)은 상기 파워 유닛(4430)으로부터 전압을 공급받아 상기 기능 유닛(4440)과 상기 디스플레이 유닛(4460)을 제어할 수 있다. 상기 기능 유닛(4440)은 다양한 전자 시스템(4400)의 기능을 수행할 수 있다. 예를 들어, 상기 전자 시스템(4400)이 휴대폰인 경우 상기 기능 유닛(4440)은 다이얼링, 또는 외부 장치(4470)와의 교신으로 상기 디스플레이 유닛(4460)으로의 영상 출력, 스피커로의 음성 출력 등과 같은 휴대폰 기능을 수행할 수 있는 여러 구성요소들을 포함할 수 있으며, 카메라가 함께 장착된 경우 카메라 이미지 프로세서의 역할을 할 수 있다.
상기 전자 시스템(4400)이 용량 확장을 위해 메모리 카드 등과 연결되는 경우, 상기 기능 유닛(4440)은 메모리 카드 컨트롤러일 수 있다. 상기 기능 유닛(4440)은 유선 혹은 무선의 통신 유닛(4480)을 통해 상기 외부 장치(4470)와 신호를 주고 받을 수 있다. 상기 전자 시스템(4400)이 기능 확장을 위해 유에스비(USB) 등을 필요로 하는 경우, 상기 기능 유닛(4440)은 인터페이스 컨트롤러의 역할을 할 수 있다. 상술한 본 발명의 실시예들에 의한 반도체 디바이스들 중 어느 하나의 반도체 디바이스는 상기 마이크로 프로세서 유닛(4420) 및 상기 기능 유닛(4440) 중 적어도 어느 하나에 적용될 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
10, 140 : 상변화 물질층 20, 145: 마스크 패턴
10a, 140a : 제 1 상변화 패턴 10b, 140b: 제 2 상변화 패턴

Claims (20)

  1. 상변화 물질층을 증착하는 단계;
    상기 상변화 물질층 상부에 마스크 패턴을 형성하는 단계;
    상기 마스크 패턴의 형태로, 상기 상변화 물질층의 일정 두께만큼을 메인 식각 가스를 이용하여 식각하는 단계; 및
    잔류하는 상기 상변화 물질층을 탄소 포함 식각 가스를 이용하여 식각하여, 상변화 패턴을 형성하는 단계를 포함하며,
    상기 메인 식각 가스를 이용하여 식각하는 단계는, 탄소의 포함 없이, 수소(H2) 플라즈마 가스를 이용하여 진행하는 가변 저항 메모리 장치의 제조방법.
  2. [청구항 2은(는) 설정등록료 납부시 포기되었습니다.]
    제 1 항에 있어서,
    상기 메인 식각 가스를 이용하여, 상기 상변화 물질층 전체 두께의 50 내지 70%를 식각하는 가변 저항 메모리 장치의 제조방법.
  3. 삭제
  4. [청구항 4은(는) 설정등록료 납부시 포기되었습니다.]
    제 1 항에 있어서,
    상기 탄소 포함 식각 가스는 메탄 가스(CH4)를 포함하는 가변 저항 메모리 장치의 제조방법.
  5. 상변화 물질층을 증착하는 단계;
    상기 상변화 물질층 상부에 마스크 패턴을 형성하는 단계;
    상기 마스크 패턴의 형태로, 상기 상변화 물질층의 일부 두께를 제 1 식각 속도를 가지고 패터닝하는 단계; 및
    잔류하는 상변화 물질층을 상기 제 1 식각 속도 보다 느린 제 2 식각 속도를 가지고 패터닝하는 단계를 포함하며,
    상기 제 1 식각 속도를 가지고 패터닝하는 단계는, 탄소를 포함하지 않는 수소(H2) 플라즈마 가스를 식각 가스로 이용하여 진행하고,
    상기 제 2 식각 속도를 가지고 패터닝하는 단계는 탄소를 포함하는 식각 가스를 이용하여 진행하는 가변 저항 메모리 장치의 제조방법.
  6. [청구항 6은(는) 설정등록료 납부시 포기되었습니다.]
    제 5 항에 있어서,
    상기 제 1 식각 속도를 가지고 상기 상변화 물질층을 패터닝하는 단계시, 상기 상변화 물질층의 전체 두께의 50 내지 70%를 패터닝하는 가변 저항 메모리 장치의 제조방법.
  7. 삭제
  8. 삭제
  9. [청구항 9은(는) 설정등록료 납부시 포기되었습니다.]
    제 5 항에 있어서,
    상기 제 2 식각 속도를 가지고 상기 상변화 물질층을 패터닝하는 단계시, 패터닝되는 상기 상변화 물질층의 성분이 변화되는 가변 저항 메모리 장치의 제조방법.
  10. [청구항 10은(는) 설정등록료 납부시 포기되었습니다.]
    제 9 항에 있어서,
    상기 제 2 식각 속도를 가지고 상기 상변화 물질층을 패터닝하는 단계시, 상기 탄소를 포함하는 식각 가스와 상기 상변화 물질층간의 반응으로 폴리머가 생성되며, 상기 폴리머에 의해 식각 속도가 조절되는 가변 저항 메모리 장치의 제조방법.
  11. 삭제
  12. [청구항 12은(는) 설정등록료 납부시 포기되었습니다.]
    제 10 항에 있어서,
    상기 제 2 식각 속도를 가지고 상기 상변화 물질층을 식각하기 위한 상기 탄소를 포함하는 식각 가스는 메탄 가스(CH4)를 포함하는 가변 저항 메모리 장치의 제조방법.
  13. 반도체 기판상에 억세스 소자를 형성하는 단계;
    상기 억세스 소자와 전기적으로 연결되도록 하부 전극을 형성하는 단계;
    상기 하부 전극 상부에 상변화 물질층을 증착하는 단계;
    상기 상변화 물질층의 일부 두께를 메인 식각 가스를 이용하여 1차 패터닝하는 단계; 및
    잔류하는 상기 상변화 물질층을 폴리머 유발 가스를 이용하여 2차 패터닝하는 단계를 포함하며,
    상기 1차 패터닝 단계는 탄소를 포함하지 않는 수소(H2) 플라즈마 가스를 식각 가스로 이용하여 진행되고,
    상기 2차 패터닝 단계는 탄소 포함 식각 가스를 이용하여 진행되는 가변 저항 메모리 장치의 제조방법.
  14. [청구항 14은(는) 설정등록료 납부시 포기되었습니다.]
    제 13 항에 있어서,
    상기 1차 패터닝 단계시, 전체 상변화 물질층 두께의 50 내지 70%를 패터닝하는 가변 저항 메모리 장치의 제조방법.
  15. 삭제
  16. 삭제
  17. [청구항 17은(는) 설정등록료 납부시 포기되었습니다.]
    제 13 항에 있어서,
    상기 2차 패터닝 단계는, 2차 패터닝되는 상기 상변화 물질층의 물성이 변동되는 가변 저항 메모리 장치의 제조방법.
  18. 삭제
  19. [청구항 19은(는) 설정등록료 납부시 포기되었습니다.]
    제 17 항에 있어서,
    상기 폴리머 유발 가스는 메탄 가스(CH4)인 가변 저항 메모리 장치의 제조방법.
  20. [청구항 20은(는) 설정등록료 납부시 포기되었습니다.]
    제 13 항에 있어서,
    상기 억세스 소자를 형성하는 단계는,
    상기 반도체 기판 상에 버티컬 필라를 형성하는 단계;
    상기 버티컬 필라의 하부에 소스를 형성하고, 상부에 드레인을 형성하는 단계; 및
    상기 소스 및 드레인 사이에 상기 버티컬 필라의 외주를 감싸도록 게이트를 형성하는 단계를 포함하는 가변 저항 메모리 장치의 제조방법.
KR1020150136350A 2015-09-25 2015-09-25 가변 저항 메모리 장치의 제조방법 KR101812623B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020150136350A KR101812623B1 (ko) 2015-09-25 2015-09-25 가변 저항 메모리 장치의 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020150136350A KR101812623B1 (ko) 2015-09-25 2015-09-25 가변 저항 메모리 장치의 제조방법

Publications (2)

Publication Number Publication Date
KR20170037156A KR20170037156A (ko) 2017-04-04
KR101812623B1 true KR101812623B1 (ko) 2017-12-27

Family

ID=58588486

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150136350A KR101812623B1 (ko) 2015-09-25 2015-09-25 가변 저항 메모리 장치의 제조방법

Country Status (1)

Country Link
KR (1) KR101812623B1 (ko)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100729361B1 (ko) * 2006-04-24 2007-06-15 삼성전자주식회사 갭필 방법 및 이를 이용한 반도체 메모리 장치의 형성 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100729361B1 (ko) * 2006-04-24 2007-06-15 삼성전자주식회사 갭필 방법 및 이를 이용한 반도체 메모리 장치의 형성 방법

Also Published As

Publication number Publication date
KR20170037156A (ko) 2017-04-04

Similar Documents

Publication Publication Date Title
US8237149B2 (en) Non-volatile memory device having bottom electrode
KR101884641B1 (ko) 칼코게나이드 인터페이스 저항을 최소화하기 위한 전극 재료 및 인터페이스 층
US9343671B2 (en) Memory cells having heaters with angled sidewalls
US8796101B2 (en) Memory device
KR101486984B1 (ko) 가변 저항 메모리 소자 및 그 형성방법
US20100176365A1 (en) Resistance variable memory devices and methods of fabricating the same
US8133758B2 (en) Method of fabricating phase-change memory device having TiC layer
CN110800120B (zh) 具有电阻器的存储器单元及其形成
CN110844891B (zh) 硫族化物材料以及包括其的电子设备
KR20080096456A (ko) 스페이서 물질 층을 포함하는 집적 회로
US11716911B2 (en) Electronic device
US20130037774A1 (en) Semiconductor device
US20090206317A1 (en) Phase change memory device and method for manufacturing the same
US8067766B2 (en) Multi-level memory cell
US20170104154A1 (en) Variable resistive memory device having a phase change structure and method of manufacturing the same
CN110844892B (zh) 硫族化物材料以及包括其的电子设备
KR101812623B1 (ko) 가변 저항 메모리 장치의 제조방법
US9502646B2 (en) Semiconductor integrated circuit device having encapsulation film and method of fabricating the same
KR20100055102A (ko) 가변 저항 메모리 장치, 그것의 제조 방법, 그리고 그것을 포함하는 메모리 시스템
US11411050B2 (en) Memory device having conductive lines crossing each other
KR101685022B1 (ko) 하부 전극을 갖는 비 휘발성 메모리 소자
KR20230113056A (ko) 반도체 메모리 장치 및 그 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant