KR20230113056A - 반도체 메모리 장치 및 그 제조방법 - Google Patents

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Abstract

본 기술은 반도체 메모리 장치 및 그 제조방법을 포함하며, 상기 반도체 메모리 장치는 적층방향으로 서로 이격되어 적층된 복수의 절연막들; 상기 복수의 절연막들을 관통하는 슬릿 절연막; 상기 복수의 절연막들과 상기 적층방향으로 교대로 배치된 복수의 제1 가변 저항막들; 상기 슬릿 절연막과 상기 복수의 제1 가변 저항막들 사이에 개재되고, 상기 복수의 절연막들과 상기 적층방향으로 교대로 배치된 복수의 도전라인들; 상기 복수의 절연막들 및 상기 복수의 제1 가변 저항막들을 관통하는 도전성 기둥; 및 상기 도전성 기둥의 측벽을 감싸는 제2 가변 저항막을 포함한다.

Description

반도체 메모리 장치 및 그 제조방법{SEMICONDUCTOR MEMORY DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 전자 장치 및 그 제조방법에 관한 것으로, 보다 구체적으로 가변 저항막을 포함하는 반도체 메모리 장치 및 그 제조방법에 관한 것이다.
전자 장치는 데이터를 저장하기 위한 반도체 메모리 장치를 포함한다. 반도체 메모리 장치는 2가지 이상의 논리 상태들을 저장할 수 있는 메모리 셀을 포함한다. 전자 장치의 소형화 및 고성능화가 요구됨에 따라, 메모리 셀의 집적도 및 저전력에서의 동작 속도를 향상시키기 위한 다양한 기술들이 개발되고 있다.
집적도와 저전력에서의 동작 속도를 향상시킬 수 있는 반도체 메모리 장치로서, 상변화 메모리 (phase changeable RAM: PRAM), 자기 메모리(magnetic RAM: MRAM) 및 저항 메모리(Resistance changeable RAM: RRAM)등의 차세대 메모리 장치가 제안된 바 있다.
본 발명의 실시 예는 집적도 및 동작 신뢰성을 향상시킬 수 있는 반도체 메모리 장치 및 그 제조방법을 제공할 수 있다.
본 발명의 실시 예에 따른 반도체 메모리 장치는 적층방향으로 서로 이격되어 배치된 복수의 절연막들; 상기 복수의 절연막들을 관통하는 슬릿 절연막; 상기 복수의 절연막들과 상기 적층방향으로 교대로 배치된 복수의 제1 가변 저항막들; 상기 슬릿 절연막과 상기 복수의 제1 가변 저항막들 사이에 개재되고, 상기 복수의 절연막들과 상기 적층방향으로 교대로 배치된 복수의 도전라인들; 상기 복수의 절연막들 및 상기 복수의 제1 가변 저항막들을 관통하는 도전성 기둥; 및 상기 도전성 기둥의 측벽을 감싸는 제2 가변 저항막을 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 메모리 장치의 제조방법은 복수의 절연막들과 교대로 적층된 복수의 제1 가변 저항막들을 포함하는 적층체를 형성하는 단계; 상기 적층체를 관통하는 홀을 형성하는 단계; 상기 홀의 측벽 상에 제2 가변 저항막을 형성하는 단계; 상기 제2 가변 저항막에 의해 노출된 상기 홀의 중심영역에 도전성 기둥을 형성하는 단계; 상기 적층체를 관통하는 슬릿을 형성하는 단계; 상기 슬릿에 인접한 상기 복수의 제1 가변 저항막들 각각의 일부를 식각함으로써 복수의 개구부들을 형성하는 단계; 및 상기 복수의 개구부들 내부에 복수의 도전라인들을 각각 형성하는 단계를 포함할 수 있다.
본 기술은 복수의 절연막들과 교대로 적층된 복수의 도전라인들 각각과 복수의 절연막들을 관통하는 도전성 기둥의 교차부에 가변 저항막을 배치함으로써, 3차원으로 배열된 메모리 셀들을 제공할 수 있으므로 반도체 메모리 장치의 집적도를 향상시킬 수 있다.
본 기술은 메모리 셀의 가변 저항막의 식각 손상을 보상함으로써, 반도체 메모리 장치의 동작 신뢰성을 향상시킬 수 있다.
도 1a 및 도 1b는 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 개략적으로 나타내는 도면들이다.
도 2는 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 개략적으로 나타내는 사시도이다.
도 3은 도 2에 도시된 선 I-I'를 따라 절취한 반도체 메모리 장치의 단면도이다.
도 4a, 도 4b, 도 4c, 도 4d, 도 4e 및 도 4f는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 제조방법을 설명하기 위한 단면도들이다.
도 5 및 도 6은 본 발명의 실시 예들에 따른 메모리 시스템을 예시적으로 나타내는 블록도들이다.
도 7은 본 발명의 실시 예에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
이하에 개시된 특정한 구조적 또는 기능적 설명들은 본 발명의 개념에 따른 실시 예를 설명하기 위해 예시된 것이다. 본 발명의 개념에 따른 실시 예는 이하에 설명된 실시 예들에 한정되는 것으로 해석되지 않고, 다양하게 변형될 수 있고 균등한 다른 실시 예로 대체될 수 있다.
이하에서 제1 및 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되지 않는다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로 사용된다.
도 1a 및 도 1b는 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 개략적으로 나타내는 도면들이다. 도 1a는 메모리 셀 어레이 대한 개략적인 회로도이며, 도 1b는 메모리 셀 어레이 및 이에 접속된 비트라인에 대한 개략적인 회로도이다.
도 1a를 참조하면, 반도체 메모리 장치는 도전성 기둥(CP) 및 복수의 도전라인들(O_WL, E_WL)의 교차부들에 배치된 복수의 메모리 셀들(O_MC, E_MC)을 포함할 수 있다. 도전성 기둥(CP) 및 복수의 도전라인들(O_WL, E_WL)은 복수의 메모리 셀들(O_MC, E_MC)에 엑세스하기 위한 엑세스 라인들로 이용될 수 있다. 복수의 메모리 셀들(O_MC, E_MC)에 대한 프로그램 동작 및 독출동작을 위한 동작전압들은 도전성 기둥(CP) 및 복수의 도전라인들(O_WL, E_WL)에 인가될 수 있다. 도전성 기둥(CP) 및 복수의 도전라인들(O_WL, E_WL)에 인가된 동작전압들에 따라 선택된 메모리 셀에 대한 프로그램 동작 및 독출동작이 수행될 수 있다.
일 실시 예로서, 도전성 기둥(CP)은 컬럼 어드레스(column address)에 응답하여 선택되는 수직 비트라인일 수 있고, 복수의 도전라인들(O_WL, E_WL)은 로우 어드레스(row address)에 응답하여 선택되는 워드라인들일 수 있다. 이하, 도전성 기둥(CP)이 수직 비트라인이고, 복수의 도전라인들(O_WL, E_WL)이 복수의 워드라인들인 경우를 예시적으로 본 발명의 실시 예를 설명하나, 본 발명의 실시 예는 이에 제한되지 않는다. 예를 들어, 도전성 기둥(CP)이 수직 워드라인이고, 복수의 도전라인들(O_WL, E_WL)이 복수의 비트라인들일 수 있다.
복수의 도전라인들(O_WL, E_WL)은 복수의 오드 워드라인들(O_WL) 및 복수의 이븐 워드라인들(E_WL)을 포함할 수 있다. 복수의 메모리 셀들(O_MC, E_MC)은 복수의 오드 워드라인들(O_WL)과 도전성 기둥(CP)에 접속된 복수의 오드 메모리 셀들(O_MC)과 복수의 이븐 워드라인들(E_WL)과 도전성 기둥(CP)에 접속된 복수의 이븐 메모리 셀들(E_MC)을 포함할 수 있다.
메모리 셀들(O_MC, E_MC) 각각은 메모리 및 선택 소자를 동시에 구현할 수 있는 가변 저항 물질로 구성될 수 있다. 메모리 및 선택 소자를 동시에 구현할 수 있는 가변 저항 물질로 메모리 셀들(O_MC, E_MC)을 형성하는 경우, 반도체 메모리 장치의 구조를 단순화할 수 있고, 제조비용을 절감할 수 있으며, 집적도를 향상시킬 수 있다. 메모리 및 선택 소자를 동시에 구현할 수 있는 가변 저항 물질은 상변화 없이 저항 변화가 가능한 칼코게나이드 물질을 포함할 수 있다. 칼코게나이드 물질은 게르마늄(Ge), 안티몬(Sb), 텔루늄(Te), 아세닉(As), 셀레늄(Se), 실리콘(Si), 인듐(In), 주석(Sn), 황(S), 갈륨(Ga) 등을 포함하거나, 이들을 조합하여 포함할 수 있다. 일 실시 예로서, 칼코게나이드 물질은 게르마늄(Ge)과 셀레늄(Se)을 포함하는 이원계 화합물(binary compound) 또는 다원계 화합물(multicomponent)로 구성될 수 있다. 예시적으로 게르마늄(Ge)과 셀레늄(Se)의 화합물은 GeSe, Ge3Se7, Ge4Se6 또는 Ge2Se3등으로 구성될 수 있다. 칼코게나이드 물질은 아연(Zn), 마그네슘(Mg)등의 전이 금속을 더 포함할 수 있다.
메모리 셀들(O_MC, E_MC) 각각의 칼코게나이드 물질 내 이온들의 분포는 메모리 셀들(O_MC, E_MC) 각각에 가해지는 프로그램 펄스의 극성에 따라 가변될 수 있다. 이러한 특성에 의해, 메모리 셀들(O_MC, E_MC) 각각은 프로그램 펄스의 극성에 따라 가변되는 문턱전압을 가질 수 있다. 예를 들어, 제1 극성의 제1 프로그램 펄스로 선택된 메모리 셀을 프로그램하면, 선택된 메모리 셀은 제1 문턱전압을 가질 수 있다. 제1 극성과 상반된 제2 극성의 제2 프로그램 펄스로 선택된 메모리 셀을 프로그램하면, 선택된 메모리 셀은 제1 문턱전압과 상이한 레벨의 제2 문턱전압을 가질 수 있다. 제1 프로그램 펄스의 절대값과 제2 프로그램 펄스의 절대값은 서로 동일하거나, 상이할 수 있다. 제1 프로그램 펄스의 폭과 제2 프로그램 펄스의 폭은 서로 동일하거나, 상이할 수 있다.
제1 문턱전압을 갖는 프로그램 상태와 제2 문턱전압을 갖는 프로그램 상태는 셋(set) 상태와 리셋(reset) 상태로 지칭될 수 있다. 예를 들어, 제1 문턱전압은 제2 문턱전압보다 낮은 레벨일 수 있다. 셋 상태는 상대적으로 낮은 레벨의 제1 문턱전압을 갖는 프로그램 상태를 지칭할 수 있고, 리셋 상태는 상대적으로 높은 레벨의 제2 문턱전압을 갖는 프로그램 상태를 지칭할 수 있다. 칼코게나이드 물질은 리셋 상태로의 프로그램을 위해 설정된 프로그램 펄스와, 셋 상태로의 프로그램을 위해 설정된 프로그램 펄스가 인가되더라도 비정질 상태를 유지할 수 있다.
메모리 셀들(O_MC, E_MC)에 저장된 데이터를 독출하는 독출동작은 독출펄스의 극성을 이용하여 프로그램 펄스의 극성을 판별함으로써 메모리 셀들(O_MC, E_MC)에 저장된 데이터를 식별하도록 수행될 수 있다. 일 실시 예로서, 독출동작 시, 제1 극성의 독출펄스 또는 제2 극성의 독출펄스를 이용할 수 있다. 프로그램 펄스의 극성 및 독출펄스의 극성이 동일한 경우, 제1 저항값이 검출될 수 있고, 프로그램 펄스의 극성 및 독출펄스의 극성이 상반된 경우, 제1 저항값과 상이한 제2 저항값이 검출될 수 있다. 이에 따라, 독출펄스의 인가 시 검출된 저항값을 기반으로 프로그램 펄스의 극성을 판별할 수 있고, 이를 이용하여 메모리 셀들(O_MC, E_MC)에 저장된 데이터를 식별할 수 있다.
프로그램 펄스 또는 독출펄스의 극성은 선택된 도전기둥과 선택된 워드라인 사이의 전위차에 의해 결정될 수 있다. 예시적으로, 제1 극성은 양의 극성일 수 있고, 제2 극성은 음의 극성일 수 있다. 예시적으로, 양의 극성은 선택된 도전기둥에 인가되는 전압이 선택된 도전라인에 인가되는 전압에 비해 높은 경우의 극성으로 정의될 수 있다. 음의 극성은 선택된 도전기둥에 인가되는 전압이 선택된 도전라인에 인가되는 전압에 비해 낮은 경우의 극성으로 정의될 수 있다.
도 1b를 참조하면, 메모리 셀 어레이는 도 1a를 참조하여 설명한 복수의 메모리 셀들(O_MC, E_MC)을 포함할 수 있다. 이하, 도 1a를 참조하여 설명한 구성과 동일한 구성에 대한 중복되는 설명은 생략한다.
복수의 메모리 셀들(O_MC, E_MC)은 복수의 도전성 기둥들(CP11, CP12, CP21, CP22) 및 복수의 도전라인들(O_WL1, E_WL1, O_WL2, E_WL2)에 접속될 수 있다.
복수의 도전라인들(O_WL1, E_WL1, O_WL2, E_WL2)은 복수의 제1 오드 워드라인들(O_WL1), 복수의 제1 이븐 워드라인들(E_WL1), 복수의 제2 오드 워드라인들(O_WL2) 및 복수의 제2 이븐 워드라인들(E_WL2)을 포함할 수 있다. 복수의 제1 오드 워드라인들(O_WL1)은 제1 엑세스 그룹(10A)을 구성할 수 있고, 복수의 제1 이븐 워드라인들(E_WL1)은 제2 엑세스 그룹(10B)을 구성할 수 있고, 복수의 제2 오드 워드라인들(O_WL2)은 제3 엑세스 그룹(10C)을 구성할 수 있고, 복수의 제2 이븐 워드라인들(E_WL2)은 제4 엑세스 그룹(10D)을 구성할 수 있다.
복수의 도전성 기둥들(CP11, CP12, CP21, CP22)은 제1 엑세스 그룹(10A)과 제2 엑세스 그룹(10B) 사이에 배치된 복수의 제1 도전성 기둥들(CP11, CP12)과 제3 엑세스 그룹(10C)와 제4 엑세스 그룹(10D) 사이에 배치된 복수의 제2 도전성 기둥들(CP21, CP22)을 포함할 수 있다.
복수의 제1 도전성 기둥들(CP11, CP12)과 복수의 제2 도전성 기둥들(CP21, CP22)은 복수의 선택소자들(SE)을 경유하여 복수의 비트라인들(BL1, BL2)에 접속될 수 있다. 복수의 비트라인들(BL1, BL2)에 인가된 동작전압들은 복수의 선택소자들(SE)의 제어에 따라, 복수의 제1 도전성 기둥들(CP11, CP12)과 복수의 제2 도전성 기둥들(CP21, CP22)에 선택적으로 인가될 수 있다. 일 실시 예로서, 각각의 선택소자(SE)는 게이트 신호에 따라 그에 대응하는 비트라인의 동작전압을 그에 대응하는 도전성 기둥에 전송하도록 구성된 트랜지스터일 수 있다.
예시적으로, 복수의 비트라인들(BL1, BL2)은 제1 비트라인(BL1) 및 제2 비트라인(BL2)을 포함할 수 있다. 복수의 제1 도전성 기둥들(CP11, CP12)은 선택소자(SE)를 경유하여 제1 비트라인(BL1)에 접속된 제1 그룹의 제1 도전성 기둥(CP11)과 선택소자(SE)를 경유하여 제2 비트라인(BL2)에 접속된 제2 그룹의 제1 도전성 기둥(CP12)으로 구분될 수 있고, 복수의 제2 도전성 기둥들(CP21, CP22) 또한 선택소자(SE)를 경유하여 제1 비트라인(BL1)에 접속된 제1 그룹의 제2 도전성 기둥(CP21)과 선택소자(SE)를 경유하여 제2 비트라인(BL2)에 접속된 제2 그룹의 제2 도전성 기둥(CP22)으로 구분될 수 있다.
복수의 선택소자들(SE)은 게이트 신호를 전송하는 복수의 게이트 라인들(GL1, GL2)에 접속될 수 있다. 복수의 게이트 라인들(GL1, GL2)은 복수의 제1 도전성 기둥들(CP11, CP12)에 접속된 선택소자들(SE)을 공통으로 제어하는 제1 게이트 라인(GL1)과 복수의 제2 도전성 기둥들(CP21, CP22)에 접속된 선택소자들(SE)을 공통으로 제어하는 제2 게이트 라인(GL2)을 포함할 수 있다.
상술한 구조에 따르면, 복수의 게이트 라인들(GL1, GL2)과 복수의 비트라인들(BL)에 인가되는 신호에 따라, 복수의 도전성 기둥들(CP11, CP12, CP21, CP22)에 인가되는 신호를 개별적으로 제어할 수 있다.
도 1a 및 도 1b에 도시된 복수의 메모리 셀들(O_MC, E_MC)은 3차원으로 배열될 수 있다. 이하, 도 2 및 도 3을 참조하여 3차원 메모리 셀 어레이의 구조에 대해 설명한다.
도 2는 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 개략적으로 나타내는 사시도이다. 도 3은 도 2에 도시된 선 I-I'를 따라 절취한 반도체 메모리 장치의 단면도이다.
도 2 및 도 3을 참조하면, 반도체 메모리 장치는 3차원으로 배열된 복수의 메모리 셀들(O_MC1, E_MC1, O_MC2, E_MC2)을 포함할 수 있다. 복수의 메모리 셀들(O_MC1, E_MC1, O_MC2, E_MC2)은 복수의 절연막들(101) 및 슬릿 절연막(151)에 의해 서로 절연될 수 있다. 슬릿 절연막(151)은 슬릿(121) 내부에 형성될 수 있다. 복수의 절연막들(101) 및 슬릿 절연막(151)은 산화물, 질화물 등의 다양한 절연물을 포함할 수 있다.
복수의 절연막들(101)은 슬릿(121)에 의해 관통될 수 있다. 복수의 절연막들(101)은 슬릿(121)을 사이에 두고 서로 이웃한 제1 몰드 구조체(101A)와 제2 몰드 구조체(101B)로 분리될 수 있다. 제1 몰드 구조체(101A)와 제2 몰드 구조체(101B)는 슬릿(121)에 의해 제1 방향(D1)으로 이격될 수 있다. 제1 몰드 구조체(101A)와 제2 몰드 구조체(101B) 각각은 제2 방향(D2)으로 연장될 수 있다. 제1 몰드 구조체(101A)와 제2 몰드 구조체(101B) 각각의 복수의 절연막들(101)은 제3 방향(D3)으로 이격되어 적층될 수 있다. 제3 방향(D3)은 적층방향으로 간주될 수 있다. 제1 방향(D1), 제2 방향(D2) 및 제3 방향(D3)은 서로 교차되는 축들이 향하는 방향들로 정의될 수 있다. 일 실시 예로서, 제1 방향(D1), 제2 방향(D2) 및 제3 방향(D3)은 XYZ좌표계의 X축, Y축 및 Z축이 향하는 방향들로 정의될 수 있다.
복수의 절연막들(101)은 제3 방향(D3)으로 복수의 제1 가변 저항막들(103)과 교대로 배치될 수 있다. 복수의 제1 가변 저항막들(103)은 제1 몰드 구조체(101A)에 대응되는 제1 그룹의 제1 가변 저항막(103A)과 제2 몰드 구조체(101B)에 대응되는 제2 그룹의 제1 가변 저항막(103B)을 포함할 수 있다.
복수의 메모리 셀들(O_MC1, E_MC1, O_MC2, E_MC2)에 엑세스하기 위한 복수의 도전성 기둥들(115A, 115B)은 복수의 절연막들(101) 및 복수의 제1 가변 저항막들(103)을 관통할 수 있다. 복수의 도전성 기둥들(115A, 115B)은 금속 등의 다양한 도전물을 포함할 수 있다. 예시적으로, 복수의 도전성 기둥들(115A, 115B)은 텅스텐(W), 텅스텐질화물(WNx), 텅스텐실리사이드(WSix), 티타늄(Ti), 티타늄질화물(TiNx), 티타늄실리콘질화물(TiSiN), 티타늄알루미늄질화물(TiAlN), 탄탈륨(Ta), 탄탈륨질화물(TaN), 탄탈륨실리콘질화물(TaSiN), 탄탈륨알루미늄질화물(TaAlN), 탄소(C), 실리콘카바이드(SiC), 실리콘카본질화물(SiCN), 구리(Cu), 아연(Zn), 니켈(Ni), 코발트(Co), 납(Pd), 백금(Pt) 등을 포함할 수 있으며, 이들의 조합을 포함할 수 있다.
복수의 도전성 기둥들(115A, 115B)은 제1 도전성 기둥(115A) 및 제2 도전성 기둥(115B)을 포함할 수 있다. 제1 도전성 기둥(115A)은 제2 가변 저항막(113A)을 사이에 두고 제1 몰드 구조체(101A)와 제1 그룹의 제1 가변 저항막(103A)으로 감싸일 수 있다. 제2 도전성 기둥(115B)은 제2 가변 저항막(113B)을 사이에 두고 제2 몰드 구조체(101B)와 제2 그룹의 제1 가변 저항막(103B)으로 감싸일 수 있다.
제2 가변 저항막들(113A, 113B)은 제1 도전성 기둥(115A) 및 제2 도전성 기둥(115B)의 측벽들을 각각 감싸도록 연장될 수 있다. 복수의 제1 가변 저항막들(103) 각각은 그에 대응하는 도전성 기둥을 향하는 제1 식각면(S1)을 가질 수 있다. 제2 가변 저항막들(113A, 113B) 각각은 그에 대응하는 제1 가변 저항막의 제1 식각면(S1)에 접촉될 수 있다. 제2 가변 저항막들(113A, 113B)은 제1 가변 저항막들(103)의 제1 식각면(S1)에서 손실된 원소를 보상할 수 있도록 제1 가변 저항막들(103)과 동일한 원소를 포함할 수 있다.
복수의 메모리 셀들(O_MC1, E_MC1, O_MC2, E_MC2)에 엑세스하기 위한 복수의 도전라인들(141O1, 141E1, 141O2, 141E2)은 슬릿 절연막(151)과 복수의 제1 가변 저항막들(103) 사이에 개재될 수 있다. 복수의 도전라인들(141O1, 141E1, 141O2, 141E2)은 금속 등의 다양한 도전물을 포함할 수 있다. 예시적으로, 복수의 도전라인들(141O1, 141E1, 141O2, 141E2)은 텅스텐(W), 텅스텐질화물(WNx), 텅스텐실리사이드(WSix), 티타늄(Ti), 티타늄질화물(TiNx), 티타늄실리콘질화물(TiSiN), 티타늄알루미늄질화물(TiAlN), 탄탈륨(Ta), 탄탈륨질화물(TaN), 탄탈륨실리콘질화물(TaSiN), 탄탈륨알루미늄질화물(TaAlN), 탄소(C), 실리콘카바이드(SiC), 실리콘카본질화물(SiCN), 구리(Cu), 아연(Zn), 니켈(Ni), 코발트(Co), 납(Pd), 백금(Pt) 등을 포함할 수 있으며, 이들의 조합을 포함할 수 있다.
복수의 도전라인들(141O1, 141E1, 141O2, 141E2)은 복수의 제1 오드 도전라인들(141O1), 복수의 제1 이븐 도전라인들(141E1), 복수의 제2 오드 도전라인들(141O2) 및 복수의 제2 이븐 도전라인들(141E2)을 포함할 수 있다. 복수의 제1 오드 도전라인들(141O1), 복수의 제1 이븐 도전라인들(141E1), 복수의 제2 오드 도전라인들(141O2) 및 복수의 제2 이븐 도전라인들(141E2)은 도 1b를 참조하여 설명한 복수의 제1 오드 워드라인들(O_WL1), 복수의 제1 이븐 워드라인들(E_WL1), 복수의 제2 오드 워드라인들(O_WL2) 및 복수의 제2 이븐 워드라인들(E_WL2)로 이용될 수 있다.
복수의 제1 오드 도전라인들(141O1)은 제1 그룹의 제1 가변 저항막(103A)의 일측에 배치될 수 있고, 제1 몰드 구조체(101A)의 복수의 절연막들(101)과 제3 방향(D3)으로 교대로 배치될 수 있다. 복수의 제1 이븐 도전라인들(141E1)은 제1 그룹의 제1 가변 저항막(103A)의 타측에 배치될 수 있고, 제1 몰드 구조체(101A)의 복수의 절연막들(101)과 제3 방향(D3)으로 교대로 배치될 수 있다. 복수의 제2 오드 도전라인들(141O2)은 제2 그룹의 제1 가변 저항막(103B)의 일측에 배치될 수 있고, 제2 몰드 구조체(101B)의 복수의 절연막들(101)과 제3 방향(D3)으로 교대로 배치될 수 있다. 복수의 제2 이븐 도전라인들(141E2)은 제2 그룹의 제1 가변 저항막(103B)의 타측에 배치될 수 있고, 제2 몰드 구조체(101B)의 복수의 절연막들(101)과 제3 방향(D3)으로 교대로 배치될 수 있다.
반도체 메모리 장치는 복수의 제1 가변 저항막들(103)과 복수의 도전라인들(141O1, 141E1, 141O2, 141E2) 사이에 개재된 복수의 제3 가변 저항막들(131O1, 131E1, 131O2, 131E2)을 더 포함할 수 있다. 복수의 제1 가변 저항막들(103) 각각은 그에 대응하는 도전라인을 향하는 제2 식각면(S2)을 가질 수 있다. 복수의 제3 가변 저항막들(131O1, 131E1, 131O2, 131E2) 각각은 그에 대응하는 제1 가변 저항막의 제2 식각면(S2)에 접촉될 수 있다. 복수의 제3 가변 저항막들(131O1, 131E1, 131O2, 131E2)은 복수의 제1 가변 저항막들(103) 각각의 제2 식각면(S2)에서 손실된 원소를 보상할 수 있도록 제1 가변 저항막들(103)과 동일한 원소를 포함할 수 있다.
복수의 제3 가변 저항막들(131O1, 131E1, 131O2, 131E2)은 제1 오드 그룹의 복수의 제3 가변 저항막들(131O1), 제1 이븐 그룹의 복수의 제3 가변 저항막들(131E1), 제2 오드 그룹의 복수의 제3 가변 저항막들(131O2) 및 제3 이븐 그룹의 복수의 제3 가변 저항막들(131E2)을 포함할 수 있다. 제1 오드 그룹의 복수의 제3 가변 저항막들(131O1)은 제1 몰드 구조체(101A)의 복수의 절연막들(101)과 제3 방향(D3)으로 교대로 배치될 수 있고, 각각의 제3 가변 저항막(131O1)은 그에 대응하는 제1 오드 도전라인(141O1)과 제1 그룹의 제1 가변 저항막(103A) 사이에 개재될 수 있다. 제1 이븐 그룹의 복수의 제3 가변 저항막들(131E1)은 제1 몰드 구조체(101A)의 복수의 절연막들(101)과 제3 방향(D3)으로 교대로 배치될 수 있고, 각각의 제3 가변 저항막(131E1)은 그에 대응하는 제1 이븐 도전라인(141E1)과 제1 그룹의 제1 가변 저항막(103A) 사이에 개재될 수 있다. 제2 오드 그룹의 복수의 제3 가변 저항막들(131O2)은 제2 몰드 구조체(101B)의 복수의 절연막들(101)과 제3 방향(D3)으로 교대로 배치될 수 있고, 각각의 제3 가변 저항막(131O2)은 그에 대응하는 제2 오드 도전라인(141O2)과 제2 그룹의 제1 가변 저항막(103B) 사이에 개재될 수 있다. 제2 이븐 그룹의 복수의 제3 가변 저항막들(131E2)은 제2 몰드 구조체(101B)의 복수의 절연막들(101)과 제3 방향(D3)으로 교대로 배치될 수 있고, 각각의 제3 가변 저항막(131E2)은 그에 대응하는 제2 이븐 도전라인(141E2)과 제2 그룹의 제1 가변 저항막(103B) 사이에 개재될 수 있다.
복수의 메모리 셀들(O_MC1, E_MC1, O_MC2, E_MC2)은 도 1a를 참조하여 설명한 바와 같이 복수의 제1 가변 저항막들(103)에 가해지는 프로그램 펄스의 극성에 따라 가변되는 문턱전압을 이용하여 셋 상태 또는 리셋 상태의 프로그램 상태를 구현할 수 있다. 복수의 메모리 셀들(O_MC1, E_MC1, O_MC2, E_MC2) 중 선택된 메모리 셀에 대한 독출동작은 도 1a를 참조하여 설명한 바와 같이 독출펄스의 극성을 이용하여 프로그램 펄스의 극성을 판별함으로써 선택된 메모리 셀에 저장된 데이터를 식별하도록 수행될 수 있다.
복수의 메모리 셀들(O_MC1, E_MC1, O_MC2, E_MC2)은 복수의 제1 오드 메모리 셀들(O_MC1), 복수의 제1 이븐 메모리 셀들(E_MC1), 복수의 제2 오드 메모리 셀들(O_MC2) 및 복수의 제2 이븐 메모리 셀들(E_MC2)을 포함할 수 있다.
복수의 제1 오드 메모리 셀들(O_MC1)과 복수의 제1 이븐 메모리 셀들(E_MC1)은 제1 도전성 기둥(115A)에 의해 공통으로 제어될 수 있다. 각각의 제1 오드 메모리 셀(O_MC1)은 그에 대응하는 제1 오드 도전라인(141O1)과 제1 도전성 기둥(115A)의 교차부에 배치된 제1 그룹의 제1 가변 저항막(103A)의 일부를 포함할 수 있다. 각각의 제1 오드 메모리 셀(O_MC1)은 그에 대응하는 제1 오드 도전라인(141O1)과 제1 도전성 기둥(115A)의 교차부에 배치된 제2 가변 저항막(113A)의 일부 및 그에 대응하는 제1 오드 그룹의 제3 가변 저항막(131O1) 중 적어도 하나를 더 포함할 수 있다. 각각의 제1 이븐 메모리 셀(E_MC1)은 그에 대응하는 제1 이븐 도전라인(141E1)과 제1 도전성 기둥(115A)의 교차부에 배치된 제1 그룹의 제1 가변 저항막(103A)의 다른 일부를 포함할 수 있다. 각각의 제1 이븐 메모리 셀(E_MC1)은 그에 대응하는 제1 이븐 도전라인(141E1)과 제1 도전성 기둥(115A)의 교차부에 배치된 제2 가변 저항막(113A)의 다른 일부 및 그에 대응하는 제1 이븐 그룹의 제3 가변 저항막(131E1) 중 적어도 하나를 더 포함할 수 있다.
복수의 제2 오드 메모리 셀들(O_MC2)과 복수의 제2 이븐 메모리 셀들(E_MC2)은 제2 도전성 기둥(115B)에 의해 공통으로 제어될 수 있다. 각각의 제2 오드 메모리 셀(O_MC2)은 그에 대응하는 제2 오드 도전라인(141O2)과 제2 도전성 기둥(115B)의 교차부에 배치된 제2 그룹의 제1 가변 저항막(103B)의 일부를 포함할 수 있다. 각각의 제2 오드 메모리 셀(O_MC2)은 그에 대응하는 제2 오드 도전라인(141O2)과 제2 도전성 기둥(115B)의 교차부에 배치된 제2 가변 저항막(113B)의 일부 및 그에 대응하는 제2 오드 그룹의 제3 가변 저항막(131O2) 중 적어도 하나를 더 포함할 수 있다. 각각의 제2 이븐 메모리 셀(E_MC2)은 그에 대응하는 제2 이븐 도전라인(141E2)과 제2 도전성 기둥(115B)의 교차부에 배치된 제2 그룹의 제1 가변 저항막(103B)의 다른 일부를 포함할 수 있다. 각각의 제2 이븐 메모리 셀(E_MC2)은 그에 대응하는 제2 이븐 도전라인(141E2)과 제2 도전성 기둥(115B)의 교차부에 배치된 제2 가변 저항막(113B)의 다른 일부 및 그에 대응하는 제2 이븐 그룹의 제3 가변 저항막(131E2) 중 적어도 하나를 더 포함할 수 있다.
복수의 메모리 셀들(O_MC1, E_MC1, O_MC2, E_MC2)을 구성하는 제1 그룹의 제1 가변 저항막(103A), 제2 그룹의 제1 가변 저항막(103B), 제2 가변 저항막들(113A, 113B) 및 제3 가변 저항막들(131O1, 131E1, 131O2, 131E2)은 도 1a를 참조하여 설명한 바와 같이 프로그램 펄스의 극성에 따라 문턱전압이 가변되고, 상변화 없이 저항 변화가 가능한 칼코게나이드 물질을 포함할 수 있다. 예시적으로서, 제1 그룹의 제1 가변 저항막(103A), 제2 그룹의 제1 가변 저항막(103B), 제2 가변 저항막들(113A, 113B) 및 제3 가변 저항막들(131O1, 131E1, 131O2, 131E2) 각각은 게르마늄(Ge)과 셀레늄(Se)을 포함하는 이원계 화합물 또는 다원계 화합물로 구성될 수 있다. 제1 그룹의 제1 가변 저항막(103A), 제2 그룹의 제1 가변 저항막(103B), 제2 가변 저항막들(113A, 113B) 및 제3 가변 저항막들(131O1, 131E1, 131O2, 131E2) 각각은 게르마늄 및 셀레늄 이외에 아연(Zn), 마그네슘(Mg)등의 전이 금속을 더 포함할 수 있다.
제2 가변 저항막들(113A, 113B) 및 제3 가변 저항막들(131O1, 131E1, 131O2, 131E2) 각각의 원소함량비는 제2 가변 저항막들(113A, 113B) 및 제3 가변 저항막들(131O1, 131E1, 131O2, 131E2) 형성 후 반도체 메모리 장치의 제조과정에서 가해지는 온도에 따라 가변될 수 있다.
제2 가변 저항막들(113A, 113B) 및 제3 가변 저항막들(131O1, 131E1, 131O2, 131E2) 각각은 그에 대응하는 제1 가변 저항막과 동일한 조성을 갖거나, 제1 가변 저항막의 구성원소 일부를 포함할 수 있다. 일 실시 예로서, 제2 가변 저항막들(113A, 113B) 및 제3 가변 저항막들(131O1, 131E1, 131O2, 131E2) 각각은 그에 대응하는 제1 가변 저항막과 동일한 조성의 칼코게나이드 물질로 구성될 수 있다. 다른 일 실시 예로서, 제2 가변 저항막들(113A, 113B) 및 제3 가변 저항막들(131O1, 131E1, 131O2, 131E2) 각각은 그에 대응하는 제1 가변 저항막보다 게르마늄(Ge) 및 셀레늄(Se) 중 적어도 하나의 원소함량이 높은 칼코게나이드 물질로 구성될 수 있다.
도면에 도시되진 않았으나, 복수의 메모리 셀들(O_MC1, E_MC1, O_MC2, E_MC2) 각각과 그에 대응하는 도전성 기둥 사이 또는 복수의 메모리 셀들(O_MC1, E_MC1, O_MC2, E_MC2) 각각과 그에 대응하는 도전라인 사이에 베리어 절연막이 배치될 수 있다.
도 4a, 도 4b, 도 4c, 도 4d, 도 4e 및 도 4f는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 제조방법을 설명하기 위한 단면도들이다. 도 4a 내지 도 4f는 도 2 및 도 3에 도시된 반도체 메모리 장치의 제조방법을 예시적으로 나타낸다. 이하 도 2 및 도 3에 도시된 구성과 동일한 구성에 대한 중복되는 설명은 생략한다.
도 4a를 참조하면, 복수의 절연막들(101)과 복수의 제1 가변 저항막들(103)이 제3 방향(D3)으로 교대로 배치된 적층체를 형성할 수 있다. 복수의 절연막들(101)과 복수의 제1 가변 저항막들(103)은 평탄한 기판(미도시) 상에 형성될 수 있다. 이에 따라, 복수의 절연막들(101)과 복수의 제1 가변 저항막들(103)은 단차 도포성(step coverage)이 낮은 물리기상증착방식(PVD: physical vapor deposition)으로 증착 가능하다. PVD 방식에 의해 증착되는 물질막의 조성비는 용이하게 변경할 수 있다. 따라서, 복수의 제1 가변 저항막들(103)을 PVD 방식을 이용하여 증착하는 경우, 복수의 제1 가변 저항막들(103)의 조성비를 다양하게 제어할 수 있다. 도 2 및 도 3을 참조하여 설명한 바와 같이, 복수의 제1 가변 저항막들(103)은 게르마늄(Ge) 및 셀레늄(Se)을 포함하는 이원계 화합물 또는 다원계 화합물로 구성될 수 있다. 본 발명의 실시 예는 복수의 제1 가변 저항막들(103)의 증착방식을 PVD 방식으로 제한하지 않으며, 복수의 제1 가변 저항막들(103)은 증착방식은 다양하게 변경될 수 있다.
이어서, 복수의 절연막들(101)과 복수의 제1 가변 저항막들(103)을 식각함으로써, 적층체를 관통하는 복수의 홀들(111A, 111B)을 형성할 수 있다. 복수의 제1 가변 저항막들(103)은 복수의 홀들(111A, 111B) 각각의 측벽을 정의하는 복수의 제1 식각면들(S1)을 포함할 수 있다. 복수의 홀들(111A, 111B)을 형성하기 위한 식각공정 동안, 식각물질에 의해 복수의 제1 식각면들(S1)에서 복수의 제1 가변 저항막(103)을 구성하는 원소가 손실될 수 있다. 일 실시 예로서, 각각의 제1 가변 저항막(103)을 구성하는 게르마늄(Ge) 및 셀레늄(Se) 중 적어도 어느 하나가 제1 식각면(S1)에서 손실될 수 있다.
도 4b를 참조하면, 복수의 홀들(111A, 111B)의 측벽들 상에 복수의 제2 가변 저항막들(113A, 113B)을 각각 형성할 수 있다. 복수의 제2 가변 저항막들(113A, 113B)은 원자층 증착방식(ALD: atomic layer deposition)등의 단차 도포성이 높은 증착방식을 이용하여 형성될 수 있다. 복수의 제2 가변 저항막들(113A, 113B)은 게르마늄(Ge)과 셀레늄(Se)을 포함하는 이원계 화합물 또는 다원계 화합물로 구성될 수 있다. 이 때, 복수의 제2 가변 저항막들(113A, 113B)은 제1 가변 저항막(103)보다 게르마늄 및 셀레늄 중 적어도 어느 하나의 원소함량이 높은 칼코게나이드 물질로 구성될 수 있다. 예시적으로, 각각의 제1 가변 저항막(103)은 GeSe로 구성될 수 있고, 복수의 제2 가변 저항막들(113A, 113B) 각각은 Ge2Se로 구성될 수 있다.
복수의 제2 가변 저항막들(113A, 113B)은 복수의 제1 가변 저항막들(103)의 복수의 제1 식각면들(S1)에 접촉될 수 있다. 이로써, 제1 식각면들(S1)에서 손실된 원소를 복수의 제2 가변 저항막들(113A, 113B)을 통해 보충할 수 있다.
이어서, 복수의 제2 가변 저항막들(113A, 113B)에 의해 노출된 복수의 홀들(111A, 111B)의 복수의 중심영역들에 복수의 도전성 기둥들(115A, 115B)을 형성할 수 있다. 복수의 홀들(111A, 111B)은 제1 방향(D1)으로 이격된 제1 홀(111A) 및 제2 홀(111B)을 포함할 수 있으며, 복수의 도전성 기둥들(115A, 115B)은 제1 홀(111A) 내부의 제1 도전성 기둥(115A)과 제2 홀(111B) 내부의 제2 도전성 기둥(115B)을 포함할 수 있다.
도 4c를 참조하면, 복수의 절연막들(101)과 복수의 제1 가변 저항막들(103)의 적층체를 관통하는 슬릿(121)을 형성할 수 있다. 슬릿(121)은 제2 방향(D2)으로 연장될 수 있다. 슬릿(121)에 의해 복수의 절연막들(101)은 제1 몰드 구조체(101A)와 제2 몰드 구조체(101B)로 분리될 수 있다.
도 4d를 참조하면, 슬릿(121)에 인접한 복수의 제1 가변 저항막들(103) 각각의 일부를 식각함으로써, 복수의 개구부들(123)을 형성할 수 있다. 잔류되는 복수의 제1 가변 저항막들(103)은 슬릿(121)을 향하는 복수의 제2 식각면들(S2)을 포함할 수 있다. 잔류되는 제1 가변 저항막들(103)은 제1 도전성 기둥(115A)을 감싸는 제1 그룹의 제1 가변 저항막(103A)과 제2 도전성 기둥(115B)을 감싸는 제2 그룹의 제1 가변 저항막(103B)을 포함할 수 있다.
복수의 개구부들(123)은 제3 방향(D3)으로 이웃한 제1 몰드 구조체(101A)의 복수의 절연막들(101) 사이와, 제3 방향(D3)으로 이웃한 제2 몰드 구조체(101B)의 복수의 절연막들(101) 사이에 형성될 수 있다. 복수의 개구부들(123)은 복수의 제1 가변 저항막들(103)에 의해 제1 방향(D1)으로 서로 격리될 수 있다.
복수의 개구부들(123)을 형성하기 위한 식각공정 동안, 식각물질에 의해 복수의 제2 식각면들(S2)에서 복수의 제1 가변 저항막(103)을 구성하는 원소가 손실될 수 있다. 일 실시 예로서, 각각의 제1 가변 저항막(103)을 구성하는 게르마늄(Ge) 및 셀레늄(Se) 중 적어도 어느 하나가 각각의 제2 식각면(S2)에서 손실될 수 있다.
도 4e를 참조하면, 복수의 개구부들(123)의 내부에 복수의 제3 가변 저항막들(131O1, 131E1, 131O2, 131E2)을 형성할 수 있다. 복수의 제3 가변 저항막들(131O1, 131E1, 131O2, 131E2)은 게르마늄(Ge)과 셀레늄(Se)을 포함하는 이원계 화합물 또는 다원계 화합물로 구성될 수 있다. 이 때, 복수의 제3 가변 저항막들(131O1, 131E1, 131O2, 131E2)은 제1 가변 저항막(103)보다 게르마늄 및 셀레늄 중 적어도 어느 하나의 원소함량이 높은 칼코게나이드 물질로 구성될 수 있다. 예시적으로, 각각의 제1 가변 저항막(103)은 GeSe로 구성될 수 있고, 복수의 제3 가변 저항막들(131O1, 131E1, 131O2, 131E2) 각각은 Ge2Se로 구성될 수 있다.
복수의 제3 가변 저항막들(131O1, 131E1, 131O2, 131E2)은 복수의 제1 가변 저항막들(103)의 복수의 제2 식각면들(S2)에 접촉될 수 있다. 이로써, 제2 식각면들(S2)에서 손실된 원소를 복수의 복수의 제3 가변 저항막들(131O1, 131E1, 131O2, 131E2)을 통해 보충할 수 있다.
복수의 제3 가변 저항막들(131O1, 131E1, 131O2, 131E2)은 복수의 제1 가변 저항막들(103)을 시드층으로 이용한 원자층 증착방식(ALD: atomic layer deposition)으로 형성될 수 있다. 이로써, 복수의 제3 가변 저항막들(131O1, 131E1, 131O2, 131E2)은 복수의 제1 가변 저항막들(103)의 복수의 제2 식각면들(S2) 상에 선택적으로 증착될 수 있다.
복수의 제3 가변 저항막들(131O1, 131E1, 131O2, 131E2)은 제1 오드 그룹의 제3 가변 저항막(131O1), 제1 이븐 그룹의 제3 가변 저항막(131E1), 제2 오드 그룹의 제3 가변 저항막(131O2) 및 제2 이븐 그룹의 제3 가변 저항막(131E2)을 포함할 수 있다. 제1 오드 그룹의 제3 가변 저항막(131O1)과 제1 이븐 그룹의 제3 가변 저항막(131E1)은 복수의 개구부들(123) 중 제1 그룹의 제1 가변 저항막(103A)에 의해 격리된 개구부들 내부에 각각 배치될 수 있다. 제2 오드 그룹의 제3 가변 저항막(131O2) 및 제2 이븐 그룹의 제3 가변 저항막(131E2)은 복수의 개구부들(123) 중 제2 그룹의 제1 가변 저항막(103B)에 의해 격리된 개구부들 내부에 각각 배치될 수 있다. 복수의 개구부들(123) 각각의 일부는 복수의 제3 가변 저항막들(131O1, 131E1, 131O2, 131E2)에 의해 채워지지 않고 제3 방향(D3)으로 이웃한 절연막들(101) 사이에서 빈 공간으로 잔류될 수 있다.
도 4f를 참조하면, 도 4e에 도시된 빈 공간으로 잔류된 복수의 개구부들(123)의 일부영역들 내부에 복수의 도전라인들(141O1, 141E1, 141O2, 141E2)을 각각 형성할 수 있다. 복수의 도전라인들(141O1, 141E1, 141O2, 141E2) 형성 후, 슬릿(121)을 도 3에 도시된 바와 같이 슬릿 절연막(151)으로 채울 수 있다. 이 후, 상부배선들(미도시)을 형성하기 위한 공정들이 수행될 수 있다. 상부배선들을 형성하는 과정에서 공정온도는 상부배선을 위한 물성에 따라 다양할 수 있다. 일 실시 예로서, 상부배선들을 형성하는 과정에서 공정온도는 복수의 제2 가변 저항막들(113A, 113B) 및 복수의 제3 가변 저항막들(131O1, 131E1, 131O2, 131E2) 각각이 복수의 제1 가변 저항막들(103) 보다 셀레늄 및 게르마늄 중 적어도 하나가 높은 원소 함량비를 갖는 상태를 유지시킬 수 있는 범위일 수 있다. 다른 일 실시 예로서, 상부배선들을 형성하는 과정에서 공정온도는 복수의 제2 가변 저항막들(113A, 113B) 및 복수의 제3 가변 저항막들(131O1, 131E1, 131O2, 131E2)에서의 셀레늄 및 게르마늄의 원소 함량비와 복수의 제1 가변 저항막들(103)의 셀레늄 및 게르마늄의 원소 함량비를 균일화시킬 수 있는 범위일 수 있다.
도 5 및 도 6은 본 발명의 실시 예들에 따른 메모리 시스템을 예시적으로 나타내는 블록도들이다.
도 5를 참조하면, 메모리 시스템(1000)은 메모리 장치(1200) 및 컨트롤러(1100)를 포함한다. 메모리 장치(1200)는 적층방향으로 서로 이격되어 적층된 복수의 절연막들, 복수의 절연막들과 적층방향으로 교대로 배치된 복수의 제1 가변 저항막들 및 각각의 제1 가변 저항막의 일측벽 상에 배치된 제2 가변 저항막을 포함할 수 있다. 또한 메모리 장치(1200)는 각각의 제1 가변 저항막의 타측벽 상에 배치된 제3 가변 저항막을 더 포함할 수 있다.
컨트롤러(1100)는 호스트 및 메모리 장치(1200)에 연결된다. 호스트로부터의 요청에 응답하여, 컨트롤러(1100)는 메모리 장치(1200)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1100)는 메모리 장치(1200)의 독출동작 및 기입동작, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1100)는 메모리 셀 특성에 따라 결정된 독출펄스의 극성을 저장하여 독출동작을 제어하도록 구성될 수 있다.
컨트롤러(1100)는 메모리 장치(1200) 및 호스트 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1100)는 메모리 장치(1200)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
컨트롤러(1100)는 램(1110, Random Access Memory), 프로세싱 유닛(1120, processing unit), 호스트 인터페이스(1130, host interface), 메모리 인터페이스(1140, memory interface) 및 에러 정정 블록(1150)을 포함한다.
램(1110)은 프로세싱 유닛(1120)의 동작 메모리, 메모리 장치(1200) 및 호스트 사이의 캐시 메모리, 그리고 메모리 장치(1200) 및 호스트 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 프로세싱 유닛(1120)은 컨트롤러(1100)의 제반 동작을 제어한다. 또한 컨트롤러(1100)는 프로그램 동작 시 호스트로부터 제공되는 프로그램 데이터를 임시 저장할 수 있다.
호스트 인터페이스(1130)는 호스트 및 컨트롤러(1100) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 프로토콜은 PCI(Peripheral Component Interconnect) 프로토콜, PCI-E(Peripheral Component Interconnect - Express) 프로토콜, ATA(Advanced Technology Attachment) 프로토콜, SATA(Serial ATA) 프로토콜, PATA(Parallel ATA) 프로토콜, SCSI(Small computer small interface) 프로토콜, SAS(Serial attached SCSI) 프로토콜, USB(Universal Serial Bus) 프로토콜, MMC(Multi-Media Card) 프로토콜, ESDI(Enhanced Small Disk Interface) 프로토콜, IDE(Integrated Drive Electronics) 프로토콜 등과 같은 프로토콜들 중 하나일 수 있다.
메모리 인터페이스(1140)는 메모리 장치(1200)와 인터페이싱한다. 예를 들면, 메모리 인터페이스(1140)는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
에러 정정 블록(1150)은 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 메모리 장치(1200)로부터 수신된 데이터의 에러를 검출하고, 정정하도록 구성된다. 프로세싱 유닛(1120)은 에러 정정 블록(1150)의 에러 검출 결과에 따라 독출전압을 조절하고, 독출동작을 수행하도록 메모리 장치(1200)를 제어할 것이다. 예시적인 실시 예로서, 에러 정정 블록(1150)은 컨트롤러(1100)의 구성 요소로서 제공될 수 있다.
컨트롤러(1100) 및 메모리 장치(1200)는 하나의 반도체 장치로 집적될 수 있다. 예시적인 실시 예로서, 컨트롤러(1100) 및 메모리 장치(1200)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1100) 및 메모리 장치(1200)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(1100) 및 메모리 장치(1200)는 하나의 반도체 장치로 집적되어 SSD(Solid State Drive)와 같은 반도체 드라이브를 구성할 수 있다. 반도체 드라이브는 메모리 장치에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(1000)이 반도체 드라이브로 이용되는 경우, 메모리 시스템(1000)에 연결된 호스트의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(1000)은 전자장치의 다양한 구성 요소들 중 하나로 제공된다. 전자장치는 컴퓨터, UMPC (Ultra Mobile PC), 워크 스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable)컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나일 수 있다.
예시적인 실시 예로서, 메모리 장치(1200) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 메모리 장치(1200) 또는 메모리 시스템(1000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 6을 참조하면, 메모리 시스템(2000)은 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 메모리 장치(2100)는 다수의 반도체 메모리 칩들을 포함한다. 다수의 반도체 메모리 칩들은 다수의 그룹들로 분할된다. 메모리 장치(2100)는 적층방향으로 서로 이격되어 적층된 복수의 절연막들, 복수의 절연막들과 적층방향으로 교대로 배치된 복수의 제1 가변 저항막들 및 각각의 제1 가변 저항막의 일측벽 상에 배치된 제2 가변 저항막을 포함할 수 있다. 또한 메모리 장치(2100)는 각각의 제1 가변 저항막의 타측벽 상에 배치된 제3 가변 저항막을 더 포함할 수 있다.
다수의 그룹들은 각각 제1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신할 수 있다. 각 반도체 메모리 칩은 도 5를 참조하여 설명된 메모리 장치(1200)로 구성되고, 동작할 것이다.
각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 컨트롤러(2200)는 도 5를 참조하여 설명된 컨트롤러(1100)와 마찬가지로 구성되고, 다수의 채널들(CH1~CHk)을 통해 메모리 장치(2100)의 다수의 메모리 칩들을 제어하도록 구성된다.
도 7은 본 발명의 실시 예에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.
메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결될 수 있다. 이와는 다르게, 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이 때, 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 것이다.
도 7은 도 6을 참조하여 설명된 메모리 시스템(2000)을 포함하는 컴퓨팅 시스템(3000)을 예시하고 있다. 그러나, 본 발명의 실시 예는 이에 제한되지 않는다. 예를 들어, 컴퓨팅 시스템(3000)의 메모리 시스템(2000)은 도 5를 참조하여 설명된 메모리 시스템(1000)으로 대체될 수 있다. 예시적인 실시 예로서, 컴퓨팅 시스템(3000)은 도 5 및 도 6을 참조하여 설명된 메모리 시스템들(1000, 2000)을 모두 포함하도록 구성될 수 있다.
101: 절연막
103: 제1 가변 저항막
113A, 113B: 제2 가변 저항막
115A, 115B; 도전성 기둥
131O1, 131E1, 131O2, 131E2: 제3 가변 저항막
141O1, 141E1, 141O2, 141E2: 도전라인
111A, 111B: 홀
121: 슬릿
123: 개구부
151: 슬릿 절연막

Claims (19)

  1. 적층방향으로 서로 이격되어 배치된 복수의 절연막들;
    상기 복수의 절연막들을 관통하는 슬릿 절연막;
    상기 복수의 절연막들과 상기 적층방향으로 교대로 배치된 복수의 제1 가변 저항막들;
    상기 슬릿 절연막과 상기 복수의 제1 가변 저항막들 사이에 개재되고, 상기 복수의 절연막들과 상기 적층방향으로 교대로 배치된 복수의 도전라인들;
    상기 복수의 절연막들 및 상기 복수의 제1 가변 저항막들을 관통하는 도전성 기둥; 및
    상기 도전성 기둥의 측벽을 감싸는 제2 가변 저항막을 포함하고,
    상기 복수의 제1 가변 저항막들 및 상기 제2 가변 저항막은 프로그램 펄스의 극성에 따라 문턱전압이 가변되는 물질로 구성된 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 복수의 제1 가변 저항막들 각각은 상기 도전성 기둥을 향하는 제1 식각면을 포함하는 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 복수의 제1 가변 저항막들과 상기 제2 가변 저항막은 동일한 조성의 칼코게나이드 물질로 구성된 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 제2 가변 저항막은 상기 복수의 제1 가변 저항막들 각각의 구성원소 일부를 포함하는 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 복수의 제1 가변 저항막들 각각과 상기 제2 가변 저항막은 게르마늄(Ge)과 셀레늄(Se)을 포함하는 이원계 화합물(binary compound) 또는 다원계 화합물(multicomponent)로 구성된 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 제2 가변 저항막은 상기 복수의 제1 가변 저항막들 각각보다 상기 게르마늄 및 상기 셀레늄 중 적어도 하나의 원소함량이 높은 물질로 구성된 반도체 메모리 장치.
  7. 제 1 항에 있어서,
    상기 복수의 절연막들과 상기 적층방향으로 교대로 배치되고, 상기 복수의 제1 가변 저항막들과 상기 복수의 도전라인들 사이에 개재된 복수의 제3 가변 저항막들을 더 포함하는 반도체 메모리 장치.
  8. 제 7 항에 있어서,
    상기 복수의 제1 가변 저항막들 각각은 상기 도전라인들 중 그에 대응하는 도전라인을 향하는 제2 식각면을 포함하는 반도체 메모리 장치.
  9. 제 7 항에 있어서,
    상기 복수의 제3 가변 저항막들은 상기 프로그램 펄스의 극성에 따라 문턱전압이 가변되는 물질로 구성된 반도체 메모리 장치.
  10. 제 7 항에 있어서,
    상기 복수의 제1 가변 저항막들과 상기 제3 가변 저항막은 동일한 조성의 칼코게나이드 물질로 구성된 반도체 메모리 장치.
  11. 제 7 항에 있어서,
    상기 제3 가변 저항막은 상기 복수의 제1 가변 저항막들 각각의 구성원소 일부를 포함하는 반도체 메모리 장치.
  12. 제 7 항에 있어서,
    상기 복수의 제1 가변 저항막들 각각과 상기 제3 가변 저항막은 게르마늄(Ge)과 셀레늄(Se)을 포함하는 이원계 화합물(binary compound) 또는 다원계 화합물(multicomponent)로 구성된 반도체 메모리 장치.
  13. 제 12 항에 있어서,
    상기 제3 가변 저항막은 상기 복수의 제1 가변 저항막들 각각보다 상기 게르마늄 및 상기 셀레늄 중 적어도 하나의 원소함량이 높은 물질로 구성된 반도체 메모리 장치.
  14. 복수의 절연막들과 교대로 적층된 복수의 제1 가변 저항막들을 포함하는 적층체를 형성하는 단계;
    상기 적층체를 관통하는 홀을 형성하는 단계;
    상기 홀의 측벽 상에 제2 가변 저항막을 형성하는 단계;
    상기 제2 가변 저항막에 의해 노출된 상기 홀의 중심영역에 도전성 기둥을 형성하는 단계;
    상기 적층체를 관통하는 슬릿을 형성하는 단계;
    상기 슬릿에 인접한 상기 복수의 제1 가변 저항막들 각각의 일부를 식각함으로써 복수의 개구부들을 형성하는 단계; 및
    상기 복수의 개구부들 내부에 복수의 도전라인들을 각각 형성하는 단계를 포함하는 반도체 메모리 장치의 제조방법.
  15. 제 14 항에 있어서,
    상기 제2 가변 저항막은 상기 복수의 제1 가변 저항막들과 접촉된 반도체 메모리 장치의 제조방법.
  16. 제 14 항에 있어서,
    상기 복수의 제1 가변 저항막들 각각은 게르마늄(Ge)과 셀레늄(Se)을 포함하는 이원계 화합물(binary compound) 또는 다원계 화합물(multicomponent)로 구성되고,
    상기 제2 가변 저항막을 형성하는 단계에서, 상기 복수의 제1 가변 저항막들 각각보다 상기 게르마늄 및 상기 셀레늄 중 적어도 하나의 원소함량이 높은 물질로 구성된 상기 제2 가변 저항막이 제공되는 반도체 메모리 장치의 제조방법.
  17. 제 14 항에 있어서,
    상기 복수의 개구부들 내부에 상기 복수의 도전라인들을 각각 형성하는 단계는, 상기 복수의 개구부들 내부에 복수의 제3 가변 저항막들을 형성하는 단계 이후 수행되는 반도체 메모리 장치의 제조방법.
  18. 제 17 항에 있어서,
    상기 복수의 제3 가변 저항막들은 상기 복수의 제1 가변 저항막들에 각각 접촉된 반도체 메모리 장치의 제조방법.
  19. 제 17 항에 있어서,
    상기 복수의 제1 가변 저항막들 각각은 게르마늄(Ge)과 셀레늄(Se)을 포함하는 이원계 화합물(binary compound) 또는 다원계 화합물(multicomponent)로 구성되고,
    상기 복수의 제3 가변 저항막들을 형성하는 단계에서, 상기 복수의 제1 가변 저항막들 각각보다 상기 게르마늄 및 상기 셀레늄 중 적어도 하나의 원소함량이 높은 물질로 구성된 상기 복수의 제3 가변 저항막들이 제공되는 반도체 메모리 장치의 제조방법.
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