KR20100055102A - 가변 저항 메모리 장치, 그것의 제조 방법, 그리고 그것을 포함하는 메모리 시스템 - Google Patents
가변 저항 메모리 장치, 그것의 제조 방법, 그리고 그것을 포함하는 메모리 시스템 Download PDFInfo
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Abstract
본 발명의 실시 예에 따른 가변 저항 메모리 장치의 제조 방법은 반도체 기판 상에 하부 전극들을 형성하고, 상기 하부 전극들 상에 상기 하부 전극들을 노출하는 트랜치들을 포함하는 층간 절연막을 형성하고, 상기 층간 절연막 및 상기 트렌치들 상에 가변 저항 물질을 형성하고, 상기 층간 절연막의 상부면이 노출되도록 상기 가변 저항 물질에 대해 평탄화 공정을 수행하고, 상기 트렌치들 내의 상기 가변 저항 물질에 대해 식각 공정을 수행하여, 상기 트렌치들 내의 상기 가변 저항 물질 상의 오염 물질을 제거하고, 그리고 상기 가변 저항 패턴 상에 상부 전극을 형성하는 것을 포함한다.
Description
본 발명은 반도체 메모리 장치에 관한 것으로, 더 상세하게는 가변 저항 메모리 장치, 그것의 제조 방법, 그리고 그것을 포함하는 메모리 시스템에 관한 것이다.
일반적으로, 반도체 메모리 장치는 크게 휘발성(volatile) 메모리 장치와, 비휘발성(nonvolatile) 메모리 장치로 구분될 수 있다. 휘발성 메모리 장치는 전원의 공급이 중단되면, 저장된 데이터가 소멸하는 메모리 장치로서, 예를 들어 DRAM(Dynamic Random Access Memory) 및 SRAM(Static Random Access Memory) 등이 있다. 그리고 비휘발성 메모리 장치는 전원의 공급이 중단되더라도 저장된 데이터가 소멸되지 않는 메모리 장치로서, 예를 들어, PROM(Programmable ROM), EPROM(Erasable PROM), EEPROM(Electrically EPROM), 가변 저항 메모리 장치 등이 있다. 최근에는 반도체 메모리 장치의 고성능화 및 저전력화 추세에 맞추어, PRAM(phase-change Random Access Memory)과 같은 차세대 반도체 메모리 장치가 개 발되고 있다. 이러한 PRAM을 구성하는 상 변화 물질들은 전류 또는 전압에 따라, 그 저항값이 달라지며, 전류 또는 전압 공급이 중단되더라도 저항값을 그대로 유지하는 특성을 갖는다.
본 발명의 목적은 가변 저항 메모리 장치의 수율을 향상시키는 제조 방법을 제공하는 데에 있다.
본 발명의 실시 예에 따른 가변 저항 메모리 장치의 제조 방법은 반도체 기판 상에 하부 전극들을 형성하고; 상기 하부 전극들 상에 상기 하부 전극들을 노출하는 트랜치들을 포함하는 층간 절연막을 형성하고; 상기 층간 절연막 및 상기 트렌치들 상에 가변 저항 물질을 형성하고; 상기 층간 절연막의 상부면이 노출되도록 상기 가변 저항 물질에 대해 평탄화 공정을 수행하고; 상기 트렌치들 내의 상기 가변 저항 물질에 대해 식각 공정을 수행하여, 상기 트렌치들 내의 상기 가변 저항 물질 상의 오염 물질을 제거하고; 그리고 상기 가변 저항 패턴 상에 상부 전극을 형성하는 것을 포함한다.
실시 예로서, 상기 식각 공정은 RF 플라즈마를 이용하여 수행된다. 상기 식각 공정은 Ar, He, Ne, Kr, Xe 중 하나를 사용한다. 상기 식각 공정은 탄소와 불소의 화합물, Cl2, 그리고 HBr 중 적어도 하나와 상기 Ar, He, Ne, Kr, Xe 중 하나를 이용한다.
실시 예로서, 상기 하부 전극들의 상부면은 일자형, 원형, 사각형, 그리고 환형 중 하나의 형태를 갖는다.
실시 예로서, 상기 트렌치들은 서로 평행한 라인 형태이다.
실시 예로서, 각각의 트렌치의 상부의 폭은 하부의 폭보다 크다.
실시 예로서, 상기 가변 저항 물질은 Te, Se, Ge, Sb, Bi, Pb, Sn, Ag, As, S, Si, P, O, 및 C로 이루어진 그룹으로부터 선택된 두 개 이상의 화합물이다.
본 발명에 따른 가변 저항 메모리 장치의 제조 방법은 가변 저항 물질을 연마한 후에 식각을 수행한다. 따라서, 가변 저항 물질의 동작 특성 및 수율이 향상된다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
이하, 도면들을 참조하여 본 발명의 실시예들에 따른 가변 저항 메모리 장치 및 그 제조 방법에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템(10)을 보여주는 블록도이다. 도 1을 참조하면, 본 발명의 실시 예에 따른 메모리 시스템(10)은 가변 저항 메모리 장치(200) 및 컨트롤러(100)를 포함한다.
컨트롤러(100)는 호스트(Host) 및 가변 저항 메모리 장치(200)에 연결된다. 컨트롤러(100)는 가변 저항 메모리 장치(200)로부터 읽은 데이터를 호스트(Host)에 전달하고, 호스트(Host)로부터 전달되는 데이터를 가변 저항 메모리 장치(200)에 저장한다.
컨트롤러(100)는 램, 프로세싱 유닛, 호스트 인터페이스, 그리고 메모리 인터페이스와 같은 잘 알려진 구성 요소들을 포함할 것이다. 램은 프로세싱 유닛의 동작 메모리로서 이용될 것이다. 프로세싱 유닛은 컨트롤러(100)의 제반 동작을 제어할 것이다. 호스트 인터페이스는 호스트(Host) 및 컨트롤러(100) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함할 것이다. 예시적으로, 컨트롤러(100)는 USB, MMC, PCI-E, ATA(Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI, ESDI, 그리고 IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(호스트)와 통신하도록 구성될 것이다. 메모리 인터페이스는 가변 저항 메모리 장치(200)와 인터페이싱할 것이다. 컨트롤러(100)는 오류 정정 블록을 추가적으로 포함할 수 있다. 오류 정정 블록은 가변 저항 메모리 장치(200)로부터 읽어진 데이터의 오류를 검출하고, 정정할 것이다.
가변 저항 메모리 장치(200)는 데이터를 저장하기 위한 메모리 셀 어레이, 메모리 셀 어레이에 데이터를 기입 및 독출하기 위한 읽기/쓰기 회로, 외부로부터 전달되는 어드레스를 디코딩하여 읽기/쓰기 회로에 전달하는 어드레스 디코더, 가변 저항 메모리 장치(200)의 제반 동작을 제어하기 위한 제어 로직 등을 포함할 것이다.
컨트롤러(100) 및 가변 저항 메모리 장치(200)는 하나의 반도체 장치로 집적될 수 있다. 예시적으로, 컨트롤러(100) 및 가변 저항 메모리 장치(200)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 것이다. 예를 들면, 컨트롤러(100) 및 가변 저항 메모리 장치(200)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA), 스마트 미디어 카드(SM/SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD) 등을 구성할 것이다.
다른 예로서, 컨트롤러(100) 및 가변 저항 메모리 장치(200)는 하나의 반도체 장치로 집적되어 반도체 디스크/드라이브(SSD, Solid State Disk/Drive)를 구성할 것이다. 메모리 시스템(10)이 반도체 디스크(SSD)로 이용되는 경우, 메모리 시스템(10)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선될 것이다.
다른 예로서, 메모리 시스템(10)은 PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 소자에 적용될 것이다.
다른 예로서, 본 발명의 실시 예에 따른 가변 저항 메모리 장치(200) 또는 메모리 시스템(10)은 다양한 형태들의 패키지로 실장 될 수 있다. 예를 들면, 본 발명의 실시 예에 따른 가변 저항 메모리 장치(200) 또는 메모리 시스템(10)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 것이다.
도 2는 도 1의 가변 저항 메모리 장치(200)의 메모리 셀 어레이를 나타내는 회로도이다. 도 2를 참조하면, 메모리 셀 어레이에 복수의 비트 라인들(BL) 및 워드 라인들(WL)이 제공된다. 비트 라인들(BL) 및 워드 라인들(WL)이 교차하는 지점에 메모리 셀들(MC)이 형성된다. 각각의 메모리 셀(MC)은 가변 저항 소자(C) 및 선택 소자(D)를 포함한다. 가변 저항 소자(C)는 비트 라인(BL)과 선택 소자(D) 사이에 연결되며, 선택 소자(D)는 가변 저항 소자(C)와 워드(WL) 사이에 연결된다.
예시적으로, 가변 저항 소자(C)는 상변화 물질(phase-change materials), 강유전체 물질(ferroelectric materials), 그리고 자성체 물질(magnetic materials) 중 하나를 포함할 것이다. 가변 저항 소자(C)의 논리 상태는 비트 라인(BL)을 통해 공급되는 전류의 양에 따라 결정될 것이다.
선택 소자(D)는 가변 저항 소자(C)와 워드 라인(WL) 사이에 연결되며, 연결되어 있는 워드 라인(WL)의 전압에 따라, 비트 라인(BL)으로부터 가변 저항 소자(D)로 제공되는 전류의 양을 제어할 것이다. 도면에서, 선택 소자(D)로 다이오드(diode)가 개시되어 있으나, 모스(MOS) 트랜지스터 또는 바이폴라(bipolar) 트랜지스터가 이용될 수도 있음이 이해될 것이다.
이하에서, 가변 저항 소자(C)로써 상 변화 물질을 포함하는 가변 저항 메모리 장치의 예를 참조하여, 본 발명의 실시 예들이 설명된다. 그러나, 본 발명의 기술적 사상은 이에 한정되지 않으며, 본 발명의 기술적 사상은 가변 저항 소자(C)로써 상변화 물질(phase-change materials), 강유전체 물질(ferroelectric materials), 그리고 자성체 물질(magnetic materials) 중 하나를 포함하는 메모리 장치에 적용될 수 있음이 이해될 것이다.
본 발명의 실시예들에서, 상 변화 물질은 온도에 따라 가변되는 저항값을 갖는다. 즉, 상 변화 물질은 온도 및 냉각 시간에 따라 상대적으로 저항이 높은 비정질 상태(amorphous state)와, 비교적 저항이 낮은 결정 상태(crystal state)를 갖는다. 상 변화 물질에 전류가 제공되면, 상 변화 물질에서 주울 열(Joule's heat)이 발생된다. 상 변화 물질에 제공되는 전류의 양을 조절함으로써, 즉 상 변화 물질에서 발생되는 주울 열을 조절함으로써, 상 변화 물질의 저항 상태가 가변된다.
도 3은 도 2의 가변 저항 메모리 셀들(MC)의 동작 특성을 나타내는 그래프이다. 도 3을 참조하면, 가변 저항 소자인 상 변화 물질이 시간(t1) 동안 용융 온도(Tm)보다 높은 온도로 가열된 후 급속히 냉각(quenching)되면, 결정 구조가 불규칙적인 비정질 상태(amorphous state)로 설정된다. 비정질 상태는 리셋 상태(RESET state) 또는 데이터 '1'이 저장되어 있는 상태를 나타낸다.
상 변화 물질이 결정화 온도(TC)보다 높고 용융 온도(Tm)보다 낮은 온도에서 시간(t1) 보다 긴 시간(t2) 동안 가열된 후 서서히 냉각되면, 결정 상태(crystalline state)로 설정된다. 결정 상태는 셋 상태(SET state) 또는 데이터 '0'이 저장되어 있는 상태를 나타낸다.
도 4는 본 발명의 제 1 실시 예에 따른 가변 저항 메모리 장치의 메모리 셀 어레이의 평면도이다. 도 5는 도 4의 선 A-A'에 따른 단면도이다. 그리고, 도 6은 도 4의 선 B-B'에 따른 단면도이다.
도 4 내지 6을 참조하면, 반도체 기판(210)이 제공된다. 반도체 기판(210)은 제 1 방향으로 연장되는 워드 라인들(215)을 포함한다. 예시적으로, 워드 라인들(215)은 불순물이 도핑되어 도전성을 갖는 라인일 것이다. 도 4 내지 6에서, 워드 라인들(215)은 하부 전극들(227)과 직접 연결되는 것으로 도시되어 있다. 그러나, 워드 라인들(215) 및 하부 전극들(227) 사이에 다이오드 또는 트랜지스터와 같은 선택 소자들(D, 도 2 참조)이 더 포함될 수 있음이 이해될 것이다.
반도체 기판(210) 상에 하부 전극들(227)을 포함하는 제 1 하부 절연막(220)이 제공된다. 예시적으로, 하부 전극들(227)은 도 4 내지 6에 도시된 바와 같이 일자 형태(dash type)로 형성될 것이다. 하부 전극들(227)은 각각의 워드 라인들(215) 상에서 미리 설정된 간격 만큼 이격되어 일렬로 제공될 것이다. 각각의 하부 전극(227)은 장축 및 단축을 갖는다. 하부 전극(227)은 장축의 방향이 워드 라인들(215)의 방향과 평행하도록 제공될 것이다. 하부 전극(227)의 단축의 폭은 각각의 워드 라인(215)의 폭보다 작을 것이다. 하부 전극들(227)은 반도체 기판(210)의 선택 소자들(D, 도 2 참조)과 각각 연결될 것이다.
하부 전극들(227)을 포함하는 제 1 하부 절연막(220) 상에 상 변화 물질들(235)을 포함하는 제 2 층간 절연막(230)이 제공된다. 상 변화 물질들(235)은 워드 라인(215)과 교차하는 방향으로 연장되며, 상 변화 물질들(235) 및 워드 라인들(215)이 교차하는 지점에 하부 전극들(227)이 위치하도록 연장된다. 즉, 본 발명의 상 변화 물질은 라인 형태(line type)로 제공된다. 그러나, 본 발명의 기술적 사상은 라인 형태로 제공되는 상 변화 물질을 포함하는 가변 저항 메모리 장치에 한정되지 않는다. 예시적으로, 본 발명의 기술적 사상은 각각의 하부 전극(227) 상에 분리된 형태의 상 변화 물질들이 제공되는 가변 저항 메모리 장치에도 적용될 수 있음이 이해될 것이다.
상 변화 물질을 포함하는 제 2 층간 절연막(230) 상에 상부 전극들(245)을 포함하는 제 3 층간 절연막(250)이 제공된다. 상부 전극들(245)은 상 변화 물질들(235)과 연결되며, 각각의 상 변화 물질들(235)이 제공되는 영역 상에 미리 설정된 간격 만큼 이격되어 일렬로 제공될 것이다.
상부 전극들(245)을 포함하는 제 3 층간 절연막(250) 상에 도체 라인(257)이 제공된다. 도체 라인들(257)은 워드 라인들(215)과 교차하는 방향으로, 그리고 상 변화 물질들(235)과 평행한 방향으로 연장된다. 도체 라인들(257)은 비아들(253)을 통해 각각의 상부 전극들(245)에 연결된다. 예시적으로, 도체 라인들(257)은 비트 라인들(BL, 도 2 참조)로 이용될 것이다.
도 7은 본 발명의 제 2 실시 예에 따른 가변 저항 메모리 장치의 메모리 셀 어레이의 평면도이다. 도 8는 도 7의 선 A-A'에 따른 단면도이다. 그리고, 도 9는 도 7의 선 B-B'에 따른 단면도이다.
도 7 내지 9에 도시되어 있는 본 발명의 제 2 실시 예에 따른 가변 저항 메모리 장치의 메모리 셀 어레이는 하부 전극들(327)의 형태를 제외하면 도 4 내지 6 을 참조하여 설명된 가변 저항 메모리 장치의 메모리 셀 어레이와 동일하다. 따라서, 간결한 설명을 위하여, 중복되는 설명은 생략된다.
하부 전극들(327)은 각각의 워드 라인들(315) 상에서 미리 설정된 간격 만큼 이격되어 일렬로 제공될 것이다. 즉, 하부 전극들(327)은 워드 라인들(315) 상에서 매트릭스 형태로 배치될 것이다. 하부 전극들(327)의 폭은 워드 라인들(315)의 폭보다 작을 것이다. 예시적으로, 하부 전극들(327)은 원형 또는 사각형의 기둥(pillar) 형태로 제공될 것이다. 이때, 기둥 형태의 하부 전극(327) 둘레에는 스페이서(미도시)가 형성될 수 있으며, 스페이서를 이용함으로써 기둥 형태의 하부 전극(327)의 직경이 감소될 것이다.
도 10은 본 발명의 제 3 실시 예에 따른 가변 저항 메모리 장치의 메모리 셀 어레이의 평면도이다. 도 11은 도 10의 선 A-A'에 따른 단면도이다. 그리고, 도 12는 도 10의 선 B-B'에 따른 단면도이다.
도 10 내지 12에 도시되어 있는 본 발명의 제 3 실시 예에 따른 가변 저항 메모리 장치의 메모리 셀 어레이는 하부 전극들(427)의 형태를 제외하면 도 4 내지 9를 참조하여 설명된 가변 저항 메모리 장치의 메모리 셀 어레이와 동일하다. 따라서, 간결한 설명을 위하여, 중복되는 설명은 생략된다.
하부 전극들(427)은 각각의 워드 라인들(415) 상에서 미리 설정된 간격 만큼 이격되어 일렬로 제공될 것이다. 즉, 하부 전극들(427)은 워드 라인들(415) 상에서 매트릭스 형태로 배치될 것이다. 하부 전극들(427)의 폭은 워드 라인들(415)의 폭보다 작을 것이다. 예시적으로, 하부 전극들(427)은 환형의 상부면을 갖도록 제공 될 것이다. 즉, 하부 전극들(427)은 실린더 형태로 제공될 것이다.
도 13A 내지 25A는 본 발명의 실시 예에 따른 가변 저항 메모리 장치를 형성하는 방법을 설명하기 위한 도 4의 선 A-A'에 따른 단면도들이다. 도 13B 내지 25B는 본 발명의 실시 예에 따른 가변 저항 메모리 장치를 형성하는 방법을 설명하기 위한 도 4의 선 B-B'에 따른 단면도들이다. 이하에서, 도 4 내지 6, 도 13A 내지 25A, 그리고 도 13B 내지 25B를 참조하여, 본 발명의 실시 예에 다른 가변 저항 메모리 장치의 메모리 셀 어레이의 제조 방법이 제공된다.
도 13A 및 13B를 참조하면, 워드 라인들(215) 및 선택 소자들(D, 도 2 참조)을 포함하는 실리콘 기판(210)이 제공된다. 실리콘 기판 상에 제 1 하부 절연막(220)이 형성된다. 예시적으로, 제 1 하부 절연막(220)은 산화막일 것이다. 제 1 하부 절연막(220)이 패터닝되어 하부 전극들(227)을 위한 트렌치들(221)이 형성된다. 트렌치들(221)은 제 1 방향으로 연장될 수 있다.
트렌치(221)의 형태는 하부 전극들(227)의 형태에 따라 다양하게 형성될 것이다. 예시적으로, 도 4 내지 6에 도시되어 있는 바와 같이 일자형 하부 전극들(227)을 형성하는 경우, 트렌치(221)는 워드 라인들(215)에 평행한 라인 형태로 형성될 것이다. 트렌치(221)가 형성된 제 1 하부 절연막(220)의 표면을 따라 컨포말하게 도전막(223)이 증착될 것이다.
도 14A 및 14B를 참조하면, 트렌치(221) 상에 하부 전극들(227)을 위한 도전막(223)이 컨포말하게 형성된 후, 도전막(223)이 이방성 식각된다. 제 1 하부 절연막(220) 상의 도전막(223) 및 실리콘 기판(210)의 노출된 상부면 상의 도전막(223) 이 제거되면, 트렌치(221)의 측벽 상에 하부 전극 패턴들(224)이 형성된다. 이 때, 트렌치(221) 측벽에 형성되는 하부 전극 패턴들(224)은 라인 형태를 가질 것이다. 그리고, 도전막의 증착 두께에 따라 하부 전극 패턴들(224)의 선폭이 결정된다. 즉, 워드 라인들(215)의 선폭보다 작으며, 한계 해상도 이하의 선폭을 갖는 하부 전극 패턴들(224)이 형성될 수 있다.
도 15A 및 15B를 참조하면, 하부 전극 패턴들(224) 사이의 트렌치 내에 제 2 하부 절연막(225)을 충진시키고, 하부 전극 패턴들(224)의 상면이 노출되도록 평탄화가 수행된다.
도 16A 및 16B를 참조하면, 제 1 방향에 교차하는 제 2 방향으로 하부 전극 패턴들(224)을 패터닝하여 하부 전극들(227)을 형성한다. 하부 전극들(227)은 제 1 방향으로 연장될 수 있다. 하나의 워드 라인(215)을 따라 복수의 하부 전극들(227)이 소정 간격 이격되어 배치될 것이다.
도 17A 및 17B를 참조하면, 하부 전극들(227) 사이에 제 3 하부 절연막(228)이 충진될 것이다.
예시적으로, 하부 전극들(227)을 형성하기 위한 도전막은 Ti 막, TiSiX 막, TiN 막, TiON 막, TiW 막, TiAlN 막, TiAlON 막, TiSiN 막, TiBN 막, W 막, WSiX 막, WN 막, WON 막, WSiN 막, WBN 막, WCN 막, Ta 막, TaSiX 막, TaN 막, TaON 막, TaAlN 막, TaSiN 막, TaCN 막, Mo 막, MoN 막, MoSiN 막, MoAlN 막, NbN 막, ZrSiN 막, ZrAlN 막, Ru 막, CoSiX 막, NiSiX 막, 도전성 탄소군(conductive carbon group) 막, Cu 막, 및 이들의 조합막으로 이루어진 그룹으로부터 선택된 막일 것이다.
도 13A 내지 17A, 그리고 13B 내지 17B를 참조하여, 하부 전극들(227)을 형성하는 방법이 설명되었다. 그러나, 본 발명의 실시 예에 따른 하부 전극들(227)의 형태는 일자형인 것으로 한정되지 않음이 이해될 것이다. 예시적으로, 본 발명의 실시 예에 따른 하부 전극들은 도 7 내지 9에 도시되어 있는 바와 같이 원형 또는 사각형의 기둥 형태일 수 있고, 도 10 내지 12에 도시되어 있는 바와 같이 환형의 상부면을 갖는 실린더 형태일 수 있음이 이해될 곳이다. 예를 들면, 반도체 기판 상의 제 1 하부 절연막 내에 하부 전극용 홀들을 형성하고, 내부에 도전 물질을 충진시켜 사각형 또는 원형의 기둥 형태의 하부 전극을 형성할 수 있다. 그리고, 하부 전극용 홀 내벽 상에 컨포말하게 하부 전극용 도전막을 형성하고, 하부 전극용 콘택 홀 내에 절연 물질을 충진시켜, 환형의 하부 전극을 형성할 수도 있다.
예시적으로, 하부 전극들(227)의 임계 치수(Critical Dimension)는 100nm 이하일 것이며, 바람직하게는 70nm 이하일 것이다.
도 18A 및 18B를 참조하면, 하부 전극들(227)을 포함하는 제 1 하부 절연막(220) 상에 제 2 층간 절연막(230)이 제공된다. 그리고, 제 2 층간 절연막(230)을 패터닝하여 가변 저항 패턴을 형성하기 위한 트렌치들(231)이 형성된다.
예시적으로, 제 2 층간 절연막(230)은 BSG(Borosilicate Glass), PSG(PhosphoSilicate Glass), BPSG(BoroPhosphoSilicate Glass), PE-TEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate) 또는 HDP(High Density Plasma) 등과 같은 실리콘 산화막으로 형성될 것이다. 다른 예로써, 제 2 층간 절연막(230)은 산화알루미늄(AlO), 산화탄탈륨(TaO), 또는 산화하프늄(HfO)과 같은 금속계 절연막일 것이다.
가변 저항 패턴들을 형성하기 위한 트렌치(231)는 라인 형태를 가지며 하부 전극들(227)의 상부면들을 노출하도록 형성된다. 트렌치(231)는 제 2 방향으로 연장될 것이다. 즉, 트렌치(231)는 동일한 행 또는 열에 배치된 하부 전극들(227)의 상부면을 노출시킬 것이다. 예시적으로, 트렌치(231)는 하부 전극들(227)의 장축 방향과 교차하여 연장될 것이다.
예시적으로, 트렌치(231)는 하부의 폭이 상부의 폭보다 작도록 형성될 것이다. 그리고, 트렌치(142)의 하부의 폭은 하부 전극(227)의 장축의 폭보다 작게 형성될 것이다. 즉, 트렌치(231)들에 의해 일자형 하부 전극들(227)의 상부면의 일부가 노출될 것이다.
도 19A 및 19B를 참조하면, 가변 저항 패턴을 위한 트렌치들(231)을 포함하는 제 2 층간 절연막(230) 상에 가변 저항 물질(233)이 증착된다. 가변 저항 물질(233)로는 칼코겐 화합물(chalcogenide)과 같은 상변화 물질이 이용될 것이다. 예시적으로, 가변 저항 물질(233)은 Te, Se, Ge, Sb, Bi, Pb, Sn, Ag, As, S, Si, P, O, 및 C로 이루어진 그룹으로부터 선택된 두 개 이상의 화합물로 형성될 것이다. 예를 들면, 가변 저항 물질은 Ge-Sb-Te, As-Sb-Te, As-Ge-Sb-Te, Sn-Sb-Te, Ag-In-Sb-Te, In-Sb-Te, 5A족 원소-Sb-Te, 6A족 원소-Sb-Te, 5A족 원소-Sb-Se, 그 리고 6A족 원소-Sb-Se 등으로 형성될 것이다.
가변 저항 물질(233)은 물리 기상 증착(PVD: Physical Vapor Deposition) 또는 화학 기상 증착(CVD: Chemical Vapor Deposition) 방법을 통해 증착될 것이다. 예시적으로, 가변 저항 물질(233)은 단차 도포성이 우수한 증착 방법으로 형성될 것이다. 예를 들면, 가변 저항 물질(233)은 고압 화학적 기상 증착(HP-CVD) 또는 원자 증착(ALD)에 의해 형성될 것이다. 도면에 도시되지 않았지만, 가변 저항 물질(233)과 하부 전극들(227) 사이에 계면 막이 개재될 수 있음이 이해될 것이다.
도 20A 및 20B를 참조하면, 가변 저항 물질(233)에 대해 평탄화가 수행된다. 평탄화 공정으로는 화학적 기계적 연마(CMP: Chemical Mechanical Polishing) 공정 또는 에치-백(etch-back) 공정이 수행될 것이다. 평탄화 공정은 제 2 층간 절연막(230)의 상부면이 노출될 때까지 수행될 것이다. 평탄화 공정을 수행함으로써, 제 2 층간 절연막(230) 내에 가변 저항 물질들(235)의 패턴이 형성된다.
평탄화 공정 시에 발생되는 오염 물질들(237)이 가변 저항 물질들(235)의 상부면에 잔류할 수 있음이 이해될 것이다. 오염 물질들(237)은 가변 저항 물질들(235) 및 상부 전극들(245) 사이의 전도성을 저하시킬 것이다. 즉, 오염 물질들(237)로 인해 가변 저항 메모리 셀들의 저항이 설계값보다 높아질 수 있고, 가변 저항 메모리 셀들이 오프 셀들로 동작할 수도 있음이 이해될 것이다.
오염 물질들(237)을 제거하기 위하여, 가변 저항 물질(233)에 대한 평탄화 공정 이후에 가변 저항 물질들(235)에 대한 식각 공정이 추가적으로 수행된다. 예시적으로, 식각 공정은 불활성 기체들에 RF를 인가하여 플라즈마를 발생시키고, 플 라즈마를 가변 저항 물질들(235) 상의 오염 물질들(237)과 반응시킴으로써 수행될 것이다. 식각 공정에 이용되는 불활성 기체는 Ar, He, Ne, Kr, Xe 중 하나일 것이다. 예시적으로, 식각 장치에 도 20A 및 20B에 도시되어 있는 바와 같은 반도체 기판이 제공될 것이다. 식각 장치에 Ar, He, Ne, Kr, Xe 중 하나가 주입될 것이다. 그리고, 식각 장치의 상부에 RF 전력이 제공되고, 식각 장치의 하부에 접지가 제공될 것이다.
예시적으로, RF 바이어스는 0W 내지 300W의 범위에서 선택될 것이다. 플라즈마 전력은 100W 내지 600W 범위에서 선택될 것이다. 압력은 1mtorr 내지 100mtorr의 범위에서 선택될 것이다. 예시적으로, 식각 공정은 오염 물질들(237) 및 제 2 층간 절연막(230)의 선택비가 2:1 이상이 되도록 수행될 것이다.
식각 공정은 불활성 기체에 탄소와 불소의 화합물(CxFx), Cl2, HBr 등과 같은 화합물을 추가하여 수행될 수도 있음이 이해될 것이다. 예시적으로, 불활성 기체에 추가되는 화합물의 양은 불활성 기체의 양보다 적을 것이다. 다시 말하면, 불활성 기체에 추가되는 화합물의 양은 불활성 기체 및 화합물 전체와 비교하여 50% 이내일 것이다.
도 21A 및 21B를 참조하면, 식각 공정에 의해 오염 물질들(237)이 제거될 것이다. 오염 물질이 제거되면, 가변 저항 물질들(235) 및 상부 전극들(245)은 설계값에 따른 도전성을 가질 것이다.
도 22A 및 22B를 참조하면, 가변 저항 물질들(235)을 포함하는 제 2 층간 절연막(230) 상에 상부 전극들(245)을 위한 도전막(240)이 증착된다. 예시적으로, 도 전막(230)은 Ti 막, TiSiX- 막, TiN 막, TiON 막, TiW 막, TiAlN 막, TiAlON 막, TiSiN 막, TiBN 막, W 막, WSiX 막, WN 막, WON 막, WSiN 막, WBN 막, WCN 막, Ta 막, TaSiX 막, TaN 막, TaON 막, TaAlN 막, TaSiN 막, TaCN 막, Mo 막, MoN 막, MoSiN 막, MoAlN 막, NbN 막, ZrSiN 막, ZrAlN 막, Ru 막, CoSi 막, NiSi 막, 도전성 탄소군(conductive carbon group) 막, Cu 막, 및 이들의 조합막으로 이루어진 그룹으로부터 선택된 하나로 형성될 것이다.
도 23A 및 23B를 참조하면, 상부 전극용 도전막(240)을 패터닝하여 가변 저항 패턴들 상에 상부 전극들(245)을 형성한다. 이때, 상부 전극들(245)은 평판 형태로 하부 전극들(227) 상부에 각각 일대일로 형성될 수 있으며, 워드 라인(215)의 방향과 교차하는 제 2 방향으로 연장된 라인 형태로 형성될 수도 있다. 상부 전극들(245)을 라인 형태로 형성하는 경우, 상부 전극들(245)은 비트 라인으로 이용될 수도 있음이 이해될 것이다.
도 20A, 20B, 21A, 그리고 21B를 참조하여 설명된 바와 같이, 가변 저항 물질들(235)의 평탄화 공정 시에 생성되는 오염 물질들(237)이 식각을 통해 제거되므로, 가변 저항 물질들(235)의 상부면은 기판(210) 방향으로 오목한 형태를 갖는다. 따라서, 가변 저항 물질들(235) 상에 형성되는 상부 전극들(245)은 기판(210) 방향으로 돌출된 형태로 형성될 것이다.
도면에 도시되지 않았지만, 가변 저항 물질들(235) 및 상부 전극들(245)의 사이에 열 손실 방지막이 형성될 수 있음이 이해될 것이다. 열 손실 방지막은 가변 저항 물질들(235)의 상부에 얇은 두께로 컨포말하게 형성될 수 것이다. 예시적으로, 열 손실 방지막은 SiN, PE-SiN 또는 SiON을 증착하여 형성될 것이다. 열 손실 방지막은 하부 전극들(227)에 의해 가변 저항 물질이 가열될 때, 열 빠짐(heat dissipation)을 방지하는 역할을 할 수 있다. 또한, 열 손실 방지막은 가변 저항 물질(233)을 패터닝하는 공정시에 식각 정지막의 역할을 할 것이다.
또한, 가변 저항 물질들(235) 및 상부 전극들(245)의 사이의 물질 확산을 방지하기 위한 배리어막이 형성될 수 있음이 이해될 것이다. 배리어막은 Ti, Ta, Mo, Hf, Zr, Cr, W, Nb, V, N, C, Al, B, P, O 및 S 중 적어도 하나를 포함할 것이다. 예시적으로, 배리어막은 TiN, TiW, TiCN, TiAlN, TiSiC, TaN, TaSiN, WN, MoN 및 CN 중 적어도 하나를 포함할 것이다.
도 24A 및 24B를 참조하면, 상부 전극들(245) 및 제 2 층간 절연막(230) 상에 제 3 층간 절연막(250)이 제공된다. 제 3 층간 절연막은 상부 전극들(245)에 대응하는 콘택 홀들(251)을 포함하도록 패터닝된다.
도 25A 및 25B를 참조하면, 콘택 홀들(251)을 포함하는 제 3 층간 절연막(250) 상에 도전막(252)이 증착된다. 그리고, 도전막(252)이 패터닝되어 도 4 내지 6에 도시되어 있는 비트 라인들(257)이 형성된다. 비트 라인들(257) 및 상부 전극들(245)은 콘택 홀들(251)에 충진되는 도전 물질에 의해 연결된다. 즉, 비트 라인들(257) 및 상부 전극들(245)은 비아들(253, Via)을 통해 연결된다.
도 26 내지 30은 오염 물질들(237)을 제거하기 위한 식각 공정에 따라 가변 저항 메모리 셀들의 동작 성능을 테스트한 결과를 보여주는 다이어그램이다. 도 26 은 오염 물질들(237)을 제거하기 위한 식각 공정이 수행되지 않은 때의 가변 저항 메모리 셀들의 동작 성능을 보여주는 다이어그램이다. 도 26을 참조하면, 가변 저항 메모리 셀들 중 일부(A)는 오프 셀로 동작하며, 설계 값에 근사한 저항값을 갖는 가변 저항 메모리 셀들(B)의 경우에도, 정상적으로 동작하지 않는 셀들이 다수 존재하는 것으로 나타난다.
도 27 내지 30은 도면 번호의 순서에 따라 식각량를 증가시키며 가변 저항 메모리 셀들의 동작 성능을 테스트한 결과를 나타낸다. 도 27 및 28을 참조하면, 오프 셀들로 동작하는 가변 저항 메모리 셀들(A)이 존재하지면, 설계 값에 근사한 저항 값을 갖는 가변 저항 메모리 셀들(B)의 동작 성능은 개선되고 있는 것으로 나타난다. 도 29 및 30을 참조하면, 오프 셀들은 존재하지 않으며, 가변 저항 메모리 셀들은 정상적으로 동작하는 것으로 나타난다. 즉, 본 발명에 따라 오염 물질들(237)을 제거하기 위한 식각 공정을 수행하면, 가변 저항 메모리 셀들의 동작 성능이 개선되며, 따라서 가변 저항 메모리 장치의 수율이 향상됨이 이해될 것이다.
도 31은 도 1의 메모리 시스템(10)을 포함하는 컴퓨팅 시스템(500)의 실시 예를 보여주는 블록도이다. 도 31을 참조하면, 본 발명의 실시 예에 따른 컴퓨팅 시스템(500)은 중앙 처리 장치(510), 램(520, RAM, Random Access Memory), 사용자 인터페이스(530), 전원(540), 그리고 메모리 시스템(10)을 포함한다.
메모리 시스템(10)은 시스템 버스(550)를 통해, 중앙처리장치(510), 램(520), 사용자 인터페이스(530), 그리고 전원(540)에 전기적으로 연결된다. 사용자 인터페이스(530)를 통해 제공되거나, 중앙 처리 장치(510)에 의해서 처리된 데 이터는 메모리 시스템(10)에 저장된다. 메모리 시스템(10)은 컨트롤러(100) 및 가변 저항 메모리 장치(200/300/400)를 포함한다.
메모리 시스템(10)이 반도체 디스크 장치(SSD)로 장착되는 경우, 컴퓨팅 시스템(500)의 부팅 속도가 획기적으로 빨라질 수 있다. 도면에 도시되지 않았지만, 본 발명에 따른 시스템은 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor) 등을 더 포함할 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 이해될 것이다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 자명하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 보여주는 블록도이다.
도 2는 도 1의 가변 저항 메모리 장치의 메모리 셀 어레이를 나타내는 회로도이다.
도 3은 도 2의 가변 저항 메모리 셀들의 동작 특성을 나타내는 그래프이다.
도 4는 본 발명의 제 1 실시 예에 따른 가변 저항 메모리 장치의 메모리 셀 어레이의 평면도이다.
도 5는 도 4의 선 A-A'에 따른 단면도이다.
도 6은 도 4의 선 B-B'에 따른 단면도이다.
도 7은 본 발명의 제 2 실시 예에 따른 가변 저항 메모리 장치의 메모리 셀 어레이의 평면도이다.
도 8는 도 7의 선 A-A'에 따른 단면도이다.
도 9는 도 7의 선 B-B'에 따른 단면도이다.
도 10은 본 발명의 제 3 실시 예에 따른 가변 저항 메모리 장치의 메모리 셀 어레이의 평면도이다.
도 11은 도 10의 선 A-A'에 따른 단면도이다.
도 12는 도 10의 선 B-B'에 따른 단면도이다.
도 13A 내지 25A는 본 발명의 실시 예에 따른 가변 저항 메모리 장치를 형성하는 방법을 설명하기 위한 도 4의 선 A-A'에 따른 단면도들이다.
도 13B 내지 25B는 본 발명의 실시 예에 따른 가변 저항 메모리 장치를 형성 하는 방법을 설명하기 위한 도 4의 선 B-B'에 따른 단면도들이다.
도 26 내지 30은 오염 물질들을 제거하기 위한 식각 공정에 따라 가변 저항 메모리 셀들의 동작 성능을 테스트한 결과랄 보여주는 다이어그램이다.
도 31은 도 1의 메모리 시스템을 포함하는 컴퓨팅 시스템의 실시 예를 보여주는 블록도이다.
Claims (8)
- 반도체 기판 상에 하부 전극들을 형성하고;상기 하부 전극들 상에 상기 하부 전극들을 노출하는 트랜치들을 포함하는 층간 절연막을 형성하고;상기 층간 절연막 및 상기 트렌치들 상에 가변 저항 물질을 형성하고;상기 층간 절연막의 상부면이 노출되도록 상기 가변 저항 물질에 대해 평탄화 공정을 수행하고;상기 트렌치들 내의 상기 가변 저항 물질에 대해 식각 공정을 수행하여, 상기 트렌치들 내의 상기 가변 저항 물질 상의 오염 물질을 제거하고; 그리고상기 가변 저항 패턴 상에 상부 전극을 형성하는 것을 포함하는 가변 저항 메모리 장치의 제조 방법.
- 제 1 항에 있어서,상기 식각 공정은 RF 플라즈마를 이용하여 수행되는 가변 저항 메모리 장치의 제조 방법.
- 제 2 항에 있어서,상기 식각 공정은 Ar, He, Ne, Kr, Xe 중 하나를 사용하는 가변 저항 메모리 장치의 제조 방법.
- 제 2 항에 있어서,상기 식각 공정은 탄소와 불소의 화합물, Cl2, 그리고 HBr 중 적어도 하나와 상기 Ar, He, Ne, Kr, Xe 중 하나를 이용하는 가변 저항 메모리 장치의 제조 방법.
- 제 1 항에 있어서,상기 하부 전극들의 상부면은 일자형, 원형, 사각형, 그리고 환형 중 하나의 형태를 갖는 가변 저항 메모리 장치의 제조 방법.
- 제 1 항에 있어서,상기 트렌치들은 서로 평행한 라인 형태인 가변 저항 메모리 장치의 제조 방법.
- 제 1 항에 있어서,각각의 트렌치의 상부의 폭은 하부의 폭보다 큰 가변 저항 메모리 장치의 제조 방법.
- 제 1 항에 있어서,상기 가변 저항 물질은 Te, Se, Ge, Sb, Bi, Pb, Sn, Ag, As, S, Si, P, O, 및 C로 이루어진 그룹으로부터 선택된 두 개 이상의 화합물인 가변 저항 메모리 장 치의 제조 방법.
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