JP4577693B2 - 不揮発性メモリ素子及びその製造方法 - Google Patents
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Description
11,14 層間絶縁膜
11a,14a スルーホール
11b,21 絶縁材
12 下部電極
12a 下部電極の上面
12x X方向に延在する帯状領域
12y Y方向に延在する帯状領域
13 第1のエッチングストッパー膜
13a 開口部
13ai 開口部の設計位置
15 ビット線
15a ビット線の成膜開始面
15b ビット線の成膜終了面
15c ビット線のエッチング面
16 第2のエッチングストッパー膜
17 上部電極
17a 上部電極の成膜開始面
17c 上部電極のエッチング面
17top 上部電極の上端部
18 記録層
18a 記録層の成膜開始面
18b 記録層の成膜終了面
18top 記録層の上端部
18−1,18−2 接触領域
19 絶縁膜
19a 保護絶縁膜
19b フォトレジスト
101 ロウデコーダ
102 カラムデコーダ
103 トランジスタ
104 素子分離領域
105 活性領域
106 拡散領域
107 層間絶縁膜
108 コンタクトプラグ
109 グランド配線
110 コンタクトプラグ
W1〜Wn ワード線
B1〜Bm ビット線
MC メモリセル
P 発熱領域
Claims (13)
- 半導体基板上に設けた下部電極と、
前記下部電極上に設けた第1のエッチングストッパー層と、
前記第1のエッチングストッパー層上に設けた層間絶縁膜と、
前記層間絶縁膜上に設けられ、平面視で前記下部電極の上面の一部と交差するように配置されたビット線と、
前記ビット線を覆うように設けられた第2のエッチングストッパー膜と、
前記第2のエッチングストッパー膜、前記ビット線の一部および前記層間絶縁膜を貫通し、前記第1のエッチングストッパー層の上面に到達するスルーホールと、
前記スルーホールの内壁に沿って設けられ、前記ビット線と接触する上部電極と、
前記スルーホールの底面において前記第1のエッチングストッパー層を貫通するように設けられ、前記下部電極の上面を露出させる開口部と、
前記開口部の底面の少なくとも一部および前記上部電極の側面を覆うように設けられ、前記下部電極の上面と接触する相変化材料からなる記録層と、を備えたことを特徴とする不揮発性メモリ素子。 - 前記下部電極はシリンダ状に形成され、平面視で前記下部電極の上面がリング状であることを特徴とする請求項1に記載の不揮発性メモリ素子。
- 前記下部電極は平面視で第1の方向に延在する第1の帯状領域を有し、
前記開口部は、前記第1の帯状領域の一部を露出させるように形成されている請求項2に記載の不揮発性メモリ素子。 - 前記記録層は前記開口部の底面の全体を覆うように設けられ、前記開口部の底面で露出している前記第1の帯状領域の全体と接触していることを特徴とする請求項3に記載の不揮発性メモリ素子。
- 前記記録層は平面視で前記上部電極の側面に沿ったリング状に形成され、
前記開口部の底面で露出している前記第1の帯状領域と交差する2箇所で前記下部電極と接触していることを特徴とする請求項3に記載の不揮発性メモリ素子。 - 前記第1のエッチングストッパー膜がシリコン窒化膜で形成され、
前記層間絶縁膜および前記第2のエッチングストッパー膜が共にシリコン酸化膜で形成されていることを特徴とする請求項1〜5のいずれか一項に記載の不揮発性メモリ素子。 - 半導体基板上に設けた下部電極と、
前記下部電極上に設けた第1のエッチングストッパー層と、
前記第1のエッチングストッパー層上に設けた層間絶縁膜と、
前記層間絶縁膜を貫通し、前記第1のエッチングストッパー層の上面に到達するスルーホールと、
前記スルーホールの内壁に沿って設けられた上部電極と、
前記スルーホールの底面において前記第1のエッチングストッパー層を貫通するように設けられ、前記下部電極の上面を露出させる開口部と、
前記開口部の底面の少なくとも一部および前記上部電極の側面を覆うように設けられ、前記下部電極の上面と接触し、上端面が前記層間絶膜の上面よりも下方に位置する相変化材料からなる記録層と、
前記記録層の上端面および側面を覆うように前記スルーホール内に充填された絶縁材と、
前記絶縁材を介して前記記録層の上端面と対向し、前記上部電極の上面と接触するビット線と、を備えたことを特徴とする不揮発性メモリ素子。 - 前記下部電極はシリンダ状に形成され、前記下部電極の上面は平面視で第1の方向に延在する第1の帯状領域を有するリング状であり、
前記開口部は、前記第1の帯状領域の一部を露出させるように形成されている請求項7に記載の不揮発性メモリ素子。 - 前記下部電極に接続されたスイッチ手段をさらに備え、前記スイッチ手段はワード線上の信号に応答してスイッチングすることを特徴とする請求項1〜8のいずれか一項に記載の不揮発性メモリ素子。
- 半導体基板上にシリンダ状の下部電極を形成する第1のステップと、
前記下部電極上に第1のエッチングストッパー膜及び層間絶縁膜をこの順に形成する第2のステップと、
前記層間絶縁膜上に、平面視で前記下部電極の上面の一部と交差するようにビット線を形成する第3のステップと、
前記ビット線を覆うように第2のエッチングストッパー膜を形成する第4のステップと、
前記第2のエッチングストッパー膜、前記ビット線の一部および前記層間絶縁膜を貫通し、前記第1のエッチングストッパー層の上面に到達するスルーホールを形成する第5のステップと、
前記スルーホールの内壁を覆う導電膜を形成した後にエッチバックを行って、前記スルーホールの内壁に沿って前記導電膜を残存させることで、前記ビット線と接触する上部電極を形成する第6のステップと、
前記スルーホールの底面の前記上部電極で覆われていない領域に、前記下部電極の上面を露出させる開口部を形成する第7のステップと、
前記開口部の底面の少なくとも一部および前記上部電極の側面を覆い、前記下部電極の上面と接触する相変化材料によって記録層を形成する第8のステップと、を備えたことを特徴とする不揮発性メモリ素子の製造方法。 - 前記第8のステップにおいて、
前記相変化材料を前記開口部の底面および前記上部電極の側面を覆うように形成した後にエッチバックを行い、平面視でリング状となるように前記上部電極の側面に沿って前記相変化材料を残存させることで前記記録層を形成することを特徴とする請求項10に記載の不揮発性メモリ素子の製造方法。 - 前記第1のステップにおいて、
前記半導体基板と前記第1のエッチングストッパー膜の間に設けた別の層間絶縁膜内に埋め込むように前記下部電極を形成することを特徴とする請求項10または11に記載の不揮発性メモリ素子の製造方法。 - 半導体基板上にシリンダ状の下部電極を形成する第1のステップと、
前記下部電極上に第1のエッチングストッパー膜及び層間絶縁膜をこの順に形成する第2のステップと、
前記層間絶縁膜を貫通し、前記第1のエッチングストッパー層の上面に到達するスルーホールを形成する第3のステップと、
前記スルーホールの内壁を覆う導電膜を形成した後にエッチバックを行って、前記スルーホールの内壁に沿って前記導電膜を残存させることで、上部電極を形成する第4のステップと、
前記スルーホールの底面の前記上部電極で覆われていない領域に、前記下部電極の上面を露出させる開口部を形成する第5のステップと、
前記開口部の底面の少なくとも一部および前記上部電極の側面を覆い、前記下部電極の上面と接触する相変化材料によって記録層を形成する第6のステップと、
前記相変化材料のエッチバックを行い前記相変化材料の上端面の位置を前記上部電極の上端面の位置よりも下げる第7のステップと、
前記スルーホール内に絶縁材を充填する第8のステップと、
前記上部電極の上端面を露出させた後に、前記上部電極と接触し、前記記録層の上端面と前記絶縁材を介して対向するようにビット線を形成する第9のステップと、を備えたことを特徴とする不揮発性メモリ素子の製造方法。
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