JP2005051122A - 半導体記憶装置およびその製造方法 - Google Patents

Abstract

【課題】 確実にデータを読出すことができる半導体記憶装置を提供する。
【解決手段】 半導体記憶装置としてのＯＵＭ１００は、半導体基板１と、半導体基板１の上に形成された積層体１０とを備える。積層体１０は、第１の電気抵抗を有する第１の状態（非晶質状態）と、第１の電気抵抗よりも小さい第２の電気抵抗を有する第２の状態（結晶質状態）とを有する記憶層６と、記憶層６を加熱しかつ記憶層６とほぼ同一の幅を有する加熱層５とを含む。ＯＵＭ１００は、記憶層６に電気的に接続されて所定の方向に延びるビット線９を備える。加熱層５は、ビット線９の延びる方向に沿って記憶層６とほぼ同一の幅Ｗ１を有する。
【選択図】 図２

Description

この発明は、半導体記憶装置およびその製造方法に関し、特に相変化メモリ（ovonic unified memory：ＯＵＭ）に関するものである。

従来、相変化メモリは、たとえば特開２００１−１２７２６３号公報（特許文献１）に開示されている。
特開２００１−１２７２６３号公報

従来の相変化メモリでは、記憶層が結晶質状態と非晶質状態とを有し、この２つの状態の電気抵抗の差によって情報を記憶する。しかしながら、情報の読出時の抵抗値のばらつきがあるという問題があった。この抵抗値のばらつきが大きいと、記憶層が結晶質の場合の抵抗の平均値と、非晶質の場合の抵抗の平均値との境界が不明確となり、ＨデータとＬデータの認識のための境界の設定ができなくなる。

そこで、この発明は上述のような問題点を解決するためになされたものであり、データを確実に読出すことができる半導体記憶装置およびその製造方法を提供することを目的とする。

この発明の１つの局面に従った半導体記憶装置は、半導体基板と、半導体基板の上に形成された積層体とを備える。積層体は、第１の電気抵抗を有する第１の状態と、第１の電気抵抗よりも小さい第２の電気抵抗を有する第２の状態とを有する記憶層と、記憶層を加熱し、かつ記憶層とほぼ同一の幅を有する加熱層とを含む。

このように構成された、半導体記憶装置では、記憶層と加熱層とがほぼ同一の幅を有するため、加熱層から記憶層へ与えられる熱量が複数の積層体の各々でほぼ一定となり、各々の記憶層の電気抵抗のばらつきが小さくなる。その結果、記憶層に蓄積されたデータを読出す際に、記憶層の抵抗値のばらつきも小さくなり、確実に記憶層中の情報を読出すことができる。

また、記憶層と加熱層との幅がほぼ一定であるため、加熱層のサイズに対して記憶層のサイズを大きくする必要がない。その結果、複数の積層体で構成される記憶領域を小型化することができる。

この発明に従えば、データを確実に読出すことができるＯＵＭを提供することができる。

以下、この発明の実施の形態について、図面を参照して説明する。なお、以下の実施の形態においては、同一または相当する部分については同一の参照符号を付し、その説明は繰返さない。

（実施の形態１）
図１は、この発明の実施の形態１に従った半導体記憶装置の平面図である。図２は、図１中のＩＩ−ＩＩ線に沿った断面図である。図３は、図１中のＩＩＩ−ＩＩＩ線に沿った断面図である。図１から３を参照して、この発明の実施の形態１に従った半導体記憶装置としてのＯＵＭ１００は、シリコン基板により構成される半導体基板１と、半導体基板１の上に形成された積層体１０とを備える。積層体１０は、第１の電気抵抗を有する第１の状態（非晶質状態）と、第１の電気抵抗よりも小さい第２の電気抵抗を有する第２の状態（結晶質状態）とを有する記憶層６と、記憶層６を加熱し、記憶層６とほぼ同一の幅Ｗ１およびＷ２を有する加熱層５とを含む。

ＯＵＭ１００は、図２で示すように、記憶層６に電気的に接続されて所定の方向に延びるビット線９をさらに備える。加熱層５はビット線９の延びる方向に沿って記憶層６とほぼ同一の幅Ｗ１を有する。

図３で示すように、ＯＵＭ１００は、記憶層６に電気的に接続されて所定の方向の延びるワード線２をさらに備える。加熱層５はワード線２の延びる方向に沿って記憶層６とほぼ同一の幅Ｗ２を有する。

加熱層５と半導体基板１との距離は、記憶層６と半導体基板１との距離よりも小さい。

半導体基板１には、所定の方向の延びるように複数のワード線２が形成されている。ワード線２はｎ型不純物領域により構成されている。なお、半導体基板１はｐ型不純物領域１ａが拡散している。ワード線２内には、ｐ型不純物領域３が形成されている。

半導体基板１の表面には絶縁膜としての層間絶縁膜８が形成されている。層間絶縁膜８の孔としての溝８ａには、熱ブロック層４、加熱層５、記憶層６および熱ブロック層７が順に積層されている。熱ブロック層４および７は、導電性を有し、加熱層５から発する熱を遮断する役割を果たす。加熱層５は記憶層６を加熱するためのものであり、たとえばチタンナイトライド（ＴｉＮ）または炭化ケイ素（ＳｉＣ）などで構成される。

記憶層６は、電気抵抗の小さい結晶質状態と、電気抵抗の大きい非晶質状態とを有し、たとえば記憶層６はカルコゲナイド材料により構成される。カルコゲナイド材料としては、Ｇｅ−Ｓｂ−Ｔｅ材料を用いることができる。

層間絶縁膜８上には熱ブロック層７に接触するようにビット線９が形成されている。ビット線９はワード線２の延びる方向とほぼ直交するように延びる。

図１から図３では、メモリセルが１つの相転移素子（記憶層６）と、１つのバイポーラ（ｐ型不純物領域３とワード線２と半導体基板１）で構成されている。このバイポーラは、他のスイッチングデバイス、たとえばＭＯＳ（金属酸化物半導体）トランジスタやダイオードなどで構成されてもよい。

半導体基板１には、ワード線２が形成され、このワード線２はベース領域となるｎ型不純物領域により構成される。また、半導体基板１には、バイポーラを形成するためのｐ型不純物領域３と、半導体基板１自体に拡散したコレクタとなるｐ型不純物領域１ａとがある。この上に、ヒータとしての加熱層５とカルコゲナイド層としての記憶層６が積層され、さらに、その両側には、バリア層として、ＴｉＮなどにより構成される熱ブロック層７および４が形成されている。熱ブロック層４および７は導電性の保護膜である。ここで、加熱層５と記憶層６とは、ずれ量なしで形成されるため、その接触面積は一定であり、加熱層５で発生した熱が記憶層６に移動し、記憶層の一部分が相変化する。この相変化する部分の体積もほぼ一定となる。このとき、発生する熱を考慮して、記憶層６の全体が相転移できる程度に記憶層６の膜厚を設定すれば、相転移する記憶層６の体積も一定となり、より安定性が向上する。

次に、図１から図３で示す半導体記憶装置の製造方法について説明する。図４および図５を参照して、まず半導体基板１に分離酸化膜（図示せず）を形成する。分離酸化膜が形成されていない領域が活性領域であり、その活性領域にｎ型不純物を帯状に注入することにより、帯状のワード線２を形成する。半導体基板１の表面に導電性保護膜１４と、加熱層となる加熱材料１５を積層する。ここで、導電性保護膜１４は、後述の固相拡散によりワード線２内にｐ型不純物領域を形成することができる材料である。加熱材料１５としては、ＴｉＮまたはＳｉＣを用いることができる。

図６および図７を参照して、加熱材料１５上に記憶層となる記憶材料１６を形成する。記憶材料１６はカルコゲナイド層により構成される。記憶材料１６上には、導電性保護膜１７を形成する。導電性保護膜１７は、カルコゲナイド層と上層との直接的な接触を避けるバリア層となる。

図８および図９を参照して、導電性保護膜１７上に、加工用のレジストパターン２１を形成する。レジストパターン２１は帯状であり、この帯は、ワード線２に沿った方向に延びる。このため、加工対象が個別の島形状を有さない。個別の島形状を有するように加工すると、エッジ部のラウンディング（丸み）や露光の光量ずれにより、実際の仕上がりの寸法誤差が大きくなる場合がある。島状に加工することで、帯の繰返しによるパターンの粗と密に注意すれば、実質的に実際の仕上がり幅をほぼ均一にすることができる。

図１０および図１１を参照して、図８および図９のレジストパターンを用いてエッチング処理を行なう。これにより導電性保護膜１４および１７を形成するとともに、その間には、帯状加熱材料１１５および帯状記憶材料１１６を形成する。半導体基板１の表面に層間絶縁膜１８を形成する。

図１２および図１３を参照して、再度レジストパターン２２を形成する。このレジストパターン２２は、前述のレジストパターン２１とほぼ直交する方向に延びる帯状である。

図１４および図１５を参照して、図１２および図１３のレジストパターン２２をマスクとして導電性保護膜１４および１７、帯状加熱材料１１５および帯状記憶材料１１６をエッチングする。これにより加熱層５と記憶層６により構成される積層体１０を形成する。なお、図８および図９で示すレジストパターン２１の形成と、図１２および図１３で示すレジストパターン２２の形成とは、いずれのレジストの形成が先でもよい。すなわち、レジストパターン２２を先に形成して、ワード線と直交する方向に先にエッチングし、その後図８で示すようにワード線と平行な方向にエッチングしてもよい。

図１６および図１７を参照して、積層体１０を覆うように層間絶縁膜８を形成する。層間絶縁膜８を形成した後に、熱処理により、熱ブロック層４内の不純物をワード線２内に固相拡散させて、ｐ型不純物領域３を形成する。層間絶縁膜８に、ビット線用の溝８ｂを形成する。

図１８および図１９を参照して、溝８ｂに金属を埋込み、全体に化学的機械的研磨法（ＣＭＰ）を施すことで、ビット線９を形成する。これにより、この発明の実施の形態１に従ったＯＵＭ１００が完成する。

なお、図１２および図１３で示すレジストパターン２２に沿って加工することにより、加熱層５の断面は、矩形（角型）を構成するように形成される。エッチングが線で決定されるため、従来のように孔を形成する場合に比べて、ばらつきが大きく改善される。

このようなＯＵＭの製造方法は、半導体基板１に、第１の電気抵抗を有する第１の状態と、第１の電気抵抗よりも小さい第２の電気抵抗を有する第２の状態とを有する記憶材料１６と、記憶材料１６に接触して記憶材料１６を加熱する加熱材料１５とを積層する工程（図７）と、記憶材料１６と加熱材料１５とを同一工程で加工することにより、記憶層６と、記憶層６とほぼ同一の幅を有する加熱層５とを形成する工程（図１５）とを備える。

また、記憶材料１６と加熱材料１５とを加工して帯状記憶材料１１６と帯状加熱材料１１５とを形成する工程をさらに備える。記憶材料と加熱材料とを同一工程で加工する工程は、帯状記憶材料１１６と帯状加熱材料１１５とを同一工程で加工する工程を含む。帯状記憶材料１１６と帯状加熱材料１１５とを同一工程で加工する工程は、帯の延びる方向と直交する方向に延びるマスクとしてのレジストパターン２２を用いて帯状記憶材料１１６と帯状加熱材料１１５とを加工する工程を含む。

このような実施の形態１に従ったＯＵＭおよびその製造方法では、複数のメモリセルを接続するような形状に構成されたレジストパターン２１および２２を複数回用いてメモリセルの加工を行なう。そのようなレジストパターン２１および２２を２回、互いに対向する方向に使用することで、安定して角型形状を形成することができる。また、加熱材料１５と記憶材料１６を同時にエッチングする。それにより、加熱材料１５の断面積を安定的にほぼ一定にすることができる。

（実施の形態２）
図２０は、この発明の実施の形態２に従ったＯＵＭの平面図である。図２１は、図２０中のＸＸＩ−ＸＸＩ線に沿った断面図である。図２２は、図２０中のＸＸＩＩ−ＸＸＩＩ線に沿った断面図である。図２０から図２２を参照して、この発明の実施の形態２に従ったＯＵＭ１００では、半導体基板１の表面にエッチングバリア層４５が形成されている点で、実施の形態１に従ったＯＵＭ１００と異なる。図２０から２２で示すＯＵＭ１００は、メモリセルが、１つの記憶層６と１つのバイポーラ（ｐ層４２、ワード線２およびｐ層４１）で構成されている例を示すが、バイポーラは、他のスイッチングデバイス、たとえばＭＯＳトランジスタやダイオードなどでもよい。

半導体基板１には、ワード線２が形成されている。ワード線２はベースとなるｎ型不純物領域である。また、半導体基板１上には、バイポーラを形成するためのｐ層４２およびコレクタとなる基板のｐ層４１がある。この上に加熱層５と記憶層（カルコゲナイド層）６が積層され、その上にさらにビット線９が形成される。ここで、記憶層６と加熱層５とは、ずれ量なしで形成されるため、その接触面積は一定であり、熱発生による記憶層６の相変化部分の体積も一定になる。図２１の曲線１０ａ上の領域が温度が一定の領域であり、加熱層５で発生した熱は、加熱層５を中心として周囲に温度分布を持ちながら広がる。その熱の温度分布は、絶縁膜などの材質によっても異なるが、ほぼ加熱層５からの距離に反比例する温度勾配を有する。

この温度勾配は、記憶層６に向かっても起こるとともに、左右方向に向かっても起こるため、加熱層５の発熱量を設定する際には、情報の記憶層６の相変化が確実に起こるとともに、左右の非選択の記憶層６に対しては相変化が起こらないように注意する必要がある。このため、記憶層６が厚すぎると、その厚みの分だけ余計に記憶層６の相変化をさせるための熱量が必要となり、加熱層５による発熱量を大きくする必要がある。発熱量を大きくすると左右の非選択の記憶層６が相変化を起こしてしまう問題がある。その結果、記憶層６を薄くする必要がある。実施の形態２では、記憶層６の全体が相変化し、その高さＨは幅Ｗ１およびＷ２よりも小さい。

すなわち、実施の形態２に従ったＯＵＭ１００は、半導体基板１と、半導体基板１の上に形成された積層体１０とを備える。積層体１０は、第１の電気抵抗を有する第１の状態（非晶質状態）と、第１の電気抵抗よりも小さい第２の電気抵抗を有する第２の状態（結晶質状態）とを有する記憶層６と、記憶層６に接触して記憶層６を加熱する加熱層５とを含む。記憶層６の全体が相変化して第１の状態から第２の状態へ移行する。記憶層６は半導体基板１の表面に沿った幅の方向Ｗ１およびＷ２と、半導体基板１の表面にほぼ垂直な方向の高さＨとを有する。高さＨは幅Ｗ１およびＷ２より小さい。

また、図２１および図２２で示すｐ層４２は、拡散でなく、エピタキシャル成長とイオン注入により形成されるため、バイポーラトランジスタとしての電力駆動特性が向上し、トランジスタの面積を削減することができる。

次に、図２０から図２２で示す、この発明の実施の形態２に従った半導体記憶装置の製造方法について説明する。図２３および図２４を参照して、半導体基板１の表面に分離酸化膜４０を形成する。分離酸化膜４０の間は帯状の活性領域であり、その活性領域にｐ型不純物とｎ型不純物とを注入することにより、高濃度のｐ型不純物領域により構成されるｐ層４１と、高濃度ｎ型不純物により構成されるワード線２とを形成する。ｐ層４１はバイポーラトランジスタのベース領域となる。

その後、絶縁層により構成されるエッチングバリア層４５を形成する。このエッチングバリア層４５は単層でもよいし、酸化膜系の絶縁層を堆積させた上に、エッチングバリアとなる窒化膜系および他の材料系の薄膜を積層してもよい。

図２５および図２６を参照して、半導体基板１に形成したｐ層４１およびワード線２に沿う形で、新たなｐ層を形成するための溝４５ａをエッチングバリア層４５に形成する。

図２７および図２８を参照して、溝４５ａに、半導体基板１の表面からのエピタキシャル成長にて結晶シリコン層を成長させる。この結晶シリコン層にｐ型不純物を注入することによりｐ層４２を形成する。これにより、帯状にｐｎｐ層が形成され、バイポーラトランジスタとなる。このようなバイポーラトランジスタは、結晶の整合性に優れ、高い増幅率とスイッチング特性を有する。

図２９および図３０を参照して、エッチングバリア層４５上に層間絶縁膜１８を形成する。

図３１および図３２を参照して、層間絶縁膜１８に、ヒータ部となる溝１８ａを帯状に形成する。このとき、エッチングされる溝１８ａは、先に形成されているエピタキシャル成長のｐ層４２に対してずれる場合がある。ずれた場合に、溝１８ａはエッチングバリア層４５に達する。このとき、エッチングバリア層４５は層間絶縁膜１８に対して十分に高い選択比を有するため、削られる量が最小限に抑えられる。そのため、安定的に溝１８ａを形成できる。

図３３および図３４を参照して、加熱層となる帯状加熱材料１１５（ＴｉＮまたはＳｉＣ）を溝８ａに埋込む。その後、ＣＭＰ工程を経て表面を平坦化させる。

図３５を参照して、溝８ａに埋込まれた帯状加熱材料１１５の上部を選択性エッチングにより削る。このときの削れ量は、加熱層５が発生する熱により記憶層６が完全に相変化されるための厚さに対応する。その厚さは、たとえば加熱層５の径（加熱層５の断面が矩形であれば対角線長さ、加熱層５が円もしくは楕円形ならその径より小さい値）が記憶層６の膜厚の目安となる。これは、加熱層５で発生した熱が、有効に記憶層６を相変化させるための距離を最小限にするためである。記憶層６の膜厚が厚くなると、それだけ、加熱層５の温度を上げなければ有効に相変化が行なわれない。しかし、加熱層５の温度を上げすぎると、周囲の非選択の記憶層６に対し熱が伝達され、非選択セルでも相変化を起こす可能性がある。記憶層６の膜厚を薄く形成することで、このような非選択のセルを相変化させる問題を解消することができる。

図３６および図３７を参照して、帯状加熱材料１１５上の空間に帯状記憶材料１１６を埋込む。このとき、図示していないが、帯状記憶材料１１６の下部や上部にさらに保護層を積層してもよい。保護層の形成により、帯状記憶材料１１６の変質や材料の固相拡散を回避することも可能である。その後、ＣＭＰ工程を経て、表面を平坦化させることでそれぞれの溝８ａに帯状記憶材料１１６を埋込むことができる。

図３８および図３９を参照して、層間絶縁膜１８上に別の層間絶縁膜２８を形成する。層間絶縁膜２８に溝２８ａを形成する。溝２８ａは帯状記憶材料１１６の延びる方向とほぼ直交するように延びる。溝２８ａを埋込むように金属層を形成することでビット線９を形成する。

図４０から図４２を参照して、ビット線９をマスクとして帯状記憶材料１１６および帯状加熱材料１１５をエッチング加工することで、それぞれのメモリセルで加熱層５および記憶層６を形成する。その後層間絶縁膜８を堆積することでＯＵＭ１００が完成する。

このような実施の形態２に従ったＯＵＭの製造方法は帯状記憶材料１１６と帯状加熱材料１１５の上にビット線９を形成する工程をさらに備える。帯状記憶材料１１６と帯状加熱材料１１５を加工する工程は、ビット線９をマスクとして帯状記憶材料１１６と帯状加熱材料１１５とを加工する工程を含む。

帯状記憶材料１１６と帯状加熱材料１１５とを同一工程で加工する工程は、帯の延びる方向とほぼ直交する方向に延びるマスクとしてのビット線９を用いて帯状記憶材料１１６と帯状加熱材料１１５とを加工する工程を含む。

ＯＵＭの製造方法は、半導体基板１の上に帯状の溝１８ａを有する層間絶縁膜１８を形成する工程をさらに備える。記憶材料と加熱材料とを積層する工程は、帯状の溝１８ａを充填する帯状加熱材料１１５を形成する工程と、溝１８ａ内の帯状加熱材料１１５の一部分をエッチングする工程と、エッチングされた帯状加熱材料１１５上に帯状記憶材料を積層して溝１８ａを充填する工程とを含む。このような実施の形態２に従ったＯＵＭでは、実施の形態１に従ったＯＵＭと同様の効果がある。

さらに、記憶層６の厚みが薄いため、記憶層６全体が相変化して情報を記憶することができる。

（実施の形態３）
実施の形態３では、実施の形態１に従ったＯＵＭの別の製造方法を説明する。

図４３は、この発明の実施の形態３に従った半導体記憶装置の平面図である。図４４は、図４３中のＸＬＩＶ−ＸＬＩＶ線に沿った断面図である。実施の形態３に従ったＯＵＭ１００では、ワード線２方向の積層体１０の幅とビット線９の幅とがほぼ等しい。次に、実施の形態３に従ったＯＵＭの製造方法について説明する。

図４５および図４６を参照して、半導体基板１にｎ型不純物領域からなるワード線２を形成し、その上に導電性保護膜１４および加熱材料１５を形成する。導電性保護膜はたとえばＴｉＮから構成され、加熱材料１５は、たとえばＴｉＮやＳｉＣなどにより構成される。

図４７および図４８を参照して、加熱材料１５上に記憶材料１６および導電性保護膜１７を形成する。このとき、加熱材料１５と記憶材料１６とは直接接触させる構造を示しているが、加熱材料１５と記憶材料１６の相互拡散や再結晶化などが問題となる場合には、これらの間にさらに保護膜を積層してもよい。

図４９および図５０を参照して、ワード線２に沿って延びるようにレジストパターン２１を形成する。

図５１および図５２を参照して、レジストパターン２１を用いて導電性保護膜１４および１７、加熱材料１５および記憶材料１６をエッチングする。これにより帯状加熱材料１１５および帯状記憶材料１１６を形成する。その後、加工された状態からレジストパターン２１を除去し、加工により生じた溝に層間絶縁膜１８を埋込む。

図５３および図５４を参照して、さらに別の層間絶縁膜２８を形成し、その層間絶縁膜２８にビット線用の溝２８ａを形成する。

図５５および図５６を参照して、溝２８ａに金属を埋込んだ後、ＣＭＰ工程により表面を削り取ってビット線９を形成する。

図５７および図５８を参照して、ビット線９をマスクとして帯状記憶材料１１６および帯状加熱材料１１５をエッチングすることで、帯状の領域が分離される。これにより加熱層５および記憶層６を形成する。その後、固相拡散により、半導体基板１にｐ層（ｐ型不純物領域３）を形成し、バイポーラトランジスタ部を形成する。その後、周囲を層間絶縁膜８で埋込む。これによりＯＵＭが完成する。

このようなＯＵＭでは、実施の形態１および実施の形態２に従ったＯＵＭと同様の効果がある。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

この発明の実施の形態１に従った半導体記憶装置の平面図である。 図１中のＩＩ−ＩＩ線に沿った断面図である。 図１中のＩＩＩ−ＩＩＩ線に沿った断面図である。 図１から図３で示す半導体記憶装置の製造方法の第１工程を示す平面図である。 図４中のＶ−Ｖ線に沿った断面図である。 図１から図３で示す半導体記憶装置の製造方法の第２工程を示す平面図である。 図６中のＶＩＩ−ＶＩＩ線に沿った断面図である。 図１から図３で示す半導体記憶装置の製造方法の第３工程を示す平面図である。 図８中のＩＸ−ＩＸ線に沿った断面図である。 図１から図３で示す半導体記憶装置の製造方法の第４工程を示す平面図である。 図１０中のＸＩ−ＸＩ線に沿った断面図である。 図１から図３で示す半導体記憶装置の製造方法の第５工程を示す平面図である。 図１２中のＸＩＩＩ−ＸＩＩＩ線に沿った断面図である。 図１から図３で示す半導体記憶装置の製造方法の第６工程を示す平面図である。 図１４中のＸＶ−ＸＶ線に沿った断面図である。 図１から図３で示す半導体記憶装置の製造方法の第７工程を示す平面図である。 図１６中のＸＶＩＩ−ＸＶＩＩ線に沿った断面図である。 図１から図３で示す半導体記憶装置の製造方法の第８工程を示す平面図である。 図１８中のＸＩＸ−ＸＩＸ線に沿った断面図である。 この発明の実施の形態２に従った半導体記憶装置の平面図である。 図２０中のＸＸＩ−ＸＸＩ線に沿った断面図である。 図２０中のＸＸＩＩ−ＸＸＩＩ線に沿った断面図である。 図２０から図２２で示す半導体記憶装置の製造方法の第１工程を示す平面図である。 図２３中のＸＸＩＶ−ＸＸＩＶ線に沿った断面図である。 図２０から図２２で示す半導体記憶装置の製造方法の第２工程を示す平面図である。 図２５中のＸＸＶＩ−ＸＸＶＩ線に沿った断面図である。 図２０から図２２で示す半導体記憶装置の製造方法の第３工程を示す平面図である。 図２７中のＸＸＶＩＩＩ−ＸＸＶＩＩＩ線に沿った断面図である。 図２０から図２２で示す半導体記憶装置の製造方法の第４工程を示す平面図である。 図２９中のＸＸＸ−ＸＸＸ線に沿った断面図である。 図２０から図２２で示す半導体記憶装置の製造方法の第５工程を示す平面図である。 図３１中のＸＸＸＩＩ−ＸＸＸＩＩ線に沿った断面図である。 図２０から図２２で示す半導体記憶装置の製造方法の第６工程を示す平面図である。 図３３中のＸＸＸＩＶ−ＸＸＸＩＶ線に沿った断面図である。 図２０から図２２で示す半導体記憶装置の製造方法の第７工程を示す断面図である。 図２０から図２２で示す半導体記憶装置の製造方法の第８工程を示す平面図である。 図３６中のＸＸＸＶＩＩ−ＸＸＸＶＩＩ線に沿った断面図である。 図２０から図２２で示す半導体記憶装置の製造方法の第９工程を示す平面図である。 図３８中のＸＸＸＩＸ−ＸＸＸＩＸ線に沿った断面図である。 図２０から図２２で示す半導体記憶装置の製造方法の第１０工程を示す平面図である。 図４０中のＸＬＩ‐ＸＬＩ線に沿った断面図である。 図４０中のＸＬＩＩ−ＸＬＩＩ線に沿った断面図である。 この発明の実施の形態３に従った半導体記憶装置の平面図である。 図４３中のＸＬＩＶ−ＸＬＩＶ線に沿った断面図である。 図４３および図４４で示す半導体記憶装置の製造方法の第１工程を示す平面図である。 図４５中のＸＬＶＩ−ＸＬＶＩ線に沿った断面図である。 図４３および図４４で示す半導体記憶装置の製造方法の第２工程を示す平面図である。 図４７中のＸＬＶＩＩＩ−ＸＬＶＩＩＩ線に沿った断面図である。 図４３および図４４で示す半導体記憶装置の製造方法の第３工程を示す平面図である。 図４９中のＬ−Ｌ線に沿った断面図である。 図４３および図４４で示す半導体記憶装置の製造方法の第４工程を示す平面図である。 図５１中のＬＩＩ−ＬＩＩ線に沿った断面図である。 図４３および図４４で示す半導体記憶装置の製造方法の第５工程を示す平面図である。 図５３中のＬＩＶ−ＬＩＶ線に沿った断面図である。 図４３および図４４で示す半導体記憶装置の製造方法の第６工程を示す平面図である。 図５５中のＬＶＩ−ＬＶＩ線に沿った断面図である。 図４３および図４４で示す半導体記憶装置の製造方法の第７工程を示す平面図である。 図５７中のＬＶＩＩＩ−ＬＶＩＩＩ線に沿った断面図である。

符号の説明

１ 半導体基板、２ ワード線、５ 加熱層、６ 記憶層、８，１８ 層間絶縁膜、９ ビット線、１０ 積層体、１５ 加熱材料、１６ 記憶材料、１００ ＯＵＭ、１１５ 帯状加熱材料、１１６ 帯状記憶材料。

Claims (12)

1. 半導体基板と、
   前記半導体基板の上に形成された積層体とを備え、
   前記積層体は、第１の電気抵抗を有する第１の状態と、第１の電気抵抗よりも小さい第２の電気抵抗を有する第２の状態とを有する記憶層と、
   前記記憶層を加熱し、かつ前記記憶層とほぼ同一の幅を有する加熱層とを含む、半導体記憶装置。
2. 前記記憶層に電気的に接続されて所定の方向に延びるビット線をさらに備え、
   前記加熱層は前記ビット線の延びる方向に沿って前記記憶層とほぼ同一の幅を有する、請求項１に記載の半導体記憶装置。
3. 前記記憶層に電気的に接続されて所定の方向に延びるワード線をさらに備え、
   前記加熱層は前記ワード線の延びる方向に沿って前記記憶層とほぼ同一の幅を有する、請求項１または２に記載の半導体記憶装置。
4. 前記加熱層と前記半導体基板との距離は、前記記憶層と前記半導体基板との距離よりも小さい、請求項１から３のいずれか１項に記載の半導体記憶装置。
5. 前記記憶層は、前記記憶層の全体が相変化する高さＨを有する、請求項１から４のいずれか１項に記載の半導体記憶装置。
6. 半導体基板上に、第１の電気抵抗を有する第１の状態と、前記第１の電気抵抗よりも小さい第２の電気抵抗を有する第２の状態とを有する記憶材料と、前記記憶材料を加熱する加熱材料とを積層する工程と、
   前記記憶材料と前記加熱材料とを同一工程で加工することにより、記憶層と、前記記憶層とほぼ同一の幅を有する加熱層とを形成する工程とを備えた、半導体記憶装置の製造方法。
7. 前記記憶材料と前記加熱材料の上にビット線を形成する工程をさらに備え、前記記憶材料と前記加熱材料とを加工する工程は、前記ビット線をマスクとして前記記憶材料と前記加熱材料とを加工する工程を含む、請求項６に記載の半導体記憶装置の製造方法。
8. 前記記憶材料と前記加熱材料とを帯状に加工する工程をさらに備え、前記記憶材料と前記加熱材料とを同一工程で加工する工程は、前記帯状の記憶材料と前記帯状の加熱材料とを同一工程で加工する工程を含む、請求項６または７に記載の半導体記憶装置の製造方法。
9. 前記帯状の記憶材料と前記帯状の加熱材料とを同一工程で加工する工程は、前記帯の延びる方向と直交する方向に延びるマスクを用いて前記帯状の記憶材料と前記加熱材料とを加工する工程を含む、請求項８に記載の半導体記憶装置の製造方法。
10. 前記半導体基板上に帯状の溝を有する絶縁膜を形成する工程をさらに備え、前記記憶材料と前記加熱材料を積層する工程は、前記帯状の溝を充填する加熱材料を形成する工程と、前記溝内の加熱材料の一部分をエッチングする工程と、エッチングされた前記加熱材料上に前記記憶材料を積層して前記溝を充填する工程とを含む、請求項６に記載の半導体記憶装置の製造方法。
11. 半導体基板と、
    前記半導体基板の上に形成された積層体とを備え、
    前記積層体は、第１の電気抵抗を有する第１の状態と、前記第１の電気抵抗よりも小さい第２の電気抵抗を有する第２の状態とを有する記憶層と、
    前記記憶層を加熱する加熱層とを含み、
    前記記憶層の全体が相変化して前記第１の状態から前記第２の状態へ移行し、
    前記記憶層は前記半導体基板の表面に沿った方向の幅Ｗと前記半導体基板の表面にほぼ垂直な高さＨとを有し、前記高さＨは幅Ｗより小さい、半導体記憶装置。
12. 請求項１１に記載の半導体記憶装置を製造する方法であって、
    半導体基板上に帯状の溝を有する絶縁膜を形成する工程と、
    前記帯状の溝を充填するように、加熱層の原料としての帯状の加熱材料を形成する工程と、
    前記溝内の帯状の加熱材料の一部分をエッチングする工程と、
    エッチングされた前記帯状の加熱材料上に、記憶層の原料となる帯状の記憶材料を積層して前記溝を充填する工程と、
    前記帯の延びる方向の直交する方向に延びるマスクを用いて帯状の前記記憶材料と前記加熱材料とを加工することにより、前記記憶層と前記加熱層とを含む積層体を形成する工程とを備えた、半導体記憶装置の製造方法。

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