KR101603815B1 - 자기-정렬 셀 구조물을 갖는 메모리 디바이스 - Google Patents

자기-정렬 셀 구조물을 갖는 메모리 디바이스 Download PDF

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마이클 피. 바이올렛
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마이크론 테크놀로지, 인크.
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Abstract

일부 실시예들은 메모리 소자들에 결합되는 다이오드들을 가지는 메모리 디바이스를 갖는 장치들 및 방법들을 포함한다. 각 다이오드는 메모리 디바이스의 리세스에 형성될 수 있다. 리세스는 다각형 측면을 가질 수 있다. 다이오드는 리세스 내에 형성된 제 1 도전성 형태(예를 들면, n-형태)의 제 1 재료 및 제 2 도전성 형태(예를 들면, p-형태)의 제 2 재료를 포함할 수 있다.

Description

자기-정렬 셀 구조물을 갖는 메모리 디바이스{MEMORY DEVICE HAVING SELF-ALIGNED CELL STRUCTURE}
관련 출원
본 특허 출원은 2009년 2월 6일자로 출원된 미국 출원 제12/367,395호의 우선권의 이익을 주장하며, 이 출원은 본 명세서에 참조를 위해 합체되었다.
본 발명은 자기-정렬 셀 구조물을 갖는 메모리 디바이스에 관한 것이다.
컴퓨터들 및 다른 전자 제품들은 보통 데이터 및 다른 정보를 저장하기 위해 다수의 메모리 셀들을 구비하는 메모리 디바이스를 갖는다. 종래의 메모리 디바이스는 여러 제조 공정들(processes) 또는 단계들(steps)을 사용하여 통상적으로 형성된다. 예를 들어, 하나 이상의 공정은 디바이스의 하나의 부품을 형성할 수 있고, 하나 이상의 부가적인 공정들은 디바이스의 다른 부품을 형성할 수 있다. 추가의 공정들은 디바이스의 부품들을 함께 연결하는 특징들(features)을 또한 형성할 수 있다. 이 공정들이 주의깊게 계획되지 않으면, 디바이스 결함들(defects) 또는 디바이스 성능(performance) 불량이 발생할 수 있다.
도 1은 본 발명의 일 실시예에 따른, 메모리 셀들을 가지는 메모리 어레이를 갖는 메모리 디바이스의 블록 다이아그램이다.
도 2는 본 발명의 일 실시예에 따른, 다이오드들 및 메모리 소자들을 갖는 메모리 셀들을 가지는 메모리 어레이를 갖는 메모리 디바이스의 부분 개략 다이아그램이다.
도 3은 본 발명의 일 실시예에 따른, 메모리 디바이스의 부분적인 3-차원(three-dimension)(3D) 다이아그램이다.
도 4는 그 일부의 특징 없이 도 3의 메모리 디바이스를 도시한 도면이다.
도 5 내지 도 16은 본 발명의 일 실시예에 따른, 메모리 디바이스를 형성하는 공정들을 도시한 도면이다.
도 17 내지 도 24는 본 발명의 일 실시예에 따른, 메모리 디바이스의 메모리 셀들의 다이오드들 사이에 형성된 도전성 재료를 갖는 메모리 디바이스를 형성하는 공정들을 도시한 도면이다.
도 25 내지 도 29는 본 발명의 일 실시예에 따른, 다양한 측벽 재료들을 갖는 리세스들(recesses)을 구비하는 메모리 디바이스를 형성하는 공정들을 도시한 도면이다.
도 30 내지 도 39는 본 발명의 일 실시예에 따른, 다이오드 형성 전에 형성된 에피텍셜(epitaxial) 실리콘을 갖는 메모리 디바이스를 형성하는 공정들을 도시한 도면이다.
도 40 내지 도 49는 본 발명의 일 실시예에 따른, 메모리 디바이스의 다이오드들을 형성하기 위해 에피텍셜 실리콘을 형성함 없이 메모리 디바이스를 형성하는 공정들을 도시한 도면이다.
도 50 내지 도 58은 본 발명의 일 실시예에 따른, 메모리 디바이스의 다이오드들 사이와 다이오드들 위에 동시에 형성된 도전성 재료들을 갖는 메모리 디바이스를 형성하는 공정들을 도시한 도면이다.
도 59는 본 발명의 일 실시예에 따른, 메모리 셀을 포함하는 메모리 디바이스의 부분적인 3D 다이아그램이다.
도 60은 본 발명의 일 실시예에 따른, 메모리 셀을 포함하는 다른 메모리 디바이스의 부분적인 3D 다이아그램이다.
도 1은 본 발명의 일 실시예에 따른, 메모리 셀들(memory cells)(101)을 가지는 메모리 어레이(array)(102)를 갖는 메모리 디바이스(device)(100)의 블록 다이아그램이다. 메모리 셀들(101)은 도전성 라인들(conductive liens)(104)(예를 들어, 신호들(WL0 내지 WLm)을 갖는 워드라인들(wordlines))과 도전성 라인들(106)(예를 들어, 신호들(BL0 내지 BLm)을 갖는 비트라인들(bitlines))을 따라 행들과 열들(rows and columns)로 배열될 수 있다. 메모리 디바이스(100)는 메모리 셀들(101)에 그리고 이 셀들로부터 정보를 전달하기 위해 도전성 라인들(104) 및 도전성 라인들(106)을 사용한다. 행 디코더(decoder)(107)와 열 디코더(108)는 메모리 셀들(101)이 액세스되는 것을 결정하기 위해 라인들(109)(예를 들어, 어드레스 라인들) 상에서 어드레스 신호들(address signals)(A0 내지 AX)을 수신한다. 감지 증폭기 회로(sense amplifier circuit)(110)는 메모리 셀들(101)로부터 판독된 정보의 값을 결정하여 신호들의 형태로 도전성 라인들(106)에 정보를 제공하기 위해 작동한다. 감지 증폭기 회로(110)는 또한 메모리 셀들(101)에 기록되는 정보의 값을 결정하기 위해 도전성 라인들(106) 상에서 신호들을 사용한다. 메모리 디바이스(100)는 메모리 어레이(102)와 라인들(에들 들어, 데이터 라인들)(105) 사이에 정보를 전달하기 위한 회로(112)를 포함한다. 라인들(105) 상의 신호들(DQ0 내지 DQN)은 메모리 셀들(101)로부터 판독 또는 이 셀들에 기록된 정보로 존재한다. 라인들(105)은 메모리 디바이스(100) 내의 노드들(nodes) 또는 메모리 디바이스(100)가 존재할 수 있는 패키지(package) 상의 핀들(pins)(또는 솔더 볼들(solder balls))을 포함할 수 있다. 메모리 디바이스(100) 외부의 다른 디바이스들(예를 들어, 메모리 제어기 또는 프로세서(processor))은 라인들(105, 109 및 120)을 통해 메모리 디바이스(100)와 통신할 수 있다.
메모리 디바이스(100)는 메모리 셀들(101)로부터 정보를 판독하기 위한 판독 오퍼레이션(read operation) 및 메모리 셀들(101)에 정보를 프로그램(예를 들어, 기록)하기 위한 프로그래밍 오퍼레이션(programming operation)(때때로 기록 오퍼레이션(write operation)이라고도 함)과 같은 메모리 오퍼레이션을 실행한다. 메모리 제어 유닛(118)은 라인들(120) 상에서 제어 신호들에 기초한 메모리 오퍼레이션들을 제어한다. 라인들(120) 상의 제어 신호들의 예시들은 오퍼레이션, (예를 들어, 프로그래밍 또는 판독 오퍼레이션) 메모리 디바이스(100)가 실행될 수 있는 것을 지시하기 위해 하나 이상의 클록(clock) 신호들 및 다른 신호들을 포함한다. 메모리 디바이스(100) 외부의 다른 디바이스들(예를 들어, 프로세서 또는 메모리 제어기)은 라인들(120) 상에서 제어 신호들의 값을 제어할 수 있다. 라인들(120) 상에서 신호들의 조합의 특정 값들은 메모리 디바이스(100)가 대응하는 메모리 오퍼레이션(예들 들어, 프로그래밍 또는 판독 오퍼레이션)을 실행하게 하는 명령(command)(예를 들어, 프로그래밍 또는 판독 명령)을 생성할 수 있다.
메모리 셀들(101) 각각은 단일 비트(single bit)의 값 또는 2, 3, 4, 또는 다른 수의 비트들과 같은 복수의 비트들(multiple bits)의 값을 나타내는 정보를 저장하기 위해 프로그램될 수 있다. 예를 들어, 메모리 셀들(101) 각각은 단일 비트의 이진값(binary value) "0" 또는 "1"을 나타내는 정보를 저장하기 위해 프로그램될 수 있다. 다른 예시에서, 메모리 셀들(101) 각각은 2 비트들의 네 개의 가능한 값들 "00", "01", "10", 및 "11" 중 하나, 여덟 개의 가능한 값들 "000", "001", "010", "011", "100", "101", "110", 및 "111" 중 하나, 또는 다른 수의 복수의 비트들의 다른 값들 중 하나와 같은 복수의 비트들의 값을 나타내는 정보를 저장하기 위해 프로그램될 수 있다.
메모리 디바이스(100)는 각각 라인들(130 및 132) 상에서 공급 전압 신호들(Vcc 및 Vss)을 포함하는 공급 전압을 수용한다. 공급 전압 신호(Vss)는 접지 전위(ground potential)(예를 들어, 대략 제로(0) 볼트의 값을 가짐)로 작동할 수 있다. 공급 전압 신호(Vcc)는 배터리(battery) 또는 교류 대 직류(AC-DC) 컨버터(converter) 회로와 같은 외부 전원(power source)으로부터 메모리 디바이스(100)에 공급된 외부 전압을 포함할 수 있다.
메모리 디바이스(100)의 회로(112)는 선택(select) 회로(115)와 입력/출력(I/O) 회로(116)를 포함한다. 열 디코더(108)는 라인들(109) 상에서 A0 내지 AX 어드레스 신호들에 기초한 SEL0 내지 SELn 신호들을 선택적으로 활성화시킨다. 선택 회로(115)는 메모리 셀들(101)로부터 판독된 또는 이 셀들에 프로그램된 정보를 나타내는 도전성 라인들(106 및 113) 상에서 신호들을 선택하기 위해 신호들 SEL0 내지 SELn에 응답한다. 선택 회로(115)는 판독 및 프로그램밍 오퍼레이션들 동안 메모리 어레이(102)와 I/O 회로(116) 사이에 통신을 제공하기 위해 도전성 라인들(106 및 113) 상에서 신호들을 선택한다.
메모리 디바이스(100)는 비-휘발성(non-volatile) 메모리 디바이스를 포함할 수 있고, 전원(예를 들어, Vcc 또는 Vss, 또는 양자 모두)이 메모리 디바이스(100)로부터 차단될 때에 메모리 셀들(101)은 이에 저장된 정보를 유지할 수 있도록 메모리 셀들(101)은 비-휘발성 메모리 셀들을 포함할 수 있다. 예를 들어, 메모리 디바이스(100)는 상 변화(phase change) 메모리 디바이스를 포함할 수 있어, 메모리 셀들(101) 각각은 재료(material)의 적어도 일 부분(예를 들어, 프로그램가능한 부분)이 다양한 상들(phases) 사이에서 상기 부분을 변화시키기 위해 프로그램될 수 있는 재료(예를 들어, 칼코겐 화합물 재료(chalcogenide meterial))를 갖는 메모리 소자를 포함할 수 있다. 이 상들은 결정 상(crystalline phase)(때때로 결정 상태(state)라고도 함)과 비결정 상(amorphous phase)(때때로 비결정 상태라고도 함)을 포함할 수 있다. 메모리 셀들(101) 각각은 메모리 셀이 프로그램될 때에 저항 값(resistance value)에 대응하는 저항 상태를 가질 수 있다. 다양한 저항 값들은 메모리 셀들(101) 각각에 프로그램된 정보의 다양한 값을 나타낼 수 있다.
메모리 디바이스(100)는 메모리 셀들(101) 중 하나 이상의 선택된 메모리 셀들 내에 프로그램되는 정보의 값과 프로그램밍 명령을 수신(예를 들어, 외부 프로세서 또는 메모리 제어기로부터)할 때에 프로그래밍 오퍼레이션을 실행한다. 상기 정보의 값에 기초하여, 메모리 디바이스(100)는 선택된 메모리 셀들이 상기 정보의 값들을 나타내기 위해 적합한 저항 값들을 갖도록 선택된 메모리 셀들을 실행한다.
당업자는 메모리 디바이스(100)가 여기에 기재된 실시예들의 초점을 돕기 위해 도시하지 않은 다른 특징들(features)을 포함할 수 있다는 것을 인식할 수 있다.
메모리 디바이스(100)는 도 2 내지 도 49를 참조하여 하기에 설명되는 것들과 유사한 또는 동일한 메모리 셀들 및 메모리 디바이스들을 포함한다.
도 2는 본 발명의 일 실시예에 따른, 메모리 셀들(201)을 가지는 메모리 어레이(array)(202)를 갖는 메모리 디바이스(200)의 부분 개략 다이아그램이다. 메모리 셀들(201)은 상 변화 메모리 셀들을 포함할 수 있다. 메모리 어레이(202)는 도 1의 메모리 어레이(102)에 대응할 수 있다. 도 2에 도시된 바와 같이, 메모리 셀들(201)은 신호들(WL0, WL1, 및 WL2)을 갖는 도전성 라인들(204)과 함께 행들(230, 231 및 232)로 그리고 신호들(BL0, BL1, 및 BL2)을 갖는 도전성 라인들(206)과 함께 열들(240, 241 및 242)로 배열된다. 각 메모리 셀(201)은 다이오드(diode)(211)와 메모리 소자(299)를 포함할 수 있다.
도 2에 도시된 바와 같이, 동일한 행(예를 들어, 행 230)에 있는 다이오드들의 그룹 내의 각 다이오드는 동일한 도전성 라인(예를 들어 신호(WL0)를 갖는 동일한 라인)에 결합된 하나의 다이오드 단자 및 신호들(BL0, BL1, 및 BL2)을 갖는 도전성 라인들을 중에서 다른 도전성 라인에 (메모리 소자(299)를 통해서) 결합된 다른 다이오드 단자를 포함한다.
다이오드들(211)은 메모리 소자들(299)로부터 정보(예를 들어, 저항 값을 측정)를 판독 또는 메모리 소자들(299)(예를 들어, 메모리 소자들(299)이 특정 저항 값을 갖는 경우) 안에 정보를 프로그램하기 위해 메모리 소자들(299)에 액세스하도록 턴 온(turn on)(예를 들어, 신호들(WL0, WL1, 및 WL2)의 적합한 값들을 사용함으로써) 할 수 있다.
예를 들면, 프로그래밍 오퍼레이션은 선택된 메모리 셀(201)의 다이오드(211)를 선택적으로 턴 온하기 위해 신호들(WL0, WL1, 및 WL2)에 적합한 값들을 인가할 수 있고, 그러 다음 선택된 메모리 셀의 선택된 메모리 소자(299)를 통해 전류(예를 들어, 프로그래밍 전류)를 인가할 수 있다. 전류는 메모리 소자(299)의 재료의 적어도 일 부분을 가열하게 한다(heat up). 재료가 가열된 후에, 프로그래밍 오퍼레이션은 재료를 빨리 냉각하게 한다. 이들 가열 및 냉각 작용은 프로그래밍 오퍼레이션 전의 결정 상으로부터 프로그래밍 오퍼레이션 후의 비결정 상으로와같이 재료의 상을 변화시킬 수 있다. 상 변화는 역전될 수 있다(예를 들어, 비결정 상으로부터 결정 상으로의 변화). 재료의 다양한 상들은 다양한 저항 값들에 대응하는 다양한 저항 상태들을 갖도록 선택된 메모리 소자(299)를 야기하고, 이 저항 값들은 선택된 메모리 소자(299)에 저장되는 정보의 다양한 값들에 대응한다.
다른 예시에서, 판독 오퍼레이션은 선택된 메모리 소자(299)의 다이오드(211)를 선택적으로 턴 온하기 위해 신호들(WL0, WL1, 및 WL2)에 적합한 값들을 인가할 수 있고, 그런 다음 선택된 메모리 셀의 선택된 메모리 소자(299)를 통해 전류(예를 들어, 판독 전류)를 인가할 수 있다. 판독 오퍼레이션은 내부에 저장된 정보의 대응하는 값을 결정하기 위해 판독 전류로부터 생성된 판독 전압에 기초한 메모리 셀의 저항을 측정할 수 있다. 예를 들어, 메모리 셀들(201) 각각에서, 다양한 저항 값은 전류가 메모리 소자들(299)을 통과할 때에 신호들(BL0, BL1, 및 BL2)에 다양한 값(예를 들어, 전류 또는 전압 값)을 제공할 수 있다. 메모리 디바이스의 다른 회로(예를 들어, 도 1의 I/O 회로(116)와 같은 회로)는 신호들(BL0, BL1, 및 BL2)을 사용하여 정보의 값을 결정하기 위해 메모리 소자들(299)의 저항 값을 측정할 수 있다.
판독 오퍼레이션 동안 사용된 전류는 프로그래밍 오퍼레이션 동안 사용된 전류와 다양한 값을 가질 수 있다. 예를 들어, 프로그래밍 오퍼레이션에서, 선택된 메모리 소자(299)를 통해 흐르는 전류를 생성하는 신호(예를 들어, 도 2에서 WL0, WL1, 또는 WL2)의 값은 선택된 메모리 소자의 적어도 일 부분의 재료를 선택된 메모리 소자들에 저장되는 정보의 값에 기초한 선택된 메모리 소자의 저항 값을 변경하기 위해 다양한 상들 사이에서 변화시키기에 충분할 수 있다. 판독 오퍼레이션에서, 선택된 메모리 소자(299)를 통해 흐르는 전류를 생성하는 신호(예를 들어, 도 2에서 WL0, WL1, 또는 WL2)의 값은 전류를 생성하기에 충분할 수 있으나, 선택된 메모리 소자에 저장된 정보의 값이 판독 오퍼레이션에서 변화되지 않고 남아있도록 다양한 상들 사이에서 선택된 메모리 소자의 임의의 부분을 변화시키기에 불충분할 수 있다.
도 2의 메모리 셀들(201)은 도 3 내지 도 49를 참조하여 하기에 설명되는 메모리 셀들과 유사한 또는 동일한 메모리 셀들을 포함할 수 있다.
도 3 내지 도 49는 동일한 또는 유사한 몇몇 특징들(features)을 도시한다. 따라서, 간소화를 위해, 도 3 내지 도 49에서 동일한 또는 유사한 특징들에 대한 설명은 반복하지 않을 것이다. 예를 들어, 이러한 설명은 메모리 디바이스(300)(도 3 및 도 4), 메모리 디바이스(500)(도 5 내지 도 16), 메모리 디바이스(1700)(도 17 내지 도 14), 메모리 디바이스(2500)(도 25 내지 도 29), 메모리 디바이스(3000)(도 30 내지 도 39), 및 메모리 디바이스(4000)(도 40 내지 도 49)와 같이, 도 3 내지 도 49에 도시된 메모리 디바이스들 중에 동일한 또는 유사한 특징들의 설명을 반복하지 않을 것이다.
도 3은 본 발명의 일 실시예에 따른, 메모리 디바이스(300)의 부분적인 3D 다이아그램을 도시한다. 메모리 디바이스(300)는 도 1의 메모리 어레이(102)와 도 2의 메모리 어레이(202)에 대응할 수 있는 메모리 어레이(memory array)(302)를 포함한다. 도 3은 또한 x-방향, 이 x-방향에 수직한 y-방향, 및 상기 x-방향과 y-방향 양자에 수직한 z-방향을 도시한다. 메모리 디바이스(300)는 y-방향으로 행들(rows)(330, 331, 및 332) 및 x-방향으로 열들(columns)(340, 341, 및 342)로 배열된 메모리 셀들(301)을 포함한다. 절연 재료(insulation material)(370)는 하나의 행에 있는 메모리 셀들을 다른 행에 있는 메모리 셀들로부터 절연하기 위해 행들(330, 331, 및 332) 사이에 형성된다. 절연 재료(371)는 하나의 열에 있는 메모리 셀들을 다른 열에 있는 메모리 셀들로부터 절연하기 위해 340, 341 및 342 사이에 형성된다.
행들(330, 331 및 332)에 있는 메모리 셀들(301)은 도전성 콘택트들(conductive contacts)(381)을 통해 도전성 라인들(304)에 결합될 수 있다. 열들(340, 341 및 342)에 있는 메모리 셀들(301)은 도전성 콘택트들(380)을 통해 도전성 라인들(306)에 결합될 수 있다. 도전성 라인들(304 및 306)은 z-방향으로 메모리 셀들(301) 위에 배열될 수 있다. 도전성 라인들(304) 및 도전성 라인들(306)은 각각 도 2의 도전성 라인들(204) 및 도전성 라인들(206)에 대응할 수 있다.
도 3에 도시된 바와 같이, 동일한 행(예를 들어, 행(332))에 있는 메모리 셀들(301)은 y-방향으로 연장하고 도전성 콘택트들(381)을 통해 도전성 라인들(304) 중 하나와 결합되는 동일한 재료(320)를 포함할 수 있다. 동일한 열(예를 들어, 열(342))에 있는 메모리 셀들(301)은 복수의 도전성 콘택트들(380)을 통해 도전성 라인들(306) 중 하나와 결합된다. 도 3은 각 행에 있는 세 개의 메모리 셀들(301)과 각 열에 있는 세 개의 메모리 셀들(301)만을 예시로서 도시한다. 각 행과 각 열에 있는 메모리 셀들(301)의 수는 변할 수 있다.
각 메모리 셀(301)은 기판(310) 위에 z-방향에 대해 복수의 층들로 배열된 다양한 재료들(320, 321, 322, 324, 및 329)을 포함할 수 있다. 각 메모리 셀(301)에서, 재료들(321, 322, 324, 및 329)은 메모리 셀의 메모리 소자와 다이오드를 형성할 수 있다. 메모리 셀들(301)의 메모리 소자들과 다이오드들은 도 2의 메모리 소자들(299) 및 다이오드들(211)과 같이 개략적으로 도시될 수 있다.
도 3에서, 재료들(321 및 322)은 각 메모리 셀들(301)의 다이오드의 적어도 일부를 형성할 수 있다. 예를 들어, 재료(321)는 하나의 도전성 형태(conductivity type)(예를 들어, n-형 실리콘 재료)를 포함할 수 있고, 재료(322)는 다른 도전성 형태(예를 들어, p-형 실리콘 재료)를 포함할 수 있다. n-형 및 p-형 재료들은 각 메모리 셀(301)에 다이오드의 적어도 일부를 형성할 수 있다. 예를 들어, n-형 및 p-형 재료들은 각 메모리 셀(301)에 다이오드의 p-n 접합(junction)을 형성할 수 있다. 이러한 설명이 p-n 접합 다이오드들을 논의할지라도, 금속-절연체-금속 다이오드들 또는 저온 산화 다이오드들의 다양한 종류와 같은 다른 형태의 다이오드들이 형성될 수 있다.
재료(399)는 각 메모리 셀(301)의 메모리 소자를 형성할 수 있다. 재료(399)는 칼코겐 화합물 재료(chalcogenide material)를 포함할 수 있다. 칼코겐 화합물 재료들의 예시들은 게르마늄(Ge), 안티몬(Sb), 및 텔루르화합물(Te) 중 하나 이상의 다양한 콤비네이션들(combinations)을 갖는 재료들, 및 다른 유사한 재료들을 포함한다. 예를 들어, 재료(399)는 Ge2Sb5Te5와 같은 게르마늄(Ge), 안티몬(Sb), 및 텔루르화합물(Te)의 화합물(compound)을 포함할 수 있다.
재료(324)는 재료들(321 및 322)의 저항성(resistivity)보다 낮은 저항성을 갖는 도전성 재료(conductivity material)를 포함할 수 있다. 재료(324)는 또한 재료들(399)의 저항성보다 낮은 저항성을 갖는 도전성 재료를 포함할 수 있다. 재료(324)의 비교적 낮은 저항성은 다이오드를 통해 전기 전도성(electrical conductivity)을 향상시키고 메모리 셀들(301)의 전체 전기 전도성을 향상시키기 위해 재료들(321 및 322)로 형성되는 다이오드의 콘택트 저항성을 감소시킬 수 있다. 재료(324)의 예시는 코발트 규화물(cobalt silicide)(C0Si2) 및 니켈 규화물(NiSi)을 포함할 수 있다. 재료들(321 및 322)의 저항성보다 낮은 저항성을 갖는 다른 도전성 재료들이 사용될 수 있다.
도 4는 메모리 디바이스(300)의 상세한 설명을 돕기 위해 도전성 라인들(304 및 306) 및 도전성 콘택트들(380 및 381)이 없는 도 3의 메모리 디바이스(300)를 도시한다. 도 4에 도시된 바와 같이, 메모리 디바이스(300)는 트렌치들(315) 및 트렌치들(351)이 서로 수직하도록 복수의 셀들을 따라 y-방향으로 연장하는 트렌치들(trenches)(315) 및 복수의 셀들을 따라 x-방향으로 연장하는 트렌치들(351)을 포함한다.
각 트렌치(315)는 행들(330, 331, 및 332) 중 두 행들 사이에 배치되어 재료(370)로 채워진다. 각 트렌치(351)는 열들(340, 341, 및 342) 중 두 열들 사이에 배치되어 재료(371)로 채워진다. 도 4에 도시된 바와 같이, 각 트렌치(315)는 Z-방향으로 깊이(depth)(335)를 갖는다. 따라서, 각 트렌치(315)에 채워진 재료(370)는 깊이(335)에 대응하는 두께(345)를 가질 수 있다. 각 트렌치(351)는 Z-방향으로 깊이(334)를 갖는다. 따라서, 트렌치(351)에 채워진 재료(371)는 깊이(334)에 대응하는 두께(344)를 가질 수 있다. 도 4에 도시된 바와 같이, 깊이(335)는 깊이(334)보다 크고, 두께(345)는 두께(344)보다 크다.
메모리 디바이스(300)는 또한 각 트렌치(351)의 바닥부(bottom)에 배치되고 Y-방향으로 배열되어 각 메모리(301)의 재료(321)와 결합되는 재료(317)를 포함할 수 있다. 일부 디바이스들에서, 재료(317)는 생략될 수 있다. 그러나, 메모리 디바이스(300)에서 재료(317)의 포함은 y-방향으로 동일한 행에 있는 인접한 다이오드들 사이에서 다양한 도전성 형태들의 재료들로부터 생성된 기생효과(parasitic effect)를 감소시킬 수 있다. 재료(317)는 메모리 셀들(301)로부터 도전성 라인들(304)까지 방열(heat dissipation)을 향상시키기 위한 경로(path)를 또한 생성할 수 있다. 더욱이, 재료(317)는 이들 사이에서 전기 전도성을 향상시키기 위해 메모리 셀들(301)과 도전성 라인들(304) 사이의 연결부의 저항을 감소시킬 수 있다.
도 5 내지 도 16을 참조하여 하기에 기재되는 여러 공정들은 메모리 디바이스(300)의 하나 이상의 부분을 형성하기 위해 사용될 수 있다.
도 5 내지 도 16은 본 발명의 일 실시예에 따른, 메모리 디바이스(500)를 형성하는 공정들을 도시한다. 도 5는 기판(505)과 이 기판(505) 내에 또는 위에 형성되는 복수의 재료들(520, 530, 및 540)을 갖는 메모리 디바이스(500)를 도시한다. 기판(505)은 초기에 p-형 반도체(예를 들어, 실리콘) 재료를 포함할 수 있다. 재료(520)를 형성하는 단계는 기판(505)의 일 부분(예를 들어, 상부 부분)에 n-형 불순물들(impurity)을 삽입(예를 들어, 주입)하는 단계를 포함할 수 있다. n-형 불순물들의 예시들은 인(P) 또는 비소(arsenic)(As)와 같은 원소를 포함할 수 있다. 따라서, 재료(520)는 n-형 반도체 재료(semiconductor material)를 포함할 수 있다. n-형 불순물들로 삽입되지 않는 재료(510)를 포함하는 기판(505)의 나머지 부분(예를 들어, 하부 부분)은 p-형 반도체 재료를 남길 수 있다. 재료(530)를 형성하는 단계는 재료(520) 위에 실리콘계 재료(예를 들어, 산화 실리콘)와 같은 절연 재료를 증착하는 단계를 포함할 수 있다. 재료(540)를 형성하는 단계는 재료(530) 위에 실리콘계 재료(예를 들어, 질화 실리콘)와 같은 절연 재료를 증착하는 단계를 포함할 수 있다.
일부 경우에, 재료(540)(예를 들어, 질화 실리콘)는 재료(520)에 대해 바람직하지 않은 응력(stress)을 생성할 수 있다. 따라서, 일부 경우에, 재료들(520 및 540) 사이에 재료(530)를 형성하는 단계는 재료(540)에 의해 야기된 재료(520)에 대한 응력을 감소 또는 방지할 수 있다. 그러나, 일부 다른 경우에, 재료(540)가 선택되면 재료(530)는 생략될 수 있어, 이 재료가 재료(420)에 대한 응력을 야기하지 않거나 또는 잠재적인(potential) 응력이 재료(520) 또는 메모리 디바이스(500), 또는 양자에 대한 무의미한(insignificant) 효과를 가질 수 있다. 따라서, 일부 경우에, 재료(530)는 생략될 수 있고 재료(540)는 재료(520) 상에 직접 형성될 수 있다.
도 5는 또한 x-방향, 이 x-방향에 수직한 y-방향, 및 상기 x-방향과 y-방향 양자에 수직한 z-방향을 도시한다. 도 5에 도시된 바와 같이, 재료들(510, 520, 530, 및 540)은 z-방향으로 다양한 층들, 하나 이상의 다른 층들 위에(또는 상에) 하나의 층을 형성할 수 있다.
본 명세서에 사용된 바와 같이, 둘 이상의 재료들(또는 층들)에 대해 사용된 용어 "상에(on)", 다른 것에 사용된 용어 "상에(on)"는 재료들(또는 층들) 사이에서 적어도 일부의 접촉을 의미하는 한편, "위에(over)"는 보단 근접한 부부에 있는 재료들(또는 층들)을 의미하나, 접촉이 가능하나 요구되지 않도록 하나 이상의 부가적인 개입(intervening) 재료들(또는 층들)을 의미한다. "상에(on)"도 "위에(over)"도 상기와 같이 명시되지 않는 한 본 명세서에 사용된 바와 같이 임의의 방향을 내포하지 않는다.
도 5는 재료들(540, 530, 520, 및 510) 위에 형성된 마스킹 구조물(masking structure)(550)을 또한 도시한다. 마스킹 구조물(550)은 메모리 디바이스(500)를 형성하는 공정들 중 일부 동안 마스킹 구조물(550) 아래의 재료들의 일부를 패턴하기 위해, 예를 들어 선택적으로 제거하기 위해 사용될 수 있다. 도 5에 도시된 바와 같이, 마스킹 구조물(550)은 마스킹 부분들(551)과 개구들(552)에 의해 한정되는 패턴(pattern)을 포함한다. 각 개구(552)는 x-방향으로 연장하는 폭(553)과 y-방향으로 연장하는 길이(554)를 갖는다. 길이(length)(554)는 폭(width)(553)보다 실질적으로 더 크다. 마스킹 구조물(550)은 재료들(540, 530, 520, 및 510)을 패턴하기 위해 포토리소그래피 패터닝(photolithography patterning) 공정에 사용될 수 있는 포토레지스트(photoresist)를 포함할 수 있다.
도 6은 디바이스 구조물들(610)과 트렌치들(615)이 형성되고 마스킹 구조물(550)(도 5)이 제거된 후의 메모리 디바이스(500)를 도시한다. 에칭(etching)(예를 들어, 건식 에칭(dry etch))과 같은 공정은 개구들(552)(도 5)에서 재료들(540, 530, 520, 및 510)의 부분들을 제거하기 위해 사용될 수 있다. 재료들(540, 530, 520, 및 510)의 나머지 부분들(마스킹 부분들(551) 아래의 부분들)은 디바이스 구조물들(610)을 형성한다. 각 디바이스 구조물(610)은 x-방향으로 연장하는 폭(611)과 y-방향으로 연장하는 길이(612)를 갖는다. 길이(612)는 폭(611)보다 실질적으로 더 크다. 각 트렌치(615)는 재료(510)상의 바닥부, x-방향으로 연장하는 폭(616), 및 y-방향으로 연장하는 길이(617)를 가질 수 있다. 길이(617)는 폭(616)보다 실질적으로 더 크다.
도 7은 재료(710)가 디바이스 구조물들(610)(도 6)을 서로 절연시키기 위해 트렌치들(615)을 채우도록, 예를 들어 증착에 의해 형성된 후의 메모리 디바이스(500)를 도시한다. 재료(710)는 절연 재료, 예를 들어 산화 실리콘 또는 다른 절연 재료를 포함할 수 있다.
도 8은 재료(710)가 재료(540)의 부분, 예를 들어 상부 표면(541)을 노출시키기 위해 화학적 기계적 폴리싱(CMP) 또는 에칭 백(etch back)을 통해 평탄화된 후의 메모리 디바이스(500)를 도시한다. 도 8에 도시된 바와 같이, 재료(710)의 상부 표면(711)과 재료(540)의 상부 표면(541)은 평탄화(planarization) 또는 에칭 백 공정에 이어지는 동일한 표면상에 있다.
도 9는 마스킹 구조물(950)이 디바이스 구조물들(610) 및 재료(710) 위에 형성된 후의 메모리 디바이스(500)를 도시한다. 마스킹 구조물(950)은 메모리 디바이스(500)를 형성하기 위해 부가적인 공정들 동안 마스킹 구조물(950) 아래의 재료들의 부분을 패터닝하기 위해, 예를 들어 선택적으로 제거하기 위해 사용될 수 있다. 도 9에 도시된 바와 같이, 마스킹 구조물(950)은 마스킹 부분들(951)과 개구들(952)에 의해 한정된 패턴을 포함한다. 각 개구(952)는 y-방향으로 연장하는 폭(953)과 x-방향으로 연장하는 길이(954)를 갖는다. 길이(954)는 폭(953)보다 실질적으로 더 크다. 마스킹 구조물(950)은 디바이스 구조물들(610)을 패턴하기 위해 포토리소그래피 패터닝 공정에 사용될 수 있는 포토레지스트를 포함할 수 있다.
도 9 및 도 5에 도시된 바와 같이, 마스킹 구조물들(950 및 550)은 그들 패턴들이 서로 수직하도록 위치된다. 예를 들어, 도 9의 마스킹 구조물(950)의 개구들(952)의 보다 큰 치수(x-방향으로의 길이(954))는 도 5의 마스킹 구조물(550)의 개구들(552)의 보다 큰 치수(y-방향으로의 길이(554))에 수직하다. 메모리 디바이스(500)의 형성 동안 서로 수직한 마스킹 구조물(950 및 550)의 위치설정은 하기에 설명되는 바와 같이 그 재료의 품질과 기능들(functions)을 향상시키기 위해 메모리 디바이스(500)의 다이오드들(부가적인 공정으로 형성됨)과 같은 일부 특징들의 자기-정렬(self-alignment)을 허용할 수 있다.
도 10은 트렌치들(1015)이 형성되고 도 9의 마스킹 구조물(950)이 제거된 후의 메모리 디바이스(500)를 도시한다. 에칭(예를 들어, 건식(dry) 에칭 또는 습식(wet) 에칭)과 같은 제거 공정은 개구들(952)에서 각 디바이스 구조물(610)의 재료들(540 및 530)의 부분들 및 트렌치들(1015)을 형성하기 위한 개구들(952)에서 재료(710)의 부분들을 제거하기 위해 사용될 수 있다. 각 트렌치(1015)는 재료(520) 상의 바닥부, y-방향으로 연장하는 폭(1006), 및 x-방향으로 연장하는 길이(1007)를 가질 수 있다. 길이(1007)는 폭(1006)보다 실질적으로 더 크다. 도 10에 도시된 바와 같이, 각 트렌치(1015)의 보다 큰 치수(길이(1007))는 주변부(perimeter)(1041)를 갖는 돌기부들(protrusions)(1040)을 형성하기 위해 디바이스 구조물들(610)을 통해 x-방향으로 연장한다. 돌기부들(1040)이 서로 수직하게 위치되는 패턴들을 갖는 마스킹 구조물들(550(도 5) 및 950(도 9))을 사용하여 형성되므로, 도 10의 주변부(1041)는 다각형(polygonal) 형상을 가질 수 있다.
도 11은 재료(1110)가 돌기부들(1040)을 y-방향으로 서로 절연시키기 위해 트렌치들(1015)을 채우도록, 예를 들어 증착에 의해 형성된 후의 메모리 디바이스(500)를 도시한다. 재료(1110)는 절연 재료, 예를 들어 신화 실리콘 또는 다른 절연 재료를 포함할 수 있다. 재료(1110)는 재료(710)의 것과 동일한 재료 조성물(composition)을 포함할 수 있다. 예를 들어, 양 재료들(1110 및 710)은 산화 실리콘을 포함할 수 있다.
도 12는 재료(1110)가 예를 들어, 돌기부들(1040)의 재료(540)를 노출시키기 위해 CMP 또는 에칭 백을 통해 평탄화된 후의 메모리 디바이스(500)를 도시한다. 도 12에 도시된 바와 같이, 동일한 디바이스 구조물(610)의 y-방향을 따르는 돌기부들(1040)은 재료(1110)에 의해 서로 절연되고, 다양한 디바이스 구조물들(610) 사이에서 x-방향을 따르는 돌기부들(1040)은 재료(710)에 의해 서로 절연된다.
도 13은 리세스들(recesses)(1325)이 형성된 후의 메모리 디바이스(500)를 도시한다. 에칭(예를 들어, 건식 에칭 또는 습식 에칭)과 같은 공정은 재료(520)를 노출시키기 위해 각 돌기부(1040)로부터 재료(540)와 재료(530)를 제거하기 위해 사용될 수 있다. 도 5를 참조하여 상술한 바와 같이, 일부 경우에, 재료(530)는 생략될 수 있고, 재료(540)는 재료(520) 상에 직접 형성될 수 있다. 따라서, 여기에 기재된 도 13과 관련된 공정은 리세스들(recesses)(1325)이 형성될 때에 재료(520)를 노출시키기 위해 재료(540)(재료(530)가 생략된 경우)만을 제거할 수 있다.
도 13에 도시된 바와 같이, 각 리세스(1325)는 재료(520) 상의 바닥부와 주변부(1041)에 의해 형성되는 개구를 포함한다. 주변부(1041)가 다각형 형상을 가지므로, 각 리세스(1325)는 다각형 개구 및 이 다각형 개구와 관련된 다각형 측벽을 또한 가질 수 있다. 각 리세스(1325)의 다각형 측벽은 네 개의 측벽 부분들(1326, 1327, 1328, 및 1329)에 의해 한정될 수 있다. 도 13에 도시된 바와 같이, 측벽 부분들(1326 및 1328)은 서로 마주보며 재료(710)로 형성된다. 측벽들(1327 및 1329)은 서로 마주보며 재료(1110)로 형성된다. 측벽 부분(1326)은 측벽 부분(1327)과 수직하고, 이 측벽 부분(1327)은 측벽 부분(1328)과 수직하다. 측벽 부분(1328)은 측벽 부분(1329)과 수직하다. 재료들(710 및 1110)이 동일한 재료(예를 들어, 산화 실리콘)를 포함할 수 있으므로, 각 리세스(1325)의 측벽은 또한 동일한 재료를 포함할 수 있다. 다이오드 및 메모리 소자와 같은 특징들(features)은 각 리세스(1325)에 형성될 수 있다.
도 14는 재료들(1420, 1422, 및 1424)이 리세스들(1325)(도 13)에 형성된 후의 메모리 디바이스(500)를 도시한다. 재료(1420)는 n-형 반도체 재료(예를 들어, n-형 실리콘)을 포함할 수 있다. 재료(1422)는 p-형 반도체 재료(예를 들어, p-형 실리콘)을 포함할 수 있다. 재료들(1420 및 1422)은 다이오드의 적어도 일 부분을 형성할 수 있다. 재료(1424)는 재료들(1420 및 1422)의 저항성보다 낮은 저항성을 갖는 도전성 재료를 포함할 수 있다. 예를 들어, 재료(1424)는 코발트 규화물 또는 니켈 규화물를 포함할 수 있다.
재료들(1420, 1422, 및 1424)을 형성하는 단계는 재료(1420)를 형성하기 위해 재료(520) 상에 에피텍셜(epitaxial) 실리콘을 성장시키는 단계를 포함할 수 있다. 따라서, 재료(1420)는 단결정(single crystalline) 실리콘을 포함할 수 있다. n-형의 불순물들은 성장된 에피텍셜 실리콘에 삽입(예를 들어, 인 시튜(in situ) 도핑 또는 주입)될 수 있어서, 재료(1420)는 n-형 에피텍셜 실리콘을 포함할 수 있다. p-형 불순물들의 불순물들은 재료의 일 부분(예를 들어, 상부 부분)이 재료(1422)를 형성할 수 있도록 재료에 삽입(예를 들어, 인 시튜(in situ) 도핑 또는 주입)될 수 있다. p-형 불순물들의 예시는 붕소(B)와 같은 원소를 포함한다. 재료(1422)가 형성된 후에, 실리시데이션(silicidation) 공정은 재료(1424)를 형성하기 위해 실행될 수 있다. 도 14에 도시된 바와 같이, 재료들(1420 및 1422)은 측벽 부분들(1326, 1327, 1328, 및 1329)에서 재료들(710 및 1110)과 직접 접촉할 수 있다.
도 15는 재료(1599)가 리세스들(1325)에 형성된 후의 메모리 디바이스(500)를 도시한다. 재료(1599)는 측벽 부분들(1326, 1327, 1328, 및 1329)에서 재료들(710 및 1110)과 직접 접촉할 수 있다. 재료(1599)는 메모리 셀들(1501)의 메모리 소자들을 형성할 수 있다. 재료(1599)를 형성하는 단계는 리세스들(1325)에서 재료(1424) 위에 칼코겐 화합물 재료를 증착하는 단계를 포함할 수 있다.
각 메모리 셀(1501)은 적어도 재료들(1420 및 1422)에 의해 형성된 다이오드와 재료(1599)를 갖는 메모리 소자를 포함할 수 있다. 각 리세스(1325)에서 다이오드의 재료들(1420 및 1424)이 동일한 리세스 내에 형성되고 재료들(1420 및 1424)이 서로 수직한 마스킹 구조물(550(도 5) 및 950(도 9))을 사용하여 재료(520)에 자기-정렬될 수 있으므로, 각 리세스(1325)의 다이오드는 자기-정렬 다이오드로 고려될 수 있다.
메모리 디바이스(500)에 있는 다이오드들이 자기-정렬 다이오드들일 수 있으므로, 메모리 디바이스(500) 내에 다이오드들 및 다른 특징들(예를 들어, 재료들(520 및 1420) 사이에서)의 정렬 불량(misalignment)은 실질적으로 감소 또는 없을 수 있다. 따라서, 메모리 디바이스(500)에서, 다이오드들과 관련된 결함들(defects)은 감소 또는 없을 수 있다. 더욱이, 일부 종래기술의 디바이스들은 정렬 불량될 수 있는 다이오드들 및 다른 특징들과 같은 디바이스 특징들을 포함할 수 있다. 이 정렬 불량은 종래기술의 디바이스들에서 정렬 불량된 특징들 사이의 전류 경로에 수축(constriction)을 생성할 수 있다. 이 수축은 종래기술의 디바이스들이 디바이스 성능(performance) 불량으로 초래되어 작동할 때에 핫 스팟(hot spot)과 같은 현상(phenomenon)을 생성할 수 있다. 그러나, 메모리 디바이스(500)에서, 재료들(1420 및 520) 사이의 정렬 불량의 감소 또는 부재(absence)는 핫 스팟의 발생을 감소 또는 방지할 수 있다. 따라서, 디바이스 성능은 향상될 수 있다.
도 16은 메모리 디바이스(500)의 부가적인 특징들이 형성된 후의 메모리 디바이스(500)를 도시한다. 예를 들어, 도전성 콘택트들(1680 및 1681)과 도전성 라인들(1604 및 1606)이 형성된다. 도전성 라인들(1604) 및 도전성 라인들(1606)은 도 2의 도전성 라인들(204) 및 도전성 라인들(206)에 각각 대응할 수 있다. 도 16의 도전성 라인들(1604) 및 도전성 라인들(1606)은 또한 도 3의 도전성 라인들(304) 및 도전성 라인들(306)에 각각 대응할 수 있다.
당업자들은 부가적인 공정들이 상술한 메모리 디바이스(500)와 같은 메모리 디바이스의 부가적인 특징들을 형성하기 위해 실행될 수 있다는 것을 쉽게 인식할 것이다. 따라서, 여기에 기재된 실시예들의 초점을 돕기 위해, 상술한 도 5 내지 도 16 및 하기에 설명되는 도 17 내지 도 49는 메모리 디바이스(500)(도 5 내지 도 16), 메모리 디바이스(1700)(도 17 내지 도 14), 메모리 디바이스(2500)(도 25 내지 도 29), 메모리 디바이스(3000)(도 30 내지 도 39), 및 메모리 디바이스(4000)(도 40 내지 도 49)와 같은 메모리 디바이스의 특징들 중 일부만을 도시한다.
도 17 내지 도 24는 본 발명의 일 실시예에 따른, 도전성 재료(1730)를 갖는 메모리 디바이스(1700)를 형성하는 공정들을 도시한다. 도 5 내지 도 16을 참조하여 상술된 메모리 디바이스(500)를 형성하기 위해 사용된 공정들 중 일부는 도 17 내지 도 24를 참조하여 여기에 기재되는 메모리 디바이스(1700)를 형성하기 위해 사용될 수 있다. 따라서, 간소화를 위해, 도 5 내지 도 16의 메모리 디바이스(500)와 도 17 내지 도 24의 메모리 디바이스(1700) 사이에서 유사한 재료들 및 특징들에는 동일한 참조 부호들을 부여한다.
메모리 디바이스(1700)(도 17)와 메모리 디바이스(500)(도 5) 사이의 차이점은 메모리 디바이스(1700)의 재료(1730)가 메모리 디바이스(500)의 재료(530)와 다른 것이다. 예를 들어, 재료(1730)는 코발트 규화물 또는 니켈 규화물과 같은 전기 전도성 재료를 포함한다. 이와 대조로, 상술한 바와 같이, 재료(530)(도 5)는 이산화 실리콘과 같은 절연 재료를 포함한다. 메모리 디바이스(1700)(도 24)와 메모리 디바이스(500)(도 16) 사이의 다른 차이점은 재료(1730)의 일부가 메모리 디바이스의 완료(completion)시에 메모리 디바이스(1700)(도 24)에 남는 것이다. 반대로, 도 5 내지 도 16을 참조하여 상술한 바와 같이, 메모리 디바이스(500)의 인접한 메모리 셀들(1501)(도 15) 사이의 재료(530)는 메모리 디바이스의 완료시에 제거된다.
도 17에서, 지금까지 메모리 디바이스(1700)의 구조물은 도 5 내지 도 9를 참조하여 상술된 것과 유사한 공정들을 사용하여 형성될 수 있다. 그러나, 도 17에 도시된 바와 같이, 재료(1730)(재료(530) 대신에)는 재료들(520 및 540) 사이에 형성된다.
도 18은 트렌치들(1015)이 형성되고 마스킹 구조물(950)(도 17)이 제거된 후의 메모리 디바이스(1700)를 도시한다. 에칭(예를 들어, 건신 에칭 또는 습식 에칭)과 같은 제거 공정은 트렌치들(1015)을 형성하기 위해 개구들(952)(도 17)에서 각 디바이스 구조물(610)의 재료(540)의 부분들과 개구들(952)에서 재료(710)의 부분들을 제거하기 위해 사용될 수 있다. 재료(1730)는 제거되지 않는다. 따라서, 각 트렌치(1015)는 재료(1730) 상의 바닥부를 갖는다. 각 트렌치(1015)는 y-방향으로 연장하는 폭(1006)과 x-방향으로 연장하는 길이(1007)를 갖는다.
도 19 내지 도 24에서, 도 11 내지 도 16을 참조하여 상술한 것과 유사한 공정들은 메모리 디바이스(1700)의 다른 특징들을 형성하기 위해 사용될 수 있다. 그러나, 도 19 내지 도 24에 도시된 바와 같이, 재료(1730)의 부분들만이 제거되고, 인접한 메모리 셀들 사이에 있는 재료들(1730)의 일부 다른 부분들은 메모리 디바이스(1700)에 남아있다. 메모리 디바이스(1700)내에 재료(1730)의 존재는 도 4의 메모리 디바이스(300)에서의 재료(317)와 유사한 방식으로 메모리 디바이스(1700)를 향상시킬 수 있다.
도 25 내지 도 29는 본 발명의 일 실시예에 따른, 다양한 측벽 재료들을 갖는 리세스들을 구비하는 메모리 디바이스(2500)를 형성하는 공정들을 도시한다. 도 5 내지 도 16을 참조하여 상술한 메모리 디바이스(500)를 형성하기 위해 사용된 공정들 중 일부는 도 25 내지 도 29를 참조하여 여기에 기재되는 메모리 디바이스(2500)를 형성하기 위해 사용될 수 있다. 따라서, 간소화를 위해, 도 5 내지 도 16의 메모리 디바이스(500)와 도 25 내지 도 29의 메모리 디바이스(2500) 사이에서 유사한 재료들 및 특징들에는 동일한 참조부호들을 부여한다.
도 25에서, 지금까지 메모리 디바이스(2500)의 구조물은 도 5 내지 도 9를 참조하여 상술한 것과 유사한 공정들을 사용하여 형성될 수 있다. 도 25에 도시된 바와 같이, 마스킹 구조물(950)이 형성된다. 마스킹 구조물(950)은 폭(953)과 길이(954)를 갖는 마스킹 부분들(951)과 개구들(952)에 의해 한정된 패턴을 갖는다.
도 26은 리세스들(2625)이 형성되고 마스킹 구조물(950)(도 25)이 제거된 후의 메모리 디바이스(2500)를 도시한다. 개구들(952)(도 9)에서 양 재료들(540 및 710)이 트렌치들(1015)(도 10)을 형성하기 위해 제거되는 도 9와 관련된 공정과 달리, 도 25와 관련된 공정(예를 들어, 건식 에칭 또는 습식 에칭)은 도 26의 리세스들(2625)을 형성하기 위해 개구들(952)(도 25)에서 재료(540)만을 제거한다. 도 25에서 개구들(952)에 있는 재료(710)는 개구들(952)에 있는 재료(540)가 제거될 때에 메모리 디바이스(2500)에 잔류할 수 있다.
도 26에 도시된 바와 같이, 각 리세스(2625)는 재료(520) 상의 바닥부와 재료들(710 및 540)의 에지들(edges)을 포함하는 주변부(2641)에 의해 형성되는 개구를 포함한다. 각 리세스(2625)가 서로 수직하게 위치되는 패턴들을 갖는 마스킹 구조물들(예를 들어, 도 5의 550 및 도 25의 950)을 사용하여 형성되는 재료들(710 및 540)로 둘러싸이므로, 주변부(2641)는 다각형 형상을 가질 수 있다. 따라서, 각 리세스(2625)의 개구(주변부(2641)에 의해 형성됨)는 또한 다각형 형상을 가질 수 있다.
각 리세스(2625)가 서로 수직하게 위치되는 패턴들을 갖는 마스킹 구조물들(에를 들어, 도 5의 550 및 도 25의 950)을 사용하여 형성되는 재료들(710 및 540)로 둘러싸이므로, 각 리세스(2625)는 네 개의 측벽 부분들(2626, 2627, 2628, 및 2629)에 의해 한정될 수 있는 다각형 측벽을 또한 가질 수 있다. 도 26에 도시된 바와 같이, 측벽 부분들(2626 및 2628)은 서로 마주보고 재료(710)로 형성된다. 측벽 부분들(2627 및 2629)은 서로 마주보고 재료(540)로 형성된다. 재료(710)(예를 들어, 산화 실리콘)와 재료(540)(예를 들어, 질화 실리콘)가 상이한 재료들을 포함할 수 있으므로, 각 리세스(2625)의 측벽은 또한 상이한 재료들을 포함할 수 있다. 예를 들어, 양 측벽 부분들(2626 및 2628)은 재료(710)(예를 들어, 산화 실리콘)을 포함할 수 있고, 양 측벽 부분들(2627 및 2629)은 재료(540)(예를 들어, 질화 실리콘)을 포함할 수 있다. 다이오드 및 메모리 소자와 같은 메모리 셀의 특징들은 각 리세스(2625)에 형성될 수 있다.
도 27은 재료들(2720, 2722, 및 2724)이 리세스들(2625)에 형성된 후의 메모리 디바이스(2500)를 도시한다. 재료들(2720, 2722, 및 2724)은 도 14의 각 재료들(1420, 1422, 및 1424)을 형성하기 위해 사용된 공정들과 유사한 공정에 의해 형성될 수 있다. 재료들(2720 및 2722)은 다이오드의 적어도 일 부분을 형성할 수 있다. 재료(2724)는 도 3의 재료(324)와 같은 도전성 재료를 포함할 수 있다. 도 27에 도시된 바와 같이, 재료들(2720 및 2722)은 측벽 부분들(2626, 2627, 2628, 및 2629)에서 재료들(710 및 540)과 직접 접촉할 수 있다.
도 28은 재료(2899)가 리세스들(2625)에 형성된 후의 메모리 디바이스(2500)를 도시한다. 재료(2899)는 측벽 부분들(2626, 2627, 2628, 및 2629)에서 재료들(710 및 540)과 직접 접촉할 수 있다. 재료(2899)는 도 15의 재료(1599)를 형성하기 위해 사용된 공정들과 유사한 공정들에 의해 형성될 수 있다. 재료(2899)는 메모리 셀들(2801)의 메모리 소자들을 형성할 수 있다.
각 메모리 셀(2801)은 적어도 재료들(2720 및 2722)에 의해 형성되는 다이오드와, 재료(2899)를 포함하는 메모리 소자를 포함할 수 있다. 각 리세스(2625)에 있는 재료들(2720 및 2722)이 동일한 리세스 내에 형성되므로, 이들 재료들은 리세스(2625)의 측벽(측벽 부분들(2626, 2627, 2628, 및 2629)에 의해 한정된 측벽)에 자기-정렬될 수 있다. 따라서, 각 메모리 셀(2801)에서, 재료들(2720 및 2722)에 의해 형성된 다이오드는 자기-정렬 다이오드로서 고려될 수 있다.
도 29는 메모리 디바이스(2500)의 부가적인 특징들이 형성된 후의 메모리 디바이스(2500)를 도시한다. 예를 들면, 도전성 콘택트들(2980 및 2981) 및 도전성 라인들(2904 및 2906)이 형성된다. 도전성 라인들(2904)과 도전성 라인들(2906)은 도 2의 도전성 라인들(204)과 도전성 라인들(206)에 각각 대응할 수 있다. 도 29의 도전성 라인들(2904) 및 도전성 라인들(2906)은 도 3의 도전성 라인들(304) 및 도전성 라인들(306)에 각각 대응할 수 있다.
도 30 내지 도 39는 본 발명의 일 실시예에 따른, 다이오드 형성 전에 형성된 에피텍셜(epitaxial) 실리콘을 갖는 메모리 디바이스(3000)를 형성하는 공정들을 도시한다. 도 5 내지 도 16을 참조하여 상술한 메모리 디바이스(500)를 형성하기 위해 사용된 공정들 중 일부는 도 30 내지 도 39를 참조하여 여기에 기재되는 메모리 디바이스(3000)를 형성하기 위해 사용될 수 있다. 따라서, 간소화를 위해, 도 5 내지 도 16의 메모리 디바이스(500)와 도 30 내지 도 39의 메모리 디바이스(3000) 사이에서 유사한 재료들 및 특징들에는 동일한 참조부호들을 부여한다.
도 30에서, 지금까지 메모리 디바이스(3000)의 구조물은 도 5 내지 도 8를 참조하여 기재된 것들과 유사한 공정들을 사용하여 형성될 수 있다. 도 30에 도시된 바와 같이, 재료(710)에 의해 절연된 디바이스 구조물(610)이 형성된다.
도 31은 재료들(540 및 530)(도 30)이 에칭(예를 들어, 건식 에칭 또는 습식 에칭)과 같은 공정에 의해 제거된 후의 메모리 디바이스(3000)를 도시한다. 재료들(540 및 530)의 제거는 y-방향으로 연장하는 트렌치들(3135)을 형성한다.
도 32는 재료(3220)가 트렌치들(3135)(도 31)에 형성된 후의 메모리 디바이스(3000)를 도시한다. 재료(3220)는 n-형 반도체 재료(예를 들어, n-형 실리콘)을 포함할 수 있다. 재료(3220)를 형성하는 단계는 재료(520) 상에 에피텍셜 실리콘을 성장시키는 단계를 포함할 수 있다. 따라서, 재료(3220)는 단결정 실리콘을 포함할 수 있다. n-형의 불순물들은 재료(3220)가 n-형 에피텍셜 실리콘을 포함할 수 있도록 성장된 에피텍셜 실리콘에 삽입(예를 들어, 인 시튜(in situ) 도핑 또는 주입)될 수 있다. 공정(예를 들어, CMP)은 도 32에 도시된 구조물을 달성하도록 재료(3220)를 평탄화기 위해 실행될 수 있다.
도 33은 마스킹 구조물(950)이 재료(3220 및 710) 위에 형성된 후의 메모리 디바이스(3000)를 도시한다. 도 33에 도시된 바와 같이, 마스킹 구조물(950)은 폭(953)과 길이(954)를 갖는 마스킹 부분들(951) 및 개구들(952)에 의해 한정된 패턴을 갖는다.
도 34는 트렌치들(3435)이 형성되고 도 33의 마스킹 구조물(950)이 제거된 후의 메모리 디바이스(3000)를 도시한다. 에칭(예를 들어, 건식 에칭)과 같은 제거 공정은 트렌치들(3435)을 형성하기 위해 개구들(952)에서 각 디바이스 구조물(610)의 재료들(3220)의 부분들과 개구들(952)에서 재료(710)의 부분들을 제거하기 위해 사용될 수 있다. 각 트렌치(3435)는 재료(520) 상의 바닥부, y-방향으로 연장하는 폭(3406), 및 x-방향으로 연장하는 길이(3407)를 가질 수 있다. 길이(3407)는 폭(3406)보다 실질적으로 더 크다. 도 34에 도시된 바와 같이, 각 트렌치(3435)의 더 큰 치수(길이 (3407))는 주변부(3441)를 갖는 돌기부들(3440)을 형성하기 위해 디바이스 구조물들(610)을 통해 x-방향으로 연장한다. 돌기부들(3440)이 서로 수직하게 위치되는 패턴들을 갖는 마스킹 구조물들(550(도 5) 및 950(도 9))을 사용하여 형성되므로, 도 34의 주변부(3441)는 다각형 형상을 가질 수 있다.
도 35는 재료(3510)가 돌기부들(3440)을 y-방향으로 서로 절연시키기 위해 트렌치들(3435)을 채우도록, 예를 들어 증착에 의해 형성된 후의 메모리 디바이스(3000)를 도시한다. 재료(3510)는 절연 재료, 예를 들어 산화 실리콘 또는 다른 절연 재료를 포함할 수 있다. 재료(3510)는 재료(710)의 것과 같은 동일한 재료 조성물을 포함할 수 있다. 예를 들어, 양 재료들(3510 및 710)은 산화 실리콘을 포함할 수 있다.
도 36은 재료(3510)가 예를 들어, 돌기부들(3440)의 재료(3320)를 노출시키기 위해 CMP 또는 에칭 백을 통해 평탄화된 후의 메모리 디바이스(3000)를 도시한다. 도 36에 도시된 바와 같이, 동일한 디바이스 구조물(610)의 y-방향을 따르는 돌기부들(3440)은 재료(3510)에 의해 서로 절연되고, 다양한 디바이스 구조물들(610) 사이에서 x-방향을 따르는 돌기부들(3440)은 재료(710)에 의해 서로 절연된다.
각 돌기부(3440)는 재료(520) 상의 바닥부와 주변부(3441)에 의해 형성된 개구를 포함한다. 도 36에 도시된 바와 같이, 각 돌기부(3440)는 재료들(3510 및 710)로 둘러싸인 주변부(3441)를 포함하고 재료(520) 상의 바닥부를 포함한다. 각 돌기부(3440)가 서로 수직하게 위치되는 패턴들을 갖는 마스킹 구조물들(도 5의 550 및 도 9의 950)을 사용하여 형성되므로, 주변부(3441)는 다각형 형상을 가질 수 있다.
도 36에 도시된 바와 같이, 각 돌기부(3440)는 네 측벽 부분들(3626, 3627, 3628, 및 3629)에 의해 한정된 측벽을 또한 포함한다. 각 돌기부(3440)가 서로 수직하게 위치되는 패턴들을 갖는 마스킹 구조물들(도 5의 550 및 도 9의 950)을 사용하여 형성되므로, 각 돌기부(3440)는 재료들(3510 및 710)로 둘러싸인 측벽 부분들(3626, 3627, 3628, 및 3629)에 의해 한정된 다각형 측벽을 또한 가질 수 있다. 다이오드와 같은 메모리 셀의 특징들은 각 돌기부(3440)에 형성될 수 있다.
도 37은 재료들(3722 및 3724)이 돌기부들(3440)에 형성된 후의 메모리 디바이스(3000)를 도시한다. 재료들(3220 및 3722)은 측벽 부분들(3626, 3627, 3628, 및 3629)에서 재료들(710 및 3510)과 직접 접촉할 수 있다. 재료(3722)는 p-형 반도체 재료(예를 들어, p-형 실리콘)을 포함할 수 있다. 재료들(3220 및 3722)은 다이오드의 적어도 일 부분을 형성할 수 있다. 재료(3724)는 재료들(3220 및 3722)의 저항성보다 낮은 저항성을 갖는 도전성 재료를 포함할 수 있다. 재료(3724)는 도 3의 재료(324)를 포함할 수 있다. 재료들(3722 및 3724)을 형성하는 단계는 재료(3722)를 형성하기 위해 p-형 불순물들을 재료(3220)에 삽입(예를 들어, 주입)하는 단계 및 p-형 불순물이 재료(3724)를 형성하기 위해 재료(3722)에 삽입된 후에 실리시데이션(silicidation) 공정을 실행하는 단계를 포함할 수 있다.
도 38은 재료(3899)가 형성된 후의 메모리 디바이스(3000)를 도시한다. 도 38은 예시로서 원통형 구조물을 갖는 각 재료(3899)를 도시한다. 재료(3899)는 다양한 구조물로 형성될 수 있다. 재료(3899)를 형성하는 단계는 재료(3899)를 형성하기 위해 부가적인 공정(예를 들어, 건식 에칭)에 이어서 재료(3724) 위에 칼코겐 화합물 재료를 증착하는 단계를 포함할 수 있다. 도전성 재료는 재료(3899)를 형성하는 부가적인 공정이 실행되기 전에 칼코겐 화합물 재료 위에 형성될 수 있어서, 재료(3899)는 부가적인 공정 동안 보호될 수 있다. 대안적으로, 재료(3899)를 형성하는 단계는 재료들(710, 3510, 및 3724) 위에 절연 재료를 증착하는 단계, 절연 재료에 바이어스(vias)를 형성하는 단계, 및 그런 다음 이 바이어스 내로 재료(3899)를 증착하는 단계를 포함할 수 있다. 명료화를 위해, 도 38은 절연 재료와 바이어스를 생략했다. 재료(3899)는 메모리 셀들(3801)의 메모리 소자들을 형성할 수 있다.
도 39는 메모리 디바이스(3000)의 부가적인 특징들이 형성된 후의 메모리 디바이스(3000)를 도시한다. 예를 들어, 도전성 콘택트들(3980 및 3981) 및 도전성 라인들(3904 및 3906)이 형성된다. 일부 경우에, 도전성 콘택트들(3890)의 적어도 일 부분(예를 들어, 바닥 부분)을 위한 재료는 재료(3899)가 형성되는 동일한 바이어스(도 38을 참조하여 상술됨)에 형성될 수 있다. 도 39에서, 도전성 라인들(3904) 및 라인들(3906)은 또한 도 2의 도전성 라인들(204) 및 도전성 라인들(206)에 각각 대응할 수 있다. 도 39의 도전성 라인들(3904) 및 도전성 라인들(3906)은 또한 도 3의 도전성 라인들(304) 및 도전성 라인들(306)에 각각 대응할 수 있다.
도 40 내지 도 49는 본 발명의 일 실시예에 따른, 메모리 디바이스의 다이오드들을 형성하기 위해 에피텍셜 실리콘을 형성함 없이 메모리 디바이스(4000)를 형성하는 공정들을 도시한다. 도 5 내지 도 16을 참조하여 상술한 메모리 디바이스(500)를 형성하기 위해 사용된 공정들 중 일부는 도 40 내지 도 49를 참조하여 여기에 기재되는 메모리 디바이스(4000)를 형성하기 위해 사용될 수 있다. 따라서, 간소화를 위해, 도 5 내지 도 16의 메모리 디바이스(500)와 도 40 내지 도 49의 메모리 디바이스(4000) 사이에서 유사한 재료들 및 특징들에는 동일한 참조부호들을 부여한다.
도 40은 기판(4005)과 이 기판(4005)에 또는 위에 형성된 복수의 재료들(4010, 4020, 및 4021)을 갖는 메모리 디바이스(4000)를 도시한다. 기판(4005)은 초기에 p-형 반도체(예를 들어, 실리콘) 재료를 포함할 수 있다. 재료(4020 및 4021)를 형성하는 단계는 n-형 불순물들을 기판(4005)의 일 부분(예를 들어, 상부 부분)에 삽입(예를 들어, 주입)하는 단계를 포함할 수 있다. 따라서, 재료(4020 및 4021)는 n-형 반도체 재료를 포함할 수 있다. n-형 불순물로 삽입되지 않은 재료(4010)를 포함하는 기판(4005)의 나머지 부분(예를 들어, 하부 부분)은 p-형 반도체 재료를 남길 수 있다.
n-형 불순물의 여러 농도(concentration)는 재료들(4020 및 4021)이 다양한 불순물 주입(implantation)(또는 도핑)을 가질 수 있도록 사용될 수 있다. 예를 들어, n-형 불순물의 농도는 재료(4020)가 재료(4021)의 농도보다 더 큰 불순물 농도를 갖도록 제어될 수 있다.
도 40은 x-방향, 이 x-방향에 수직한 y-방향, 및 상기 x-방향과 y-방향 양자에 수직한 z-방향을 도시한다. 도 40에 도시한 바와 같이, 재료들(4010, 4020, 및 4021)은 z-방향에 대해 다양한 층들, 하나 이상의 다른 층들 위에(또는 상에) 하나의 층을 형성할 수 있다.
도 40은 또한 재료들(4010, 4020, 및 4021) 위에 형성된 마스킹 구조물(550)을 도시한다. 도 40에 도시된 바와 같이, 마스킹 구조물(550)은 폭(553)과 길이(554)를 갖는 마스킹 부분들(551) 및 개구들(552)에 의해 한정된 패턴을 갖는다.
도 41은 디바이스 구조물들(4110) 및 트렌치들(4115)이 형성되고 마스킹 구조물(550)(도 40)이 제거된 후의 메모리 디바이스(4000)를 도시한다. 에칭(예를 들어, 건식 에칭)과 같은 공정은 개구들(552)(도 40)에서 재료들(4021, 4020, 및 4010)의 부분들을 제거하기 위해 사용될 수 있다. 재료들(4021, 4020, 및 4010)의 나머지 부분들(마스킹 구조물(550)의 아래의 부분들)은 디바이스 구조물들(4110)을 형성한다. 각 디바이스 구조물(4110)은 x-방향으로 연장하는 폭(4111)과 y-방향으로 연장하는 길이(4112)를 갖는다. 길이(4112)는 폭(4111)보다 실질적으로 더 크다. 각 트렌치(4115)는 재료(4010) 상의 바닥부, x-방향으로 연장하는 폭(4116), 및 y-방향으로 연장하는 길이(4117)를 가질 수 있다. 길이(4117)는 폭(4116)보다 실질적으로 더 크다.
도 42는 재료(4210)가 디바이스 구조물들(4110)을 서로 절연시키기 위해 트렌치들(4115)을 채우도록, 예를 들어 증착에 의해 형성된 후의 메모리 디바이스(4000)를 도시한다. 재료(4210)는 절연 재료, 예를 들어 산화 실리콘 또는 다른 절연 재료를 포함할 수 있다. CMP와 같은 공정은 도 42의 메모리 디바이스(4000)의 구조물을 얻기 위해 형성된 후에 재료(4210)를 평탄화하기 위해 사용될 수 있다.
도 43은 마스킹 구조물(950)이 디바이스 구조물(4110) 및 재료(4210) 위에 형성된 후의 메모리 디바이스(4000)를 도시한다. 도 43에 도시된 바와 같이, 마스킹 구조물(950)은 폭(953)과 길이(954)를 갖는 마스킹 부분들(951) 및 개구들(952)에 의해 한정된 패턴을 포함한다.
도 44는 트렌치들(4415)이 형성되고 마스킹 구조물(950)(도 43)이 제거된 후의 메모리 디바이스(4000)를 도시한다. 에칭(예를 들어, 건식 에칭)과 같은 제거 공정은 개구들(952)에서 재료(4210)의 부분들 및 개구들(952)에서 재료(4021)의 일 부분 또는 재료들(4021 및 4020) 각각의 부분들을 제거하고 도 44에서 트렌치들(4415)을 형성하기 위해 사용될 수 있다. 각 트렌치(4415)는 재료(4020) 상의 바닥부, y-방향으로 연장하는 폭(4406) 및 x-방향으로 연장하는 길이(4407)를 가질 수 있다. 길이(4407)는 폭(4406)보다 실질적으로 더 크다. 도 44에 도시된 바와 같이, 각 트렌치(4415)의 더 큰 치수(길이 (4407))는 주변부(4441)를 갖는 돌기부들(4440)을 형성하기 위해 디바이스 구조물들(4110)을 통해 x-방향으로 연장한다. 돌기부들(4440)이 서로 수직하게 위치되는 패턴들을 갖는 마스킹 구조물들(550(도 5) 및 950(도 9))을 사용하여 형성되므로, 도 44의 주변부(4441)는 다각형 형상을 가질 수 있다.
도 45는 재료(4510)가 돌기부들(4440)을 y-방향으로 서로 절연시키기 위해 트렌치들(4415)을 채우도록 예들 들어, 증착에 의해 형성된 후의 메모리 디바이스(4000)를 도시한다. 재료(4510)는 절연 재료, 예를 들어 산화 실리콘 또는 다른 절연 재료를 포함할 수 있다. 재료(4510)는 재료(4210)의 조성물과 동일한 재료 조성물을 포함할 수 있다. 예를 들어, 양 재료들(4510 및 4210)은 산화 실리콘을 포함할 수 있다.
도 46은 재료(4510)가 돌기부들(4440)의 재료(4021)를 노출시키기 위해, 예를 들어 CMP 또는 에칭 백을 통해 평탄화된 후의 메모리 디바이스(4000)를 도시한다. 도 46에 도시된 바와 같이, 동일한 디바이스 구조물들(4110)의 y-방향을 따르는 돌기부들(4440)은 재료(4510)에 의해 서로 절연되고, 다양한 디바이스 구조물들(4110) 사이에서 x-방향을 따르는 돌기부들(4140)은 재료(4210)에 의해 서로 절연된다.
각 돌기부(4440)는 재료(4020) 상의 바닥부 및 주변부(4441)로 형성된 개구를 포함한다. 도 46에 도시된 바와 같이, 각 돌기부(4440)는 재료들(4510 및 4210)로 둘러싸인 주변부(4441)를 포함하고 재료(4020) 상의 바닥부를 포함한다. 각 돌기부(4440)가 서로 수직하게 위치되는 패턴들을 갖는 마스킹 구조물들(도 40의 550 및 도 43의 950)을 사용하여 형성되므로, 주변부(4441)는 다각형 형상을 가질 수 있다.
각 돌기부는 네 측벽 부분들(4626, 4627, 4628, 및 4629)에 의해 한정된 측벽을 또한 포함한다. 각 돌기부(4440)가 서로 수직하게 위치되는 패턴들을 갖는 마스킹 구조물들(도 40의 550 및 도 43의 950)을 사용하여 형성되므로, 각 돌기부(4440)는 재료들(4510 및 4210)로 둘러싸인 측벽 부분들(4626, 4627, 4628, 및 4629)에 의해 한정된 다각형 측벽을 또한 가질 수 있다. 다이오드와 같은 메모리 셀의 특징들은 각 돌기부(4440)에 형성될 수 있다.
도 47은 재료들(4722 및 4724)이 돌기부들(4440)에 형성된 후의 메모리 디바이스(4000)를 도시한다. 재료들(4722 및 4724)은 측벽 부분들(4626, 4627, 4628, 및 4629)에서 재료들(4210 및 4510)과 직접 접촉할 수 있다. 재료(4722)는 P-형 반도체 재료(예를 들어, P-형 실리콘)을 포함할 수 있다. 재료들(4021 및 4722)은 다이오드의 적어도 일 부분을 형성할 수 있다. 재료(4724)는 재료들(4021 및 4722)의 저항성보다 낮은 저항성을 갖는 도전성 재료를 포함할 수 있다. 재료(4724)는 도 3의 재료(324)와 같은 도전성 재료를 포함할 수 있다. 재료들(4722 및 4724)을 형성하는 단계는 재료(4722)를 형성하기 위해 P-형 불순물들을 재료(4021)에 삽입(예를 들어, 주입)하는 단계 및 P-형 불순물이 재료(4724)를 형성하기 위해 재료(4021)에 삽입된 후의 실리시데이션 공정을 실행하는 단계를 포함할 수 있다.
도 48은 재료(4899)가 형성된 후의 메모리 디바이스(4000)를 도시한다. 도 48은 예시로서 원통형 구조물을 구비하는 형상을 갖는 각 재료(4899)를 도시한다. 재료(4899)는 다양한 구조물로 형성될 수 있다. 재료(4899)를 형성하는 단계는 재료(4899)를 형성하기 위해 부가적인 공정(예를 들어, 건식 에칭)에 이어서 재료(4724) 위에 칼코겐 화합물 재료를 증착하는 단계를 포함할 수 있다. 도전성 재료는 재료(4899)를 형성하는 부가적인 공정이 실행되기 전에 칼코겐 화합물 재료 위에 형성될 수 있어서, 재료(4899)는 부가적인 공정 동안 보호될 수 있다. 대안적으로, 재료(4899)를 형성하는 단계는 재료들(4210, 4510, 및 4724) 위에 절연 재료를 증착하는 단계, 절연 재료에 바이어스(vias)를 형성하는 단계, 및 그런 다음 이 바이어스 내로 재료(4899)를 증착하는 단계를 포함할 수 있다. 명료화를 위해, 도 48은 절연 재료와 바이어스를 생략했다. 재료(4899)는 메모리 셀들(4801)의 메모리 소자들을 형성할 수 있다.
도 49는 메모리 디바이스(4000)의 부가적인 특징들이 형성된 후의 메모리 디바이스(4000)를 도시한다. 예를 들어, 도전성 콘택트들(4980 및 4981) 및 도전성 라인들(4904 및 4906)이 형성된다. 일부 경우에, 도전성 콘택트들(4890)의 적어도 일 부분(예를 들어, 바닥 부분)을 위한 재료는 재료(4899)가 형성되는 동일한 바이어스(도 48을 참조하여 상술됨)에 형성될 수 있다. 도전성 라인들(4904) 및 도전성 라인들(4906)은 도 2의 도전성 라인들(204) 및 도전성 라인들(206)에 각각 대응할 수 있다. 도 49의 도전성 라인들(4904) 및 도전성 라인들(4906)은 또한 도 3의 도전성 라인들(304) 및 도전성 라인들(306)에 각각 대응할 수 있다.
도 50 내지 도 58은 본 발명의 일 실시예에 따른, 메모리 디바이스의 다이오드들 사이와 다이오드들 위에 동시에 형성된 도전성 재료들을 갖는 메모리 디바이스(5000)를 형성하는 공정들을 도시한다. 메모리 디바이스(500)(도 5 내지 도 16) 및 메모리 디바이스(2500)(도 25 및 도 26)를 형상하기 위해 사용된 공정들 중 일부가 도 50 내지 도 58을 참조하여 여기에 기재되는 메모리 디바이스(5000)를 형성하기 위해 사용될 수 있다. 따라서, 간소화를 위해, 메모리 디바이스(500)(도 5 내지 도 16), 메모리 디바이스(2500)(도 25 및 도 26), 및 도 50 내지 도 58의 메모리 디바이스(5000) 중에 유사한 재료들 및 특징들에는 동일한 참조부호들을 부여한다.
도 50에서, 지금까지 메모리 디바이스(5000)의 구조물은 도 25를 참조하여 상술한 것과 유사한 공정들을 사용하여 형성될 수 있다. 도 50에 도시된 바와 같이, 마스킹 구조물(950)은 디바이스 구조물들(610)의 제 1 부분(5051)이 개구들(540)에서 노출되고 디바이스 구조물(610)의 제 2 부분(5052)이 마스킹 구조물(950) 아래에 있도록 개구들(540)을 포함한다.
도 51에서, 지금까지 메모리 디바이스(5000)의 구조물은 도 26을 참조하여 상술한 것과 유사한 공정들을 사용하여 형성될 수 있다. 도 51에 도시된 바와 같이, 리세스들(2625)이 형성되고 마스킹 구조물(950)(도 50)이 제거되다. 각 리세스(2625)는 재료(520) 상의 바닥부를 포함한다.
도 52는 재료들(5220 및 5222)이 리세스들(2625)에 형성된 후의 메모리 디바이스(5000)를 도시한다. 재료들(5220 및 5222)은 다이오드의 적어도 일 부분을 형성할 수 있다. 재료들(5220 및 5222)은 각각 도 14의 재료들(1420 및 1422)을 형성하기 위해 사용된 공정들과 유사한 공정들에 의해 형성될 수 있어서, 도 52의 재료(5220)는 n-형 반도체 재료를 포함할 수 있고 재료(5222)는 p-형 반도체 재료를 포함할 수 있다.
도 53은 재료들(540 및 530)(도 52)이 에칭(예를 들어, 건식 에칭 또는 습식 에칭)과 같은 공정에 의해 제거된 후의 메모리 디바이스(5000)를 도시한다. 재료들(540 및 530)의 제거는 개구들(5325)을 생성한다.
도 54는 스페이서들(spacers)(5454)이 개구들(5325)에 형성된 후의 메모리 디바이스(5000)를 도시한다. 스페이서들(5454)은 실리콘계 재료(예를 들어, 산화 실리콘)와 같은 절연 재료를 포함할 수 있다.
도 55는 도전성 재료들(5524 및 5530)이 형성된 후의 메모리 디바이스(5000)를 도시한다. 재료들(5524 및 5530)은 동일한 재료일 수 있고 재료들(5220 및 5222)의 저항성보다 낮은 저항성을 갖는 재료를 포함할 수 있다. 예를 들어, 재료들(5524 및 5530)은 코발트 규화물 또는 니켈 규화물을 포함할 수 있다. 재료들(5524 및 5530)이 동일한 재료들일 수 있으므로, 이들은 동시에 형성될 수 있다. 예를 들어, 스페이서들(5454)이 형성된 후에, 실리시데이션 공정은 재료들(5524 및 5530)을 동시에 형성하기 위해 실행될 수 있다. 재료들(5524 및 5530)은 도 3을 참조하여 상술한 재료들(314 및 317)의 것과 유사한 특징들(characteristices)을 포함할 수 있다.
도 56은 재료(5610)가 개구들(5325)을 채우기 위해, 예를 들어 증착에 의해 형성된 후의 메모리 디바이스(5000)를 도시한다. 재료(5610)는 절연 재료, 예를 들어 산화 실리콘 또는 다른 절연 재료를 포함할 수 있다. 재료(5610)는 재료(710)의 조성물과 동일한 재료 조성물을 포함할 수 있다. 예를 들어, 양 재료들(5610 및 710)은 산화 실리콘을 포함할 수 있다.
도 57은 재료(5610)가 스페이서들(5424) 및 재료(5524)를 노출시키기 위해, 예를 들어 CMP 또는 에칭 백을 통해 평탄화된 후의 메모리 디바이스(5000)를 도시한다.
도 58은 전극들(5811 및 5812), 메모리 소자들(5899), 도전성 콘택트들(5880 및 5881), 및 도전성 라인들(5804 및 5806)과 같은 메모리 디바이스(5000)의 부가적인 특징들의 형성 후의 메모리 셀들(5801)을 포함하는 메모리 디바이스(5000)를 도시한다. 도전성 라인들(5804) 및 도전성 라인들(5806)은 도 2의 도전성 라인들(204) 및 도전성 라인들(206)에 각각 대응할 수 있다. 도 58의 도전성 라인들(5804) 및 도전성 라인들(5806)은 또한 도 3의 도전성 라인들(304) 및 도전성 라인들(306)에 각각 대응할 수 있다. 도 58에 도시된 바와 같이, 각 메모리 셀(5801)은 적어도 재료들(5220 및 5222), 전극들(5811) 중 하나, 전극들(5812) 중 하나, 메모리 소자들(5899) 중 하나, 및 콘택트들(5880) 중 하나로 형성된 다이오드를 포함할 수 있다.
전극들(5811)을 형성하는 단계는 재료들(5424 및 5610) 위에 제 1 절연 재료를 증착하는 단계, 제 1 절연 재료 내에 바이어스를 형성하는 단계, 및 전극(5811)을 형성하기 위해 도전성 재료를 제 1 바이어스 내에 증착하는 단계를 포함할 수 있다. 간소화를 위해, 도 58은 제 1 절연 재료와 제 1 바이어스를 생략했다.
메모리 소자(5899)를 형성하는 단계는 전극들(5811) 위에 제 2 절연 재료를 증착하는 단계, 제 2 절연 재료 내에 제 2 바이어스를 형성하는 단계, 및 그런 다음 메모리 소자(5899)을 형성하기 위해 칼코겐 화합물 재료를 제 2 바이어스 내에 증착하는 단계를 포함할 수 있다. 간소화를 위해, 도 58은 제 2 절연 재료와 제 2 바이어스를 생략했다.
전극들(5812)을 형성하는 단계는 메모리 소자들(5899) 위에 도전성 재료를 증착하는 단계를 포함할 수 있다. 전극들(5812)은 메모리 소자들(5899)이 형성되는 동일한 바이어스(상술한 제 2 바이어스)에 형성될 수 있다. 대안적으로, 전극들(5812) 및 메모리 소자들(5899)은 함께 형성될 수 있다. 예를 들어, 전극들(5812) 및 메모리 소자들(5899)를 형성하는 단계는 전극들(5811) 위에 칼코겐 화합물 재료(메모리 소자들(5899)을 형성하기 위해)를 증착하는 단계 및 이 칼코겐 화합물 재료 위에 도전성 재료(전극들(5812)을 형성하기 위해)를 증착하는 단계를 포함할 수 있다. 그런 다음, 부가적인 공정(예를 들어, 건식 에칭)은 하나의 메모리 소자(5899)와 하나의 전극(5812)을 포함하는 각 메사(mesa)를 갖는 개별 메사들을 형성하기 위해 실행될 수 있다. 부가적인 공정은 라인들(5806)과 평행한 라인들(개별 메사들 대신에) 내로 칼코겐 화합물 재료와 도전성 재료를 대안적으로 형성할 수 있어서, 각 라인은 복수의 메모리 셀들 중 메모리 소자들(5899)과 전극들(5812)을 포함한다.
콘택트들(5880 및 5881) 및 도전성 라인들(5880 및 5881)은 전극들(5812)의 형성에 이어서 형성될 수 있다.
도 59는 본 발명의 일 실시예에 따른, 메모리 셀(5901)을 구비하는 메모리 디바이스(5900)의 부분적인 3D 다이아그램이다. 메모리 디바이스(5900)는 메모리 디바이스(300)(도 3); 메모리 디바이스(500)(도 16); 메모리 디바이스(1700)(도 24); 메모리 디바이스(2500)(도 29); 메모리 디바이스(300)(도 39); 및 메모리 디바이스(4000)(도 49)와 같이, 상술한 메모리 디바이스들의 메모리 셀들의 정렬과 유사한 행들과 열들로 배열된 많은 메모리 셀들을 포함한다. 그러나, 도 59의 메모리 디바이스(5900)와 상술한 다른 메모리 디바이스들 사이의 차이점에 초점을 맞추기 위해, 도 59는 재료들(5920, 5922, 및 5924); 전극들(5911 및 5912), 메모리 소자(5999); 도전성 콘택트(5980); 및 도전성 라인(5906)과 같은 하나의 메모리 셀(5901)과 메모리 디바이스(5900)의 일부 특징들만을 도시한다.
전극들(5911 및 5912)과 메모리 소자(5999)는 도 58의 메모리 디바이스(5000)의 메모리 소자(5899)와 전극들(5811 및 5812)을 형성하는 공정들과 유사한 공정들로 형성될 수 있다.
재료들(5920 및 5922)은 메모리 셀(5901)의 다이오드의 적어도 일 부분을 형성할 수 있다. 메모리 디바이스(5900)의 재료들(5920, 5922, 및 5924)은 도 3의 메모리 디바이스(300)의 재료들(321, 322, 및 324) 각각에; 도 16의 메모리 디바이스(500) 및 도 24의 메모리 디바이스(1700)의 재료들(1420, 1422, 및 1424) 각각에; 도 29의 메모리 디바이스(2500)의 재료들(2820, 2822, 및 2824) 각각에; 도 29의 메모리 디바이스(3000)의 재료들(3220, 3722, 및 3724) 각각에; 및 도 49의 메모리 디바이스(4000)의 재료들(4021, 4722, 및 4724) 각각에 대응할 수 있다. 따라서, 도 59의 메모리 디바이스(5900)의 재료들(5920, 5922, 및 5924)은 상술한 대응하는 재료들을 형성하는 공정들과 유사한 공정들로 형성될 수 있다.
도 59에 도시된 메모리 디바이스(5900)의 특징들 중 일부는 메모리 디바이스들(300, 500, 1700, 2500, 3000, 및 4000)의 일 부분을 대체할 수 있어서, 상술한 메모리 디바이스들(300, 300, 500, 1700, 2500, 3000, 및 4000) 각각에 있는 각 메모리 셀은 도 59에 도시된 메모리 셀(5901)의 구조물을 가질 수 있다. 예를 들어, 메모리 디바이스(5900)의 전극들(5911 및 5912)과 메모리 소자(5999)와 같은 재료(5924)와 콘택트(5980) 사이의 특징들은 도 3의 메모리 디바이스(300)의 메모리 소자(399);도 16의 메모리 디바이스(500) 및 도 24의 메모리 디바이스(1700)의 메모리 소자(1599); 도 29의 메모리 디바이스(2500)의 메모리 소자(2899); 도 39의 메모리 디바이스(3000)의 메모리 소자(3899); 또는 도 49의 메모리 디바이스(4000)의 메모리 소자(4899)를 대체할 수 있다.
도 60은 본 발명의 일 실시예에 따른, 메모리 셀(6001)을 구비하는 메모리 디바이스(6000)의 부분적인 3D 다이아그램이다. 메모리 디바이스(6000)는 메모리 디바이스(300)(도 3); 메모리 디바이스(500)(도 16); 메모리 디바이스(1700)(도 24); 메모리 디바이스(2500)(도 29); 메모리 디바이스(3000)(도 39); 및 메모리 디바이스(4000)(도 49)와 같이, 상술한 메모리 디바이스들의 메모리 셀들의 정렬과 유사한 행들과 열들로 배열된 많은 메모리 셀들을 포함한다. 그러나, 도 60의 메모리 디바이스(6000)와 상술한 다른 메모리 디바이스들 사이의 차이점에 초점을 맞추기 위해, 도 60은 재료들(6020, 6022, 및 6024), 전극들(6011 및 6012), 메모리 소자(6099)(예를 들어, 칼코겐 화합물 재료), 도전성 콘택트(6080), 및 도전성 라인(6006)과 같은 하나의 메모리 셀(6001)과 메모리 디바이스(6000)의 일부 특징들만을 도시한다.
재료들(6020 및 6022)은 메모리 셀(6001)의 다이오드의 적어도 일 부분을 형성할 수 있다. 메모리 디바이스(6000)의 재료들(6020, 6022, 및 6024)은 도 3의 메모리 디바이스(300)의 재료들(321, 322, 및 324) 각각에; 도 16의 메모리 디바이스(500) 및 도 24의 메모리 디바이스(1700)의 재료들(1420, 1422, 및 1424) 각각에; 도 29의 메모리 디바이스(2500)의 재료들(2820, 2822, 및 2824) 각각에; 도 29의 메모리 디바이스(3000)의 재료들(3220, 3722, 및 3724) 각각에; 및 도 49의 메모리 디바이스(4000)의 재료들(4021, 4722, 및 4724) 각각에 대응할 수 있다. 따라서, 도 60의 메모리 디바이스(6000)의 재료들(6020, 6022, 및 6024)은 상술한 대응하는 재료들을 형성하는 공정들과 유사한 공정들로 형성될 수 있다.
메모리 디바이스(6000)의 전극(6011)은 재료들(6020, 6022, 및 6024)의 형성에 이어서 형성될 수 있다. 도 59에 도시된 바와 같이, 전극(6011)의 구조물은 도 3의 메모리 디바이스(300)의 메모리 소자(399), 도 16의 메모리 디바이스(500) 및 도 24의 메모리 디바이스(1700)의 메모리 소자(1599), 도 29의 메모리 디바이스(2500)의 메모리 소자(2899), 도 39의 메모리 디바이스(3000)의 메모리 소자(3899), 또는 도 49의 메모리 디바이스(4000)의 메모리 소자(4899)와 같은 상술한 메모리 소자와 유사하나, 이 메모리 소자와 상이한 재료를 가질 수 있다. 따라서, 도 60에서, 전극(6011)을 형성하는 단계는 재료(6024) 위에 도전성 재료(칼코겐 화합물 재료 대신에)를 증착하는 단계를 포함할 수 있다.
도 60에 도시된 메모리 디바이스(6000)의 특징들 중 일부는 메모리 디바이스들(300, 500, 1700, 2500, 3000, 및 4000)의 일 부분을 대체할 수 있어서, 상술한 메모리 디바이스들(300, 300, 500, 1700, 2500, 3000, 4000, 및 5000) 각각에 있는 각 메모리 셀은 도 60에 도시된 메모리 셀(6001)의 구조물을 가질 수 있다. 예를 들어, 메모리 디바이스(6000)의 전극들(6011 및 6012)과 메모리 소자(6099)와 같은 재료(6024)와 콘택트(6080) 사이의 특징들은 도 3의 메모리 디바이스(300)의 메모리 소자(399); 도 16의 메모리 디바이스(500) 및 도 24의 메모리 디바이스(1700)의 메모리 소자(1599); 도 29의 메모리 디바이스(2500)의 메모리 소자(2899); 도 39의 메모리 디바이스(3000)의 메모리 소자(3899); 또는 도 49의 메모리 디바이스(4000)의 메모리 소자(4899)를 대체할 수 있다. 다른 예시로, 메모리 디바이스(6000)의 전극들(6011 및 6012)과 메모리 소자(6099)는 또한 도 58의 메모리 디바이스(5000)의 전극들(5811 및 5812)과 메모리 소자(5899)를 대체할 수 있다.
본 명세서에 기재된 하나 이상의 실시예들은 메모리 소자들에 결합된 다이오드들과 함께 메모리 디바아스를 갖는 장치들 및 방법들을 포함한다. 각 다이오드는 메모리 디바이스의 리세스에 형성될 수 있다. 리세스는 다각형 측벽을 가질 수 있다. 다이오드는 리세스 내에 형성된 제 1 도전성 형태(예를 들어, n-형)의 제 1 재료와 제 2 도전성 형태(예를 들어, p-형)의 제 2 재료를 포함할 수 있다. 부가적인 장치들 방법들을 포함하는 다른 실시예들은 도 1 내지 도 16을 참조하여 상술했다.
메모리 디바이스들(100, 200, 300, 500, 1700, 2500, 3000, 4000, 5000, 5900, 및 6000), 및 메모리 셀들(101, 201, 1501, 2801, 3801, 4801, 5801, 5901, 및 6001)과 같은 장치들의 도시는 다양한 실시예들의 구조물의 일반적인 이해를 제공하기 위한 것으로 의도되고, 본 명세서에 기재된 구조물들의 사용을 가능하게 하는 장치들의 특징들과 소자들 모두의 완전한 설명을 제공하는 것은 아니다.
다양한 실시예들의 장치들은 고속 컴퓨터에 사용되는 전자 회로, 통신 및 신호 처리 회로, 메모리 모듈들, 휴대용 메모리 저장 디바이스들(예를 들어, 섬 드라이브들(thumb drives)), 단일 또는 멀티-프로세서(multi-processor) 모듈들, 단일 또는 복수의 내장형(embedded) 프로세서들, 멀티-코어(multi-core) 프로세서들, 데이터 스위치들, 및 멀티레이어(multilayer), 멀티-칩(multi-chip) 모듈들을 포함하는 어플리케이션-특정(application-specific) 모듈들을 포함할 수 있거나 또는 이에 포함된다. 상기 장치들은 텔레비젼, 휴대 전화, 개인용 컴퓨터들(예를 들어, 랩탑(laptop) 컴퓨터들, 데스크탑 컴퓨터들, 휴대용(handheld) 컴퓨터들, 타블랫(tablet) 컴퓨터들, 등), 워크스테이션들(workstations), 라디오들, 비디오 플레이어들, 오디오 플레이어들(예를 들어, MP3(Motion Picture Experts Group, Audio Layer 3) 플레이어들), 차량들, 의료 기기들(예를 들어, 심장 모니터(heart monitor), 혈압(blood pressure) 모니터, 등), 세톱 박스들(set top boxes), 및 다른 것들과 같은 다양한 전자 시스템 내의 서브-구성요소들(sub-components)로서 부가로 포함될 수 있다.
상기 설명 및 도면들은 본 발명의 실시예들을 실시하기 위해 당업자들이 행할 수 있도록 발명의 일부 실시예들을 도시한다. 다른 실시예들은 구조적, 논리적, 전기적, 공정, 및 다른 변경들을 합체할 수 있다. 도면에서, 동일한 특징들 또는 동일한 부호들은 몇몇 도면들을 통해서 실질적으로 유사한 특징들을 설명한다. 일부 실시예들의 부분들 및 특징들은 다른 것들에 포함될 수 있거나 또는 다른 것들로 대체될 수 있다. 많은 다른 실시예들은 상기 설명을 읽고 이해할 시에 당업자들에게 명백하게 될 것이다.
요약서는 37 C.F.R.§1.72(b)에 따라 제공되었으며, 요약서를 요구함은 읽는 사람으로 하여금 기술적 설명의 요점과 요지를 빠르게 확인할 수 있게 하기 위함이다. 요약서는 청구범위의 정신과 의미를 해석 또는 제한하기 위해 사용되지 않도록 이해되게 제출된다.
100, 200, 300, 500, 1700, 2500, 3000, 4000, 5000, 5900, 6000 : 메모리 디바이스
101, 201, 1501, 2801, 3801, 4801, 5801, 5901, 6001 : 메모리 셀
102, 202, 302 : 메모리 어레이
104, 106, 204, 206, 304, 304, 1604, 1606, 2904, 2906, 3904, 3906, 4904, 4906, 5804, 5806: 도전성 라인
299, 399, 1599, 2899, 3899, 4899, 5899, 5999, 6099 : 메모리 소자
315, 351, 615, 1015, 3135, 3435, 4115, 4415 : 트렌치
550, 950 : 마스킹 구조물
610, 4110 : 디바이스 구조물

Claims (58)

  1. 메모리 디바이스로서,
    제 1 방향으로 연장하고 제 1 트렌치 및 제 2 트렌치를 포함하는 트렌치들;
    제 2 방향으로 연장하고 제 3 트렌치 및 제 4 트렌치를 포함하는 트렌치들 - 상기 제 1 방향은 상기 제 2 방향과 수직함 -;
    상기 제 1 트렌치들 내의 제 1 절연 재료;
    상기 제 2 트렌치들 내의 제 2 절연 재료;
    상기 제 1 절연 재료와 상기 제 2 절연 재료 사이에 형성된 리세스들(recesses) - 상기 리세스들은 상기 제 1 트렌치 내의 상기 제 1 절연 재료의 일부에 의해 형성된 제 1 측벽 부분, 상기 제 3 트렌치 내의 상기 제 2 절연 재료의 일부에 의해 형성된 제 2 측벽 부분, 상기 제 2 트렌치 내의 상기 제 1 절연 재료의 일부에 의해 형성된 제 3 측벽 부분, 및 상기 제 4 트렌치 내의 상기 제 2 절연 재료의 일부에 의해 형성된 제 4 측벽 부분을 갖는 리세스를 포함함 -;
    상기 리세스 내에 형성된 제 1 도전성 형태(conductive type)의 제 1 재료(material)와 상기 리세스 내에 형성된 제 2 도전성 형태의 제 2 재료를 포함하는 다이오드(diode) - 상기 제 1 및 제 2 재료들 중 적어도 하나는 상기 리세스 내에 완전히 형성되고, 상기 제 2 재료는 상기 제 1 재료의 위에 놓여 있음-;
    상기 다이오드에 직접 결합되고 상기 리세스 내에 배치되는 도전성 재료; 및
    상기 도전성 재료에 직접 결합되고 상기 리세스 내에 배치되는 메모리 소자(memory element) - 상기 메모리 소자는 상기 제 2 재료 위에 놓여 있는 재료를 포함함 -
    를 포함하는, 메모리 디바이스.
  2. 제 1 항에 있어서, 제 1 및 제 2 재료들 중 하나는 단결정 실리콘(single crystalline silicon)을 포함하는, 메모리 디바이스.
  3. 삭제
  4. 제 1 항에 있어서, 상기 메모리 소자는 칼코겐 화합물 재료(chalcogenide material)를 포함하는, 메모리 디바이스.
  5. 제 1 항에 있어서, 상기 다이오드와 상기 메모리 소자는 제 1 도전성 라인(conductive line)과 제 2 도전성 라인 사이에 직렬로(in series) 결합되고, 상기 제 1 및 제 2 도전성 라인들은 서로 수직한, 메모리 디바이스.
  6. 제 1 항에 있어서,
    상기 제 2 측벽 부분은 상기 제 1 측벽 부분에 수직하고,
    상기 제 3 측벽 부분은 상기 제 2 측벽 부분에 수직하고,
    상기 제 4 측벽 부분은 상기 제3 측벽 부분에 수직한, 메모리 디바이스.
  7. 제 6 항에 있어서, 상기 제 1, 제 2, 제 3, 및 제 4 측벽 부분들은 동일한 재료를 포함하는, 메모리 디바이스.
  8. 메모리 디바이스로서,
    제 1 방향으로 연장하고 제 1 트렌치 및 제 2 트렌치를 포함하는 트렌치들;
    제 2 방향으로 연장하고 제 3 트렌치 및 제 4 트렌치를 포함하는 트렌치들 - 상기 제 1 방향은 상기 제 2 방향과 수직함 -;
    상기 제 1 트렌치들 내의 제 1 절연 재료;
    상기 제 2 트렌치들 내의 제 2 절연 재료;
    상기 제 1 절연 재료와 상기 제 2 절연 재료 사이에 형성된 리세스들(recesses) - 상기 리세스들은 상기 제 1 트렌치 내의 상기 제 1 절연 재료의 일부에 의해 형성된 제 1 측벽 부분, 상기 제 3 트렌치 내의 상기 제 2 절연 재료의 일부에 의해 형성된 제 2 측벽 부분, 상기 제 2 트렌치 내의 상기 제 1 절연 재료의 일부에 의해 형성된 제 3 측벽 부분, 및 상기 제 4 트렌치 내의 상기 제 2 절연 재료의 일부에 의해 형성된 제 4 측벽 부분을 갖는 리세스를 포함하고, 상기 제 1 절연 재료는 상기 제 2 절연 재료와 상이함 -;
    상기 리세스 내에 형성된 제 1 도전성 형태(conductive type)의 제 1 재료(material)와 상기 리세스 내에 형성된 제 2 도전성 형태의 제 2 재료를 포함하는 다이오드(diode);
    상기 다이오드에 직접 결합되고 상기 리세스 내에 배치되는 도전성 재료; 및
    상기 도전성 재료에 직접 결합되고 상기 리세스 내에 배치되는 메모리 소자(memory element)
    를 포함하는, 메모리 디바이스.
  9. 제 8 항에 있어서, 상기 제 1 절연 재료는 산화 실리콘(silicon oxide)을 포함하고, 상기 제 2 절연 재료는 질화 실리콘(silicon nitride)을 포함하는, 메모리 디바이스.
  10. 메모리 디바이스로서,
    제 1 방향으로 연장하고 제 1 트렌치 및 제 2 트렌치를 포함하는 트렌치들;
    제 2 방향으로 연장하고 제 3 트렌치 및 제 4 트렌치를 포함하는 트렌치들 - 상기 제 1 방향은 상기 제 2 방향과 수직함 -;
    상기 제 1 트렌치들 내의 제 1 절연 재료;
    상기 제 2 트렌치들 내의 제 2 절연 재료;
    상기 제 1 절연 재료와 상기 제 2 절연 재료 사이에 형성된 리세스들(recesses) - 상기 리세스들은 상기 제 1 트렌치 내의 상기 제 1 절연 재료의 일부에 의해 형성된 제 1 측벽 부분, 상기 제 3 트렌치 내의 상기 제 2 절연 재료의 일부에 의해 형성된 제 2 측벽 부분, 상기 제 2 트렌치 내의 상기 제 1 절연 재료의 일부에 의해 형성된 제 3 측벽 부분, 및 상기 제 4 트렌치 내의 상기 제 2 절연 재료의 일부에 의해 형성된 제 4 측벽 부분을 갖는 리세스를 포함함 -;
    상기 리세스 내에 배치되는 다이오드(diode) - 상기 다이오드는 제 1 재료 및 상기 제 1 재료 위에 놓여 있는 제 2 재료를 포함함 -;
    상기 다이오드에 직접 결합되고 상기 리세스 내에 배치되는 도전성 재료; 및
    상기 도전성 재료에 직접 결합되고 상기 리세스 내에 배치되는 칼코겐 화합물 재료(chalcogenide material)를 포함하는 메모리 소자(memory element) - 상기 칼코겐 화합물 재료는 상기 제 2 재료 위에 놓여 있음 -
    를 포함하는, 메모리 디바이스.
  11. 제 10 항에 있어서, 상기 제 1 재료는 n-형 재료를 포함하고, 상기 제 2 재료는 p-형 재료를 포함하는, 메모리 디바이스.
  12. 제 11 항에 있어서, 상기 n-형 및 p-형 재료들 중 적어도 하나는 상기 리세스 내에 완전히 형성되는, 메모리 디바이스.
  13. 제 11 항에 있어서, 상기 n-형 및 p-형 재료들은 상기 리세스 내에 완전히 형성되는, 메모리 디바이스.
  14. 제 10 항에 있어서, 상기 제1 및 제2 절연 재료는 상이한 재료들을 포함하는, 메모리 디바이스.
  15. 제 14 항에 있어서, 상이한 재료들은 산화 실리콘 및 질화 실리콘을 포함하는, 메모리 디바이스.
  16. 메모리 디바이스를 동작시키는 방법으로서, 상기 방법은,
    메모리 디바이스의 메모리 셀의 메모리 소자에 액세스(access)하기 위해 상기 메모리 디바이스의 도전성 라인에 신호를 인가하는 단계를 포함하고;
    상기 메모리 디바이스는:
    제 1 방향으로 연장하고 제 1 트렌치 및 제 2 트렌치를 포함하는 트렌치들;
    제 2 방향으로 연장하고 제 3 트렌치 및 제 4 트렌치를 포함하는 트렌치들 - 상기 제 1 방향은 상기 제 2 방향과 수직함 -;
    상기 제 1 트렌치들 내의 제 1 절연 재료;
    상기 제 2 트렌치들 내의 제 2 절연 재료;
    상기 제 1 절연 재료와 상기 제 2 절연 재료 사이에 형성된 리세스들(recesses) - 상기 리세스들은 상기 제 1 트렌치 내의 상기 제 1 절연 재료의 일부에 의해 형성된 제 1 측벽 부분, 상기 제 3 트렌치 내의 상기 제 2 절연 재료의 일부에 의해 형성된 제 2 측벽 부분, 상기 제 2 트렌치 내의 상기 제 1 절연 재료의 일부에 의해 형성된 제 3 측벽 부분, 및 상기 제 4 트렌치 내의 상기 제 2 절연 재료의 일부에 의해 형성된 제 4 측벽 부분을 갖는 리세스를 포함함 -;
    상기 도전성 라인과 상기 메모리 소자 사이에 결합되는 다이오드 - 상기 다이오드는 상기 리세스 내에 형성된 제 1 도전성 형태(conductive type)의 제 1 재료(material)와 상기 리세스 내에 형성된 제 2 도전성 형태의 제 2 재료를 포함하고, 상기 제 1 및 제 2 재료들 중 적어도 하나는 상기 리세스 내에 완전히 형성되고, 상기 제 2 재료는 상기 제 1 재료의 위에 놓여 있고, 상기 다이오드는 상기 리세스 내에 배치된 도전성 재료에 직접 결합되고, 상기 메모리 소자는 상기 도전성 재료에 직접 결합되고 상기 리세스 내에 배치되는 재료를 포함함 -;
    를 포함하는, 메모리 디바이스를 동작시키는 방법.
  17. 제 16 항에 있어서, 상기 신호는 상기 메모리 디바이스의 판독 오퍼레이션(read operation) 중에 인가되는, 메모리 디바이스를 동작시키는 방법.
  18. 제 16 항에 있어서, 상기 신호는 상기 메모리 디바이스의 기록 오퍼레이션(write operation) 중에 인가되는, 메모리 디바이스를 동작시키는 방법.
  19. 메모리 디바이스로서,
    행들과 열들(rows and columns)로 배열된 다이오드들 - 상기 다이오드들의 각각은 제 1 도전성 형태의 제 1 재료 및 제 2 도전성 형태의 제 2 재료를 포함함 -;
    제 1 절연 재료로 채워진 제 1 트렌치들 - 상기 제 1 트렌치들의 각각은 상기 행들 중 두 개의 행 사이에 배치됨 -;
    제 2 절연 재료로 채워진 제 2 트렌치들 - 상기 제 2 트렌치들의 각각은 상기 열들 중 두 개의 열 사이에 배치되고, 상기 다이오드들 중 적어도 하나의 다이오드의 상기 제 1 및 제 2 재료는 상기 제 1 트렌치들 중 적어도 하나의 트렌치 내의 상기 제 1 절연 재료 및 상기 제2 트렌치들 중 적어도 하나의 트렌치 내의 상기 제 2 절연 재료와 접촉함 -; 및
    상기 다이오드들에 결합되는 메모리 소자들 - 상기 메모리 소자들의 각각은 상기 제 1 트렌치들 중 적어도 하나의 트렌치 내의 상기 제 1 절연 재료와 접촉하고 상기 제2 트렌치들 중 적어도 하나의 트렌치 내의 상기 제 2 절연 재료와 접촉하고, 상기 다이오드들 중 하나의 다이오드는 리세스 내에 배치되고, 상기 메모리 소자들 중 하나의 메모리 소자는 상기 리세스 내에 배치되고, 상기 다이오드는 상기 리세스 내에 배치된 도전성 재료에 결합되고, 상기 메모리 소자는 상기 도전성 재료에 직접 결합됨 -
    을 포함하는, 메모리 디바이스.
  20. 제 19 항에 있어서, 상기 다이오드들은 상기 행들 중 하나의 행에 배열된 다이오드들의 그룹을 포함하고, 상기 다이오드들의 그룹 내의 각각의 다이오드는 제 1 도전성 라인에 결합되는 제 1 다이오드 단자 및 제 2 도전성 라인에 결합되는 제 2 다이오드 단자를 포함하는, 메모리 디바이스.
  21. 제 20 항에 있어서, 상기 제 1 도전성 라인은 상기 제 2 도전성 라인에 수직인, 메모리 디바이스.
  22. 제 20 항에 있어서, 상기 메모리 소자들의 각각은 상기 제 1 도전성 라인과 상기 다이오드들의 그룹 중 하나의 다이오드 사이에 결합되는, 메모리 디바이스.
  23. 제 19 항에 있어서, 상기 메모리 소자들은 칼코겐 화합물 재료를 포함하는, 메모리 디바이스.
  24. 제 19 항에 있어서, 상기 제 1 절연 재료의 두께는 상기 제 2 절연 재료의 두께보다 큰, 메모리 디바이스.
  25. 제 19 항에 있어서, 상기 제 2 트렌치들 중 적어도 하나의 트렌치는 도전성 재료에 결합되는 바닥부를 포함하는, 메모리 디바이스.
  26. 제 25 항에 있어서, 상기 도전성 재료는 코발트와 실리콘의 콤비네이션(combination)을 포함하는, 메모리 디바이스.
  27. 메모리 디바이스로서,
    행들 및 열들로 배열된 리세스들;
    상기 리세스들 내에 형성된 다이오드들;
    제 1 절연 재료로 채워진 제 1 트렌치들;
    제 2 절연 재료로 채워진 제 2 트렌치들 - 상기 리세스들의 각각은 상기 제 1 트렌치들 중 적어도 하나의 트렌치의 측벽 부분 및 상기 제 2 트렌치들 중 적어도 하나의 트렌치의 측벽 부분에 의해 한정되고, 상기 다이오드들은 상기 제 1 트렌치들 중 적어도 하나의 트렌치 내의 상기 제 1 절연 재료 및 상기 제 2 트렌치들 중 적어도 하나의 트렌치 내의 상기 제 2 절연 재료와 접촉함 -; 및
    상기 리세스들 내에 형성된 메모리 소자들 - 상기 메모리 소자들의 각각은 상기 제 1 트렌치들 중 적어도 하나의 트렌치 내의 상기 제 1 절연 재료와 접촉하고 상기 제 2 트렌치들 중 적어도 하나의 트렌치 내의 상기 제 2 절연 재료와 접촉하고, 상기 다이오드들 중 하나의 다이오드는 리세스 내에 배치되고, 상기 메모리 소자들 중 하나의 메모리 소자는 상기 리세스들 중 상기 리세스 내에 배치되고, 상기 다이오드는 상기 리세스 내에 배치된 도전성 재료에 직접 결합되고, 상기 메모리 소자는 상기 도전성 재료에 직접 결합됨 -
    을 포함하는, 메모리 디바이스.
  28. 제 27 항에 있어서,
    제 1 절연 재료로 채워진 제1 트렌치들; 및
    제 2 절연 재료로 채워진 제2 트렌치들을 더 포함하고, 상기 리세스들의 각각은 상기 제 1 트렌치들 중 적어도 하나의 트렌치의 측벽 부분 및 상기 제 2 트렌치들 중 적어도 하나의 트렌치의 측벽 부분에 의해 한정되는, 메모리 디바이스.
  29. 제 27 항에 있어서, 상기 제 1 및 제2 절연 재료는 동일한 재료를 포함하는, 메모리 디바이스.
  30. 제 27 항에 있어서, 상기 제 1 및 제 2 절연 재료는 상이한 재료들을 포함하는, 메모리 디바이스.
  31. 삭제
  32. 제 27 항에 있어서, 상기 리세스들 외부에 형성되고 상기 다이오드에 결합되는 도전성 재료를 더 포함하고, 상기 도전성 재료는 상기 다이오드들과 기판 사이에 있는, 메모리 디바이스.
  33. 제 32 항에 있어서, 상기 도전성 재료는 실리콘을 포함하는, 메모리 디바이스.
  34. 메모리 디바이스를 제작하는 방법으로서, 상기 방법은,
    다이오드들의 각각이 제 1 도전성 형태의 제 1 재료 및 제 2 도전성 형태의 제 2 재료를 포함하도록, 상기 다이오드들을 행들 및 열들로 형성하는 단계;
    제 1 절연 재료로 채워진 제 1 트렌치들을 형성하는 단계 - 상기 제 1 트렌치들의 각각은 상기 행들 중 두 개의 행 사이에 배치됨 -;
    제 2 절연 재료로 채워진 제 2 트렌치들을 형성하는 단계 - 상기 제 2 트렌치들의 각각은 상기 열들 중 두 개의 열 사이에 배치되고, 상기 다이오드들 중 적어도 하나의 다이오드의 상기 제 1 및 제 2 재료들은 상기 제 1 트렌치들 중 적어도 하나의 트렌치 내의 상기 제 1 절연 재료 및 상기 제 2 트렌치들 중 적어도 하나의 트렌치 내의 상기 제2 절연 재료와 접촉함 -;
    리세스 내에 도전성 재료를 형성하는 단계; 및
    상기 다이오드들에 결합되는 메모리 소자들을 형성하는 단계 - 상기 메모리 소자들의 각각은 상기 제 2 트렌치들 중 적어도 하나의 트렌치 내의 상기 제 2 절연 재료와 접촉하고, 상기 다이오드들 중 하나의 다이오드는 상기 도전성 재료에 직접 결합되고 상기 리세스 내에 배치되며, 상기 메모리 소자들 중 하나의 메모리 소자는 상기 도전성 재료에 직접 결합되고 상기 리세스 내에 배치됨 -
    를 포함하는, 메모리 디바이스를 제작하는 방법.
  35. 제 34 항에 있어서, 상기 제 1 재료는 n-형 실리콘 재료를 포함하고 상기 제 2 재료는 p-형 실리콘 재료를 포함하는, 메모리 디바이스를 제작하는 방법.
  36. 제 35 항에 있어서,
    상기 다이오드들에 결합되는 부가적인 도전성 재료를 형성하는 단계를 더 포함하고, 상기 부가적인 도전성 재료는 n-형 실리콘 재료를 포함하는, 메모리 디바이스를 제작하는 방법.
  37. 제 36 항에 있어서, 상기 부가적인 도전성 재료는 상기 다이오드들과 기판 사이에 형성되는, 메모리 디바이스를 제작하는 방법.
  38. 제 37 항에 있어서, 상기 기판은 p-형 실리콘 재료를 포함하는, 메모리 디바이스를 제작하는 방법.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180109370A (ko) * 2017-03-28 2018-10-08 삼성전자주식회사 정보 저장 패턴을 포함하는 반도체 소자
US10276635B2 (en) 2009-02-06 2019-04-30 Micron Technology, Inc. Memory device having self-aligned cell structure

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110135285A (ko) * 2010-06-10 2011-12-16 삼성전자주식회사 상변화 메모리 소자의 제조방법
US9112150B2 (en) 2013-07-23 2015-08-18 Micron Technology, Inc. Methods of forming memory cells and arrays
US20160307963A1 (en) * 2015-04-20 2016-10-20 Micron Technology, Inc. Array Of Memory Cells, Methods Associated With Forming Memory Cells That Comprise Programmable Material, And Methods Associated With Forming Memory Cells That Comprise Selector Device Material
US9397145B1 (en) * 2015-05-14 2016-07-19 Micron Technology, Inc. Memory structures and related cross-point memory arrays, electronic systems, and methods of forming memory structures
CN107579087B (zh) * 2016-07-04 2020-04-07 中芯国际集成电路制造(上海)有限公司 一种存储器单元阵列结构和电子装置
US10510957B2 (en) * 2017-07-26 2019-12-17 Micron Technology, Inc. Self-aligned memory decks in cross-point memory arrays
US10153196B1 (en) 2017-08-24 2018-12-11 Micron Technology, Inc. Arrays of cross-point memory structures
US11211123B2 (en) * 2017-12-11 2021-12-28 Sony Semiconductor Solutions Corporation Semiconductor device
CN111354732B (zh) * 2018-09-14 2021-04-27 长江存储科技有限责任公司 三维存储器件以及用于形成三维存储器件的方法
US11211120B2 (en) 2020-03-17 2021-12-28 Taiwan Semiconductor Manufacturing Company, Ltd. Bit line and word line connection for memory array
US11226121B1 (en) 2020-09-23 2022-01-18 Michael Hornbacher Protective roofing shield and method of use
WO2022104591A1 (en) * 2020-11-18 2022-05-27 Yangtze Advanced Memory Industrial Innovation Center Co., Ltd Vertical 3d pcm memory cell and program read scheme

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080113469A1 (en) 2006-11-09 2008-05-15 Samsung Electronics Co., Ltd. Methods of fabricating a semiconductor device including a self-aligned cell diode

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3796926A (en) * 1971-03-29 1974-03-12 Ibm Bistable resistance device which does not require forming
GB1412107A (en) * 1971-12-18 1975-10-29 Marconi Co Ltd Semi-conductor memory device arrangements
US5831276A (en) * 1995-06-07 1998-11-03 Micron Technology, Inc. Three-dimensional container diode for use with multi-state material in a non-volatile memory cell
US5879955A (en) * 1995-06-07 1999-03-09 Micron Technology, Inc. Method for fabricating an array of ultra-small pores for chalcogenide memory cells
US6825489B2 (en) * 2001-04-06 2004-11-30 Axon Technologies Corporation Microelectronic device, structure, and system, including a memory structure having a variable programmable property and method of forming the same
KR20040030723A (ko) 2002-02-22 2004-04-09 인텔 코포레이션 메모리 장치, 위상 변경 메모리 장치, 전용 메모리 칩을 포함하는 장치
US6855975B2 (en) * 2002-04-10 2005-02-15 Micron Technology, Inc. Thin film diode integrated with chalcogenide memory cell
CN100394603C (zh) * 2003-04-03 2008-06-11 株式会社东芝 相变存储装置
US7497227B2 (en) * 2006-07-14 2009-03-03 Carter Mark C Corner brace
US7391045B2 (en) * 2006-09-18 2008-06-24 Ovonyx, Inc. Three-dimensional phase-change memory
KR100780964B1 (ko) 2006-11-13 2007-12-03 삼성전자주식회사 셀 다이오드를 구비하는 상변화 메모리 소자 및 그의제조방법
KR100881181B1 (ko) 2006-11-13 2009-02-05 삼성전자주식회사 반도체 메모리 소자 및 그 제조 방법
US8163593B2 (en) * 2006-11-16 2012-04-24 Sandisk Corporation Method of making a nonvolatile phase change memory cell having a reduced contact area
KR100846506B1 (ko) 2006-12-19 2008-07-17 삼성전자주식회사 Ｐｎ 다이오드를 포함하는 상변화 메모리 소자와 그 제조및 동작 방법
KR100855975B1 (ko) 2007-01-30 2008-09-02 삼성전자주식회사 반도체 메모리 소자 및 그 제조 방법
KR100852233B1 (ko) 2007-02-21 2008-08-13 삼성전자주식회사 수직형 다이오드의 형성 방법 및 이를 이용하는 상변화메모리 장치의 제조 방법
DE102008032067A1 (de) 2007-07-12 2009-01-15 Samsung Electronics Co., Ltd., Suwon Verfahren zum Bilden von Phasenänderungsspeichern mit unteren Elektroden
US8502182B2 (en) 2009-02-06 2013-08-06 Micron Technology, Inc. Memory device having self-aligned cell structure
JP5937033B2 (ja) * 2013-03-22 2016-06-22 株式会社東芝 半導体装置、半導体装置の製造方法、および半導体装置の製造装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080113469A1 (en) 2006-11-09 2008-05-15 Samsung Electronics Co., Ltd. Methods of fabricating a semiconductor device including a self-aligned cell diode

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10276635B2 (en) 2009-02-06 2019-04-30 Micron Technology, Inc. Memory device having self-aligned cell structure
KR20180109370A (ko) * 2017-03-28 2018-10-08 삼성전자주식회사 정보 저장 패턴을 포함하는 반도체 소자
KR102323249B1 (ko) 2017-03-28 2021-11-08 삼성전자주식회사 정보 저장 패턴을 포함하는 반도체 소자

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CN102349154A (zh) 2012-02-08

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