CN210897286U - 内存单元及nand型内存 - Google Patents

Abstract

本实用新型公开了一种内存单元，包含主动组件、电极、加热单元以及相变化单元。电极耦接于主动组件，且电极与该主动组件位于同一层。加热单元形成于电极上方，且加热器耦接于电极。相变化单元耦接于加热器，其中相变化单元形成于主动组件上方，且相变化单元与主动组件并联。

Description

内存单元及NAND型内存

技术领域

本实用新型是关于一种内存单元以及内存单元的制造方法。

背景技术

快闪(flash memory)内存是一种非挥发性(non-volatile)的内存。当闪存缺乏外部电源供应时，亦能保存内存中的信息内容。闪存是由许多内存单元组成的。现有技术的闪存是利用浮动栅极晶体管(floating gate transistor)作为储存数据的单元，并根据储存于浮动栅极的电荷量来决定数据储存状态。

然而，现有技术的闪存具有操作电压大、结构复杂而制造不易、写入 (program)与读取(read)速度慢、以及循环寿命低等缺点。因此，业界亟需一种新颖且不具上述缺点的闪存。

近年来，有开发出以相变化材料储存数据的内存组件，其中内存组件通过相变化材料的电阻变化(例如高阻值与低阻值)来储存信息。相变化材料是指一种可在不同相态(例如晶相与非晶相)之间转换的材料。不同相态使得相变化材料具有不同电阻值的电阻状态，以用于表示储存数据的不同数值。在操作内存单元时，可施加电流使得内存组件的温度提升以改变相变化材料的相态。

实用新型内容

鉴于以上的问题，本实用新型公开一种内存单元以及此内存单元的制造方法，应用这种内存单元可以制备高密度、结构简单、写入与读取速度快以及循环寿命长的闪存。

本实用新型所公开的内存单元包含主动组件、两个电极、两个加热单元以及相变化单元。电极耦接于主动组件，且电极与该主动组件位于同一层。加热单元分别耦接于两个电极。相变化单元耦接于两个加热单元，其中相变化单元形成于主动组件上方，且相变化单元与主动组件并联。

本实用新型所公开的闪存包含多个上述的内存单元串联连接。

本实用新型另公开的内存单元的制造方法包含：形成主动组件；形成两个电极耦接于主动组件，且电极与主动组件位于同一层；形成两个加热单元分别位于两个电极上方，且两个加热单元分别耦接于两个电极；以及形成相变化单元于主动组件上方，相变化单元耦接于加热单元，且相变化单元与主动组件并联。

根据本实用新型所公开的内存单元制造方法，电极与主动组件形成于同一层的介电层中，因而简化了内存单元的结构及制造处理。相变化单元与主动组件并联，因此本实用新型所公开的内存单元可应用于NAND型内存。本实用新型进一步公开了包含多个内存单元串联的NAND型内存，具有较低的操作电压以及较高的写入与读取速度。此外，在现有技术的闪存中多采用浮动栅极晶体管，其容易因较大操作电压而损坏；相较于此，由于本实用新型的闪存操作电压较低，因此较不易损害内存中的各组件，从而提升了内存的使用寿命。

以上关于本公开内容的说明及以下的实施方式的说明用以示范与解释本实用新型的精神与原理，并且提供本实用新型的专利申请范围更进一步的解释。

附图说明

图1为根据本实用新型一实施例的闪存的电路示意图。

图2为根据本实用新型第一实施例的内存单元的横截面示意图。

图3至图5为形成图2中内存单元的开关的横截面示意图。

图6和图7为形成图2中内存单元的加热器的横截面示意图。

图8和图9为形成图2中内存单元的相变化单元的横截面示意图。

图10根据本实用新型第二实施例的内存单元的横截面示意图。

图11和图12为形成图10中内存单元的加热器的横截面示意图。

图13和图14为形成图10中内存单元的相变化单元的横截面示意图。

其中，附图标记：

内存单元 1、1-1、1-2、1”

开关晶体管 11、12

字符线 WL0～WL7

位线 BL1～BL3

选择控制线 CS

开关控制线 SSG、DSG

基板 100

主动组件 10

源极/漏极 110、120

栅极 130

通道 140

栅极导电层 131

栅极金属层 132

栅极间隔物 133

第一电极 20a

第两个电极 20b

加热材料 HM

加热单元 30

相变化材料 PCM

相变化单元 40

热绝缘材料 IM

热绝缘单元 50

介电层 DL、ILD

通孔 TH

第一穿槽 G1

第二穿槽 G2

水平宽度 W1、W2

具体实施方式

以下在实施方式中详细叙述本实用新型的详细特征以及优点，其内容足以使任何本领域技术人员了解本实用新型的技术内容并据以实施，且根据本说明书所公开的内容、权利要求书及图式，任何本领域技术人员可轻易地理解本实用新型相关的目的及优点。以下的实施例进一步详细说明本实用新型的观点，但非以任何观点限制本实用新型的范围。

空间相对用语，诸如“下方”、“上方”、“之下”、“之上”及其类似用语，是用于简化描述附图中绘示的一个组件或结构与另一组件(或多个组件)或结构 (或多个结构)的关系。除附图中描绘的方向外，空间相对用语旨在包含于使用或操作中的装置的不同方向。装置可为不同的方向(旋转90度或在其他的方向)，并且在此使用的空间相关描述词也可相应地被解释。

图1为根据本实用新型一实施例的NAND型内存的电路示意图。NAND 型内存包含多个内存单元1、两个个开关晶体管11、12、多条字符线(word line)WL0～WL7、多条位线(bitline)BL1～BL3、多条选择控制线CS、两条开关控制线SSG、DSG。这些内存单元1串联连接，并且每个内存单元均包含并联连接的主动组件(例如晶体管)以及相变化组件。串联连接的多个内存单元1 耦接至控制晶体管11、12的漏极/源极。上述控制晶体管以及主动组件包含N型或P型金氧半导体晶体管MOS，但不以此为限，只要能作为开关作用的组件均可为上述控制晶体管或主动组件。

开关晶体管11之漏极/源极耦接至其中一条选择控制线CS，而开关晶体管12的漏极/源极耦接至其中一条位线(例如BL1)。开关晶体管11的栅极耦接至开关控制线SSG，而开关晶体管12的栅极耦接至开关控制线DSG。可借由开关控制线SSG及开关控制线DSG的电压信号来控制开关晶体管11、12的导通或断开，从而控制电流进出此串联连接的多个存储单元1。各个内存单元 1的主动组件包含栅极，其耦接至多条字符线WL0～WL7中的一条。因此，可借由各字符线WL0～WL7的电压信号来控制电流是否流经相变化组件，以对内存单元1进行写入与读取。

请并参照图2，为根据本实用新型第一实施例的内存单元的横截面示意图。在本实施例中，内存单元1包含主动组件10、第一电极20a、第二电极 20b、两个加热单元30以及相变化单元40。

主动组件10形成于基板100，并且主动组件10例如为晶体管，其包含源极/漏极110、源极/漏极120与栅极130。源极/漏极110、120是位于基板的掺杂区中，而栅极130设置于基板100上并位于源极/漏极110与源极/漏极120 之间。在本实用新型的部分实施例中，基板100中还具有浅沟渠隔离(Shallow trench isolation，STI)结构以电性分离相邻的主动组件10。基板100的材质例如包含硅或其他半导体元素，如锗或III-V族元素，但不以此为限，而浅沟渠隔离结构的材质包含氧化硅、氮化硅、氮氧化硅或其他合适的电绝缘材料。

在本实施例中，栅极130包含栅极导电层131、栅极金属层132以及栅极间隔物133。如图2所示，栅极金属层132设置于栅极导电层131上方，并且栅极间隔物133设置于栅极导电层131的相对两侧壁上以与门极金属层132 的相对两侧壁上。栅极导电层131例如包含有掺杂的多晶硅。栅极金属层132 例如包含钛(Ti)、钽(Ta)、氮化钛(TiN)、氮化钽(TaN)、硅化镍(NiSi)或硅化钴 (CoSi)。通过设置栅极金属层132接触栅极导电层131，可降低栅极的电阻负载效应，从而改善RC(resistance–capacitance)延迟问题。栅极间隔物133可为单层结构或多层结构。在一些实施例中，栅极间隔物133包含氧化物、氮化物、氮氧化物或其组合。例如，在本实施例中，栅极间隔物133单层氧化硅与单层氮化硅。

第一电极20a耦接于主动组件10的源极/漏极110，并且第二电极20b耦接于主动组件10的源极/漏极120。第一电极20a和第二电极20b的材质例如包含钨(W)。第一电极20a和第二电极20b与主动组件10的栅极130位于同一层。具体来说，如图2所示，栅极130、第一电极20a和第二电极20b皆位于同一介电层DL中。

两个加热单元30分别形成于第一电极20a与第二电极20b上，并且两个加热单元30分别耦接于第一电极20a与第二电极20b。加热单元30的材质例如包含钛、钨(W)、铂(Pt)、氮化钛(TiN)、氮化钽(TaN)、氮化铝钛(TiAlN)或氮化铝钽(TaAlN)。

相变化单元40形成于介电层DL的顶面上，并且相变化单元40位于主动组件10的栅极130的上方。相变化单元40耦接于两个加热单元30。详细来说，相变化单元40介于两个加热单元30之间，并且相变化单元40耦接于两个加热单元30各自的侧面。相变化单元40的材质例如包含锗锑碲(GST)、氮掺杂锗锑碲(nitrogen-doped GST)、碲化锑(Sb2Te)、锗化锑(GeSb)或着铟掺杂碲化锑(In-doped Sb2Te)。

请一并参照图1和图2。可借由控制字符线WL0～WL7的电压信号来控制电流是否流经相变化单元40以进行写入与读取。具体而言，在通过字符线施加适当偏压于栅极导电层131时，源极/漏极110与源极/漏极120之间将形成信道140，因此主动组件10的电阻值较相变化单元40的电阻值低，因此电流可从源极/漏极110通过通道140流至源极/漏极120。反之，当未施加适当偏压于栅极导电层131时，源极/漏极110与源极/漏极120之间无信道存在，因此主动组件10的电阻值远高于相变化单元40的电阻值，此时电流将从源极/ 漏极110通过第一电极20a、加热单元30、相变化单元40、另一加热单元30 以及第二电极20b流至源极/漏极120。据此，在进行写入时，通过欧姆加热 (ohmic heating)将相变化单元40加热，并利用通过相变层的电流大小与冷却速度的快慢使相变化单元40的相态于结晶态与非结晶态之间转换，进而能储存数据的不同数值。

以下说明图2的内存单元1的制造方法。首先说明内存单元的电极的形成。请并参照图3至图5，为形成图2中内存单元的电极的横截面示意图。以下，绘示出同时形成串联连接的多个内存单元1。

首先，以现有的半导体处理于基板100上形成主动组件10。如图3所示，形成介电层DL于基板100上以覆盖主动组件10。介电层DL的材质例如包含氧化硅、碳化硅或氮化硅等电绝缘材质。接着如图4所示，移除部分的介电层 DL以形成多个通孔TH。具体来说，可通过蚀刻处理移除介电层DL以形成通孔TH。通孔TH显露出主动组件10的源极/漏极110或源极/漏极120。图3 和图4中最左边与最右边的两个主动组件10可分别作为图1中NAND型内存的开关晶体管11、12。

如图5所示，于通孔TH中填充导电物质以形成第一电极20a与第二电极 20b。具体来说，可以先沉积钛膜或是氮化钛膜于通孔TH的侧壁上作为黏着层，然后沉积钨以将通孔TH填满。填充于显露源极/漏极110的通孔TH中的导电物质作为其中一个内存单元的第一电极20a，而填充于显露源极/漏极120 的通孔TH中的导电物质作为所述其中一个内存单元的第二电极20b。导电物质填充完成后，可额外以化学机械研磨处理移除多余的导电物质，以使介电层 DL、第一电极20a与第二电极20b的顶面平坦化。

在多个内存单元串联连接的情况下，其中一个内存单元的第一电极20a 可以共享相邻的另一个内存单元的第二电极20b。例如图5中最左边的内存单元1-1的第二电极20b同时作为相邻内存单元1-2的第一电极20a。此外，其中一个内存单元的源极/漏极120可以同时作为相邻的另一个内存单元1的源极/漏极110，例如图5中最左边的内存单元1-1的源极/漏极120同时作为相邻内存单元1-2的源极/漏极110。

图6和图7为形成图2中内存单元的加热单元30的横截面示意图。形成加热材料HM于第一电极20a和第两个电极20b上方。具体来说，如图6所示，可沉积加热材料HM(如钛、氮化钛、氮化钽、氮化铝钛或氮化铝)于介电层DL 的顶面上以及第一电极20a和第两个电极20b的顶面上。随后，如图7所示，可利用微影处理以及蚀刻处理将加热材料HM图案化。经过图案化后，位于介电层DL顶面上的部分加热材料HM被移除，从而形成多个加热单元30。

图8和图9为形成图2中内存单元的相变化单元40的横截面示意图。形成相变化单元40于主动组件10的栅极130上方。具体来说，如图8所示，形成相变化材料PCM于介电层DL的顶面上。随后如图8所示，可利用微影处理以及蚀刻处理将相变化材料PCM图案化为多个相变化单元40。或者，也可采用化学机械研磨方法移除部分相变化材料PCM，以形成相变化单元40。如图9所示，相变化单元40形成于相邻的其中两个加热单元30之间。相变化单元40接触加热单元30的侧面，也就是说相变化单元40的顶面与加热单元30 的顶面位于同一水平高度。在图9中，主动组件10与相变化单元40各自的两端分别连接于两个节点，而第一电极20a与第二电极20b作为前述的两个节点，借此实施相变化单元40与主动组件10的并联连接。

形成相变化单元40之后，可进一步形成另一介电层于介电层ILD上方以覆盖加热单元30以及相变化单元40。随后，可通过蚀刻处理在介电层中形成通孔，并且在通孔中填充金属材料以形成导电柱。在介电层上方还能进一步沉积铝或铜，以作为位线。

图10根据本实用新型第二实施例的内存单元的横截面示意图。由于第二实施例与第一实施例类似，故以下将就相异处进行说明。在本实施例中，内存单元1”进一步包含两个热绝缘单元50，其中加热单元30可为氮化钛层，且热绝缘单元50可为氮化钽层。两个热绝缘单元50分别形成于两个加热单元30 上方，且相变化单元40接触两个热绝缘单元50各自的侧面。热绝缘单元50 的最大线宽小于加热单元30的最小线宽，且相变化单元40接触加热单元30 的顶面与侧面。热绝缘单元50有助于在加热单元30加热相变化单元40的时候避免热能从相变化单元40的侧边逸散到介电层DL当中。

以下说明图10的内存单元1”的制造方法。图11和图12为形成图10中内存单元的热绝缘单元50的横截面示意图。以下，绘示出同时形成串联连接的多个内存单元1”。参照图2至图7的步骤形成内存单元1”的主动组件10、第一电极20a、第二电极20b以及加热单元30。接着如图11所示，形成热绝缘材料IM于介电层DL的顶面上以及加热单元30的顶面上。随后如图12所示，可利用微影处理以及蚀刻处理将热绝缘材料IM图案化。经过图案化后，位于介电层DL顶面上的多余热绝缘材料IM被移除，从而形成多个热绝缘单元50。

此外，如图12所示，在每一个内存单元1”中，加热材料HM经图案化除了形成加热单元30之外，还进一步形成第一穿槽G1于两个加热单元30之间。第一穿槽G1位于主动组件10的栅极130上方，并且第一穿槽G1显露出介电层DL。此外，热绝缘材料IM经图案化后除了形成热绝缘单元50之外，还进一步形成第两个穿槽G2于第一穿槽G1上方。第二穿槽G2与第一穿槽G1连通，且第二穿槽G2的水平宽度W2大于第一穿槽G1的水平宽度W1。如此一来，第一穿槽G1与第二穿槽G2共同形成一个形状上宽下窄的容置空间。

图13和图14为形成图10中内存单元的相变化单元40的横截面示意图。形成相变化材料PCM于介电层DL的顶面上。随后如图13所示，可利用微影处理以及蚀刻处理将相变化材料PCM图案化为多个相变化单元40。如图14 所示，例如以化学机械研磨方法移除部分相变化材料PCM，以于相邻的其中两个加热单元30之间形成相变化单元40，并且使相变化单元40的顶面与热绝缘单元50的顶面位于同一水平高度。由于相变化单元40是填充于第一穿槽G1与第两个穿槽G2内，因此相变化单元40也具有上宽下窄的形状。

以化学机械研磨处理将相变化材料PCM平坦化时，热绝缘单元50可以作为化学机械研磨处理的截止层(stop layer)，有助于避免加热单元30被研磨垫过度研磨而导致厚度变得过薄。

综上所述，根据本实用新型所公开的内存单元的制造方法，电极与主动组件形成于同一层的介电层中，因而简化了内存单元的结构及制造处理。相变化单元与主动组件并联，因此本实用新型所公开的内存单元可应用于NAND型内存。本实用新型进一步公开了包含多个内存单元串联的NAND型内存，具有较低的操作电压以及较高的写入与读取速度。此外，在现有技术的闪存中多采用浮动栅极晶体管，其容易因较大操作电压而损坏；相较于此，由于本实用新型的闪存操作电压较低，因此较不易损害内存中的各组件，从而提升了内存的使用寿命。

Claims (6)

1.一种内存单元，其中包含：

主动组件；

两个电极，耦接于该主动组件，且该两个电极与该主动组件位于同一层；

两个加热单元，且该两个加热单元分别耦接于该两个电极；以及

相变化单元，耦接于该两个加热单元，该相变化单元形成于该主动组件上方，且该相变化单元与该主动组件并联。

2.如权利要求1所述的内存单元，其中该两个电极分别耦接于该主动组件的源极与漏极，该两个电极与该主动组件的栅极位于同一层，且该相变化单元形成于该主动组件的栅极上方。

3.如权利要求1所述的内存单元，其中该相变化单元耦接于该两个加热单元各自的侧面。

4.如权利要求3所述的内存单元，还包含两个热绝缘单元，该两个热绝缘单元分别形成于该两个加热单元上方，且该相变化单元接触该两个热绝缘单元各自的侧面。

5.如权利要求4所述的内存单元，其中该相变化单元具有上宽下窄的形状。

6.一种NAND型内存，其中包含多个如权利要求1所述的内存单元串联连接。

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