TWI515875B - 具有自我對準單元結構之記憶體裝置及記憶體設備，用於操作記憶體裝置之方法，以及形成該記憶體裝置之方法 - Google Patents

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Description

具有自我對準單元結構之記憶體裝置及記憶體設備，用於操作記憶體裝置之方法，以及形成該記憶體裝置之方法
電腦及其他電子產品通常具有一記憶體裝置，該記憶體裝置具有用以儲存資料及其他資訊之眾多記憶體單元。通常使用各種製造製程或步驟來形成一習用記憶體裝置。舉例而言，一個或多個製程可形成該裝置之一個部分且一個或多個額外製程可形成該裝置之另一部分。其他製程亦可形成將該裝置之該等部分連接在一起之特徵。若不仔細計劃該等製程，則可出現裝置缺陷或不良裝置效能。
圖1顯示根據本發明一實施例具有一具有記憶體單元101之記憶體陣列102的一記憶體裝置100之一方塊圖。記憶體單元101可與導電線104(例如，具有信號WL0至WLm之字線)及導電線106(例如，具有信號BL0至BLn之位元線)一起配置成若干列及若干行。記憶體裝置100使用導電線104及導電線106來將資訊傳送至記憶體單元101及自記憶體單元101傳送資訊。列解碼器107及行解碼器108接收線109(例如，位址線)上之位址信號A0至AX以確定將存取哪些記憶體單元101。一感測放大器電路110運作以確定自記憶體單元101讀取之資訊之值且將該資訊以信號形式提供至導電線106。感測放大器電路110亦使用導電線106上之信號來確定欲寫入至記憶體單元101之資訊之值。記憶體裝置100包含用以在記憶體陣列102與線(例如，資料線)105之間傳送資訊的電路112。線105上之信號DQ0至DQN表示自記憶體單元101讀取或寫入至記憶體單元101中之資訊。線105可包含記憶體裝置100內之節點或記憶體裝置100可駐存於其中之一封裝上之接針(或焊料球)。記憶體裝置100外部之其他裝置(例如，一記憶體控制器或一處理器)可經由線105、109及120與記憶體裝置100通信。
記憶體裝置100執行記憶體作業，例如自記憶體單元101讀取資訊之一讀取作業及將資訊程式化(例如，寫入)至記憶體單元101中之一程式化作業(有時稱為寫入作業)。一記憶體控制單位118基於線120上之控制信號來控制該等記憶體作業。線120上之控制信號之實例包含一個或多個時鐘信號及指示記憶體裝置100可執行哪一作業(例如，一程式化或讀取作業)之其他信號。記憶體裝置100外部之其他裝置(例如，一處理器或一記憶體控制器)可控制線120上之控制信號之值。線120上之信號之一組合之特定值可產生致使記憶體裝置100執行一對應記憶體作業(例如，程式化或讀取作業)之一命令(例如，程式化或讀取命令)。
記憶體單元101中之每一者可經程式化以儲存表示一單個位元之一值或多個位元(例如兩個、三個、四個或另一數目個位元)之一值之資訊。舉例而言，記憶體單元101中之每一者可經程式化以儲存表示一單個位元之一二進制值「0」或「1」之資訊。在另一實例中，記憶體單元101中之每一者可經程式化以儲存表示多個位元之一值(例如兩個位元之四個可能值「00」、「01」、「10」及「11」中之一者、八個可能值「000」、「001」、「010」、「011」、「100」、「101」、「110」及「111」中之一者或另一數目個多個位元之其他值中之一者)之資訊。
記憶體裝置100接收一供應電壓，包含分別位於線130及132上之供應電壓信號Vcc及Vss。供應電壓信號Vss可在一接地電位(例如，具有約零伏之一值)下運作。供應電壓信號Vcc可包含自一外部電源(例如一電池或一交流至直流(AC-DC)轉換器電路)供應至記憶體裝置100之一外部電壓。
記憶體裝置100之電路112包含一選擇電路115及一輸入/輸出(I/O)電路116。行解碼器108基於線109上之A0至AX位址信號選擇性地啟動SEL0至SELn信號。選擇電路115對信號SEL0至SELn作出回應以選擇導電線106及113上之表示自記憶體單元101讀取或程式化至記憶體單元101中之資訊之信號。選擇電路115選擇導電線106及113上之信號以在讀取及程式化作業期間提供記憶體陣列102與I/O電路116之間的通信。
記憶體裝置100可包含一非揮發性記憶體裝置且記憶體單元101可包含非揮發性記憶體單元以使得記憶體單元101可在自記憶體裝置100斷開電力(例如，Vcc或Vss，或者其兩者)時保持儲存於其上之資訊。舉例而言，記憶體裝置100可包含一相變記憶體裝置以使得記憶體單元101中之每一者可包含具有一材料(例如，硫屬化合物材料)之一記憶體元件，其中該材料之至少一部分(例如，可程式化部分)可經程式化以致使彼部分在不同相之間改變。該等相可包含一結晶相(其有時稱為一結晶狀態)及一非晶相(其有時稱為一非晶狀態)。記憶體單元101中之每一者可具有對應於在該記憶體單元被程式化時之一電阻值之一電阻狀態。不同電阻值可表示程式化於記憶體單元101中之每一者中之資訊之不同值。
當記憶體裝置100接收(例如，自一外部處理器或一記憶體控制器)一程式化命令及欲程式化至記憶體單元101中之選定記憶體單元中之一者或多者中之資訊之值時，其執行一程式化作業。基於該資訊之值，記憶體裝置100程式化該等選定記憶體單元以致使其等具有表示該資訊之值的適當電阻值。
熟習此項技術者可認識到，記憶體裝置100可包含未顯示之其他特徵以幫助將焦點集中於本文中所闡述之實施例上。
記憶體裝置100包含與下文參照圖2至圖49所闡述之彼等記憶體裝置及記憶體單元類似或相同之記憶體裝置及記憶體單元。
圖2顯示根據本發明一實施例具有包含記憶體單元201之一記憶體陣列202之一記憶體裝置200之一部分示意圖。記憶體單元201可包含相變記憶體單元。記憶體陣列202可對應於圖1之記憶體陣列102。如圖2中所顯示，記憶體單元201與具有信號WL0、WL1及WL2之導電線204一起配置成列230、231及232，且與具有信號BL0、BL1及BL2之導電線206一起配置成行240、241及242。每一記憶體單元201可包含一二極體211及一記憶體元件299。
如圖2中所顯示，相同列(例如，列230)中之一二極體群組內之每一二極體包含耦合至相同導電線(例如，具有信號WL0之相同線)之一個二極體端子以及耦合(經由一記憶體元件299)至具有信號BL0、BL1及BL2之導電線中之一不同導電線之另一二極體端子。
二極體211可接通(例如，藉由使用信號WL0、WL1及WL2之適當值)以允許對記憶體元件299之存取以自記憶體元件299讀取資訊(例如，量測一電阻值)或將資訊程式化至記憶體元件299中(例如，致使記憶體元件299具有一特定電阻值)。
舉例而言，一程式化作業可施加適當值至信號WL0、WL1及WL2以選擇性地接通一選定記憶體單元201之二極體211且接著施加一電流(例如，程式化電流)穿過該選定記憶體單元之一選定記憶體元件299。該電流致使記憶體元件299之材料之至少一部分變熱。在材料變熱之後，該程式化作業允許該材料快速冷卻。此等加熱及冷卻行動可改變材料之相，例如自該程式化作業之前的一結晶相改變為該程式化作業之後的一非晶相。該相變可係可逆的(例如，自一非晶相改變為一結晶相)。材料之不同相可致使選定記憶體元件299具有對應於不同電阻值之不同電阻狀態，該等不同電阻值對應於儲存於選定記憶體元件299中之資訊之不同值。
在另一實例中，一讀取作業可施加適當值至信號WL0、WL1及WL2以選擇性地接通一選定記憶體單元201之二極體211且接著施加一電流(例如，讀取電流)穿過該選定記憶體單元之一選定記憶體元件299。該讀取作業可基於自該讀取電流產生之一讀取電壓量測該記憶體單元之電阻以確定儲存於其中之資訊之對應值。舉例而言，在記憶體單元201中之每一者中，當該電流通過記憶體元件299時，一不同電阻值可在信號BL0、BL1及BL2上提供一不同值(例如，電流或電壓值)。記憶體裝置之其他電路(例如，圖1之電路(例如I/O電路116))可使用信號BL0、BL1及BL2來量測記憶體元件299之電阻值以確定資訊之值。
一讀取作業期間所使用之電流可具有不同於一程式化作業期間所使用之電流的一值。舉例而言，在一程式化作業中，產生流經一選定記憶體元件299之一電流之信號(例如，圖2中之WL0、WL1或WL2)之值可足以致使該選定記憶體元件之至少一部分之材料在不同相之間改變以基於欲儲存於彼選定記憶體元件中之資訊之值更改該選定記憶體元件之電阻值。在一讀取作業中，產生流經一選定記憶體元件299之一電流之信號(例如，圖2中之WL0、WL1或WL2)之值可足以產生該電流但不足以致使該選定記憶體元件之任一部分在不同相之間改變以使得儲存於該選定記憶體元件中之資訊之值可在該讀取作業中保持不變。
圖2之記憶體單元201可包含與下文參照圖3至圖49所闡述之記憶體單元類似或相同之記憶體單元。
圖3至圖49顯示相同或類似之某些特徵。因此，為簡明起見，可不重複對圖3至圖49中之相同或類似特徵之闡述。舉例而言，此闡述可不重複圖3至圖49中所顯示之記憶體裝置中之相同或類似特徵之闡述，例如記憶體裝置300(圖3及圖4)、記憶體裝置500(圖5至圖16)、記憶體裝置1700(圖17至圖24)、記憶體裝置2500(圖25至圖29)、記憶體裝置3000(圖30至圖39)及記憶體裝置4000(圖40至圖49)。
圖3顯示根據本發明一實施例之一記憶體裝置300之一部分3D圖示。記憶體裝置300包含一記憶體陣列302，其可對應於圖1之記憶體陣列102及圖2之記憶體陣列202。圖3亦顯示一x方向、垂直於該x方向之一y方向以及垂直於該x方向與該y方向兩者之一z方向。記憶體裝置300包含記憶體單元301，該等記憶體單元沿y方向配置成列330、331及332且沿x方向配置成行340、341及342。絕緣材料370形成於列330、331及332之間以使一個列中之記憶體單元與另一列中之記憶體單元絕緣。絕緣材料371形成於340、341及342之間以使一個行中之記憶體單元與另一行中之記憶體單元絕緣。
列330、331及332中之記憶體單元301可經由導電觸點381耦合至導電線304。行340、341及342中之記憶體單元301可經由導電觸點380耦合至導電線306。導電線304及306可沿z方向配置於記憶體單元301上方。導電線304及導電線306可分別對應於圖2之導電線204及導電線206。
如圖3中所顯示，相同列(例如，列332)中之記憶體單元301可包含沿y方向延伸且經由一導電觸點381耦合至導電線304中之一者的相同材料320。相同行(例如，行342)中之記憶體單元301經由多個導電觸點380耦合至導電線306中之一者。作為一實例，圖3僅顯示每一列中之三個記憶體單元301及每一行中之三個記憶體單元301。每一列及每一行中之記憶體單元301之數目可不同。
每一記憶體單元301可包含不同材料320、321、322、324及399，其等相對於z方向作為多個層配置於一基板310上方。在每一記憶體單元301中，材料321、322、324及399可形成記憶體單元之一二極體及一記憶體元件。可像圖2之二極體211及記憶體元件299那樣示意性地顯示記憶體單元301之二極體及記憶體元件。
在圖3中，材料321及322可形成每一記憶體單元301之一二極體之至少一部分。舉例而言，材料321可包含一個導電類型(例如，n型矽材料)且材料322可包含另一導電類型(例如，p型矽材料)。該n型及p型材料可形成每一記憶體單元301中之一二極體之至少一部分。舉例而言，該n型及p型材料可形成每一記憶體單元301中之一二極體之一p-n接面。雖然此闡述論述p-n接面二極體，但可形成其他類型之二極體，例如各種金屬-絕緣體-金屬二極體或低溫氧化物二極體。
材料399可形成每一記憶體單元301之一記憶體元件。材料399可包含一硫屬化合物材料。硫屬化合物材料之實例包含具有鍺(Ge)、銻(Sb)及碲(Te)中之一者或多者之各種組合之材料以及其他類似材料。舉例而言，材料399可包含鍺(Ge)、銻(Sb)及碲(Te)之一化合物，例如Ge2Sb5Te5。
材料324可包含具有低於材料321及322之電阻率的一電阻率之導電材料。材料324亦可包含具有低於材料399之電阻率的一電阻率之導電材料。材料324之相對較低電阻率可減小由材料321及322形成之二極體之接觸電阻以改良穿過該二極體之導電率且改良記憶體單元301之總導電率。材料324之一實例可包含矽化鈷(例如，CoSi2)或矽化鎳(例如，NiSi)。可使用具有低於材料321及322之電阻率的一電阻率之其他導電材料。
圖4顯示在無導電線304及306以及導電觸點380及381之情形下的圖3之記憶體裝置300以幫助論述記憶體裝置300之細節。如圖4中所顯示，記憶體裝置300包含沿多個單元在y方向上延伸之溝槽315及沿多個單元在x方向上延伸之溝槽351，以使得溝槽315與溝槽351彼此垂直。
每一溝槽315位於列330、331及332中之兩者之間且填充有材料370。每一溝槽351位於行340、341及342中之兩者之間且填充有材料371。如圖4中所顯示，每一溝槽315具有沿z方向之一深度335。因此，填充於每一溝槽315中之材料370可具有對應於深度335之一厚度345。每一溝槽351具有沿z方向之一深度334。因此，填充於每一溝槽351中之材料371可具有對應於深度334之一厚度344。如圖4中所顯示，深度335大於深度334且厚度345大於厚度344。
記憶體裝置300亦可包含材料317，其位於每一溝槽351之底部處且係沿y方向配置並耦合至每一記憶體301之材料321。在某些裝置中，可省略材料317。然而，記憶體裝置300中包含材料317可減小因沿y方向之相同列中之毗鄰二極體之間的不同導電類型之材料而產生之寄生效應。材料317亦可形成用以改良自記憶體單元301至導電線304之熱耗散之一路徑。此外，材料317可減小記憶體單元301與導電線304之間的連接之電阻以改良其等之間的導電率。
可使用下文參照圖5至圖49所闡述之各種製程來形成記憶體裝置300之一個或多個部分。
圖5至圖16顯示根據本發明一實施例形成一記憶體裝置500之製程。圖5顯示具有一基板505及形成於基板505中或基板505上方之多種材料520、530及540之記憶體裝置500。基板505最初可包含p型半導體(例如，矽)材料。形成材料520可包含將n型雜質嵌入(例如，植入)至基板505之一部分(例如，頂部部分)中。n型雜質之實例包含例如磷(P)或砷(As)之一元素。因此，材料520可包含一n型半導體材料。基板505之包含材料510之未嵌入有n型雜質之剩餘部分(例如，底部部分)可保持一p型半導體材料。形成材料530可包含在材料520上方沈積一絕緣材料，例如一基於矽之材料(例如，氧化矽)。形成材料540可包含在材料530上方沈積一絕緣材料，例如一基於矽之材料(例如，氮化矽)。
在某些情形下，材料540(例如，氮化矽)可產生對材料520之不期望之應力。因此，在某些情形下，在材料520與材料540之間形成材料530可減小或防止由材料540導致之對材料520之應力。然而，在某些其他情形下，若材料540經選擇以使得其可不導致對材料520之應力或以使得潛在應力可對材料520或記憶體裝置500或者其兩者具有一輕微影響，則可省略材料530。因此，在某些情形下，可省略材料530且可在材料520上直接形成材料540。
圖5亦顯示一x方向、垂直於該x方向之一y方向以及垂直於該x方向與該y方向兩者之一z方向。如圖5中所顯示，材料510、520、530及540可沿z方向以一個層位於一個或多個其他層上方(或一個或多個其他層上)之方式形成不同層。
如本文中所使用，相對於一者位於另一者「上」之兩種或更多種材料(或者兩個或更多個層)所使用之術語「位於...上」意指該等材料(或層)之間的至少某一接觸，而「位於...上方」意指該等材料(或層)極為接近，但可能具有一種或多種額外介入材料(或一個或多個額外介入層)以使得可能有接觸但並非必需。如本文中所使用，「位於...上」或「位於...上方」皆不隱含任何方向性，除非如此陳述。
圖5亦顯示形成於材料540、530、520及510上方之一遮蔽結構550。遮蔽結構550可用於在形成記憶體裝置500之製程中之某些製程期間圖案化(例如，選擇性地移除)位於遮蔽結構550下方之材料之部分。如圖5中所顯示，遮蔽結構550包含由遮蔽部分551及開口552界定之一圖案。每一開口552具有沿x方向延伸之一寬度553及沿y方向延伸之一長度554。長度554顯著大於寬度553。遮蔽結構550可包含一光阻劑，其可在一光微影圖案化製程中用於圖案化材料540、530、520及510。
圖6顯示已形成裝置結構610及溝槽615且已移除遮蔽結構550(圖5)之後的記憶體裝置500。可使用例如蝕刻(例如，乾式蝕刻)之一製程來移除開口552(圖5)處之材料540、530、520及510之部分。材料540、530、520及510之剩餘部分(位於遮蔽部分551下方之部分)形成裝置結構610。每一裝置結構610具有沿x方向延伸之一寬度611及沿y方向延伸之一長度612。長度612顯著大於寬度611。每一溝槽615可具有材料510上之一底部、沿x方向延伸之一寬度616及沿y方向延伸之一長度617。長度617顯著大於寬度616。
圖7顯示已(例如)藉由沈積形成一材料710以填充溝槽615以使裝置結構610(圖6)彼此絕緣之後的記憶體裝置500。材料710可包含例如氧化矽或其他絕緣材料之絕緣材料。
圖8顯示已(例如)經由化學機械拋光(CMP)或回蝕平坦化材料710以曝露材料540之一部分(例如，一上表面541)之後的記憶體裝置500。如圖8中所顯示，在平坦化或回蝕製程之後，材料710之一上表面711與材料540之上表面541係位於相同平面上。
圖9顯示已在裝置結構610及材料710上方形成一遮蔽結構950之後的記憶體裝置500。遮蔽結構950可用於在用以形成記憶體裝置500之其他製程期間圖案化(例如，選擇性地移除)位於遮蔽結構950下方之材料之部分。如圖9中所顯示，遮蔽結構950包含由遮蔽部分951及開口952界定之一圖案。每一開口952具有沿y方向延伸之一寬度953及沿x方向延伸之一長度954。長度954顯著大於寬度953。遮蔽結構950可包含一光阻劑，其可在一光微影圖案化製程中用於圖案化裝置結構610。
如圖9及圖5中所顯示，遮蔽結構950及550經定位以使得其等之圖案彼此垂直。舉例而言，圖9之遮蔽結構950之開口952之較大尺寸(沿x方向之長度954)垂直於圖5之遮蔽結構550之開口552之較大尺寸(沿y方向之長度554)。如下文所闡述，在記憶體裝置500之形成期間彼此垂直地定位遮蔽結構950與遮蔽結構550可允許記憶體裝置500之某些特徵(例如二極體(將在額外製程中形成))之自我對準以改良其材料品質及功能。
圖10顯示已形成溝槽1015且已移除圖9之遮蔽結構950之後的記憶體裝置500。可使用例如蝕刻(例如，乾式蝕刻或濕式蝕刻)之一移除製程來移除每一裝置結構610之開口952處之材料540及530之部分以及開口952處之材料710之部分以形成溝槽1015。每一溝槽1015可具有材料520上之一底部、沿y方向延伸之一寬度1006及沿x方向延伸之一長度1007。長度1007顯著大於寬度1006。如圖10中所顯示，每一溝槽1015之較大尺寸(長度1007)沿x方向延伸穿過裝置結構610以形成具有一周邊1041之突出部1040。由於突出部1040係使用具有彼此垂直定位之圖案的遮蔽結構550(圖5)及950(圖9)而形成，因此圖10之周邊1041可具有一多邊形形狀。
圖11顯示已(例如)藉由沈積形成一材料1110以填充溝槽1015以使突出部1040沿y方向彼此絕緣之後的記憶體裝置500。材料1110可包含例如氧化矽或其他絕緣材料之絕緣材料。材料1110可包含與材料710之材料組合物相同的材料組合物。舉例而言，材料1110與材料710兩者皆可包含氧化矽。
圖12顯示已(例如)經由CMP或回蝕平坦化材料1110以曝露突出部1040之材料540之後的記憶體裝置500。如圖12中所顯示，相同裝置結構610之沿y方向之突出部1040藉由材料1110彼此絕緣，且不同裝置結構610之間的沿x方向之突出部1040藉由材料710彼此絕緣。
圖13顯示已形成凹部1325之後的記憶體裝置500。可使用例如蝕刻(例如，乾式蝕刻或濕式蝕刻)之一製程自每一突出部1040移除材料540及材料530以曝露材料520。如上文參照圖5所闡述，在某些情形下，可省略材料530且可在材料520上直接形成材料540。因此，此處所闡述之與圖13相關聯之製程可僅移除材料540(若省略材料530)以在形成凹部1325時曝露材料520。
如圖13中所顯示，每一凹部1325包含材料520上之一底部及藉由周邊1041成形之一開口。由於周邊1041可具有一多邊形形狀，因此每一凹部1325亦可具有一多邊形開口及與該多邊形開口相關聯之一多邊形側壁。可由四個側壁部分1326、1327、1328及1329界定每一凹部1325之多邊形側壁。如圖13中所顯示，側壁部分1326與側壁部分1328彼此相對且由材料710形成。側壁部分1327與側壁部分1329彼此相對且由材料1110形成。側壁部分1326垂直於側壁部分1327，側壁部分1327垂直於側壁部分1328。側壁部分1328垂直於側壁部分1329。由於材料710及1110可包含相同材料(例如，氧化矽)，因此每一凹部1325之側壁亦可包含相同材料。可在每一凹部1325中形成例如一二極體及一記憶體元件之特徵。
圖14顯示已在凹部1325(圖13)中形成材料1420、1422及1424之後的記憶體裝置500。材料1420可包含n型半導體材料(例如，n型矽)。材料1422可包含p型半導體材料(例如，p型矽)。材料1420及1422可形成一二極體之至少一部分。材料1424可包含具有低於材料1420及1422之電阻率的一電阻率之導電材料。舉例而言，材料1424可包含矽化鈷或矽化鎳。
在凹部1325中形成材料1420、1422及1424可包含在材料520上生長磊晶矽以形成材料1420。因此，材料1420可包含單晶矽。可將n型雜質嵌入(例如，原位摻雜或植入)至所生長之磊晶矽中，以使得材料1420可包含n型磊晶矽。可將p型雜質之雜質嵌入(例如，原位摻雜或植入)至材料1420中，以使得材料之一部分(例如，頂部部分)可形成材料1422。p型雜質之一實例包含例如硼(B)之一元素。在形成材料1422之後，可執行一矽化製程以形成材料1424。如圖14中所顯示，材料1420及1422可直接接觸側壁部分1326、1327、1328及1329處之材料710及1110。
圖15顯示已在凹部1325中形成一材料1599之後的記憶體裝置500。材料1599可直接接觸側壁部分1326、1327、1328及1329處之材料710及1110。材料1599可形成記憶體單元1501之記憶體元件。形成材料1599可包含在凹部1325中之材料1424上方沈積一硫屬化合物材料。
每一記憶體單元1501可包含由至少材料1420及1422形成之一二極體及具有材料1599之一記憶體元件。由於每一凹部1325中之二極體之材料1420及1422係形成於相同凹部內且材料1420及1422可因使用彼此垂直之遮蔽結構550(圖5)及950(圖9)而與材料520自我對準，因此每一凹部1325之二極體可被視為係自我對準二極體。
由於記憶體裝置500中之二極體可係自我對準二極體，因此記憶體裝置500中之二極體及其他特徵(例如，材料520與材料1420之間的)之未對準可顯著減少或不存在。因此，在記憶體裝置500中，與二極體相關聯之缺陷可減少或不存在。此外，某些習用裝置可包含可係未對準之裝置特徵，例如二極體及其他特徵。該未對準可在該等習用裝置中之未對準特徵之間的一電流路徑中產生一收縮。當該等習用裝置運作時，該收縮可產生例如熱點之一現象，從而導致不良裝置效能。然而，在記憶體裝置500中，材料1420與材料520之間的未對準之一減少或不存在可減少或防止熱點之發生。因此，可改良裝置效能。
圖16顯示已形成記憶體裝置500之額外特徵之後的記憶體裝置500。舉例而言，已形成導電觸點1680及1681以及導電線1604及1606。導電線1604及導電線1606可分別對應於圖2之導電線204及導電線206。圖16之導電線1604及導電線1606亦可分別對應於圖3之導電線304及導電線306。
熟習此項技術者可容易認識到，可執行額外製程以形成一記憶體裝置(例如上文所闡述之記憶體裝置500)之額外特徵。因此，為幫助集中於本文中所闡述之實施例上，上文所闡述之圖5至圖16及下文所闡述之圖17至圖49僅顯示一記憶體裝置(例如記憶體裝置500(圖5至圖16)、記憶體裝置1700(圖17至圖24)、記憶體裝置2500(圖25至圖29)、記憶體裝置3000(圖30至圖39)及記憶體裝置4000(圖40至圖49))之特徵中之某些特徵。
圖17至圖24顯示根據本發明一實施例形成具有導電材料1730之一記憶體裝置1700之製程。可使用用於形成上文參照圖5至圖16所闡述之記憶體裝置500之製程中之某些製程來形成本文中參照圖17至圖24所闡述之記憶體裝置1700。因此，為簡明起見，對圖5至圖16之記憶體裝置500與圖17至圖24之記憶體裝置1700之間的類似材料及特徵賦予相同參考編號。
記憶體裝置1700(圖17)與記憶體裝置500(圖5)之間的不同在於記憶體裝置1700之材料1730不同於記憶體裝置500之材料530。舉例而言，材料1730包含例如矽化鈷或矽化鎳之一導電材料。相反，如上文所闡述，材料530(圖5)包含例如氧化矽之一絕緣材料。記憶體裝置1700(圖24)與記憶體裝置500(圖16)之間的另一不同在於在完成記憶體裝置1700(圖24)之後材料1730之一部分保持於該記憶體裝置中。相反，如上文參照圖5至圖16所闡述，在完成記憶體裝置500之後移除該記憶體裝置之毗鄰記憶體單元1501(圖15)之間的材料530。
在圖17中，可藉由使用類似於上文參照圖5至圖9所闡述之彼等製程的製程形成至此時的記憶體裝置1700之結構。然而，如圖17中所顯示，已在材料520與材料540之間形成材料1730(替代材料530)。
圖18顯示已形成溝槽1015且已移除遮蔽結構950(圖17)之後的記憶體裝置1700。可使用例如蝕刻(例如，乾式蝕刻或濕式蝕刻)之一移除製程來移除每一裝置結構610之開口952(圖17)處之材料540之部分及開口952處之材料710之部分以形成溝槽1015。不移除材料1730。因此，每一溝槽1015具有材料1730上之一底部。每一溝槽1015具有沿y方向延伸之一寬度1006及沿x方向延伸之一長度1007。
在圖19至圖24中，可使用類似於上文參照圖11至圖16所闡述之彼等製程的製程來形成記憶體裝置1700之其他特徵。然而，如圖19至圖24所顯示，僅移除材料1730之某些部分，且材料1730之位於毗鄰記憶體單元之間的某些其他部分保持於記憶體裝置1700中。記憶體裝置1700中存在材料1730可以類似於圖4之記憶體裝置300中之材料317之方式改良記憶體裝置1700。
圖25至圖29顯示根據本發明一實施例形成具有凹部之一記憶體裝置2500之製程，該等凹部具有不同側壁材料。可使用用於形成上文參照圖5至圖16所闡述之記憶體裝置500之製程中之某些製程來形成本文中參照圖25至圖29所闡述之記憶體裝置2500。因此，為簡明起見，對圖5至圖16之記憶體裝置500與圖25至圖29之記憶體裝置2500之間的類似材料及特徵賦予相同參考編號。
在圖25中，可使用類似於上文參照圖5至圖9所闡述之彼等製程的製程形成至此時的記憶體裝置2500之結構。如圖25中所顯示，已形成遮蔽結構950。遮蔽結構950具有由遮蔽部分951以及具有寬度953及長度954之開口952界定之一圖案。
圖26顯示已形成凹部2625且已移除遮蔽結構950(圖25)之後的記憶體裝置2500。不同於與圖9相關聯之其中將移除開口952(圖9)處之材料540與材料710兩者以形成溝槽1015(圖10)之製程，與圖25相關聯之製程(例如，乾式蝕刻或濕式蝕刻)僅移除開口952(圖25)處之材料540以形成圖26之凹部2625。當移除開口952處之材料540時，圖25中之開口952處之材料710可保持於記憶體裝置2500中。
如圖26中所顯示，每一凹部2625包含材料520上之一底部及藉由包含材料710及540之邊緣之一周邊2641成形之一開口。由於每一凹部2625係由使用具有彼此垂直定位之圖案的遮蔽結構(例如，圖5之550及圖25之950)而形成之材料710及540環繞，因此周邊2641可具有一多邊形形狀。因此，每一凹部2625之開口(藉由周邊2641成形)亦可具有一多邊形形狀。
由於每一凹部2625係由使用具有彼此垂直定位之圖案的遮蔽結構(例如，圖5之550及圖25之950)而形成之材料710及540環繞，因此每一凹部2625亦可具有可由四個側壁部分2626、2627、2628及2629界定之一多邊形側壁。如圖26中所顯示，側壁部分2626與側壁部分2628彼此相對且由材料710形成。側壁部分2627與側壁部分2629彼此相對且由材料540形成。由於材料710(例如，氧化矽)及材料540(例如，氮化矽)可包含不同材料，因此，每一凹部2625之側壁亦可包含不同材料。舉例而言，側壁部分2626與側壁部分2628兩者皆可包含材料710(例如，氧化矽)且側壁部分2627與側壁部分2629兩者皆可包含材料540(例如，氮化矽)。可在每一凹部2625中形成一記憶體單元之特徵，例如一二極體及記憶體元件。
圖27顯示已在凹部2625中形成材料2720、2722及2724之後的記憶體裝置2500。可藉由類似於用於分別形成圖14之材料1420、1422及1424之製程的製程形成材料2720、2722及2724。材料2720及2722可形成一二極體之至少一部分。材料2724可包含例如圖3之材料324之導電材料。如圖27中所顯示，材料2720及2722可直接接觸側壁部分2626、2627、2628及2629處之材料710及540。
圖28顯示已在凹部2625中形成一材料2899之後的記憶體裝置2500。材料2899可直接接觸側壁部分2626、2627、2628及2629處之材料710及540。可藉由類似於用於形成圖15之材料1599之製程的製程形成材料2899。材料2899可形成記憶體單元2801之記憶體元件。
每一記憶體單元2801可包含由至少材料2720及2722形成之一二極體以及包含材料2899之一記憶體元件。由於每一凹部2625中之材料2720及2722係形成於相同凹部內，因此此等材料可與凹部2625之側壁(由側壁部分2626、2627、2638及2629界定之側壁)自我對準。因此，在每一記憶體單元2801中，由材料2720及2722形成之二極體可被視為係自我對準二極體。
圖29顯示已形成記憶體裝置2500之額外特徵之後的記憶體裝置2500。舉例而言，已形成導電觸點2980及2981以及導電線2904及2906。導電線2904及導電線2906可分別對應於圖2之導電線204及導電線206。圖29之導電線2904及導電線2906亦可分別對應於圖3之導電線304及導電線306。
圖30至圖39顯示根據本發明一實施例形成具有在二極體形成之前形成的磊晶矽之一記憶體裝置3000之製程。可使用用於形成上文參照圖5至圖16所闡述之記憶體裝置500之製程中之某些製程來形成本文中參照圖30至圖39所闡述之記憶體裝置3000。因此，為簡明起見，對圖5至圖16之記憶體裝置500與圖30至圖39之記憶體裝置3000之間的類似材料及特徵賦予相同參考編號。
在圖30中，可使用類似於上文參照圖5至圖8所闡述之彼等製程的製程形成至此時的記憶體裝置3000之結構。如圖30中所顯示，已形成藉由材料710絕緣之裝置結構610。
圖31顯示已藉由例如蝕刻(例如，乾式蝕刻或濕式蝕刻)之一製程移除材料540及530(圖30)之後的記憶體裝置3000。材料540及530之移除形成沿y方向延伸之溝槽3135。
圖32顯示已在溝槽3135(圖31)中形成材料3220之後的記憶體裝置3000。材料3220可包含n型半導體材料(例如，n型矽)。形成材料3220可包含在材料520上生長磊晶矽。因此，材料3220可包含單晶矽。可將n型雜質嵌入(例如，原位摻雜或植入)至所生長之磊晶矽中，以使得材料3220可包含n型磊晶矽。可執行一製程(例如，CMP)來平坦化材料3220以達成圖32中所顯示之結構。
圖33顯示已在材料3220及710上方形成一遮蔽結構950之後的記憶體裝置3000。如圖33中所顯示，遮蔽結構950具有由遮蔽部分951以及具有寬度953及長度954之開口952界定之一圖案。
圖34顯示已形成溝槽3435且已移除圖33之遮蔽結構950之後的記憶體裝置3000。可使用例如蝕刻(例如，乾式蝕刻)之一移除製程來移除每一裝置結構610之開口952處之材料3220之部分及開口952處之材料710之部分以形成溝槽3435。每一溝槽3435可具有材料520上之一底部、沿y方向延伸之一寬度3406及沿x方向延伸之一長度3407。長度3407顯著大於寬度3406。如圖34中所顯示，每一溝槽3435之較大尺寸(長度3407)沿x方向延伸穿過裝置結構610以形成具有一周邊3441之突出部3440。由於突出部3440係使用具有彼此垂直定位之圖案的遮蔽結構550(圖5)及950(圖9)而形成，因此圖34之周邊3441可具有一多邊形形狀。
圖35顯示已(例如)藉由沈積形成一材料3510以填充溝槽3435以使突出部3440沿y方向彼此絕緣之後的記憶體裝置3000。材料3510可包含例如氧化矽或其他絕緣材料之絕緣材料。材料3510可包含與材料710之材料組合物相同的材料組合物。舉例而言，材料3510與材料710兩者皆可包含氧化矽。
圖36顯示已(例如)藉由CMP或回蝕平坦化材料3510以曝露突出部3440之材料3320之後的記憶體裝置3000。如圖36中所顯示，相同裝置結構610之沿y方向之突出部3440藉由材料3510彼此絕緣，且不同裝置結構610之間的沿x方向之突出部3440藉由材料710彼此絕緣。
每一突出部3440包含材料520上之一底部及藉由周邊3441成形之一開口。如圖36中所顯示，每一突出部3440包含由材料3510及710環繞之周邊3441且包含材料520上之一底部。由於每一突出部3440係使用具有彼此垂直定位之圖案的遮蔽結構(例如，圖5之550及圖9之950)而形成，因此周邊3441可具有一多邊形形狀。
如圖36中所顯示，每一突出部3440亦包含由四個側壁部分3626、3627、3628及3629界定之一側壁。由於每一突出部3440係使用具有彼此垂直定位之圖案的遮蔽結構(例如，圖5之550及圖9之950)而形成，因此每一突出部3440亦可具有由側壁部分3626、3627、3628及3629(其等被材料3510及710環繞)界定之一多邊形側壁。可在每一突出部3340中形成一記憶體單元之特徵，例如一二極體。
圖37顯示已在突出部3440中形成材料3722及3724之後的記憶體裝置3000。材料3220及3722可直接接觸側壁部分3636、3637、3628及3629處之材料710及3510。材料3722可包含p型半導體材料(例如，p型矽)。材料3220及3722可形成一二極體之至少一部分。材料3724可包含具有低於材料3220及3722之電阻率的一電阻率之導電材料。材料3724可包含圖3之一材料324。形成材料3722及3724可包含將p型雜質嵌入(例如，植入)至材料3220中以形成材料3722及在將該p型雜質嵌入至材料3722中之後執行一矽化製程以形成材料3724。
圖38顯示已形成材料3899之後的記憶體裝置3000。作為一實例，圖38顯示每一材料3899具有一圓柱形結構。材料3899可形成有一不同結構。形成材料3899可包含在材料3724上方沈積一硫屬化合物材料，之後係係用以形成材料3899之一額外製程(例如，乾式蝕刻)。可在執行形成材料3899之額外製程之前在該硫屬化合物材料上方形成一導電材料，以使得可在該額外製程期間保護材料3899。另一選擇為，形成材料3899可包含在材料710、3510及3724上方沈積一絕緣材料、在該絕緣材料中形成通孔及接著將材料3899沈積至該等通孔中。為清晰起見，圖38省略該絕緣材料及該等通孔。材料3899可形成記憶體單元3801之記憶體元件。
圖39顯示已形成記憶體裝置3000之額外特徵之後的記憶體裝置3000。舉例而言，已形成導電觸點3980及3981以及導電線3904及3906。在某些情形下，用於導電觸點3980之至少一部分(例如，底部部分)之材料可形成於其中形成有材料3899之相同通孔(上文參照圖38所闡述)中。在圖39中，導電線3904及線3906可分別對應於圖2之導電線204及導電線206。圖39之導電線3904及導電線3906亦可分別對應於圖3之導電線304及導電線306。
圖40至圖49顯示根據本發明一實施例在不形成磊晶矽以形成一記憶體裝置4000之二極體之情形下形成該記憶體裝置之製程。可使用用於形成上文參照圖5至圖16所闡述之記憶體裝置500之製程中之某些製程來形成本文中參照圖40至圖49所闡述之記憶體裝置4000。因此，為簡明起見，對圖5至圖16之記憶體裝置500與圖40至圖49之記憶體裝置4000之間的類似材料及特徵賦予相同參考編號。
圖40顯示具有一基板4005以及形成於基板4005中或基板4005上方之多種材料4010、4020及4021之記憶體裝置4000。基板4005最初可包含p型半導體(例如，矽)材料。形成材料4020及4021可包含將n型雜質嵌入(例如，植入)至基板4005之一部分(例如，頂部部分)中。因此，材料4020及4021可包含一n型半導體材料。基板4005之包含材料4010之未嵌入有n型雜質之剩餘部分(例如，底部部分)可保持一p型半導體材料。
可使用n型雜質之不同濃度以使得材料4020與材料4021可具有不同雜質植入(或摻雜)。舉例而言，可控制n型雜質之濃度以使得材料4020可具有大於材料4021之雜質濃度的一雜質濃度。
圖40亦顯示一x方向、垂直於該x方向之一y方向以及垂直於該x方向與該y方向兩者之一z方向。如圖40中所顯示，材料4010、4020及4021可相對於z方向以一個層位於一個或多個其他層上方(或者一個或多個其他層上)之方式形成不同層。
圖40亦顯示形成於材料4010、4020及4021上方之一遮蔽結構550。如圖40中所顯示，遮蔽結構550具有由遮蔽部分551以及具有寬度553及長度554之開口552界定之一圖案。
圖41顯示已形成裝置結構4110及溝槽4115且已移除遮蔽結構550(圖40)之後的記憶體裝置4000。可使用例如蝕刻(例如，乾式蝕刻)之一製程來移除開口552(圖40)處之材料4021、4020及4010之部分。材料4021、4020及4010之剩餘部分(位於遮蔽部分551下方之部分)形成裝置結構4110。每一裝置結構4110具有沿x方向延伸之一寬度4111及沿y方向延伸之一長度4112。長度4112顯著大於寬度4111。每一溝槽4115可具有材料4010上之一底部、沿x方向延伸之一寬度4116及沿y方向延伸之一長度4117。長度4117顯著大於寬度4116。
圖42顯示已(例如)藉由沈積形成一材料4210以填充溝槽4115以使裝置結構4110彼此絕緣之後的記憶體裝置4000。材料4210可包含例如氧化矽或其他絕緣材料之絕緣材料。可在形成材料4210之後使用例如CMP之一製程對其進行平坦化以獲得圖42之記憶體裝置4000之結構。
圖43顯示已在裝置結構4110及材料4210上方形成一遮蔽結構950之後的記憶體裝置4000。如圖43中所顯示，遮蔽結構950包含由遮蔽部分951以及具有寬度953及長度954之開口952界定之一圖案。
圖44顯示形成溝槽4415且移除遮蔽結構950(圖43)之後的記憶體裝置4000。可使用例如蝕刻(例如，乾式蝕刻)之一移除製程來移除開口952處之材料4210之部分及開口952處之材料4021之一部分或開口952處之材料4021及材料4020中之每一者之部分且形成圖44中之溝槽4415。每一溝槽4415可具有材料4020上之一底部、沿y方向延伸之一寬度4406及沿x方向延伸之一長度4407。長度4407顯著大於寬度4406。如圖44中所顯示，每一溝槽4415之較大尺寸(長度4407)沿x方向延伸穿過裝置結構4110以形成具有一周邊4441之突出部4440。由於突出部4440係使用具有彼此垂直定位之圖案的遮蔽結構550(圖5)及950(圖9)而形成，因此圖44之周邊4441可具有一多邊形形狀。
圖45顯示已(例如)藉由沈積形成一材料4510以填充溝槽4415以使突出部4440沿y方向彼此絕緣之後的記憶體裝置4000。材料4510可包含例如氧化矽或其他絕緣材料之絕緣材料。材料4510可包含與材料4210之材料組合物相同的材料組合物。舉例而言，材料4510與材料4210兩者皆可包含氧化矽。
圖46顯示已(例如)藉由CMP或回蝕平坦化材料4510以曝露突出部4440之材料4021之後的記憶體裝置4000。如圖46中所顯示，相同裝置結構4110之沿y方向之突出部4440藉由材料4510彼此絕緣，且不同裝置結構4110之間的沿x方向之突出部4140藉由材料4210彼此絕緣。
每一突出部4440包含材料4020上之一底部及藉由周邊4441成形之一開口。如圖46中所顯示，每一突出部4440包含被材料4510及4210環繞之周邊4441且包含材料4020上之一底部。由於每一突出部4440係使用具有彼此垂直定位之圖案的遮蔽結構(例如，圖40之550及圖43之950)而形成，因此周邊4441可具有一多邊形形狀。
每一突出部亦包含由四個側壁部分4626、4627、4628及4629界定之一側壁。由於每一突出部4440係使用具有彼此垂直定位之圖案的遮蔽結構(例如，圖40之550及圖43之950)而形成，因此每一突出部4440亦可具有由側壁部分4626、4627、4628及4629(其等被材料4510及4210環繞)界定之一多邊形側壁。可在每一突出部4440中形成一記憶體單元之特徵，例如一二極體。
圖47顯示已在突出部4440中形成材料4722及4724之後的記憶體裝置4000。材料4722及4724可直接接觸側壁部分4646、4647、4628及4629處之材料4210及4510。材料4722可包含p型半導體材料(例如，p型矽)。材料4021及4722可形成一二極體之至少一部分。材料4724可包含具有低於材料4021及4722之電阻率的一電阻率之導電材料。材料4724可包含例如圖3之材料324的導電材料。形成材料4722及4724可包含將p型雜質嵌入(例如，植入)至材料4021中以形成材料4722及在將該p型雜質嵌入至材料4021中之後執行一矽化製程以形成材料4724。
圖48顯示已形成材料4899之後的記憶體裝置4000。作為一實例，圖48顯示每一材料4899具有一圓柱形結構之一形狀。材料4899可形成有一不同結構。形成材料4899可包含在材料4724上方沈積一硫屬化合物材料，之後係用以形成材料4899之一額外製程(例如，乾式蝕刻)。可在執行形成材料4899之額外製程之前在該硫屬化合物材料上方形成一導電材料，以使得可在該額外製程期間保護材料4899。另一選擇為，形成材料4899可包含在材料4210、4510及4724上方沈積一絕緣材料、在該絕緣材料中形成通孔及接著將材料4899沈積至通孔中。為清晰起見，圖48省略該絕緣材料及該等通孔。材料4899可形成記憶體單元4801之記憶體元件。
圖49顯示形成記憶體裝置4000之額外特徵之後的記憶體裝置4000。舉例而言，已形成導電觸點4980及4981以及導電線4904及4906。在某些情形下，用於導電觸點4980之至少一部分(例如，底部部分)之材料可形成於其中形成有材料4899之相同通孔(上文參照圖48所闡述)中。導電線4904及導電線4906可分別對應於圖2之導電線204及導電線206。圖49之導電線4904及導電線4906亦可分別對應於圖3之導電線304及導電線306。
圖50至圖58顯示根據本發明一實施例形成具有導電材料之一記憶體裝置5000之製程，該等導電材料同時形成於該記憶體裝置之二極體上方及二極體之間。可使用用於形成記憶體裝置500(圖5至圖16)及記憶體裝置2500(圖25及圖26)之製程中之某些製程來形成本文中參照圖50至圖58所闡述之記憶體裝置5000。因此，為簡明起見，對記憶體裝置500(圖5至圖16)、記憶體裝置2500(圖25及圖26)及圖50至圖58之記憶體裝置5000中之類似材料及特徵賦予相同參考編號。
在圖50中，可使用類似於上文參照圖25所闡述之彼等製程的製程形成至此時的記憶體裝置5000之結構。如圖50中所顯示，遮蔽結構950包含開口540以使得在開口540處曝露裝置結構610之一第一部分5051且裝置結構610之一第二部分5052位於遮蔽結構950下方。
在圖51中，可使用類似於上文參照圖26所闡述之彼等製程的製程形成至此時的記憶體裝置5000之結構。如圖51中所顯示，已形成凹部2625且已移除遮蔽結構950(圖50)。每一凹部2625包含材料520上之一底部。
圖52顯示已在凹部2625中形成材料5220及5222之後的記憶體裝置5000。材料5220及5222可形成一二極體之至少一部分。可藉由類似於用於分別形成圖14之材料1420及材料1422之製程的製程形成材料5220及材料5222，以使得圖52之材料5220可包含n型半導體材料且材料5222可包含p型半導體材料。
圖53顯示已藉由例蝕刻(例如，乾式蝕刻或濕式蝕刻)之一製程移除材料540及530(圖52)之後的記憶體裝置5000。材料540及530之移除形成開口5325。
圖54顯示已在開口5325中形成間隔件5454之後的記憶體裝置5000。間隔件5454可包含一絕緣材料，例如一基於矽之材料(例如，氧化矽)。
圖55顯示已形成導電材料5524及5530之後的記憶體裝置5000。材料5524與材料5530可係相同材料且可包含具有低於材料5220及5222之電阻率的一電阻率之一材料。舉例而言，材料5524及5530可包含矽化鈷或矽化鎳。由於材料5524與材料5530可係相同材料，因此其等可同時形成。舉例而言，在形成間隔件5454之後，可執行一矽化製程以同時形成材料5524與材料5530。材料5524與材料5530可包含類似於上文參照圖3所闡述之材料314與材料317之彼等特性的特性。
圖56顯示已(例如)藉由沈積形成一材料5610以填充開口5325之後的記憶體裝置5000。材料5610可包含例如氧化矽或其他絕緣材料之絕緣材料。材料5610可包含與材料710之材料組合物相同的材料組合物。舉例而言，材料5610與材料710兩者皆可包含氧化矽。
圖57顯示(例如)經由CMP或回蝕平坦化材料5610以曝露間隔件5424及材料5524之後的記憶體裝置5000。
圖58顯示形成記憶體裝置5000之額外特徵(例如電極5811及5812、記憶體元件5899、導電觸點5880及5881以及導電線5804及5806)之後的包含記憶體單元5801之記憶體裝置5000。導電線5804及導電線5806可分別對應於圖2之導電線204及導電線206。圖58之導電線5804及導電線5806亦可分別對應於圖3之導電線304及導電線306。如圖58中所顯示，每一記憶體單元5801可包含由至少材料5220及5222形成之一二極體、電極5811中之一者、電極5812中之一者、記憶體元件5899中之一者及觸點5880中之一者。
形成電極5811可包含在材料5424及5610上方沈積一第一絕緣材料、在該第一絕緣材料中形成通孔及接著將一導電材料沈積至第一通孔中以形成電極5811。為簡明起見，圖58省略第一絕緣材料及第一通孔。
形成記憶體元件5899可包含在電極5811上方沈積一第二絕緣材料、在該第二絕緣材料中形成第二通孔及接著將一硫屬化合物材料沈積至第二通孔中以形成記憶體元件5899。為簡明起見，圖58省略第二絕緣材料及第二通孔。
形成電極5812可包含在記憶體元件5899上方沈積一導電材料。電極5812可形成於其中形成有記憶體元件5899之相同通孔(上文所闡述之第二通孔)中。另一選擇為，可將電極5812及記憶體元件5899形成在一起。舉例而言，形成電極5812及記憶體元件5899可包含在電極5811上方沈積一硫屬化合物材料(以形成記憶體元件5899)及在該硫屬化合物材料上方沈積一導電材料(以形成電極5812)。接著，可執行一額外製程(例如，乾式蝕刻)以形成個別臺面，其中每一臺面包含一個記憶體元件5899及一個電極5812。該額外製程可替代地將該硫屬化合物材料及該導電材料形成(例如，蝕刻)為平行於線5806之線(替代個別臺面)，以使得每一線包含多個記憶體單元之記憶體元件5899及電極5812。
可在形成電極5812之後形成觸點5880及5881以及導電線5804及5806。
圖59顯示根據本發明一實施例包含一記憶體單元5901之一記憶體裝置5900之一部分3D圖示。記憶體裝置5900包含類似於上文所闡述之記憶體裝置(例如記憶體裝置300(圖3)、記憶體裝置500(圖16)、記憶體裝置1700(圖24)、記憶體裝置2500(圖29)、記憶體裝置3000(圖39)及記憶體裝置4000(圖49))之記憶體單元之配置的配置成若干列及若干行之諸多記憶體單元。然而，為集中於圖59之記憶體裝置5900與上文所闡述之其他記憶體裝置之間的不同上，圖59僅顯示記憶體裝置5900之一個記憶體單元5901及某些特徵，例如材料5920、5922及5924、電極5911及5912、記憶體元件5999、導電觸點5980及導電線5906。
可藉助類似於形成圖58之記憶體裝置5000之電極5811及5812以及記憶體元件5899之製程的製程來形成電極5911及5912以及記憶體元件5999。
材料5920及5922可形成記憶體單元5901之一二極體之至少一部分。記憶體裝置5900之材料5920、5922及5924可分別對應於圖3之記憶體裝置300之材料321、322及324、分別對應於圖16之記憶體裝置500及圖24之記憶體裝置1700之材料1420、1422及1424、分別對應於圖29之記憶體裝置2500之材料2820、2822及2824、分別對應於圖39之記憶體裝置3000之材料3220、3722及3724且分別對應於圖49之記憶體裝置4000之材料4021、4722及4724。因此，可藉助類似於形成上文所闡述之對應材料之製程的製程來形成圖59之記憶體裝置5900之材料5920、5922及5924。
圖59中所顯示之記憶體裝置5900之特徵中之某些特徵可替代記憶體裝置300、500、1700、2500、3000及4000之一部分，以使得上文所闡述之記憶體裝置300、500、1700、2500、3000及4000中之每一者中之每一記憶體單元可具有圖59中所顯示之記憶體單元5901之一結構。舉例而言，材料5924與觸點5980之間的特徵(例如記憶體裝置5900之電極5911及5912以及記憶體元件5999)可替代圖3之記憶體裝置300之記憶體元件399、替代圖16之記憶體裝置500及圖24之記憶體裝置1700之記憶體元件1599、替代圖29之記憶體裝置2500之記憶體元件2899、替代圖39之記憶體裝置3000之記憶體元件3899或替代圖49之記憶體裝置4000之記憶體元件4899。
圖60顯示根據本發明一實施例包含一記憶體單元6001之一記憶體裝置6000之一部分3D圖示。記憶體裝置6000包含類似於上文所闡述之記憶體裝置(例如記憶體裝置300(圖3)、記憶體裝置500(圖16)、記憶體裝置1700(圖24)、記憶體裝置2500(圖29)、記憶體裝置3000(圖39)及記憶體裝置4000(圖49))之記憶體單元之配置的配置成若干列及若干行之諸多記憶體單元。然而，為集中於圖60之記憶體裝置6000與上文所闡述之其他記憶體裝置之間的不同上，圖60僅顯示記憶體裝置6000之一個記憶體單元6001及某些特徵，例如材料6020、6022及6024、電極6011及6012、記憶體元件6099(例如，一硫屬化合物材料)、導電觸點6080及導電線6006。
材料6020及6022可形成記憶體單元6001之一二極體之至少一部分。記憶體裝置6000之材料6020、6022及6024可分別對應於圖3之記憶體裝置300之材料321、322及324、分別對應於圖16之記憶體裝置500及圖24之記憶體裝置1700之材料1420、1422及1424、分別對應於圖29之記憶體裝置2500之材料2820、2822及2824、分別對應於圖39之記憶體裝置3000之材料3220、3722及3724且分別對應於圖49之記憶體裝置4000之材料4021、4722及4724。因此，可藉助類似於形成上文所闡述之對應材料之製程的製程來形成圖60之記憶體裝置6000之材料6020、6022及6024。
可在形成材料6020、6022、6024之後形成記憶體裝置6000之電極6011。如圖59中所顯示，電極6011之結構類似於上文所闡述之記憶體元件，但具有不同於該記憶體元件之一材料，例如圖3之記憶體裝置300之記憶體元件399、圖16之記憶體裝置500及圖24之記憶體裝置1700之記憶體元件1599、圖29之記憶體裝置2500之記憶體元件2899、圖39之記憶體裝置3000之記憶體元件3899或圖49之記憶體裝置4000之記憶體元件4899。因此，在圖60中，形成電極6011可包含在材料6024上方沈積一導電材料(替代一硫屬化合物材料)。
圖60中所顯示之記憶體裝置6000之特徵中之某些特徵可替代記憶體裝置300、500、1700、2500、3000及4000之一部分，以使得上文所闡述之記憶體裝置300、500、1700、2500、3000、4000及5000中之每一者中之每一記憶體單元可具有圖60中所顯示之記憶體單元6001之一結構。舉例而言，材料6024與觸點6080之間的特徵(例如記憶體裝置6000之電極6011及6012以及記憶體元件6099)可替代圖3之記憶體裝置300之記憶體元件399、替代圖16之記憶體裝置500及圖24之記憶體裝置1700之記憶體元件1599、替代圖29之記憶體裝置2500之記憶體元件2899、替代圖39之記憶體裝置3000之記憶體元件3899或替代圖49之記憶體裝置4000之記憶體元件4899。在另一實例中，記憶體裝置6000之電極6011及6012以及記憶體元件6099亦可替代圖58之記憶體裝置5000之電極5811及5812以及記憶體元件5899。
本文中所闡述之一個或多個實施例包含具有一記憶體裝置之設備及方法，該記憶體裝置具有耦合至記憶體元件之二極體。每一二極體可形成於該記憶體裝置之一凹部中。該凹部可具有一多邊形側壁。該二極體可包含形成於該凹部內之一第一導電類型(例如，n型)之一第一材料及一第二導電類型(例如，p型)之一第二材料。上文參照圖1至圖16闡述了包含額外設備方法之其他實施例。
對例如記憶體裝置100、200、300、500、1700、2500、3000、4000、5000、5900及6000以及記憶體單元101、201、1501、2801、3801、4801、5801、5901及6001之設備之圖解說明意欲提供對各種實施例之結構之一大體理解而非對可能利用本文中所闡述之結構之設備之所有元件及特徵之一完整闡述。
各種實施例之設備可包含或包含於用於高速電腦、通信及信號處理電路、記憶體模組、可攜式記憶體儲存裝置(例如，拇指驅動器)、單或多處理器模組、單或多嵌入式處理器、多核處理器、資料開關及包含多層、多晶片模組之專用模組中之電子電路中。此等設備可作為子組件進一步包含於各種電子系統內，例如電視、蜂巢式電話、個人電腦(例如，膝上型電腦、桌上型電腦、手持式電腦、平板電腦等)、工作站、無線電、視訊播放器、聲訊播放器(例如，MP3(動畫專家群，聲訊層3)播放器)、車輛、醫用裝置(例如，心臟監測器、血壓監測器等)、機上盒及其他電子系統。
以上闡述及圖式圖解說明本發明之某些實施例以使熟習此項技術者能夠實踐本發明之實施例。其他實施例可併入有結構、邏輯、電、製程及其他改變。在圖式中，在所有數個視圖中，相同特徵或相同編號闡述大致類似特徵。某些實施例之部分及特徵可包含於其他實施例之部分及特徵中或替代其他實施例之部分及特徵。在閱讀並理解以上闡述之後，熟習此項技術者將明瞭諸多其他實施例。
提供本發明摘要以符合37 C.F.R. §1.72(b)，其需要將允許讀者快速探知技術揭示內容之本質及要旨之一摘要。基於以下理解提交本發明摘要：其並非將用於解釋或限制申請專利範圍之範疇或含義。
100．．．記憶體裝置
101．．．記憶體單元
102．．．記憶體陣列
104．．．導電線
105．．．線
106．．．導電線
107．．．列解碼器
108．．．行解碼器
109．．．線
110．．．感測放大器電路
112．．．電路
113．．．導電線
115．．．選擇電路
116．．．輸入/輸出(I/O)電路
118．．．記憶體控制單位
120．．．線
130．．．線
132．．．線
200．．．記憶體裝置
201．．．記憶體單元
202．．．記憶體陣列
204．．．導電線
206．．．導電線
211．．．二極體
230．．．列
231．．．列
232．．．列
240．．．行
241．．．行
242．．．行
299．．．記憶體元件
300．．．記憶體裝置
301．．．記憶體單元
302．．．記憶體陣列
304．．．導電線
306．．．導電線
310．．．基板
315．．．溝槽
317．．．材料
320．．．材料
321．．．材料
322．．．材料
324．．．材料
330．．．列
331．．．列
332．．．列
340．．．行
341．．．行
342．．．行
351．．．溝槽
370．．．材料
371．．．材料
380．．．導電觸點
381．．．導電觸點
399．．．材料
500．．．記憶體裝置
505．．．基板
510．．．材料
520．．．材料
530．．．材料
540．．．材料
541．．．上表面
550．．．遮蔽結構
551．．．遮蔽結構
552．．．開口
610．．．裝置結構
615．．．溝槽
710．．．材料
711．．．上表面
950．．．遮蔽結構
951．．．遮蔽部分
952．．．開口
1110．．．材料
1015．．．溝槽
1040．．．突出部
1041．．．周邊
1325．．．凹部
1326．．．側壁部分
1327．．．側壁部分
1328．．．側壁部分
1329．．．側壁部分
1420．．．材料
1422．．．材料
1424．．．材料
1501．．．記憶體單元
1599．．．材料
1604．．．導電線
1606．．．導電線
1680．．．導電觸點
1681．．．導電觸點
1700．．．記憶體裝置
1730．．．導電材料
2500．．．記憶體裝置
2625．．．凹部
2626．．．側壁部分
2627．．．側壁部分
2628．．．側壁部分
2629．．．側壁部分
2641．．．周邊
2720．．．材料
2722．．．材料
2724．．．材料
2801．．．記憶體單元
2820．．．材料
2822．．．材料
2824．．．材料
2899．．．記憶體元件
2904．．．導電線
2906．．．導電線
2980．．．導電觸點
2981．．．導電觸點
3000．．．記憶體裝置
3135．．．溝槽
3220．．．材料
3440．．．突出部
3441．．．周邊
3435．．．溝槽
3510．．．材料
3626．．．側壁部分
3627．．．側壁部分
3628．．．側壁部分
3629．．．側壁部分
3720．．．材料
3722．．．材料
3724．．．材料
3801．．．記憶體單元
3899．．．材料
3904．．．導電線
3906．．．導電線
3980．．．導電觸點
3981．．．導電觸點
4000．．．記憶體裝置
4005．．．基板
4010．．．材料
4020．．．材料
4021．．．材料
4110．．．裝置結構
4115．．．溝槽
4210．．．材料
4415．．．溝槽
4440．．．突出部
4441．．．周邊
4510．．．材料
4626．．．側壁部分
4627．．．側壁部分
4628．．．側壁部分
4629．．．側壁部分
4722．．．材料
4724．．．材料
4801．．．記憶體單元
4899．．．材料
4904．．．導電線
4906．．．導電線
4980．．．導電觸點
4981．．．導電觸點
5000．．．記憶體裝置
5051．．．第一部分
5052．．．第二部分
5220．．．材料
5222．．．材料
5325．．．開口
5454．．．間隔件
5524．．．材料
5530．．．材料
5610．．．材料
5801．．．記憶體單元
5804．．．導電線
5806．．．導電線
5811．．．電極
5812．．．電極
5880．．．導電觸點
5881．．．導電觸點
5899．．．記憶體元件
5900．．．記憶體裝置
5901．．．記憶體單元
5906．．．導電線
5911．．．電極
5912．．．電極
5920．．．材料
5922．．．材料
5924．．．材料
5980．．．觸點
5999．．．記憶體元件
6000．．．記憶體裝置
6001．．．記憶體單元
6006．．．導電線
6011．．．電極
6012．．．電極
6020．．．材料
6022．．．材料
6024．．．材料
6080．．．導電觸點
6099．．．記憶體元件
圖1顯示根據本發明一實施例具有一具有記憶體單元之記憶體陣列的一記憶體裝置之一方塊圖。
圖2顯示根據本發明一實施例具有一具有記憶體單元之記憶體陣列的一記憶體裝置之一部分示意圖，該記憶體單元具有二極體及記憶體元件。
圖3顯示根據本發明一實施例之一記憶體裝置之一部分三維(3D)圖示。
圖4顯示圖3之記憶體裝置在無其特徵中之某些特徵之情形下的一視圖。
圖5至圖16顯示根據本發明一實施例形成一記憶體裝置之製程。
圖17至圖24顯示根據本發明一實施例形成具有導電材料之一記憶體裝置之製程，該導電材料形成於該記憶體裝置之記憶體單元之二極體之間。
圖25至圖29顯示根據本發明一實施例形成具有凹部之一記憶體裝置之製程，該等凹部具有不同側壁材料。
圖30至圖39顯示根據本發明一實施例形成具有在二極體形成之前形成的磊晶矽之一記憶體裝置之製程。
圖40至圖49顯示根據本發明一實施例在不形成磊晶矽以形成一記憶體裝置之二極體之情形下形成該記憶體裝置之製程。
圖50至圖58顯示根據本發明一實施例形成具有導電材料之一記憶體裝置之製程，該等導電材料同時形成於該記憶體裝置之二極體上方及二極體之間。
圖59顯示根據本發明一實施例包含一記憶體單元之一記憶體裝置之一部分3D圖示。
圖60顯示根據本發明一實施例包含一記憶體單元之另一記憶體裝置之一部分3D圖示。
300．．．記憶體裝置
301．．．記憶體單元
302．．．記憶體陣列
304．．．導電線
306．．．導電線
310．．．基板
317．．．材料
320．．．材料
321．．．材料
322．．．材料
324．．．材料
330．．．列
331．．．列
332．．．列
340．．．行
341．．．行
342．．．行
370．．．材料
371．．．材料
380．．．導電觸點
381．．．導電觸點
399．．．材料

Claims (53)

  1. 一種記憶體裝置，其包括：一凹部，其包含一多邊形側壁；一二極體，其包含形成於該凹部內之一第一導電類型之一第一材料及形成於該凹部內之一第二導電類型之一第二材料；及一記憶體元件，其耦合至該二極體，其中該記憶體元件包含位於該凹部中之一材料。
  2. 如請求項1之記憶體裝置，其中第一及第二材料中之一者包含一單晶矽。
  3. 如請求項1之記憶體裝置，其中該記憶體元件包含一硫屬化合物材料。
  4. 一種記憶體裝置，其包括：一凹部，其包含一多邊形側壁；一二極體，其包含形成於該凹部內之一第一導電類型之一第一材料及形成於該凹部內之一第二導電類型之一第二材料；及一記憶體元件，其耦合至該二極體，其中該二極體及該記憶體元件串聯耦合於一第一導電線與一第二導電線之間，且其中該第一與第二導電線彼此垂直。
  5. 一種記憶體裝置，其包括：一凹部，其包含一多邊形側壁，其中該多邊形側壁包含：一第一側壁部分； 一第二側壁部分，其垂直於該第一側壁部分；一第三側壁部分，其垂直於該第二側壁部分；及一第四側壁部分，其垂直於該第三側壁部分；及一二極體，其包含形成於該凹部內之一第一導電類型之一第一材料及形成於該凹部內之一第二導電類型之一第二材料；及一記憶體元件，其耦合至該二極體，其中該第一及第三側壁部分包含一第一絕緣材料且該第二及第四側壁部分包含一第二絕緣材料。
  6. 如請求項5之記憶體裝置，其中該第一材料包含氧化矽，且該第二材料包含氮化矽。
  7. 一種記憶體設備，其包括：二極體，其配置成若干列及若干行，該等二極體中之每一者包含一第一導電類型之一第一材料及一第二導電類型之一第二材料；第一溝槽，其填充有一第一絕緣材料，該等第一溝槽中之每一者位於該若干列中之兩列之間；及第二溝槽，其填充有一第二絕緣材料，該等第二溝槽中之每一者位於該若干行中之兩行之間，其中該等二極體中之至少一者之該第一及第二材料接觸該第一及第二絕緣材料，其中該等第二溝槽中之至少一者包含耦合至一導電材料之一底部。
  8. 如請求項7之設備，其中該等二極體包含配置成該若干列中之一列之一二極體群組，且其中該二極體群組中之 每一二極體包含耦合至一第一導電線之一第一二極體端子及耦合至一第二導電線之一第二二極體端子。
  9. 如請求項8之設備，其中該第一導電線垂直於該第二導電線。
  10. 如請求項8之設備，其進一步包括記憶體元件，該等記憶體元件中之每一者耦合於該第一導電線與該二極體群組中之一個二極體之間。
  11. 如請求項10之設備，其中該等記憶體元件包含一硫屬化合物材料。
  12. 如請求項7之設備，其中該第一絕緣材料之一厚度大於該第二絕緣材料之一厚度。
  13. 如請求項7之設備，其中該導電材料包含鈷與矽之一組合。
  14. 一種用於操作一記憶體裝置之方法，該方法包括：施加一信號至一記憶體裝置之一導電線以存取該記憶體裝置之一記憶體單元之一記憶體元件，該記憶體裝置包含：一凹部，其包含一多邊形側壁；及一二極體，其耦合於該導電線與該記憶體元件之間，該二極體包含形成於該凹部內之一第一導電類型之一第一材料及形成於該凹部內之一第二導電類型之一第二材料，其中該記憶體元件包含位於該凹部內之一材料。
  15. 如請求項14之方法，其中在該記憶體裝置之一讀取作業 期間施加該信號。
  16. 如請求項14之方法，其中在該記憶體裝置之一寫入作業期間施加該信號。
  17. 一種形成一記憶體裝置之方法，該方法包括：形成若干列及若干行之凹部，該等凹部中之每一者具有一多邊形開口且被至少一種絕緣材料環繞；在該等凹部中形成若干二極體；及形成多個記憶體元件以使得該等記憶體元件中之每一者耦合至該等二極體中之一者，其中形成該等二極體包含在該等凹部中之每一者之一底部處之一材料上方生長一磊晶矽。
  18. 如請求項17之方法，其中形成該等記憶體元件包含在該等二極體上方沈積一硫屬化合物材料。
  19. 如請求項17之方法，其中形成該等二極體包含形成一第一導電類型之一第一材料及在該第一材料上方形成一第二導電類型之一第二材料。
  20. 如請求項19之方法，其中形成該第二材料包含將p型雜質植入至該第二材料中。
  21. 一種形成一記憶體裝置之方法，該方法包括：形成若干列及若干行之凹部，該等凹部中之每一者具有一多邊形開口且被至少一種絕緣材料環繞；在該等凹部中形成若干二極體，其中形成該等二極體包含形成一第一導電類型之一第一材料及在該第一材料上方形成一第二導電類型之一第二材料；及 形成多個記憶體元件以使得該等記憶體元件中之每一者耦合至該等二極體中之一者，其中形成該等二極體包含在該第二材料上方形成一第三材料，該第三材料具有低於該第二材料之一電阻率的一電阻率。
  22. 一種形成一記憶體裝置之方法，該方法包括：形成若干列及若干行之凹部，該等凹部中之每一者具有一多邊形開口且被至少一種絕緣材料環繞；在該等凹部中形成若干二極體；及形成多個記憶體元件以使得該等記憶體元件中之每一者耦合至該等二極體中之一者，其中該等凹部中之每一者包含具有側壁部分之一側壁，該等側壁部分具有不同絕緣材料。
  23. 一種形成一記憶體裝置之方法，該方法包括：在一基板上方形成裝置結構，該等裝置結構藉由一第一絕緣材料彼此絕緣，該等裝置結構中之每一者包含一寬度及一長度，該長度沿一第一方向延伸；移除該等裝置結構之一部分以形成沿垂直於該第一方向之一第二方向延伸之溝槽；在該等溝槽中形成一第二絕緣材料；自該等裝置結構移除一第一材料以曝露該等裝置結構之一第二材料；及在該第二材料上方形成二極體。
  24. 如請求項23之方法，其中形成該等裝置結構包含：在該基板上方形成該第二材料且在該第二材料上方形 成該第一材料；在該第一材料及該第二材料上方形成一第一遮蔽結構，該第一遮蔽結構包含第一開口，該等第一開口中之每一者具有一寬度及一長度，該長度沿該第一方向延伸；及移除該等第一開口處之該第一材料之一部分及該等第一開口處之該第二材料之一部分，以使得該第一材料之一未經移除部分及該第二材料之一未經移除部分形成該等裝置結構之至少一部分。
  25. 如請求項24之方法，其中移除該等裝置結構之該部分以形成該等溝槽包含：在該等裝置結構上方形成一第二遮蔽結構，該第二遮蔽結構包含第二開口，該等第二開口中之每一者具有一寬度及一長度，該長度沿該第二方向延伸；及移除該等第二開口處之該第一材料以形成該等溝槽。
  26. 如請求項23之方法，其中形成二極體包含：在該第二材料上方形成一磊晶矽以形成該等二極體中之每一者之一第一部分；及將雜質嵌入至該磊晶矽中以形成該等二極體中之每一者之一第二部分。
  27. 如請求項23之方法，其中該第一材料包含絕緣材料且該第二材料包含半導體材料。
  28. 如請求項23之方法，其中形成該等裝置結構包含：在該基板上方形成該第二材料、在該第二材料上方形 成一第三材料，並在該第三材料上方形成該第一材料；在該第一材料上方形成一第一遮蔽結構，該第一遮蔽結構包含第一開口，該等第一開口中之每一者具有一寬度及一長度，該長度沿該第一方向延伸；及移除該等第一開口處之該第一材料之一部分、該等第一開口處之該第二材料之一部分及該等第一開口處之該第三材料之一部分，以使得該第一材料之一未經移除部分及該第二材料之一未經移除部分以及該第三材料之一未經移除部分形成該等裝置結構之至少一部分。
  29. 如請求項28之方法，其中移除該等裝置結構之該部分以形成該等溝槽包含：在該等裝置結構上方形成一第二遮蔽結構，該第二遮蔽結構包含第二開口，該等第二開口中之每一者具有一寬度及一長度，該長度沿該第二方向延伸；及移除該等第二開口處之該第一材料以形成該等溝槽且將該第三材料之至少一部分留在該等溝槽中。
  30. 如請求項29之方法，其中該第一材料包含絕緣材料，該第二材料包含半導體材料，且該第三材料包含導電材料。
  31. 如請求項30之方法，其中該第三材料包含鎳與矽之一組合。
  32. 如請求項24之方法，其進一步包括：在該等二極體上方形成記憶體元件。
  33. 如請求項32之方法，其中形成記憶體元件包含在該等二 極體上方沈積硫屬化合物材料。
  34. 一種形成一記憶體裝置之方法，該方法包括：在一基板上方形成裝置結構，該等裝置結構藉由一絕緣材料彼此絕緣，該等裝置結構中之每一者包含一寬度及一長度，該長度沿一第一方向延伸；在該等裝置結構上方形成一遮蔽結構，該遮蔽結構包含開口以使得在該等開口處曝露該等裝置結構之一第一材料之一第一部分且該第一材料之一第二部分位於該遮蔽結構下方，該等開口中之每一者具有一寬度及一長度，該長度沿垂直於該第一方向之一第二方向延伸；自該等裝置結構移除該等開口處之一第一材料之一第一部分以曝露該等裝置結構之一第二材料之一第一部分；及在該第二材料之該第一部分上方形成二極體。
  35. 如請求項34之方法，其中形成該等裝置結構包含：在該基板上方形成該第二材料並在該第二材料上方形成該第一材料；在該第一材料及該第二材料上方形成一額外遮蔽結構，該額外遮蔽結構包含第一開口，該等第一開口中之每一者具有一寬度及一長度，該長度沿該第一方向延伸；及移除該等第一開口處之該第一材料之一第二部分及該等第一開口處之該第二材料之一部分，以使得該第一材料之一未經移除部分及該第二材料之一未經移除部分形 成該等裝置結構之至少一部分。
  36. 如請求項34之方法，其中形成該等裝置結構包含：在該基板上方形成該第二材料、在該第二材料上方形成該第一材料，並在該第二材料上方形成一第三材料；在該第一材料、該第二材料及該第三材料上方形成一額外遮蔽結構，該額外遮蔽結構包含第一開口，該等第一開口中之每一者具有一寬度及一長度，該長度沿該第一方向延伸；及移除該等第一開口處之該第一材料之一第二部分、該等第一開口處之該第二材料之一部分及該等第一開口處之該第三材料之一部分，以使得該第一材料之一未經移除部分、該第二材料之一未經移除部分及該第三材料之一未經移除部分形成該等裝置結構之至少一部分，其中移除該第一材料之該等開口處之該部分亦移除該第三材料之該部分以曝露該第二材料。
  37. 如請求項36之方法，其中該第一材料包含絕緣材料，該第二材料包含半導體材料，且該第三材料包含導電材料。
  38. 如請求項34之方法，其中形成該等二極體包含：在該第二材料上方形成一磊晶矽以形成該等二極體中之每一者之一第一部分；及將雜質嵌入至該磊晶矽中以形成該等二極體中之每一者之一第二部分。
  39. 如請求項34之方法，其中在移除該第一材料之該部分時 不移除該等開口處之該絕緣材料。
  40. 如請求項34之方法，其進一步包括：形成記憶體元件以使得該等記憶體元件中之每一者與該等二極體中之一者串聯耦合於一第一導電線與一第二導電線之間。
  41. 如請求項34之方法，其進一步包括：移除該第一材料之該第二部分以曝露該第二材料之一第二部分；在移除該第一材料之該第二部分之後形成之開口中形成間隔件；及在該等二極體及該第二材料之該第二部分上方形成一第三材料。
  42. 如請求項41之方法，其中該第三材料具有低於該第二材料之一電阻率的一電阻率。
  43. 如請求項41之方法，其中該第三材料包含鈷與矽之一組合。
  44. 一種形成一記憶體裝置之方法，該方法包括：在一基板上方之一第一絕緣材料中形成第一溝槽，該等第一溝槽中之每一者包含一寬度及一長度，該長度沿一第一方向延伸；在該等第一溝槽中形成一磊晶矽；在該磊晶矽上方形成一遮蔽結構，該遮蔽結構包含若干開口，該等開口中之每一者具有一寬度及大於該寬度之一長度，該長度沿垂直於該第一方向之一第二方向延 伸；移除該等開口處之該磊晶矽之一部分，而留下該磊晶矽之一第二部分不移除；及由該磊晶矽之該第二部分之至少一部分形成二極體。
  45. 如請求項44之方法，其中形成該等二極體包含將一第一導電類型之雜質嵌入至該磊晶矽之該第二部分之一部分中，且其中該磊晶矽之該第二部分包含一第二導電類型。
  46. 如請求項45之方法，其中形成該等二極體進一步包含形成具有低於該磊晶矽之一電阻率的一電阻率之材料。
  47. 如請求項44之方法，其進一步包括：在形成該等第一溝槽之前於該基板上方形成一第一材料並在形成該等第一溝槽之前於該第一材料上方形成一第二材料；在該第一及第二材料上方形成一額外遮蔽結構，該額外遮蔽結構包含第一開口，該等第一開口中之每一者具有一寬度及大於該寬度之一長度，該長度沿該第一方向延伸；移除該等第一開口處之該第一材料之一部分及該等第一開口處之該第二材料之一部分以形成裝置結構及該等裝置結構之間的第二溝槽；用該第一絕緣材料填充該等第二溝槽以使該等裝置結構彼此絕緣；及自該等裝置結構移除該第二材料以形成該等第一溝 槽。
  48. 如請求項44之方法，其進一步包括：形成相變記憶體元件以使得該等相變記憶體元件中之每一者與該等二極體中之一者串聯耦合於一第一導電線與一第二導電線之間。
  49. 一種形成一記憶體裝置之方法，該方法包括：在一基板上方形成裝置結構，該等裝置結構藉由一第一絕緣材料彼此絕緣，該等裝置結構中之每一者包含一寬度及大於該寬度之一長度，該長度沿一第一方向延伸；移除該等裝置結構之一部分以形成延伸穿過該等裝置結構之溝槽，以使得該等溝槽中之每一者包含一寬度及大於該寬度之一長度，該長度沿垂直於該第一方向之一第二方向延伸以使得該等裝置結構中之每一者包含突出部，該等突出部中之每一者位於該等溝槽中之兩者之間；及由該等突出部之至少一種材料形成二極體。
  50. 如請求項49之方法，其中該等突出部包含一第一導電類型之一材料，且其中形成該等二極體包含將一第二導電類型之雜質嵌入至該等突出部之該材料中。
  51. 如請求項50之方法，其中形成該等二極體進一步包含形成具有低於該磊晶矽之一電阻率的一電阻率之一材料。
  52. 如請求項49之方法，其進一步包括：形成耦合至該等二極體之記憶體元件。
  53. 如請求項52之方法，其中形成該等記憶體元件包含在該等二極體上方沈積硫屬化合物材料。
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