TW202121651A - 用於形成自對準記憶體結構之技術 - Google Patents

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Abstract

本發明描述用於形成自對準記憶體結構之技術之方法、系統及器件。態樣包含蝕刻包含一第一導電材料及一第一犧牲材料之一分層材料總成以沿著產生一第一組區段之一第一方向形成一第一組通道。可將一絕緣材料沈積於該第一組通道之各者內且可將一第二犧牲材料沈積至該第一組區段及該絕緣材料上。可沿著產生一第二組區段之一第二方向將一第二組通道蝕刻至該分層材料總成中，其中該第二組通道延伸穿過該等第一及第二犧牲材料。可將絕緣材料可沈積於該第二組通道中且移除該等犧牲材料而留下一腔。可將一記憶體材料沈積於該腔中。

Description

用於形成自對準記憶體結構之技術
本技術領域係關於用於形成自對準記憶體結構之技術。
下文大體上係關於一種包含至少一個記憶體器件之系統，且更明確言之係關於用於形成自對準記憶體結構之技術。
記憶體器件廣泛用於在各種電子器件(諸如電腦、無線通信器件、相機、數位顯示器及類似者)中儲存資訊。藉由程式化一記憶體器件之不同狀態而儲存資訊。例如，二進位器件最常儲存通常藉由一邏輯1或一邏輯0表示之兩個狀態之一者。在其他器件中，可儲存兩個以上狀態。為存取經儲存資訊，器件之一組件可讀取或感測記憶體器件中之至少一個經儲存狀態。為儲存資訊，器件之一組件可在記憶體器件中寫入或程式化狀態。
存在各種類型之記憶體器件，包含磁性硬碟、隨機存取記憶體(RAM)、唯讀記憶體(ROM)、動態RAM (DRAM)、同步動態RAM (SDRAM)、鐵電RAM (FeRAM)、磁性RAM (MRAM)、電阻性RAM (RRAM)、快閃記憶體、相變記憶體(PCM)、其他硫屬化物記憶體技術等等。記憶體器件可為揮發性的或非揮發性的。改良記憶體器件一般可包含增加記憶體單元密度、增加讀取/寫入速度、增加可靠性、增加資料保持、降低功率消耗或改良製造程序以及其他度量。可期望用於節省記憶體陣列中之空間、增加記憶體單元密度或為一記憶體陣列製造更小記憶體單元之改良解決方案。
本專利申請案主張Russell等人於2019年8月13日申請之標題為「TECHNIQUES FOR FORMING SELF-ALIGNED MEMORY STRUCTURES」之美國專利申請案第16/539,932號之優先權，該案讓渡給其受讓人且其全文以引用的方式明確併入本文中。
可期望形成更小記憶體單元以例如增加一記憶體陣列之儲存密度、降低每記憶體單元之功率消耗、降低製造成本等。然而，用於傳統製造操作中之程序流程可能無法可靠地形成低於一特定大小之記憶體單元特徵部。例如，蝕刻一記憶體材料以形成更小記憶體單元可包含移除更靠近在一起之記憶體材料之區段。隨著記憶體單元結構變得更小，來自製造程序之二次效應(例如，蝕刻損害、材料污染等)可對最終記憶體單元之結構及功能具有更大影響。另外，製造記憶體單元可包含相對於一先前製造程序(例如，一第一蝕刻程序)定向一後續製造程序(例如，一第二蝕刻程序)。隨著記憶體單元大小之減小，製造程序可維持不同操作之間的更大容限。因此，用於產生更大記憶體單元之製造程序可對更小記憶體單元造成損害(諸如污染或侵蝕)，此阻止此等程序可靠地形成一更小規模之記憶體單元。
用於形成記憶體單元之程序可包含使用一第一遮蔽圖案自包含一第一犧牲材料且不包含一記憶體材料之一分層材料總成移除材料。藉由使用第一遮蔽圖案移除材料而留下之空隙可用絕緣材料填充以形成記憶體單元結構之一第一部分。可將一第二犧牲材料沈積至記憶體單元結構之第一部分上，且可使用一第二遮蔽圖案在相同操作期間移除第二犧牲材料及第一犧牲材料兩者之部分。藉由移除第一犧牲材料及第二犧牲材料而留下之空隙可用形成記憶體單元之一第二部分之絕緣材料填充。因此，在一單一操作中移除第一及第二犧牲材料兩者使記憶體單元結構之第二部分之特徵部與記憶體單元結構之第一部分之特徵部對準。可移除第一及第二犧牲材料兩者之剩餘部分以形成一記憶體腔。
在已形成絕緣材料且移除犧牲材料之剩餘部分之後，可將記憶體材料沈積至由絕緣材料界定之腔中。在一些情況中，可移除過量記憶體材料且可將一第二或頂部導體沈積至記憶體材料上。一底部導體可接觸沿著一第一方向之一第一記憶體單元群組且一頂部導體可接觸沿著一第二方向之一第二記憶體單元群組。頂部導體可部分填充藉由移除第一及第二犧牲材料而在記憶體腔上方產生之空隙。因此，製造程序可藉由使用在相同程序步驟中移除第一及第二犧牲材料兩者之部分之一操作而使記憶體材料與諸如第一/底部導體及第二/頂部導體之結構自對準。
最初在如關於圖1至圖2描述之記憶體器件之內容背景中描述本發明之特徵。在如關於圖3至圖14描述之一製造程序之內容背景中描述本發明之特徵。進一步藉由與如關於圖15至圖16描述之用於形成自對準記憶體結構之技術相關之流程圖繪示且參考該等流程圖描述本發明之此等及其他特徵。
圖1繪示如本文中所揭示之一例示性記憶體器件100。記憶體器件100亦可稱為一電子記憶體裝置。圖1係記憶體器件100之各種組件及特徵之一闡釋性表示。因而，應瞭解，記憶體器件100之組件及特徵經展示以繪示功能相互關係，而非其等在記憶體器件100內之實際實體位置。在圖1之闡釋性實例中，記憶體器件100包含一個三維(3D)記憶體陣列102。記憶體陣列102包含可程式化以儲存不同狀態之記憶體單元105。在一些實例中，各記憶體單元105可程式化以儲存被表示為一邏輯0及一邏輯1之兩個狀態。在一些實例中，一記憶體單元105可經組態以儲存兩個以上邏輯狀態。儘管圖1中所包含之一些元件係用一數字指示符標記，其他對應元件並未標記，然其等係相同的或將被理解為類似的，以試圖增加所描繪特徵之可見性及清晰度。
記憶體陣列102可包含形成於彼此頂部上之兩個或更多個二維(2D)記憶體陣列103。如相較於2D陣列，此可增加可放置或產生在一單一晶粒或基板上之記憶體單元之數量，此繼而可降低生產成本或增加記憶體器件之效能或兩者。記憶體陣列102可包含記憶體單元105之兩個層級，且因此可被視為一記憶體陣列；然而，層級之數量不限於兩個。各層級可經對準或經定位使得記憶體單元105可跨各層級彼此對準(完全地、重疊，或近似地)，從而形成一記憶體單元堆疊145。在一些情況中，記憶體單元堆疊145可包含鋪置於彼此頂部上同時兩者共用一字線之多個記憶體單元，如下文說明。在一些情況中，記憶體單元可為經組態以使用多層級儲存技術儲存一個以上資料位元之多層級記憶體單元。
在一些實例中，記憶體單元105之各列連接至一字線110，且記憶體單元105之各行連接至一位元線115。術語存取線可指代字線110、位元線115或其等之組合。字線110及位元線115可彼此垂直(或幾乎垂直)且可產生一記憶體單元陣列。如圖1中所展示，一記憶體單元堆疊145中之兩個記憶體單元105可共用一共同導電線(諸如一位元線115)。即，一位元線115可與上記憶體單元105之底部電極及下記憶體單元105之頂部電極電子通信。其他組態可為可行的，例如，一第三層可與一下層共用一字線110。一般而言，一個記憶體單元105可定位於兩條導電線(諸如一字線110及一位元線115)之相交點處。此相交點可稱為一記憶體單元之位址。一目標記憶體單元105可為定位於一通電存取線110與位元線115之相交點處之一記憶體單元105；即，存取線110及位元線115可經通電(可具有一電壓電位或電流)以讀取或寫入在其等相交點處之一記憶體單元105。與相同存取線110或位元線115電子通信(例如，連接至相同存取線110或位元線115)之其他記憶體單元105可被稱為非目標記憶體單元105。
電極可與一記憶體單元105及一字線110或一位元線115耦合。術語電極可指代一電導體，且在一些情況中，可用作至一記憶體單元105之一電接觸件。一電極可包含在記憶體器件100之元件或組件之間提供一導電路徑之一跡線、導線、導電線、導電層或類似者。在一些實例中，一記憶體單元105可包含定位於一第一電極與一第二電極之間的硫屬化物材料。第一電極之一個側可耦合至一字線110且第一電極之另一側可耦合至硫屬化物材料。另外，第二電極之一個側可耦合至一位元線115且第二電極之另一側可耦合至硫屬化物材料。第一電極及第二電極可為相同材料(例如，碳)或不同材料。
可藉由啟動或選擇存取線110及位元線115而對記憶體單元105執行操作(諸如讀取及寫入)。在一些實例中，位元線115亦可稱為數位線115。在不失理解或操作之情況下，對存取線、字線及位元線或其等類似物之引用可互換。啟動或選擇一字線110或一位元線115可包含將一電壓施加至各自線。字線110及位元線115可由導電材料製成，諸如金屬(例如，銅(Cu)、鋁(Al)、金(Au)、鎢(W)、鈦(Ti))、金屬合金、碳、導電摻雜半導體(例如，多晶矽)，或其他導電材料、合金、化合物或類似者。
存取記憶體單元105可透過一列解碼器120及一行解碼器130進行控制。例如，一列解碼器120可自記憶體控制器140接收一列位址且基於經接收列位址啟動適當字線110。類似地，一行解碼器130可自記憶體控制器140接收一行位址且啟動適當位元線115。例如，記憶體陣列102可包含多個字線110 (標記為WL_1至WL_M)及多個數位線115 (標記為BL_1至BL_N)，其中M及N取決於陣列大小。因此，藉由啟動一字線110及一位元線115 (例如，WL_2及BL_3)，可存取在其等相交點處之記憶體單元105。如下文更詳細論述，存取記憶體單元105可透過一列解碼器120及一行解碼器130進行控制，列解碼器120及行解碼器130可包含在遠離耦合至記憶體陣列102之一基板之一表面之一方向上延伸之一或多個摻雜材料。
在存取時，可藉由感測組件125讀取或感測一記憶體單元105以判定記憶體單元105之經儲存狀態。例如，可將一電壓施加至一記憶體單元105 (使用對應字線110及位元線115)，且一所得電流之存在可取決於經施加電壓及記憶體單元105之臨限電壓。在一些情況中，可施加一個以上電壓。另外，若一經施加電壓未導致電流，則可施加其他電壓直至藉由感測組件125偵測到一電流。藉由評定導致電流之電壓，可判定記憶體單元105之經儲存邏輯狀態。在一些情況中，電壓可在量值上斜升直至偵測到一電流。在其他情況中，可循序地施加預定電壓直至偵測到一電流。同樣地，可將一電流施加至一記憶體單元105，且產生該電流之電壓之量值可取決於記憶體單元105之電阻或臨限電壓。
在一些實例中，可藉由將一電脈衝提供至一記憶體單元而程式化該單元，該單元可包含一記憶體儲存元件。可經由一第一存取線(例如，字線110)或一第二存取線(例如，位元線115)或其等之一組合提供脈衝。在一些情況中，在提供脈衝時，離子可在記憶體儲存元件內遷移，此取決於記憶體單元105之極性。因此，相對於記憶體儲存元件之第一側或第二側之一離子濃度可至少部分基於第一存取線與第二存取線之間的一電壓之一極性。在一些情況中，不對稱形狀之記憶體儲存元件可引起離子在具有更大面積之一元件之部分處更擁擠。記憶體儲存元件之特定部分可具有一更高電阻率且因此可產生高於記憶體儲存元件之其他部分之一臨限電壓。離子遷移之此描述表示記憶體單元達成本文中所描述之結果之一機制之一實例。一機制之此實例不應被視為限制性的。本發明亦包含記憶體單元達成本文中所描述之結果之機制之其他實例。
感測組件125可包含各種電晶體或放大器以偵測且放大信號之一差異，此可被稱為鎖存。接著，可透過行解碼器130輸出記憶體單元105之經偵測邏輯狀態。在一些情況中，感測組件125可為一行解碼器130或列解碼器120之部分。或者，感測組件125可連接至行解碼器130或列解碼器120或與行解碼器130或列解碼器120電子通信。感測組件可與行解碼器或列解碼器相關聯。
可藉由啟動相關字線110及位元線115而設定或寫入一記憶體單元105，且可將至少一個邏輯值儲存於記憶體單元105中。行解碼器130或列解碼器120可接受待寫入至記憶體單元105之資料(例如，輸入/輸出135)。在包含硫屬化物材料之一記憶體單元之情況中，基於將解碼器(例如，列解碼器120或行解碼器130)之第一導電線與存取線(例如，字線110或位元線115)耦合，可作為存取操作之部分藉由將一第一電壓施加至一記憶體單元105而寫入記憶體單元105以將一邏輯狀態儲存於記憶體單元105中。
記憶體控制器140可透過各種組件(例如，列解碼器120、行解碼器130及感測組件125)控制記憶體單元105之操作(例如，讀取、寫入、重寫、再新、放電)。在一些情況中，列解碼器120、行解碼器130及感測組件125之一或多者可與記憶體控制器140共置。記憶體控制器140可產生列及行位址信號以啟動所要字線110及位元線115。記憶體控制器140亦可產生及控制在記憶體器件100之操作期間使用之各種電壓或電流。
記憶體控制器140可經組態以藉由將一第一電壓施加至解碼器(例如，列解碼器120或行解碼器130)之第一導電線而選擇記憶體單元105。在一些情況中，記憶體控制器140可經組態以基於選擇記憶體單元105而將解碼器之第一導電線與相關聯於記憶體單元105之一字線(例如，字線110或位元線115)耦合。記憶體控制器140可經組態以至少部分基於將解碼器之第一導電線與存取線耦合而將第一電壓施加至記憶體單元105。
在一些實例中，記憶體控制器140可經組態以作為存取操作之部分將一第二電壓施加至解碼器之一第二導電線。在一些情況中，第二電壓可引起摻雜材料選擇性地將解碼器之第一導電線與相關聯於記憶體單元105之存取線耦合。將第一電壓施加至記憶體單元105可基於將第二電壓施加至第二導電線。例如，記憶體控制器140可基於第一電壓與第二電壓之一相交點選擇記憶體單元105。在一些情況中，作為存取操作之部分施加至記憶體單元105之一信號可具有一正極性或一負極性。
在一些實例中，記憶體控制器140可接收包括用於對記憶體單元105執行存取操作一指令之一命令，且基於接收該命令而識別記憶體單元105之一位址。在一些情況中，將第二電壓施加至第二導電線可基於識別該位址。若存取操作係一讀取操作，則記憶體控制器140可經組態以基於將第一電壓施加至記憶體單元105而輸出儲存於記憶體單元105中之一邏輯狀態。若存取操作係一寫入操作，則記憶體控制器140可經組態以基於將第一電壓施加至記憶體單元105而將一邏輯狀態儲存於記憶體單元105中。儘管論述為藉由使用一第一電壓及一第二電壓而施加，然應理解，在一些情況中，可在第一導電線與第二導電線之間施加電流以執行存取操作。
圖2繪示根據如本文中所揭示之實例之支援一記憶體器件200之一記憶體陣列之一實例。記憶體器件200可為關於圖1描述之記憶體陣列102之部分之一實例。記憶體器件200可包含定位於一基板204上方之記憶體單元之一第一陣列或層疊205，及在第一陣列或層疊205之頂部上之記憶體單元之第二陣列或層疊210。記憶體器件200亦可包含字線110-a及字線110-b以及位元線115-a，其等可為如關於圖1描述之字線110及位元線115之實例。第一層疊205及第二層疊210之記憶體單元各自可具有一或多個記憶體單元(例如，分別為記憶體單元220-a及記憶體單元220-b)。儘管圖2中所包含之一些元件係用一數字指示符標記，其他對應元件並未標記，然其等係相同的或將被理解為類似的，以試圖增加所描繪特徵之可見性及清晰度。
第一層疊205之記憶體單元可包含第一電極215-a、記憶體單元220-a (例如，包含硫屬化物材料)及第二電極225-a。另外，第二層疊210之記憶體單元可包含一第一電極215-b、記憶體單元220-b (例如，包含硫屬化物材料)及第二電極225-b。在一些實例中，第一層疊205及第二層疊210之記憶體單元可具有共同導電線，使得各層疊205及210之對應記憶體單元可共用如關於圖1描述之位元線115或字線110。例如，第二層疊210之第一電極215-b及第一層疊205之第二電極225-a可耦合至位元線115-a，使得位元線115-a藉由垂直相鄰之記憶體單元共用。根據本文中之教示，若記憶體器件200包含一個以上層疊，則一解碼器可定位於各層疊上方或下方。例如，一解碼器可定位於第一層疊205上方及第二層疊210上方。在一些情況中，記憶體單元220可為相變記憶體單元或自選擇記憶體單元之實例。
記憶體器件200之架構可稱為一交叉點架構，其中一記憶體單元形成於一字線與一位元線之間的一拓撲交叉點處，如圖2中所繪示。相較於其他記憶體架構，此一交叉點架構可以較低生產成本提供相對高密度之資料儲存。例如，相較於其他架構，交叉點架構可具有具一減小的面積且因此一增加的記憶體單元密度之記憶體單元。例如，相較於具有一6F2記憶體單元面積之架構(諸如具有三端子選擇組件之架構)，該架構可具有一4F2記憶體單元面積，其中F係最小特徵大小。例如，DRAM可使用一電晶體(其係三端子器件)作為各記憶體單元之選擇組件，且其可相較於交叉點架構具有一更大記憶體單元面積。
雖然圖2之實例展示兩個記憶體層疊，但其他組態係可行的。在一些實例中，記憶體單元之一單一記憶體層疊可構造於一基板204上方，其可稱為二維記憶體。在一些實例中，記憶體單元之三個或四個記憶體層疊可以一類似方式組態成三維交叉點架構。
在一些實例中，記憶體層疊之一或多者可包含含有硫屬化物材料之一記憶體單元220。記憶體單元220可例如包含硫屬化物玻璃，(舉例而言)諸如硒(Se)、碲(Te)、砷(As)、銻(Sb)、碳(C)、鍺(Ge)及矽(Si)之合金。在一些實例中，主要具有硒(Se)、砷(As)及鍺(Ge)之硫屬化物材料可稱為SAG合金。在一些實例中，SAG合金可包含矽(Si)，且此硫屬化物材料可稱為SiSAG合金。在一些實例中，硫屬化物玻璃可包含各自呈原子或分子形式之額外元素，諸如氫(H)、氧(O)、氮(N)、氯(Cl)或氟(F)。
在一些實例中，可藉由施加一第一電壓或一第一電流而將包含硫屬化物材料之一記憶體單元220程式化至一邏輯狀態。藉由實例，當程式化一特定記憶體單元220時，單元內之元件可分離而引起離子遷移。離子可遷移朝向一特定電極，此取決於施加至記憶體單元之電壓之極性。例如，在一記憶體單元220中，離子可遷移朝向負電極。接著，可藉由跨單元施加一電壓以感測而讀取記憶體單元。在一讀取操作期間經歷之臨限電壓可基於記憶體單元中之離子分佈及讀取脈衝之極性。
例如，若一記憶體單元具有一給定離子分佈，則在讀取操作期間偵測之臨限電壓可針對具有一第一極性之一第一讀取電壓與具有一第二極性之一第二讀取電壓不同。取決於記憶體單元之極性，遷移離子之此濃度可表示一邏輯「1」或邏輯「0」狀態。離子遷移之此描述表示記憶體單元達成本文中所描述之結果之一機制之一實例。一機制之此實例不應被視為限制性的。本發明亦適用於記憶體單元達成本文中所描述之結果之機制之其他實例。
在一些情況中，可作為記憶體單元220之一存取操作之部分將一第一電壓施加至一解碼器之一第一導電線。在施加第一電壓時，第一導電線可與相關聯於記憶體單元220之存取線(例如，字線110-a、字線110-b或位元線115-a)耦合。例如，第一導電線可基於在一第一方向上延伸於第一導電線與存取線之間之解碼器之一摻雜材料與存取線耦合。
在一些實例中，可基於將解碼器之第一導電線與存取線耦合而將第一電壓施加至記憶體單元220。解碼器可包含在遠離基板204之一表面之一第一方向上延伸於記憶體單元之記憶體器件200之第一導電線與存取線之間之一或多個摻雜材料。在一些情況中，解碼器可與基板204耦合。
圖3至圖14繪示包含對一分層材料總成執行一系列操作以形成一記憶體陣列之一或多個記憶體單元之一製造程序。此等圖繪示可藉由對一分層材料總成執行製造程序之操作而形成之中間結構之實例。圖3至圖15中繪示之結構提供製造程序之一序列操作之一實例。在其他情況中，製造程序可包含組合各種操作、更改操作之序列、消除一或多個操作或此等操作之步驟，或其等之任何組合。
圖3繪示根據如本文中所揭示之實例之支援用於形成自對準記憶體結構之技術之一分層材料總成300之俯視圖及橫截面視圖。分層材料總成300可包含一基板302 (其可為關於圖2描述之基板204之一實例)、一第一導電材料305、一電極310、一第一犧牲材料315及一第一遮罩材料320。分層材料總成300可經歷一或多個製造程序以形成一記憶體陣列之記憶體單元，諸如關於圖1及圖2描述之記憶體陣列102及記憶體器件200。
分層材料總成300可包含沈積至基板302上或與基板302耦合之一導電材料305層。導電材料305層可經歷一或多個製造程序以形成一記憶體陣列之導電線。例如，導電材料305層可經蝕刻以形成一或多個記憶體單元之字線，諸如關於圖1及圖2描述之字線110。在一些情況中，導電材料305可形成分層材料總成300之一單一連續層，且可執行一或多個製造程序(例如，蝕刻)以使導電材料305層形成至一記憶體陣列之多個離散結構(例如，平行字線系列)中。在其他實例中，導電材料305可以一圖案沈積或形成於基板302上以形成分層材料總成300內之一或多個結構(例如，導電線/路徑)。
分層材料總成300可包含與導電材料305耦合之一電極310。電極310可形成與導電材料305之一表面(諸如頂表面)耦合之一材料層。電極310可為關於圖2描述之電極215或225之一實例。電極310可與記憶體陣列之一記憶體材料或記憶體單元形成一第一接觸。在一些情況中，電極310層可形成在導電材料305上方形成一單一連續材料層。在其他情況中，電極310可以一圖案沈積或形成於導電材料305上以形成分層材料總成300內之一或多個結構(例如，電極接觸件)。在一些情況中，電極310之一圖案可匹配或對應於導電材料305之一圖案。
分層材料總成300可包含沈積至電極310上或與電極310耦合之第一犧牲材料315之一層。可在用於形成陣列之一或多個結構之一或多個製造步驟期間使用第一犧牲材料315。在一些情況中，可在製造程序之不同步驟移除第一犧牲材料315之一或多個部分。例如，在一第一操作中，可蝕除第一犧牲材料315之一第一部分以形成用絕緣材料填充之腔，且在一第二操作中，可移除第一犧牲材料之一第二部分而曝露用形成一記憶體單元(例如，如關於圖1及圖2描述之記憶體單元105及220)之一記憶體材料填充之一腔。
一第一遮罩材料320可形成分層材料總成300之一頂表面。在一些情況中，第一遮罩材料320可根據一第一圖案施覆至犧牲材料315或形成於犧牲材料315上方。例如，第一遮罩材料320可包含一硬遮罩且使用一光微影程序圖案化。在一些情況中，光阻劑可單獨用作第一遮罩材料320或用於圖案化一硬遮罩材料。第一遮罩材料320之圖案化可包含自第一遮罩材料移除經界定部分。例如，可使用一光微影程序來形成一第一遮罩圖案，該第一遮罩圖案具有用於在分層材料總成中沿著一第一方向(例如，y軸)形成一第一組通道之圖案片段325。
可基於犧牲材料315與一或多個製造程序之相互作用來選擇犧牲材料315。例如，犧牲材料315可為維持所要尺寸容限或針對特定程序操作(例如，蝕刻、光微影等)可預測地且重複地表現之一材料。即，在其中一材料堆疊包含一記憶體材料而非犧牲材料315之情況中，一蝕刻程序可劣化、損害或改變記憶體材料之結構(例如，表面化學物)。隨著記憶體單元之大小之縮小，此等製造誘發之缺陷可限制一記憶體單元之最小大小。例如，隨著記憶體單元變小，製造誘發之缺陷可包括總記憶體單元大小之一更大百分比，且可例如在一或多個規格(例如，時間、溫度)內導致記憶體單元無法可靠地儲存資料。然而，使用犧牲材料315可減少一記憶體材料之表面化學物之污染、劣化或變化。例如，使用一犧牲材料可容許在使用犧牲材料執行一或多個製造操作之後將一記憶體材料沈積至材料堆疊上。此外，因為犧牲材料將被移除且不用於儲存或讀取記憶體狀態，所以可選擇犧牲材料315以在一或多個製造操作(例如，如本文中所描述之蝕刻或沈積絕緣材料)期間提供諸如更大尺寸穩定性之製造優點。在一些情況中，犧牲材料可包含氮化矽材料。
可使用分層材料總成300來形成一記憶體陣列之多個記憶體單元。在一些情況中，例如在3D記憶體結構中，一第一組/層之記憶體單元可由一第一分層材料總成300形成，且一第二組/層之記憶體單元可藉由將一第二分層材料總成300沈積至第一組記憶體單元上而形成於第一組/層之頂部上。在一些情況中，可藉由在與一第一分層材料總成300不同之一方向上沈積一第二分層材料總成300而形成一第二或後續記憶體單元層。例如，第二分層材料總成300可經沈積或經形成而與第一分層材料總成300成一正交定向。在一些情況中，相較於第一分層材料總成300，一第二或後續分層材料總成300可具有更少或不同之層、材料或材料組合物。例如，一第二分層材料總成300可不包含基板302，具有一不同導電材料305、不同電極310、不同犧牲材料315、層之不同排序(例如，電極310在導電材料305下方)或其等之任何組合。
圖4繪示根據如本文中所揭示之實例之作為用於形成自對準記憶體結構之一製造程序之部分藉由一材料移除操作形成之一第一結構400之一實例之俯視圖及橫截面視圖。可對分層材料總成300執行材料移除操作以形成可包含一基板402之第一結構400，基板402可為關於圖2及圖3分別描述之基板204及302之一實例，且在對分層材料總成300執行材料移除操作之後，第一結構400可包含形成一或多個第一通道430之多個第一區段425。
材料移除操作可包含蝕刻分層材料總成300以移除產生第一區段425及第一通道430之經界定部分。操作可包含使用一圖案化遮罩(例如，關於圖3描述之硬遮罩、光阻劑等)來蝕刻第一通道430。各第一通道430可藉由兩個第一區段425界定或定界。例如，第一通道430-a可藉由蝕除分層材料總成300之一部分而形成，且其可具有形成通道之一第一側之第一區段425-a及形成通道之一第二側之第一區段425-b。
蝕刻操作可形成多個第一區段425及多個第一區段430。各第一區段425可包含分層材料總成之一部分。例如，各第一區段425可包含一第一導電材料405、一電極410、一第一犧牲材料415及一第一遮罩材料420，其等可為關於圖3描述之第一導電材料305、電極310、第一犧牲材料315及第一遮罩材料之實例。第一區段425可產生跨陣列之第一通道430之一重複圖案。在一些情況中，各第一區段425及各第一通道430可在一第一方向上(沿著y軸)延伸。
圖5繪示根據如本文中所揭示之實例之作為用於形成自對準記憶體結構之一製造程序之部分藉由一材料添加操作形成之一第二結構500之一實例之俯視圖及橫截面視圖。可對第一結構400執行材料添加操作以形成第二結構500，且在對第一結構400執行材料添加操作之後，第二結構500可包含分層材料總成300之多個第一區段525，第一區段525可為關於圖4描述之第一區段425之實例。第二結構亦可包含形成多個第一絕緣區段535之絕緣材料530。
材料添加操作可包含將一絕緣材料530沈積至藉由先前蝕刻操作形成之第一通道430中。在一些情況中，沈積操作可用絕緣材料530填充第一通道430，且過量絕緣材料530可覆蓋第一結構400之一頂表面。可在沈積絕緣材料530之後執行一平坦化程序以曝露第一區段525之一頂表面。因此，第二結構500可包含第一區段525及第一絕緣區段535之一交替序列。在一些實例中，平坦化程序可產生第二結構500上之一實質上平坦頂表面，包含一第一遮罩材料及絕緣材料530之一交替序列。絕緣材料530可為例如二氧化矽。
圖6繪示根據如本文中所揭示之實例之作為用於形成自對準記憶體結構之一製造程序之部分藉由一遮罩移除操作形成之一第三結構600之一實例之俯視圖及橫截面視圖。可對第二結構500執行遮罩移除操作以形成第三結構600，且在對第二結構500執行遮罩移除操作之後，第三結構600可包含含有一第一犧牲材料615作為一頂部層之多個第一區段625。第一犧牲材料可為關於圖3至圖4描述之第一犧牲材料315、415之一實例。第三結構亦可包含形成多個第一絕緣區段635之絕緣材料630，其等可為關於圖5描述之絕緣材料530及絕緣區段535之實例。
遮罩移除操作可包含曝露第一犧牲材料615之一頂表面，且第三結構600可包含第一區段625及第一絕緣區段635之一交替序列。因此，第三結構600之頂表面可包含第一犧牲材料615及絕緣材料630之交替區段。在一些實例中，可執行遮罩移除程序以產生一實質上平坦之頂表面。例如，遮罩移除程序可包含化學機械平坦化。
圖7繪示根據如本文中所揭示之實例之作為用於形成自對準記憶體結構之一製造程序之部分藉由一材料添加操作形成之一第四結構700之一實例之俯視圖及橫截面視圖。可對第三結構600執行材料添加操作以形成第四結構700，且在對第三結構600執行材料添加操作之後，第四結構700可包含一第二犧牲材料720之一層及第二遮罩材料725之一層。第二犧牲材料720可沈積至第三結構600之頂表面上，且第二遮罩材料725可沈積至第二犧牲材料720之一頂表面上。
第四結構700可包含沈積至第三結構600之頂表面(例如，第一犧牲材料615及絕緣材料630)上或與該頂表面耦合之第二犧牲材料720之一層。可在用於形成陣列之一或多個結構之一或多個製造步驟期間使用第二犧牲材料720。在一些情況中，可在製造程序之不同步驟移除第二犧牲材料720之一或多個部分。例如，在一後續操作中，可蝕除第二犧牲材料720之一第一部分以形成用絕緣材料填充之腔。在一些情況中，可執行一第二後續操作以移除第二犧牲材料720之一第二部分，而曝露/產生用一記憶體材料填充且形成一記憶體單元(例如，關於圖1及圖2描述之記憶體單元105及220)之一腔。
一第二遮罩材料725可形成第四結構700之一頂表面。在一些情況中，第二遮罩材料725可根據一第二圖案施覆至第二犧牲材料720或形成於第二犧牲材料720上方。例如，第二遮罩材料725可包含一硬遮罩且使用一光微影程序圖案化。在一些情況中，一光阻劑可用作第二遮罩材料725或用於圖案化一硬遮罩材料。第二遮罩材料725之圖案化可包含自第二遮罩材料725移除經界定部分。例如，可使用一光微影程序來形成一第二遮罩圖案，該第二遮罩圖案具有用於在第四結構700中沿著一第二方向(例如，x軸)形成一第二組通道之第二圖案片段730。第二圖案片段730可以相較於本文中所論述之第一方向成一不同定向之一第二方向定向。例如，第二圖案片段730可經定向而與第一圖案片段325 (如關於圖3描述)成一正交關係。
圖8繪示根據如本文中所揭示之實例之作為用於形成自對準記憶體結構之一製造程序之部分藉由一材料移除操作形成之一第五結構800之一實例之俯視圖及橫截面視圖。第五結構可包含一電極材料810、一第一犧牲材料815、一第二犧牲材料820及一第二遮罩材料825，其等可為本文中所描述之電極、第一犧牲材料、第二犧牲材料及遮罩材料之實例。可對第四結構700執行材料移除操作以形成第五結構800，且在對第四結構700執行材料移除操作之後，第五結構800可包含形成一或多個第二通道830之多個第二區段827。
材料移除操作可包含蝕刻穿過第四結構700之第二犧牲材料820及第一犧牲材料815之部分以產生第二通道830。操作可包含使用以第二方向定向之一第二遮罩圖案(例如，硬遮罩、光阻劑等)來形成第二通道830。因此，第二通道830可以相較於第一通道430不同之一方向定向。藉由蝕刻第二通道830穿過第一犧牲材料815及第二犧牲材料820兩者，第二通道830可與本文中所描述之先前製造操作中形成之特徵部自對準。例如，第二通道830可使記憶體材料之腔與底部電極810自動對準。
蝕刻操作可形成多個第二區段827及多個第二通道830。各第二區段827可包含第四結構700之一部分。例如，各第二區段827可包含一第一犧牲材料815之一層、第二犧牲材料820之一層及一第二遮罩材料825之一層，其等可為本文中所描述之第一犧牲材料、第二犧牲材料及第二遮罩材料之實例。第二區段827可產生跨第五結構800之第二通道830之一重複圖案。在一些情況中，各第二區段827及各第二通道830可在第二方向上(例如，沿著或平行於x軸)延伸。
截面圖XII-XII繪示形成各第二通道830之一底表面之結構之一實例。例如，第二通道830之底表面可包含電極區段810及第一絕緣材料區段835之一交替序列。在一些情況中，絕緣材料區段835可比電極區段810高或延伸高於電極區段810。額外地或替代地，電極區段810及絕緣材料區段835兩者可在第一方向上(沿著或平行於y軸)跨陣列延伸。
圖9繪示根據如本文中所揭示之實例之作為用於形成自對準記憶體結構之一製造程序之部分藉由一材料添加操作形成之一第六結構900之一實例之俯視圖及橫截面視圖。可對第五結構800執行材料添加操作以形成第六結構900，且在對第五結構800執行材料添加操作之後，第六結構900可包含多個第二區段927及多個第二絕緣區段935。
材料添加操作可包含將一絕緣材料沈積至藉由先前蝕刻操作形成於第五結構800中之第二通道830中。在一些情況中，沈積操作可用絕緣材料填充第二通道830，且過量絕緣材料可覆蓋第五結構800之一頂表面。可在沈積絕緣材料之後執行一平坦化程序(例如，化學機械平坦化)以曝露第二區段927之一頂表面。因此，第六結構900可包含第二區段927及第二絕緣區段935之一交替序列。在一些實例中，平坦化程序可移除第二遮罩材料且產生第六結構900上之一實質上平坦頂表面，該頂表面可包含一第二犧牲材料及絕緣材料之一交替序列。
圖10繪示根據如本文中所揭示之實例之作為用於形成自對準記憶體結構之一製造程序之部分藉由一犧牲材料移除操作形成之一第七結構1000之一實例之俯視圖及橫截面視圖。可對第六結構900執行犧牲材料移除操作以形成第七結構1000，且在對第六結構900執行犧牲材料移除操作之後，第七結構1000可包含多個第二絕緣區段1035及各自具有多個記憶體腔1050之多個第三通道1030。
自第六結構移除第一及第二犧牲材料可形成/曝露第三通道1030，第三通道1030可沿著第二方向延伸。如截面圖XV-XV中所展示，各第三通道1030可形成於兩個第二絕緣區段1035之間。例如，第三通道1030-a可藉由一個側上之第二絕緣區段1035-a及另一側上之第二絕緣區段1035-b形成。各第三通道1030之一底部可包含電極區段及第一絕緣區段兩者。在各第三通道1030中，記憶體腔1050可形成於第一絕緣區段1025之間。例如，如截面圖XVI-XVI中所展示，一第一記憶體腔1050-a可形成於兩個第一絕緣區段1025-a、1025-b之間。在一些情況中，一電極可形成記憶體腔1050之一底表面。因此，各記憶體腔1050可形成於第一絕緣區段1025與第二絕緣區段1035之間。此外，第一絕緣區段1025及第二絕緣區段1035可具有不同高度。例如，最終記憶體陣列可包含填充至第一絕緣區段1025之高度之記憶體高度。藉此，在記憶體腔1050上方之第三通道1030之一部分可包含沿著第二方向(例如，與分層材料總成300之底部電極之方向正交)延伸之一頂部電極。
圖11繪示根據如本文中所揭示之實例之作為用於形成自對準記憶體結構之一製造程序之部分藉由記憶體材料沈積操作形成之一第八結構1100之一實例之俯視圖及橫截面視圖。可對第七結構1000執行記憶體材料沈積操作以形成第八結構1100，且在對第七結構1000執行記憶體材料沈積操作之後，第八結構1100可包含填充各記憶體腔1050 (圖10)及在一些情況中第三通道1030 (圖10)之至少一部分之記憶體材料1155。
記憶體材料沈積操作可包含將硫屬化物記憶體材料沈積至第七結構1000上。在一些情況中，記憶體材料可填充第三通道1030 (圖10)且覆蓋第二絕緣區段1035 (圖10)之一頂表面。可執行一蝕刻或選擇性蝕刻程序以自第八結構1100移除過量記憶體材料。在其他實例中，可執行一選擇性記憶體材料沈積程序，使得記憶體材料將記憶體腔1050 (圖10)填充至第一絕緣區段1025 (圖10)之一高度。在一些情況中，一選擇性沈積程序可不包含移除過量記憶體材料之一後續蝕刻程序。在其他情況中，可執行一蝕刻程序、一拋光程序或其等之一組合以移除過量材料或產生記憶體材料之所要表面性質。可對選擇性沈積之記憶體材料執行其等蝕刻及/或拋光程序以自第八結構移除過量材料，或其等之一組合。
圖12繪示根據如本文中所揭示之實例之作為用於形成自對準記憶體結構之一製造程序之部分藉由一蝕刻操作形成之一第九結構1200之一實例之俯視圖及橫截面視圖。可對第八結構1100執行蝕刻操作以形成第九結構1200，且在對第八結構1100執行蝕刻操作之後，第九結構1200可包含將各記憶體腔1050 (圖10)填充至第一絕緣區段1025 (圖10)之一高度以形成記憶體單元1240之記憶體材料。如在俯視圖及橫截面視圖(截面XIX-XIX及截面XX-XX)中繪示，一第一記憶體單元1240-a可定位於具有一第一高度之兩個第一絕緣區段1225與具有一第二高度之兩個第二絕緣區段1235之間。第一絕緣區段1225及第二絕緣區段1235可為如本文中所描述之由絕緣材料形成之絕緣區段之實例。替代地，第九結構1200可藉由將一記憶體材料選擇性地沈積至由第七結構中之絕緣區段1025及1035形成之記憶體腔1050中(例如，選擇性地沈積於電極材料在第七結構中曝露之處)而形成，如上文論述。
圖13繪示根據如本文中所揭示之實例之作為用於形成自對準記憶體結構之一製造程序之部分藉由一電極沈積操作形成之一第十結構1300之一實例之俯視圖及橫截面視圖。可對第九結構1200執行電極沈積操作以形成第十結構1300，且在對第九結構1200執行電極沈積操作之後，第十結構1300可包含覆蓋各記憶體腔1050 (圖10)中之記憶體材料之一電極材料1360。
在一些情況中，電極材料1360可跨第九結構1200之一頂表面沈積。在此等情況中，記憶體材料及絕緣材料兩者可藉由電極材料1360塗佈。即，電極材料可形成跨第十結構1300之頂表面之一連續層。
圖14繪示根據如本文中所揭示之實例之作為用於形成自對準記憶體結構之一製造程序之部分藉由一導體沈積操作形成之一第十一結構1400之一實例之俯視圖及橫截面視圖。可對第十結構1300執行導體沈積操作以形成第十一結構1400，且在對第十結構1300執行導體沈積操作之後，第十一結構1400可包含填充第三通道1030 (圖10)之一頂部部分之一第二導體材料1465。
可將第二導電材料1465沈積至第十結構1300上以填充在記憶體材料及第一絕緣區段1025 (圖10)上方之第三通道1030 (圖10)之部分。在一些情況中，第二導電材料可填充第三通道1030且覆蓋第十結構1300之一頂表面。可執行一蝕刻或平坦化程序(例如，化學機械平坦化)以移除過量區段導電材料1465。因此，第十一結構1400可包含絕緣材料(例如，第二絕緣區段1235)及第二導體材料1465之交替區段。
圖15展示繪示根據本發明之支援用於形成自對準記憶體結構之技術之一或多個方法1500之一流程圖。方法1500之操作可藉由一製造系統或與一製造系統相關聯之一或多個控制器實施。在一些實例中，一或多個控制器可執行一指令集以控制製造系統之一或多個功能元件執行所描述之功能。額外地或替代地，一或多個控制器可使用專用硬體執行所描述之功能之部分。
在1505，方法1500可包含沿著一第一方向將一第一組通道蝕刻至一分層材料總成中以產生分層材料總成之一第一組區段，分層材料總成包含一第一導電材料及一第一犧牲材料。可根據本文中所描述之方法執行1505之操作。
在1510，方法1500可包含將一絕緣材料沈積於第一組通道之各者內。可根據本文中所描述之方法執行1510之操作。
在1515，方法1500可包含將一第二犧牲材料沈積至分層材料總成之第一組區段及絕緣材料上。可根據本文中所描述之方法執行1515之操作。
在1520，方法1500可包含沿著一第二方向將一第二組通道蝕刻至分層材料總成中以產生第二犧牲材料之一第二組區段，第二組通道延伸穿過第一犧牲材料及第二犧牲材料。可根據本文中所描述之方法執行1520之操作。
在1525，方法1500可包含將一第二絕緣材料沈積於第二組通道之各者內。可根據本文中所描述之方法執行1525之操作。
在1530，方法1500可包含移除第一及第二犧牲材料以形成分層材料總成之一組腔。可根據本文中所描述之方法執行1530之操作。
在1535，方法1500可包含將一記憶體材料沈積至分層材料總成上以至少部分填充該組腔。可根據本文中所描述之方法執行1535之操作。
在一些實例中，如本文中所描述之一裝置可執行一或多個方法，諸如方法1500。裝置可包含特徵、構件或指令(例如，儲存可藉由一處理器執行之指令之一非暫時性電腦可讀媒體)，其等用於：沿著一第一方向將一第一組通道蝕刻至一分層材料總成中以產生分層材料總成之一第一組區段，分層材料總成包含一第一導電材料及一第一犧牲材料；將一絕緣材料沈積於第一組通道之各者內；將一第二犧牲材料沈積至分層材料總成之第一組區段及絕緣材料上；沿著一第二方向將一第二組通道蝕刻至分層材料總成中以產生第二犧牲材料之一第二組區段，第二組通道延伸穿過第一犧牲材料及第二犧牲材料；將一第二絕緣材料沈積於第二組通道之各者內；移除第一及第二犧牲材料以形成分層材料總成之一組腔；及將一記憶體材料沈積至分層材料總成上以至少部分填充該組腔。裝置可包含例如物理氣相沈積設備、化學氣相沈積設備、離子植入設備、蝕刻(例如，電漿蝕刻、濕式蝕刻、乾式蝕刻)設備、光微影設備(例如，光阻劑施覆設備、步進器)、平坦化(例如，化學機械平坦化)設備及類似者。
本文中所描述之方法1500及裝置之一些實例可進一步包含用於在將絕緣材料沈積於第一組通道之各者內之後，自分層材料總成移除材料以曝露第一犧牲材料之一表面之操作、特徵、構件或指令。
在本文中所描述之方法1500及裝置之一些實例中，移除材料包含化學機械平坦化。
本文中所描述之方法1500及裝置之一些實例可進一步包含用於在將第二絕緣材料沈積於第二組通道之各者內之後，自分層材料總成移除材料以曝露第二犧牲材料之一表面之操作、特徵、構件或指令。
在本文中所描述之方法1500及裝置之一些實例中，移除材料包含化學機械平坦化。
本文中所描述之方法1500及裝置之一些實例可進一步包含用於將一第二導電材料沈積至記憶體材料上之操作、特徵、構件或指令，其中第二導電材料至少部分填充第二組通道。
本文中所描述之方法1500及裝置之一些實例可進一步包含用於將一第一電極材料沈積於第一導電材料與第一犧牲材料之間的一層中，及在沈積第二導電材料之前將一第二電極材料沈積至記憶體材料上之操作、特徵、構件或指令。
在本文中所描述之方法1500及裝置之一些實例中，沈積第二電極材料可包含用於對分層材料總成執行一材料移除程序以曝露第二絕緣材料之操作、特徵、構件或指令。
在本文中所描述之方法1500及裝置之一些實例中，蝕刻第一組通道可包含用於將一第一遮罩材料沈積至第一犧牲材料上，且根據用於蝕刻第一組通道之一第一圖案來圖案化第一遮罩材料之操作、特徵、構件或指令。
本文中所描述之方法1500及裝置之一些實例可進一步包含用於在將絕緣材料沈積於第一組通道之各者內之後，移除第一遮罩材料之操作、特徵、構件或指令。
在本文中所描述之方法1500及裝置之一些實例中，蝕刻第二組通道可包含用於將一第二遮罩材料沈積至第二犧牲材料上，且根據用於蝕刻第二組通道之一第二圖案來圖案化第二遮罩材料之操作、特徵、構件或指令。
在本文中所描述之方法1500及裝置之一些實例中，第一方向可與第二方向正交。
在本文中所描述之方法1500及裝置之一些實例中，該組腔之各者可安置於絕緣材料及第二絕緣材料之區段之間。
本文中所描述之方法1500及裝置之一些實例可進一步包含用於在沈積記憶體材料之後，蝕刻過量記憶體材料以曝露第二組通道之操作、特徵、構件或指令。
在本文中所描述之方法1500及裝置之一些實例中，沈積記憶體材料可包含用於將記憶體材料選擇性地沈積於該組腔內之操作、特徵、構件或指令。
在本文中所描述之方法1500及裝置之一些實例中，記憶體材料包含硫屬化物材料。
本文中所描述之方法1500及裝置之一些實例可進一步包含用於蝕刻第二組通道將第一組區段之第一犧牲材料劃分為一第三組區段之操作、特徵、構件或指令。
圖16展示繪示根據本發明之支援用於形成自對準記憶體結構之技術之一或多個方法1600之一流程圖。方法1600之操作可藉由一製造系統或與一製造相關聯之一或多個控制器實施。在一些實例中，一或多個控制器可執行一指令集以控制製造系統之一或多個功能元件執行所描述之功能。額外地或替代地，一或多個控制器可使用專用硬體執行所描述之功能之部分。
在1605，方法1600可包含形成一第一導體材料及一第一犧牲材料之一分層總成之一第一組區段，第一組區段在一第一維度上伸長且藉由一第一絕緣材料分離。可根據本文中所描述之方法執行1605之操作。
在1610，方法1600可包含在分層總成之第一組區段及第一絕緣材料上方形成一第二犧牲材料之一第二組區段，第二組區段在一第二維度上伸長且藉由一第二絕緣材料分離。可根據本文中所描述之方法執行1610之操作。
在1615，方法1600可包含用一記憶體材料替換第一組區段中之第一犧牲材料。可根據本文中所描述之方法執行1615之操作。
在1620，方法1600可包含用一第二導體材料替換第二組區段中之第二犧牲材料。可根據本文中所描述之方法執行1620之操作。
在一些實例中，本文中所描述之一裝置可執行一或多個方法，諸如方法1600。裝置可包含特徵、構件或指令(例如，儲存可藉由一處理器執行之指令之一非暫時性電腦可讀媒體)，其等用於：形成一第一導體材料及一第一犧牲材料之一分層總成之一第一組區段，第一組區段在一第一維度上伸長且藉由一第一絕緣材料分離；在分層總成之第一組區段及第一絕緣材料上方形成一第二犧牲材料之一第二組區段，第二組區段在一第二維度上伸長且藉由一第二絕緣材料分離；用一記憶體材料替換第一組區段中之第一犧牲材料；及用一第二導體材料替換第二組區段中之第二犧牲材料。裝置可包含例如物理氣相沈積設備、化學氣相沈積設備、離子植入設備、蝕刻(例如，電漿蝕刻、濕式蝕刻、乾式蝕刻)設備、光微影設備(例如，光阻劑施覆設備、步進器)、平坦化(例如，化學機械平坦化)設備及類似者。
在本文中所描述之方法1600及裝置之一些實例中，可沿著一第一方向形成第一組區段，且可沿著不同於第一方向之一第二方向形成第二組區段，使得記憶體材料可安置於兩個第一絕緣材料與兩個第二絕緣材料之間。
在本文中所描述之方法1600及裝置之一些實例中，用記憶體材料替換第一犧牲材料可包含用於移除第一犧牲材料及第二犧牲材料，將記憶體材料沈積至分層總成上，且移除記憶體材料之部分以形成具有與第一絕緣材料相同之一高度之記憶體材料之區段之操作、特徵、構件或指令。
本文中所描述之方法1600及裝置之一些實例可進一步包含用於在第一導體材料與第一犧牲材料之間形成一電極之操作、特徵、構件或指令。
在本文中所描述之方法1600及裝置之一些實例中，用記憶體材料替換第一犧牲材料可包含用於移除第一犧牲材料及第二犧牲材料，且將記憶體材料選擇性地沈積至具有藉由移除第一犧牲材料及第二犧牲材料而曝露之電極之分層總成之部分上的操作、特徵、構件或指令。
應注意，上文所描述之方法描述可能實施方案，且可重新配置或以其他方式修改操作及步驟，且其他實施方案係可行的。此外，可組合來自兩個或更多個方法之部分。
本發明描述一種裝置。該裝置可包含藉由一程序形成之一組記憶體單元，該程序包含：沿著一第一方向將第一複數個通道蝕刻至一分層材料總成中以產生分層材料總成之第一複數個區段，分層材料總成包括一第一導電材料及一第一犧牲材料；將一絕緣材料沈積於第一組通道之各者內；將一第二犧牲材料沈積至分層材料總成之第一組區段及絕緣材料上；沿著一第二方向將一第二組通道蝕刻至分層材料總成中以產生第二犧牲材料之一第二組區段，第二組通道延伸穿過第一犧牲材料及第二犧牲材料；將一第二絕緣材料沈積於第二組通道之各者內；移除第一及第二犧牲材料以形成分層材料總成之一組腔；及將一記憶體材料沈積至分層材料總成上以至少部分填充該組腔。
在一些實例中，程序進一步可包含用於在沈積記憶體材料之後，將一電極材料沈積至分層材料總成上之操作、特徵、構件或指令，電極材料形成記憶體材料及第二絕緣材料上方之一層。
在一些實例中，程序進一步可包含用於移除安置於第二絕緣材料之一頂表面上方之電極材料之層之一部分以曝露第二絕緣材料之頂表面之操作、特徵、構件或指令。
本文中所描述之資訊及信號可使用多種不同科技及技術之任一者表示。例如，可在上文描述各處引用之資料、指令、命令、資訊、信號、位元、符號及晶片可藉由電壓、電流、電磁波、磁場或磁性粒子、光場或光學粒子或其等之任何組合來表示。一些圖式可將信號繪示為一單一信號；然而，一般技術者將理解，信號可表示一信號匯流排，其中匯流排可具有多種位元寬度。
術語「電子通信」、「導電接觸」、「連接」及「耦合」可指代組件之間的一關係，其支援組件之間的信號流。若組件之間存在可在任何時間支援組件之間的信號流之任何導電路徑，則組件被視為彼此電子通信(或彼此導電接觸或連接或耦合)。在任何給定時間，彼此電子通信(或彼此導電接觸或連接或耦合)之組件之間的導電路徑可基於包含經連接組件之器件之操作而為一開路或一閉路。經連接組件之間的導電路徑可為組件之間的一直接導電路徑，或經連接組件之間的導電路徑可為可包含中間組件(諸如開關、電晶體或其他組件)之一間接導電路徑。在一些情況中，經連接組件之間的信號流可例如使用一或多個中間組件(諸如開關或電晶體)中斷一段時間。
術語「耦合」指代從其中信號當前無法經由一導電路徑在組件之間傳遞之組件之間的一開路關係移動至其中信號可經由導電路徑在組件之間傳遞之組件之間的一閉路關係之條件。當一組件(諸如一控制器)將其他組件耦合在一起時，組件起始一改變而容許信號經由先前不允許信號流動之一導電路徑在該等其他組件之間流動。
術語「隔離」指代其中信號當前無法在組件之間流動之組件之間的一關係。若組件之間存在一開路，則其等彼此隔離。例如，由定位於組件之間的一開關分離之兩個組件在開關斷開時彼此隔離。當一控制器將兩個組件彼此隔離時，控制器實現一改變而防止信號使用先前允許信號流動之一導電路徑在組件之間流動。
本文中所使用之術語「層」指代一幾何結構之一階層或薄層。各層可具有三個維度(例如，高度、寬度及深度)且可覆蓋一表面之至少一部分。例如，一層可為其中兩個維度大於一第三維度(例如，一薄膜)之三維結構。層可包含不同元件、組件及/或材料。在一些情況中，一個層可由兩個或更多個子層構成。在一些附圖中，為繪示之目的描繪一個三維層之兩個維度。
如本文中所使用，術語「實質上」意謂所修飾特性(例如，由術語實質上修飾之一動詞或形容詞)無需為絕對的，但足夠接近以達成特性之優點。
如本文中所使用，術語「電極」可指代一電導體，且在一些情況中，可用作至一記憶體陣列之一記憶體單元或其他組件之一電接觸件。一電極可包含提供記憶體陣列之元件或組件之間的一導電路徑之一跡線、導線、導電線、導電層或類似者。
如本文中所使用之術語「光微影」可指代使用光阻材料進行圖案化且使用電磁輻射曝露此等材料之程序。例如，一光阻材料可藉由例如將光阻劑旋塗於一基底材料上而形成於基底材料上。可藉由使光阻劑曝露於輻射而在光阻劑中產生一圖案。圖案可例如藉由在空間上劃界輻射曝露光阻劑之處之一光遮罩界定。接著，可例如藉由化學處置移除曝露之光阻劑區域而留下所要圖案。在一些情況中，可保留曝露區，且可移除未曝露之區。
類似地，如本發明中所使用，術語「正交」及「垂直」在用於描述幾何關係時並不意欲暗示限制精確之幾何垂直性。例如，如本發明中所使用之術語「正交」及「垂直」意欲包含自與如例如製造及裝配容限之此等考量相關之幾何垂直性之典型偏差。此外，某些製造程序(諸如模製、鑄造、沈積及蝕刻)可包含或導致正或負牽伸(drafting)、邊緣倒角及/或內圓角或其他特徵以促進各種組件之製造、裝配或操作之任何者，在該情況中，某些表面可在幾何上不垂直，但在本發明之背景內容中可為垂直的。
本文中所論述之器件(包含一記憶體陣列)可形成於一半導體基板(諸如矽、鍺、矽鍺合金、砷化鎵、氮化鎵等)上。在一些情況中，基板係一半導體晶圓。在其他情況中，基板可為一絕緣體上矽(SOI)基板，諸如玻璃上矽(SOG)或藍寶石上矽(SOP)，或在另一基板上之半導體材料之磊晶層。可透過使用各種化學物種(包含但不限於磷、硼或砷)進行摻雜來控制基板或基板之子區之導電性。摻雜可在基板之初始形成或生長期間藉由離子植入或藉由任何其他摻雜手段執行。
本文中所論述之一切換組件或一電晶體可表示一場效電晶體(FET)且包括包含一源極、汲極及閘極之三端子器件。端子可透過導電材料(例如，金屬)連接至其他電子元件。源極及汲極可為導電的且可包括一重摻雜(例如，簡併)半導體區。源極及汲極可藉由一輕摻雜半導體區或通道分離。若通道係n型(即，多數載子係電子)，則FET可稱為一n型FET。若通道係p型(即，多數載子係電洞)，則FET可稱為一p型FET。通道可藉由一絕緣閘極氧化物罩蓋。可藉由將一電壓施加至閘極而控制通道導電性。例如，分別將一正電壓或負電壓施加至一n型FET或一p型FET可導致通道變為導電的。一電晶體可在將大於或等於一電晶體之臨限電壓之一電壓施加至電晶體閘極時「接通」或「啟動」。電晶體可在將小於電晶體之臨限電壓之一電壓施加至電晶體閘極時「關斷」或「撤銷啟動」。
本文中結合隨附圖式所闡述之描述描述例示性組態且不表示可實施或在發明申請專利範圍之範疇內之所有實例。本文中所使用之術語「例示性」意謂「用作一實例、例項或繪示」且非「較佳的」或「優於其他實例」。[實施方式]包含具體細節以提供對所描述技術之一理解。然而，可在不具有此等具體細節之情況下實踐此等技術。在一些例項中，以方塊圖形式展示熟知結構及器件以避免使所描述實例之概念不清楚。
在附圖中，類似組件或特徵可具有相同參考標籤。此外，可藉由在參考標籤後加一短劃線及區分類似組件之一第二標籤來區分相同類型之各種組件。若僅在說明書中使用第一參考標籤，則描述適用於具有相同第一參考標籤之類似組件之任一者，而無關於第二參考標籤。
可運用經設計以執行本文中所描述之功能之一通用處理器、一DSP、一ASIC、一FPGA或其他可程式化邏輯器件、離散閘或電晶體邏輯、離散硬體組件或其等之任何組合來實施或執行結合本文中之揭示內容描述之各種闡釋性方塊及模組。一通用處理器可為一微處理器，但在替代例中，處理器可為任何處理器、控制器、微控制器或狀態機。一處理器亦可實施為運算器件之一組合(例如，一DSP及一微處理器之一組合、多個微處理器、結合一DSP核心之一或多個微處理器或任何其他此組態)。
可在硬體、由一處理器執行之軟體、韌體或其等之任何組合中實施本文中所描述之功能。若在由一處理器執行之軟體中實施，則可將功能作為一或多個指令或程式碼儲存於一電腦可讀媒體上或經由一電腦可讀媒體傳輸。其他實例及實施方案在本發明及隨附發明申請專利範圍之範疇內。例如，歸因於軟體之性質，可使用由一處理器執行之軟體、硬體、韌體、硬接線或此等之任何者之組合來實施上文所描述之功能。實施功能之特徵亦可實體定位於各種位置處，包含經分佈使得在不同實體位置處實施功能之部分。再者，如本文中所使用(包含在發明申請專利範圍中)，如在一品項清單(例如，以諸如「…之至少一者」或「…之一或多者」之一片語開始之一品項清單)中使用之「或」指示一包含性清單，使得例如A、B或C之至少一者之一清單意謂A或B或C或AB或AC或BC或ABC (即，A及B及C)。再者，如本文中所使用，片語「基於」不應被解釋為參考一組一封閉條件。例如，在不脫離本發明之範疇之情況下，描述為「基於條件A」之一例示性步驟可基於一條件A及一條件B兩者。換言之，如本文中所使用，片語「基於」應以與片語「至少部分基於」相同之方式進行解釋。
提供本文中之描述以使熟習此項技術者能夠實現或使用本發明。熟習此項技術者將明白對本發明之各種修改，且在不脫離本發明之範疇之情況下，在本文中定義之一般原理可應用於其他變動。因此，本發明不限於本文中所描述之實例及設計，而是應符合與本文中所揭示之原理及新穎特徵一致之最廣範疇。
100:記憶體器件 102:三維(3D)記憶體陣列 103:二維(2D)記憶體陣列 105:記憶體單元 110:字線/存取線 110-a:字線 110-b:字線 115:位元線/數位線 115-a:位元線 120:列解碼器 125:感測組件 130:行解碼器 135:輸入/輸出 140:記憶體控制器 145:記憶體單元堆疊 200:記憶體器件 204:基板 205:第一陣列/第一層疊 210:第二陣列/第二層疊 215-a:第一電極 215-b:第一電極 220-a:記憶體單元 220-b:記憶體單元 225-a:第二電極 225-b:第二電極 300:分層材料總成 302:基板 305:第一導電材料 310:電極 315:第一犧牲材料 320:第一遮罩材料 325:第一圖案片段 400:第一結構 402:基板 405:第一導電材料 410:電極 415:第一犧牲材料 420:第一遮罩材料 425:第一區段 425-a:第一區段 425-b:第一區段 430:第一通道 430-a:第一通道 500:第二結構 525:第一區段 530:絕緣材料 535:第一絕緣區段 600:第三結構 615:第一犧牲材料 625:第一區段 630:絕緣材料 635:第一絕緣區段 700:第四結構 720:第二犧牲材料 725:第二遮罩材料 730:第二圖案片段 800:第五結構 810:電極材料/底部電極/電極區段 815:第一犧牲材料 820:第二犧牲材料 825:第二遮罩材料 827:第二區段 830:第二通道 835:第一絕緣材料區段 900:第六結構 927:第二區段 935:第二絕緣區段 1000:第七結構 1025-a:第一絕緣區段 1025-b:第一絕緣區段 1030:第三通道 1030-a:第三通道 1035-a:第二絕緣區段 1035-b:第二絕緣區段 1050:記憶體腔 1050-a:第一記憶體腔 1100:第八結構 1155:記憶體材料 1200:第九結構 1225:第一絕緣區段 1235:第二絕緣區段 1240:記憶體單元 1240-a:第一記憶體單元 1300:第十結構 1360:電極材料 1400:第十一結構 1465:第二導體材料/第二導電材料 1500:方法 1505:沿著第一方向將第一組通道蝕刻至分層材料總成中以產生分層材料總成之第一組區段 1510:將絕緣材料沈積於第一組通道之各者內 1515:將第二犧牲材料沈積至分層材料總成之第一組區段及絕緣材料上 1520:沿著第二方向將第二組通道蝕刻至分層材料總成中以產生第二犧牲材料之第二組區段 1525:將第二絕緣材料沈積於第二組通道之各者內 1530:移除第一及第二犧牲材料以形成分層材料總成之一組腔 1535:將記憶體材料沈積至分層材料總成上以至少部分填充腔組 1600:方法 1605:形成第一導體材料及第一犧牲材料之分層總成之第一組區段 1610:在分層總成之第一組區段及第一絕緣材料上方形成第二犧牲材料之第二組區段 1615:用記憶體材料替換第一組區段中之第一犧牲材料 1620:用第二導體材料替換第二組區段中之第二犧牲材料
圖1繪示根據如本文中所揭示之實例之一記憶體器件之一實例。
圖2繪示根據如本文中所揭示之實例之支援一記憶體器件之一記憶體陣列之一實例。
圖3至圖14繪示根據如本文中所揭示之實例之作為支援用於形成自對準記憶體結構之技術之一製造程序之部分而執行之例示性操作。
圖15及圖16展示繪示根據如本文中所揭示之實例之支援用於形成自對準記憶體結構之技術之一或多個方法之流程圖。
110-a:字線
110-b:字線
115-a:位元線
200:記憶體器件
204:基板
205:第一陣列/第一層疊
210:第二陣列/第二層疊
215-a:第一電極
215-b:第一電極
220-a:記憶體單元
220-b:記憶體單元
225-a:第二電極
225-b:第二電極

Claims (25)

  1. 一種方法，其包括： 沿著一第一方向將第一複數個通道蝕刻至一分層材料總成中以產生該分層材料總成之第一複數個區段，該分層材料總成包括一第一導電材料及一第一犧牲材料； 將一絕緣材料沈積於該第一複數個通道之各者內； 將一第二犧牲材料沈積至該分層材料總成之該第一複數個區段及該絕緣材料上； 沿著一第二方向將第二複數個通道蝕刻至該分層材料總成中以產生該第二犧牲材料之第二複數個區段，該第二複數個通道延伸穿過該第一犧牲材料及該第二犧牲材料； 將一第二絕緣材料沈積於該第二複數個通道之各者內； 移除該第一及該第二犧牲材料以形成該分層材料總成之複數個腔；及 將一記憶體材料沈積至該分層材料總成上以至少部分填充該複數個腔。
  2. 如請求項1之方法，其進一步包括： 在將該絕緣材料沈積於該第一複數個通道之各者內之後，自該分層材料總成移除材料以曝露該第一犧牲材料之一表面。
  3. 如請求項2之方法，其中該移除材料包括化學機械平坦化。
  4. 如請求項1之方法，其進一步包括： 在將該第二絕緣材料沈積於該第二複數個通道之各者內之後，自該分層材料總成移除材料以曝露該第二犧牲材料之一表面。
  5. 如請求項4之方法，其中該移除材料包括化學機械平坦化。
  6. 如請求項1之方法，其進一步包括： 將一第二導電材料沈積至該記憶體材料上，其中該第二導電材料至少部分填充該第二複數個通道。
  7. 如請求項6之方法，其進一步包括： 將一第一電極材料沈積於該第一導電材料與該第一犧牲材料之間的一層中；及 在沈積該第二導電材料之前將一第二電極材料沈積至該記憶體材料上。
  8. 如請求項7之方法，其中沈積該第二電極材料包括將該第二電極材料沈積於該記憶體材料及該第二絕緣材料上方，該方法進一步包括： 對該分層材料總成執行一材料移除程序以曝露該第二絕緣材料。
  9. 如請求項1之方法，其中蝕刻該第一複數個通道包括： 將一第一遮罩材料沈積至該第一犧牲材料上；及 根據用於蝕刻該第一複數個通道之一第一圖案來圖案化該第一遮罩材料。
  10. 如請求項9之方法，其進一步包括： 在將該絕緣材料沈積於該第一複數個通道之各者內之後，移除該第一遮罩材料。
  11. 如請求項9之方法，其中蝕刻該第二複數個通道包括： 將一第二遮罩材料沈積至該第二犧牲材料上；及 根據用於蝕刻該第二複數個通道之一第二圖案來圖案化該第二遮罩材料。
  12. 如請求項1之方法，其中該第一方向與該第二方向正交。
  13. 如請求項1之方法，其中該複數個腔之各者安置於該絕緣材料及該第二絕緣材料之區段之間。
  14. 如請求項1之方法，其進一步包括： 在沈積該記憶體材料之後，蝕刻過量記憶體材料以曝露該第二複數個通道。
  15. 如請求項1之方法，其中沈積該記憶體材料包括： 將該記憶體材料選擇性地沈積於該複數個腔內。
  16. 如請求項1之方法，其中該記憶體材料包括硫屬化物材料。
  17. 如請求項1之方法，其中： 蝕刻該第二複數個通道將該第一複數個區段之該第一犧牲材料劃分為第三複數個區段。
  18. 一種裝置，其包括： 複數個記憶體單元，其等藉由一程序形成，該程序包括； 沿著一第一方向將第一複數個通道蝕刻至一分層材料總成中以產生該分層材料總成之第一複數個區段，該分層材料總成包括一第一導電材料及一第一犧牲材料； 將一絕緣材料沈積於該第一複數個通道之各者內； 將一第二犧牲材料沈積至該分層材料總成之該第一複數個區段及該絕緣材料上； 沿著一第二方向將第二複數個通道蝕刻至該分層材料總成中以產生該第二犧牲材料之第二複數個區段，該第二複數個通道延伸穿過該第一犧牲材料及該第二犧牲材料； 將一第二絕緣材料沈積於該第二複數個通道之各者內； 移除該第一及該第二犧牲材料以形成該分層材料總成之複數個腔；及 將一記憶體材料沈積至該分層材料總成上以至少部分填充該複數個腔。
  19. 如請求項18之裝置，其中該程序進一步包括： 在沈積該記憶體材料之後將一電極材料沈積至該分層材料總成上，該電極材料形成該記憶體材料及該第二絕緣材料上方之一層。
  20. 如請求項19之裝置，其中該程序進一步包括： 移除安置於該第二絕緣材料之一頂表面上方之該電極材料之該層之一部分以曝露該第二絕緣材料之該頂表面。
  21. 一種方法，其包括： 形成一第一導體材料及一第一犧牲材料之一分層總成之第一複數個區段，該第一複數個區段在一第一維度上伸長且藉由一第一絕緣材料分離； 在該分層總成之該第一複數個區段及該第一絕緣材料上方形成一第二犧牲材料之第二複數個區段，該第二複數個區段在一第二維度上伸長且藉由一第二絕緣材料分離； 用一記憶體材料替換該第一複數個區段中之該第一犧牲材料；及 用一第二導體材料替換該第二複數個區段中之該第二犧牲材料。
  22. 如請求項21之方法，其中： 沿著一第一方向形成該第一複數個區段；及 沿著不同於該第一方向之一第二方向形成該第二複數個區段，使得該記憶體材料安置於兩個第一絕緣材料與兩個第二絕緣材料之間。
  23. 如請求項21之方法，其中用該記憶體材料替換該第一犧牲材料包括： 移除該第一犧牲材料及該第二犧牲材料； 將該記憶體材料沈積至該分層總成上；及 移除該記憶體材料之部分以形成具有與該第一絕緣材料相同之一高度之該記憶體材料之區段。
  24. 如請求項21之方法，其進一步包括： 在該第一導體材料與該第一犧牲材料之間形成一電極。
  25. 如請求項24之方法，其中用該記憶體材料替換該第一犧牲材料包括： 移除該第一犧牲材料及該第二犧牲材料；及 將該記憶體材料選擇性地沈積至具有藉由移除該第一犧牲材料及該第二犧牲材料而曝露之該電極之該分層總成之部分上。
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