KR20220046633A - 자기 정렬 메모리 구조를 형성하기 위한 기술 - Google Patents
자기 정렬 메모리 구조를 형성하기 위한 기술 Download PDFInfo
- Publication number
- KR20220046633A KR20220046633A KR1020227007981A KR20227007981A KR20220046633A KR 20220046633 A KR20220046633 A KR 20220046633A KR 1020227007981 A KR1020227007981 A KR 1020227007981A KR 20227007981 A KR20227007981 A KR 20227007981A KR 20220046633 A KR20220046633 A KR 20220046633A
- Authority
- KR
- South Korea
- Prior art keywords
- memory
- depositing
- sections
- materials
- sacrificial
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 142
- 239000000463 material Substances 0.000 claims abstract description 402
- 239000011810 insulating material Substances 0.000 claims abstract description 81
- 239000004020 conductor Substances 0.000 claims abstract description 57
- 238000005530 etching Methods 0.000 claims abstract description 33
- 238000000151 deposition Methods 0.000 claims description 76
- 230000008569 process Effects 0.000 claims description 39
- 239000007772 electrode material Substances 0.000 claims description 18
- 150000004770 chalcogenides Chemical class 0.000 claims description 14
- 239000000126 substance Substances 0.000 claims description 10
- 238000000059 patterning Methods 0.000 claims description 7
- 238000004519 manufacturing process Methods 0.000 description 52
- 239000000758 substrate Substances 0.000 description 20
- 230000008021 deposition Effects 0.000 description 16
- 229920002120 photoresistant polymer Polymers 0.000 description 13
- 150000002500 ions Chemical class 0.000 description 11
- 230000006870 function Effects 0.000 description 10
- 238000000206 photolithography Methods 0.000 description 8
- 238000004891 communication Methods 0.000 description 7
- 229910045601 alloy Inorganic materials 0.000 description 6
- 239000000956 alloy Substances 0.000 description 6
- 230000007246 mechanism Effects 0.000 description 6
- 230000005055 memory storage Effects 0.000 description 6
- 239000004065 semiconductor Substances 0.000 description 6
- 230000008878 coupling Effects 0.000 description 5
- 238000010168 coupling process Methods 0.000 description 5
- 238000005859 coupling reaction Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 5
- 230000003213 activating effect Effects 0.000 description 4
- 239000011669 selenium Substances 0.000 description 4
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 229910052785 arsenic Inorganic materials 0.000 description 3
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 3
- 229910052799 carbon Inorganic materials 0.000 description 3
- 239000005387 chalcogenide glass Substances 0.000 description 3
- 230000008859 change Effects 0.000 description 3
- 238000011109 contamination Methods 0.000 description 3
- 229910052732 germanium Inorganic materials 0.000 description 3
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 230000000873 masking effect Effects 0.000 description 3
- 230000005012 migration Effects 0.000 description 3
- 238000013508 migration Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- BUGBHKTXTAQXES-UHFFFAOYSA-N Selenium Chemical compound [Se] BUGBHKTXTAQXES-UHFFFAOYSA-N 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 238000003491 array Methods 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 239000000460 chlorine Substances 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 235000019800 disodium phosphate Nutrition 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 239000002245 particle Substances 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 230000005855 radiation Effects 0.000 description 2
- 229910052711 selenium Inorganic materials 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 239000011800 void material Substances 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- PXGOKWXKJXAPGV-UHFFFAOYSA-N Fluorine Chemical compound FF PXGOKWXKJXAPGV-UHFFFAOYSA-N 0.000 description 1
- 229910002601 GaN Inorganic materials 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 1
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000005266 casting Methods 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 229910052801 chlorine Inorganic materials 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 239000000109 continuous material Substances 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 230000005670 electromagnetic radiation Effects 0.000 description 1
- 230000003628 erosive effect Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- -1 for example Substances 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000003993 interaction Effects 0.000 description 1
- 239000010410 layer Substances 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 229910001092 metal group alloy Inorganic materials 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 238000000465 moulding Methods 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 208000003580 polydactyly Diseases 0.000 description 1
- 238000011112 process operation Methods 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- 230000009291 secondary effect Effects 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
- 229910052714 tellurium Inorganic materials 0.000 description 1
- PORWMNRCUJJQNO-UHFFFAOYSA-N tellurium atom Chemical compound [Te] PORWMNRCUJJQNO-UHFFFAOYSA-N 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
- H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
-
- H01L27/2481—
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
- H01L23/5283—Cross-sectional geometry
-
- H01L45/06—
-
- H01L45/1233—
-
- H01L45/143—
-
- H01L45/1683—
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/011—Manufacture or treatment of multistable switching devices
- H10N70/061—Shaping switching materials
- H10N70/063—Shaping switching materials by etching of pre-deposited switching material layers, e.g. lithography
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/011—Manufacture or treatment of multistable switching devices
- H10N70/061—Shaping switching materials
- H10N70/066—Shaping switching materials by filling of openings, e.g. damascene method
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/20—Multistable switching devices, e.g. memristors
- H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/821—Device geometry
- H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/881—Switching materials
- H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
- H10N70/8825—Selenides, e.g. GeSe
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/20—Multistable switching devices, e.g. memristors
- H10N70/24—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Geometry (AREA)
- Semiconductor Memories (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
자기 정렬 메모리 구조를 형성하기 위한 기술을 위한 방법, 시스템 및 장치가 설명된다. 양태들은 섹션들의 제1 세트를 생성하는 제1 방향을 따라 채널들의 제1 세트를 형성하기 위해 제1 전도성 재료 및 제1 희생 재료를 포함하는 재료들의 적층 어셈블리를 식각하는 것을 포함한다. 절연 재료는 채널들의 제1 세트 각각 내에 증착될 수 있고 제2 희생 재료는 섹션들의 제1 세트 및 절연 재료 상에 증착될 수 있다. 채널들의 제2 세트는 섹션들의 제2 세트를 생성하는 제2 방향을 따라 재료들의 적층 어셈블리 내로 식각될 수 있으며, 여기서 채널들의 제2 세트는 제1 및 제2 희생 재료를 통해 연장된다. 절연 재료는 채널들의 제2 세트에 증착될 수 있으며 희생 재료는 공동을 남기면서 제거된다. 공동 내에 메모리 재료가 증착될 수 있다.
Description
상호 참조
본 특허 출원은 2019년 8월 13일에 출원된 "자기 정렬 메모리 구조 형성을 위한 기술"이라는 명칭의 Russell 등의 미국 특허 출원 번호 제16/539,932호에 대한 우선권을 주장하며, 이는 본원의 양수인에게 양도되었으며 그 전체가 본원에 참조로 명시적으로 포함된다.
다음은 일반적으로 적어도 하나의 메모리 디바이스를 포함하는 시스템에 관한 것으로, 보다 구체적으로는 자기 정렬 메모리 구조를 형성하기 위한 기술에 관한 것이다.
메모리 디바이스는 컴퓨터, 무선 통신 디바이스, 카메라, 디지털 디스플레이 등과 같은 다양한 전자 디바이스에 정보를 저장하는 데 널리 사용된다. 정보는 메모리 디바이스의 다양한 상태를 프로그래밍함으로써 저장된다. 예를 들어, 이진 디바이스는 종종 로직 1 또는 로직 0으로 표시되는 두 가지 상태들 중 하나를 저장한다. 다른 디바이스에서, 두 개 이상의 상태들이 저장될 수 있다. 저장된 정보에 액세스하기 위해, 디바이스의 컴포넌트는 메모리 디바이스의 적어도 하나의 저장된 상태를 판독하거나 감지할 수 있다. 정보를 저장하기 위해 디바이스의 컴포넌트는 메모리 디바이스의 상태를 기록하거나 프로그래밍할 수 있다.
자기 하드 디스크, 랜덤 액세스 메모리(RAM), 판독 전용 메모리(ROM), 동적 RAM(DRAM), 동기식 동적 RAM(SDRAM), 강유전체 RAM(FeRAM), 자기 RAM(MRAM), 저항성 RAM(RRAM), 플래시 메모리, 상변화 메모리(PCM), 다른 칼코게나이드 메모리 기술 등을 비롯한 다양한 유형의 메모리 디바이스가 존재한다. 메모리 디바이스는 휘발성 또는 비휘발성일 수 있다. 메모리 디바이스를 개선하는 것은 일반적으로 메모리 셀 밀도를 높이는 것, 판독/기록 속도를 증가시키는 것, 안정성을 증가시키는 것, 데이터 보존을 증가시키는 것, 전력 소비를 감소시키는 것 또는 제조 프로세스를 개선하는 것을 포함할 수 있다. 메모리 어레이의 공간 절약, 메모리 셀 밀도 증가, 또는 메모리 어레이에 대한 더 작은 메모리 셀 제조를 위한 개선된 솔루션이 필요할 수 있다.
도 1은 본 명세서에 개시된 예들에 따른 메모리 디바이스의 예를 도시한다.
도 2는 본 명세서에 개시된 예에 따른 메모리 디바이스를 지원하는 메모리 어레이의 예를 도시한다.
도 3 내지 도 14는 본 명세서에 개시된 바와 같은 예에 따라 자기 정렬 메모리 구조를 형성하기 위한 기술을 지원하는 제조 프로세스의 일부로서 수행되는 예시적인 동작을 도시한다.
도 15 및 16은 본 명세서에 개시된 바와 같은 예에 따라 자기 정렬된 메모리 구조를 형성하기 위한 기술을 지원하는 방법 또는 방법들을 예시하는 흐름도를 도시한다.
도 2는 본 명세서에 개시된 예에 따른 메모리 디바이스를 지원하는 메모리 어레이의 예를 도시한다.
도 3 내지 도 14는 본 명세서에 개시된 바와 같은 예에 따라 자기 정렬 메모리 구조를 형성하기 위한 기술을 지원하는 제조 프로세스의 일부로서 수행되는 예시적인 동작을 도시한다.
도 15 및 16은 본 명세서에 개시된 바와 같은 예에 따라 자기 정렬된 메모리 구조를 형성하기 위한 기술을 지원하는 방법 또는 방법들을 예시하는 흐름도를 도시한다.
예를 들어, 메모리 어레이의 저장 밀도를 높이고, 메모리 셀당 전력 소비를 줄이며, 제조 비용을 줄이기 위해 더 작은 메모리 셀을 형성하는 것이 바람직할 수 있다. 그러나 전통적인 제조 작업에서 사용되는 프로세스 흐름은 특정 크기 미만의 메모리 셀 피처를 안정적으로 형성하지 못할 수 있다. 예를 들어, 더 작은 메모리 셀을 형성하기 위해 메모리 재료를 식각하는 것은 함께 더 가까운 메모리 재료의 섹션을 제거하는 것을 포함할 수 있다. 메모리 셀 구조가 작아짐에 따라, 제조 프로세스의 2차적 영향(예를 들어, 식각 손상, 재료 오염 등)이 최종 메모리 셀의 구조 및 기능에 더 큰 영향을 미칠 수 있다. 추가로, 메모리 셀을 제조하는 것은 이전 제조 프로세스(예를 들어, 제1 식각 프로세스)와 관련하여 후속 제조 프로세스(예를 들어, 제2 식각 프로세스)를 배향시키는 것을 포함할 수 있다. 메모리 셀 크기가 감소함에 따라, 제조 프로세스는 서로 다른 작업 간에 더 큰 허용 오차를 유지할 수 있다. 따라서 더 큰 메모리 셀을 생산하는 데 사용되는 제조 프로세스는 오염이나 침식과 같은 더 작은 메모리 셀에 손상을 줄 수 있고, 이는 이러한 프로세스가 더 작은 규모로 메모리 셀을 안정적으로 형성하는 것을 방해한다.
메모리 셀을 형성하기 위한 프로세스는 제1 희생 재료를 포함하고 메모리 재료를 포함하지 않는 재료의 적층 어셈블리로부터 재료를 제거하기 위해 제1 마스킹 패턴을 사용하는 단계를 포함할 수 있다. 제1 마스킹 패턴을 이용하여 재료를 제거하여 남겨진 공극을 절연 재료로 채워 메모리 셀 구조의 제1 부분을 형성할 수 있다. 제2 희생 재료가 메모리 셀 구조의 제1 부분 상에 증착될 수 있고, 제2 마스킹 패턴이 동일한 동작 동안 제2 희생 재료 및 제1 희생 재료 둘 모두의 부분을 제거하기 위해 사용될 수 있다. 제1 희생 재료 및 제2 희생 재료를 제거하여 남겨진 공극은 메모리 셀의 제2 부분을 형성하는 절연 재료로 채워질 수 있다. 따라서, 단일 작업으로 제1 및 제2 희생 재료를 모두 제거하는 것은 메모리 셀 구조의 제2 부분의 피처를 메모리 셀 구조의 제1 부분의 특징과 정렬시킨다. 제1 및 제2 희생 재료의 나머지 부분은 메모리 공동을 형성하기 위해 제거될 수 있다.
절연 재료가 형성되고 희생 재료의 나머지 부분이 제거된 후, 메모리 재료는 절연 재료에 의해 정의된 공동 내로 증착될 수 있다. 일부 경우에, 초과 메모리 재료가 제거될 수 있고 제2 또는 상부 전도체가 메모리 재료 상에 증착될 수 있다. 하부 전도체는 제1 방향을 따라 메모리 셀들의 제1 그룹과 접촉할 수 있고 상부 전도체는 제2 방향을 따라 메모리 셀들의 제2 그룹과 접촉할 수 있다. 상부 전도체는 제1 및 제2 희생 재료를 제거함으로써 메모리 공동 위에 생성된 공극을 부분적으로 채울 수 있다. 따라서, 제조 프로세스는 동일한 프로세스 단계에서 제1 및 제2 희생 재료 모두의 부분을 제거하는 작업을 사용하여 제1/하부 전도체 및 제2/상부 전도체와 같은 구조와 메모리 재료를 자가 정렬할 수 있다.
본 개시내용의 특징은 도 1 내지 2를 참조하여 설명된 바와 같이 메모리 디바이스와 관련하여 처음에 설명된다. 본 개시내용의 특징은 도 3 내지 14를 참조하여 설명된 제조 프로세스와 관련하여 설명된다. 본 개시물의 이들 및 다른 특징은 도 15 내지 도 16을 참조하여 설명된 바와 같이 자기 정렬 메모리 구조를 형성하기 위한 기술과 관련된 흐름도에 의해 추가로 예시되고 설명된다.
도 1은 본원에 개시된 예시적인 메모리 디바이스(100)를 도시한다. 메모리 디바이스(100)는 또한 전자 메모리 장치로 지칭될 수 있다. 도 1은 메모리 디바이스(100)의 다양한 컴포넌트 및 특징의 예시적인 표현이다. 이와 같이, 메모리 디바이스(100)의 컴포넌트들 및 특징들은 메모리 디바이스(100) 내의 그들의 실제 물리적 위치가 아니라 기능적 상호관계를 예시하기 위해 도시된다는 것을 이해해야 한다. 도 1의 예시적인 예에서, 메모리 디바이스(100)는 3차원(3D) 메모리 어레이(102)를 포함한다. 메모리 어레이(102)는 상이한 상태들을 저장하도록 프로그래밍될 수 있는 메모리 셀들(105)을 포함한다. 일부 예들에서, 각각의 메모리 셀(105)은 로직 0 및 로직 1로 지정된 2개의 상태들을 저장하도록 프로그래밍될 수 있다. 일부 예들에서, 메모리 셀(105)은 2개보다 많은 로직 상태들을 저장하도록 구성될 수 있다. 도 1에 포함된 일부 요소는 숫자 표시기로 라벨링되어 있지만 다른 대응하는 요소는 동일하거나 유사한 것으로 이해될지라도 표시된 특징의 가시성과 명확성을 높이기 위해 라벨링되지 않았다.
메모리 어레이(102)는 서로의 상부에 형성된 둘 이상의 2차원(2D) 메모리 어레이들(103)을 포함할 수 있다. 이것은 2D 어레이와 비교하여 단일 다이 또는 기판에 배치되거나 생성될 수 있는 메모리 셀의 양을 증가시킬 수 있고, 이는 차례로 생산 비용을 줄이거나 메모리 디바이스의 성능을 향상시키거나 둘 모두에 해당할 수 있다. 메모리 어레이(102)는 두 개의 레벨들의 메모리 셀들(105)을 포함할 수 있고 따라서 메모리 어레이로 간주될 수 있고; 그러나 레벨들의 양은 두 개로 제한되지 않는다. 각각의 레벨은 메모리 셀들(105)이 각 레벨에 걸쳐 서로 정렬(정확하게, 중첩, 또는 대략적으로)되어 메모리 셀 스택(145)을 형성할 수 있도록 정렬되거나 위치될 수 있다. 일부 경우에, 메모리 셀 스택(145)은 아래에서 설명되는 바와 같이 둘 모두에 대한 워드 라인을 공유하면서 다른 것의 상부에 놓인 다수의 메모리 셀들을 포함할 수 있다. 일부 경우에, 메모리 셀들은 다중 레벨 저장 기술을 사용하여 1 비트 이상의 데이터를 저장하도록 구성된 다중 레벨 메모리 셀들일 수 있다.
일부 예에서, 메모리 셀들(105)의 각 로우(row)는 워드 라인(word line)(110)에 연결되고, 메모리 셀들(105)의 각 컬럼(column)은 비트 라인(bit line)(115)에 연결된다. 액세스 라인이라는 용어는 워드 라인(110), 비트 라인(115), 또는 이들의 조합을 지칭할 수 있다. 워드 라인(110) 및 비트 라인(115)은 서로 수직(또는 거의 수직)일 수 있고 메모리 셀들의 어레이를 생성할 수 있다. 도 1에 도시된 바와 같이, 메모리 셀 스택(145)의 두 개의 메모리 셀들(105)은 비트 라인(115)과 같은 공통 전도성 라인을 공유할 수 있다. 즉, 비트 라인(115)은 상부 메모리 셀(105)의 하부 전극 및 하부 메모리 셀(105)의 상부 전극과 전자 통신할 수 있다. 다른 구성이 가능할 수 있으며, 예를 들어, 제3 층은 하위 층과 워드 라인(110)을 공유할 수 있다. 일반적으로, 하나의 메모리 셀(105)은 워드 라인(110) 및 비트 라인(115)과 같은 두 개의 전도성 라인들의 교차점에 위치할 수 있다. 이 교차점을 메모리 셀의 어드레스라고 할 수 있다. 타겟 메모리 셀(105)은 에너지가 공급된(energized) 액세스 라인(110)과 비트 라인(115)의 교차점에 위치한 메모리 셀(105)일 수 있고; 즉, 액세스 라인(110) 및 비트 라인(115)은 그들의 교차점에서 메모리 셀(105)을 판독하거나 기록하기 위해 에너지가 공급될 수 있다(전압 전위 또는 전류 흐름을 가질 수 있음). 동일한 액세스 라인(110) 또는 비트 라인(115)과 전자 통신하는(예를 들어, 연결된) 다른 메모리 셀들(105)은 타겟화되지 않은 메모리 셀들(105)로 지칭될 수 있다.
전극은 메모리 셀(105) 및 워드 라인(110) 또는 비트 라인(115)과 연결될 수 있다. 전극이라는 용어는 전기 전도체를 지칭할 수 있고, 일부 경우에 메모리 셀(105)에 대한 전기 접점(electrical contact)으로 사용될 수 있다. 전극은 메모리 디바이스(100)의 요소들 또는 컴포넌트들 사이에 전도성 경로를 제공하는 트레이스, 와이어, 전도성 라인, 전도성 층 등을 포함할 수 있다. 일부 예에서, 메모리 셀(105)은 제1 전극과 제2 전극 사이에 위치하는 칼코게나이드 재료(chalcogenide material)를 포함할 수 있다. 제1 전극의 일 측은 워드 라인(110)에 연결되고, 제1 전극의 타 측은 칼코게나이드 재료에 연결될 수 있다. 또한, 제2 전극의 일 측은 비트 라인(115)에 연결되고, 제2 전극의 타 측은 칼코게나이드 재료에 연결될 수 있다. 제1 전극과 제2 전극은 동일한 재료(예를 들어, 탄소)일 수도 있고 다른 재료일 수도 있다.
판독 및 기록과 같은 동작은 액세스 라인(110) 및 비트 라인(115)을 활성화 또는 선택함으로써 메모리 셀(105)에서 수행될 수 있다. 일부 예에서, 비트 라인(115)은 또한 알려진 디지트 라인(digit line)(115)일 수 있다. 액세스 라인, 워드 라인, 비트 라인 또는 그 유사체에 대한 참조는 이해 또는 작동의 손실 없이 상호 교환 가능하다. 워드 라인(110) 또는 비트 라인(115)을 활성화 또는 선택하는 것은 각각의 라인에 전압을 인가하는 것을 포함할 수 있다. 워드 라인(110) 및 비트 라인(115)은 금속(예를 들어, 구리(Cu), 알루미늄(Al), 금(Au), 텅스텐(W), 티타늄(Ti)), 금속 합금, 탄소, 전도성으로 도핑된 반도체(예를 들어, 폴리실리콘), 또는 다른 전도성 재료, 합금, 화합물 등과 같은 전도성 재료로 제조될 수 있다.
메모리 셀들(105)에 대한 액세스는 로우 디코더(120) 및 컬럼 디코더(130)를 통해 제어될 수 있다. 예를 들어, 로우 디코더(120)는 메모리 제어기(140)로부터 로우 어드레스를 수신하고, 수신된 로우 어드레스에 기초하여 적절한 워드 라인(110)을 활성화할 수 있다. 유사하게, 컬럼 디코더(130)는 메모리 제어기(140)로부터 컬럼 어드레스를 수신하고 적절한 비트 라인(115)을 활성화할 수 있다. 예를 들어, 메모리 어레이(102)는 WL_1 내지 WL_M으로 라벨링된 다중 워드 라인들(110), 및 BL_1 내지 BL_N으로 라벨링된 다중 디지트 라인(115)을 포함할 수 있고, 여기서 M과 N은 어레이 크기에 따라 다르다. 따라서, 워드 라인(110) 및 비트 라인(115), 예를 들어, WL_2 및 BL_3을 활성화함으로써, 그들의 교차점에 있는 메모리 셀(105)이 액세스될 수 있다. 아래에서 더 자세히 논의하는 바와 같이, 메모리 셀(105)에 액세스하는 것은 메모리 어레이(102)에 결합된 기판의 표면으로부터 멀어지는 방향으로 연장되는 하나 이상의 도핑된 재료들을 포함할 수 있는 로우 디코더(120) 및 컬럼 디코더(130)를 통해 제어될 수 있다.
액세스 시, 메모리 셀(105)은 메모리 셀(105)의 저장된 상태를 결정하기 위해 감지 컴포넌트(125)에 의해 판독되거나 감지될 수 있다. 예를 들어, 전압이 메모리 셀(105)에 인가될 수 있고(대응하는 워드 라인(110) 및 비트 라인(115)을 사용하여) 결과적인 전류의 존재는 인가된 전압 및 메모리 셀(105)의 임계 전압에 의존할 수 있다. 일부 경우에, 하나 이상의 전압이 인가될 수 있다. 추가적으로, 인가된 전압이 전류 흐름을 초래하지 않는다면, 전류가 감지 컴포넌트(125)에 의해 검출될 때까지 다른 전압이 인가될 수 있다. 전류 흐름을 초래한 전압을 평가함으로써, 메모리 셀(105)의 저장된 로직 상태가 결정될 수 있다. 일부 경우에, 전류 흐름이 감지될 때까지 전압의 크기가 증가할 수 있다. 다른 경우에, 전류가 감지될 때까지 미리 결정된 전압들이 순차적으로 인가될 수도 있다. 마찬가지로, 전류가 메모리 셀(105)에 인가될 수 있고 전류를 생성하기 위한 전압의 크기는 메모리 셀(105)의 전기 저항 또는 임계 전압에 의존할 수 있다.
일부 예들에서, 메모리 셀은, 메모리 저장 요소를 포함할 수 있는, 셀에 전기 펄스를 제공함으로써 프로그래밍될 수 있다. 펄스는 제1 액세스 라인(예를 들어, 워드 라인(110)) 또는 제2 액세스 라인(예를 들어, 비트 라인(115)), 또는 이들의 조합을 통해 제공될 수 있다. 일부 경우에, 펄스를 제공할 때, 이온은 메모리 셀(105)의 극성(polarity)에 따라 메모리 저장 요소 내에서 이동할 수 있다. 따라서, 메모리 저장 요소의 제1 측 또는 제2 측에 대한 이온의 농도는 제1 액세스 라인과 제2 액세스 라인 사이의 전압 극성에 적어도 부분적으로 기초할 수 있다. 일부 경우에, 비대칭 형상의 메모리 저장 요소는 더 큰 영역을 갖는 요소의 부분에서 이온이 더 밀집되게 할 수 있다. 메모리 저장 요소의 특정 부분은 더 높은 저항을 가질 수 있고 따라서 메모리 저장 요소의 다른 부분보다 더 높은 임계 전압을 발생시킬 수 있다. 이온 이동에 대한 이 설명은 본원에 설명된 결과를 달성하기 위한 메모리 셀의 메커니즘의 예를 나타낸다. 이 메커니즘의 예는 제한적인 것으로 간주되어서는 안 된다. 본 개시는 또한 본원에 설명된 결과를 달성하기 위한 메모리 셀의 메커니즘의 다른 예를 포함한다.
감지 컴포넌트(125)는, 래칭(latching)으로 지칭될 수 있는, 신호들의 차이를 검출 및 증폭하기 위한 다양한 트랜지스터들 또는 증폭기들을 포함할 수 있다. 메모리 셀(105)의 검출된 로직 상태는 컬럼 디코더(130)를 통해 출력될 수 있다. 일부 경우에, 감지 컴포넌트(125)는 컬럼 디코더(130) 또는 로우 디코더(120)의 일부일 수 있다. 또는, 감지 컴포넌트(125)는 컬럼 디코더(130) 또는 로우 디코더(120)에 연결되거나 전자적으로 통신할 수 있다. 감지 컴포넌트는 컬럼 디코더 또는 로우 디코더와 연관될 수 있다.
메모리 셀(105)은 관련 워드 라인(110) 및 비트 라인(115)을 활성화함으로써 설정되거나 기록될 수 있고 적어도 하나의 로직 값이 메모리 셀(105)에 저장될 수 있다. 컬럼 디코더(130) 또는 로우 디코더(120)는 메모리 셀(105)에 기록될 데이터, 예를 들어 입력/출력(135)을 수용할 수 있다. 칼코게나이드 재료를 포함하는 메모리 셀의 경우, 디코더(예를 들어, 로우 디코더(120) 또는 컬럼 디코더(130))의 제1 전도성 라인을 액세스 라인(예를 들어, 워드 라인(110) 또는 비트 라인(115))과 결합하는 것에 기초하여 액세스 동작의 일부로서 메모리 셀(105)에 제1 전압을 인가함으로써 메모리 셀(105)에 로직 상태를 저장하도록 메모리 셀(105)이 기록될 수 있다.
메모리 제어기(140)는 로우 디코더(120), 컬럼 디코더(130) 및 감지 컴포넌트(125)와 같은 다양한 컴포넌트들을 통해 메모리 셀들(105)의 동작(예를 들어, 판독, 기록, 재기록, 리프레시, 방전)을 제어할 수 있다. 일부 경우에, 로우 디코더(120), 컬럼 디코더(130), 및 감지 컴포넌트(125) 중 하나 이상이 메모리 제어기(140)와 함께 위치될 수 있다. 메모리 제어기(140)는 원하는 워드 라인(110) 및 비트 라인(115)을 활성화하기 위해 로우 및 컬럼 어드레스 신호를 생성할 수 있다. 메모리 제어기(140)는 또한 메모리 디바이스(100)의 동작 동안 사용되는 다양한 전압 또는 전류를 생성 및 제어할 수 있다.
메모리 제어기(140)는 디코더(예를 들어, 로우 디코더(120) 또는 컬럼 디코더(130))의 제1 전도성 라인에 제1 전압을 인가함으로써 메모리 셀(105)을 선택하도록 구성될 수 있다. 일부 경우에, 메모리 제어기(140)는 메모리 셀(105)의 선택에 기초하여 메모리 셀(105)과 연관된 워드 라인(예를 들어, 워드 라인(110) 또는 비트 라인(115))과 디코더의 제1 전도성 라인을 결합하도록 구성될 수 있다. 메모리 제어기(140)는 디코더의 제1 전도성 라인과 액세스 라인의 결합에 적어도 부분적으로 기초하여 메모리 셀(105)에 제1 전압을 인가하도록 구성될 수 있다.
일부 예들에서, 메모리 제어기(140)는 액세스 동작의 일부로서 디코더의 제2 전도성 라인에 제2 전압을 인가하도록 구성될 수 있다. 일부 경우에, 제2 전압은 도핑된 재료가 디코더의 제1 전도성 라인을 메모리 셀(105)과 연관된 액세스 라인과 선택적으로 결합하게 할 수 있다. 메모리 셀(105)에 제1 전압을 인가하는 것은 제2 전도성 라인에 제2 전압을 인가하는 것에 기초할 수 있다. 예를 들어, 메모리 제어기(140)는 제1 전압 및 제2 전압의 교차에 기초하여 메모리 셀(105)을 선택할 수 있다. 일부 경우에, 액세스 동작의 일부로서 메모리 셀(105)에 인가되는 신호는 양의 극성 또는 음의 극성을 가질 수 있다.
일부 예들에서, 메모리 제어기(140)는 메모리 셀(105)에 대한 액세스 동작을 수행하고 커맨드 수신에 기초하여 메모리 셀(105)의 어드레스를 식별하기 위한 명령어를 포함하는 커맨드를 수신할 수 있다. 일부 경우에, 제2 전도성 라인에 제2 전압을 인가하는 것은 어드레스를 식별하는 것에 기초할 수 있다. 액세스 동작이 판독 동작인 경우, 메모리 제어기(140)는 메모리 셀(105)에 제1 전압을 인가하는 것에 기초하여 메모리 셀(105)에 저장된 로직 상태를 출력하도록 구성될 수 있다. 액세스 동작이 기록 동작인 경우, 메모리 제어기(140)는 메모리 셀(105)에 제1 전압을 인가하는 것에 기초하여 메모리 셀(105)에 로직 상태를 저장하도록 구성될 수 있다. 제1 전압 및 제2 전압을 사용하여 인가되는 것으로 논의되었지만, 경우에 따라 액세스, 동작을 수행하기 위해 제1 전도성 라인과 제2 전도성 라인 사이에 전류가 인가될 수 있음을 이해해야 한다.
도 2는 본 명세서에 개시된 예에 따른 메모리 디바이스(200)를 지원하는 메모리 어레이의 예를 도시한다. 메모리 디바이스(200)는 도 1을 참조하여 설명된 메모리 어레이(102)의 부분들의 예일 수 있다. 메모리 디바이스(200)는 기판(204) 위에 위치된 메모리 셀의 제1 어레이 또는 데크(205) 및 제1 어레이 또는 데크(205)의 상단에 있는 메모리 셀의 제2 어레이 또는 데크(210)를 포함할 수 있다. 메모리 디바이스(200)는 또한 도 1을 참조하여 설명된 바와 같이, 워드 라인(110) 및 비트 라인(115)의 예일 수 있는 워드 라인(110a) 및 워드 라인(110b), 및 비트 라인(115a)을 포함할 수 있다. 제1 데크(205) 및 제2 데크(210)의 메모리 셀들 각각은 하나 이상의 메모리 셀(예를 들어, 각각 메모리 셀(220a) 및 메모리 셀(220b))을 가질 수 있다. 도 2에 포함된 일부 요소는 숫자 표시기로 라벨링되지만, 도시된 특징의 가시성과 명확성을 높이기 위한 노력의 일환으로 다른 해당 요소는 라벨링되지 않지만 동일하거나 유사한 것으로 이해될 수 있다.
제1 데크(205)의 메모리 셀들은 제1 전극(215a), 메모리 셀(220a)(예를 들어, 칼코게나이드 재료를 포함함), 및 제2 전극(225a)을 포함할 수 있다. 또한, 제2 데크(210)의 메모리 셀들은 제1 전극(215b), 메모리 셀(220b)(예를 들어, 칼코게나이드 재료 포함) 및 제2 전극(225b)을 포함할 수 있다. 제1 데크(205) 및 제2 데크(210)의 메모리 셀들은, 일부 예들에서, 공통 전도성 라인을 가질 수 있어 각 데크(205 및 210)의 대응하는 메모리 셀들이 도 1을 참조하여 설명된 바와 같이 비트 라인들(115) 또는 워드 라인들(110)을 공유할 수 있다. 예를 들어, 제2 데크(210)의 제1 전극(215b)과 제1 데크(205)의 제2 전극(225a)은 비트 라인(115a)이 수직으로 인접한 메모리 셀들에 의해 공유되도록 비트 라인(115a)에 연결될 수 있다. 본 명세서의 교시에 따르면, 디코더는 메모리 디바이스(200)가 둘 이상의 데크를 포함하는 경우 각 데크 위 또는 아래에 위치될 수 있다. 예를 들어, 디코더는 제1 데크(205) 위에 그리고 제2 데크(210) 위에 위치될 수 있다. 일부 경우에, 메모리 셀(220)은 상변화 메모리 셀 또는 자기 선택 메모리 셀의 예일 수 있다.
메모리 디바이스(200)의 아키텍처는 도 2에 도시된 바와 같이 워드 라인과 비트 라인 사이의 토폴로지 교차점(topological cross-point)에 메모리 셀이 형성되는 교차점 아키텍처로 지칭될 수 있다. 이러한 교차점 아키텍처는 다른 메모리 아키텍처에 비해 낮은 생산 비용으로 비교적 고밀도 데이터 저장소를 제공할 수 있다. 예를 들어, 교차점 아키텍처는 다른 아키텍처와 비교하여 감소된 면적 및 결과적으로 증가된 메모리 셀 밀도를 갖는 메모리 셀을 가질 수 있다. 예를 들어, 아키텍처는 4F2 메모리 셀 영역을 가질 수 있고, 여기서 F는 3단자 선택 컴포넌트를 갖는 것과 같은 6F2 메모리 셀 영역이 있는 다른 아키텍처와 비교할 때 가장 작은 피처 크기(feature size)이다. 예를 들어, DRAM은 3단자 소자인 트랜지스터를 각 메모리 셀의 선택 컴포넌트로 사용하고, 교차점 아키텍처에 비해 더 큰 메모리 셀 영역을 가질 수 있다.
도 2의 예는 두 개의 메모리 데크들을 보여주지만 다른 구성도 가능하다. 일부 예에서, 메모리 셀들의 단일 메모리 데크가 기판(204) 위에 구성될 수 있고, 이는 2차원 메모리로 지칭될 수 있다. 일부 예에서, 메모리 셀들의 3개 또는 4개의 메모리 데크들이 3차원 교차점 아키텍처로 유사한 방식으로 구성될 수 있다.
일부 예들에서, 메모리 데크들 중 하나 이상은 칼코게나이드 재료를 포함하는 메모리 셀(220)을 포함할 수 있다. 메모리 셀(220)은 예를 들어, 칼코게나이드 유리(chalcogenide glass), 예를 들어, 셀레늄(Se), 텔루륨(Te), 비소(As), 안티몬(Sb), 탄소(C), 게르마늄(Ge) 및 실리콘(Si)의 합금을 포함할 수 있다. 일부 예에서, 주로 셀레늄(Se), 비소(As) 및 게르마늄(Ge)을 갖는 칼코게나이드 재료는 SAG-합금으로 지칭될 수 있다. 일부 예에서, SAG-합금은 실리콘(Si)을 포함할 수 있고 이러한 칼코게나이드 재료는 SiSAG-합금으로 지칭될 수 있다. 일부 예에서, 칼코게나이드 유리는 수소(H), 산소(O), 질소(N), 염소(Cl) 또는 불소(F)와 같은 추가 원소를 각각 원자 또는 분자 형태로 포함할 수 있다.
일부 예들에서, 칼코게나이드 재료를 포함하는 메모리 셀(220)은 제1 전압 또는 제1 전류를 인가함으로써 로직 상태로 프로그래밍 될 수 있다. 예로서, 특정 메모리 셀(220)이 프로그래밍될 때, 셀 내의 요소들이 분리되어 이온 이동을 야기할 수 있다. 이온은 메모리 셀에 인가되는 전압의 극성에 따라 특정 전극을 향해 이동할 수 있다. 예를 들어, 메모리 셀(220)에서 이온은 음의 전극으로 이동할 수 있다. 그 다음, 메모리 셀은 감지를 위해 셀에 전압을 인가함으로써 판독될 수 있다. 판독 동작 동안 보이는 임계 전압은 메모리 셀의 이온 분포와 판독 펄스의 극성에 기초할 수 있다.
예를 들어, 메모리 셀이 주어진 이온 분포를 갖는 경우, 판독 동작 동안 검출된 임계 전압은 제2 극성을 갖는 제2 판독 전압에서와 제1 극성을 갖는 제1 판독 전압에 대해 상이할 수 있다. 메모리 셀의 극성에 따라, 이동하는 이온의 이 농도는 로직 "1" 또는 로직 "0" 상태를 나타낼 수 있다. 이온 이동에 대한 이 설명은 본원에 설명된 결과를 달성하기 위한 메모리 셀의 메커니즘의 예를 나타낸다. 이 메커니즘의 예는 제한적인 것으로 간주되어서는 안 된다. 본 개시는 또한 본원에 설명된 결과를 달성하기 위한 메모리 셀의 메커니즘의 다른 예에도 적용 가능하다.
일부 경우에, 메모리 셀(220)의 액세스 동작의 일부로서 디코더의 제1 전도성 라인에 제1 전압이 인가될 수 있다. 제1 전압을 인가하면, 제1 전도성 라인은 메모리 셀(220)과 연관된 액세스 라인(예를 들어, 워드 라인(110a), 워드 라인(110b), 또는 비트 라인(115a))과 결합될 수 있다. 예를 들어, 제1 전도성 라인은 제1 방향으로 제1 전도성 라인과 액세스 라인 사이에서 연장되는 디코더의 도핑된 재료에 기초하여 액세스 라인과 결합될 수 있다.
일부 예들에서, 디코더의 제1 전도성 라인과 액세스 라인의 결합에 기초하여 제1 전압이 메모리 셀(220)에 인가될 수 있다. 디코더는 기판(204)의 표면으로부터 멀어지는 제1 방향으로 메모리 셀들의 메모리 디바이스(200)의 액세스 라인과 제1 전도성 라인 사이에서 연장되는 하나 이상의 도핑된 재료를 포함할 수 있다. 일부 경우에, 디코더는 기판(204)과 결합될 수 있다.
도 3 내지 14는 메모리 어레이의 하나 이상의 메모리 셀들을 형성하기 위해 재료의 적층 어셈블리에 대해 일련의 작업을 수행하는 것을 포함하는 제조 프로세스를 도시한다. 이들 도면들은 재료의 적층 어셈블리에 대한 제조 프로세스의 작업을 수행함으로써 형성될 수 있는 중간 구조의 예를 예시한다. 도 3 내지 15에 설명된 구조는 제조 프로세스에 대한 일련의 작업의 예를 제공한다. 다른 경우에, 제조 프로세스는 다양한 작업들을 결합하는 것, 작업들의 순서를 변경하는 것, 이러한 작업들의 하나 이상의 작업 또는 단계를 제거하는 것, 또는 이들의 임의의 조합을 포함할 수 있다.
도 3은 본 명세서에 개시된 예에 따라 자기 정렬 메모리 구조를 형성하기 위한 기술을 지원하는 재료들(300)의 적층 어셈블리의 평면도 및 단면도를 도시한다. 재료의 적층 어셈블리(300)는 도 2를 참조하여 설명된 기판(204)의 예일 수 있는 기판(302), 제1 전도성 재료(305), 전극(310), 제1 희생 재료(315) 및 제1 마스크 재료(320)를 포함할 수 있다. 재료들(300)의 적층 어셈블리는 도 1 및 도 2를 참조하여 설명된 메모리 어레이(102) 및 메모리 디바이스(200)와 같은 메모리 어레이의 메모리 셀들을 형성하기 위해 하나 이상의 제조 프로세스를 거칠 수 있다.
재료들(300)의 적층 어셈블리는 기판(302) 상에 증착되거나 이와 결합된 전도성 재료(305)의 층을 포함할 수 있다. 전도성 재료(305)의 층은 메모리 어레이의 전도성 라인을 형성하기 위해 하나 이상의 제조 프로세스를 거칠 수 있다. 예를 들어, 전도성 재료(305)의 층은 도 1 및 도 2를 참조하여 설명된 워드 라인(110)과 같은 하나 이상의 메모리 셀에 대한 워드 라인을 형성하기 위해 식각될 수 있다. 일부 경우에, 전도성 재료(305)는 재료들(300)의 적층 어셈블리의 단일 연속 층을 형성할 수 있고, 하나 이상의 제조 프로세스(예를 들어, 식각)가 수행되어 전도성 재료(305)의 층을 메모리 어레이의 다중 개별 구조들(예를 들어, 일련의 평행 워드 라인들)로 형성할 수 있다. 다른 예에서, 전도성 재료(305)는 재료들(300)의 적층 어셈블리 내에 하나 이상의 구조들(예를 들어, 전도성 라인/경로)를 형성하기 위한 패턴으로 기판(302) 상에 증착 또는 형성될 수 있다.
재료의 적층 어셈블리(300)는 전도성 재료(305)와 결합된 전극(310)을 포함할 수 있다. 전극(310)은 전도성 재료(305)의 상부 표면과 같은 표면과 결합된 재료의 층을 형성할 수 있다. 전극(310)은 도 2를 참조하여 설명된 전극(215 또는 225)의 예일 수 있다. 전극(310)은 메모리 어레이의 메모리 재료 또는 메모리 셀과 제1 접점을 형성할 수 있다. 일부 경우에, 전극(310) 층은 전도성 재료(305) 위에 단일 연속 재료 층을 형성할 수 있다. 다른 경우에, 전극(310)은 재료의 적층 어셈블리(300) 내에 하나 이상의 구조들(예를 들어, 전극 접점들)을 형성하기 위한 패턴으로 전도성 재료(305) 상에 증착 또는 형성될 수 있다. 일부 경우에, 전극(310)의 패턴은 전도성 재료(305)의 패턴과 일치하거나 대응할 수 있다.
재료들(300)의 적층 어셈블리는 전극(310) 상에 증착되거나 이와 결합된 제1 희생 재료(315)의 층을 포함할 수 있다. 제1 희생 재료(315)는 어레이의 하나 이상의 구조를 형성하기 위한 하나 이상의 제조 단계 동안 사용될 수 있다. 일부 경우에, 제1 희생 재료(315)의 하나 이상의 부분은 제조 프로세스의 상이한 단계에서 제거될 수 있다. 예를 들어, 제1 작업에서 제1 희생 재료(315)의 제1 부분이 식각되어 절연성 재료로 채워지는 공동을 형성하고 제2 작업에서 제1 희생 재료의 제2 부분이 제거되어 메모리 셀(예를 들어, 도 1 및 2를 참조하여 설명된 메모리 셀(105 및 220))을 형성하는 메모리 재료로 채워지는 공동이 노출될 수 있다.
제1 마스크 재료(320)는 재료들(300)의 적층 어셈블리의 상부 표면을 형성할 수 있다. 경우에 따라, 제1 마스크 재료(320)는 제1 패턴에 따라 희생 재료(315) 상에 도포되거나 형성될 수 있다. 예를 들어, 제1 마스크 재료(320)는 하드 마스크를 포함하고 포토리소그래피 프로세스를 이용하여 패터닝될 수 있다. 일부 경우, 포토레지스트를 제1 마스크 재료(320)로 단독으로 사용되거나 하드 마스크 재료를 패터닝하기 위해 사용될 수 있다. 제1 마스크 재료(320)의 패터닝은 제1 마스크 재료로부터 부분들을 제거하거나 정의하는 것을 포함할 수 있다. 예를 들어, 포토리소그래피 프로세스는 재료들의 적층 어셈블리에서 제1 방향(예를 들어, y 축)을 따라 채널들의 제1 세트를 형성하기 위한 패턴 세그먼트들(325)을 갖는 제1 마스크 패턴을 형성하는 데 사용될 수 있다.
희생 재료(315)는 하나 이상의 제조 프로세스에 대한 상호작용에 기초하여 선택될 수 있다. 예를 들어, 희생 재료(315)는 원하는 치수 허용오차를 유지하거나 특정 프로세스 작업(예를 들어, 식각, 포토리소그래피 등)에 대해 예측 가능하고 반복적으로 거동하는 재료일 수 있다. 즉, 재료의 스택이 희생 재료(315) 대신에 메모리 재료를 포함하는 경우, 식각 프로세스는 메모리 재료의 구조(예를 들어, 표면 화학적 성질)를 열화, 손상 또는 변경할 수 있다. 메모리 셀의 크기가 작아짐에 따라 이러한 제조 결함으로 인해 메모리 셀의 최소 크기가 제한될 수 있다. 예를 들어, 메모리 셀이 작아짐에 따라 제조 과정에서 유도된 결함은 전체 메모리 셀 크기의 더 큰 백분율을 구성할 수 있고, 예를 들어 하나 이상의 사양(specification)(예를 들어, 시간, 온도) 내에서 데이터를 안정적으로 저장할 수 없는 메모리 셀을 초래할 수 있다. 그러나, 희생 재료(315)를 사용하는 것은 메모리 재료의 오염, 열화 또는 표면 화학적 성질의 변화를 감소시킬 수 있다. 예를 들어, 희생 재료를 사용하는 것은 희생 재료를 사용하여 하나 이상의 제조 작업이 수행된 후에 메모리 재료가 재료의 스택 상에 증착되는 것을 허용할 수 있다. 또한 희생 재료가 제거되고 메모리 상태를 저장하거나 판독하는 데 사용되지 않기 때문에 희생 재료(315)는 하나 이상의 제조 작업(예를 들어, 본원에 설명된 절연성 재료 식각 또는 증착) 동안 더 큰 치수 안정성과 같은 제조 이점을 제공하도록 선택될 수 있다. 경우에 따라, 희생 재료는 실리콘 질화물 재료를 포함할 수 있다.
재료들(300)의 적층 어셈블리는 메모리 어레이의 다중 메모리 셀들을 형성하는 데 사용될 수 있다. 일부 경우에, 예를 들어 3D 메모리 구조에서 메모리 셀들의 제1 세트/층이 재료(300)의 제1 적층 어셈블리로부터 형성될 수 있고, 메모리 셀들의 제2 세트/층은 메모리 셀들의 제1 세트 상에 재료(300)의 제2 적층 어셈블리를 증착함으로써 제1 세트/층의 상부에 형성될 수 있다. 일부 경우에, 메모리 셀들의 제2 또는 후속 층이 재료(300)의 제1 적층 어셈블리와 다른 방향으로 재료(300)의 제2 적층 어셈블리를 증착함으로써 형성될 수 있다. 예를 들어, 재료들(300)의 제2 적층 어셈블리는 재료들(300)의 제1 적층 어셈블리에 대해 직교 배향으로 증착되거나 형성될 수 있다. 일부 경우에, 재료들(300)의 제2 또는 후속 적층 어셈블리는 재료들(300)의 제1 적층 어셈블리와 비교하여 더 적거나 상이한 층, 재료 또는 재료 조성을 가질 수 있다. 예를 들어, 재료(300)의 제2 적층 어셈블리는 기판(302)을 포함하지 않을 수 있고, 상이한 전도성 재료(305), 상이한 전극(310), 상이한 희생 재료(315), 상이한 순서의 층들(예를 들어, 전도성 재료(305) 아래의 전극(310)), 또는 이들의 임의의 조합을 가질 수 있다.
도 4는 본 명세서에 개시된 예에 따라 자기 정렬 메모리 구조를 형성하기 위한 제조 프로세스의 일부로서 재료 제거 작업에 의해 형성된 제1 구조(400)의 예의 평면도 및 단면도를 도시한다. 재료 제거 작업은 재료들(300)의 적층 어셈블리에 대해 수행되어 제1 구조(400)를 형성할 수 있고, 재료들(300)의 적층 어셈블리에 재료 제거 작업을 수행한 후, 제1 구조(400)는 하나 이상의 제1 채널들(430)을 형성하는 다수의 제1 섹션들(425)을 포함할 수 있다.
재료 제거 작업은 제 1 섹션들(425) 및 제 1 채널들(430)을 생성하는 정의된 부분들을 제거하기 위해 재료들(300)의 적층 어셈블리를 식각하는 것을 포함할 수 있다. 작업은 제1 채널들(430)을 식각하기 위해 패터닝된 마스크(예를 들어, 도 3을 참조하여 설명된 하드 마스크, 포토레지스트 등)를 사용하는 것을 포함할 수 있다. 각각의 제1 채널(430)은 제1 섹션들(425) 중 2개에 의해 정의되거나 이에 의해 경계를 이룰 수 있다. 예를 들어, 제1 채널(430-a)은 재료들(300)의 적층 어셈블리의 일부를 식각 제거함으로써 형성될 수 있고, 채널의 제1 측을 형성하는 제1 섹션(425-a)과 채널의 제2 측을 형성하는 제1 섹션(425-b)을 가질 수 있다.
식각 작업은 다수의 제1 섹션들(425) 및 다수의 제1 채널들(430)을 형성할 수 있다. 각각의 제1 섹션(425)은 재료들의 적층 어셈블리의 일부를 포함할 수 있다. 예를 들어, 각각의 제1 섹션(425)은 제1 전도성 재료(405), 전극(410), 제1 희생 재료(415) 및 제1 마스크 재료(420)를 포함할 수 있고, 이는 도 3과 관련하여 설명된 제1 전도성 재료(305), 전극(410), 제1 희생 재료(315) 및 제1 마스크 재료의 예일 수 있다. 제1 섹션들(425)은 어레이를 가로질러 제1 채널들(430)의 반복 패턴을 생성할 수 있다. 일부 경우에, 각각의 제1 섹션(425) 및 각각의 제1 채널(430)은 제1 방향(y 축을 따라)으로 연장될 수 있다.
도 5는 본 명세서에 개시된 예에 따라 자기 정렬 메모리 구조를 형성하기 위한 제조 프로세스의 일부로서 재료 추가 작업에 의해 형성되는 제2 구조(500)의 예의 평면도 및 단면도를 도시한다. 제2 구조(500)를 형성하기 위해 제1 구조(400)에 재료 첨가 작업이 수행되고 제1 구조(400)에 재료 첨가 작업을 수행한 후, 제2 구조(500)는, 도 4를 참조하여 설명된 제1 섹션(425)의 예일 수 있는, 재료들(300)의 적층 어셈블리의 다수의 제1 섹션들(525)을 포함할 수 있다. 제2 구조는 또한 다수의 제1 절연성 섹션들(535)을 형성하는 절연 재료(530)를 포함할 수 있다.
재료 추가 작업은 이전 식각 작업에 의해 형성된 제1 채널(430)에 절연 재료(530)를 증착하는 것을 포함할 수 있다. 일부 경우에, 증착 작업은 절연 재료(530)로 제1 채널들(430)을 채울 수 있고 과잉 절연 재료(530)는 제1 구조(400)의 상부 표면을 덮을 수 있다. 제1 섹션들(525)의 상부 표면이 노출되도록 절연 재료(530)를 증착한 후 평탄화 절차가 수행될 수 있다. 결과적으로, 제2 구조(500)는 제1 섹션들(525) 및 제1 절연성 섹션들(535)의 교번하는 시퀀스(alternating sequence)를 포함할 수 있다. 일부 예들에서, 평탄화 프로세스는, 제1 마스크 재료 및 절연 재료(530)의 교번하는 시퀀스를 포함하는, 제2 구조(500) 상에 실질적으로 플랫한 상부 표면을 생성할 수 있다. 절연 재료(530)는 예를 들어 이산화규소일 수 있다.
도 6은 본 명세서에 개시된 예에 따라 자기 정렬 메모리 구조를 형성하기 위한 제조 프로세스의 일부로서 마스크 제거 작업에 의해 형성된 제3 구조(600)의 예의 평면도 및 단면도를 도시한다. 제3 구조(600)를 형성하기 위해 마스크 제거 작업이 제2 구조(500)에 수행될 수 있고, 제2 구조(500)에 대한 마스크 제거 작업을 수행한 후, 제3 구조(600)는 상부 층으로서 제1 희생 재료(615)를 포함하는 다수의 제1 섹션들(625)을 포함할 수 있다. 제1 희생 재료는 도 3 내지 4와 관련하여 설명된 제1 희생 재료(315, 415)의 예일 수 있다. 제2 구조는 또한 다수의 제1 절연성 섹션들(635)을 형성하는 절연 재료(630)를 포함할 수 있고, 이는 도 5를 참조하여 설명된 절연 재료(530) 및 절연성 섹션들(535)의 예일 수 있다.
마스크 제거 작업은 제1 희생 재료(615)의 상면을 노출시키는 것을 포함할 수 있고, 제3 구조(600)는 제1 섹션들(625) 및 제1 절연성 섹션들(635)의 교번하는 시퀀스를 포함할 수 있다. 따라서, 제3 구조(600)의 상부 표면은 제1 희생 재료(615)와 절연 재료(630)의 교번하는 섹션들을 포함할 수 있다. 일부 예에서, 마스크 제거 프로세스는 실질적으로 플랫한 상부 표면을 생성하기 위해 수행될 수 있다. 예를 들어, 마스크 제거 프로세스는 화학적 기계적 평탄화를 포함할 수 있다.
도 7은 본 명세서에 개시된 예에 따라 자기 정렬 메모리 구조를 형성하기 위한 제조 프로세스의 일부로서 재료 추가 작업에 의해 형성된 제4 구조(700)의 예의 평면도 및 단면도를 도시한다. 제4 구조(700)를 형성하기 위해 제3 구조(600)에 재료 첨가 작업이 수행될 수 있고, 제3 구조(600)에 재료 첨가 작업을 수행한 후, 제4 구조(700)는 제2 희생 재료(720)의 층 및 제2 마스크 재료(725)의 층을 포함할 수 있다. 제3 구조(600)의 상부 표면에 제2 희생 재료(720)가 증착될 수 있고, 제2 마스크 재료(725)는 제2 희생 재료(720)의 상부 표면 상에 증착될 수 있다.
제4 구조(700)는 제3 구조(600)의 상부 표면(예를 들어, 제1 희생 재료(615) 및 절연 재료(630)) 상에 증착되거나 이에 결합된 제2 희생 재료(720)의 층을 포함할 수 있다. 제2 희생 재료(720)는 어레이의 하나 이상의 구조를 형성하기 위한 하나 이상의 제조 단계 동안 사용될 수 있다. 일부 경우에, 제2 희생 재료(720)의 하나 이상의 부분은 제조 프로세스의 상이한 단계에서 제거될 수 있다. 예를 들어, 후속 작업에서 제2 희생 재료(720)의 제1 부분이 식각되어 절연 재료로 채워질 공동을 형성할 수 있다. 일부 경우에, 제2 희생 재료(720)의 제2 부분을 제거하여 메모리 재료로 채워지고 메모리 셀(예를 들어, 도 1 및 2를 참조하여 설명된 메모리 셀(105 및 220))을 형성하는 공동을 노출/생성하기 위해 제2 후속 작업이 수행될 수 있다.
제2 마스크 재료(725)는 제4 구조(700)의 상부 표면을 형성할 수 있다. 일부 경우에, 제2 마스크 재료(725)는 제2 패턴에 따라 제2 희생 재료(720) 상에 도포되거나 형성될 수 있다. 예를 들어, 제2 마스크 재료(725)는 하드 마스크를 포함하고 포토리소그래피 프로세스를 이용하여 패터닝될 수 있다. 일부 경우에, 포토레지스트는 제2 마스크 재료(725)로서 사용되거나 또는 하드 마스크 재료를 패터닝하기 위해 사용될 수 있다. 제2 마스크 재료(725)를 패터닝하는 것은 제2 마스크 재료(725)로부터 정의된 부분들을 제거하는 것을 포함할 수 있다. 예를 들어, 포토리소그래피 프로세스는 제4 구조(700)에서 제2 방향(예를 들어, x 축)을 따라 채널들의 제2 세트를 형성하기 위한 제2 패턴 세그먼트들(730)을 갖는 제2 마스크 패턴을 형성하는 데 사용될 수 있다. 제2 패턴 세그먼트들(730)은 본 명세서에서 논의된 제1 방향과 비교하여 상이한 배향인 제2 방향으로 배향될 수 있다. 예를 들어, 제2 패턴 세그먼트들(730)은 도 3과 관련하여 설명된 제1 패턴 세그먼트들(325)에 대해 직교 관계로 배향될 수 있다.
도 8은 본 명세서에 개시된 예에 따라 자기 정렬 메모리 구조를 형성하기 위한 제조 프로세스의 일부로서 재료 제거 작업에 의해 형성된 제5 구조(800)의 예의 평면도 및 단면도를 도시한다. 제5 구조는 전극 재료(810), 제1 희생 재료(815), 제2 희생 재료(820) 및 제2 마스크 재료(825)를 포함할 수 있고, 이는 본 명세서에 기재된 전극, 제1 희생 재료, 제2 희생 재료, 및 마스크 재료의 예일 수 있다. 제5 구조(800)를 형성하기 위해 재료 제거 작업이 제4 구조(700)에 수행될 수 있고, 제4 구조(700)에 대한 재료 제거 작업을 수행한 후, 제5 구조(800)은 하나 이상의 제2 채널들(830)을 형성하는 다수의 제2 섹션들(827)을 포함할 수 있다.
재료 제거 작업은 제2 채널들(830)을 생성하기 위해 제4 구조(700)의 제2 희생 재료(820) 및 제1 희생 재료(815)의 부분들을 통해 식각하는 것을 포함할 수 있다. 작업은 제2 채널들(830)을 형성하기 위해 제2 방향으로 배향된 제2 마스크 패턴(예를 들어, 하드 마스크, 포토레지스트 등)을 사용하는 것을 포함할 수 있다. 따라서, 제2 채널들(830)은 제1 채널들(430)과 다른 방향으로 배향될 수 있다. 제1 희생 재료(815)와 제2 희생 재료(820)를 모두 관통하여 제2 채널들(830)을 식각함으로써, 제2 채널(830)은 본원에 설명된 이전 제조 작업에서 형성된 피처와 자기 정렬될 수 있다. 예를 들어, 제2 채널(830)은 메모리 재료에 대한 공동을 하부 전극(810)과 자동으로 정렬할 수 있다.
식각 작업은 다수의 제2 섹션들(827) 및 다수의 제2 채널들(830)을 형성할 수 있다. 각각의 제2 섹션(827)은 제4 구조(700)의 일부를 포함할 수 있다. 예를 들어, 각각의 제2 섹션(827)은 제1 희생 재료(815)의 층, 제2 희생 재료(820)의 층, 및 제2 마스크 재료(825)의 층을 포함할 수 있고, 이는 본 명세서에 설명된 제1 희생 재료, 제2 희생 재료, 및 제2 마스크 재료의 예일 수 있다. 제2 섹션들(827)은 제5 구조(800)에 걸쳐 제2 채널들(830)의 반복 패턴을 생성할 수 있다. 일부 경우에, 각각의 제2 섹션(827) 및 각각의 제2 채널(830)은 제2 방향으로(예를 들어, x 축을 따라 또는 이에 평행하게) 연장될 수 있다.
섹션 뷰 XII-XII는 각각의 제2 채널(830)의 하부 표면을 형성하는 구조의 예를 도시한다. 예를 들어, 제2 채널(830)의 하부 표면은 전극 섹션들(810) 및 제1 절연 재료 섹션들(835)의 교번하는 시퀀스를 포함할 수 있다. 일부 경우에, 절연 재료 섹션들(835)은 전극 섹션들(810)보다 더 크거나 더 높게 연장될 수 있다. 추가적으로 또는 대안적으로, 전극 섹션들(810) 및 절연 재료 섹션들(835) 모두는 어레이를 가로질러 제1 방향(y 축을 따라 또는 평행하게)으로 연장될 수 있다.
도 9는 본 명세서에 개시된 예에 따라 자기 정렬 메모리 구조를 형성하기 위한 제조 프로세스의 일부로서 재료 추가 작업에 의해 형성된 제6 구조(900)의 예의 평면도 및 단면도를 도시한다. 제6 구조(900)를 형성하기 위해 재료 첨가 작업이 제5 구조(800)에 수행될 수 있고, 제5 구조(800)에 재료 추가 작업을 수행한 후, 제6 구조(900)은 다수의 제2 섹션들(927) 및 다수의 제2 절연성 섹션들(935)을 포함할 수 있다.
재료 첨가 작업은 이전 식각 작업에 의해 제5 구조(800)에 형성된 제2 채널들(830)에 절연 재료를 증착하는 것을 포함할 수 있다. 일부 경우에, 증착 작업은 절연 재료로 제2 채널들(830)을 채울 수 있고 과잉 절연 재료는 제5 구조(800)의 상부 표면을 덮을 수 있다. 제2 섹션들(927)의 상부 표면을 노출시키기 위해 절연 재료를 증착한 후에 평탄화 절차(예를 들어, 화학적 기계적 평탄화)가 수행될 수 있다. 결과적으로, 제6 구조(900)는 제2 섹션들(927) 및 제2 절연 섹션들(935)의 교번하는 시퀀스를 포함할 수 있다. 일부 예에서, 평탄화 프로세스는 제2 마스크 재료를 제거하고 제6 구조(900) 상에 실질적으로 플랫한 상부 표면을 생성할 수 있고, 이는 제2 희생 재료와 절연 재료의 교번하는 시퀀스를 포함할 수 있다.
도 10은 본 명세서에 개시된 예에 따라 자기 정렬 메모리 구조를 형성하기 위한 제조 프로세스의 일부로서 희생 재료 제거 작업에 의해 형성된 제7 구조(1000)의 예의 평면도 및 단면도를 도시한다. 제7 구조(1000)를 형성하기 위해 희생 재료 제거 작업이 제6 구조(900)에 대해 수행될 수 있고 제6 구조(900)에 대한 희생 재료 제거 작업을 수행한 후, 제7 구조(1000)는 각각 다수의 메모리 공동들(1050)을 갖는 다수의 제3 채널들(1030) 및 다수의 절연성 섹션들(1035)을 포함할 수 있다.
제6 구조에서 제1 및 제2 희생 재료를 제거하면 제2 방향을 따라 연장될 수 있는 제3 채널(1030)이 형성/노출될 수 있다. 섹션 뷰 XV-XV에 도시된 바와 같이, 각각의 제3 채널(1030)은 두 개의 제2 절연성 섹션들(1035) 사이에 형성될 수 있다. 예를 들어, 제3 채널(1030-a)은 일 측 상의 제2 절연숭 섹션(1035-a) 및 다른 측 상의 제2 절연 섹션(1035-b)에 의해 형성될 수 있다. 각각의 제3 채널(1030)의 하부는 전극 섹션들 및 제1 절연성 섹션들 모두를 포함할 수 있다. 각각의 제3 채널(1030)에서, 메모리 공동들(1050)은 제1 절연 섹션들(1025) 사이에 형성될 수 있다. 예를 들어, 섹션 뷰 XVI-XVI에 도시된 바와 같이, 제1 메모리 공동(1050-a)은 두 개의 제1 절연성 섹션들(1025-a, 1025-b) 사이에 형성될 수 있다. 일부 경우에, 전극은 메모리 공동(1050)의 하부 표면을 형성할 수 있다. 따라서, 각각의 메모리 공동(1050)은 제1 절연성 섹션들(1025)과 제2 절연성 섹션들(1035) 사이에 형성될 수 있다. 또한, 제1 절연성 섹션들(1025)와 제2 절연성 섹션들(1035)은 서로 다른 높이를 가질 수 있다. 예를 들어, 최종 메모리 어레이는 제1 절연성 섹션들(1025)의 높이까지 채워진 메모리 재료를 포함할 수 있다. 이에 따라, 제3 채널(1030) 중 메모리 공동(1050) 위의 부분은 제2 방향(예를 들어, 재료들의 적층 어셈블리(300)의 하부 전극의 방향에 직교)을 따라 연장된 상부 전극을 포함할 수 있다.
도 11은 본 명세서에 개시된 예에 따라 자기 정렬 메모리 구조를 형성하기 위한 제조 프로세스의 일부로서 메모리 재료 증착 작업에 의해 형성된 제8 구조(1100)의 예의 평면도 및 단면도를 도시한다. 제8 구조(1100)를 형성하기 위해 제7 구조(1000)에 대해 메모리 재료 증착 작업이 수행될 수 있고, 제7 구조(1000)에 메모리 재료 증착이 수행된 후, 제8 구조(1100)는 각각의 메모리 공동(1050)(도 10), 및 일부 경우에 제3 채널(1030)(도 10)의 적어도 일부를 채우는 메모리 재료(1155)를 포함할 수 있다.
메모리 재료 증착 작업은 제7 구조(1000) 상에 칼코게나이드 메모리 재료를 증착하는 것을 포함할 수 있다. 일부 경우에, 메모리 재료는 제3 채널(1030)(도 10)을 채우고 제2 절연성 섹션들(1035)(도 10)의 상부 표면을 덮을 수 있다. 제8 구조(1100)로부터 과잉 메모리 재료를 제거하기 위해 식각 또는 선택적 식각 절차가 수행될 수 있다. 다른 예에서, 메모리 재료가 메모리 공동(1050)(도 10)을 제1 절연성 섹션들(1025)(도 10)의 높이까지 채우도록 선택적 메모리 재료 증착 절차가 수행될 수 있다. 일부 경우에, 선택적 증착 절차는 과잉 메모리 재료를 제거하기 위한 후속 식각 절차를 포함하지 않을 수 있다. 다른 경우에, 과잉 재료를 제거하거나 메모리 재료의 원하는 표면 속성을 생성하기 위해 식각 절차, 연마 절차 또는 이들의 조합이 수행될 수 있다. 제8 구조로부터 과잉 재료를 제거하기 위해 선택적으로 증착된 메모리 재료에 대해 식각 및/또는 연마 절차 또는 이들의 조합이 수행될 수 있다.
도 12는 본 명세서에 개시된 예에 따라 자기 정렬 메모리 구조를 형성하기 위한 제조 프로세스의 일부로서 식각 작업에 의해 형성된 제9 구조(1200)의 예의 평면도 및 단면도를 도시한다. 제9 구조(1200)를 형성하기 위해 제8 구조(1100)에 대해 식각이 수행될 수 있고 제8 구조(1100)에 대한 식각이 수행된 후, 제9 구조(1200)는 메모리 셀(1240)을 형성하기 위해 제1 절연 섹션들(1025)(도 10)의 높이까지 각각의 메모리 공동(1050)(도 10)를 채우는 메모리 재료를 포함할 수 있다. 평면도 및 단면도에 예시된 바와 같이(섹션 XIX-XIX 및 섹션들 XX-XX), 제1 메모리 셀(1240-a)은 제1 높이를 갖는 두 개의 제1 절연성 섹션들(1225)과 제2 높이를 갖는 두 개의 제2 절연성 섹션들(1235) 사이에 위치될 수 있다. 제1 절연성 섹션(1225) 및 제2 절연성 섹션(1235)은 본 명세서에 기재된 바와 같은 절연 재료로 형성된 절연성 섹션들의 예일 수 있다. 대안적으로, 제9 구조(1200)는 전술한 바와 같이 제7 구조의 절연성 섹션들(1025, 1035)에 의해 형성된 메모리 공동들(1050)에 메모리 재료를 선택적으로 증착(예를 들어, 제7 구조에서 전극 재료가 노출된 곳에 선택적으로 증착)함으로써 형성될 수 있다.
도 13은 본 명세서에 개시된 예에 따라 자기 정렬 메모리 구조를 형성하기 위한 제조 프로세스의 일부로서 전극 증착 작업에 의해 형성된 제10 구조(1300)의 예의 평면도 및 단면도를 도시한다. 제10 구조(1300)를 형성하기 위해 제9 구조(1200)에 전극 증착 작업이 수행될 수 있고, 제9 구조(1200)에 대한 전극 증착 작업을 수행한 후, 제10 구조(1300)는 각각의 메모리 공동(1250)(도 12)에서 메모리 재료를 덮는 전극 재료(1360)를 포함할 수 있다.
일부 경우에, 전극 재료(1360)는 제9 구조(1200)의 상부 표면에 걸쳐 증착될 수 있다. 이 경우, 메모리 재료와 절연 재료가 모두 전극 재료(1360)에 의해 코팅될 수 있다. 즉, 전극 재료는 제10 구조(1300)의 상면에 걸쳐 연속적인 층을 형성할 수 있다.
도 14는 본 명세서에 개시된 예에 따라 자기 정렬 메모리 구조를 형성하기 위한 제조 프로세스의 일부로서 전도체 증착 작업에 의해 형성된 제11 구조(1400)의 예의 평면도 및 단면도를 도시한다. 제11 구조(1400)를 형성하기 위해 제10 구조(1300)에 전도체 증착 작업이 수행될 수 있고 제10 구조(1300)에 전도체 증착 작업이 수행된 후, 제11 구조(1400)는 제3 채널(1030)(도 10)의 상부를 채우는 제2 도체전 재료(1465)를 포함할 수 있다.
제2 전도성 재료(1465)는 메모리 재료 및 제1 절연성 섹션들(1025)(도 10) 위의 제3 채널들(1030)(도 10)의 부분을 채우기 위해 제10 구조(1300) 상에 증착될 수 있다. 일부 경우에, 제2 전도성 재료는 제3 채널(1030)을 채우고 제10 구조(1300)의 상면을 덮을 수 있다. 과잉 섹션 전도성 재료(1465)를 제거하기 위해 식각 또는 평탄화 절차(예를 들어, 화학적 기계적 평탄화)가 수행될 수 있다. 따라서, 제11 구조(1400)는 절연 재료의 섹션들(예를 들어, 제2 절연성 섹션들(1235))과 제2 전도체 재료(1465)의 교번하는 섹션들을 포함할 수 있다.
도 15는 본 개시에 따라 자기 정렬 메모리 구조를 형성하기 위한 기술을 지원하는 방법 또는 방법들(1500)을 예시하는 흐름도이다. 방법(1500)의 동작들은 제조 시스템 또는 제조 시스템과 연관된 하나 이상의 제어기에 의해 구현될 수 있다. 일부 예에서, 하나 이상의 제어기는 설명된 기능을 수행하기 위해 제조 시스템의 하나 이상의 기능 요소를 제어하기 위해 명령어 세트를 실행할 수 있다. 추가적으로 또는 대안적으로, 하나 이상의 제어기는 특수 목적 하드웨어를 사용하여 설명된 기능의 일부를 수행할 수 있다.
1505에서, 방법(1500)은 재료들의 적층 어셈블리의 섹션들의 제1 세트를 생성하기 위해 제1 방향을 따라 채널들의 제1 세트를 재료들의 적층 어셈블리 내로 식각하는 단계를 포함할 수 있고, 재료의 적층 어셈블리는 제1 전도성 재료 및 제1 희생 재료를 포함한다. 1505의 동작은 본원에 설명된 방법에 따라 수행될 수 있다.
1510에서, 방법(1500)은 채널들의 제1 세트의 각각의 안에 절연 재료를 증착하는 단계를 포함할 수 있다. 1510의 동작은 본원에 설명된 방법에 따라 수행될 수 있다.
1515에서, 방법(1500)은 재료들의 적층 어셈블리의 섹션들의 제1 세트 및 절연 재료 상에 제2 희생 재료를 증착하는 단계를 포함할 수 있다. 1515의 동작은 본원에 설명된 방법에 따라 수행될 수 있다.
1520에서, 방법(1500)은 제2 희생 재료의 섹션들의 제2 세트를 생성하기 위해 재료들의 적층 어셈블리 내로 채널들의 제2 세트를 제2 방향을 따라 식각하는 단계를 포함할 수 있고, 채널들의 제2 세트는 제1 희생 재료 및 제2 희생 재료를 통해 연장된다. 1520의 동작은 본원에 설명된 방법에 따라 수행될 수 있다.
1525에서, 방법(1500)은 채널들의 제2 세트의 각각의 내에 제2 절연 재료를 증착하는 단계를 포함할 수 있다. 1525의 동작은 본원에 설명된 방법에 따라 수행될 수 있다.
1530에서, 방법(1500)은 재료들의 적층 어셈블리의 공동들의 세트를 형성하기 위해 제1 및 제2 희생 재료들을 제거하는 단계를 포함할 수 있다. 1530의 동작은 본원에 설명된 방법에 따라 수행될 수 있다.
1535에서, 방법(1500)은 공동들의 세트를 적어도 부분적으로 채우기 위해 재료들의 적층 어셈블리 상에 메모리 재료를 증착하는 단계를 포함할 수 있다. 1535의 동작은 본원에 설명된 방법에 따라 수행될 수 있다.
일부 예에서, 본원에 설명된 장치는 방법(1500)과 같은 방법 또는 방법들을 수행할 수 있다. 장치는 제1 방향을 따라 채널들의 제1 세트를 재료들의 적층된 어셈블리 내로 식각하여 재료들의 적층 어셈블리의 섹션들의 제1 세트를 생성하고-여기서 재료들의 적층 어셈블리는 제1 전도성 재료 및 제1 희생 재료를 포함함-, 채널들의 제1 세트 각각 내에 절연 재료를 증착하고, 재료들의 적층 어셈블리의 섹션들의 제1 세트 및 절연 재료 상에 제2 희생 재료를 증착하고, 제2 희생 재료의 섹션들의 제2 세트를 생성하기 위해 제2 방향을 따라 채널들의 제2 세트를 재료들의 적층 어셈블리 내로 식각하고-여기서 채널들의 제2 세트는 제1 희생 재료 및 제2 희생 재료를 통해 연장됨-, 채널들의 제2 세트 각각 내에 제2 절연 재료를 증착하고, 재료들의 적층 어셈블리의 공동들의 세트를 형성하기 위해 제1 및 제2 희생 재료를 제거하고, 그리고 공동들의 세트를 적어도 부분적으로 채우기 위해 재료들의 적층 어셈블리 상에 메모리 재료를 증착하기 위한 특징, 수단 또는 명령어(예를 들어, 프로세서에 의해 실행 가능한 명령어를 저장하는 비일시적 컴퓨터 판독가능 매체)을 포함할 수 있다. 장치는 예를 들어 물리적 기상 증착 장비, 화학 기상 증착 장비, 이온 주입 장비, 식각(예를 들어, 플라즈마 식각, 습식 식각, 건식 식각) 장비, 포토리소그래피 장비(예를 들어, 포토레지스트 도포 장비, 스테퍼), 평탄화(예를 들어, 화학적 기계적 평탄화) 장비 등을 포함할 수 있다.
본원에 설명된 방법(1500) 및 장치의 일부 예는 제1 희생 재료의 표면을 노출시키기 위해 채널들의 제1 세트 각각 내에 절연 재료를 증착한 후 재료들의 적층 어셈블리로부터 재료를 제거하기 위한 동작, 특징, 수단 또는 명령어를 더 포함할 수 있다.
본 명세서에 설명된 방법(1500) 및 장치의 일부 예에서, 재료를 제거하는 단계는 화학적 기계적 평탄화를 포함한다.
본원에 설명된 방법(1500) 및 장치의 일부 예는 제2 희생 재료의 표면을 노출시키기 위해 채널들의 제2 세트 각각 내에 제2 절연 재료를 증착한 후 재료들의 적층 어셈블리로부터 재료를 제거하기 위한 동작, 특징, 수단 또는 명령을 더 포함할 수 있다.
본 명세서에 기술된 방법(1500) 및 장치의 일부 예에서, 재료를 제거하는 단계는 화학적 기계적 평탄화를 포함한다.
본원에 설명된 방법(1500) 및 장치의 일부 예는 제2 전도성 재료를 메모리 재료 상에 증착하기 위한 동작, 특징, 수단 또는 명령어를 더 포함할 수 있고, 제2 전도성 재료는 채널들의 제2 세트를 적어도 부분적으로 채운다.
본원에 설명된 방법(1500) 및 장치의 일부 예는 제1 전도성 재료와 제1 희생 재료 사이의 층에 제1 전극 재료를 증착하고, 제2 전도성 재료를 증착하기 전에 메모리 재료 상에 제2 전극 재료를 증착하기 위한 동작, 특징, 수단 또는 명령어를 더 포함할 수 있다.
본 명세서에 설명된 방법(1500) 및 장치의 일부 예에서, 제2 전극 재료를 증착하는 단계는 제2 절연 재료를 노출시키기 위해 재료들의 적층 어셈블리에 재료 제거 프로세스를 수행하기 위한 동작, 특징, 수단 또는 명령어를 포함할 수 있다.
본원에 설명된 방법(1500) 및 장치의 일부 예에서, 채널들의 제1 세트를 식각하는 단계는 제1 희생 재료 상에 제1 마스크 재료를 증착하고, 채널들의 제1 세트를 식각하는데 사용되는 제1 패턴에 따라 제1 마스크 재료를 패터닝하기 위한 동작, 특징, 수단 또는 명령어를 포함할 수 있다.
본원에 설명된 방법(1500) 및 장치의 일부 예는 채널들의 제1 세트의 각각 내에 절연 재료를 증착한 후 제1 마스크 재료를 제거하기 위한 동작, 특징, 수단 또는 명령어를 더 포함할 수 있다.
본원에 설명된 방법(1500) 및 장치의 일부 예에서, 채널들의 제2 세트를 식각하는 단계는 제2 희생 재료 상에 제2 마스크 재료를 증착하고, 채널들의 제2 세트 각각에 사용되는 제2 패턴에 따라 제2 마스크 재료를 패터닝하기 위한 동작, 특징, 수단 또는 명령어를 포함할 수 있다.
본 명세서에 설명된 방법(1500) 및 장치의 일부 예에서, 제1 방향은 제2 방향에 직교할 수 있다.
본 명세서에 설명된 방법(1500) 및 장치의 일부 예에서, 공동들의 세트의 각각은 절연 재료의 섹션들과 제2 절연 재료 사이에 배치될 수 있다.
본원에 설명된 방법(1500) 및 장치의 일부 예는 채널들의 제2 세트를 노출시키기 위해 메모리 재료를 증착한 후 과잉 메모리 재료를 식각하기 위한 동작, 특징, 수단 또는 명령어를 더 포함할 수 있다.
본 명세서에 설명된 방법(1500) 및 장치의 일부 예에서, 메모리 재료를 증착하는 단계는 공동들의 세트 내에 메모리 재료를 선택적으로 증착하기 위한 동작, 특징, 수단 또는 명령어를 포함할 수 있다.
본 명세서에 기재된 방법(1500) 및 장치의 일부 예에서, 메모리 재료는 칼코게나이드 재료를 포함한다.
본원에 설명된 방법(1500) 및 장치의 일부 예는 섹션들의 제1 세트의 제1 희생 재료를 섹션들의 제3 세트로 분할하는 채널들의 제2 세트를 식각하기 위한 동작, 특징, 수단 또는 명령어를 더 포함할 수 있다.
도 16은 본 개시에 따라 자기 정렬 메모리 구조를 형성하기 위한 기술을 지원하는 방법 또는 방법들(1600)을 예시하는 흐름도이다. 방법(1600)의 동작은 제조 시스템 또는 제조와 연관된 하나 이상의 제어기에 의해 구현될 수 있다. 일부 예에서, 하나 이상의 제어기는 설명된 기능을 수행하기 위해 제조 시스템의 하나 이상의 기능 요소를 제어하기 위해 명령어 세트를 실행할 수 있다. 추가적으로 또는 대안적으로, 하나 이상의 제어기는 특수 목적 하드웨어를 사용하여 설명된 기능의 일부를 수행할 수 있다.
1605에서, 방법(1600)은 제1 희생 재료 및 제1 전도체 재료의 적층 어셈블리의 섹션들의 제1 세트를 형성하는 단계를 포함할 수 있으며, 섹션들의 제1 세트는 제1 차원으로 연장되고 제1 절연 재료에 의해 분리된다. 1605의 동작은 본원에 설명된 방법에 따라 수행될 수 있다.
1610에서, 방법(1600)은 제1 절연 재료 및 적층 어셈블리의 섹션들의 제1 세트 위에 제2 희생 재료의 섹션들의 제2 세트를 형성하는 단계를 포함할 수 있고, 섹션들의 제2 세트는 제2 차원으로 연장되고 제2 절연 재료에 의해 분리된다. 1610의 동작은 본원에 설명된 방법에 따라 수행될 수 있다.
1615에서, 방법(1600)은 섹션들의 제1 세트의 제1 희생 재료를 메모리 재료로 대체하는 단계를 포함할 수 있다. 1615의 동작은 본원에 설명된 방법에 따라 수행될 수 있다.
1620에서, 방법(1600)은 섹션들의 제2 세트의 제2 희생 재료를 제2 전도체 재료로 대체하는 단계를 포함할 수 있다. 1620의 동작은 본원에 설명된 방법에 따라 수행될 수 있다.
일부 예에서, 본원에 설명된 장치는 방법(1600)과 같은 방법 또는 방법들을 수행할 수 있다. 장치는 제1 희생 재료 및 제1 전도체 재료의 적층 어셈블리의 섹션들의 제1 세트를 형성하고-섹션들의 제1 세트는 제1 차원으로 연장되고 제1 절연 재료에 의해 분리됨-, 제1 절연 재료 및 적층 어셈블리의 섹션들의 제1 세트 위에 제2 희생 재료의 섹션들의 제2 세트를 형성하고-섹션들의 제2 세트는 제2 차원으로 연장되고 제2 절연 재료에 의해 분리됨-, 섹션들의 제1 세트의 제1 희생 재료를 메모리 재료로 대체하고, 섹션들의 제2 세트의 제2 희생 재료를 제2 전도체 재료로 대체하기 위한 특징, 수단 또는 명령어(예를 들어, 프로세서에 의해 실행 가능한 명령을 저장하는 비일시적 컴퓨터 판독가능 매체)를 포함할 수 있다. 장치는 예를 들어 물리적 기상 증착 장비, 화학 기상 증착 장비, 이온 주입 장비, 식각(예를 들어, 플라즈마 식각, 습식 식각, 건식 식각) 장비, 포토리소그래피 장비(예를 들어, 포토레지스트 도포 장비, 스테퍼), 평탄화(예를 들어, 화학적 기계적 평탄화) 장비 등을 포함할 수 있다.
본 명세서에 설명된 방법(1600) 및 장치의 일부 예에서, 섹션들의 제1 세트는 제1 방향을 따라 형성되고, 섹션들의 제2 세트는 제1 방향과 상이한 제2 방향을 따라 형성되어 메모리 재료가 두 개의 제1 절연 재료와 두 개의 제2 절연 재료 사이에 배치될 수 있다.
본 명세서에 설명된 방법(1600) 및 장치의 일부 예에서, 제1 희생 재료를 메모리 재료로 대체하는 단계는 제1 희생 재료 및 제2 희생 재료를 제거하고, 적층 어셈블리 상에 메모리 재료를 증착하고, 및 제1 절연 재료와 동일한 높이를 갖는 메모리 재료의 섹션들을 형성하기 위해 메모리 재료의 부분을 제거하기 위한 동작, 특징, 수단 또는 명령어를 포함할 수 있다.
본원에 설명된 방법(1600) 및 장치의 일부 예는 제1 전도체 재료와 제1 희생 재료 사이에 전극을 형성하기 위한 동작, 특징, 수단 또는 명령어를 더 포함할 수 있다.
본 명세서에 설명된 방법(1600) 및 장치의 일부 예에서, 제1 희생 재료를 메모리 재료로 대체하는 단계는 상기 제1 희생 재료 및 상기 제2 희생 재료를 제거하고, 및 제1 희생 재료 및 제2 희생 재료의 제거에 의해 노출된 전극을 갖는 적층 어셈블리의 부분 상에 메모리 재료를 선택적으로 증착하기 위한 동작, 특징, 수단 또는 명령어를 포함할 수 있다.
위에서 설명된 방법은 가능한 구현을 설명하고 동작 및 단계가 재배열되거나 달리 수정될 수 있고 다른 구현이 가능하다는 점에 유의해야 한다. 또한 두 가지 이상의 방법들 중 일부가 결합될 수도 있다.
장치가 설명된다. 장치는 재료들의 적층 어셈블리의 제1 복수의 섹션들을 생성하기 위해 재료들의 적층 어셈블리 내로 제1 방향을 따라 제1 복수의 채널들을 식각하는 단계-재료의 적층 어셈블리는 제1 전도성 재료 및 제1 희생 재료를 포함함-, 채널들의 제1 세트 각각 내에 절연 재료를 증착하는 단계, 절연 재료 및 재료들의 적층 어셈블리의 섹션들의 제1 세트 상에 제2 희생 재료를 증착하는 단계, 제2 희생 재료의 섹션들의 제2 세트를 생성하기 위해 제2 방향을 따라 채널들의 제2 세트를 재료들의 적층 어셈블리 내로 식각하는 단계-채널들의 제2 세트는 제1 희생 재료 및 제2 희생 재료를 통해 연장됨-, 채널들의 제2 세트 각각 내에 제2 절연 재료를 증착하는 단계, 재료들의 적층 어셈블리의 공동들의 세트를 형성하기 위해 제1 및 제2 희생 재료를 제거하는 단계, 및 공동들의 세트를 적어도 부분적으로 채우기 위해 재료들의 적층 어셈블리 상에 메모리 재료를 증착하는 단계를 포함하는 프로세스에 의해 형성된 메모리 셀들의 세트를 포함할 수 있다.
일부 예에서, 프로세스는 메모리 재료를 증착한 후에 재료들의 적층 어셈블리 상에 전극 재료를 증착하기 위한 동작, 특징, 수단 또는 명령어를 더 포함할 수 있고 전극 재료는 제2 절연 재료 및 메모리 재료 위에 층을 형성한다.
일부 예에서, 프로세스는 제2 절연 재료의 상부 표면을 노출시키기 위해 제2 절연 재료의 상부 표면 위에 배치된 전극 재료의 층의 일부를 제거하기 위한 동작, 특징, 수단 또는 명령을 더 포함할 수 있다.
본원에 설명된 정보 및 신호는 다양한 다양한 기술 및 기법을 사용하여 표현될 수 있다. 예를 들어, 위의 설명 전체에서 참조될 수 있는 데이터, 명령어, 커맨드, 정보, 신호, 비트, 기호 및 칩은 전압, 전류, 전자기파, 자기장 또는 입자, 광학 필드 또는 입자, 또는 이들의 조합으로 나타낼 수 있다. 일부 도면은 신호를 단일 신호로 나타낼 수 있다; 그러나, 당업자는 신호가 신호들의 버스를 나타낼 수 있고, 여기서 버스는 다양한 비트 폭을 가질 수 있음을 이해할 것이다.
"전자 통신", "전도성 접점", "연결된" 및 "결합된"이라는 용어는 컴포넌트 간의 신호 흐름을 지원하는 컴포넌트 간의 관계를 의미할 수 있다. 컴포넌트 사이에 언제든지 컴포넌트 간의 신호 흐름을 지원할 수 있는 전도성 경로가 있는 경우 컴포넌트는 서로 전자 통신(또는 전도성 접촉 또는 연결 또는 결합)하는 것으로 간주된다. 임의의 주어진 시간에, 서로 전자적으로 통신(또는 전도성 접촉 또는 연결 또는 결합)하는 컴포넌트 사이의 전도성 경로는 연결된 컴포넌트를 포함하는 장치의 동작에 따라 개방 회로 또는 폐쇄 회로일 수 있다. 연결된 컴포넌트 간의 전도성 경로는 컴포넌트 간의 직접 전도성 경로일 수 있거나 연결된 컴포넌트 간의 전도성 경로는 스위치, 트랜지스터 또는 기타 컴포넌트와 같은 중간 컴포넌트를 포함할 수 있는 간접 전도성 경로일 수 있다. 일부 경우에, 연결된 컴포넌트 사이의 신호 흐름이 예를 들어 스위치 또는 트랜지스터와 같은 하나 이상의 중간 컴포넌트를 사용하여 잠시 중단될 수 있다.
결합(Coupling)이라는 용어는 신호가 현재 전도성 경로를 통해 컴포넌트 간에 통신될 수 없는 컴포넌트 사이의 개방-회로 관계에서 신호가 전도성 경로를 통해 컴포넌트 간에 통신될 수 있는 컴포넌트 사이의 폐쇄-회로 관계로 이동하는 조건을 의미한다. 제어기와 같은 컴포넌트가 다른 컴포넌트를 함께 결합할 때, 컴포넌트는 이전에 신호 흐름을 허용하지 않았던 전도성 경로를 통해 다른 컴포넌트 사이에 신호 흐름을 허용하는 변경을 시작한다.
"격리된"이라는 용어는 신호가 현재 컴포넌트 간에 흐를 수 없는 컴포넌트 간의 관계를 나타낸다. 컴포넌트 사이에 개방 회로가 있으면 컴포넌트가 서로 격리된다. 예를 들어, 컴포넌트 사이에 위치한 스위치로 분리된 두 컴포넌트는 스위치가 열려 있을 때 서로 격리된다. 제어기가 두 컴포넌트를 서로 분리할 때, 제어기는 이전에 신호가 흐르도록 허용했던 전도성 경로를 사용하여 컴포넌트 간에 신호가 흐르는 것을 방지하는 변경에 영향을 준다.
본 명세서에서 용어 "층"은 기하학적 구조의 지층 또는 시트를 의미한다. 각 층은 3차원(예를 들어, 높이, 너비 및 깊이)을 가질 수 있으며 표면의 적어도 일부를 덮을 수 있다. 예를 들어, 층은 두 개의 차원들이 세 번째 보다 큰 3차원 구조, 예를 들어 박막일 수 있다. 층은 다른 요소, 컴포넌트 및/또는 재료를 포함할 수 있다. 일부 경우에, 하나의 층이 두 개 이상의 하위 층들로 구성될 수 있다. 첨부된 일부 도면에서, 3차원 층의 2 차원은 예시의 목적으로 도시되어 있다.
본 명세서에 사용된 바와 같이, 용어 "실질적으로"는 변경된 특성(예를 들어, 실질적으로 용어에 의해 수정된 동사 또는 형용사)이 절대적일 필요는 없지만 특성의 이점을 달성하기에 충분히 가깝다는 것을 의미한다.
본 명세서에 사용된 바와 같이, "전극"이라는 용어는 전기 전도체를 지칭할 수 있고, 일부 경우에 메모리 셀 또는 메모리 어레이의 다른 컴포넌트에 대한 전기적 접촉으로 사용될 수 있다. 전극은 메모리 어레이의 요소 또는 컴포넌트 사이에 전도성 경로를 제공하는 트레이스, 와이어, 전도성 라인, 전도성 층 등을 포함할 수 있다.
본 명세서에 사용된 용어 "포토리소그래피"는 포토레지스트 재료를 사용하여 패터닝하고 전자기 방사선을 사용하여 그러한 재료를 노출시키는 프로세스를 지칭할 수 있다. 예를 들어, 포토레지스트를 베이스 재료 상에 스핀 코팅(spin-coating)함으로써, 베이스 재료 상에 포토레지스트 재료를 형성할 수 있다. 포토레지스트를 방사선에 노출시켜 포토레지스트에 패턴을 생성할 수 있다. 패턴은 예를 들어 방사선이 포토레지스트를 노출시키는 곳을 공간적으로 묘사하는 포토 마스크에 의해 정의될 수 있다. 그런 다음 노출된 포토레지스트 영역은 예를 들어 화학 처리에 의해 제거되어 원하는 패턴을 남길 수 있다. 경우에 따라 노출된 영역이 남고 노출되지 않은 영역이 제거될 수 있다.
유사하게, 본 개시내용에서 사용된 바와 같이, 기하학적 관계를 설명하기 위해 사용될 때 용어 "직교" 및 "수직"은 정확한 기하학적 수직성에 대한 제한을 암시하는 것으로 의도되지 않는다. 예를 들어, 본 개시내용에서 사용된 용어 "직교" 및 "수직"은 예를 들어 제조 및 조립 공차와 같은 고려 사항과 관련된 기하학적 수직성으로부터의 전형적인 편차를 포함하도록 의도된다. 또한, 몰딩, 캐스팅, 증착 및 식각과 같은 특정 제조 프로세스는 다양한 컴포넌트의 제조, 조립 또는 작동을 용이하게 하기 위해 포지티브 또는 네거티브 드래프팅, 에지 챔퍼(chamfer) 및/또는 필렛(fillet) 또는 기타 피처를 포함하거나 그 결과를 초래할 수 있고, 이 경우 특정 표면은 기하학적으로 수직이 아닐 수 있지만 본 발명의 맥락에서 수직일 수 있다.
메모리 어레이를 포함하는 본 명세서에서 논의된 디바이스는 실리콘, 게르마늄, 실리콘-게르마늄 합금, 갈륨 비소, 갈륨 질화물 등과 같은 반도체 기판 상에 형성될 수 있다. 일부 경우에, 기판이 반도체 웨이퍼이다. 다른 경우에, 기판은 SOG(silicon-on-glass) 또는 SOP(silicon-on-sapphire)와 같은 SOI(silicon-on-insulator) 기판, 또는 다른 기판 상의 반도체 재료의 에피택셜 층일 수 있다. 기판의 전도도, 또는 기판의 하위 영역은 인, 붕소 또는 비소를 포함하지만 이에 제한되지 않는 다양한 화학종을 사용하여 도핑을 통해 제어될 수 있다. 도핑은 기판의 초기 형성 또는 성장 동안, 이온 주입에 의해, 또는 임의의 다른 도핑 수단에 의해 수행될 수 있다.
본 명세서에서 논의되는 스위칭 컴포넌트 또는 트랜지스터는 전계 효과 트랜지스터(FET)를 나타낼 수 있고 소스, 드레인 및 게이트를 포함하는 3 단자 디바이스를 포함할 수 있다. 단자는 금속과 같은 전도성 재료를 통해 다른 전자 소자에 연결될 수 있다. 소스 및 드레인은 전도성일 수 있고 고농도로 도핑된, 예를 들어, 축퇴 반도체 영역을 포함할 수 있다. 소스 및 드레인은 저농도로 도핑된 반도체 영역 또는 채널에 의해 분리될 수 있다. 채널이 n형인 경우(즉, 다수의 캐리어가 전자임), FET는 n형 FET로 지칭될 수 있다. 채널이 p형인 경우(즉, 다수의 캐리어가 정공임) FET는 p형 FET로 지칭될 수 있다. 채널은 절연 게이트 산화물로 덮일 수 있다. 채널 전도도는 게이트에 전압을 인가함으로써 제어될 수 있다. 예를 들어, n형 FET 또는 p형 FET에 각각 양의 전압 또는 음의 전압을 인가하면 채널이 전도성이 될 수 있다. 트랜지스터의 임계 전압보다 크거나 같은 전압이 트랜지스터 게이트에 인가될 때 트랜지스터는 "온(on)" 또는 "활성화"될 수 있다. 트랜지스터의 임계 전압보다 낮은 전압이 트랜지스터 게이트에 인가되면 트랜지스터가 "오프(off)" 또는 "비활성화"될 수 있다.
첨부된 도면과 관련하여 본원에 설명된 기술은 예시적인 구성을 설명하고 구현될 수 있거나 청구범위의 범위 내에 있는 모든 예시를 나타내지는 않다. 본원에서 사용된 "예시된"이라는 용어는 "예, 인스턴스 또는 예시로 제공되는"을 의미하며, "선호되는" 또는 "다른 예보다 유리한"을 의미하지 않는다. 상세한 설명은 설명된 기술의 이해를 제공하기 위한 특정 세부사항을 포함한다. 그러나 이러한 기술은 이러한 특정 세부 사항 없이 실행될 수 있다. 일부 예에서, 잘 알려진 구조 및 장치는 설명된 예의 개념을 모호하게 하는 것을 피하기 위해 블록도 형식으로 도시된다.
첨부된 도면에서 유사한 컴포넌트 또는 기능은 동일한 참조 라벨을 가질 수 있다. 또한, 동일한 유형의 다양한 컴포넌트는 참조 라벨 다음에 대시 및 유사한 컴포넌트를 구별하는 두 번째 라벨을 사용하여 구분될 수 있다. 명세서에서 첫 번째 참조 라벨만 사용된 경우 두 번째 참조 라벨과 관계없이 동일한 첫 번째 참조 라벨을 가진 유사한 컴포넌트 중 하나에 설명이 적용된다.
본 명세서의 개시와 관련하여 설명된 다양한 예시적인 블록 및 모듈은 범용 프로세서, DSP, ASIC, FPGA 또는 기타 프로그래밍 가능한 로직 장치, 개별 게이트 또는 트랜지스터 로직, 개별 하드웨어 컴포넌트 또는 본원에 설명된 기능을 수행하도록 설계된 이들의 임의의 조합으로 구현되거나 수행될 수 있다. 범용 프로세서는 마이크로프로세서일 수 있지만 대안적으로 프로세서는 임의의 프로세서, 제어기, 마이크로제어기 또는 상태 머신일 수 있다. 프로세서는 컴퓨팅 장치의 조합(예를 들어, DSP와 마이크로프로세서의 조합, 다중 마이크로프로세서, DSP 코어와 연결된 하나 이상의 마이크로프로세서, 또는 기타 그러한 구성)으로 구현될 수도 있다.
본원에 설명된 기능은 하드웨어, 프로세서에 의해 실행되는 소프트웨어, 펌웨어, 또는 이들의 임의의 조합으로 구현될 수 있다. 프로세서에 의해 실행되는 소프트웨어로 구현되는 경우, 기능은 컴퓨터 판독가능 매체에 하나 이상의 명령어 또는 코드로서 저장되거나 전송될 수 있다. 다른 예 및 구현은 본 개시 및 첨부된 청구범위의 범위 내에 있다. 예를 들어, 소프트웨어의 특성으로 인해 위에서 설명한 기능은 프로세서, 하드웨어, 펌웨어, 하드웨어 배선 또는 이들 중 임의의 조합에 의해 실행되는 소프트웨어를 사용하여 구현될 수 있다. 기능을 구현하는 피처는 또한 기능의 일부가 다른 물리적 위치에서 구현되도록 분산되는 것을 포함하여 다양한 위치에 물리적으로 위치할 수 있다. 또한, 청구범위를 포함하여 본원에서 사용된 항목 목록(예를 들어, "적어도 하나" 또는 "하나 이상"과 같은 문구가 앞에 오는 항목 목록)에서 사용된 "또는"은 포함 목록을 나타내며, 예를 들어 A, B 또는 C 중 적어도 하나의 목록은 A 또는 B 또는 C 또는 AB 또는 AC 또는 BC 또는 ABC(즉, A 및 B 및 C)를 의미한다. 또한, 본 명세서에 사용된 바와 같이, "에 기초한"이라는 문구는 폐쇄된 조건 세트에 대한 참조로 해석되어서는 안 된다. 예를 들어, "조건 A 기초한"으로 설명된 예시적인 단계는 본 개시의 범위를 벗어나지 않고 조건 A 및 조건 B 모두에 기초할 수 있다. 다시 말해서, 본 명세서에서 "에 기초한"이라는 문구는 "에 적어도 부분적으로 기초한"이라는 문구와 동일한 방식으로 해석되어야 한다.
본 명세서의 설명은 당업자가 본 개시내용을 작성하거나 사용할 수 있도록 제공된다. 본 개시에 대한 다양한 수정은 당업자에게 명백할 것이며, 본원에 정의된 일반적인 원리는 본 개시의 범위를 벗어나지 않고 다른 변형에 적용될 수 있다. 따라서, 본 개시내용은 본 명세서에 기재된 예시 및 설계에 제한되지 않고 본 명세서에 개시된 원리 및 신규 특징과 일치하는 가장 넓은 범위가 부여되어야 한다.
Claims (25)
- 방법에 있어서,
재료들의 적층 어셈블리(layered assembly)의 제1 복수의 섹션(section)들을 생성하기 위해 상기 재료들의 적층 어셈블리 내로 제1 방향을 따라 제1 복수의 채널(channel)들을 식각하는 단계-상기 재료들의 적층 어셈블리는 제1 전도성 재료(conductive material) 및 제1 희생 재료(sacrificial material)를 포함함-;
상기 제1 복수의 채널들 각각 내에 절연 재료(insulating material)를 증착하는 단계;
상기 절연 재료 및 상기 재료들의 적층 어셈블리의 상기 제1 복수 섹션들 상에 제2 희생 재료를 증착하는 단계;
상기 제2 희생 재료의 제2 복수 섹션들을 생성하기 위해 상기 재료들의 적층 어셈블리 내로 제2 방향을 따라 제2 복수 채널들을 식각하는 단계-상기 제2 복수의 채널들은 상기 제1 희생 재료 및 상기 제2 희생 재료를 통해 연장됨-;
상기 제2 복수의 채널들 각각 내에 제2 절연 재료를 증착하는 단계;
상기 재료들의 적층 어셈블리의 복수의 공동(cavity)들을 형성하기 위해 상기 제1 및 제2 희생 재료들을 제거하는 단계; 및
상기 복수의 공동들을 적어도 부분적으로 채우기 위해 상기 재료들의 적층 어셈블리 상에 메모리 재료(memory material)를 증착하는 단계를 포함하는, 방법. - 제1항에 있어서,
상기 제1 희생 재료의 표면을 노출시키기 위해 상기 제1 복수의 채널들 각각 내에 상기 절연 재료를 증착한 후 상기 재료들의 적층 어셈블리로부터 재료를 제거하는 단계를 더 포함하는, 방법. - 제2항에 있어서, 상기 재료를 제거하는 단계는 화학적 기계적 평탄화(chemical mechanical planarization)를 포함하는, 방법.
- 제1항에 있어서,
상기 제2 희생 재료의 표면을 노출시키기 위해 상기 제2 복수의 채널 각각 내에 상기 제2 절연 재료를 증착한 후 상기 재료들의 적층 어셈블리로부터 재료를 제거하는 단계를 더 포함하는, 방법. - 제4항에 있어서, 상기 재료를 제거하는 단계는 화학적 기계적 평탄화를 포함하는, 방법.
- 제1항에 있어서,
상기 메모리 재료 상에 제2 전도성 재료를 증착하는 단계를 더 포함하고, 상기 제2 전도성 재료는 상기 제2 복수의 채널들을 적어도 부분적으로 채우는, 방법. - 제6항에 있어서,
상기 제1 전도성 재료와 상기 제1 희생 재료 사이의 층에 제1 전극 재료를 증착하는 단계; 및
상기 제2 전도성 재료를 증착하기 전에 상기 메모리 재료 상에 제2 전극 재료를 증착하는 단계를 더 포함하는, 방법. - 제7항에 있어서, 상기 제2 전극 재료를 증착하는 단계는 상기 메모리 재료 및 상기 제2 절연 재료 위에 상기 제2 전극 재료를 증착하는 단계를 포함하고, 상기 방법은:
상기 제2 절연 재료를 노출시키기 위해 상기 재료들의 적층 어셈블리에 재료 제거 프로세스를 수행하는 단계를 더 포함하는, 방법. - 제1항에 있어서, 상기 제1 복수의 채널들을 식각하는 단계는:
상기 제1 희생 재료 상에 제1 마스크 재료(mask material)를 증착하는 단계; 및
상기 제1 복수의 채널들을 식각하는데 사용되는 제1 패턴에 따라 상기 제1 마스크 재료를 패터닝하는 단계를 포함하는, 방법. - 제9항에 있어서,
상기 제1 복수의 채널들 각각 내에 상기 절연 재료를 증착한 후 상기 제1 마스크 재료를 제거하는 단계를 더 포함하는, 방법. - 제9항에 있어서, 상기 제2 복수의 채널들을 식각하는 단계는:
상기 제2 희생 재료 상에 제2 마스크 재료를 증착하는 단계; 및
상기 제2 복수의 채널들 각각에 사용되는 제2 패턴에 따라 상기 제2 마스크 재료를 패터닝하는 단계를 포함하는, 방법. - 제1항에 있어서, 상기 제1 방향은 상기 제2 방향에 직교하는, 방법.
- 제1항에 있어서, 상기 복수의 공동들의 각각은 상기 제2 절연 재료 및 상기 절연 재료의 섹션들 사이에 배치되는, 방법.
- 제1항에 있어서,
상기 제2 복수의 채널들을 노출시키기 위해 상기 메모리 재료를 증착한 후 과잉 메모리 재료를 식각하는 단계를 더 포함하는, 방법. - 제1항에 있어서, 상기 메모리 재료를 증착하는 단계는:
상기 복수의 공동들 내에 상기 메모리 재료를 선택적으로 증착하는 단계를 포함하는, 방법. - 제1항에 있어서, 상기 메모리 재료는 칼코게나이드 재료(chalcogenide material)를 포함하는 방법.
- 제1항에 있어서, 상기 제2 복수의 채널들을 식각하는 단계는 상기 제1 복수의 섹션들의 상기 제1 희생 재료를 제3 복수의 섹션들로 분할하는, 방법.
- 장치에 있어서,
프로세스(process)에 의해 형성된 복수의 메모리 셀들을 포함하고, 상기 프로세스는:
재료들의 적층 어셈블리의 제1 복수의 섹션들을 생성하기 위해 상기 재료들의 적층 어셈블리 내로 제1 방향을 따라 제1 복수의 채널들을 식각하는 단계-상기 재료들의 적층 어셈블리는 제1 전도성 재료 및 제1 희생 재료를 포함함-;
상기 제1 복수의 채널들 각각 내에 절연 재료를 증착하는 단계;
상기 절연 재료 및 상기 재료들의 적층 어셈블리의 상기 제1 복수 섹션들 상에 제2 희생 재료를 증착하는 단계;
상기 제2 희생 재료의 제2 복수 섹션들을 생성하기 위해 상기 재료들의 적층 어셈블리 내로 제2 방향을 따라 제2 복수 채널들을 식각하는 단계-상기 제2 복수의 채널들은 상기 제1 희생 재료 및 상기 제2 희생 재료를 통해 연장됨-;
상기 제2 복수의 채널들 각각 내에 제2 절연 재료를 증착하는 단계;
상기 재료들의 적층 어셈블리의 복수의 공동들을 형성하기 위해 상기 제1 및 제2 희생 재료들을 제거하는 단계; 및
상기 복수의 공동들을 적어도 부분적으로 채우기 위해 상기 재료들의 적층 어셈블리 상에 메모리 재료를 증착하는 단계를 포함하는, 장치. - 제18항에 있어서, 상기 프로세스는:
상기 메모리 재료를 증착한 후 상기 재료들의 적층 어셈블리 상에 전극 재료를 증착하는 단계를 더 포함하고, 상기 전극 재료는 상기 메모리 재료 및 상기 제2 절연 재료 위에 층을 형성하는, 장치. - 제19항에 있어서, 상기 프로세스는:
상기 제2 절연 재료의 상부 표면을 노출시키기 위해 상기 제2 절연 재료의 상기 상부 표면 위에 배치된 상기 전극 재료의 상기 층의 일부를 제거하는 단계를 더 포함하는, 장치. - 방법에 있어서,
제1 전도체 재료 및 제1 희생 재료의 적층 어셈블리의 제1 복수의 섹션들을 형성하는 단계-상기 제1 복수의 섹션들은 제1 차원으로 연장되고 제1 절연 재료에 의해 분리됨-;
상기 제1 절연 재료 및 상기 적층 어셈블리의 상기 제1 복수의 섹션들 위에 제2 희생 재료의 제2 복수의 섹션들을 형성하는 단계-상기 제2 복수의 섹션들은 제2 차원으로 연장되고 제2 절연 재료에 의해 분리됨-;
상기 제1 복수의 섹션들의 상기 제1 희생 재료를 메모리 재료로 대체하는 단계; 및
상기 제2 복수의 섹션들의 상기 제2 희생 재료를 제2 전도체 재료로 대체하는 단계를 포함하는, 방법. - 제21항에 있어서,
상기 제1 복수의 섹션들이 제1 방향을 따라 형성되고; 그리고
상기 제2 복수의 섹션들은 상기 제1 방향과 상이한 제2 방향을 따라 형성되어, 상기 메모리 재료가 두 개의 제1 절연 재료와 두 개의 제2 절연 재료 사이에 배치되는, 방법. - 제21항에 있어서, 상기 제1 희생 재료를 상기 메모리 재료로 대체하는 단계는:
상기 제1 희생 재료 및 상기 제2 희생 재료를 제거하는 단계;
상기 적층 어셈블리 상에 메모리 재료를 증착하는 단계; 및
상기 제1 절연 재료와 동일한 높이를 갖는 상기 메모리 재료의 섹션들을 형성하기 위해 상기 메모리 재료의 부분을 제거하는 단계를 포함하는, 방법. - 제21항에 있어서,
상기 제1 전도체 재료와 상기 제1 희생 재료 사이에 전극을 형성하는 단계를 더 포함하는, 방법. - 제24항에 있어서, 상기 제1 희생 재료를 상기 메모리 재료로 대체하는 단계는:
상기 제1 희생 재료 및 상기 제2 희생 재료를 제거하는 단계; 및
상기 제1 희생 재료 및 상기 제2 희생 재료의 제거에 의해 노출된 상기 전극을 갖는 상기 적층 어셈블리의 부분 상에 상기 메모리 재료를 선택적으로 증착하는 단계를 포함하는, 방법.
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US16/539,932 | 2019-08-13 | ||
| US16/539,932 US11417841B2 (en) | 2019-08-13 | 2019-08-13 | Techniques for forming self-aligned memory structures |
| PCT/US2020/043053 WO2021030014A1 (en) | 2019-08-13 | 2020-07-22 | Techniques for forming self-aligned memory structures |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20220046633A true KR20220046633A (ko) | 2022-04-14 |
Family
ID=74567421
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020227007981A KR20220046633A (ko) | 2019-08-13 | 2020-07-22 | 자기 정렬 메모리 구조를 형성하기 위한 기술 |
Country Status (6)
| Country | Link |
|---|---|
| US (2) | US11417841B2 (ko) |
| JP (1) | JP2022544497A (ko) |
| KR (1) | KR20220046633A (ko) |
| CN (1) | CN114402429A (ko) |
| TW (1) | TWI754996B (ko) |
| WO (1) | WO2021030014A1 (ko) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11417841B2 (en) * | 2019-08-13 | 2022-08-16 | Micron Technology, Inc. | Techniques for forming self-aligned memory structures |
| US11289579B2 (en) | 2019-09-29 | 2022-03-29 | Applied Materials, Inc. | P-type dipole for p-FET |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| MY139405A (en) | 1998-09-28 | 2009-09-30 | Ibiden Co Ltd | Printed circuit board and method for its production |
| KR20090090003A (ko) | 2008-02-20 | 2009-08-25 | 주식회사 하이닉스반도체 | 상변화 메모리 소자 제조 방법 |
| US7932506B2 (en) * | 2008-07-22 | 2011-04-26 | Macronix International Co., Ltd. | Fully self-aligned pore-type memory cell having diode access device |
| KR20100075015A (ko) | 2008-12-24 | 2010-07-02 | 삼성전자주식회사 | 비휘발성 메모리 장치의 제조 방법 |
| US8021897B2 (en) * | 2009-02-19 | 2011-09-20 | Micron Technology, Inc. | Methods of fabricating a cross point memory array |
| US9252188B2 (en) * | 2011-11-17 | 2016-02-02 | Micron Technology, Inc. | Methods of forming memory cells |
| KR20150090472A (ko) | 2014-01-29 | 2015-08-06 | 삼성전자주식회사 | 가변 저항 메모리 장치 및 그 제조 방법 |
| US9306165B2 (en) * | 2014-03-27 | 2016-04-05 | Micron Technology, Inc. | Replacement materials processes for forming cross point memory |
| KR102293859B1 (ko) | 2014-12-22 | 2021-08-25 | 삼성전자주식회사 | 가변 저항 메모리 소자 및 이의 제조 방법 |
| US10566531B2 (en) * | 2017-11-17 | 2020-02-18 | International Business Machines Corporation | Crosspoint fill-in memory cell with etched access device |
| US11417841B2 (en) * | 2019-08-13 | 2022-08-16 | Micron Technology, Inc. | Techniques for forming self-aligned memory structures |
-
2019
- 2019-08-13 US US16/539,932 patent/US11417841B2/en active Active
-
2020
- 2020-07-21 TW TW109124541A patent/TWI754996B/zh active
- 2020-07-22 JP JP2022508759A patent/JP2022544497A/ja active Pending
- 2020-07-22 KR KR1020227007981A patent/KR20220046633A/ko not_active Application Discontinuation
- 2020-07-22 CN CN202080064769.3A patent/CN114402429A/zh active Pending
- 2020-07-22 WO PCT/US2020/043053 patent/WO2021030014A1/en active Application Filing
-
2022
- 2022-08-04 US US17/881,274 patent/US20230027799A1/en active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| JP2022544497A (ja) | 2022-10-19 |
| US20210050521A1 (en) | 2021-02-18 |
| US20230027799A1 (en) | 2023-01-26 |
| CN114402429A (zh) | 2022-04-26 |
| US11417841B2 (en) | 2022-08-16 |
| TWI754996B (zh) | 2022-02-11 |
| WO2021030014A1 (en) | 2021-02-18 |
| TW202121651A (zh) | 2021-06-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR102359858B1 (ko) | 크로스-포인트 메모리 어레이의 자가-정렬된 메모리 데크 | |
| US11575085B2 (en) | Techniques for forming memory structures | |
| US20230027799A1 (en) | Techniques for forming self-aligned memory structures | |
| US20220069216A1 (en) | Low resistance crosspoint architecture | |
| US9537086B1 (en) | Linear magnetoresistive random access memory device with a self-aligned contact above MRAM nanowire | |
| US20220165795A1 (en) | Access line formation for a memory array | |
| US11778837B2 (en) | Memory with optimized resistive layers | |
| US20240224825A1 (en) | Low resistance crosspoint architecture | |
| CN114005852A (zh) | 存储器结构的高效制造 | |
| KR20210126786A (ko) | 융기 라인의 치수 제어 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| E902 | Notification of reason for refusal |