JP2022544497A - 自己整列メモリ構造体を形成するための技術 - Google Patents

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Abstract

自己整列メモリ構造体を形成するための技術に対する方法、システム、及びデバイスが説明される。態様は、第１のセットのセクションを創出する第１の方向に沿って第１のセットのチャネルを形成するために、第１の導電性材料及び第１の犠牲材料を含む材料の層状アセンブリをエッチングすることを含む。絶縁材料は、第１のセットのチャネルの各々内に堆積し得、第２の犠牲材料は、第１のセットのセクションと絶縁材料との上に堆積し得る。第２のセットのチャネルは、第２のセットのセクションを創出する第２の方向に沿って材料の層状アセンブリ中にエッチングされ得、第２のセットのチャネルは、第１及び第２の犠牲材料を通って拡張する。絶縁材料は、第２のセットのチャネル内に堆積し得、犠牲材料はキャビティを残して除去される。メモリ材料は、キャビティ内に堆積し得る。

Description

［クロスリファレンス］
本特許出願は、２０１９年８月１３日に出願された“ＴＥＣＨＮＩＱＵＥＳ ＦＯＲ ＦＯＲＭＩＮＧ ＳＥＬＦ－ ＡＬＩＧＮＥＤ ＭＥＭＯＲＹ ＳＴＲＵＣＴＵＲＥＳ”と題されたＲｕｓｓｅｌｌ等による米国特許出願第１６／５３９，９３２号の優先権を主張し、該出願は、譲受人に譲渡され、参照によりその全体が本明細書に明示的に組み込まれる。
［技術分野］
以下は、一般的に、少なくとも１つのメモリデバイスを含むシステムに関し、より具体的には、自己整列メモリ構造体を形成するための技術に関する。
メモリデバイスは、コンピュータ、無線通信デバイス、カメラ、及びデジタルディスプレイ等の様々な電子デバイス内に情報を蓄積するために広く使用されている。情報は、メモリデバイスの異なる状態をプログラミングすることによって蓄積される。例えば、バイナリデバイスは、ほとんどの場合、論理１又は論理０によりしばしば示される２つの状態の内の１つを蓄積する。他のデバイスでは、２つよりも多い状態が蓄積され得る。蓄積された情報にアクセスするために、デバイスのコンポーネントは、メモリデバイス内の少なくとも１つの蓄積された状態を読み出し得、又はセンシングし得る。情報を蓄積するために、デバイスのコンポーネントは、メモリデバイス内に状態を書き込み得、又はプログラミングし得る。
磁気ハードディスク、ランダムアクセスメモリ（ＲＡＭ）、リードオンリーメモリ（ＲＯＭ）、ダイナミックＲＡＭ（ＤＲＡＭ）、同期型ダイナミックＲＡＭ（ＳＤＲＡＭ）、強誘電体ＲＡＭ（ＦｅＲＡＭ）、磁気ＲＡＭ（ＭＲＡＭ）、抵抗変化ＲＡＭ（ＲＲＡＭ）、フラッシュメモリ、相変化メモリ（ＰＣＭ）、及びその他のカルコゲニドメモリ技術等を含む様々なタイプのメモリデバイスが存在する。メモリデバイスは、揮発性又は不揮発性であり得る。メモリデバイスの改善は、一般的に、メトリックの中でもとりわけ、メモリセル密度の増加、読み出し/書き込み速度の増加、信頼性の増加、データ保持の増加、電力消費の削減、又は製造プロセスの改善等を含み得る。メモリアレイのスペースの節約、メモリセル密度の増加、メモリアレイに対するより小さなメモリセルの製造のための解決策を改善することが望まれ得る。
本明細書に開示するような例に従ったメモリデバイスの一例を説明する。 本明細書に開示するような例に従ったメモリデバイスをサポートするメモリアレイの一例を説明する。 本明細書に開示するような例に従った自己整列メモリ構造体を形成するための技術をサポートする製造プロセスの一部として実施される例示的な動作を説明する。 本明細書に開示するような例に従った自己整列メモリ構造体を形成するための技術をサポートする製造プロセスの一部として実施される例示的な動作を説明する。 本明細書に開示するような例に従った自己整列メモリ構造体を形成するための技術をサポートする製造プロセスの一部として実施される例示的な動作を説明する。 本明細書に開示するような例に従った自己整列メモリ構造体を形成するための技術をサポートする製造プロセスの一部として実施される例示的な動作を説明する。 本明細書に開示するような例に従った自己整列メモリ構造体を形成するための技術をサポートする製造プロセスの一部として実施される例示的な動作を説明する。 本明細書に開示するような例に従った自己整列メモリ構造体を形成するための技術をサポートする製造プロセスの一部として実施される例示的な動作を説明する。 本明細書に開示するような例に従った自己整列メモリ構造体を形成するための技術をサポートする製造プロセスの一部として実施される例示的な動作を説明する。 本明細書に開示するような例に従った自己整列メモリ構造体を形成するための技術をサポートする製造プロセスの一部として実施される例示的な動作を説明する。 本明細書に開示するような例に従った自己整列メモリ構造体を形成するための技術をサポートする製造プロセスの一部として実施される例示的な動作を説明する。 本明細書に開示するような例に従った自己整列メモリ構造体を形成するための技術をサポートする製造プロセスの一部として実施される例示的な動作を説明する。 本明細書に開示するような例に従った自己整列メモリ構造体を形成するための技術をサポートする製造プロセスの一部として実施される例示的な動作を説明する。 本明細書に開示するような例に従った自己整列メモリ構造体を形成するための技術をサポートする製造プロセスの一部として実施される例示的な動作を説明する。 本明細書に開示するような例に従った自己整列メモリ構造体を形成するための技術をサポートする１つ以上の方法を説明するフローチャートを示す。 本明細書に開示するような例に従った自己整列メモリ構造体を形成するための技術をサポートする１つ以上の方法を説明するフローチャートを示す。
例えば、メモリアレイの蓄積密度の増加、メモリセルあたりの電力消費の減少、製造コストの減少等のために、より小さなメモリセルを形成することが望ましいことがある。しかしながら、従来の製造動作で使用されるプロセスフローは、ある一定のサイズを下回るメモリセル機構を確実に形成ことが可能ではないことがある。例えば、より小さなメモリセルを形成するためにメモリ材料をエッチングすることは、相互により接近したメモリ材料のセクションを除去することを含み得る。メモリセル構造体が小さくなるにつれて、製造プロセスによる二次的影響（エッチングによる損傷、材料の汚染等）は、最終的なメモリセルの構造体及び機能に、より大きな影響を与え得る。また、メモリセルを製造することは、先行する製造プロセス（例えば、第１のエッチングプロセス）に関連して、後続の製造プロセス（例えば、第２のエッチングプロセス）の向きを合わせることを含み得る。メモリセルのサイズが小さくなると、製造プロセスは、異なる動作間でより大きな公差を保ち得る。したがって、より大きなメモリセルを製作するために使用される製造プロセスは、汚染又は侵食等のより小さなメモリセルに損傷を引き起こし得、このことは、これらのプロセスがより小さなスケールでメモリセルを確実に形成することを妨げる。
メモリセルを形成するためのプロセスは、第１の犠牲材料を含みメモリ材料を含まない材料の層状アセンブリから材料を除去するために、第１のマスキングパターンを使用することを含み得る。第１のマスキングパターンを使用して材料を除去することにより残された空隙は、メモリセル構造体の第１の部分を形成するために絶縁材料で充填され得る。メモリセル構造体の第１の部分上に第２の犠牲材料が堆積し得、同じ動作の間に第２の犠牲材料及び第１の犠牲材料の両方の部分を除去するために第２のマスキングパターンが使用され得る。第１の犠牲材料及び第２の犠牲材料を除去することにより残された空隙は、メモリセルの第２の部分を形成する絶縁材料で充填され得る。したがって、単一の動作中に第１及び第２の犠牲材料の両方を除去することは、メモリセル構造体の第２の部分の機構をメモリセル構造体の第１の部分の機構と整列させる。第１及び第２の犠牲材料の両方の残余部分は、メモリキャビティを形成するために除去され得る。
絶縁材料が形成され、犠牲材料の残余部分が除去された後、絶縁材料により画定されたキャビティ中にメモリ材料が堆積し得る。幾つかの場合、過剰なメモリ材料が除去され、第２の又は最上部の導体がメモリ材料上に堆積し得る。底部導体は、第１の方向に沿って第１のグループのメモリセルに接触し得、最上部導体は、第２の方向に沿って第２のグループのメモリセルに接触し得る。最上部導体は、第１及び第２の犠牲材料を除去することにより、メモリキャビティの上方に創出された空隙を部分的に充填し得る。したがって、製造プロセスは、同じプロセスステップ中に第１及び第２の犠牲材料の両方の部分を除去する動作を使用することによって、第１の／底部導体及び第２の／最上部導体等の構造体とメモリ材料を自己整列させ得る。
開示の機構は、図１～図２を参照して説明するようにメモリデバイスの文脈でまず説明される。開示の機構は、図３～図１４を参照して説明するように製造プロセスの文脈で説明される。開示のこれらの及びその他の機構は、図１５～図１６を参照して説明するように、自己整列メモリ構造体を形成するための技術に関連するフローチャートによって更に説明され、それらを参照して説明される。
図１は、本明細書に開示するような例示的なメモリデバイス１００を説明する。メモリデバイス１００は、電子メモリ装置とも称され得る。図１は、メモリデバイス１００の様々なコンポーネント及び機構の説明的な表現である。したがって、メモリデバイス１００のコンポーネント及び機構は、メモリデバイス１００内のそれらの実際の物理的位置ではなく、機能的な相互関係を説明するために示されていることを理解すべきである。図１の説明する例では、メモリデバイス１００は、３次元（３Ｄ）メモリアレイ１０２を含む。メモリアレイ１０２は、異なる状態を蓄積するようにプログラミング可能であり得るメモリセル１０５を含む。幾つかの例では、各メモリセル１０５は、論理０及び論理１として示される２つの状態を蓄積するようにプログラミング可能であり得る。幾つかの例では、メモリセル１０５は、２つよりも多い論理状態を蓄積するように構成され得る。図１に含まれる幾つかの素子が数字表示でラベル付けされているが、描写した機構の視認性と明瞭さを高めるために、その他の対応する素子はラベル付けされていないが、それらは、同じであり、又は類似すると理解されるであろう。
メモリアレイ１０２は、相互に積み重ねて形成された２つ以上の２次元（２Ｄ）メモリアレイ１０３を含み得る。これは、２Ｄアレイと比較して、単一のダイ又は基板上に配置又は創出され得るメモリセルの量を増加させ得、このことは、順に、製作コストを削減し得、若しくはメモリデバイスの性能を向上させ得、又はそれら両方であり得る。メモリアレイ１０２は、２つのレベルのメモリセル１０５を含み得、したがって、メモリアレイとみなされ得るが、レベルの量は２つに限定されない。各レベルは、メモリセル１０５が各レベルに渡って相互に（正確に、重なり合って、又は凡そ）整列され得、メモリセルスタック１４５を形成するように整列又は位置付けられ得る。幾つかの場合、メモリセルスタック１４５は、以下で説明するように、両方に対するワード線を共有しつつ相互に積み重ねて据えられた複数のメモリセルを含み得る。幾つかの場合、メモリセルは、マルチレベルストレージ技術を使用して複数ビットのデータを蓄積するように構成されたマルチレベルメモリセルであり得る。
幾つかの例では、メモリセル１０５の各行はワード線１１０に接続され、メモリセル１０５の各列はビット線１１５に接続される。用語、アクセス線は、ワード線１１０、ビット線１１５、又はそれらの組み合わせを指し得る。ワード線１１０及びビット線１１５は、相互に垂直（又は凡そ垂直）であり得、メモリセルのアレイを創出し得る。図１に示すように、メモリセルスタック１４５内の２つのメモリセル１０５は、ビット線１１５等の共通の導電線を共有し得る。すなわち、ビット線１１５は、上部メモリセル１０５の底部電極、及び下部メモリセル１０５の最上部電極と電子通信し得る。他の構成も可能であり得、例えば、第３の層がワード線１１０を下部の層と共有し得る。一般的に、１つのメモリセル１０５は、ワード線１１０及びビット線１１５等の２つの導電線の交点に設置され得る。この交点は、メモリセルのアドレスと称され得る。対象のメモリセル１０５は、通電されたアクセス線１１０とビット線１１５との交点に設置されたメモリセル１０５であり得、すなわち、アクセス線１１０及びビット線１１５は、それらの交差点におけるメモリセル１０５を読み出す又は書き込むために通電され得る（電位又は電流の流れを有し得る）。同じアクセス線１１０又はビット線１１５と電子通信する（例えば、に接続される）その他のメモリセル１０５は、非対象のメモリセル１０５と称され得る。
電極は、メモリセル１０５とワード線１１０又はビット線１１５とに結合され得る。用語、電極は、導電体を指し得、幾つかの場合、メモリセル１０５への電気的コンタクトとして用いられ得る。電極は、メモリデバイス１００の素子又はコンポーネント間の導電経路を提供するトレース、ワイヤ、導電線、又は導電層等を含み得る。幾つかの例では、メモリセル１０５は、第１電極と第２の電極との間に位置付けられたカルコゲニド材料を含み得る。第１の電極の一方の側はワード線１１０に結合され得、第１の電極の他方の側はカルコゲニド材料に結合され得る。また、第２の電極の一方の側はビット線１１５に結合され得、第２の電極の他方の側はカルコゲニド材料に結合され得る。第１の電極及び第２の電極は、同じ材料（例えば、炭素）又は異なる材料であり得る。
読み出し及び書き込み等の動作は、アクセス線１１０及びビット線１１５を活性化又は選択することによってメモリセル１０５上で実施され得る。幾つかの例では、ビット線１１５は、デジット線１１５としても知られている。アクセス線、ワード線、及びビット線、又はそれらの類似物への言及は、理解又は動作を失うことなく交換可能である。ワード線１１０又はビット線１１５を活性化又は選択することは、個別の線に電圧を印加することを含み得る。ワード線１１０及びビット線１１５は、金属（例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）、金（Ａｕ）、タングステン（Ｗ）、チタン（Ｔｉ））、金属合金、炭素、導電的にドープされた半導体（例えば、ポリシリコン）、又はその他の導電性材料、合金、若しくは化合物等で作られ得る。
メモリセル１０５にアクセスすることは、行デコーダ１２０及び列デコーダ１３０を通じて制御され得る。例えば、行デコーダ１２０は、メモリコントローラ１４０から行アドレスを受信し得、受信した行アドレスに基づいて適切なワード線１１０を活性化し得る。同様に、列デコーダ１３０は、メモリコントローラ１４０から列アドレスを受信し得、適切なビット線１１５を活性化し得る。例えば、メモリアレイ１０２は、ＷＬ＿１～ＷＬ＿Ｍとラベル付けされた複数のワード線１１０と、ＢＬ＿１～ＢＬ＿Ｎとラベル付けされた複数のデジット線１１５とを含み得、Ｍ及びＮはアレイサイズに依存する。したがって、ワード線１１０及びビット線１１５、例えば、ＷＬ＿２及びＢＬ＿３を活性化することによって、それらの交点にあるメモリセル１０５がアクセスされ得る。以下でより詳細に論じるように、メモリセル１０５にアクセスすることは、メモリアレイ１０２に結合された基板の表面から離れる方向に拡張する１つ以上のドープされた材料を含み得る行デコーダ１２０及び列デコーダ１３０を通じて制御され得る。
アクセスすると、メモリセル１０５は、該メモリセル１０５の蓄積した状態を判定するために、センスコンポーネント１２５によって読み出され得、又はセンシングされ得る。例えば、（対応するワード線１１０及びビット線１１５を使用して）メモリセル１０５に電圧が印加され得、もたらされる電流の存在は、印加された電圧及びメモリセル１０５の閾値電圧に依存し得る。幾つかの場合、複数の電圧が印加され得る。また、印加された電圧が電流の流れをもたらさない場合、センスコンポーネント１２５によって電流が検出されるまでその他の電圧が印加され得る。電流の流れをもたらした電圧を評価することによって、メモリセル１０５の蓄積された論理状態が判定され得る。幾つかの場合、電圧は、電流の流れが検出されるまで大きさがランプアップされ得る。他の場合、電流が検出されるまで、所定の電圧が連続的に印加され得る。同様に、メモリセル１０５に電流が印加され得、電流を創出するための電圧の大きさは、メモリセル１０５の電気抵抗又は閾値電圧に依存し得る。
幾つかの例では、メモリセルは、メモリストレージ素子を含み得るセルに電気パルスを提供することによってプログラミングされ得る。該パルスは、第１のアクセス線（例えば、ワード線１１０）若しくは第２のアクセス線（例えば、ビット線１１５）、又はそれらの組み合わせを介して提供され得る。幾つかの場合、パルスを提供すると、メモリセル１０５の極性に依存して、メモリストレージ素子内をイオンが移動し得る。したがって、メモリストレージ素子の第１の側又は第２の側に対するイオンの濃度は、第１のアクセス線と第２のアクセス線との間の電圧の極性に少なくとも部分的に基づき得る。幾つかの場合、非対称形状のメモリストレージ素子は、より多くの面積を有する素子の部分にイオンをより密集させ得る。メモリストレージ素子の幾つかの部分は、より高い抵抗率を有し得、したがって、メモリストレージ素子の他の部分よりも高い閾値電圧を生じさせ得る。イオン移動のこの説明は、本明細書に説明する結果を実現するためのメモリセルのメカニズムの一例を表す。メカニズムのこの例は、限定とみなされるべきではない。この開示はまた、本明細書に説明する結果を実現するためのメモリセルのメカニズムのその他の例を含む。
センスコンポーネント１２５は、ラッチングと称され得る、信号の差を検出及び増幅するための様々なトランジスタ又はアンプを含み得る。メモリセル１０５の検出された論理状態は、列デコーダ１３を通じてその後出力され得る。幾つかの場合、センスコンポーネント１２５は、列デコーダ１３０又は行デコーダ１２０の一部であり得る。又は、センスコンポーネントは、列デコーダ１３０又は行デコーダ１２０に接続され得、又はそれらと通信し得る。センスコンポーネントは、列デコーダ又は行デコーダの何れかと関連付けられ得る。
メモリセル１０５は、関連するワード線１１０及びビット線１１５を活性化することによってセット又は書き込まれ得、少なくとも１つの論理値がメモリセル１０５内に蓄積され得る。列デコーダ１３０又は行デコーダ１２０は、メモリセル１０５に書き込まれるデータ、例えば、入力／出力１３５を受け取り得る。カルコゲニド材料を含むメモリセルの場合、デコーダ（例えば、行デコーダ１２０又は列デコーダ１３０）の第１の導電線をアクセス線（例えば、ワード線１１０又はビット線１１５）と結合することに基づいてアクセス動作の一部としてメモリセル１０５に第１の電圧を印加することによって、メモリセル１０５は、論理状態をメモリセル１０５内に蓄積するように書き込まれ得る。
メモリコントローラ１４０は、様々なコンポーネント、例えば、行デコーダ１２０、列デコーダ１３０、及びセンスコンポーネント１２５を通じて、メモリセル１０５の動作（例えば、読み出し、書き込み、再書き込み、リフレッシュ、放電）を制御し得る。幾つかの場合、行デコーダ１２０、列デコーダ１３０、及びセンスコンポーネント１２５の内の１つ以上は、メモリコントローラ１４０と共同設置され得る。メモリコントローラ１４０は、所望のワード線１１０及びビット線１１５を活性化するために行及び列のアドレス信号を生成し得る。メモリコントローラ１４０はまた、メモリデバイス１００の動作の間に使用される様々な電圧又は電流を生成及び制御し得る。
メモリコントローラ１４０は、デコーダ（例えば、行デコーダ１２０又は列デコーダ１３０）の第１の導電線に第１の電圧を印加することによって、メモリセル１０５を選択するように構成され得る。幾つかの場合、メモリコントローラ１４０は、メモリセル１０５を選択することに基づいて、デコーダの第１の導電線を、メモリセル１０５と関連付けられたワード線（例えば、ワード線１１０又はビット線１１５）と結合するように構成され得る。メモリコントローラ１４０は、デコーダの第１の導電線をアクセス線と結合することに少なくとも部分的に基づいて、メモリセル１０５に第１の電圧を印加するように構成され得る。
幾つかの例では、メモリコントローラ１４０は、アクセス動作の一部として、デコーダの第２の導電線に第２の電圧を印加するように構成され得る。幾つかの場合、第２の電圧は、デコーダの第１の導電線を、メモリセル１０５と関連付けられたアクセス線と選択的に結合することをドープされた材料にさせる。第１の電圧をメモリセル１０５に印加することは、第２の電圧を第２の導電線に印加することに基づき得る。例えば、メモリコントローラ１４０は、第１の電圧と第２の電圧との積集合に基づいてメモリセル１０５を選択し得る。幾つかの場合、アクセス動作の一部としてメモリセル１０５に印加される信号は、正の極性又は負の極性を有し得る。
幾つかの例では、メモリコントローラ１４０は、コマンドを受信することに基づいて、メモリセル１０５上でアクセス動作を実施し、メモリセル１０５のアドレスを識別するための命令を含むコマンドを受信し得る。幾つかの場合、第２の導電線に第２の電圧を印加することは、アドレスを識別することに基き得る。アクセス動作が読み出し動作である場合、メモリコントローラ１４０は、メモリセル１０５に第１の電圧を印加することに基づいて、メモリセル１０５内に蓄積された論理状態を出力するように構成され得る。アクセス動作が書き込み動作である場合、メモリコントローラ１４０は、メモリセル１０５に第１の電圧を印加することに基づいて、論理状態をメモリセル１０５内に蓄積するように構成され得る。第１の電圧及び第２の電圧を使用することにより印加されると論じているが、幾つかの場合、アクセス動作を実施するために第１の導電線と第２の導電線との間に電流が印加されることを理解すべきである。
図２は、本明細書に開示するような例に従ったメモリデバイス２００をサポートするメモリアレイの一例を説明する。メモリデバイス２００は、図１を参照して説明したメモリアレイ１０２の部分の一例であり得る。メモリデバイス２００は、基板２０４の上方に位置付けられたメモリセルの第１のアレイ又はデッキ２０５と、第１のアレイ又はデッキ２０５に積み重ねられたメモリセルの第２のアレイ又はデッキ２１０とを含み得る。メモリデバイス２００は、図１を参照して説明したようなワード線１１０及びビット線１１５の例であり得るワード線１１０－ａ及びワード線１１０－ｂ、並びにビット線１１５－ａを含み得る。第１のデッキ２０５及び第２のデッキ２１０のメモリセルは、各々、１つ以上のメモリセル（例えば、夫々、メモリセル２２０－ａ及びメモリセル２２０－ｂ）を有し得る。図２に含まれる幾つかの素子が数字表示でラベル付けされているが、描写した機構の視認性と明瞭さを高めるために、その他の対応する素子はラベル付けされていないが、それらは、同じであり、又は類似すると理解されるであろう。
第１のデッキ２０５のメモリセルは、第１の電極２１５－ａ、メモリセル２２０－ａ（例えば、カルコゲニド材料を含む）、及び第２の電極２２５－ａを含み得る。また、第２のデッキ２１０のメモリセルは、第１の電極２１５－ｂ、メモリセル２２０－ｂ（例えば、カルコゲニド材料を含む）、及び第２の電極２２５－ｂを含み得る。第１のデッキ２０５及び第２のデッキ２１０のメモリセルは、幾つかの例では、各デッキ２０５及び２１０の対応するメモリセルが、図１を参照して説明したようなビット線１１５又はワード線１１０を共有し得るように、共通の導電線を有し得る。例えば、第２のデッキ２１０の第１の電極２１５－ｂ及び第１のデッキ２０５の第２の電極２２５－ａは、ビット線１１５－ａが垂直方向に隣接するメモリセルにより共有されるように、ビット線１１５－ａに結合され得る。本明細書の教示に従えば、メモリデバイス２００が複数のデッキを含む場合、デコーダは、各デッキの上方又は下方に位置付けられ得る。例えば、デコーダは、第１のデッキ２０５の上方及び第２のデッキ２１０の上方に位置付けられ得る。幾つかの場合、メモリセル２２０は、相変化メモリセル又は自己選択メモリセルの例であり得る。
メモリデバイス２００のアーキテクチャは、クロスポイントアーキテクチャと称され得、メモリセルは、図２に説明するように、ワード線とビット線との間にトポロジカルなクロスポイントで形成される。こうしたクロスポイントアーキテクチャは、他のメモリアーキテクチャと比較して、より低い制作コストで、相対的に高密度のデータストレージを提供し得る。例えば、クロスポイントアーキテクチャは、他のアーキテクチャと比較して、面積が減少し、その結果、メモリセル密度が増加したメモリセルを有し得る。例えば、該アーキテクチャは、３端子選択コンポーネントを有するアーキテクチャ等の６Ｆ２のメモリセル面積を有する他のアーキテクチャと比較して、４Ｆ２のメモリセル面積を有し得、Ｆは最小の機構サイズである。例えば、ＤＲＡＭは、メモリセル毎の選択コンポーネントとして３端子デバイスであるトランジスタを使用し得、クロスポイントアーキテクチャと比較して、より大きなメモリセル面積を有し得る。
図２の例は２つのメモリデッキを示すが、他の構成が可能である。幾つかの例では、メモリセルの単一のメモリデッキが基板２０４の上方に構築され得、これは、２次元メモリと称され得る。幾つかの例では、メモリセルの３つ又は４つのメモリデッキが３次元クロスポイントアーキテクチャと同様の方法で構成され得る。
幾つかの例では、メモリデッキの内の１つ以上は、カルコゲニド材料を含むメモリセル２２０を含み得る。メモリセル２２０は、例えば、セレン（Ｓｅ）、テルル（Ｔｅ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）、炭素（Ｃ）、ゲルマニウム（Ｇｅ）、及びシリコン（Ｓｉ）の合金等のカルコゲニドガラスを含み得る。幾つかの例では、主としてセレン（Ｓｅ）、ヒ素（Ａｓ）、及びゲルマニウム（Ｇｅ）を有するカルコゲニド材料は、ＳＡＧ合金と称され得る。幾つかの例では、ＳＡＧ合金はシリコン（Ｓｉ）を含み得、そうしたカルコゲニド材料はＳｉＳＡＧ合金と称され得る。幾つかの例では、カルコゲニドガラスは、水素（Ｈ）、酸素（Ｏ）、窒素（Ｎ）、塩素（Ｃｌ）、又はフッ素（Ｆ）等の追加の元素を、各々、原子又は分子の形態で含み得る。
幾つかの例では、カルコゲニド材料を含むメモリセル２２０は、第１の電圧又は第１の電流を印加することによって、ある論理状態にプログラミングされ得る。例として、特定のメモリセル２２０がプログラミングされる場合、該セル内の元素は分離し得、イオンの移動を引き起こす。イオンは、メモリセルに印加された電圧の極性に依存して、特定の電極に向かって移動し得る。例えば、メモリセル２２０において、イオンは、負極に向かって移動し得る。メモリセルは、センシングするためにセルに渡って電圧を印加することによってその後読み出され得る。読み出し動作の間に見られる閾値電圧は、メモリセル内のイオンの分布と、読み出しパルスの極性とに基づき得る。
例えば、メモリセルがイオンの所与の分布を有する場合、読み出し動作の間に検出される閾値電圧は、第２の極性を有する第２の読み出し電圧を用いた場合とは、第１の極性を有する第１の読み出し電圧に対して異なり得る。メモリセルの極性に依存して、移動するイオンのこの濃度は、論理“１”又は論理“０”の状態を表し得る。イオンの移動のこの説明は、本明細書に説明する結果を実現するためのメモリセルのメカニズムの一例を表す。メカニズムのこの例は、限定とみなされるべきではない。この開示は、本明細書に説明する結果を実現するためのメモリセルのメカニズムのその他の例にも適用可能である。
幾つかの場合、メモリセル２２０のアクセス動作の一部として、デコーダの第１の導電線に第１の電圧が印加され得る。第１の電圧を印加すると、第１の導電線は、メモリセル２２０と関連付けられたアクセス線（例えば、ワード線１１０－ａ、ワード線１１０－ｂ、又はビット線１１５－ａ）と結合され得る。例えば、第１の導電線は、第１の導電線とアクセス線との間に第１の方向に拡張するデコーダのドープされた材料に基づいてアクセス線と結合され得る。
幾つかの例では、第１の電圧は、デコーダの第１の導電線をアクセス線と結合することに基づいて、メモリセル２２０に印加され得る。デコーダは、基板２０４の表面から離れる第１の方向に、第１の導電線とメモリセルのメモリデバイス２００のアクセス線との間に拡張する１つ以上のドープされた材料を含み得る。幾つかの場合、デコーダは基板２０４と結合され得る。
図３～図１４は、メモリアレイの１つ以上のメモリセルを形成するために、材料の層状アセンブリ上で一連の動作を実施することを含む製造プロセスを説明する。これらの図は、材料の層状アセンブリ上で製造プロセスの動作を実施することによって形成され得る中間構造体の例を説明する。図３～図１５に説明する構造体は、製造プロセスに対する一連の動作の一例を提供する。他の場合、製造プロセスは、様々な動作の組み合わせること、動作の順序の変更すること、これらの動作の１つ以上の動作若しくはステップを省くこと、又はそれらの任意の組み合わせを含み得る。
図３は、本明細書に開示するような例に従った自己整列メモリ構造体を形成するための技術をサポートする材料の層状アセンブリ３００の上面図及び断面図を説明する。材料の層状アセンブリ３００は、図２を参照して説明した基板２０４の一例であり得る基板３０２と、第１の導電性材料３０５と、電極３１０と、第１の犠牲材料３１５と、第１のマスク材料３２０とを含み得る。材料の層状アセンブリ３００は、図１及び図２を参照して説明したメモリアレイ１０２及びメモリデバイス２００等のメモリアレイのメモリセルを形成するために１つ以上の製造プロセスを受け得る。
材料の層状アセンブリ３００は、基板３０２上に堆積した、又は基板３０２と結合された導電性材料３０５の層を含み得る。導電性材料３０５の層は、メモリアレイの導電線を形成するために１つ以上の製造プロセスを受け得る。例えば、導電性材料３０５の層は、図１及び図２を参照して説明したワード線１１０等の、１つ以上のメモリセルに対するワード線を形成するためにエッチングされ得る。幾つかの場合、導電性材料３０５は、材料の層状アセンブリ３００の単一の連続層を形成し得、メモリアレイの複数の不連続の構造体中に導電性材料３０５の層（例えば、一連の並列ワード線）を形成するために、１つ以上の製造プロセス（例えば、エッチング）が実施され得る。他の例では、導電性材料３０５は、材料の層状アセンブリ３００内に１つ以上の構造体（例えば、導電線／経路）を形成するようなパターンで基板３０２上に堆積又は形成され得る。
材料の層状アセンブリ３００は、導電性材料３０５と結合された電極３１０を含み得る。電極３１０は、導電性材料３０５の最上面等の表面と結合された材料の層を形成し得る。電極３１０は、図２を参照して説明した電極２１５又は２２５の一例であり得る。電極３１０は、メモリアレイのメモリ材料又はメモリセルとの第１のコンタクトを形成し得る。幾つかの場合、電極３１０の層は、導電性材料３０５の上方に材料の単一の連続層を形成し得る。他の場合、電極３１０は、材料の層状アセンブリ３００内に１つ以上の構造体（例えば、電極コンタクト）を形成するようなパターンで導電性材料３０５上に堆積又は形成され得る。幾つかの場合、電極３１０のパターンは、導電性材料３０５のパターンと一致し得、又は対応し得る。
材料の層状アセンブリ３００は、電極３１０上に堆積した、又は電極３１０と結合された第１の犠牲材料３１５の層を含み得る。第１の犠牲材料３１５は、アレイの１つ以上の構造体を形成するための１つ以上の製造ステップの間に使用され得る。幾つかの場合、第１の犠牲材料３１５の１つ以上の部分は、製造プロセス中の異なるステップにおいて除去され得る。例えば、第１の動作において、絶縁材料で充填されるキャビティを形成するために、第１の犠牲材料３１５の第１の部分はエッチング除去され得、第２の動作において、メモリセル（例えば、図１及び図２を参照して説明したようなメモリセル１０５及び２２０）を形成するメモリ材料で充填されるキャビティを露出して、第１の犠牲材料の第２の部分は除去され得る。
第１のマスク材料３２０は、材料の層状アセンブリ３００の最上面を形成し得る。幾つかの場合、第１のマスク材料３２０は、第１のパターンに従って犠牲材料３１５に塗布され得、又は犠牲材料３１５の上方に形成され得る。例えば、第１のマスク材料３２０は、ハードマスクを含み得、フォトリソグラフィプロセスを使用してパターニングされ得る。幾つかの場合、フォトレジストは、第１のマスク材料３２０として単独で、又はハードマスク材料をパターニングするために使用され得る。第１のマスク材料３２０のパターニングは、第１のマスク材料から、除去又は画定された部分を含み得る。例えば、材料の層状アセンブリ内に第１の方向（例えば、ｙ軸）に沿って第１のセットのチャネルを形成するためのパターンセグメント３２５を有する第１のマスクパターンを形成するためにフォトリソグラフィプロセスが使用され得る。
犠牲材料３１５は、１つ以上の製造プロセスとのその相互作用に基づいて選択され得る。例えば、犠牲材料３１５は、所望の寸法公差を維持する、又は特定のプロセス動作（例えば、エッチング、フォトリソグラフィ等）に対して予測可能に繰り返し振る舞う材料であり得る。すなわち、材料のスタックが犠牲材料３１５の代わりにメモリ材料を含む場合、エッチングプロセスは、メモリ材料の構造体（例えば、表面化学）を劣化、損傷、又は変化させ得る。メモリセルのサイズが縮小すると、製造により誘発されるこれらの欠陥は、メモリセルの最小サイズを限定し得る。例えば、メモリセルが小さくなるにつれて、製造により誘発される欠陥は、メモリセルの総サイズの大きな割合を占め得、例えば、１つ以上の仕様（時間、温度等）内でデータを確実に蓄積できないメモリセルをもたらし得る。しかしながら、犠牲材料３１５を使用することは、メモリ材料の表面化学の汚染、劣化、又は変化を低減し得る。例えば、犠牲材料を使用することは、１つ以上の製造動作が犠牲材料を使用して実施された後に、材料のスタック上にメモリ材料を堆積することを可能にし得る。更に、犠牲材料は除去されるであろうし、メモリ状態を蓄積又は読み出すために使用されないので、犠牲材料３１５は、１つ以上の製造動作（例えば、本明細書に説明するようなエッチング又は絶縁性材料の堆積）の間のより大きな寸法安定性等の製造上の利点を提供するように選択され得る。幾つかの場合、犠牲材料は窒化ケイ素材料を含み得る。
材料の層状アセンブリ３００は、メモリアレイの複数のメモリセルを形成するために使用され得る。幾つかの場合、例えば３Ｄメモリ構造体に対しては、メモリセルの第１のセット／層は、材料の第１の層状アセンブリ３００から形成され得、メモリセルの第２のセット／層は、メモリセルの第１のセット上に材料の第２の層状アセンブリ３００を堆積することによって第１のセット／層に積み重ねて形成され得る。幾つかの場合、メモリセルの第２の又は後続の層は、材料の第１の層状アセンブリ３００とは異なる方向に材料の第２の層状アセンブリ３００を堆積することによって形成され得る。例えば、材料の第２の層状アセンブリ３００は、材料の第１の層状アセンブリ３００に直交する向きに堆積又は形成され得る。幾つかの場合、材料の第２の又は後続の層状アセンブリ３００は、材料の第１の層状アセンブリ３００と比較して、僅かな若しくは異なる層、材料、又は材料組成を有し得る。例えば、材料の第２の層状アセンブリ３００は、基板３０２を含まなくてもよく、異なる導電性材料３０５、異なる電極３１０、異なる犠牲材料３１５、層の異なる順序（例えば、導電性材料３０５の下方の電極３１０）、又はそれらの任意の組み合わせを有し得る。
図４は、本明細書に開示するような例に従った自己整列メモリ構造体を形成するための製造プロセスの一部としての材料除去動作により形成される第１の構造体４００の一例の上面図及び断面図を説明する。材料除去動作は、第１の構造体４００を形成するために、材料の層状アセンブリ３００上で実施され得、材料の層状アセンブリ３００上で材料除去動作を実施した後、第１の構造体４００は、１つ以上の第１のチャネル４３０を形成する複数の第１のセクション４２５を含み得る。
材料除去動作は、第１のセクション４２５及び第１のチャネル４３０を創出する画定された部分を除去するために、材料の層状アセンブリ３００をエッチングすることを含み得る。該動作は、第１のチャネル４３０をエッチングするためにパターニングされたマスク（例えば、図３を参照して説明したハードマスク、フォトレジスト等）を使用することを含み得る。各第１のチャネル４３０は、第１のセクション４２５の内の２つによって画定又は境界付けられ得る。例えば、第１のチャネル４３０－ａは、材料の層状アセンブリ３００の一部分をエッチング除去することによって形成され得、チャネルの第１の側を形成する第１のセクション４２５－ａと、チャネルの第２の側を形成する第１のセクション４２５－ｂとを有する。
エッチング動作は、複数の第１のセクション４２５及び複数の第１のチャネル４３０を形成し得る。各第１のセクション４２５は、材料の層状アセンブリの一部分を含み得る。例えば、各第１のセクション４２５は、第１の導電性材料４０５、電極４１０、第１の犠牲材料４１５、及び第１のマスク材料４２０を含み得、それらは、図３に関連して説明した第１の導電性材料３０５、電極４１０、第１の犠牲材料３１５、第１のマスク材料の例であり得る。第１のセクション４２５は、アレイに渡って第１のチャネル４３０の繰り返しパターンを創出し得る。幾つかの場合、各第１のセクション４２５及び各第１のチャネル４３０は、第１の方向に（ｙ軸に沿って）拡張し得る。
図５は、本明細書に開示するような例に従った自己整列メモリ構造体を形成するための製造プロセスの一部としての材料添加動作により形成される第２の構造体５００の一例の上面図及び断面図を説明する。材料添加動作は、第２の構造体５００を形成するために第１の構造体４００上で実施され得、第１の構造体４００上で材料添加動作を実施した後、第２の構造体５００は、材料の層状アセンブリ３００の複数の第１のセクション５２５を含み得る。これは、図４を参照して説明した第１のセクション４２５の例であり得る。第２の構造体はまた、複数の第１の絶縁性セクション５３５を形成する絶縁材料５３０を含み得る。
材料添加動作は、先行するエッチング動作により形成された第１のチャネル４３０中に絶縁材料５３０を堆積することを含み得る。幾つかの場合、堆積動作は、第１のチャネル４３０を絶縁材料５３０で充填し得、第１の構造体４００の最上面を過剰な絶縁材料５３０が覆い得る。第１のセクション５２５の最上面を露出するために、絶縁材料５３０を堆積した後に平坦化手順が実施され得る。結果として、第２の構造体５００は、第１のセクション５２５と第１の絶縁性セクション５３５との交互の配列を含み得る。幾つかの例では、平坦化プロセスは、第１のマスク材料と絶縁材料５３０との交互の配列を含む、実質的に平坦な最上面を第２の構造体５００上に創出し得る。絶縁材料５３０は、例えば、二酸化ケイ素であり得る。
図６は、本明細書に開示するような例に従った自己整列メモリ構造体を形成するための製造プロセスの一部としてのマスク除去動作により形成される第３の構造体６００の一例の上面図及び断面図を説明する。マスク除去動作は、第３の構造体６００を形成するために第２の構造体５００上で実施され得、第２の構造体５００上でマスク除去動作を実施した後、第３の構造体６００は、最上層として第１の犠牲材料６１５を含む複数の第１のセクション６２５を含み得る。第１の犠牲材料は、図３～図４に関連して説明した第１の犠牲材料３１５、４１５の一例であり得る。第２の構造体はまた、複数の第１の絶縁性セクション６３５を形成する絶縁材料６３０を含み得、これらは、図５を参照して説明した絶縁材料５３０及び絶縁性セクション５３５の例であり得る。
マスク除去動作は、第１の犠牲材料６１５の最上面を露出することを含み得、第３の構造体６００は、第１のセクション６２５と第１の絶縁性セクション６３５との交互の配列を含み得る。したがって、第３の構造体６００の最上面は、第１の犠牲材料６１５と絶縁材料６３０との交互のセクションを含む。幾つかの例では、マスク除去プロセスは、実質的に平坦な最上面を生成するために実施され得る。例えば、マスク除去プロセスは、化学機械平坦化を含み得る。
図７は、本明細書に開示するような例に従った自己整列メモリ構造体を形成するための製造プロセスの一部としての材料添加動作により形成される第４の構造体７００の一例の上面図及び断面図を説明する。材料添加動作は、第４の構造体７００を形成するために、第３の構造体６００上で実施され得、第３の構造体６００上で材料添加動作を実施した後、第４の構造体７００は、第２の犠牲材料７２０の層及び第２のマスク材料７２５の層を含み得る。第２の犠牲材料７２０は、第３の構造体６００の最上面上に堆積し得、第２のマスク材料７２５は、第２の犠牲材料７２０の最上面上に堆積し得る。
第４の構造体７００は、第３の構造体６００（例えば、第１の犠牲材料６１５及び絶縁材料６３０）の最上面上に堆積し又は該最上面と結合された第２の犠牲材料７２０の層を含み得る。第２の犠牲材料７２０は、アレイの１つ以上の構造体を形成するための１つ以上の製造ステップの間に使用され得る。幾つかの場合、第２の犠牲材料７２０の１つ以上の部分は、製造プロセスの異なるステップにおいて除去され得る。例えば、後続の動作において、第２の犠牲材料７２０の第１の部分は、絶縁性材料で充填されるキャビティを形成するためにエッチング除去され得る。幾つかの場合、メモリ材料で充填され、メモリセル（例えば、図１及び図２を参照して説明したようなメモリセル１０５及び２２０）を形成するキャビティを露出／創出するために、第２の犠牲材料７２０の第２の部分を除去するために第２の後続の動作が実施され得る。
第２のマスク材料７２５は、第４の構造体７００の最上面を形成し得る。幾つかの場合、第２のマスク材料７２５は、第２のパターンに従って第２の犠牲材料７２０に塗布され得、又は第２の犠牲材料７２０の上方に形成され得る。例えば、第２のマスク材料７２５は、ハードマスクを含み得、フォトリソグラフィプロセスを使用してパターニングされ得る。幾つかの場合、フォトレジストは、第２のマスク材料７２５として、又はハードマスク材料をパターニングするために使用され得る。第２のマスク材料７２５のパターニングは、第２のマスク材料７２５から、画定された部分を除去することを含み得る。例えば、フォトリソグラフィプロセスは、第４の構造体７００内に第２の方向（例えば、ｘ軸）に沿って第２のセットのチャネルを形成するための第２のパターンセグメント７３０を有する第２のマスクを形成するために使用され得る。第２のパターンセグメント７３０は、本明細書で論じる第１の方向と比較して異なる向きである第２の方向に向けられ得る。例えば、第２のパターンセグメント７３０は、図３に関連して説明した第１のパターンセグメント３２５に対して直交する関係で向けられ得る。
図８は、本明細書に開示するような例に従った自己整列メモリ構造体を形成するための製造プロセスの一部としての材料除去動作により形成される第５の構造体８００の一例の上面図及び断面図を説明する。第５の構造体は、電極材料８１０、第１の犠牲材料８１５、第２の犠牲材料８２０、及び第２のマスク材料８２５を含み得、これらは、本明細書に説明する電極、第１の犠牲材料、第２の犠牲材料、及びマスク材料の例であり得る。材料除去動作は、第５の構造体８００を形成するために第４の構造体７００上で実施され得、第４の構造体７００上で材料除去動作を実施した後、第５の構造体８００は、１つ以上の第２のチャネル８３０を形成する複数の第２のセクション８２７を含み得る。
材料除去動作は、第２のチャネル８３０を創出するために、第４の構造体７００の第２の犠牲材料８２０及び第１の犠牲材料８１５の部分を通ってエッチングすることを含み得る。該動作は、第２のチャネル８３０を形成するために第２の方向に向けられた第２のマスクパターン（例えば、ハードマスク、フォトレジスト等）を使用することを含み得る。したがって、第２のチャネル８３０は、第１のチャネル４３０と比較して異なる方向に向けられ得る。第１の犠牲材料８１５及び第２の犠牲材料８２０の両方を通って第２のチャネル８３０をエッチングすることによって、第２のチャネル８３０は、本明細書に説明した先行する製造動作において形成された機構と自己整列し得る。例えば、第２のチャネル８３０は、メモリ材料のためのキャビティを底部電極８１０と自動的に整列し得る。
エッチング動作は、複数の第２のセクション８２７及び複数の第２のチャネル８３０を形成し得る。各第２のセクション８２７は、第４の構造体７００の一部分を含み得る。例えば、各第２のセクション８２７は、第１の犠牲材料８１５の層、第２の犠牲材料８２０の層、及び第２のマスク材料８２５の層を含み得、これらは、本明細書に説明する第１の犠牲材料、第２の犠牲材料、及び第２のマスク材料の例であり得る。第２のセクション８２７は、第５の構造体８００に渡って第２のチャネル８３０の繰り返しパターンを創出し得る。幾つかの場合、各第２のセクション８２７及び各第２のチャネル８３０は、第２の方向に（例えば、ｘ軸に沿って又は平行に）拡張し得る。
断面図ＸＩＩ－ＸＩＩは、各第２のチャネル８３０の底面を形成する構造体の一例を説明する。例えば、第２のチャネル８３０の底面は、電極セクション８１０と第１の絶縁材料セクション８３５との交互の配列を含み得る。幾つかの場合、絶縁材料セクション８３５は、電極セクション８１０よりも高くてもよく、又は電極セクション８１０よりも高く拡張し得る。追加的又は代替的に、電極セクション８１０及び絶縁材料セクション８３５の両方は、第１の方向に（ｙ軸に沿って又は平行に）アレイに渡って拡張し得る。
図９は、本明細書に開示するような例に従った自己整列メモリ構造体を形成するための製造プロセスの一部としての材料添加動作により形成される第６の構造体９００の一例の上面図及び断面図を説明する。材料添加動作は、第６の構造体９００を形成するために第５の構造体８００上で実施され得、第５の構造体８００上で材料添加動作を実施した後、第６の構造体９００は、複数の第２のセクション９２７及び複数の第２の絶縁性セクション９３５を含み得る。
材料添加動作は、先行するエッチング動作により第５の構造体８００内に形成された第２のチャネル８３０中に絶縁材料を堆積することを含み得る。幾つかの場合、該堆積動作は第２のチャネル８３０を絶縁材料で充填し得、第５の構造体８００の最上面を過剰な絶縁材料が覆い得る。第２のセクション９２７の最上面を露出するために、絶縁材料を堆積した後に平坦化手順（例えば、化学機械平坦化）が実施され得る。結果として、第６の構造体９００は、第２のセクション９２７と第２の絶縁性セクション９３５との交互の配列を含み得る。幾つかの例では、平坦化プロセスは、第２のマスク材料を除去し得、第２の犠牲材料と絶縁材料との交互の配列を含み得る実質的に平坦な最上面を第６の構造体９００上に創出し得る。
図１０は、本明細書に開示するような例に従った自己整列メモリ構造体を形成するための製造プロセスの一部としての犠牲材料除去動作により形成される第７の構造体１０００の一例の上面図及び断面図を説明する。犠牲材料除去動作は、第７の構造体１０００を形成するために第６の構造体９００上で実施され得、第６の構造体９００上で犠牲材料除去動作を実施した後、第７の構造体１０００は、複数の第２の絶縁性セクション１０３５と、複数のメモリキャビティ１０５０を各々有する複数の第３のチャネル１０３０とを含み得る。
第６の構造体から第１及び第２の犠牲材料を除去することは、第２の方向に沿って拡張し得る第３のチャネル１０３０を形成／露出し得る。断面図ＸＶ－ＸＶに示すように、各第３のチャネル１０３０は、２つの第２の絶縁性セクション１０３５の間に形成され得る。例えば、第３のチャネル１０３０－ａは、一方の側の第２の絶縁性セクション１０３５－ａと、他方の側の第２の絶縁性セクション１０３５－ｂとによって形成され得る。各第３のチャネル１０３０の底部は、電極セクション及び第１の絶縁性セクションの両方を含み得る。各第３のチャネル１０３０において、メモリキャビティ１０５０は、第１の絶縁性セクション１０２５の間に形成され得る。例えば、断面図ＸＶＩ－ＸＶＩに示すように、第１のメモリキャビティ１０５０－ａは、２つの第１の絶縁性セクション１０２５－ａ、１０２５－ｂの間に形成され得る。幾つかの場合、メモリキャビティ１０５０の底面に電極が形成され得る。したがって、各メモリキャビティ１０５０は、第１の絶縁性セクション１０２５と第２の絶縁性セクション１０３５との間に形成され得る。更に、第１の絶縁性セクション１０２５及び第２の絶縁性セクション１０３５は、異なる高さを有し得る。例えば、最終的なメモリアレイは、第１の絶縁性セクション１０２５の高さまで充填されたメモリ材料を含み得る。それによって、メモリキャビティ１０５０の上方の第３のチャネル１０３０の一部分は、（例えば、材料の層状アセンブリ３００の底部電極の方向に直交する）第２の方向に沿って拡張する最上部電極を含み得る。
図１１は、本明細書に開示するような例に従った自己整列メモリ構造体を形成するための製造プロセスの一部としてのメモリ材料堆積動作により形成される第８の構造体１１００の一例の上面図及び断面図を説明する。メモリ材料堆積動作は、第８の構造体１１００を形成するために第７の構造体１０００上で実施され得、第７の構造体１０００上でメモリ材料堆積動作を実施した後、第８の構造体１１００は、各メモリキャビティ１０５０（図１０）と、幾つかの場合、第３のチャネル１０３０（図１０）の少なくとも一部分を充填するメモリ材料１１５５を含み得る。
メモリ材料堆積動作は、第７の構造体１０００上にカルコゲニドメモリ材料を堆積することを含み得る。幾つかの場合、メモリ材料は、第３のチャネル１０３０（図１０）を充填し得、第２の絶縁性セクション１０３５（図１０）の最上面を覆い得る。第８の構造体１１００から過剰なメモリ材料を除去するために、エッチング又は選択的エッチング手順が実施され得る。他の例では、メモリ材料が第１の絶縁性セクション１０２５（図１０）の高さまでメモリキャビティ１０５０（図１０）を充填するように、選択的メモリ材料堆積手順が実施され得る。幾つかの場合、選択的堆積手順は、過剰な形状メモリ材料を除去するための後続のエッチング手順を含まなくてもよい。他の場合、過剰な材料を除去する、又はメモリ材料の所望の表面特性を創出するために、エッチング手順、研磨手順、又はそれらの組み合わせが実施され得る。それらのエッチング及び／又は研磨手順は、第８の構造体から過剰な材料を除去するため、又はそれらの組み合わせのために、選択的に堆積したメモリ材料上で実施され得る。
図１２は、本明細書に開示するような例に従った自己整列メモリ構造体を形成するための製造プロセスの一部としてのエッチング動作により形成される第９の構造体１２００の一例の上面図及び断面図を説明する。エッチング動作は、第９の構造体１２００を形成するために第８の構造体１１００上で実施され得、第８の構造体１１００上でエッチング動作を実施した後、第９の構造体１２００は、メモリセル１２４０を形成するように、各メモリキャビティ１０５０（図１０）を第１の絶縁性セクション１０２５（図１０）の高さまで充填するメモリ材料を含み得る。上面図及び断面図（断面ＸＩＸ－ＸＩＸ及び断面ＸＸ－ＸＸ）に説明するように、第１のメモリセル１２４０－ａは、第１の高さを有する２つの第１の絶縁性セクション１２２５と、第２の高さを有する２つの第２の絶縁性セクション１２３５との間に位置付けられ得る。第１の絶縁性セクション１２２５及び第２の絶縁性セクション１２３５は、本明細書に記載するような絶縁材料から形成される絶縁性セクションの例であり得る。或いは、第９の構造体１２００は、上で論じたように、第７の構造体内の絶縁性セクション１０２５及び１０３５により形成されたメモリキャビティ１０５０中にメモリ材料を選択的に堆積すること（例えば、第７の構造体において電極材料が露出された場所に選択的に堆積すること）によって形成され得る。
図１３は、本明細書に開示するような例に従った自己整列メモリ構造体を形成するための製造プロセスの一部としての電極堆積動作により形成される第１０の構造体１３００の一例の上面図及び断面図を説明する。電極堆積動作は、第１０の構造体１３００を形成するために第９の構造体１２００上で実施され得、第９の構造体１２００上で電極堆積動作を実施した後、第１０の構造体１３００は、各メモリキャビティ１２５０（図１２）内のメモリ材料を覆う電極材料１３６０を含み得る。
幾つかの場合、電極材料１３６０は、第９の構造体１２００の最上面に渡って堆積し得る。これらの場合、メモリ材料及び絶縁材料の両方は、電極材料１３６０によってコーティングされ得る。すなわち、電極材料は、第１０の構造体１３００の最上面を渡る連続層を形成し得る。
図１４は、本明細書に開示するような例に従った自己整列メモリ構造体を形成するための製造プロセスの一部としての導体堆積動作により形成される第１１の構造体１４００の一例の上面図及び断面図を説明する。導体堆積動作は、第１１の構造体１４００を形成するために第１０の構造体１３００上で実施され得、第１０の構造体１３００上で導体堆積動作を実施した後、第１１の構造体１４００は、第３のチャネル１０３０（図１０）の最上部分を充填する第２の導体材料１４６５を含み得る。
第２の導電性材料１４６５は、メモリ材料の上方の第３のチャネル１０３０（図１０）及び第１の絶縁性セクション１０２５（図１０）の部分を充填するように、第１０の構造体１３００上に堆積し得る。幾つかの場合、第２の導電性材料は、第３のチャネル１０３０を充填し得、第１０の構造体１３００の最上面を覆い得る。導電性材料１４６５の過剰なセクションを除去するためにエッチング又は平坦化手順（例えば、化学機械平坦化）が実施され得る。したがって、第１１の構造体１４００は、絶縁材料（例えば、第２の絶縁性セクション１２３５）と第２の導体材料１４６５との交互のセクションを含み得る。
図１５は、本開示に従った自己整列メモリ構造体を形成するための技術をサポートする１つ以上の方法１５００を説明するフローチャートを示す。方法１５００の動作は、製造システム、又は製造システムと関連付けられた１つ以上のコントローラによって実装され得る。幾つかの例では、１つ以上のコントローラは、説明する機能を実施するために製造システムの１つ以上の機能的素子を制御するための命令のセットを実行し得る。追加的又は代替的に、１つ以上のコントローラは、専用のハードウェアを使用して、説明する機能の一部を実施し得る。
１５０５において、方法１５００は、材料の層状アセンブリの第１のセットのセクションを創出するために、材料の層状アセンブリ中に第１の方向に沿って第１のセットのチャネルをエッチングすることであって、材料の層状アセンブリは、第１の導電性材料及び第１の犠牲材料を含むことを含み得る。１５０５の動作は、本明細書に説明する方法に従って実施され得る。
１５１０において、方法１５００は、第１のセットのチャネルの各々内に絶縁材料を堆積することを含み得る。１５１０の動作は、本明細書に説明する方法に従って実施され得る。
１５１５において、方法１５００は、材料の層状アセンブリの第１のセットのセクションと絶縁材料との上に第２の犠牲材料を堆積することを含み得る。１５１５の動作は、本明細書に説明する方法に従って実施され得る。
１５２０において、方法１５００は、第２の犠牲材料の第２のセットのセクションを創出するために、材料の層状アセンブリ中に第２の方向に沿って第２のセットのチャネルをエッチングすることであって、第２のセットのチャネルは、第１の犠牲材料及び第２の犠牲材料を通って拡張することを含み得る。１５２０の動作は、本明細書に説明する方法に従って実施され得る。
１５２５において、方法１５００は、第２のセットのチャネルの各々内に第２の絶縁材料を堆積することを含み得る。１５２５の動作は、本明細書に説明する方法に従って実施され得る。
１５３０において、方法１５００は、材料の層状アセンブリのキャビティのセットを形成するために、第１及び第２の犠牲材料を除去することを含み得る。１５３０の動作は、本明細書に説明する方法に従って実施され得る。
１５３５において、方法１５００は、キャビティのセットを少なくとも部分的に充填するために、材料の層状アセンブリ上にメモリ材料を堆積することを含み得る。１５３５の動作は、本明細書に説明する方法に従って実施され得る。
幾つかの例では、本明細書に説明するような装置は、方法１５００等の１つ以上の方法を実施し得る。装置は、材料の層状アセンブリの第１のセットのセクションを創出するために、材料の層状アセンブリ中に第１の方向に沿って第１のセットのチャネルをエッチングすることであって、材料の層状アセンブリは、第１の導電性材料及び第１の犠牲材料を含むことと、第１のセットのチャネルの各々内に絶縁材料を堆積することと、材料の層状アセンブリの第１のセットのセクションと絶縁材料との上に第２の犠牲材料を堆積することと、第２の犠牲材料の第２のセットのセクションを創出するために、材料の層状アセンブリ中に第２の方向に沿って第２のセットのチャネルをエッチングすることであって、第２のセットのチャネルは、第１の犠牲材料及び第２の犠牲材料を通って拡張することと、第２のセットのチャネルの各々内に第２の絶縁材料を堆積することと、材料の層状アセンブリのキャビティのセットを形成するために、第１及び第２の犠牲材料を除去することと、キャビティのセットを少なくとも部分的に充填するために、材料の層状アセンブリ上にメモリ材料を堆積することをするための機構、手段、又は命令（例えば、プロセッサにより実行可能な命令を蓄積する非一時的コンピュータ可読媒体）を含み得る。装置は、例えば、物理気相堆積設備、化学気相堆積装置、イオン注入設備、エッチング（例えば、プラズマエッチング、ウェットエッチング、ドライエッチング）設備、フォトリソグラフィ設備（例えば、フォトレジスト塗布設備、ステッパー）、及び平坦化（例えば、化学機械平坦化）設備等を含み得る。
本明細書に説明する方法１５００及び装置の幾つかの例は、第１の犠牲材料の表面を露出するために、第１のセットのチャネルの各々内に絶縁材料を堆積することの後に、材料の層状アセンブリから材料を除去することのための動作、機構、手段、又は命令を更に含み得る。
本明細書に説明する方法１５００及び装置の幾つかの例では、材料を除去することは、化学機械平坦化を含む。
本明細書に説明する方法１５００及び装置の幾つかの例は、第２の犠牲材料の表面を露出するために、第２のセットのチャネルの各々内に第２の絶縁材料を堆積することの後に、材料の層状アセンブリから材料を除去することのための動作、機構、手段、又は命令を更に含み得る。
本明細書に説明する方法１５００及び装置の幾つかの例では、材料を除去することは、化学機械平坦化を含む。
本明細書に説明する方法１５００及び装置の幾つかの例は、メモリ材料上に第２の導電性材料を堆積することであって、第２の導電性材料は、第２のセットのチャネルを少なくとも部分的に充填することのための動作、機構、手段、又は命令を更に含み得る。
本明細書に説明する方法１５００及び装置の幾つかの例は、第１の導電性材料と第１の犠牲材料との間の層内に第１の電極材料を堆積することと、第２の導電性材料を堆積することの前に、メモリ材料上に第２の電極を堆積することのための動作、機構、手段、又は命令を更に含み得る。
本明細書に説明する方法１５００及び装置の幾つかの例では、第２の電極材料を堆積することは、第２の絶縁材料を露出するために、材料の層状アセンブリ上で材料除去プロセスを実施することのための動作、機構、手段、又は命令を含み得る。
本明細書に説明する方法１５００及び装置の幾つかの例では、第１のセットのチャネルをエッチングすることは、第１の犠牲材料上に第１のマスク材料を堆積することと、第１のセットのチャネルをエッチングするために使用される第１のパターンに従って第１のマスク材料をパターニングすることのための動作、機構、手段、又は命令を含み得る。
本明細書に説明する方法１５００及び装置の幾つかの例は、第１のセットのチャネルの各々内に絶縁材料を堆積することの後に第１のマスク材料を除去することのための動作、機構、手段、又は命令を更に含み得る。
本明細書に説明する方法１５００及び装置の幾つかの例では、第２のセットのチャネルをエッチングすることは、第２の犠牲材料上に第２のマスク材料を堆積することと、第２のセットのチャネルの各々に使用される第２のパターンに従って第２のマスク材料をパターニングすることのための動作、機構、手段、又は命令を含み得る。
本明細書に説明する方法１５００及び装置の幾つかの例では、第１の方向は、第２の方向に直交し得る。
本明細書に説明する方法１５００及び装置の幾つかの例では、キャビティのセットの各々は、絶縁材料及び第２の絶縁材料のセクション間に配置され得る。
本明細書に説明する方法１５００及び装置の幾つかの例は、第２のセットのチャネルを露出するために、メモリ材料を堆積することの後に、過剰なメモリ材料をエッチングすることのための動作、機構、手段、又は命令を更に含み得る。
本明細書に説明する方法１５００及び装置の幾つかの例では、メモリ材料を堆積することは、キャビティのセット内にメモリ材料を選択的に堆積することのための動作、機構、手段、又は命令を含み得る。
本明細書に説明する方法１５００及び装置の幾つかの例では、メモリ材料は、カルコゲニド材料を含む。
本明細書に説明する方法１５００及び装置の幾つかの例は、第２のセットのチャネルをエッチングすることは第１のセットのセクションの第１の犠牲材料を第３のセットのセクションに分割することのための動作、機構、手段、又は命令を更に含み得る。
図１６は、本開示に従った自己整列メモリ構造体を形成するための技術をサポートする１つ以上の方法１６００を説明するフローチャートを示す。方法１６００の動作は、製造システム、又は製造と関連付けられた１つ以上のコントローラによって実装され得る。幾つかの例では、１つ以上のコントローラは、説明する機能を実施するために製造システムの１つ以上の機能的素子を制御するための命令のセットを実行し得る。追加的又は代替的に、１つ以上のコントローラは、専用のハードウェアを使用して、説明する機能の一部を実施し得る。
１６０５において、方法１６００は、第１の導体材料及び第１の犠牲材料の層状アセンブリの第１のセットのセクションを形成することであって、第１のセットのセクションは、第１の寸法で伸長し、第１の絶縁材料により分離されることを含み得る。１６０５の動作は、本明細書に説明する方法に従って実施され得る。
１６１０において、方法１６００は、層状アセンブリの第１のセットのセクションと第１の絶縁材料との上方に第２の犠牲材料の第２のセットのセクションを形成することであって、第２のセットのセクションは、第２の寸法で伸長し、第２の絶縁材料により分離されることを含む。１６１０の動作は、本明細書に説明する方法に従って実施され得る。
１６１５において、方法１６００は、第１のセットのセクション内の第１の犠牲材料をメモリ材料と置き換えることを含み得る。１６１５の動作は、本明細書に説明する方法に従って実施され得る。
１６２０において、方法１６００は、第２のセットのセクション内の第２の犠牲材料を第２の導体材料と置き換えることを含み得る。１６２０の動作は、本明細書に説明する方法に従って実施され得る。
幾つかの例では、本明細書に説明するような装置は、方法１６００等の１つ以上の方法を実施し得る。装置は、第１の導体材料及び第１の犠牲材料の層状アセンブリの第１のセットのセクションを形成することであって、第１のセットのセクションは、第１の寸法で伸長し、第１の絶縁材料により分離されることと、層状アセンブリの第１のセットのセクションと第１の絶縁材料との上方に第２の犠牲材料の第２のセットのセクションを形成することであって、第２のセットのセクションは、第２の寸法で伸長し、第２の絶縁材料により分離されることと、第１のセットのセクション内の第１の犠牲材料をメモリ材料と置き換えることと、第２のセットのセクション内の第２の犠牲材料を第２の導体材料と置き換えることをするための機構、手段、又は命令（例えば、プロセッサにより実行可能な命令を蓄積する非一時的コンピュータ可読媒体）を含み得る。装置は、例えば、物理気相堆積設備、化学気相堆積装置、イオン注入設備、エッチング（例えば、プラズマエッチング、ウェットエッチング、ドライエッチング）設備、フォトリソグラフィ設備（例えば、フォトレジスト塗布設備、ステッパー）、及び平坦化（例えば、化学機械平坦化）設備等を含み得る。
本明細書に説明する方法１６００及び装置の幾つかの例では、第１のセットのセクションは第１の方向に沿って形成され得、第２のセットのセクションは、２つの第１の絶縁材料と２つの第２の絶縁材料との間にメモリ材料が配置され得るように、第２の方向とは異なる第２の方向に沿って形成され得る。
本明細書に説明する方法１６００及び装置の幾つかの例では、第１の犠牲材料をメモリ材料と置き換えることは、第１の犠牲材料及び第２の犠牲材料を除去することと、層状アセンブリ上にメモリ材料を堆積することと、第１の絶縁材料と同じ高さを有するメモリ材料のセクションを形成するために、メモリ材料の一部分を除去することのための動作、機構、手段、又は命令を含み得る。
本明細書に説明する方法１６００及び装置の幾つかの例は、第１の導体材料と第１の犠牲材料との間に電極を形成することのための動作、機構、手段、又は命令を更に含み得る。
本明細書に説明する方法１６００及び装置の幾つかの例では、第１の犠牲材料をメモリ材料と置き換えることは、第１の犠牲材料及び第２の犠牲材料を除去することと、第１の犠牲材料及び第２の犠牲材料の除去により露出された電極を有する層状アセンブリの部分上にメモリ材料を選択的に堆積することのための動作、機構、手段、又は命令を含み得る。
上に説明した方法は可能な実装を説明すること、動作及びステップは再配置され得、さもなければ修正され得ること、及びその他の実装が可能であることに留意すべきである。更に、方法の内の２つ以上からの部分を組み合わされ得る。
装置を説明する。装置は、材料の層状アセンブリの第１の複数のセクションを創出するために、材料の層状アセンブリ中に第１の方向に沿って第１の複数のチャネルをエッチングすることであって、材料の層状アセンブリは、第１の導電性材料及び第１の犠牲材料を含むことと、第１のセットのチャネルの各々内に絶縁材料を堆積することと、材料の層状アセンブリの第１のセットのセクションと絶縁材料との上に第２の犠牲材料を堆積することと、第２の犠牲材料の第２のセットのセクションを創出するために、材料の層状アセンブリ中に第２の方向に沿って第２のセットのチャネルをエッチングすることであって、第２のセットのチャネルは、第１の犠牲材料及び第２の犠牲材料を通って拡張することと、第２のセットのチャネルの各々内に第２の絶縁材料を堆積することと、材料の層状アセンブリのキャビティのセットを形成するために、第１及び第２の犠牲材料を除去することと、キャビティのセットを少なくとも部分的に充填するために、材料の層状アセンブリ上にメモリ材料を堆積することを含むプロセスによって形成されたメモリセルのセットを含み得る。
幾つかの例では、プロセスは、メモリ材料を堆積することの後に、材料の層状アセンブリ上に電極材料を堆積することであって、電極材料は、メモリ材料及び第２の絶縁材料の上方に層を形成することための動作、機構、手段、又は命令を更に含み得る。
幾つかの例では、プロセスは、第２の絶縁材料の最上面を露出するために、第２の絶縁材料の最上面の上方に配置された電極材料の層の一部分を除去することのための動作、機構、手段、又は命令を更に含み得る。
本明細書に説明する情報及び信号は、様々な異なる科学技術及び技術の内の何れかを使用して表され得る。例えば、上述の説明全体通じて言及され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、及びチップは、電圧、電流、電磁波、磁場若しくは磁性粒子、光場若しくは光粒子、又はそれらの任意の組み合わせにより表され得る。幾つかの図面は、（複数の）信号を単一の信号として説明し得るが、バスが様々なビット幅を有し得る場合に、信号が信号のバスを表し得ることは、当業者により理解されるであろう。
用語“電子通信”、“導電的に接触”、“接続される”、及び“結合される”は、コンポーネント間の信号の流れをサポートするコンポーネント間の関係を指し得る。コンポーネント間の信号の流れを何時でもサポートし得る何らかの導電経路がコンポーネント間にある場合、コンポーネントは、相互に電子通信する（又は導電的に接触する、又は接続される、又は結合される）とみなされる。任意の所与の時間において、相互に電子通信する（又は導電的に接触する、又は接続される、又は結合される）コンポーネント間の導電経路は、接続されるコンポーネントを含むデバイスの動作に基づいて開回路又は閉回路であり得る。接続されるコンポーネント間の導電経路は、コンポーネント間の直接の導電経路であり得、又は接続されるコンポーネント間の導電経路は、スイッチ、トランジスタ、若しくはその他のコンポーネント等の介在コンポーネントを含み得る間接的な導電経路であり得る。幾つかの場合、接続されるコンポーネント間の信号の流れは、例えば、スイッチ又はトランジスタ等の１つ以上の介在コンポーネントを使用して一時的に中断され得る。
用語“結合する”は、信号が導電経路を介してコンポーネント間で通信することが現在可能ではないコンポーネント間の開回路の関係から、信号が導電経路を介してコンポーネント間で通信され得るコンポーネント間の閉回路の関係へ移行する状態を指す。コントローラ等のコンポーネントが他のコンポーネントを相互に結合する場合、該コンポーネントは、信号の流れを以前は許さなかった導電経路を介して、他のコンポーネント間を信号が流れること可能にする変化を開始する。
用語“絶縁される”は、信号がコンポーネント間を現在流れることが可能ではないコンポーネント間の関係を指す。コンポーネントは、それらの間に開回路がある場合、相互に絶縁される。例えば、コンポーネント間に位置付けられたスイッチによって分離された２つのコンポーネントは、スイッチが開放されている場合に相互に絶縁される。コントローラが２つのコンポーネントを相互に絶縁する場合、コントローラは、信号が流れることを以前は許していた導電経路を使用して信号がコンポーネント間を流れることを防止する変化に影響を与える。
本明細書で使用する用語“層”は、幾何学的構造体の階層又はシートを指す。各層は３つの次元（例えば、高さ、幅、及び深さ）を有し得、表面の少なくとも一部分を覆い得る。例えば、層は、２つの次元が第３よりも大きい３次元構造体、例えば、薄膜であり得る。層は、様々な素子、コンポーネント、及び/又は材料を含み得る。幾つかの場合、１つの層は２つ以上のサブレイヤを含み得る。添付の図の幾つかでは、説明目的のために、３次元の層の２次元が描写されている。
本明細書で使用するとき、用語“実質的に”は、修正される特徴（例えば、用語、実質的により修正される動詞又は形容詞）が絶対的である必要はないが、特徴の利点を実現するのに十分に近いことを意味する。
本明細書で使用するとき、用語“電極”は、導電体を指し得、幾つかの場合、メモリセル又はメモリアレイの他のコンポーネントへの電気的コンタクトとして用いられ得る。電極は、メモリアレイの素子又はコンポーネント間の導電経路を提供するトレース、ワイヤ、導電線、又は導電性層等を含み得る。
用語“フォトリソグラフィ”は、本明細書で使用するとき、フォトレジスト材料を使用してパターニングし、電磁放射線を使用してそうした材料を露光するプロセスを指し得る。例えば、フォトレジスト材料は、例えば、ベース材料上にフォトレジストをスピンコーティングすることによって、ベース材料上に形成され得る。フォトレジストを放射線に曝すことによって、フォトレジスト内にパターンが創出され得る。パターンは、例えば、放射線がフォトレジストを露光する場所を空間的に描写するフォトマスクによって画定され得る。露光したフォトレジスト領域は、例えば、化学処理によってその後除去され得、所望のパターンを残す。幾つかの場合、露光した領域が残り得、露光していない領域が除去され得る。
同様に、本開示で使用するとき、用語“直交”及び“垂直”は、幾何学的関係を説明するために使用する場合、正確な幾何学的垂直性への限定を示唆することを意図しない。実例として、本開示で使用するような用語“直交”及び“垂直”は、例えば、製造及び組立公差等のそうした考慮事項に関連する幾何学的垂直性からの典型的な偏差を含むことを意図する。更に、成形、鋳造、堆積、及びエッチング等のある一定の製造プロセスは、様々なコンポーネントの製造、組み立て、又は動作の内の何れかを容易にするために、正若しくは負のドラフト、エッジの面取り及び／若しくはフィレット、又はその他の機構を含み得、又はそれらをもたらし得、この場合、幾つかの表面は、幾何学的に垂直ではないことがあるが、本開示の文脈では垂直であり得る。
メモリアレイを含む本明細書で論じるデバイスは、シリコン、ゲルマニウム、シリコン－ゲルマニウム合金、ヒ化ガリウム、窒化ガリウム等の半導体基板上に形成され得る。幾つかの場合、該基板は半導体ウエハである。他の場合、該基板は、シリコンオングラス（ＳＯＧ）若しくはシリコンオンサファイア（ＳＯＰ）等のシリコンオンインシュレータ（ＳＯＩ）基板、又は別の基板上の半導体材料のエピタキシャルレイヤであり得る。基板又は基板のサブ領域の導電性は、リン、ホウ素、又はヒ素を含むがこれらに限定されない様々な化学種を使用したドーピングを通じて制御され得る。ドーピングは、イオン注入により、又は任意のその他のドーピング手段により、基板の初期の形成又は成長の間に実施され得る。
本明細書で論じるスイッチングコンポーネント又はトランジスタは、電界効果トランジスタ（ＦＥＴ）を表し得、ソース、ドレイン、及びゲートを含む３端子デバイスを含み得る。端子は、導電性材料、例えば、金属を通じて他の電子素子に接続され得る。ソース及びドレインは、導電性であり得、高濃度にドープされた、例えば、縮退した、半導体領域を含み得る。ソース及びドレインは、低濃度にドープされた半導体領域又はチャネルによって分離され得る。チャネルがｎ型（すなわち、主たるキャリアが電子）である場合、該ＦＥＴはｎ型ＦＥＴと称され得る。チャネルがｐ型（すなわち、主たるキャリアがホール）である場合、該ＦＥＴはｐ型ＦＥＴと称され得る。チャネルは、絶縁ゲート酸化物によって覆われ得る。チャネルの導電性は、ゲートに電圧を印加することによって制御され得る。例えば、正の電圧又は負の電圧をｎ型ＦＥＴ又はｐ型ＦＥＴに夫々印加することは、チャネルが導電性になることをもたらし得る。トランジスタの閾値電圧以上の電圧がトランジスタのゲートに印加された場合、トランジスタは“オン”に又は“活性化”され得る。トランジスタの閾値電圧未満の電圧がトランジスタのゲートに印加された場合、トランジスタは“オフ”に又は“不活性化”され得る。
添付の図面に関連して本明細書に記載される説明は、例示的構成を説明し、実装され得る又は請求項の範囲内にある全ての例を表さない。本明細書で使用する用語“例示的”は、“好適”又は“その他の例よりも有利”ではなく“一例、実例、又は説明として役立つこと”を意味する。詳細な説明は、説明する技術の理解を提供するための具体的詳細を含む。これらの技術は、しかしながら、これらの具体的詳細なしに実践され得る。幾つかの実例では、説明する例の概念を不明確にすることを避けるために、周知の構造体及びデバイスはブロック図の形式で示されている。
添付の図では、同様のコンポーネント又は機構は、同じ参照ラベルを有し得る。更に、同じタイプの様々なコンポーネントは、参照ラベルに続いてダッシュと、同様のコンポーネントの間で区別する第２のラベルとを付すことにより区別され得る。明細書において第１の参照ラベルのみが使用される場合、説明は、第２の参照ラベルに関係なく、同じ第１の参照ラベルを有する同様のコンポーネントの内の何れか１つに適用可能である。
本明細書の開示と関連して説明する様々な説明ブロック及びモジュールは、本明細書に説明する機能を実施するように設計された汎用プロセッサ、ＤＳＰ、ＡＳＩＣ、ＦＰＧＡ若しくはその他のプログラマブルロジックデバイス、ディスクリートゲート若しくはトランジスタロジック、ディスクリートハードウェアコンポーネント、又はそれらの任意の組み合わせを用いて実装又は実施され得る。汎用プロセッサは、マイクロプロセッサであり得るが、代わりに、プロセッサは、任意のプロセッサ、コントローラ、マイクロコントローラ、又はステートマシーンであり得る。プロセッサはまた、コンピューティングデバイスの組み合わせ（例えば、ＤＳＰとマイクロプロセッサとの組み合わせ、複数のマイクロプロセッサ、ＤＳＰコアと連携した１つ以上のマイクロプロセッサ、又は任意のその他のこうした構成）として実装され得る。
本明細書に説明する機能は、ハードウェア、プロセッサにより実行されるソフトウェア、ファームウェア、又はそれらの任意の組み合わせで実装され得る。プロセッサにより実行されるソフトウェアで実装される場合、機能は、コンピュータ可読媒体上の１つ以上の命令又はコードとして蓄積され得、又は送信され得る。その他の例及び実装は、開示及び添付の請求項の範囲内にある。例えば、ソフトウェアの性質に起因して、上で説明した機能は、プロセッサにより実行されるソフトウェア、ハードウェア、ファームウェア、ハード配線、又はこれらの任意の組み合わせを使用して実装され得る。機能を実装する機構はまた、機能の（複数の）部分が異なる物理的場所において実装されるように分散されることを含め、様々な位置に物理的に設置され得る。また、請求項を含む本明細書で使用するとき、項目のリスト（例えば、“の内の少なくとも１つ”又は“の内の１つ以上”等の句により前置きされる項目のリスト）に使用されるような“又は”は、例えば、Ａ、Ｂ、又はＣの内の少なくとも１つのリストがＡ又はＢ又はＣ又はＡＢ又はＡＣ又はＢＣ又はＡＢＣ（すなわち、Ａ及びＢ及びＣ）を意味するように包含的リストを指し示す。また、本明細書で使用するとき、句“基づいて”は、条件の閉集合への言及として解釈されないであろう。例えば、“条件Ａに基づいて”として説明する例示的ステップは、本開示の範囲から逸脱することなく、条件Ａ及び条件Ｂの両方に基づき得る。言い換えれば、本明細書で使用するとき、句“基づいて”は、句“少なくとも部分的に基づいて“と同じ方法で解釈されるであろう。
本明細書の説明は、当業者が開示を製作又は使用可能なように提供されている。開示への様々な修正は当業者に分かるであろうし、本明細書で定義される包括的な原理は開示の範囲を逸脱することなくその他の変形に適用され得る。したがって、開示は、本明細書に説明した例及び設計に限定されず、本明細書に開示した原理及び新規の機構と一致する最も広い範囲に一致する。
［クロスリファレンス］
本特許出願は、２０１９年８月１３日に出願された“ＴＥＣＨＮＩＱＵＥＳ ＦＯＲ ＦＯＲＭＩＮＧ ＳＥＬＦ－ ＡＬＩＧＮＥＤ ＭＥＭＯＲＹ ＳＴＲＵＣＴＵＲＥＳ”と題されたＲｕｓｓｅｌｌ等による米国特許出願第１６／５３９，９３２号の優先権を主張する２０２０年７月２２日に出願された“ＴＥＣＨＮＩＱＵＥＳ ＦＯＲ ＦＯＲＭＩＮＧ ＳＥＬＦ－ ＡＬＩＧＮＥＤ ＭＥＭＯＲＹ ＳＴＲＵＣＴＵＲＥＳ”と題されたＲｕｓｓｅｌｌ等によるＰＣＴ出願番号ＰＣＴ／ＵＳ２０２０／０４３０５３の優先権を主張し、これらの出願のそれぞれは、譲受人に譲渡され、参照によりこれらの出願のそれぞれの全体が本明細書に明示的に組み込まれる。
センスコンポーネント１２５は、ラッチングと称され得る、信号の差を検出及び増幅するための様々なトランジスタ又はアンプを含み得る。メモリセル１０５の検出された論理状態は、列デコーダ１３０を通じてその後出力され得る。幾つかの場合、センスコンポーネント１２５は、列デコーダ１３０又は行デコーダ１２０の一部であり得る。又は、センスコンポーネントは、列デコーダ１３０又は行デコーダ１２０に接続され得、又はそれらと通信し得る。センスコンポーネントは、列デコーダ又は行デコーダの何れかと関連付けられ得る。
図３～図１４は、メモリアレイの１つ以上のメモリセルを形成するために、材料の層状アセンブリ上で一連の動作を実施することを含む製造プロセスを説明する。これらの図は、材料の層状アセンブリ上で製造プロセスの動作を実施することによって形成され得る中間構造体の例を説明する。図３～図１４に説明する構造体は、製造プロセスに対する一連の動作の一例を提供する。他の場合、製造プロセスは、様々な動作の組み合わせること、動作の順序の変更すること、これらの動作の１つ以上の動作若しくはステップを省くこと、又はそれらの任意の組み合わせを含み得る。
第１のマスク材料３２０は、材料の層状アセンブリ３００の最上面を形成し得る。幾つかの場合、第１のマスク材料３２０は、第１のパターンに従って犠牲材料３１５に塗布され得、又は犠牲材料３１５の上方に形成され得る。例えば、第１のマスク材料３２０は、ハードマスクを含み得、フォトリソグラフィプロセスを使用してパターニングされ得る。幾つかの場合、フォトレジストは、第１のマスク材料３２０として単独で、又はハードマスク材料をパターニングするために使用され得る。第１のマスク材料３２０のパターニングは、第１のマスク材料から、画定された部分を除去することを含み得る。例えば、材料の層状アセンブリ内に第１の方向（例えば、ｙ軸）に沿って第１のセットのチャネルを形成するためのパターンセグメント３２５を有する第１のマスクパターンを形成するためにフォトリソグラフィプロセスが使用され得る。
図４は、本明細書に開示するような例に従った自己整列メモリ構造体を形成するための製造プロセスの一部としての材料除去動作により形成される第１の構造体４００の一例の上面図及び断面図を説明する。材料除去動作は、第１の構造体４００を形成するために、材料の層状アセンブリ３００上で実施され得、材料の層状アセンブリ３００上で材料除去動作を実施した後、第１の構造体４００は、１つ、又は第１のチャネル４３０－ａ及び４３０－ｂを含む複数の第１のチャネル４３０を形成する複数の第１のセクション４２５を含み得る。
エッチング動作は、複数の第１のセクション４２５及び複数の第１のチャネル４３０を形成し得る。各第１のセクション４２５は、材料の層状アセンブリの一部分を含み得る。例えば、各第１のセクション４２５は、第１の導電性材料４０５、電極４１０、第１の犠牲材料４１５、及び第１のマスク材料４２０を含み得、それらは、図３に関連して説明した第１の導電性材料３０５、電極３１０、第１の犠牲材料３１５、第１のマスク材料の例であり得る。第１のセクション４２５は、アレイに渡って第１のチャネル４３０の繰り返しパターンを創出し得る。幾つかの場合、各第１のセクション４２５及び各第１のチャネル４３０は、第１の方向に（ｙ軸に沿って）拡張し得る。
図５は、本明細書に開示するような例に従った自己整列メモリ構造体を形成するための製造プロセスの一部としての材料添加動作により形成される第２の構造体５００の一例の上面図及び断面図を説明する。材料添加動作は、第２の構造体５００を形成するために第１の構造体４００上で実施され得、第１の構造体４００上で材料添加動作を実施した後、第２の構造体５００は、材料の層状アセンブリ３００の複数の第１のセクション５２５を含み得る。これは、図４を参照して説明した第１のセクション４２５の例であり得る。第２の構造体５００はまた、複数の第１の絶縁性セクション５３５を形成する絶縁材料５３０を含み得る。
図６は、本明細書に開示するような例に従った自己整列メモリ構造体を形成するための製造プロセスの一部としてのマスク除去動作により形成される第３の構造体６００の一例の上面図及び断面図を説明する。マスク除去動作は、第３の構造体６００を形成するために第２の構造体５００上で実施され得、第２の構造体５００上でマスク除去動作を実施した後、第３の構造体６００は、最上層として第１の犠牲材料６１５を含む複数の第１のセクション６２５を含み得る。第１の犠牲材料は、図３～図４に関連して説明した第１の犠牲材料３１５、４１５の一例であり得る。第３の構造体６００はまた、複数の第１の絶縁性セクション６３５を形成する絶縁材料６３０を含み得、これらは、図５を参照して説明した絶縁材料５３０及び絶縁性セクション５３５の例であり得る。
第６の構造体９００から第１及び第２の犠牲材料を除去することは、第２の方向に沿って拡張し得る第３のチャネル１０３０を形成／露出し得る。断面図ＸＶ－ＸＶに示すように、各第３のチャネル１０３０は、２つの第２の絶縁性セクション１０３５の間に形成され得る。例えば、第３のチャネル１０３０－ａは、一方の側の第２の絶縁性セクション１０３５－ａと、他方の側の第２の絶縁性セクション１０３５－ｂとによって形成され得る。各第３のチャネル１０３０の底部は、電極セクション及び第１の絶縁性セクションの両方を含み得る。各第３のチャネル１０３０において、メモリキャビティ１０５０は、第１の絶縁性セクション１０２５の間に形成され得る。例えば、断面図ＸＶＩ－ＸＶＩに示すように、第１のメモリキャビティ１０５０－ａは、２つの第１の絶縁性セクション１０２５－ａ、１０２５－ｂの間に形成され得る。幾つかの場合、メモリキャビティ１０５０の底面に電極が形成され得る。したがって、各メモリキャビティ１０５０は、第１の絶縁性セクション１０２５と第２の絶縁性セクション１０３５との間に形成され得る。更に、第１の絶縁性セクション１０２５及び第２の絶縁性セクション１０３５は、異なる高さを有し得る。例えば、最終的なメモリアレイは、第１の絶縁性セクション１０２５の高さまで充填されたメモリ材料を含み得る。それによって、メモリキャビティ１０５０の上方の第３のチャネル１０３０の一部分は、（例えば、材料の層状アセンブリ３００の底部電極の方向に直交する）第２の方向に沿って拡張する最上部電極を含み得る。
メモリ材料堆積動作は、第７の構造体１０００上にカルコゲニドメモリ材料を堆積することを含み得る。幾つかの場合、メモリ材料は、第３のチャネル１０３０（図１０）を充填し得、第２の絶縁性セクション１０３５（図１０）の最上面を覆い得る。第８の構造体１１００から過剰なメモリ材料を除去するために、エッチング又は選択的エッチング手順が実施され得る。他の例では、メモリ材料が第１の絶縁性セクション１０２５（図１０）の高さまでメモリキャビティ１０５０（図１０）を充填するように、選択的メモリ材料堆積手順が実施され得る。幾つかの場合、選択的堆積手順は、過剰な形状メモリ材料を除去するための後続のエッチング手順を含まなくてもよい。他の場合、過剰な材料を除去する、又はメモリ材料の所望の表面特性を創出するために、エッチング手順、研磨手順、又はそれらの組み合わせが実施され得る。エッチング及び／又は研磨手順は、第８の構造体から過剰な材料を除去するために、選択的に堆積したメモリ材料上で実施され得る。
図１３は、本明細書に開示するような例に従った自己整列メモリ構造体を形成するための製造プロセスの一部としての電極堆積動作により形成される第１０の構造体１３００の一例の上面図及び断面図を説明する。電極堆積動作は、第１０の構造体１３００を形成するために第９の構造体１２００上で実施され得、第９の構造体１２００上で電極堆積動作を実施した後、第１０の構造体１３００は、各メモリキャビティ１０５０（図１０）内のメモリ材料を覆う電極材料１３６０を含み得る。
本明細書に説明する方法１６００及び装置の幾つかの例では、第１のセットのセクションは第１の方向に沿って形成され得、第２のセットのセクションは、２つの第１の絶縁材料と２つの第２の絶縁材料との間にメモリ材料が配置され得るように、第１の方向とは異なる第２の方向に沿って形成され得る。

Claims (25)

  1. 材料の層状アセンブリの第１の複数のセクションを創出するために、材料の前記層状アセンブリ中に第１の方向に沿って第１の複数のチャネルをエッチングすることであって、材料の前記層状アセンブリは、第１の導電性材料及び第１の犠牲材料を含むことと、
    前記第１の複数のチャネルの各々内に絶縁材料を堆積することと、
    材料の前記層状アセンブリの前記第１の複数のセクションと前記絶縁材料との上に第２の犠牲材料を堆積することと、
    前記第２の犠牲材料の第２の複数のセクションを創出するために、材料の前記層状アセンブリ中に第２の方向に沿って第２の複数のチャネルをエッチングすることであって、前記第２の複数のチャネルは、前記第１の犠牲材料及び前記第２の犠牲材料を通って拡張することと、
    前記第２の複数のチャネルの各々内に第２の絶縁材料を堆積することと、
    材料の前記層状アセンブリの複数のキャビティを形成するために、前記第１及び第２の犠牲材料を除去することと、
    前記複数のキャビティを少なくとも部分的に充填するために、材料の前記層状アセンブリ上にメモリ材料を堆積すること
    を含む方法。
  2. 前記第１の犠牲材料の表面を露出するために、前記第１の複数のチャネルの各々内に前記絶縁材料を堆積することの後に、材料の前記層状アセンブリから材料を除去すること
    を更に含む、請求項１に記載の方法。
  3. 材料を前記除去することは化学機械平坦化を含む、請求項２に記載の方法。
  4. 前記第２の犠牲材料の表面を露出するために、前記第２の複数のチャネルの各々内に前記第２の絶縁材料を堆積することの後に、材料の前記層状アセンブリから材料を除去すること
    を更に含む、請求項１に記載の方法。
  5. 材料を前記除去することは化学機械平坦化を含む、請求項４に記載の方法。
  6. 前記メモリ材料上に第２の導電性材料を堆積することであって、前記第２の導電性材料は、前記第２の複数のチャネルを少なくとも部分的に充填すること
    を更に含む、請求項１に記載の方法。
  7. 前記第１の導電性材料と前記第１の犠牲材料との間の層内に第１の電極材料を堆積することと、
    前記第２の導電性材料を堆積することの前に、前記メモリ材料上に第２の電極材料を堆積すること
    を更に含む、請求項６に記載の方法。
  8. 前記第２の電極材料を堆積することは、前記メモリ材料及び前記第２の絶縁材料の上方に前記第２の電極材料を堆積することを含み、
    前記第２の絶縁材料を露出するために、材料の前記層状アセンブリ上で材料除去プロセスを実施すること
    を更に含む、請求項７に記載の方法。
  9. 前記第１の複数のチャネルをエッチングすることは、
    前記第１の犠牲材料上に第１のマスク材料を堆積することと、
    前記第１の複数のチャネルをエッチングするために使用される第１のパターンに従って前記第１のマスク材料をパターニングすること
    を含む、請求項１に記載の方法。
  10. 前記第１の複数のチャネルの各々内に前記絶縁材料を堆積することの後に、前記第１のマスク材料を除去すること
    を更に含む、請求項９に記載の方法。
  11. 前記第２の複数のチャネルをエッチングすることは、
    前記第２の犠牲材料上に第２のマスク材料を堆積することと、
    前記第２の複数のチャネルの各々に使用される第２のパターンに従って前記第２のマスク材料をパターニングすること
    を含む、請求項９に記載の方法。
  12. 前記第１の方向は前記第２の方向に直交する、請求項１に記載の方法。
  13. 前記複数のキャビティの各々は、前記絶縁材料及び絶縁第２の絶縁材料のセクション間に配置される、請求項１に記載の方法。
  14. 前記第２の複数のチャネルを露出するために、前記メモリ材料を堆積することの後に、過剰なメモリ材料をエッチングすること
    を更に含む、請求項１に記載の方法。
  15. 前記メモリ材料を堆積することは、
    前記複数のキャビティ内に前記メモリ材料を選択的に堆積すること
    を含む、請求項１に記載の方法。
  16. 前記メモリ材料はカルコゲニド材料を含む、請求項１に記載の方法。
  17. 前記第２の複数のチャネルをエッチングすることは、前記第１の複数のセクションの前記第１の犠牲材料を第３の複数のセクションに分割する、
    請求項１に記載の方法。
  18. 材料の層状アセンブリの第１の複数のセクションを創出するために、材料の前記層状アセンブリ中に第１の方向に沿って第１の複数のチャネルをエッチングすることであって、材料の前記層状アセンブリは、第１の導電性材料及び第１の犠牲材料を含むことと、
    前記第１の複数のチャネルの各々内に絶縁材料を堆積することと、
    材料の前記層状アセンブリの前記第１の複数のセクションと前記絶縁材料と上に第２の犠牲材料を堆積することと、
    前記第２の犠牲材料の第２の複数のセクションを創出するために、材料の前記層状アセンブリ中に第２の方向に沿って第２の複数のチャネルをエッチングすることであって、前記第２の複数のチャネルは、前記第１の犠牲材料及び前記第２の犠牲材料を通って拡張することと、
    前記第２の複数のチャネルの各々内に第２の絶縁材料を堆積することと、
    材料の前記層状アセンブリの複数のキャビティを形成するために、前記第１及び第２の犠牲材料を除去することと、
    前記複数のキャビティを少なくとも部分的に充填するために、材料の前記層状アセンブリ上にメモリ材料を堆積すること
    を含むプロセスによって形成された複数のメモリセル
    を含む装置。
  19. 前記プロセスは、
    前記メモリ材料を堆積することの後に、材料の前記層状アセンブリ上に電極材料を堆積することであって、前記電極材料は、前記メモリ材料及び前記第２の絶縁材料の上方に層を形成すること
    を更に含む、請求項１８に記載の装置。
  20. 前記プロセスは、
    前記第２の絶縁材料の最上面を露出するために、前記第２の絶縁材料の前記最上面の上方に配置された前記電極材料の前記層の一部分を除去すること
    更に含む、請求項１９に記載の装置。
  21. 第１の導体材料及び第１の犠牲材料の層状アセンブリの第１の複数のセクションを形成することであって、前記第１の複数のセクションは、第１の寸法で伸長し、第１の絶縁材料により分離されることと、
    前記層状アセンブリの前記第１の複数のセクションと前記絶縁第１の絶縁材料との上方に第２の犠牲材料の第２の複数のセクションを形成することであって、前記第２の複数のセクションは第２の寸法で伸長し、第２の絶縁材料により分離されることと、
    前記第１の複数のセクション内の前記第１の犠牲材料をメモリ材料と置き換えることと、
    前記第２の複数のセクション内の前記第２の犠牲材料を第２の導体材料と置き換えること
    を含む、方法。
  22. 前記第１の複数のセクションは第１の方向に沿って形成され、
    前記第２の複数のセクションは、２つの第１の絶縁材料と２つの第２の絶縁材料との間に前記メモリ材料が配置されるように、前記第２の方向とは異なる第２の方向に沿って形成される、
    請求項２１に記載の方法。
  23. 前記第１の犠牲材料を前記メモリ材料と置き換えることは、
    前記第１の犠牲材料及び前記第２の犠牲材料を除去することと、
    前記層状アセンブリ上に前記メモリ材料を堆積することと、
    前記第１の絶縁材料と同じ高さを有する前記メモリ材料のセクションを形成するために、前記メモリ材料の一部分を除去すること
    を含む、請求項２１に記載の方法。
  24. 前記第１の導体材料と前記第１の犠牲材料との間に電極を形成すること
    を更に含む、請求項２１に記載の方法。
  25. 前記第１の犠牲材料を前記メモリ材料と置き換えることは、
    前記第１の犠牲材料及び前記第２の犠牲材料を除去することと、
    前記第１の犠牲材料及び前記第２の犠牲材料の除去により露出された前記電極を有する前記層状アセンブリの部分上に前記メモリ材料を選択的に堆積すること
    を含む、請求項２４に記載の方法。
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