KR20210126786A - 융기 라인의 치수 제어 - Google Patents

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Abstract

융기 라인의 치수 제어를 위한 방법, 시스템 및 디바이스가 설명된다. 예를 들어, 본 명세서에 설명된 기술은 융기 라인(예를 들어, 직교 융기 라인)을 제조하는 데 사용될 수 있다. 라인은 각 라인의 전체 면적이 일관되도록 제조될 수 있다. 일부 예에서, 본 기술은 각각의 메모리 셀이 일관된 전체 면적을 포함하도록 다수의 메모리 타일, 다수의 메모리 어레이, 및/또는 다수의 웨이퍼에 걸쳐 메모리 셀을 형성하도록 적용될 수 있다. 라인 및/또는 메모리 셀을 형성하기 위해, 제1 절단을 수행한 후에 원하는 특성과 연관된 물질이 증착될 수 있다. 물질과 연관된 특성으로 인해 제2 절단의 폭이 영향을 받아서 보다 균일한 라인 및/또는 메모리 셀을 생성할 수 있다.

Description

융기 라인의 치수 제어
상호 참조
본 특허 출원은 미국 특허 출원 번호 16/298,299(발명자: Noemaun, 발명의 명칭: "DIMENSION CONTROL FOR RAISED LINES", 출원일: 2019년 3월 11일, 본 출원의 양수인에게 양도되고, 전체 내용이 본 명세서에 기재된 것처럼 명시적으로 병합됨)의 우선권을 주장한다.
기술 분야
이하는 일반적으로 메모리 어레이를 형성하는 것에 관한 것이고, 보다 상세하게는 융기 라인(raised line)의 치수 제어에 관한 것이다.
메모리 디바이스는 컴퓨터, 무선 통신 디바이스, 카메라, 디지털 디스플레이 등과 같은 다양한 전자 디바이스에 정보를 저장하는 데 널리 사용된다. 정보는 메모리 디바이스의 다양한 상태를 프로그래밍함으로써 저장된다. 예를 들어, 이진 디바이스는 종종 논리 "1" 또는 논리 "0"으로 표시되는 두 가지 상태를 갖는다. 다른 시스템에서는 2개를 초과하는 상태가 저장될 수 있다. 저장된 정보에 액세스하기 위해, 전자 디바이스의 구성 요소는 메모리 디바이스의 저장된 상태를 판독하거나 감지할 수 있다. 정보를 저장하기 위해, 전자 디바이스의 구성 요소는 메모리 디바이스의 상태를 기입하거나 프로그래밍할 수 있다.
자기 하드 디스크, 랜덤 액세스 메모리(RAM), 판독 전용 메모리(ROM), 동적 RAM(DRAM), 동기식 동적 RAM(SDRAM), 강유전성 RAM(FeRAM), 자기 RAM(MRAM), 저항성 RAM(RRAM), 플래시 메모리, 상 변화 메모리(PCM) 등을 포함하는, 다양한 유형의 메모리 디바이스가 존재한다. 메모리 디바이스는 휘발성 메모리 셀 또는 비휘발성 메모리 셀을 포함할 수 있다. 비휘발성 메모리 셀은 외부 전력원이 없는 경우에도 저장된 논리 상태를 장기간 유지할 수 있다. 휘발성 메모리 셀은 외부 전력원에 의해 주기적으로 리프레시되지 않는 한, 시간에 따라 저장된 상태를 상실할 수 있다.
메모리 디바이스 및 기타 디바이스(예를 들어, 임의의 유형의 집적 회로)를 형성하는 것은 교차 라인을 형성하는 것을 포함할 수 있다. 균일한 특징부(feature) 크기 또는 다른 유익한 특징부를 갖는 메모리 디바이스 또는 다른 디바이스(예를 들어, 더 빠르고 더 저렴한)를 제조하기 위한 개선된 기술이 요구될 수 있다. 일반적으로, 메모리 디바이스를 개선하는 것은 다른 사항 중에서도 특히 메모리 셀 밀도의 증가, 판독/기입 속도의 증가, 신뢰성의 증가, 데이터 보유력의 증가, 전력 소비량의 감소, 또는 제조 비용의 감소를 포함할 수 있다.
도 1은 본 명세서에 개시된 예에 따라 융기 라인에 대한 치수 제어를 지원하는 메모리 셀의 3차원 어레이를 포함하는 예시적인 메모리 디바이스를 도시한다.
도 2는 본 명세서에 개시된 예에 따라 융기 라인에 대한 치수 제어를 지원하는 3차원 메모리 어레이의 일례를 도시한다.
도 3a 내지 도 3l은 본 발명의 양태에 따라 융기 라인에 대한 치수 제어를 지원하는 예시적인 제조 기술을 예시한다.
도 4 내지 도 9는 본 명세서에 개시된 예에 따라 융기 라인에 대한 치수 제어를 지원하는 방법 또는 방법들을 예시하는 흐름도를 도시한다.
일부 경우에, 메모리 셀의 단면적은 타일(tile)마다, 다이(tie)마다 및/또는 웨이퍼마다 변할 수 있다. 개별적으로 수행되는 직교 패턴화 단계와 같은 패턴화 단계로 인해 각 메모리 셀의 면적이 변할 수 있으며, 이는 각각의 제조된 메모리 셀의 측방 치수(예를 들어, "X" 방향의 제1 치수 및 "Y" 방향의 제2 치수)들이 서로 독립적인 (예를 들어, 상이한) 결과를 초래할 수 있다.
예를 들어, 메모리 셀의 어레이를 형성하기 위해, 제1 방향으로 연장되는 제1 라인(예를 들어, 제1 융기 라인)을 형성하도록 물질의 스택에 제1 절단이 이루어질 수 있다. 이어서, 제2 방향으로 연장되는 제2 라인을 형성하여 제1 라인과 제2 라인의 각 교차점에 위치된 메모리 셀을 형성하기 위해 제2 절단(예를 들어, 직교 절단, 제1 방향과 다른 방향으로 절단)이 스택에 이루어질 수 있다. 그러나, 각각의 절단은 변하는 폭의 라인을 초래할 수 있으며, 이는 궁극적으로 어레이의 각 메모리 셀이 상이한 면적을 갖게 할 수 있다. 이 문제는 많은 수의 메모리 셀이 제조되는 것으로 인해 다이 레벨마다 또는 웨이퍼 레벨마다 더욱 악화될 수 있다. 메모리 셀의 전기적, 열적, 구조적 특성은 각 셀의 치수(예를 들어, 면적)에 기초하므로, 보다 균일한 면적을 갖는 메모리 셀을 제조하는 것이 유리할 수 있다. 보다 구체적으로, 수율을 높이고 제품의 품질과 등급을 향상시키기 위해, 타일 레벨마다, 다이 레벨마다, 및/또는 웨이퍼 레벨마다 보다 균일한 면적을 갖는 메모리 셀을 제조하는 것이 유리할 수 있다.
본 명세서에 설명된 제조 기술, 방법 및 관련 디바이스는 (예를 들어, 2개 이상의 메모리 셀 데크(deck)를 집합적으로 포함하는 어레이 층 내) 메모리 디바이스 또는 예를 들어 다른 유형의 집적 회로에 포함될 수 있는 융기 라인에 대한 치수 제어를 용이하게 할 수 있다. 일례로서, 제조 기술은 퀼트 아키텍처 또는 그 파생물과 같은 다양한 교차점 메모리 아키텍처를 지원할 수 있다. 메모리 디바이스와 관련하여 퀼트 아키텍처는 패치워크 퀼트의 패치 배열과 유사한 구성 요소(예를 들어, 워드 라인 디코더, 비트 라인 디코더, 감지 구성 요소, 메모리 셀 어레이의 서브세트)의 유사한 구성을 각각 포함하는 메모리 타일 세트를 포함하는 메모리 셀(예를 들어, 3D XPoint™ 메모리 셀, FeRAM 셀)의 어레이를 의미할 수 있다. 메모리 타일은 퀼트 아키텍처를 사용하는 메모리 디바이스의 메모리 셀 어레이에 대한 구축 블록(예를 들어, 모듈식 구축 블록)으로 간주될 수 있다. 이러한 방식으로, 메모리 디바이스의 메모리 셀 어레이는 메모리 타일의 수를 증가시키거나 감소시킴으로써 확장 또는 축소될 수 있다.
다시 말해, 교차점 아키텍처는 제1 액세스 라인과 제2 액세스 라인의 토폴로지 교차점을 포함하는 메모리 어레이를 의미할 수 있으며, 여기서 각 토폴로지 교차점은 메모리 셀에 대응하고, 퀼트 아키텍처는 각각 어레이의 서브세트를 형성하는 메모리 타일 세트를 배열함으로써 메모리 셀 어레이를 구성하는 것을 의미할 수 있다. 일반적으로, 메모리 디바이스를 예로 들어 설명하지만, 본 명세서에 설명된 제조 기술은 직교 라인이 필요한 임의의 집적 회로(예를 들어, 임의의 아키텍처의 메모리 디바이스) 또는 다른 디바이스를 제조하는 것을 지원할 수 있다.
일부 경우에, 본 명세서에 설명된 제조 기술은 물질의 스택에 복수의 제1 융기 라인을 형성할 수 있다. 물질의 스택은 전도성 물질, 메모리 셀 물질, 및/또는 하드마스크 물질을 포함할 수 있다. 일부 예에서, 복수의 제1 융기 라인 각각은 각각의 폭을 가질 수 있다. 각각의 제1 융기 라인의 폭은 동일할 수 있고, 또는 일부 예에서, (예를 들어, 제조 공정 또는 환경 상태의 변화 또는 불완전성으로 인해) 융기 라인마다 변할 수 있다. 예를 들어, 제1 융기 라인 각각은 폭(예를 들어, 두께)이 변할 수 있다. 제1 융기 라인은 메모리 타일, 메모리 다이 또는 웨이퍼의 다수의 메모리 다이에 형성될 수 있으므로, 제1 융기 라인의 치수는 타일마다, 다이마다 또는 웨이퍼마다 변할 수 있다.
복수의 제1 융기 라인을 형성한 후, 유전체 물질이 라인들 사이에 증착될 수 있다. 그런 다음 연마 단계가 발생할 수 있으며, 이는 복수의 제1 융기 라인을 형성하는 것과 관련된 (예를 들어, 복수의 제1 융기 라인을 형성하기 위한 마스크로 사용되는) 하드마스크 물질을 제거할 수 있고, 또한 유전체 물질의 적어도 일부를 제거할 수 있으며, 이는 각각의 제1 융기 라인 사이에 위치된 리세스를 초래할 수 있다. 연마 후에, 물질(예를 들어, 전도성 물질)이 유전체 위에 증착될 수 있다. 달리 말해, 물질은 각각의 융기 라인의 메모리 셀 물질의 상부 표면 위에 증착될 수 있다.
물질은 물질과 연관된 전도성 특성(예를 들어, 열 전도성 특성, 전기 전도성 특성) 및/또는 에칭률(etch rate)에 기초하여 선택될 수 있다. 스택 내 다른 물질의 에칭률보다 느린 연관된 에칭률을 갖는 물질을 선택함으로써, 이후 형성되는 제2 라인의 폭이 영향을 받을 수 있다. 예를 들어, 더 얇은 제1 라인은 각각의 각기 라인들 사이에 더 큰 갭(분리)을 초래할 수 있고, 이어서 라인들 사이에 더 많은 물질이 위치될 수 있다. 따라서, 제2 융기 라인을 형성하기 위해 제2 절단을 수행할 때, 추가 물질은 에칭하는 데 더 오랜 시간이 걸릴 수 있고, 그 결과 각각의 각기 제2 라인(예를 들어, 더 두꺼운 제2 라인) 사이에 더 적은 갭(분리)을 초래할 수 있다. (반대로 더 두꺼운 (더 넓은) 제1 라인은 각각의 각기 라인들 사이에 더 작은 갭(분리)을 초래할 수 있고, 이어서 라인들 사이에 더 적은 물질이 위치될 수 있으며, 이는 각각의 각기 제2 라인과 이에 따라 더 얇은 제2 라인 사이에 더 큰 갭(분리)을 초래할 수 있다.) 따라서, 더 얇은 제1 라인은 더 넓은 제2 라인을 초래할 수 있고 그 반대도 마찬가지이다. 타일 레벨마다, 다이 레벨마다 및/또는 웨이퍼 레벨마다 (예를 들어, 제1 융기 라인을 형성한 후 물질을 증착하는) 이 제조 기술을 사용함으로써, 각각의 제2 절단은 물질의 존재에 의해 영향을 받을 수 있다. 최종 결과는 보다 균일한 면적을 갖는 메모리 셀일 수 있으며, 이는 생산 중 수율을 증가시킬 뿐만 아니라 제품의 품질 및 등급을 향상시킬 수 있다.
위에서 소개한 본 발명의 특징은 3D 메모리 디바이스를 구성하는 맥락에서 본 명세서에서 추가로 설명된다. 그런 다음 융기 라인에 대한 치수 제어를 위한 구조 및 기술의 특정 예가 설명된다. 본 발명의 이들 및 다른 특징은 융기 라인에 대한 치수 제어와 관련된 장치도, 형성 방법도, 및 흐름도에 의해 추가로 예시되고 이를 참조하여 설명된다.
도 1은 본 발명의 예에 따라 융기 라인에 대한 치수 제어를 지원하는 메모리 셀의 3차원 어레이를 포함하는 예시적인 메모리 디바이스(100)를 도시한다. 메모리 디바이스(100)는 또한 전자 메모리 장치로도 지칭될 수 있다. 도 1은 메모리 디바이스(100)의 다양한 구성 요소 및 특징의 예시적인 표현이다. 이와 같이, 메모리 디바이스(100)의 구성 요소 및 특징은 메모리 디바이스(100) 내의 실제 물리적 위치가 아니라 기능적 상호 관계를 예시하기 위해 도시된 것으로 이해된다.
도 1의 예시적인 예에서, 메모리 디바이스(100)는 3차원(3D) 메모리 어레이(102)를 포함하지만, 본 발명의 내용은 (다른 디바이스 유형 중에서) 2D(단일 데크) 메모리 어레이를 형성하는 데에도 사용될 수 있다. 3D 메모리 어레이(102)는 상이한 상태를 저장하도록 프로그래밍될 수 있는 메모리 셀(105)을 포함한다. 일부 예에서, 각각의 메모리 셀(105)은 논리 0 및 논리 1로 표시된 2개의 상태를 저장하도록 프로그래밍될 수 있다. 일부 예에서, 메모리 셀(105)은 2개보다 많은 논리 상태(예를 들어, 다중 레벨 셀)를 저장하도록 구성될 수 있다. 메모리 셀(105)은, 일부 예에서, 다양한 유형의 메모리 셀, 예를 들어, 자가 선택 메모리 셀, 3D XPoint™ 메모리 셀, 저장 구성요소 및 선택 구성요소를 포함하는 PCM 셀, 전도성 브리지 RAM(CBRAM) 셀, 또는 FeRAM 셀을 포함할 수 있다. 도 1에 포함된 일부 요소는 숫자 지시자로 표시되어 있고 다른 대응하는 요소는 표시되어 있지 않지만, 이들 요소는 도시된 특징의 가시성과 명확성을 높이기 위해 동일하거나 유사한 것으로 이해될 수 있다.
3D 메모리 어레이(102)는 서로 상하로 형성된 2개 이상의 2차원(2D) 메모리 어레이를 포함할 수 있다(예를 들어, 어레이 층은 메모리 셀 및 어레이 전극의 2개 이상의 데크를 포함한다). 이것은 단일 2D 어레이에 비해 단일 다이 또는 기판에 배치되거나 생성될 수 있는 메모리 셀의 수를 증가시킬 수 있고, 이는 생산 비용을 감소시키거나 메모리 디바이스의 성능을 증가시키거나 이 둘 모두를 달성할 수 있다. 도 1에 도시된 예에서, 3D 메모리 어레이(102)는 2개의 메모리 셀(105)(예를 들어, 메모리 셀(105-a) 및 메모리 셀(105-b)) 레벨을 포함하지만; 레벨의 수는 2개로 제한되지 않을 수 있으며, 다른 예는 추가 레벨(예를 들어, 4개의 레벨, 8개의 레벨, 16개의 레벨, 32개의 레벨)을 포함할 수 있다. 각각의 레벨은 메모리 셀(105)이 각각의 레벨에 걸쳐 서로 (정확히, 중첩하여, 또는 대략) 정렬되어 메모리 셀 스택(145)을 형성할 수 있도록 정렬되거나 위치될 수 있다. 일부 경우에, 메모리 셀의 레벨은 메모리 셀의 데크라고 지칭될 수 있다.
일부 예에서, 메모리 셀(105)의 각 행은 워드 라인(110)에 연결되고, 메모리 셀(105)의 각 열은 비트 라인(115)에 연결된다. 워드 라인(110)과 비트 라인(115)은 모두 또한 일반적으로 액세스 라인이라고 지칭될 수 있다. 또한, 액세스 라인은 메모리 디바이스(100)의 하나의 데크에 있는 하나 이상의 메모리 셀(105)에 대한 (예를 들어, 액세스 라인 아래에 있는 메모리 셀(105)에 대한) 워드 라인(110)으로서 기능하고, 메모리 디바이스의 다른 데크에 있는 하나 이상의 메모리 셀(105)에 대한 (예를 들어, 액세스 라인 위에 있는 메모리 셀(105)에 대한) 비트 라인(115)으로서 기능할 수 있다. 따라서, 워드 라인과 비트 라인이라는 언급 또는 그 유사어는 이해 또는 동작의 손실 없이 상호 교환 가능할 수 있다. 워드 라인(110)과 비트 라인(115)은 실질적으로 서로 수직일 수 있고 메모리 셀의 어레이를 지지할 수 있다.
일반적으로, 하나의 메모리 셀(105)은 워드 라인(110) 및 비트 라인(115)과 같은 2개의 액세스 라인의 교차점에 위치될 수 있다. 이 교차점은 메모리 셀(105)의 어드레스라고 지칭될 수 있다. 타깃 메모리 셀(105)은 통전된 (예를 들어, 활성화된) 워드 라인(110)과 통전된 (예를 들어, 활성화된) 비트 라인(115)의 교차점에 위치된 메모리 셀(105)일 수 있고; 즉, 워드 라인(110)과 비트 라인(115)은 모두 교차점에 있는 메모리 셀(105)을 판독하거나 메모리 셀에 기입하기 위해 통전될 수 있다. 동일한 워드 라인(110) 또는 비트 라인(115)과 전자 통신하는 (예를 들어, 연결되거나 결합되는) 다른 메모리 셀(105)은 비-타깃 메모리 셀(105)이라고 지칭될 수 있다.
도 1에 도시된 바와 같이, 메모리 셀 스택(145)의 2개의 메모리 셀(105)은 비트 라인(115)과 같은 공통 전도성 라인을 공유할 수 있다. 즉, 비트 라인(115)은 상위 메모리 셀(105-b) 및 하위 메모리 셀(105-a)과 결합될 수 있다. 다른 구성도 가능할 수 있고, 예를 들어, 제3 층(도시되지 않음)이 상위 메모리 셀(105-b)과 워드 라인(110)을 공유할 수 있다.
일부 경우에, 전극은 메모리 셀(105)을 워드 라인(110) 또는 비트 라인(115)에 결합시킬 수 있다. 전극이라는 용어는 전기 전도체를 지칭할 수 있고, 메모리 디바이스(100)의 요소 또는 구성요소 사이에 전도성 경로를 제공하는 트레이스, 와이어, 전도성 라인, 전도성 층 등을 포함할 수 있다. 따라서, 전극이라는 용어는 일부 경우에 워드 라인(110) 또는 비트 라인(115)과 같은 액세스 라인을 지칭할 수 있을 뿐만 아니라 일부 경우에 액세스 라인과 메모리 셀(105) 사이의 전기적 접촉점으로 사용되는 추가 전도성 요소를 지칭할 수도 있다. 일부 예에서, 메모리 셀(105)은 제1 전극과 제2 전극 사이에 위치된 칼코게나이드 물질을 포함할 수 있다. 제1 전극은 칼코게나이드 물질을 워드 라인(110)에 결합시킬 수 있고, 제2 전극은 칼코게나이드 물질을 비트 라인(115)에 결합시킬 수 있다. 제1 전극과 제2 전극은 동일한 물질(예를 들어, 탄소)일 수도 있고 다른 물질일 수도 있다. 다른 예에서, 메모리 셀(105)은 하나 이상의 액세스 라인과 직접 결합될 수 있고, 액세스 라인 이외의 전극은 생략될 수 있다.
판독 및 기입과 같은 동작은 워드 라인(110)과 비트 라인(115)을 활성화 또는 선택함으로써 메모리 셀(105)에 수행될 수 있다. 워드 라인(110) 또는 비트 라인(115)을 활성화 또는 선택하는 것은 각각의 라인에 전압을 인가하는 것을 포함할 수 있다. 워드 라인(110)과 비트 라인(115)은 금속(예를 들어, 구리(Cu), 알루미늄(Al), 금(Au), 텅스텐(W), 티타늄(Ti)), 금속 합금, 탄소, 전도성으로 도핑된 반도체, 또는 기타 전도성 물질, 합금, 화합물 등과 같은 전도성 물질로 만들어질 수 있다.
일부 아키텍처에서, 셀의 논리 저장 디바이스(예를 들어, CBRAM 셀의 저항성 구성 요소, FeRAM 셀의 용량성 구성 요소)는 선택 구성 요소에 의해 비트 라인으로부터 전기적으로 분리될 수 있다. 워드 라인(110)은 선택 구성 요소에 연결되어 선택 구성 요소를 제어할 수 있다. 예를 들어, 선택 구성 요소는 트랜지스터일 수 있고, 워드 라인(110)은 트랜지스터의 게이트에 연결될 수 있다. 대안적으로, 선택 구성 요소는 칼코게나이드 물질을 포함할 수 있는 가변 저항 구성요소일 수 있다. 워드 라인(110)을 활성화하면 메모리 셀(105)의 논리 저장 디바이스와 그 대응하는 비트 라인(115) 사이에 전기적 연결 또는 폐회로를 초래할 수 있다. 그런 다음 메모리 셀(105)을 판독하거나 메모리 셀에 기입하기 위해 비트 라인에 액세스될 수 있다. 메모리 셀(105)을 선택할 때, 결과적인 신호는 저장된 논리 상태를 결정하는 데 사용될 수 있다. 일부 경우에, 제1 논리 상태는 메모리 셀(105)을 통한 전류가 없거나 무시할 수 있을 정도로 작은 전류에 대응할 수 있는 반면, 제2 논리 상태는 유한한 전류에 대응할 수 있다.
일부 경우에, 메모리 셀(105)은 2개의 단자를 갖는 자가 선택 메모리 셀을 포함할 수 있고, 별도의 선택 구성요소는 생략될 수 있다. 이와 같이, 자가 선택 메모리 셀의 일 단자는 워드 라인(110)에 전기적으로 연결될 수 있고, 자가 선택 메모리 셀의 타 단자는 비트 라인(115)에 전기적으로 연결될 수 있다.
메모리 셀(105)에 액세스하는 것은 행 디코더(120) 및 열 디코더(130)를 통해 제어될 수 있다. 예를 들어, 행 디코더(120)는 메모리 제어기(140)로부터 행 어드레스를 수신하고, 수신된 행 어드레스에 기초하여 적절한 워드 라인(110)을 활성화할 수 있다. 유사하게, 열 디코더(130)는 메모리 제어기(140)로부터 열 어드레스를 수신하고, 적절한 비트 라인(115)을 활성화할 수 있다. 예를 들어, 3D 메모리 어레이(102)는 WL_1 내지 WL_M으로 명명된 다수의 워드 라인(110), 및 DL_1 내지 DL_N으로 명명된 다수의 비트 라인(115)을 포함할 수 있으며, 여기서 M 및 N은 어레이 크기에 의존한다. 따라서, 워드 라인(110) 및 비트 라인(115), 예를 들어, WL_2 및 DL_3을 활성화함으로써, 교차점에 있는 메모리 셀(105)이 액세스될 수 있다.
액세스될 때, 메모리 셀(105)은 메모리 셀(105)의 저장된 상태를 결정하기 위해 감지 구성 요소(125)에 의해 판독되거나 감지될 수 있다. 예를 들어, 전압이 (대응하는 워드 라인(110) 및 비트 라인(115)을 사용하여) 메모리 셀(105)에 인가될 수 있고, 메모리 셀(105)을 통한 결과적인 전류의 존재는 메모리 셀(105)의 인가된 전압 및 임계 전압에 의존할 수 있다. 일부 경우에, 하나를 초과하는 전압이 인가될 수 있다. 추가적으로, 인가된 전압이 전류 흐름을 초래하지 않는다면, 감지 구성 요소(125)에 의해 전류가 검출될 때까지 다른 전압이 인가될 수 있다. 전류 흐름을 초래한 전압을 평가함으로써, 메모리 셀(105)의 저장된 논리 상태가 결정될 수 있다. 일부 경우에, 전류 흐름이 검출될 때까지 전압이 증가할 수 있다. 다른 경우에, 미리 결정된 전압이 전류가 검출될 때까지 순차적으로 인가될 수 있다. 마찬가지로, 전류가 메모리 셀(105)에 인가될 수 있고, 전류를 생성하는 전압의 크기는 메모리 셀(105)의 전기 저항 또는 임계 전압에 의존할 수 있다. 일부 예에서, 감지 구성 요소(125)는 메모리 셀(105)을 통한 전류 흐름 또는 그 부족을 검출함으로써 선택된 메모리 셀(105)에 저장된 정보를 판독할 수 있다.
감지 구성 요소(125)는 래칭이라고 지칭될 수 있는, 감지된 메모리 셀(105)과 연관된 신호의 차이를 검출 및 증폭하기 위한 다양한 트랜지스터 또는 증폭기를 포함할 수 있다. 그런 다음 메모리 셀(105)의 검출된 논리 상태는 열 디코더(130)를 통해 출력(135)으로서 출력될 수 있다. 일부 경우에, 감지 구성 요소(125)는 열 디코더(130) 또는 행 디코더(120)의 일부일 수 있다. 또는, 감지 구성 요소(125)는 열 디코더(130) 또는 행 디코더(120)와 연결되거나 전자 통신할 수 있다. 도 1은 또한 감지 구성 요소(125-a)(파선 박스)를 배열하는 대안적인 옵션을 도시한다. 이 기술 분야에 통상의 지식을 가진 자라면 감지 구성 요소(125)는 기능적 목적을 상실하지 않고 열 디코더 또는 행 디코더와 연관될 수 있는 것으로 이해된다.
메모리 셀(105)은 관련 워드 라인(110) 및 비트 라인(115)을 유사하게 활성화시킴으로써 설정되거나 기입될 수 있고, 적어도 하나의 논리 값이 메모리 셀(105)에 저장될 수 있다. 열 디코더(130) 또는 행 디코더(120)는 메모리 셀(105)에 기입될 데이터, 예를 들어, 입력/출력(135)을 받아들일 수 있다.
일부 메모리 아키텍처에서, 메모리 셀(105)에 액세스하는 것은 저장된 논리 상태를 저하시키거나 파괴할 수 있어서, 메모리 셀(105)에 원래의 논리 상태를 반환하기 위해 재기입 또는 리프레시 동작이 수행될 수 있다. 예를 들어, DRAM에서, 커패시터는 감지 동작 동안 부분적으로 또는 완전히 방전되어, 저장된 논리 상태가 손상될 수 있고, 이에 감지 동작 후에 논리 상태를 재기입할 수 있다. 추가적으로, 일부 메모리 아키텍처에서, 단일 워드 라인(110)을 활성화하면 (예를 들어, 워드 라인(110)과 결합된) 행의 모든 메모리 셀이 방전될 수 있으며; 따라서, 행의 몇몇 또는 모든 메모리 셀(105)이 재기입될 필요가 있을 수 있다. 그러나 자가 선택 메모리, PCM, CBRAM, FeRAM 또는 비 AND(NAND) 메모리와 같은 비휘발성 메모리에서 메모리 셀(105)에 액세스하는 것은 논리 상태를 파괴하지 않을 수 있어서, 메모리 셀(105)은 액세스 후에 재기입될 필요가 없을 수 있다.
메모리 제어기(140)는 다양한 구성요소, 예를 들어, 행 디코더(120), 열 디코더(130) 및 감지 구성요소(125)를 통해 메모리 셀(105)의 동작(예를 들어, 판독, 기입, 재기입, 리프레시, 방전)을 제어할 수 있다. 일부 경우에, 행 디코더(120), 열 디코더(130), 및 감지 구성 요소(125) 중 하나 이상이 메모리 제어기(140)와 함께 위치될 수 있다. 메모리 제어기(140)는 원하는 워드 라인(110) 및 비트 라인(115)을 활성화하기 위해 행 및 열 어드레스 신호를 생성할 수 있다. 메모리 제어기(140)는 또한 메모리 디바이스(100)의 동작 동안 사용되는 다양한 전압 또는 전류를 생성 및 제어할 수 있다. 일반적으로, 본 명세서에서 논의된 인가 전압 또는 전류의 진폭, 형상, 극성, 및/또는 지속 시간은 조정되거나 변경될 수 있고, 메모리 디바이스(100)를 동작할 때 논의된 다양한 동작마다 상이할 수 있다. 또한, 3D 메모리 어레이(102) 내의 하나의, 다수의, 또는 모든 메모리 셀(105)이 동시에 액세스될 수 있고; 예를 들어, 3D 메모리 어레이(102)의 다수의 또는 모든 셀은 모든 메모리 셀(105) 또는 메모리 셀(105) 그룹을 단일 논리 상태로 설정하는 리셋 동작 동안 동시에 액세스될 수 있다.
3D 메모리 어레이(102)는 행 디코더(120), 감지 구성 요소(125), 열 디코더(130) 등과 같은 다양한 회로부를 포함하는 기판 위에 위치될 수 있다. 일부 경우에, 3D 메모리 어레이(102)는 본 명세서에 설명된 제조 기술을 사용하여 형성되는 하나 이상의 메모리 셀(105)을 포함할 수 있다. 예를 들어, 하나 이상의 전도성 물질 및 메모리 셀 물질을 포함하는 물질의 스택은 제1 복수의 융기 라인을 형성하기 위해 제1 방향으로 절단될 수 있다. 이후 스택은 제2 복수의 융기 라인을 형성하기 위해 제2 방향으로 (예를 들어, 직교 방향으로) 절단될 수 있다. 제2 방향으로 절단에 의해 형성된 구조물은 필라 구조물(pillar structure)일 수 있고, 워드 라인(110)과 비트 라인(115)(예를 들어, 전도성 물질(들))과 결합된 메모리 셀(105)을 포함할 수 있다. 제조 공정 동안 그리고 제1 절단과 제2 절단 사이의 시간 동안, 물질이 메모리 셀 물질 위에 증착될 수 있다. 물질의 특정 특성에 기초하여 (예를 들어, 물질과 연관된 에칭률에 기초하여), 제2 절단의 폭은 제1 절단의 폭에 기초하여 영향을 받을 수 있다. 예를 들어, 제1 절단이 비교적 두꺼운 제1 융기 라인을 생성했다면, 물질의 존재는 각각의 제2 융기 라인이 비교적 얇은 (예를 들어, 좁은) 결과를 초래할 수 있고, 그 반대도 마찬가지이다. 따라서 물질의 존재는 3D 메모리 어레이(102)의 각각의 메모리 셀(105)의 영역에 영향을 미칠 수 있다. 달리 말해, 본 명세서에 설명된 제조 기술은 균일한 면적을 갖는 3D 메모리 어레이(102)의 메모리 셀(105)을 초래할 수 있다.
도 2는 본 발명의 예에 따라 융기 라인에 대한 치수 제어를 지원하는 메모리 어레이(200)의 일례를 도시한다. 메모리 어레이(200)는 도 1을 참조하여 설명된 메모리 어레이(102)의 일부의 일례일 수 있다. 일부 예에서, 메모리 어레이(200)의 다수의 사례는 3D 메모리 디바이스를 형성하기 위해 복제(예를 들어, 서로 상하로 형성 및 적층)될 수 있다. 3D 메모리 디바이스는 2개 이상의 메모리 셀 데크를 포함할 수 있다. 메모리 어레이(200)는 기판(204) 위에 위치된 메모리 셀의 데크(205)(예를 들어, 메모리 셀의 제1 데크)를 포함할 수 있다. 3D 메모리 어레이(도시되지 않음)의 경우, 메모리 어레이(200)는 제1 어레이 또는 데크(205)의 상부에 메모리 셀의 제2 어레이 또는 데크를 포함할 수 있다. 또한 메모리 어레이(200)는 도 1을 참조하여 설명된 워드 라인(110) 및 비트 라인(115)의 예일 수 있는 워드 라인(110-a), 워드 라인(110-b), 및 비트 라인(115)을 포함할 수 있다.
도 2에 도시된 예시적인 예에서와 같이, 데크(205)의 메모리 셀은 자가 선택 메모리 셀을 포함할 수 있다. 일부 예에서, 데크(205)의 메모리 셀은 교차점 아키텍처에 적합할 수 있는 다른 유형의 메모리 셀, 예를 들어, CBRAM 셀, 3D XPoint™ 셀 및 FeRAM 셀을 포함할 수 있다. 예를 들어, 데크(205)(또는 3D 메모리 어레이의 경우 추가 데크)의 메모리 셀은 추가 선택 구성요소(예를 들어, 선택 기능을 위해 구성된 트랜지스터 또는 별도의 칼코게나이드 요소)를 포함할 수 있다. 도 2에 포함된 일부 요소는 숫자 지시자로 표시되어 있고, 다른 대응하는 요소는 표시되어 있지 않지만, 이들 요소는 도시된 특징의 가시성과 명확성을 높이기 위해 동일하거나 유사한 것으로 이해된다.
일부 경우에, 데크(205)의 메모리 셀은 각각 제1 전극(215), 칼코게나이드 물질(220), 및 제2 전극(225)을 포함할 수 있다. 본 명세서에서 사용된 바와 같이, 워드 라인(110)과 비트 라인(115) 사이의 셀 스택에 포함된 물질은 메모리 셀에 포함된 것으로 간주될 수 있고, 집합적으로 또는 개별적으로 메모리 셀 물질이라고 지칭될 수 있다. 예를 들어, 도 3a 내지 도 3l을 참조하여 후술하는 바와 같이, 메모리 셀 물질(예를 들어, 메모리 셀 물질(315))은 복합(이종, 혼합, 융합) 물질로 이해될 수 있고, 제1 전극(215), 칼코게나이드 물질(220), 및/또는 제2 전극(225)에 포함된 별개의 물질을 포함할 수 있다. 메모리 셀 물질의 맥락에서, 에칭률은 메모리 셀 물질(315)(예를 들어, 메모리 셀 물질(315)에 포함된 가장 느린 에칭 또는 가장 높은 에칭률 제한 물질)에 포함된 임의의 하나의 물질의 에칭률을 지칭하거나 또는 메모리 셀 물질(315)에 포함된 물질의 평균 또는 다른 방식으로 혼합된 에칭률을 지칭할 수 있다. 일부 경우에, 메모리 셀(예를 들어, 메모리 셀(105-a), 메모리 셀(105-b))을 형성할 수 있는 다양한 물질(예를 들어, 제1 전극(215), 칼코게나이드 물질(220), 제2 전극(225))의 조합은 또한 집합적으로 메모리 셀 스택이라고 지칭될 수 있다.
일부 예에서, 액세스 라인(예를 들어, 워드 라인(110), 비트 라인(115))은 전극(215 또는 225) 대신에 전극 층(예를 들어, 등각 층)을 포함할 수 있고 따라서 다층 액세스 라인을 포함할 수 있다. 이러한 예에서, 액세스 라인의 전극 층은 메모리 물질(예를 들어, 칼코게나이드 물질(220))과 인터페이스할 수 있다. 일부 예에서, 액세스 라인(예를 들어, 워드 라인(110), 비트 라인(115))은 중간에 전극 층 또는 전극 없이 메모리 물질(예를 들어, 칼코게나이드 물질(220))과 직접 인터페이스할 수 있다.
일부 예에서, 데크(205)의 메모리 셀은 대응하는 필라가 비트 라인(115) 또는 워드 라인(110)을 공유할 수 있도록 공통 전도성 라인을 가질 수 있다. 예를 들어, 전극(225)과, 인접한 필라의 상부 전극은 비트 라인(115)이 (x 방향으로) 인접한 메모리 셀에 의해 공유되도록 비트 라인(115)에 모두 연결될 수 있다.
일부 예에서, 메모리 어레이(200)는 데크(205) 상에 적층된 메모리 셀의 추가 데크 또는 추가 데크를 포함할 수 있다. 메모리 셀의 각각의 추가 데크는 정렬될 수 있고(예를 들어, y-방향으로 수직으로 정렬될 수 있고), 추가 비트 라인을 포함할 수 있다. 예를 들어, 메모리 셀의 추가 데크는 하부 전극이 비트 라인(115)과 결합되고 상부 전극이 추가 비트 라인과 결합되도록 데크(205)와 결합될 수 있다. 추가 비트 라인은 비트 라인(115)과 전기적으로 분리될 수 있다(예를 들어, 추가 비트 라인과 비트 라인(115) 사이에 절연 물질이 개재될 수 있다). 그 결과, 제1 데크(205)와 각각의 추가 데크가 분리되어 서로 독립적으로 동작할 수 있다. 일부 경우에, 액세스 라인(예를 들어, 워드 라인(110) 또는 비트 라인(115))은 각 교차점에서 개별 메모리 셀에 대한 선택 구성요소(예를 들어, 액세스 라인과 통합된 하나 이상의 박막 물질로 구성될 수 있는 2-단자 선택기 디바이스)를 포함할 수 있다. 이와 같이, 액세스 라인 및 선택 구성요소는 함께 액세스 라인 및 선택 구성요소 모두로서 기능하는 물질의 복합 층을 형성할 수 있다.
메모리 어레이(200)의 아키텍처는 메모리 셀이 도 2에 예시된 바와 같이 워드 라인(110)과 비트 라인(115) 사이의 토폴로지 교차점에 형성될 수 있기 때문에 일부 경우에 교차점 아키텍처의 일례로서 언급될 수 있다. 이러한 교차점 아키텍처는 일부 다른 메모리 아키텍처에 비해 낮은 생산 비용으로 비교적 고밀도 데이터 저장 용량을 제공할 수 있다. 예를 들어, 교차점 아키텍처를 갖는 메모리 어레이는 감소된 면적을 갖는 메모리 셀을 가질 수 있고, 결과적으로 일부 다른 아키텍처에 비해 증가된 메모리 셀 밀도를 지원할 수 있다. 예를 들어, 교차점 아키텍처는 4F2 메모리 셀 면적을 가질 수 있으며, 여기서 F는 3단자 선택 구성요소가 있는 아키텍처와 같은 6F2 메모리 셀 면적이 있는 다른 아키텍처에 비해 가장 작은 특징부 크기(예를 들어, 최소 특징부 크기)이다. 예를 들어, DRAM 메모리 어레이는 3단자 디바이스인 트랜지스터(예를 들어, 박막 트랜지스터)를 각각의 메모리 셀의 선택 구성 요소로 사용할 수 있고, 따라서 주어진 수의 메모리 셀을 포함하는 DRAM 메모리 어레이는 동일한 수의 메모리 셀을 포함하는 교차점 아키텍처를 갖는 메모리 어레이에 비해 더 큰 메모리 셀 면적을 가질 수 있다.
한편, 도 2의 예는 단일 메모리 데크(205)를 도시하지만, 다른 구성은 임의의 수의 데크(예를 들어, 2개의 데크, 4개의 데크, 8개의 데크, 16개의 데크, 32개의 데크)를 포함할 수 있다. 일부 예에서, 메모리 데크 중 하나 이상은 칼코게나이드 물질(220)을 포함하는 자가 선택 메모리 셀을 포함할 수 있다. 다른 예에서, 메모리 데크 중 하나 이상은 강유전성 물질을 포함하는 FeRAM 셀을 포함할 수 있다. 또 다른 예에서, 메모리 데크 중 하나 이상은 저장 구성 요소 및 선택 구성 요소를 포함하는 PCM 셀을 포함할 수도 있다. 칼코게나이드 물질(220)은, 예를 들어, 셀레늄(Se), 텔루륨(Te), 비소(As), 안티몬(Sb), 탄소(C), 게르마늄(Ge) 및 실리콘(Si)의 합금과 같은 칼코게나이드 유리를 포함할 수 있다. 일부 예에서, 주로 셀레늄(Se), 비소(As) 및 게르마늄(Ge)을 갖는 칼코게나이드 물질은 SAG-합금이라고 지칭될 수 있다. 일부 경우에, 메모리 어레이(200)의 워드 라인(110-a), 워드 라인(110-b), 및 비트 라인(115)은 액세스 라인 또는 어레이 전극이라고 지칭될 수 있다.
일부 경우에, 메모리 디바이스의 데크(예를 들어, 데크(205))는 본 명세서에 설명된 제조 기술을 사용하여 형성될 수 있다. 예를 들어, 메모리 어레이(200)는 도 3a 내지 도 3l을 참조하여 설명된 하나 이상의 제조 기술을 사용하여 형성될 수 있다. 일부 예에서, 메모리 어레이(200)는 제1 전도성 라인(예를 들어, 워드 라인(110-a)) 및 제2 전도성 라인(예를 들어, 비트 라인 (115))과 결합된 제1 메모리 셀을 포함하는 제1 필라이거나 제1 필라를 포함할 수 있다. 일부 예에서, 메모리 어레이(200)는 제2 전도성 라인(예를 들어, 비트 라인(115)) 및 제3 전도성 라인(예를 들어, 워드 라인(110-b))과 결합된 제2 메모리 셀을 포함하는 제2 필라를 포함할 수 있다. 제1 필라 및 제2 필라를 형성하는 데 사용된 제조 기술로 인해, 메모리 어레이(200)는 제2 전도성 라인 아래에 위치된 제2 전도성 물질(예를 들어, 도 3d 내지 도 3l을 참조하여 설명된 제2 전도성 물질(340))을 포함할 수 있다. 제2 전도성 물질의 적어도 일부는 제1 필라의 상위 표면 및 제2 필라의 상위 표면 아래로 연장될 수 있고, 필라 각각의 일부 사이에 위치될 수 있다. 본 명세서에 설명된 바와 같이, 제2 전도성 물질의 존재는 메모리 다이 내의 다수의 타일, 다수의 메모리 다이 및/또는 다수의 웨이퍼에 걸쳐 보다 균일한 면적을 갖는 메모리 셀을 제조할 수 있게 한다.
도 3a 내지 도 3l은 본 발명의 예에 따라 융기 라인에 대한 치수 제어를 지원하는 예시적인 제조 기술을 도시한다. 도 3A 내지 도 3L은 메모리 셀 어레이(예를 들어, 도 2를 참조하여 설명된 메모리 어레이(200))를 형성하기 위한 여러 공정 단계의 양태를 설명한다. 일부 경우에, 메모리 어레이는 제1 방향으로 제1 절단(예를 들어, 제1 에칭)을 수행한 후 제2 방향(예를 들어, 직교 또는 다른 교차, 비평행 방향)으로 제2 절단(예를 들어, 제2 에칭)을 수행함으로써 형성될 수 있다. 결과적인 구조는 각각 메모리 셀을 포함하는 다수의 필라를 포함할 수 있다. 각각의 필라는 다수의 액세스 라인(예를 들어, 도 2를 참조하여 설명된 워드 라인(110-b) 및 비트 라인(115))과 결합될 수 있고, 본 명세서에 설명된 바와 같이, PCM 셀, CBRAM 셀, 또는 FeRAM 셀을 포함할 수 있다. 달리 말해, 물질(340)의 증착은 제1 절단부의 폭에 기초하여 제2 절단부의 폭에 영향을 미칠 수 있다. 물질(예를 들어, 물질(340))이 제1 절단부와 제2 절단부 사이에 증착되기 때문에, 다수의 메모리 타일, 다수의 메모리 다이, 및/또는 다수의 웨이퍼에 걸친 각각의 메모리 셀의 면적이 실질적으로 균일할 수 있다.
예시적인 예로서, 도 3a 내지 도 3l은 본 발명의 예에 따라 융기 라인을 형성하기 위한 여러 공정 단계 동안의 특징부의 양태를 예시하기 위한 단일 데크(예를 들어, 도 2를 참조하여 설명된 메모리 셀 스택 및 액세스 라인을 포함하는 제1 데크(205))의 일부의 단면도를 포함한다. 이 기술 분야에 통상의 지식을 가진 자라면 본 명세서에 설명된 기술이 단일 데크(예를 들어, 메모리 셀의 단일 데크)로 제한되지 않는다는 것을 이해할 수 있을 것이다. 예를 들어, 본 명세서에 설명된 처리 단계는 메모리 셀의 2개 이상의 데크를 형성하는 데 사용될 수 있다. 또한, 이 기술 분야에 통상의 기술을 가진 자라면 본 발명이 융기 라인(예를 들어, 제1 융기 라인과 제2 융기 라인)을 형성하는 특정 구현으로 제한되지 않는다는 것을 이해할 수 있을 것이다. 예를 들어, 직교 또는 달리 교차 절단을 필요로 하는 임의의 처리 기술은 본 명세서에 설명된 기술 및 공정을 사용할 수 있다.
도 3a에서, 융기 라인을 형성하기 위한 제1 처리 단계가 도시되어 있다. 도 3a에 도시된 처리 단계에서, 물질의 스택이 미리 형성되었을 수 있다(도시되지 않음). 스택은 하드마스크 물질(310), 메모리 셀 물질(315), 및 제1 전도성 물질(320)을 포함할 수 있다. 본 명세서에 설명된 바와 같이, 메모리 셀 물질(315)은 PCM 셀, CBRAM 셀, 또는 FeRAM 셀이거나 이들 셀을 나타낼 수 있다. 메모리 셀 물질은 하나 이상의 전극(예를 들어, 도 2를 참조하여 설명된 제1 전극(215), 제2 전극(225)) 및 칼코게나이드 물질(예를 들어, 도 2를 참조하여 설명된 칼코게나이드 물질(220))을 포함할 수 있다. 메모리 셀 물질(315)은 복합(이종, 혼합, 융합) 물질로 이해될 수 있고, 전극 및/또는 칼코게나이드 물질에 포함된 별개의 물질을 포함할 수 있다. 일부 예에서, 메모리 셀 물질(315)은 하나 이상의 전극(예를 들어, 도 2를 참조하여 설명된 전극(215) 및 전극(225)) 및 칼코게나이드 물질(예를 들어, 도 2를 참조하여 설명된 칼코게나이드 물질(220))을 포함할 수 있다. 추가적으로 또는 대안적으로, 제1 전도성 물질(320)은 금속(예를 들어, 구리(Cu), 알루미늄(Al), 금(Au), 텅스텐(W), 티타늄(Ti)), 금속 합금, 탄소, 전도성으로 도핑된 반도체, 또는 다른 전도성 물질, 합금, 화합물 등과 같은 하나 이상의 전도성 물질이거나 이 전도성 물질을 포함할 수 있다.
도 3a에 도시된 바와 같이, 제1 방향으로 물질의 제거(예를 들어, "X" 방향으로 연장되는 갭을 생성하는 제1 절단)가 발생할 수 있다. 제1 절단으로 인해 복수의 융기 라인(305)이 형성될 수 있다. 일부 예에서, 복수의 융기 라인(305)은 제1 융기 라인(305)(예를 들어, 복수의 제1 융기 라인(305))이라고 지칭될 수 있고, 각각의 융기 라인은 제2 방향("Y" 방향)의 폭 및 제3 방향("Z" 방향)의 높이로 제1 방향(예를 들어, "X" 방향)으로 연장될 수 있다. 복수의 융기 라인(305) 각각은 적어도 하나의 방향으로 서로 평행하게 연장될 수 있고, 채널(갭)(325)에 의해 분리될 수 있다. 예를 들어, 융기 라인(305)은 제1 방향으로 서로 평행하게 연장될 수 있다. 각각의 채널(325)은 마찬가지로 제1 방향으로 연장될 수 있다. 달리 말해, 각각의 채널(325)은 제1 절단으로부터 생성될 수 있다.
일부 예에서, 제1 방향으로 물질의 제거와 관련된 공정 변화 또는 다른 인자는 제2 방향으로 변하는 치수를 갖는 메모리 셀 물질(315)의 각각의 부분을 초래할 수 있다(예를 들어, 메모리 셀 물질(315)을 포함하는 융기 라인의 폭은 라인마다 변할 수 있고, 따라서 메모리 셀 물질(315)을 포함하는 융기 라인 사이의 갭도 갭마다 변할 수 있다). 제1 및 제3 방향(예를 들어, "X" 및 "Z" 방향)으로 실질적으로 유사한 치수를 갖는 각각의 메모리 셀 물질(315)에도 불구하고, 제2 방향(예를 들어, "Y" 방향)에서 메모리 셀 물질(315)의 치수(폭)는 동일한 메모리 타일 내의 유사한 제1 절단에 비해 및/또는 상이한 다이 또는 웨이퍼로부터 제1 절단에 비해 바람직하지 않게 크거나 바람직하지 않게 작을 수 있다. 그러나, 본 명세서에 설명된 바와 같이, 제1 절단에 기초하여 물질의 제2 제거(예를 들어, 제2 절단)는 바람직하지 않게 크거나 바람직하지 않게 작은 치수를 보상할 수 있고, 다수의 타일, 다수의 다이 및/또는 다수의 웨이퍼에 걸쳐 보다 균일한 면적을 갖는 메모리 셀을 생성할 수 있다.
도 3b에서, 융기 라인을 형성하기 위한 제2 처리 단계가 도시되어 있다. 도 3b에 도시된 처리 단계에서, 유전체 물질(330)은 복수의 융기 라인(305) 각각 사이에 증착될 수 있다(즉, 유전체 물질(330)은 도 3a를 참조하여 설명된 각각의 채널(325)에 증착될 수 있다). 일부 예에서, 유전체 물질(330)은 채널(325)을 채우고 따라서 각각의 융기 라인(305)의 적어도 일부 사이에서 실질적으로 동일한 두께를 유지하도록 증착될 수 있다. 유전체 물질(330)은 증착될 때 채널(325)의 하부에, 하드마스크 물질(310) 위에, 및/또는 하드마스크 물질(310), 메모리 셀 물질(315), 및 전도성 물질(320)의 외부 측벽을 따라 위치될 수 있다. 일부 예에서, 유전체 물질(330)은 각각의 융기 라인(305)을 분리할 수 있다.
도 3c에서, 융기 라인을 형성하기 위한 제3 처리 단계가 도시되어 있다. 도 3c에 도시된 처리 단계에서, 하드마스크 물질(310)은 각각의 융기 라인(305)으로부터 제거될 수 있다. 추가적으로 또는 대안적으로, 유전체 물질(330)의 일부는 각각의 융기 라인(305)(예를 들어, 도 3a 및 도 3b를 참조하여 설명된 각각의 채널(325)의 일부로부터) 위로부터 및/또는 각각의 융기 라인에 인접하여 제거될 수 있다. 일부 예에서, 하드마스크 물질(310) 및/또는 유전체 물질(330)은 화학적 기계적 평탄화(CMP) 공정 단계와 같은 연마 기술을 사용하여 제거될 수 있다. 하드마스크 물질(310)을 제거하는 데 사용되는 CMP 또는 다른 공정은 메모리 셀 물질(315)이 노출될 때까지 계속될 수 있다. 또한, 하드마스크 물질(310)을 제거하는 데 사용되는 CMP 또는 다른 공정은 (예를 들어, 유전체 물질(330)이 메모리 셀 물질(315)보다 더 부드럽기 때문에, 유전체 물질(330)이 메모리 셀 물질(315)과 화학적 조성이 다르기 때문에, 또는 이 둘 다 때문에) 메모리 셀 물질보다 더 빠른 율로 유전체 물질(330)을 제거할 수 있으며, 이는 원하지 않는 특징 또는 결함을 초래할 수 있으며, 이는 일부 경우에 후속 처리 단계 동안 발생하거나 달리 영향을 미칠 수 있다.
예를 들어, 연마 공정 단계는 각각의 융기 라인(305) 사이에 리세스(335)(디싱(dishing)이라고 지칭될 수 있음)를 생성할 수 있다. 리세스는 적어도 부분적으로 융기 라인(305)들 사이에 메모리 셀 물질(315)이 없는 것에 기인할 수 있다. 달리 말해, 리세스(335)는 유전체 물질(330)로 채워진 각각의 융기 라인(305) 사이의 채널(325) 내에 형성될 수 있고, 메모리 셀 물질(315)에 대한 유전체 물질(330)의 경도 또는 다른 특성의 차이에 의해 야기될 수 있다.
일부 예에서, 리세스(335)는 일반적으로 만곡된 상위 표면을 갖는 것으로 설명될 수 있다. 예를 들어, 각각의 리세스의 상부 표면은 만곡될 수 있고(예를 들어, 둥글게 될 수 있고), 물질 스택의 길이에 대해 융기 라인(305)에 평행한 선형 방향으로(예를 들어, "X" 방향으로) 연장될 수 있다. 추가적으로 또는 대안적으로, 리세스(335)는 또한 일반적으로 가리비(scallop)형, 배럴(barrel)형, 거터(gutter)형, 오목형, 반원통형 및/또는 반원형인 것으로 설명될 수 있다. 각각의 리세스(335)의 만곡된 표면의 성질로 인해, 물질(340)은 각각의 리세스(335)의 형상에 일치할 수 있다. 달리 말해, 물질(340)은 물질(340)의 하위 표면이 각각의 리세스(335)의 상위 표면과 접촉하도록 일반적으로 만곡될(예를 들어, 가리비형, 배럴형, 오목형 및/또는 반원형으로 될) 수 있다.
도 3d에서, 융기 라인을 형성하기 위한 제4 처리 단계가 도시되어 있다. 도 3d에 도시된 처리 단계에서, 물질(340)은 복수의 융기 라인(305) 각각 위에 증착될 수 있다. 도 3c를 참조하여 설명된 처리 단계 동안 형성된 리세스(335)로 인해, 물질(340)은 복수의 융기 라인(305) 각각 위에 그리고 각각의 리세스(335) 내에 모두 증착될 수 있다. 달리 말해, 물질(340)이 유전체 물질(330)의 상부 표면과 접촉하도록 물질(340)은 각각의 리세스(335)의 곡률 내에 증착될 수 있다. 각각의 리세스(335)의 만곡된 형태로 인해, 물질(340)의 하부 표면을 따라 돌출부(잎 형상(lobe), 우묵함(dip))가 발생할 수 있고 물질(340)의 상부 표면을 따라 디싱(리세스)이 발생할 수 있다.
일부 예에서, 물질(340)은 (예를 들어, 관련 에칭률에 기초하여) 제2 절단에 사용되는 에칭 공정에 대한 저항 및/또는 하나 이상의 전도성 특성에 기초하여 선택될 수 있다. 예를 들어, 본 명세서에 설명된 후속 처리 단계에서, 물질(340)의 일부는 메모리 셀 물질(315)과 제2 전도성 물질(도시되지 않음; 예를 들어, 비트 라인) 사이에 위치될 수 있다. 따라서, 각각의 융기 라인(305)의 메모리 셀 물질(315)을 제2 전도성 물질(예를 들어, 비트 라인)과 결합시키기 위해 물질(340)이 적어도 전기 전도성인 것이 바람직할 수 있다. 추가적으로 또는 대안적으로, 메모리 셀 물질(315)의 조성에 따라, 물질(340)이 열 전도성 물질인 것이 바람직할 수 있다. 예를 들어, 메모리 셀 물질(315)은 PCM 물질을 포함할 수 있다. PCM 물질은 열을 가하고 제거하는 지속 시간에 기초하여 결정질 상태가 더 많이 존재하거나 또는 비정질 상태가 더 많이 존재할 수 있다. 따라서, 이러한 예에서, 물질(340)이 열 전도성 특성을 갖는 것이 유리할 수 있다.
추가적으로 또는 대안적으로, 이후 처리 단계에서 사용되는 에칭제의 화학적 성질에 대한 물질의 화학적 성질에 기초하여 물질(340)을 선택하는 것이 유리할 수 있다. 예를 들어, 물질(340)은 제2 방향으로 제2 절단 동안 스택의 다른 물질보다 더 느리게 (예를 들어, 메모리 셀 물질(315)보다 느리게)(예를 들어, 실질적으로 더 느리게) 에칭될 수 있도록 선택될 수 있다. 따라서, 본 명세서에 설명된 후속 처리 단계에서, 물질(340)과 관련된 에칭률은 물질의 제2 제거 동안(예를 들어, 제2 절단 동안) 하나 이상의 치수에 영향을 미칠 수 있다.
도 3e에서, 융기 라인을 형성하기 위한 제5 처리 단계가 도시되어 있다. 도 3e에 도시된 처리 단계에서, 물질(340)의 일부는 각각의 융기 라인(305) 위로부터 제거될 수 있다. 그 결과, 물질(340)의 적어도 일부는 메모리 셀 물질(315)의 상부 표면 위에 남아 있을 수 있다. 본 명세서에 설명된 바와 같이, 물질의 일부가 (예를 들어, 도 3e에 도시된) 메모리 셀 물질(315)의 상부 표면 위에 남아 있을 때 물질(340)이 전기 및/또는 열 전도성 특성을 갖는 것이 바람직할 수 있다. 일부 예에서, 물질(340)은 CMP 공정 단계와 같은 연마 기술을 사용하여 제거될 수 있다. 연마의 결과, 물질(340)의 상위 표면은 실질적으로 평탄할 수 있다.
도 3f에서, 융기 라인을 형성하기 위한 대안적인 제5 처리 단계가 도시되어 있다. 도 3f에 도시된 처리 단계에서, 물질(340)의 일부는 각각의 융기 라인(305) 위로부터 제거될 수 있다. 물질(340)의 제거는 메모리 셀 물질(315)이 노출될 때까지 진행될 수 있다. 그 결과, 물질(340)의 상부 표면은 메모리 셀 물질(315)의 상부 표면과 동일 평면에 있을 수 있다. 달리 말해, 물질(340)의 일부는 물질(340)의 상부 표면과 메모리 셀 물질(315)의 상부 표면이 동일 높이일 때까지 제거될 수 있다. 일부 예에서, 물질(340)은 CMP 공정 단계와 같은 연마 기술을 사용하여 제거될 수 있다.
본 명세서에 설명된 바와 같이, 물질(340)의 일부가 (예를 들어, 도 3e에 도시된) 메모리 셀 물질(315)의 상부 표면 위에 남아 있을 때 물질(340)이 전기 및/또는 열 전도 특성을 갖는 것이 바람직할 수 있다. 그러나, 도 3f에 도시된 바와 같이, 물질(340)의 어떤 부분도 메모리 셀 물질(315) 위에 남아 있지 않다. 따라서, (예를 들어, 비트 라인을 형성할 수 있는) 제2 전도성 물질이 나중에 증착될 때, 제2 전도성 물질은 메모리 셀 물질(315)과 직접 결합될 수 있다. 따라서, 도 3f에 도시된 물질(340)은 전기 전도성일 필요는 없지만(전기 전도성일 수도 있지만), 오히려 유전체 물질과 같은 물질일 수 있다. 그러나, 일부 예에서, 물질(340)은 열 전도성 물질일 수 있다.
도 3g에서, 융기 라인을 형성하기 위한 제6 처리 단계가 도시되어 있다. 도 3g에 도시된 처리 단계에서, 제2 전도성 물질(345)이 물질(340) 위에 증착될 수 있다. 도 3g는 도 3e에 도시되고 도 3e를 참조하여 설명된 처리 단계 후에 증착되는 제2 전도성 물질(345)을 도시한다(예를 들어, 물질(340)의 일부는 메모리 셀 물질(315)의 상부 표면 위에 남아 있다). 그러나, 일부 예(도시되지 않음)에서, 제2 전도성 물질은 도 3f에 도시되고 도 3f를 참조하여 설명된 처리 단계 후에 증착될 수 있다(예를 들어, 물질(340)의 상부 표면은 메모리 셀 물질(315)의 상부 표면과 동일 평면에 있을 수 있다).
일부 예에서, 제2 전도성 물질(345)은 전도성 물질(320)과 동일한 물질일 수 있다. 즉, 제2 전도성 물질(345)은 금속(예를 들어, 구리(Cu), 알루미늄(Al), 금(Au), 텅스텐(W), 티타늄(Ti)), 금속 합금, 탄소, 전도성으로 도핑된 반도체 또는 기타 전도성 물질, 합금, 화합물 등과 같은 하나 이상의 전도성 물질일 수 있거나 이 전도성 물질을 포함할 수 있다.
추가적으로 또는 대안적으로, 제2 전도성 물질(345)은 (예를 들어, 물질(340) 및/또는 메모리 셀 물질(315)의 상부에서) 수평 표면의 적어도 일부와 접촉할 수 있고, 이후 하나 이상의 비트 라인으로 형성될 수 있다. 일부 경우에, 제2 전도성 물질(345)은 제2 융기 라인을 형성하는 데 사용되는 후속 에칭 공정 동안 물질(340)보다 더 빠른 에칭률과 연관될 수 있다(즉, 제2 전도성 물질(345)은 물질(340)보다 더 연질일 수 있다).
도 3h는 복수의 융기 라인(305) 위에 증착된 물질(340) 및 제2 전도성 물질(345)을 예시한다. 제1 융기 라인(305)은 도 3a를 참조하여 설명된 기술에 따라 형성될 수 있고, 제2 전도성 물질(345) 및 물질은 도 3d, 도 3e 및 도 3g를 참조하여 설명된 기술에 따라 증착될 수 있다. 추가적으로 또는 대안적으로, 도 3h는 메모리 셀 물질(315) 위에 남아 있는 물질(340)의 일부를 예시할 수 있다. 따라서, 일부 예에서, 도 3h에 도시된 물질(340)은 (예를 들어, 도 3e를 참조하여 설명된) 전기 전도성 물질 및/또는 열 전도성 물질일 수 있거나 이들 전도성 물질을 나타낼 수 있다.
도 3h는 제2 방향(예를 들어, "Y" 방향)으로 치수(예를 들어, 폭) (Y1)를 갖는 복수의 융기 라인(305)의 예시적인 예일 수 있다. 일부 예에서, 치수 (Y1)는 비교적 넓은 라인(예를 들어, "Y" 방향으로 비교적 넓은 치수를 갖는 라인)을 나타낼 수 있다. 따라서 도 3h는 복수의 넓은(예를 들어, 비교적 넓은) 제1 융기 라인(305)을 예시할 수 있다. 그러나, 본 명세서에 설명된 바와 같이, 각각의 제1 융기 라인(305)의 폭은 제1 절단을 수행한 후에 변할 수 있다. 따라서 예시를 위해, 도 3h는 비교적 유사한 폭을 갖는 각각의 제1 융기 라인(305)을 예시한다.
치수(Y1)가 비교적 넓기 때문에, 채널(예를 들어, 도 3a 및 도 3b를 참조하여 설명된 채널(325))은 비교적 좁을 수 있다. 따라서, 각각의 융기 라인(305) 사이의 디싱된 영역은 비교적 얕을 수 있다. 따라서, 제2 방향으로 더 넓은 융기 라인(305)은 각각의 융기 라인(305) 사이에 더 적은 물질(340)이 증착되는 결과를 초래할 수 있다. 물질(340)의 특성으로 인해(예를 들어, 물질(340)과 관련된 에칭률로 인해), 각각의 융기 라인(305) 사이의 더 적은 물질(340)은 제2 절단이 제2 방향으로 발생할 때 비교적 더 얇은 제2 라인을 초래할 수 있다. 달리 말해, 융기 라인들 사이의 간격과 이에 따라 리세스의 깊이는 융기 라인의 폭에 반비례할 수 있고, 따라서 제2 절단이 발생할 때 존재하는 물질(340)의 양은 또한 융기 라인의 폭에 반비례할 수 있다. 또한, 제2 절단에 의해 생성된 갭은 제2 절단이 발생할 때 존재하는 물질(340)의 양에 반비례할 수 있기 때문에, 제1 방향으로 융기 라인의 폭은 제2 절단이 발생할 때 존재하는 물질(340)의 양에 정비례할 수 있다. 따라서, 제1 방향으로 융기 라인의 폭은 치수(Y1)에 반비례할 수 있다(예를 들어, 제2 방향으로 융기 라인 폭에 반비례할 수 있다). 따라서, 본 명세서에 설명된 바와 같이, 물질(340)의 증착은 궁극적으로 제1 방향으로 융기 라인과 제2 방향으로 융기 라인 사이에 보다 균일한 면적을 갖는 교차 영역을 초래할 수 있다. 따라서, 메모리 적용에서, 일례로서, 메모리 다이 내의 다수의 타일, 다수의 메모리 다이, 및/또는 다수의 웨이퍼에 걸쳐 메모리 셀은 보다 균일한 면적을 갖는다.
도 3i는 복수의 융기 라인(305) 위에 증착된 물질(340) 및 제2 전도성 물질(345)을 예시한다. 제1 융기 라인(305)은 도 3a를 참조하여 설명된 기술에 따라 형성될 수 있고, 제2 전도성 물질(345) 및 물질은 도 3d, 도 3e 및 도 3g를 참조하여 설명된 기술에 따라 증착될 수 있다. 추가적으로 또는 대안적으로, 도 3i는 메모리 셀 물질(315) 위에 남아 있는 물질(340)의 일부를 예시할 수 있다. 따라서, 일부 예에서, 도 3i에 도시된 물질(340)은 (예를 들어, 도 3e를 참조하여 설명된) 전기 전도성 물질 및/또는 열 전도성 물질이거나 이들 전도성 물질을 나타낼 수 있다.
도 3i는 제2 방향(예를 들어, "Y" 방향)으로 상이한 치수(폭)를 갖는 복수의 융기 라인(305)의 예시적인 예일 수 있다. 예를 들어, 하나의 제1 융기 라인(305)은 제3 방향으로 치수(Y2)를 가질 수 있고, 하나의 제1 융기 라인(305)은 제3 방향으로 치수(Y3)를 가질 수 있다. 일부 예에서, 치수(Y2)는 제1 절단을 할 때 사용된 제조 기술로 인해(예를 들어, 도 3a를 참조하여 설명된 기술과 관련된 공정 불완전성 또는 가변성으로 인해) 치수(Y3)보다 좁을 수 있다. 본 명세서에 설명된 바와 같이, 제1 융기 라인(305)의 폭들 사이의 이러한 차이는 메모리 다이의 개별 타일 사이, 동일한 웨이퍼의 상이한 메모리 다이 사이, 및/또는 상이한 웨이퍼의 메모리 다이 사이에 존재할 수 있다. 따라서 도 3i는 상이한 폭을 갖는 복수의 제1 융기 라인(305)을 예시할 수 있다.
각각의 융기 라인(305)이 상이한 폭을 갖는 것으로 인해(예를 들어, Y2가 Y3에 비해 비교적 좁은 것으로 인해), 각각의 융기 라인(305) 사이의 채널(예를 들어, 도 3a 및 도 3b를 참조하여 설명된 채널(325))의 폭은 변할 수 있다. 따라서, 각각의 융기 라인(305) 사이의 디싱된 영역은 변할 수 있다. 본 명세서에 설명된 바와 같이, 제2 방향으로 더 넓은 융기 라인(305)은 각각의 융기 라인(305) 사이에 더 적은 물질(340)이 증착되도록 할 수 있고, 제2 방향으로 더 얇은 융기 라인(305)은 각각의 융기 라인(305) 사이에 더 많은 물질(340)이 증착되도록 할 수 있다. 물질(340)의 특성으로 인해(예를 들어, 물질(340)과 관련된 에칭률로 인해) 각각의 융기 라인(305) 사이의 더 적은 물질(340)은 제2 절단이 발생할 때 비교적 더 얇은 제2 라인을 초래할 수 있고, 각각의 융기 라인(305) 사이에 더 많은 물질(340)은 제2 절단이 발생할 때 비교적 더 두꺼운 제2 라인을 초래할 수 있다. 따라서, 본 명세서에 설명된 바와 같이, 물질(340)의 증착은 궁극적으로 제2 절단의 폭이 각각의 제1 절단의 폭에 반비례하는 결과를 초래할 수 있다. 달리 말해, 물질(340)의 증착은 메모리 다이의 타일 내의 각각의 메모리 셀, 메모리 다이 내의 각각의 메모리 셀, 및/또는 웨이퍼 내의 각각의 메모리 셀이 보다 균일한 면적을 갖도록 할 수 있다.
도 3j는 복수의 융기 라인(305) 위에 증착된 물질(340) 및 제2 전도성 물질(345)의 대안적인 예를 도시한다. 제1 융기 라인(305)은 도 3a를 참조하여 설명된 기술에 따라 형성될 수 있고, 제2 전도성 물질(345) 및 물질은 도 3d, 도 3e 및 도 3g를 참조하여 설명된 기술에 따라 증착될 수 있다. 추가적으로 또는 대안적으로, 도 3j는 메모리 셀 물질(315)의 상부 표면과 동일 높이(예를 들어, 동일 평면)인 물질(340)의 상부 표면을 예시할 수 있다. 따라서, 일부 예에서, 도 3j에 도시된 물질(340)은 (예를 들어, 도 3f를 참조하여 설명된) 유전체 물질 및/또는 열 전도성 물질이거나 이들 물질을 나타낼 수 있다.
도 3j는 제2 방향(예를 들어, "Y" 방향)으로 치수(Y1)를 갖는 복수의 융기 라인(305)의 예시적인 예일 수 있다. 일부 예에서, 치수(X1)는 비교적 넓은 치수를 나타낼 수 있다. 따라서 도 3j는 복수의 넓은 (예를 들어, 비교적 넓은) 제1 융기 라인(305)을 예시할 수 있다. 그러나, 본 명세서에 설명된 바와 같이, 각각의 제1 융기 라인(305)의 폭은 제1 절단을 수행한 후에 변할 수 있다. 따라서 예시를 위해, 도 3j는 비교적 유사한 폭을 갖는 각각의 제1 융기 라인(305)을 예시한다.
치수(X1)가 비교적 넓기 때문에, 채널(예를 들어, 도 3a 및 도 3b를 참조하여 설명된 채널(325))은 비교적 좁을 수 있다. 따라서, 각각의 융기 라인(305) 사이의 디싱된 영역은 비교적 얕을 수 있다. 따라서, 제2 방향으로 더 넓은 융기 라인(305)은 각각의 융기 라인(305) 사이에 더 적은 물질(340)이 증착되는 결과를 초래할 수 있다. 물질(340)의 특성으로 인해(예를 들어, 물질(340)과 관련된 에칭률로 인해) 제2 절단이 제2 방향으로 발생할 때 각각의 융기 라인(305) 사이의 더 적은 물질(340)이 비교적 더 얇은 제2 라인을 초래할 수 있다. 달리 말해, 융기 라인들 사이의 간격과 이에 따라 리세스의 깊이는 융기 라인의 폭에 반비례할 수 있고, 따라서 제2 절단이 발생할 때 존재하는 물질(340)의 양은 또한 융기 라인의 폭에 반비례할 수 있다. 또한, 제2 절단에 의해 생성된 갭은 제2 절단이 발생할 때 존재하는 물질(340)의 양에 반비례할 수 있기 때문에, 제1 방향으로 융기 라인의 폭은 제2 절단이 발생할 때 존재하는 물질(340)의 양에 정비례할 수 있다. 따라서, 제1 방향으로 융기 라인의 폭은 치수(X1)에 반비례할 수 있다(예를 들어, 제2 방향으로 융기 라인의 폭에 반비례할 수 있다). 따라서, 본 명세서에 설명된 바와 같이, 물질(340)의 증착은 궁극적으로 제1 방향으로 융기 라인과 제2 방향으로 융기 라인 사이에 보다 균일한 면적을 갖는 교차 영역을 초래할 수 있다. 따라서, 메모리 적용에서, 일례로서, 메모리 다이 내의 다수의 타일, 다수의 메모리 다이, 및/또는 다수의 웨이퍼에 걸쳐 메모리 셀은 보다 균일한 면적을 갖는다.
도 3k는 복수의 융기 라인(305) 위에 증착된 물질(340) 및 제2 전도성 물질(345)의 대안적인 예를 도시한다. 제1 융기 라인(305)은 도 3a를 참조하여 설명된 기술에 따라 형성될 수 있고, 제2 전도성 물질(345) 및 물질은 도 3d, 도 3e 및 도 3g를 참조하여 설명된 기술에 따라 증착될 수 있다. 추가적으로 또는 대안적으로, 도 3k는 물질(340)의 상부 표면이 메모리 셀 물질(315)의 상부 표면과 동일 높이(예를 들어, 동일 평면)인 것을 예시할 수 있다. 따라서, 일부 예에서, 도 3k에 도시된 물질(340)은 (예를 들어, 도 3f를 참조하여 설명된) 유전체 물질 및/또는 열 전도성 물질이거나 이들 물질을 나타낼 수 있다.
도 3k는 제2 방향(예를 들어, "Y" 방향)으로 상이한 치수(폭)를 갖는 복수의 융기 라인(305)의 예시적인 예일 수 있다. 예를 들어, 하나의 제1 융기 라인(305)은 제2 방향으로 치수(Y2)를 가질 수 있고, 하나의 제1 융기 라인(305)은 제2 방향으로 치수(Y3)를 가질 수 있다. 일부 예에서, 치수(Y2)는 제1 절단을 할 때 사용된 제조 기술로 인해(예를 들어, 도 3a를 참조하여 설명된 기술과 관련된 공정 불완전성 또는 가변성으로 인해) 치수(Y3)보다 좁을 수 있다. 본 명세서에 설명된 바와 같이, 제1 융기 라인(305)의 폭들 사이의 이러한 차이는 메모리 다이의 개별 타일 사이, 동일한 웨이퍼의 상이한 메모리 다이 사이, 및/또는 상이한 웨이퍼의 메모리 다이 사이에 존재할 수 있다. 따라서 도 3k는 상이한 폭을 갖는 복수의 제1 융기 라인(305)을 예시할 수 있다.
각각의 융기 라인(305)이 상이한 폭을 갖는 것으로 인해(예를 들어, X2가 X3에 비해 비교적 좁은 것으로 인해) 각각의 융기 라인(305) 사이의 채널(예를 들어, 도 3a 및 도 3b를 참조하여 설명된 채널(325))의 폭은 변할 수 있다. 따라서, 각각의 융기 라인(305) 사이의 디싱된 영역은 변할 수 있다. 본 명세서에 설명된 바와 같이, 제2 방향으로 더 넓은 융기 라인(305)은 각각의 융기 라인(305) 사이에 더 적은 물질(340)이 증착되도록 할 수 있고, 제2 방향으로 더 얇은 융기 라인(305)은 각각의 융기 라인(305) 사이에 더 많은 물질(340)이 증착되도록 할 수 있다. 물질(340)의 특성으로 인해(예를 들어, 물질(340)과 관련된 에칭률로 인해) 각각의 융기 라인(305) 사이의 더 적은 물질(340)은 제2 절단이 발생할 때 비교적 더 얇은 제2 라인을 초래할 수 있고, 각각의 융기 라인(305) 사이의 더 많은 물질(340)은 제2 절단이 발생할 때 비교적 더 두꺼운 제2 라인을 초래할 수 있다. 따라서, 본 명세서에 설명된 바와 같이, 물질(340)의 증착은 궁극적으로 각각의 제1 절단의 폭에 반비례하는 제2 절단의 폭을 초래할 수 있다. 달리 말해, 물질(340)의 증착은 메모리 다이의 타일 내의 각각의 메모리 셀, 메모리 다이 내의 각각의 메모리 셀, 및/또는 웨이퍼 내의 각각의 메모리 셀이 보다 균일한 면적을 갖도록 할 수 있다.
도 3l에서, 융기 라인을 형성하기 위한 제7 처리 단계가 도시되어 있다. 도 3l에 도시된 처리 단계에서, 복수의 제1 융기 라인(305)을 형성하기 위해 물질의 스택에 제1 절단이 미리 이루어질 수 있다. 이후, 물질(340)이 제1 복수의 융기 라인(305) 위에 증착될 수 있고, 제2 전도성 물질(345)이 물질(340) 위에 증착될 수 있다. 따라서, 도 3l은 제2 방향으로 연장되는 복수의 제2 융기 라인을 형성하기 위해 제2 방향으로(예를 들어, "Y" 방향으로) 물질의 제2 제거(예를 들어, 제2 절단)를 예시할 수 있다. 일부 예에서, 복수의 제2 융기 라인을 형성하면 복수의 필라를 초래할 수 있고, 도 3l에 예시된 처리 단계는 도 2에 도시되고 도 2를 참조하여 설명된 메모리 어레이(200)와 동일하거나 유사한 구조를 초래할 수 있다.
예를 들어, 각각의 필라는 제1 전도성 물질(320)(예를 들어, 워드 라인)과 제2 전도성 물질(345)(예를 들어, 비트 라인) 사이에 위치된 메모리 셀을 포함할 수 있다. 일부 예에서, 제1 전도성 물질(320)과 제2 전도성 물질(345)은 동일한 물질일 수 있다. 추가적으로 또는 대안적으로, "메모리 셀"이라는 용어는 (예를 들어, 도 3a를 참조하여 설명된) 제1 방향 및 (예를 들어, 도 3l을 참조하여 설명된) 제2 방향으로 절단된 메모리 셀 물질(315)을 지칭할 수 있다. 따라서 각각의 메모리 셀은 메모리 셀 물질(315)을 포함할 수 있고, 제1 절단에 기초한 (예를 들어, "Y" 방향으로) 제1 폭, 제2 절단에 기초한 (예를 들어, "X" 방향으로) 제2 폭, 및 스택에 메모리 셀 물질(315)을 증착하는 것에 기초한 (예를 들어, "Z" 방향으로) 제3 치수(높이)를 가질 수 있다.
본 명세서에 설명된 바와 같이, 제1 절단은 각각의 제1 융기 라인(305)이 동일하거나 유사하거나 변하는 치수(예를 들어, 폭)를 갖도록 할 수 있다. 따라서, 각각의 제1 융기 라인(305) 사이의 리세스 영역에 위치된 (예를 들어, 도 3e 내지 도 3k를 참조하여 설명된) 물질(340)의 양은 각각의 각기 제1 융기 라인(305)의 폭에 기초할 수 있다. 도 3l에는 물질(340)이 도시되어 있지 않지만, 물질(340)은 제2 방향(예를 들어, "Y" 방향)으로 각각의 각기 메모리 셀 사이에 (및 제2 전도성 물질(345) 아래에) 위치될 수 있다. 물질(340)의 하나 이상의 특성으로 인해(예를 들어, 물질(340)과 관련된 에칭률로 인해), 제2 절단(예를 들어, "Y" 방향으로 절단)을 행한 후에 형성된 각각의 메모리 셀의 치수는 제1 절단(예를 들어, "X" 방향으로 절단)을 행한 후의 메모리 셀 물질(315)의 치수에 반비례할 수 있다.
본 명세서에서 논의된 바와 같이, 물질(340)은 연관된 에칭률에 기초하여 (예를 들어, 에칭제의 화학적 성질에 대한 물질의 화학적 성질에 기초하여) 선택될 수 있다. 예를 들어, 물질(340)은 (제2 절단 동안) 제2 융기 라인을 형성할 때 스택의 다른 물질보다 느린 에칭률과 연관되도록 선택될 수 있다. 나머지 물질보다 느린 에칭률을 갖는 물질(340)을 선택하면 제2 절단에 의해 형성된 라인의 폭에 영향을 미칠 수 있다. 예를 들어, 물질(340)이 존재할 때 동일한 유형 및/또는 동일한 양의 에칭제를 사용하여 제2 절단을 수행할 수 있다. 달리 말해, 물질(340)이 존재하는지 여부에 관계없이 동일한 에칭 공정을 사용하여 제2 라인을 형성할 수 있다. 물질(340)이 존재하기 때문에 제2 라인이 완전히 형성되기 전에 물질이 에칭되어야 한다.
제2 라인을 형성하는 데 사용되는 에칭제의 양이 유한한 양인 것으로 인해, 제2 채널(도시되지 않음)의 폭은 에칭될 물질(340)의 양에 기초할 수 있다. 따라서, (예를 들어, 제1 융기 라인(305)이 비교적 더 넓은 경우) 제1 융기 라인(305) 사이에 더 적은 양의 물질(340)이 위치된 경우 물질(340)을 에칭하는 데 더 적은 양의 에칭제가 필요하고, 그 결과 결과적인 채널을 형성하는 데 더 많은 양의 에칭제가 사용된다. 결과적인 채널을 형성하는 데 사용되는 에칭제의 양이 많을수록 더 넓은 채널을 생성할 수 있으며, 이는 비교적 더 얇은 제2 융기 라인을 초래할 수 있다. 역으로, 더 많은 물질(340)이 제1 융기 라인(305) 사이에 위치되면(예를 들어, 제1 융기 라인(305)이 비교적 더 얇은 경우), 물질(340)을 에칭하는 데 더 많은 양의 에칭제가 필요하고, 결과적인 채널을 형성하는 데 더 적은 양의 에칭제가 사용된다. 결과적인 채널을 형성하는 데 사용되는 에칭제의 양이 적을수록 채널이 더 좁아질 수 있으며, 이는 비교적 더 넓은 제2 융기 라인을 초래할 수 있다.
예로서, 도 3l은 제1 폭(Y1, 2, 3) 및 제2 폭(X1)을 갖는 메모리 셀을 예시한다. 제1 폭(Y1, 2, 3)은 도 3h 내지 도 3k를 참조하여 설명된 치수(Y1, Y2, 및/또는 Y3) 중 임의의 것을 나타낼 수 있다. 예를 들어, 제1 절단은 Y1의 제1 폭(예를 들어, 비교적 더 넓은 치수)을 갖는 메모리 셀 물질(315)을 초래할 수 있다. 치수(Y1)는 각각의 융기 라인(305)에 인접하여 더 적은 물질(340)이 위치되는 것을 초래할 수 있다. 본 명세서에 설명된 바와 같이, 물질(340)을 에칭하는 데 더 적은 양의 에칭제가 필요할 수 있고, 이는 X1의 비교적 더 넓은 제2 폭을 갖는 메모리 셀을 초래할 수 있다. 도 3l에 도시된 각 메모리 셀(또는 메모리 다이 및/또는 웨이퍼의 각각의 메모리 셀)과 관련하여 이 공정을 사용함으로써, 각각의 메모리 셀은 보다 균일한 (예를 들어, 유사한) 면적을 포함할 수 있다.
추가적으로 또는 대안적으로, 각각의 제1 융기 라인(305)의 폭을 정하는 것은 제2 절단이 수행되기 전에 이루어질 수 있다. 이 결정에 기초하여, (예를 들어, 제2 절단의) 에칭 공정의 하나 이상의 조건이 변할 수 있다. 일부 예에서, 에칭제 유형, 사용된 에칭제의 온도, 및/또는 에칭제가 (예를 들어, 물질(340)에) 적용되는 율은 보다 균일한 면적의 각 메모리 셀을 달성하기 위해 변할 수 있다. 예를 들어, 제1 절단 후, 하나 이상의 제1 융기 라인(305)은 비교적 넓을 수 있다는 결정이 이루어질 수 있다. 이 결정은 에칭제 유형, 에칭제의 온도, 및/또는 에칭제가 적용되는 율이 제2 절단 동안 변하는 (예를 들어, 대응하는 기본값 또는 기준선에 대해 조정되는) 결과를 초래할 수 있다. 이 결정 및 후속 조정은 제2 절단으로 인한 하나 이상의 개별 치수에 영향을 미칠 수 있으며, 이는 메모리 셀이 보다 균일한 면적을 갖도록 할 수 있다. 일부 예에서, 이 결정은 어레이마다에 기초하여, 타일마다에 기초하여, 및/또는 웨이퍼마다에 기초하여 이루어질 수 있다. 따라서, 일부 예에서, 이 결정은 본 명세서에 설명된 제2 절단을 하기 위한 처리 단계에 추가하여 (예를 들어, 물질(340)을 선택하는 것에 더하여) 이루어질 수 있다. 따라서 각각의 융기 라인의 폭을 결정하는 것은 다수의 타일, 다수의 어레이 및/또는 다수의 웨이퍼에 걸쳐 보다 일관된 결과를 달성하기 위해 사용되는 설계 상의 선택 사항일 수 있다.
도 4는 본 발명의 양태에 따라 융기 라인에 대한 치수 제어를 지원하는 방법 또는 방법들(400)을 예시하는 흐름도를 도시한다. 방법(400)의 동작은, 예를 들어, 도 3a 내지 도 3l을 참조하여 본 명세서에 설명된 방법에 의해 구현될 수 있다.
(405)에서, 각각의 제1 폭을 각각 갖는 제1 융기 라인의 세트가 형성될 수 있다. 일부 예에서, 융기 라인의 세트는 각각 제1 전도성 물질 및 메모리 셀 물질을 포함할 수 있다. (405)의 동작은, 예를 들어, 도 3a 내지 도 3l을 참조하여 본 명세서에 설명된 방법에 따라 수행될 수 있다.
(410)에서, 제1 융기 라인 사이에 유전체 물질이 증착될 수 있다. (410)의 동작은, 예를 들어, 도 3a 내지 도 3l을 참조하여 본 명세서에 설명된 방법에 따라 수행될 수 있다.
(415)에서, 유전체 물질 및 제1 융기 라인 위에 제2 전도성 물질이 증착될 수 있다. 일부 예에서, 제2 전도성 물질은 제1 융기 라인들 사이에서 각각의 제1 융기 라인의 상위 표면 아래의 깊이까지 연장될 수 있다. (415)의 동작은, 예를 들어, 도 3a 내지 도 3l을 참조하여 본 명세서에 설명된 방법에 따라 수행될 수 있다.
(420)에서, 각각의 제2 폭을 각각 갖는 제2 융기 라인의 세트가 형성될 수 있다. 일부 예에서, 제2 융기 라인의 세트는 각각 메모리 셀 물질 및 제2 전도성 물질을 포함할 수 있다. 일부 예에서, 복수의 제2 융기 라인을 형성하는 것은, 제1 에칭률로 메모리 셀 물질을 에칭하고, 제1 에칭률과 상이한 제2 에칭률로 제2 메모리 셀 물질을 에칭하도록 구성된 에칭 공정을 사용하는 것을 포함할 수 있다. 일부 예에서, 각각의 제2 폭은 제2 전도성 물질의 깊이에 적어도 부분적으로 기초한다. (420)의 동작은, 예를 들어, 도 3a 내지 도 3l을 참조하여 본 명세서에 설명된 방법에 따라 수행될 수 있다.
본 명세서에 설명된 방법(400) 및 장치의 일부 예에서, 제2 에칭률은 제1 에칭률보다 느릴 수 있고, 각각의 제2 폭은 각각의 제1 폭에 반비례할 수 있다. 일부 예에서, 본 명세서에 설명된 방법 및 장치는 제1 융기 라인의 상위 표면과 유전체 물질을 연마함으로써 제1 융기 라인들 사이의 유전체 물질에 리세스 세트를 형성하는 단계를 포함할 수 있다. 본 명세서에 설명된 방법 및 장치의 일부 예에서, 제2 전도성 물질을 증착하는 것은 리세스 세트에 제2 전도성 물질을 증착하는 것을 포함할 수 있으며, 리세스 세트 각각은 제1 융기 라인의 상위 표면 아래의 깊이까지 연장된다.
본 명세서에 설명된 방법 및 장치의 일부 예에서, 리세스 세트의 각각은 만곡된 상위 표면을 포함할 수 있고, 증착된 제2 전도성 물질은 대응하는 리세스의 만곡된 상위 표면과 접촉하는 만곡된 하위 표면을 포함할 수 있다. 본 명세서에 설명된 방법 및 장치의 일부 예에서, 제1 융기 라인의 상위 표면을 연마하는 것은 메모리 셀 물질 위로부터 하드마스크 물질을 제거하는 것을 포함할 수 있고, 하드마스크 물질을 제거한 것에 기초하여 각각의 제1 융기 라인 사이에 디싱이 발생할 수 있다. 일부 예에서, 본 명세서에 설명된 방법 및 장치는 제2 전도성 물질을 연마하는 단계를 포함할 수 있으며, 여기서 제2 전도성 물질의 일부는 제2 전도성 물질을 연마한 후에 제1 융기 라인의 상위 표면 위에 남아 있다.
일부 예에서, 본 명세서에 설명된 방법 및 장치는 제2 전도성 물질의 적어도 하나의 부분의 상위 표면이 적어도 하나의 제1 융기 라인의 상위 표면과 동일 높이일 수 있을 때까지 제2 전도성 물질을 연마하는 단계를 포함할 수 있다. 일부 예에서, 본 명세서에 설명된 방법 및 장치는 제2 융기 라인의 세트를 형성하기 전에 제2 전도성 물질 위에 제1 전도성 물질의 제2 층을 증착하는 단계를 포함할 수 있고, 여기서 제2 융기 라인의 세트는 각각 제1 전도성 물질의 제2 층의 일부를 포함한다.
본 명세서에 설명된 방법 및 장치의 일부 예에서, 제2 전도성 물질은 전기 전도성 물질, 열 전도성 물질, 또는 이들의 조합을 포함할 수 있다. 본 명세서에 설명된 방법(400) 및 장치의 일부 예에서, 제1 융기 라인 세트는 제1 방향으로 연장될 수 있고, 제2 융기 라인 세트는 제1 방향에 직교할 수 있는 제2 방향으로 연장될 수 있다.
도 5는 본 발명의 양태에 따라 융기 라인에 대한 치수 제어를 지원하는 방법 또는 방법들(500)을 예시하는 흐름도를 도시한다. 방법(500)의 동작은, 예를 들어, 도 3a 내지 도 3l을 참조하여 본 명세서에 설명된 방법에 의해 구현될 수 있다.
(505)에서, 각각의 제1 폭을 각각 갖는 제1 융기 라인의 세트가 형성될 수 있다. 일부 예에서, 융기 라인의 세트는 각각 제1 전도성 물질 및 메모리 셀 물질을 포함할 수 있다. (505)의 동작은, 예를 들어, 도 3a 내지 도 3l을 참조하여 본 명세서에 설명된 방법에 따라 수행될 수 있다.
(510)에서, 제1 융기 라인들 사이에 유전체 물질이 증착될 수 있다. (510)의 동작은, 예를 들어, 도 3a 내지 도 3l을 참조하여 본 명세서에 설명된 방법에 따라 수행될 수 있다.
(515)에서, 유전체 물질 및 제1 융기 라인 위에 제2 전도성 물질이 증착될 수 있다. 일부 예에서, 제2 전도성 물질은 제1 융기 라인들 사이에서 각각의 제1 융기 라인의 상위 표면 아래의 깊이까지 연장될 수 있다. (520)의 동작은, 예를 들어, 도 3a 내지 도 3l을 참조하여 본 명세서에 설명된 방법에 따라 수행될 수 있다.
(520)에서, 제2 전도성 물질이 연마될 수 있다. 일부 예에서, 제2 전도성 물질은 제2 전도성 물질의 일부가 제1 융기 라인의 상위 표면 위에 남아 있도록 연마될 수 있다. (520)의 동작은, 예를 들어, 도 3a 내지 도 3l을 참조하여 본 명세서에 설명된 방법에 따라 수행될 수 있다.
(525)에서, 각각의 제2 폭을 각각 갖는 제2 융기 라인 세트가 형성될 수 있다. 일부 예에서, 제2 융기 라인의 세트는 각각 메모리 셀 물질 및 제2 전도성 물질을 포함할 수 있다. 일부 예에서, 복수의 제2 융기 라인을 형성하는 것은, 제1 에칭률로 메모리 셀 물질을 에칭하고, 제1 에칭률과 상이한 제2 에칭률로 제2 메모리 셀 물질을 에칭하도록 구성된 에칭 공정을 사용하는 것을 포함할 수 있다. 일부 예에서, 각각의 제2 폭은 제2 전도성 물질의 깊이에 적어도 부분적으로 기초한다. (525)의 동작은, 예를 들어, 도 3a 내지 도 3l을 참조하여 본 명세서에 설명된 방법에 따라 수행될 수 있다.
도 6은 본 발명의 양태에 따라 융기 라인에 대한 치수 제어를 지원하는 방법 또는 방법들(600)을 예시하는 흐름도를 도시한다. 방법(600)의 동작은, 예를 들어, 도 3a 내지 도 3l을 참조하여 본 명세서에 설명된 방법에 의해 구현될 수 있다.
(605)에서, 각각의 제1 폭을 각각 갖는 제1 융기 라인 세트가 형성될 수 있다. 일부 예에서, 융기 라인의 세트는 각각 제1 전도성 물질 및 메모리 셀 물질을 포함할 수 있다. (605)의 동작은, 예를 들어, 도 3a 내지 도 3l을 참조하여 본 명세서에 설명된 방법에 따라 수행될 수 있다.
610에서, 제1 융기 라인 사이에 유전체 물질이 증착될 수 있다. (610)의 동작은, 예를 들어, 도 3a 내지 도 3l을 참조하여 본 명세서에 설명된 방법에 따라 수행될 수 있다.
(615)에서, 유전체 물질 및 제1 융기 라인 위에 제2 전도성 물질이 증착될 수 있다. 일부 예에서, 제2 전도성 물질은 제1 융기 라인 사이에서 각각의 제1 융기 라인의 상위 표면 아래의 깊이까지 연장될 수 있다. (615)의 동작은, 예를 들어, 도 3a 내지 도 3l을 참조하여 본 명세서에 설명된 방법에 따라 수행될 수 있다.
(620)에서, 제2 전도성 물질의 적어도 일부의 상위 표면이 적어도 하나의 제1 융기 라인의 상위 표면과 동일 높이일 때까지 제2 전도성 물질이 연마될 수 있다. (620)의 동작은, 예를 들어, 도 3a 내지 도 3l을 참조하여 본 명세서에 설명된 방법에 따라 수행될 수 있다.
(625)에서, 각각의 제2 폭을 각각 갖는 제2 융기 라인의 세트가 형성될 수 있다. 일부 예에서, 제2 융기 라인의 세트는 각각 메모리 셀 물질 및 제2 전도성 물질을 포함할 수 있다. 일부 예에서, 복수의 제2 융기 라인을 형성하는 것은, 제1 에칭률로 메모리 셀 물질을 에칭하고, 제1 에칭률과 상이한 제2 에칭률로 제2 메모리 셀 물질을 에칭하도록 구성된 에칭 공정을 사용하는 것을 포함할 수 있다. 일부 예에서, 각각의 제2 폭은 제2 전도성 물질의 깊이에 적어도 부분적으로 기초한다. (625)의 동작은, 예를 들어, 도 3a 내지 도 3l을 참조하여 본 명세서에 설명된 방법에 따라 수행될 수 있다.
도 7은 본 발명의 양태에 따라 융기 라인에 대한 치수 제어를 지원하는 방법 또는 방법들(700)을 예시하는 흐름도를 도시한다. 방법(700)의 동작은, 예를 들어, 도 3a 내지 도 3l을 참조하여 본 명세서에 설명된 방법에 의해 구현될 수 있다.
(705)에서, 전도성 물질 및 메모리 셀 물질을 에칭함으로써 제1 융기 라인 세트가 형성될 수 있다. (705)의 동작은, 예를 들어, 도 3a 내지 도 3l을 참조하여 본 명세서에 설명된 방법에 따라 수행될 수 있다.
(710)에서, 제1 융기 라인들 사이에 유전체 물질이 증착될 수 있다. (710)의 동작은, 예를 들어, 도 3a 내지 도 3l을 참조하여 본 명세서에 설명된 방법에 따라 수행될 수 있다.
(715)에서, 유전체 물질 위에 그리고 제1 융기 라인들 사이에 물질이 증착될 수 있고, 물질은 제1 융기 라인 사이에서 제1 융기 라인의 상위 표면 아래의 깊이까지 연장된다. (715)의 동작은, 예를 들어, 도 3a 내지 도 3l을 참조하여 본 명세서에 설명된 방법에 따라 수행될 수 있다.
(720)에서, 적어도 하나의 제1 융기 라인의 폭에 기초하여 물질 및 메모리 셀 물질을 에칭하기 위한 에칭 공정이 선택될 수 있다. (720)의 동작은, 예를 들어, 도 3a 내지 도 3l을 참조하여 본 명세서에 설명된 방법에 따라 수행될 수 있다.
(725)에서, 선택된 에칭 공정을 사용하여 메모리 셀 물질 및 물질을 포함하는 제2 융기 라인 세트가 형성될 수 있다. (725)의 동작은, 예를 들어, 도 3a 내지 도 3l을 참조하여 본 명세서에 설명된 방법에 따라 수행될 수 있다.
일부 예에서, 본 명세서에 설명된 방법 및 장치는 제2 융기 라인의 세트를 형성하기 전에 유전체 물질 위의 물질의 일부를 제거하는 단계를 포함할 수 있다. 일부 예에서, 본 명세서에 설명된 방법 및 장치는 제2 융기 라인의 세트를 형성하기 전에 제1 융기 라인이 노출될 때까지 물질을 제거하는 단계를 포함할 수 있다. 일부 예에서, 본 명세서에 설명된 방법 및 장치는 물질 위에 전도성 물질의 제2 층을 증착하는 단계를 포함할 수 있으며, 여기서 제2 융기 라인의 세트를 형성하는 것은 전도성 물질의 제2 층을 증착한 후에 발생한다.
본 명세서에 설명된 방법 및 장치의 일부 예에서, 에칭 공정을 선택하는 것은 적어도 하나의 제1 융기 라인의 폭을 결정하는 것, 및 적어도 하나의 제1 융기 라인의 폭에 기초하여, 에칭 공정과 연관된 지속 시간, 에칭 공정의 온도, 에칭 공정에서 사용된 에칭제의 양, 에칭 공정에서 사용된 에칭제, 또는 이들의 임의의 조합을 포함할 수 있다. 본 명세서에 설명된 방법 및 장치의 일부 예에서, 제2 융기 라인의 폭은 에칭 공정, 물질의 조성, 물질의 깊이, 또는 이들의 임의의 조합에 기초할 수 있다. 본 명세서에 설명된 방법 및 장치의 일부 예에서, 제1 융기 라인의 상위 표면 아래의 깊이는 각각의 제1 융기 라인의 폭에 기초할 수 있다.
도 8은 본 발명의 양태에 따라 융기 라인에 대한 치수 제어를 지원하는 방법 또는 방법들(800)을 예시하는 흐름도를 도시한다. 방법(800)의 동작은, 예를 들어, 도 3a 내지 도 3l을 참조하여 본 명세서에 설명된 방법에 의해 구현될 수 있다.
(805)에서, 전도성 물질 및 메모리 셀 물질을 에칭함으로써 제1 융기 라인 세트가 형성될 수 있다. (805)의 동작은, 예를 들어, 도 3a 내지 도 3l을 참조하여 본 명세서에 설명된 방법에 따라 수행될 수 있다.
(810)에서, 제1 융기 라인들 사이에 유전체 물질이 증착될 수 있다. (810)의 동작은, 예를 들어, 도 3a 내지 도 3l을 참조하여 본 명세서에 설명된 방법에 따라 수행될 수 있다.
(815)에서, 유전체 물질 위에 그리고 제1 융기 라인들 사이에 물질이 증착될 수 있고, 물질은 제1 융기 라인들 사이에서 제1 융기 라인의 상위 표면 아래의 깊이까지 연장된다. (815)의 동작은, 예를 들어, 도 3a 내지 도 3l을 참조하여 본 명세서에 설명된 방법에 따라 수행될 수 있다.
(820)에서, 메모리 어레이는 제2 융기 라인의 세트를 형성하기 전에 유전체 물질 위의 물질의 일부를 제거할 수 있다. (820)의 동작은, 예를 들어, 도 3a 내지 도 3l을 참조하여 본 명세서에 설명된 방법에 따라 수행될 수 있다.
(825)에서, 적어도 하나의 제1 융기 라인의 폭에 기초하여 물질 및 메모리 셀 물질을 에칭하기 위한 에칭 공정이 선택될 수 있다. (825)의 동작은, 예를 들어, 도 3a 내지 도 3l을 참조하여 본 명세서에 설명된 방법에 따라 수행될 수 있다.
(830)에서, 선택된 에칭 공정을 사용하여 메모리 셀 물질 및 물질을 포함하는 제2 융기 라인 세트가 형성될 수 있다. (830)의 동작은, 예를 들어, 도 3a 내지 도 3l을 참조하여 본 명세서에 설명된 방법에 따라 수행될 수 있다.
도 9는 본 발명의 양태에 따라 융기 라인에 대한 치수 제어를 지원하는 방법 또는 방법들(900)을 예시하는 흐름도를 도시한다. 방법(900)의 동작은, 예를 들어, 도 3a 내지 도 3l을 참조하여 본 명세서에 설명된 방법에 의해 구현될 수 있다.
(905)에서, 전도성 물질 및 메모리 셀 물질을 에칭함으로써 제1 융기 라인 세트가 형성될 수 있다. (905)의 동작은, 예를 들어, 도 3a 내지 도 3l을 참조하여 본 명세서에 설명된 방법에 따라 수행될 수 있다.
(910)에서, 제1 융기 라인들 사이에 유전체 물질이 증착될 수 있다. (910)의 동작은, 예를 들어, 도 3a 내지 도 3l을 참조하여 본 명세서에 설명된 방법에 따라 수행될 수 있다.
(915)에서, 유전체 물질 위에 그리고 제1 융기 라인 사이에 물질이 증착될 수 있고, 물질은 제1 융기 라인 사이에서 제1 융기 라인의 상위 표면 아래의 깊이까지 연장된다. (915)의 동작은, 예를 들어, 도 3a 내지 도 3l을 참조하여 본 명세서에 설명된 방법에 따라 수행될 수 있다.
(920)에서, 물질은 제2 융기 라인 세트를 형성하기 전에 제1 융기 라인이 노출될 때까지 제거될 수 있다. (920)의 동작은, 예를 들어, 도 3a 내지 도 3l을 참조하여 본 명세서에 설명된 방법에 따라 수행될 수 있다.
(925)에서, 물질 및 메모리 셀 물질을 에칭하기 위한 에칭 공정이 적어도 하나의 제1 융기 라인의 폭에 기초하여 선택될 수 있다. (925) 단계의 동작은, 예를 들어, 도 3a 내지 도 3l을 참조하여 본 명세서에 설명된 방법에 따라 수행될 수 있다.
(930)에서, 선택된 에칭 공정을 사용하여 메모리 셀 물질 및 물질을 포함하는 제2 융기 라인 세트가 형성될 수 있다. (930)의 동작은, 예를 들어, 도 3a 내지 도 3l을 참조하여 본 명세서에 설명된 방법에 따라 수행될 수 있다.
위에서 설명한 방법은 가능한 구현예를 설명하는 것일 뿐, 동작과 단계는 재배열되거나 달리 수정될 수 있고 다른 구현예도 가능하다는 것이 주목된다. 나아가, 2개 이상의 방법의 양태는 결합될 수 있다.
장치가 설명된다. 일부 예에서, 상기 장치는 제1 전도성 물질을 각각 포함하는 제1 전도성 라인 및 제2 전도성 라인과 결합된 제1 메모리 셀을 포함하는 제1 필라; 상기 제1 전도성 물질을 포함하는 제3 전도성 라인 및 상기 제2 전도성 라인과 연결된 제2 메모리 셀을 포함하는 제2 필라; 및 상기 제2 전도성 라인 아래에 있는 제2 전도성 물질을 포함할 수 있고, 상기 제2 전도성 물질의 적어도 일부는 상기 제1 필라와 상기 제2 필라 사이의 위치에서 상기 제1 필라의 상위 표면 및 상기 제2 필라의 상위 표면 아래로 연장된다.
일부 예에서, 상기 장치는 상기 제1 필라와 상기 제2 필라 사이에 유전체 물질을 포함할 수 있고, 상기 제2 전도성 물질의 일부는 상기 유전체 물질의 적어도 일부 아래로 연장된다. 일부 예에서, 상기 제2 전도성 물질의 일부는 상기 제1 필라와 상기 제2 필라 사이의 거리와 동일한 제1 치수, 및 상기 제1 메모리 셀, 상기 제2 메모리 셀 또는 이 둘 모두의 폭과 동일한 제2 치수를 갖는다. 일부 예에서, 상기 제2 전도성 물질의 일부는 상기 제1 치수를 따라 둥글고 상기 제2 치수를 따라 선형인 하위 표면을 포함한다.
일부 예에서, 상기 제2 전도성 물질의 적어도 일부는 상기 제1 필라와 상기 제2 전도성 라인 사이 및 상기 제2 필라와 상기 제2 전도성 라인 사이에 위치된다. 일부 예에서, 상기 제2 전도성 물질은 상기 제1 필라 및 상기 제2 필라 위의 제1 두께, 및 상기 제1 필라와 상기 제2 필라 사이의 제2 두께를 갖고, 상기 제2 두께는 상기 제1 두께보다 더 크다. 일부 예에서, 상기 제2 전도성 물질의 일부의 상위 표면은 제1 필라의 상위 표면 및 상기 제2 필라의 상위 표면과 동일 평면에 있다.
본 명세서에 설명된 정보 및 신호는 다양한 상이한 기술 및 기법 중 임의의 것을 사용하여 표현될 수 있다. 예를 들어, 상기 설명에 걸쳐 언급될 수 있는 데이터, 명령어, 명령, 정보, 신호, 비트, 심볼, 및 칩은 전압, 전류, 전자기파, 자기장 또는 입자, 광학장 또는 입자, 또는 이들의 임의의 조합으로 표현될 수 있다. 일부 도면은 신호를 단일 신호로서 도시할 수 있으나, 이 기술 분야에 통상의 지식을 가진 자라면 신호는 신호의 버스를 나타낼 수 있고, 여기서 버스는 다양한 비트 폭을 가질 수 있다는 것을 이해할 수 있을 것이다.
"전자 통신", "전도성 접촉", "연결된", 및 "결합된"이라는 용어는 구성 요소들 간에 신호의 흐름을 지원하는 구성 요소들 사이의 관계를 지칭할 수 있다. 구성 요소들 사이의 신호의 흐름을 언제든지 지원할 수 있는 구성 요소들 사이에 임의의 전도성 경로가 존재하는 경우 구성 요소들은 서로 전자 통신하는 (또는 전도성 있게 접촉하는 상태이거나 연결되거나 결합된) 것으로 고려된다. 임의의 주어진 시간에, 서로 전자 통신하는 (또는 전도성 있게 접촉하는 상태이거나 연결되거나 결합된) 구성 요소들 사이의 전도성 경로는 연결된 구성 요소를 포함하는 디바이스의 동작에 기초하여 개방된 회로 또는 폐쇄된 회로일 수 있다. 연결된 구성 요소들 사이의 전도성 경로는 구성 요소들 사이의 직접 전도성 경로일 수 있고, 또는 연결된 구성 요소들 사이의 전도성 경로는 스위치, 트랜지스터, 또는 다른 구성 요소와 같은 중간 구성 요소를 포함할 수 있는 간접 전도성 경로일 수 있다. 일부 경우에, 연결된 구성 요소들 사이의 신호의 흐름은 예를 들어, 스위치 또는 트랜지스터와 같은 하나 이상의 중간 구성 요소를 사용하여 잠시 동안 중단될 수 있다.
"결합"이라는 용어는 전도성 경로를 통해 구성 요소들 사이에 현재 신호를 통신할 수 없는 구성 요소들 간의 개방된 회로 관계로부터, 전도성 경로를 통해 구성 요소들 사이에 신호를 통신할 수 있는 구성 요소들 간의 폐쇄된 회로 관계로 이동한 상태를 지칭한다. 제어기와 같은 구성 요소가 다른 구성 요소들을 함께 결합시킬 때, 이 구성 요소는 이전에 신호가 흐르는 것을 허용하지 않은 전도성 경로를 통해 다른 구성 요소들 사이에 신호가 흐르는 것을 허용하는 변경을 개시한다.
"분리된"이라는 용어는 구성 요소들 사이에 현재 신호가 흐를 수 없는 구성 요소들 사이의 관계를 지칭한다. 구성 요소들 사이에 개방 회로가 존재하면 구성 요소들은 서로 분리되어 있다. 예를 들어, 구성 요소들 사이에 위치된 스위치에 의해 분리된 2개의 구성 요소는 스위치가 개방될 때 서로 분리된다. 제어기가 2개의 구성 요소를 분리할 때, 제어기는 이전에 신호 흐름이 허용된 전도성 경로를 사용하여 구성 요소들 사이에 신호가 흐르는 것을 방지하는 변경을 수행한다.
본 명세서에 사용된 "층"이라는 용어는 기하학적 구조의 계층 또는 시트를 지칭한다. 각 층은 3차원(예를 들어, 높이, 폭 및 깊이)을 가질 수 있으며 표면의 적어도 일부를 덮을 수 있다. 예를 들어, 층은 2차원이 제3 차원보다 큰 3차원 구조, 예를 들어, 박막일 수 있다. 층은 다른 요소, 구성 요소 및/또는 물질을 포함할 수 있다. 일부 경우에 하나의 층이 2개 이상의 서브 층으로 구성될 수 있다. 일부 첨부된 도면에서, 3차원 층 중 2개의 차원은 예시의 목적으로 도시된다. 그러나, 이 기술 분야에 통상의 지식을 가진 자라면 층이 본질적으로 3차원이라는 것을 이해할 수 있을 것이다.
본 명세서에 사용된 "실질적으로"라는 용어는 수식되는 특성(예를 들어, 이 용어에 의해 실질적으로 수식되는 동사 또는 형용사)이 절대적일 필요는 없지만 특성의 장점을 달성할 만큼 충분히 가깝다는 것을 의미한다.
본 명세서에 사용된 "전극"이라는 용어는 전기 전도체를 지칭할 수 있고, 일부 경우에, 메모리 어레이의 메모리 셀 또는 다른 구성 요소에 대한 전기 접점으로서 사용될 수 있다. 전극은 메모리 어레이의 요소 또는 구성 요소 사이에 전도성 경로를 제공하는 트레이스, 와이어, 전도성 라인(예를 들어, 액세스 라인), 전도성 층(예를 들어, 메모리 셀 스택 내) 등을 포함할 수 있다.
본 명세서에 사용된 "포토리소그래피"라는 용어는 포토레지스트 물질을 사용하여 패터닝하고 전자기 복사선을 사용하여 이러한 물질을 노출시키는 공정을 지칭할 수 있다. 예를 들어, 포토레지스트를 기저 물질 상에 스핀 코팅함으로써 포토레지스트 물질을 기저 물질 상에 형성할 수 있다. 포토레지스트를 복사선에 노출시킴으로써 포토레지스트에 패턴을 생성할 수 있다. 패턴은 예를 들어 복사선이 포토레지스트를 노출시키는 곳을 공간적으로 묘사하는 포토 마스크에 의해 정해질 수 있다. 그런 다음 노출된 포토레지스트 영역은 예를 들어 화학 처리에 의해 제거되어 원하는 패턴을 남길 수 있다. 일부 경우에, 노출된 영역은 남아 있을 수 있고, 노출되지 않은 영역은 제거될 수 있다.
메모리 어레이를 포함하여 본 명세서에 논의된 디바이스는 실리콘, 게르마늄, 실리콘 게르마늄 합금, 갈륨 비소, 질화 갈륨 등과 같은 반도체 기판 상에 형성될 수 있다. 일부 경우에, 기판은 반도체 웨이퍼이다. 다른 경우에, 기판은 실리콘 온 글래스(SOG) 또는 실리콘 온 사파이어(SOP)와 같은 실리콘 온 절연체(SOI) 기판, 또는 다른 기판 위의 반도체 물질의 에피택셜 층일 수 있다. 기판 또는 기판의 서브 영역의 전도율은 인, 붕소, 또는 비소를 포함하지만 이들로 제한되지 않는 다양한 화학 종을 사용하여 도핑을 통해 제어될 수 있다. 도핑은 기판의 초기 형성 또는 성장 동안, 이온 주입에 의해, 또는 임의의 다른 도핑 수단에 의해 수행될 수 있다.
본 명세서에서 논의된 스위칭 구성 요소 또는 트랜지스터는 전계 효과 트랜지스터(FET)를 나타낼 수 있고, 소스, 드레인, 및 게이트를 포함하는 3 단자 디바이스를 포함할 수 있다. 단자는 전도성 물질, 예를 들어, 금속을 통해 다른 전자 요소에 연결될 수 있다. 소스 및 드레인은 전도성일 수 있으며, 고농도로 도핑된, 예를 들어, 축퇴된 반도체 영역을 포함할 수 있다. 소스 및 드레인은 저농도로 도핑된 반도체 영역 또는 채널에 의해 분리될 수 있다. 채널이 n형(즉, 다수 캐리어가 전자임)이면, FET는 n형 FET로서 언급될 수 있다. 채널이 p형(즉, 다수 캐리어가 정공임)이면, FET는 p형 FET로서 언급될 수 있다. 채널은 절연 게이트 산화물에 의해 캡핑(capping)될 수 있다. 채널의 전도율은 게이트에 전압을 인가함으로써 제어될 수 있다. 예를 들어, n형 FET 또는 p형 FET에 양의 전압 또는 음의 전압을 각각 인가하면 채널이 전도성이 될 수 있다. 트랜지스터의 임계 전압 이상의 전압이 트랜지스터 게이트에 인가될 때 트랜지스터는 "온" 또는 "활성화"될 수 있다. 트랜지스터의 임계 전압 미만의 전압이 트랜지스터 게이트에 인가될 때 트랜지스터는 "오프" 또는 "비활성화"될 수 있다.
첨부된 도면과 관련하여 본 명세서에 제시된 설명은 예시적인 구성을 설명하는 것일 뿐, 구현될 수 있거나 본 청구범위 내에 있는 모든 예를 나타내는 것은 아니다. 본 명세서에서 사용된 "예시적인"이라는 용어는 "일례, 사례, 또는 예시로 기능하는 것"을 의미하고, "선호하는 것" 또는 "또 다른 예에 비해 유리한 것"을 의미하는 것은 아니다. 상세한 설명은 설명된 기법에 대한 이해를 제공하기 위해 특정 상세를 포함한다. 그러나, 이 기법은 이 특정 상세 없이 실시될 수 있다. 일부 사례에서, 잘 알려진 구조 및 디바이스는 설명된 예의 개념을 모호하게 하는 것을 회피하기 위해 블록도 형태로 도시된다.
첨부된 도면에서, 유사한 구성 요소 또는 특징은 동일한 참조 라벨을 가질 수 있다. 게다가, 동일한 유형의 다양한 구성 요소는 참조 라벨 후에 대시 그리고 유사한 구성 요소 간을 구별하는 제2 라벨을 따르는 것에 의해 구별될 수 있다. 본 명세서에서 제1 참조 라벨만이 사용되면, 본 설명은 제2 참조 라벨에 관계 없이 동일한 제1 참조 라벨을 가지는 유사한 구성 요소 중 임의의 것에 적용 가능하다.
본 명세서에 설명된 정보 및 신호는 다양한 상이한 기술 및 기법 중 임의의 것을 사용하여 표현될 수 있다. 예를 들어, 상기 설명에 걸쳐 언급될 수 있는 데이터, 명령어, 명령, 정보, 신호, 비트, 심볼, 및 칩은 전압, 전류, 전자기파, 자기장 또는 입자, 광학장 또는 입자, 또는 이들의 임의의 조합으로 표현될 수 있다.
본 발명과 관련하여 본 명세서에 설명된 다양한 예시적인 블록 및 모듈은 본 명세서에 설명된 기능을 수행하도록 설계된 범용 프로세서, DSP, ASIC, FPGA 또는 다른 프로그래밍 가능한 논리 디바이스, 이산 게이트 또는 트랜지스터 논리 회로, 이산 하드웨어 구성 요소, 또는 이들의 임의의 조합으로 구현되거나 수행될 수 있다. 범용 프로세서는 마이크로프로세서일 수 있지만, 대안적으로, 프로세서는 임의의 프로세서, 제어기, 마이크로제어기, 또는 상태 기계일 수 있다. 프로세서는 또한, 컴퓨팅 디바이스의 조합(예를 들어, DSP와 마이크로프로세서의 조합, 다수의 마이크로프로세서, DSP 코어와 결부된 하나 이상의 마이크로프로세서, 또는 임의의 다른 이러한 구성)으로서 구현될 수 있다.
본 명세서에 설명된 기능은 하드웨어, 프로세서에 의해 실행된 소프트웨어, 펌웨어, 또는 이들의 임의의 조합으로 구현될 수 있다. 프로세서에 의해 실행된 소프트웨어로 구현되면, 기능은 컴퓨터 판독 가능한 매체 상에 하나 이상의 명령어 또는 코드로 저장되거나 하나 이상의 명령어 또는 코드로서 전송될 수 있다. 다른 예 및 구현은 본 발명 및 첨부된 청구범위 내에 있다. 예를 들어, 소프트웨어의 성질로 인해, 위에서 설명된 기능은 프로세서에 의해 실행된 소프트웨어, 하드웨어, 펌웨어, 배선, 또는 이들 중 임의의 것의 조합을 사용하여 구현될 수 있다. 기능을 구현하는 특징은 또한, 기능의 일부가 상이한 물리적 위치에서 구현되도록 분산되는 것을 포함하여 다양한 위치에 물리적으로 위치될 수 있다. 또한, 청구범위를 포함하여 본 명세서에서 사용된 항목의 목록(예를 들어, "~ 중 적어도 하나" 또는 "~ 중 하나 이상"과 같은 어구가 앞에 있는 항목의 목록)에서 사용된 "또는"은 예를 들어, A, B, 또는 C 중 적어도 하나의 목록이 A 또는 B 또는 C 또는 AB 또는 AC 또는 BC 또는 ABC(즉, A 및 B 및 C)를 의미하도록 포괄적 목록을 나타낸다. 또한, 본 명세서에 사용된 "~에 기초하여"라는 어구는 폐쇄된 조건 세트를 언급하는 것으로서 해석되어서는 안 된다. 예를 들어, "조건(A)에 기초하여"로 설명되는 예시적인 단계는 본 발명의 범위를 벗어남이 없이 조건(A) 및 조건(B)에 모두 기초할 수 있다. 다시 말해, 본 명세서에서 사용된 "~에 기초하여"라는 어구는 "~에 적어도 부분적으로 기초하여"라는 어구와 동일한 방식으로 해석되어야 한다.
본 명세서의 설명은 이 기술 분야에 통상의 지식을 가진 자가 본 발명을 제조하거나 사용하는 것을 가능하게 하기 위해 제공된다. 본 발명에 대한 다양한 수정은 이 기술 분야에 통상의 지식을 가진 자에게 용이하게 명백할 것이며, 본 명세서에서 정의된 일반적인 원리는 본 발명의 범위를 벗어남이 없이 다른 변형에 적용될 수 있다. 따라서, 본 발명은 본 명세서에 설명된 예 및 설계로 제한되지 않고, 본 명세서에 개시된 원리 및 신규한 특징에 부합하는 가장 넓은 범위를 따른다.

Claims (25)

  1. 장치로서,
    제1 전도성 물질을 각각 포함하는 제1 전도성 라인 및 제2 전도성 라인과 결합된 제1 메모리 셀을 포함하는 제1 필라;
    상기 제1 전도성 물질을 포함하는 제3 전도성 라인 및 상기 제2 전도성 라인과 결합된 제2 메모리 셀을 포함하는 제2 필라; 및
    상기 제2 전도성 라인 아래에 있는 제2 전도성 물질로서, 상기 제2 전도성 물질의 적어도 일부는 상기 제1 필라와 상기 제2 필라 사이의 위치에서 상기 제1 필라의 상위 표면과 상기 제2 필라의 상위 표면 아래로 연장되는, 상기 제2 전도성 물질
    을 포함하는, 장치.
  2. 제1항에 있어서,
    상기 제1 필라와 상기 제2 필라 사이에 유전체 물질을 더 포함하고, 상기 제2 전도성 물질의 일부는 상기 유전체 물질의 적어도 일부 아래로 연장되는, 장치.
  3. 제1항에 있어서, 상기 제2 전도성 물질의 일부는 상기 제1 필라와 상기 제2 필라 사이의 거리와 동일한 제1 치수, 및 상기 제1 메모리 셀, 상기 제2 메모리 셀, 또는 이 둘 다의 폭과 동일한 제2 치수를 갖는, 장치.
  4. 제3항에 있어서, 상기 제2 전도성 물질의 일부는, 상기 제1 치수를 따라 둥글고 상기 제2 치수를 따라 선형인 하위 표면을 포함하는, 장치.
  5. 제1항에 있어서, 상기 제2 전도성 물질의 적어도 일부는 상기 제1 필라와 상기 제2 전도성 라인 사이 및 상기 제2 필라와 상기 제2 전도성 라인 사이에 위치된, 장치.
  6. 제5항에 있어서, 상기 제2 전도성 물질은 상기 제1 필라 및 상기 제2 필라 위의 제1 두께, 및 상기 제1 필라와 상기 제2 필라 사이의 제2 두께를 갖고, 상기 제2 두께는 상기 제1 두께보다 큰, 장치.
  7. 제1항에 있어서, 상기 제2 전도성 물질의 일부의 상위 표면은 상기 제1 필라의 상위 표면 및 상기 제2 필라의 상위 표면과 동일 평면에 있는, 장치.
  8. 방법으로서,
    각각의 제1 폭을 각각 갖는 복수의 제1 융기 라인을 형성하는 단계로서, 상기 복수의 제1 융기 라인은 각각 제1 전도성 물질 및 메모리 셀 물질을 포함하는, 상기 복수의 제1 융기 라인을 형성하는 단계;
    상기 제1 융기 라인들 사이에 유전체 물질을 증착하는 단계;
    상기 유전체 물질 및 상기 제1 융기 라인 위에 제2 전도성 물질을 증착하는 단계로서, 상기 제2 전도성 물질은 상기 제1 융기 라인들 사이에서 상기 제1 융기 라인 각각의 상위 표면 아래의 깊이까지 연장되는, 상기 제2 전도성 물질을 증착하는 단계; 및
    각각의 제2 폭을 각각 갖는 복수의 제2 융기 라인을 형성하는 단계로서, 상기 복수의 제2 융기 라인 각각은 상기 메모리 셀 물질 및 상기 제2 전도성 물질을 포함하는, 상기 복수의 제2 융기 라인을 형성하는 단계
    를 포함하되, 상기 복수의 제2 융기 라인을 형성하는 단계는, 제1 에칭률로 상기 메모리 셀 물질을 에칭하고, 상기 제1 에칭률과 상이한 제2 에칭률로 상기 제2 전도성 물질을 에칭하도록 구성된 에칭 공정을 사용하는 단계를 포함하고;
    상기 각각의 제2 폭은 상기 제2 전도성 물질의 깊이에 적어도 부분적으로 기초하는, 방법.
  9. 제8항에 있어서, 상기 제2 에칭률은 상기 제1 에칭률보다 느리고, 상기 각각의 제2 폭은 상기 각각의 제1 폭에 반비례하는, 방법.
  10. 제8항에 있어서,
    상기 제1 융기 라인의 상위 표면과 상기 유전체 물질을 연마함으로써 상기 제1 융기 라인 사이의 상기 유전체 물질에 복수의 리세스를 형성하는 단계를 더 포함하는, 방법.
  11. 제10항에 있어서, 상기 제2 전도성 물질을 증착하는 단계는,
    상기 복수의 리세스 내에 상기 제2 전도성 물질을 증착하는 단계를 포함하고, 상기 복수의 리세스 각각은 상기 제1 융기 라인의 상위 표면 아래의 깊이까지 연장되는, 방법.
  12. 제11항에 있어서, 상기 복수의 리세스 각각은 만곡된 상위 표면을 포함하고, 상기 증착된 제2 전도성 물질은 대응하는 리세스의 만곡된 상위 표면과 접촉하는 만곡된 하위 표면을 포함하는, 방법.
  13. 제10항에 있어서, 상기 제1 융기 라인의 상위 표면을 연마하는 단계는 상기 메모리 셀 물질 위로부터 하드마스크 물질을 제거하는 단계를 포함하고, 상기 하드마스크 물질을 제거한 것에 적어도 부분적으로 기초하여 상기 제1 융기 라인 각각 사이에 디싱(dishing)이 발생하는, 방법.
  14. 제8항에 있어서,
    상기 제2 전도성 물질을 연마하는 단계를 더 포함하고, 상기 제2 전도성 물질의 일부는 상기 제2 전도성 물질을 연마한 후에 상기 제1 융기 라인의 상위 표면 위에 남아 있는, 방법.
  15. 제8항에 있어서,
    상기 제2 전도성 물질의 적어도 일부분의 상위 표면이 적어도 하나의 제1 융기 라인의 상위 표면과 동일 높이일 때까지 상기 제2 전도성 물질을 연마하는 단계를 더 포함하는, 방법.
  16. 제8항에 있어서,
    상기 복수의 제2 융기 라인을 형성하기 전에 상기 제2 전도성 물질 위에 상기 제1 전도성 물질의 제2 층을 증착하는 단계를 더 포함하고, 상기 복수의 제2 융기 라인 각각은 상기 제1 전도성 물질의 제2 층의 일부를 포함하는, 방법.
  17. 제8항에 있어서, 상기 제2 전도성 물질은 전기 전도성 물질, 열 전도성 물질, 또는 이들의 조합을 포함하는, 방법.
  18. 제8항에 있어서, 상기 복수의 제1 융기 라인은 제1 방향으로 연장되고, 상기 복수의 제2 융기 라인은 상기 제1 방향에 직교하는 제2 방향으로 연장되는, 방법.
  19. 방법으로서,
    전도성 물질 및 메모리 셀 물질을 에칭함으로써 복수의 제1 융기 라인을 형성하는 단계;
    상기 제1 융기 라인들 사이에 유전체 물질을 증착하는 단계;
    상기 유전체 물질 위에 그리고 상기 제1 융기 라인들 사이에 물질을 증착하는 단계로서, 상기 물질은 상기 제1 융기 라인들 사이에서 상기 제1 융기 라인의 상위 표면 아래의 깊이까지 연장되는, 상기 물질을 증착하는 단계;
    적어도 하나의 제1 융기 라인의 폭에 적어도 부분적으로 기초하여, 상기 물질 및 상기 메모리 셀 물질을 에칭하기 위한 에칭 공정을 선택하는 단계; 및
    선택된 에칭 공정을 사용하여 복수의 제2 융기 라인을 형성하는 단계로서, 상기 복수의 제2 융기 라인은 상기 메모리 셀 물질 및 상기 물질을 각각 포함하는, 상기 복수의 제2 융기 라인을 형성하는 단계
    를 포함하는, 방법.
  20. 제19항에 있어서,
    상기 복수의 제2 융기 라인을 형성하기 전에 상기 유전체 물질 위 상기 물질의 일부를 제거하는 단계를 더 포함하는, 방법.
  21. 제20항에 있어서,
    상기 복수의 제2 융기 라인을 형성하기 전에 상기 제1 융기 라인이 노출될 때까지 상기 물질을 제거하는 단계를 더 포함하는, 방법.
  22. 제19항에 있어서,
    상기 물질 위에 상기 전도성 물질의 제2 층을 증착하는 단계를 더 포함하고, 상기 복수의 제2 융기 라인을 형성하는 단계는 상기 전도성 물질의 제2 층을 증착한 후에 발생하는, 방법.
  23. 제19항에 있어서, 상기 에칭 공정을 선택하는 단계는,
    상기 적어도 하나의 제1 융기 라인의 폭을 결정하는 단계; 및
    상기 적어도 하나의 제1 융기 라인의 폭에 적어도 부분적으로 기초하여, 상기 에칭 공정과 연관된 지속 시간, 상기 에칭 공정의 온도, 상기 에칭 공정에서 사용되는 에칭제의 양, 상기 에칭 공정에서 사용되는 에칭제 또는 이들의 임의의 조합을 선택하는 단계
    를 포함하는, 방법.
  24. 제19항에 있어서, 상기 제2 융기 라인의 폭은 상기 에칭 공정, 상기 물질의 조성, 상기 물질의 깊이, 또는 이들의 임의의 조합에 적어도 부분적으로 기초하는, 방법.
  25. 제19항에 있어서, 상기 제1 융기 라인의 상위 표면 아래의 깊이는 각각의 제1 융기 라인의 폭에 적어도 부분적으로 기초하는, 방법.
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