TW202107677A - 具有分裂的支柱架構之記憶體裝置 - Google Patents

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Abstract

本發明描述用於具有一分裂支柱架構之記憶體裝置之方法、系統及裝置。一種記憶體裝置可包含一基板，其經配置有呈一圖案之導電接點及穿過導電及絕緣材料之交替層之開口，此可減小該等開口之間的間隔，同時維持一介電厚度以使電壓持續被施加於陣列。在蝕刻材料之後，可於一溝槽中沈積一絕緣材料。該絕緣材料之部分可被移除以形成其中沈積單元材料之開口。導電支柱可垂直於該導電材料之平面及該基板延伸，且耦合至導電接點。該等導電支柱及該單元材料可被劃分以形成一第一儲存組件及一第二儲存組件及第一支柱及第二支柱。

Description

具有分裂的支柱架構之記憶體裝置
技術領域係關於一種具有一分裂支柱架構之記憶體裝置。
下文大體上係關於一種包含至少一個記憶體裝置之系統且更具體而言，下文係關於一種具有一分裂支柱架構之記憶體裝置。
記憶體裝置廣泛用於在諸如電腦、無線通信裝置、相機，數位顯示器及其類似者之各種電子裝置中儲存資訊。藉由程式化一記憶體裝置之不同狀態來儲存資訊。例如，二進位裝置最常儲存兩種狀態之一者，通常由一邏輯1或一邏輯0表示。在其他裝置中，可儲存兩種以上狀態。為存取所儲存之資訊，裝置之一組件可讀取或感測記憶體裝置中之至少一種儲存狀態。為儲存資訊，裝置之一組件可在記憶體裝置中寫入或程式化狀態。
存在各種類型之記憶體裝置，其包含磁性硬碟、隨機存取記憶體(RAM)、唯讀記憶體(ROM)、動態RAM (DRAM)、同步動態RAM (SDRAM)、鐵電RAM (FeRAM)、磁性RAM (MRAM)、電阻性RAM (RRAM)、快閃記憶體、相變記憶體(PCM)、其他基於硫族化物之記憶體等等。記憶體裝置可為揮發性或非揮發性的。
一般而言，改良記憶體裝置可包含提高記憶體單元密度、提高讀取/寫入速度、提高可靠性、增加資料保存、減少功耗或降低製造成本及其他度量。可期望使用三維垂直架構來節省記憶體陣列之空間、提高記憶體單元密度或降低記憶體陣列之總功率使用的解決方案。
本專利申請案主張Fratin等人於2019年7月2日申請之名稱為「MEMORY DEVICE WITH A SPLIT PILLAR ARCHITECTURE」之美國專利申請案第16/460,884號之優先權，該案讓與本案之受讓人且其全文以引用的方式明確併入本文中。
本發明係關於一種具有一分裂支柱架構之記憶體裝置及其處理方法。記憶體裝置可包含導電接點及穿過導電材料及絕緣材料之交替層之開口之一配置，其可減小記憶體單元之間的間隔，同時維持一介電厚度以使電壓持續施加於記憶體裝置之一記憶體陣列。
在一些實例中，一記憶體裝置可包含一基板，其具有以一圖案(例如一幾何圖案)配置之複數個接點及形成於基板上之一第一絕緣材料(例如一介電材料)。一導電材料之複數個平面可由一第二絕緣材料(例如一介電材料)彼此分離且形成於基板材料上。導電材料之平面可為字線之實例。
在記憶體裝置之製造期間，可以使奇數及偶數字線平面分離以產生「梳狀」結構(例如看起來像具有指及指之間的空間之一工具之結構)之一形狀形成一溝槽。溝槽可為任何幾何形狀組態且包含以一固定距離面向彼此之梳之指之奇數及偶數群組。在一些實例中，溝槽可以一蛇形形狀形成。溝槽可將導電材料之各平面分成兩個區段或兩個板。各導電材料板可為一字線板之一實例。在一些實例中，在溝槽內部，可依使得介電材料及導電材料形成複數個凹槽之一方式蝕刻導電材料之平面，其中各凹槽可經組態以接收一儲存元件材料(例如硫族化物材料)。一犧牲層(例如一保形材料)可沈積於溝槽中，且在一些情況中，犧牲層填充凹槽。一絕緣材料可沈積於犧牲層之頂部上之溝槽中。犧牲層及絕緣層可形成一蛇形形狀。在一些實例中，可考量溝槽之其他幾何組態。
可移除犧牲層及絕緣材料之部分以形成第一開口。第一開口可暴露基板之部分、複數個導電接點及導電材料及介電材料之部分。一儲存元件材料(例如硫族化物材料)可沈積於第一開口中。儲存元件材料可填充由介電材料及導電材料形成之凹槽。可自第一開口部分移除儲存元件材料，使得凹槽中之儲存元件材料保留。
導電支柱可形成於包含凹槽中之儲存元件材料之第一開口中。導電支柱可為數位線之實例。導電支柱可經配置以延伸(例如實質上垂直)至導電材料之平面及基板。各導電支柱可與一不同導電接點耦合。支柱可由一障壁材料及一導電材料形成。
可移除儲存元件材料及導電支柱之部分以形成第二開口。第二開口可將凹槽中之各儲存元件材料分成一第一儲存元件組件及一第二儲存元件組件。第二開口可進一步將各支柱分成一第一支柱及一第二支柱。在一些情況中，第一支柱及第二支柱之各者可與基板上之一不同導電接點耦合。在一些其他情況中，第一支柱之各者可與基板上之一不同導電接點耦合且第二支柱之各者可與形成於第一基板上方之一第二基板上之一不同導電接點耦合。
一記憶體陣列及製造方法之此等組態可允許相對於先前解決方案提高記憶體單元密度。各記憶體單元(例如儲存元件材料)可凹入一第一支柱或一第二支柱之對置側內部以確保單元隔離。此一組態可允許相對於一些先前解決方案收緊單元厚度及尺寸之控制。與導電支柱相交之導電材料之各平面可形成由平面中之一第一字線板及平面中之一第二字線板定址之兩個記憶體單元。各第一支柱及第二支柱對可形成分別由第一支柱及第二支柱定址之兩個記憶體單元。各支柱可由定位於記憶體陣列之底部或頂部處之一電晶體解碼。電晶體可為以一規則矩陣形成之一數位線選擇器之一實例。
首先，在參考圖1所描述之一記憶體陣列之背景中描述本發明之特徵。在參考圖2A至圖7B所描述之處理步驟期間之實例記憶體陣列之不同視圖之背景中描述本發明之特徵。由參考圖8至圖11所描述之流程圖進一步繪示及參考該等流程圖描述本發明之此等及其他特徵，該等流程圖係關於具有一分裂支柱架構之一記憶體裝置。
圖 1 繪示根據本文中所揭示之實例之支援具有一分裂支柱架構之一記憶體裝置之一記憶體陣列100 (例如三維(3D)記憶體陣列)之一實例。記憶體陣列100可包含定位於一基板104上方之記憶體單元之一第一陣列或層板105及第一陣列或層板105之頂部上之記憶體單元之一第二陣列或層板108。
記憶體陣列100可包含字線110及數位線115。第一層板105及第二層板108之記憶體單元各可具有一或多個自選擇記憶體單元。儘管圖1中所包含之一些元件由一數字指示符標記，其他對應元件未標記，但其等係相同的或應被理解為類似的。
記憶體單元之一堆疊可包含一第一介電材料120、一儲存元件材料125 (例如硫族化物材料)、一第二介電材料130、一儲存元件材料135 (例如硫族化物材料)及一第三介電材料140。在一些實例中，第一層板105及第二層板108之自選擇記憶體單元可具有共同導線，使得各層板105及108之對應自選擇記憶體單元可共用數位線115或字線110。
在一些實例中，可藉由向一記憶體單元提供一電脈衝來程式化單元，記憶體單元可包含一記憶體儲存元件。可經由一第一存取線(例如字線110)或一第二存取線(例如數位線115)或其等之一組合提供脈衝。在一些情況中，在提供脈衝之後，離子可在記憶體儲存元件內遷移，其取決於記憶體單元之極性。因此，相對於記憶體儲存元件之第一側或第二側之一離子濃度可至少部分基於第一存取線與第二存取線之間的一電壓之一極性。在一些情況中，不對稱成形記憶體儲存元件可引起離子在具有更大面積之一元件之部分處更聚集。記憶體儲存元件之某些部分可具有比記憶體儲存元件之其他高之一電阻率且因此可導致比記憶體儲存元件之其他部分高之一臨限電壓。離子遷移之此描述表示用於達成本文中所描述之結果之自選擇記憶體單元之一機構之一實例。一機構之此實例不應被視為限制。本發明亦包含用於達成本文中所描述之結果之自選擇記憶體單元之機構之其他實例。
在一些情況中，記憶體陣列100之架構可指稱一交叉點架構，其中一記憶體單元形成於一字線110與一數位線115之間的一拓撲交叉點處。此一交叉點架構可以比其他記憶體架構低之生產成本提供相對較高密度資料儲存。例如，交叉點架構可包含具有比其他架構減小之一面積且因而具有比其他架構提高之一記憶體單元密度之記憶體單元。
儘管圖1之實例展示兩個記憶體層板105及108，但其他組態係可行的。在一些實例中，可在一基板104上方建構自選擇記憶體單元之一單一記憶體層板，其可指稱二維記憶體。在一些實例中，可在三維交叉點架構中依一類似方式組態記憶體單元之三個或四個記憶體層板。
記憶體陣列100可包含具有以一柵格或交錯圖案配置之複數個接點之一基板104。在一些情況中，複數個接點可延伸穿過基板104而與記憶體陣列100之一存取線耦合。記憶體陣列100可包含一額外基板104 (例如，定位於兩個層板105及108上方)。額外基板104可具有複數個接點(例如延伸穿過基板104)且與記憶體陣列100之一存取線耦合。
記憶體陣列100可包含由形成於基板材料上之第一絕緣材料上之一第二絕緣材料彼此分離之一導電材料之複數個平面。導電材料之複數個平面之各者可包含形成於其內之複數個凹槽。複數個平面(例如對應於一相同層板(例如記憶體層板105、記憶體層板108)上之一或多個字線110之字線板)可由一替換程序藉由使用在一堆疊沈積處理步驟期間蝕刻之一犧牲層(例如一保形層)、在單元界定之後移除保形層及用一更導電材料替換保形層來獲得。
一絕緣材料可形成穿過第二絕緣材料及導電材料之一蛇形形狀。複數個導電支柱可形成於開口中以實質上垂直於導電材料之複數個平面及基板104延伸。複數個導電支柱可經分成複數個支柱對。支柱對中之各支柱可耦合至導電接點之一不同者。在一些情況中，支柱對中之各支柱可耦合至基板104上之一導電接點。另外或替代地，各對支柱之一支柱可耦合至基板104上之一導電接點且各對支柱之另一支柱可耦合至一不同基板104上之一導電接點(例如，定位於記憶體層板105及108上方)。
在一些實例中，記憶體層板105及108可包含經組態以儲存邏輯狀態之硫族化物材料。例如，記憶體層板105及108之記憶體單元可為自選擇記憶體單元之實例。硫族化物材料可形成於複數個凹槽中，使得複數個凹槽之每一各自者中之硫族化物材料至少部分與複數對支柱之一支柱接觸。
圖 2A 繪示根據本文中所揭示之實例之一實例記憶體陣列200-a之仰視圖。記憶體陣列200-a可包含形成於一基板104-a中之複數個導電接點235，其延伸穿過基板104-a而與記憶體陣列100之一存取線耦合。基板104可為一介電材料，諸如一介電膜。
複數個導電接點235之一單一導電接點235可經組態以耦合任何單一垂直支柱與一電晶體。例如，導電接點235-a可將一對支柱之一第一支柱(例如對應於一數位線)耦合至一電晶體且接點235-b可將支柱對之一第二支柱耦合至一電晶體。接點235-c及235-d可各將一第二對支柱之一支柱耦合至電晶體。複數個導電接點235可以一柵格圖案配置。在一些實例中，複數個導電接點235之一各自者可由高達八個其他導電接點235包圍。在一些實例中，複數個導電接點235可以一交錯圖案或六邊形圖案配置。例如，複數個導電接點235之一各自者可由高達六個其他導電接點235包圍。
圖 2B 繪示根據本文中所揭示之實例之一實例記憶體陣列200-b之一仰視圖。記憶體陣列200-b可包含定位於記憶體陣列200-b之頂部上之一第二基板104。例如，第二基板104可定位於記憶體陣列200-b之一或多個記憶體層板之對置側上。各基板(例如基板104-b及第二基板)可包含形成於一基板104-b中之複數個導電接點235，其延伸穿過基板104而與記憶體陣列100之一存取線耦合。
複數個導電接點235之一單一導電接點235可經組態以耦合任何單一垂直支柱與一電晶體。例如，導電接點235-e可將一對支柱之一第一支柱(例如對應於一數位線)耦合至一電晶體。第二基板上之一第二導電接點235可將支柱對之一第二支柱耦合至一電晶體。第二基板上之接點235-f及一第四導電接點235可各將一第二對支柱之一支柱耦合至電晶體。複數個導電接點235可以一柵格圖案配置。在一些實例中，複數個導電接點235之一各自者可由高達八個其他導電接點235包圍。在一些實例中，複數個導電接點235可以一交錯圖案或六邊形圖案配置。例如，複數個導電接點235之一各自者可由高達六個其他導電接點235包圍。
圖 2C 繪示根據本文中所揭示之實例之一實例記憶體陣列200-c之一側視圖。記憶體陣列200-c可包含可形成於基板104-c中之複數個導電接點235。記憶體陣列200-c亦可包含一絕緣材料240之複數個堆疊平面及一材料245之複數個堆疊平面(例如字線平面或字線板)。材料245之堆疊平面可由絕緣材料240之複數個平面在一z方向上彼此分離(例如垂直分離)。例如，第二絕緣材料240之一第一平面(例如一底部平面)可形成(例如沈積)於基板104-c之平面上，接著，材料245之一平面可形成於第二絕緣材料240之第一平面上。在一些實例中，第一絕緣材料240之一層可沈積於基板104-c上。在一些實例中，材料245可為一導電碳層或與活性材料相容之其他導電層。在一些實例中，材料245可包含由活性材料透過一保護障壁分離之導電層。材料245可經組態以用作至少一個字線板。在一些其他實例中，材料245可包含一第二絕緣材料(例如，不同於絕緣材料240)。在一些實例中，材料245及絕緣材料240形成複數個層，諸如交替層。
第二絕緣材料240之額外平面可依一交替方式形成於材料245上，如圖2C中所繪示。第二絕緣材料240可為一介電材料，諸如一介電膜或層。在一些實例中，第二絕緣材料240及基板104-c可為相同類型之絕緣材料。本文中所揭示之絕緣材料之實例包含(但不限於)介電材料，諸如氧化矽。
材料245之複數個平面之每一各自者可處於(例如形成)記憶體陣列200-c之一不同層級。形成記憶體單元之材料之個別平面可指稱3D記憶體陣列200-b之一層板。在一些例項中，材料245可為一導電材料。此處，材料245可包括一金屬(或半金屬)材料或一半導體材料(諸如一摻雜多晶矽材料)(例如，由該金屬(或半金屬)材料或該半導體材料形成)。在一些實例中，材料245可為導電碳之一平面。在一些其他例項中，材料245可為一犧牲絕緣材料。此處，記憶體陣列200-c可包含犧牲絕緣材料245之一組堆疊平面及絕緣材料240之一組堆疊平面。犧牲絕緣材料245可為不同於絕緣材料240之一材料(例如，分別為氧化物材料及氮化物材料)。在圖2C中所繪示之處理步驟之後的一處理步驟期間，可移除犧牲絕緣材料245且由一導電材料(例如一導電碳層或與活性材料相容之其他導電層)替換犧牲絕緣材料245。
圖2C中展示材料245之六個平面及第二絕緣材料240之七個平面。第二絕緣材料240之第七平面可為記憶體陣列200-c之一最上層。材料245及第二絕緣材料240之平面數量不限於圖2C中所繪示之數量。材料245及第二絕緣材料240可配置成多於六個以上層板或少於六個層板。
圖 3A 至 3E 繪示根據本文中所揭示之實例之可經執行以形成一堆疊記憶體裝置之一系列步驟或程序期間之實例記憶體陣列200-c、200-d、200-e及200-f之各種視圖。具體而言，圖3A至圖3E中展示形成偶數及奇數字線平面之一程序。
圖3A繪示一實例記憶體陣列200-c之一俯視圖，其可為形成一溝槽350之後的圖2C中所繪示之記憶體陣列200-b之一實例。圖3B繪示圖3A中所繪示之處理步驟之後的一處理步驟期間之沿截面線A-A'之一實例記憶體陣列200-d之一橫截面圖。圖3C繪示圖3B中所繪示之處理步驟之後的一處理步驟期間之沿截面線A-A'之一實例記憶體陣列200-e之一橫截面圖。圖3D繪示圖3C中所繪示之處理步驟之後的一處理步驟期間之沿截面線A-A'之一實例3D記憶體陣列200-f之一橫截面圖。圖3E繪示圖3C中所繪示之處理步驟之後的一處理步驟期間之截面線B-B'之一實例3D記憶體陣列200-f之一俯視圖。圖3A至圖3E繪示可經執行以形成一堆疊記憶體裝置之一系列步驟或程序。
圖 3A 繪示穿過記憶體陣列200-c之材料245 (例如圖3B中所展示之一導電材料、一絕緣材料)及第二絕緣材料240 (如圖3B中所展示)之交替平面形成溝槽350。溝槽350可在溝槽350之底部處暴露基板104及導電接點235 (如先前圖2A至圖2C中所展示)。
溝槽350可自頂部蝕刻至底部且以一蛇形形狀蝕刻。例如，溝槽350可在一第一方向上(例如自左至右)穿過一列導電接點235且接著在與第一方向相反之一第二方向上(例如自右至左)穿過一相鄰列導電接點235。參考圖3A之實例，溝槽350自左至右穿過一第一列導電接點235，接著「轉向」而自右至左穿過下一(第二)列導電接點235 (相鄰於第一列)。溝槽350再次「轉向」而自左至右穿過下一(第三)列導電接點235 (相鄰於第二列)。溝槽350再次「轉向」而自右至左穿過下一(第四)列導電接點235 (相鄰於第三列)且接著再次「轉向」而自左至右穿過圖3A之底部處之下一(第五)列導電接點235 (相鄰於第四列)。
溝槽350可將材料245之各平面分叉成至少兩個部分：一第一部分308及一第二部分309。材料245之一平面之各部分可為一層板之一不同存取線(例如偶數字線或奇數字線)。例如，第一部分308可為3D記憶體陣列200-c之一層板之一第一存取線且第二部分309可為3D記憶體陣列200-c之相同層板之一第二存取線。可基於所使用之一電極之電阻率及由所請求之電流傳遞位準界定形成偶數或奇數平面之指之延伸部。具體而言，可取決於記憶體單元所要之厚度來界定凹槽之深度。在一些情況中，材料245可為用於不同存取線之一導電材料。另外或替代地，材料245可為一犧牲絕緣材料，其可在圖3A中所繪示之處理步驟之後的一處理步驟期間由用於不同存取線之一導電材料替換。
圖 3B 繪示在記憶體陣列200-d之平面之各者中之材料245中形成複數個凹槽315。例如，可依一各向同性方式執行一選擇性蝕刻操作以在溝槽350之側壁390及391中形成複數個凹槽315。在一些實例中，溝槽350包含與一第二側壁391間隔開之一第一側壁390，其中由第一絕緣材料240形成之第一側壁390之一第一部分392與由第一絕緣材料240形成之第二側壁391之一第一部分393間隔開一第一距離。由第一材料245形成之第一側壁390之一第二部分394可與由第一材料245形成之第二側壁391之一第二部分395間隔開大於第一距離之一第二距離。在一些實例中，由第一材料245形成之溝槽350之側壁390及391之部分相對於由第一絕緣材料240形成之溝槽350之側壁390及391之部分凹入。
蝕刻操作可包含一或多個垂直蝕刻程序(例如一各向異性蝕刻程序或一乾式蝕刻程序或其等之一組合)或水平蝕刻程序(例如一各向同性蝕刻程序)或其等之組合。例如，可執行一垂直蝕刻程序以垂直蝕刻溝槽350，且可使用一水平蝕刻程序以在至少一個材料245中形成至少一個凹槽315。蝕刻參數可經選擇使得材料245 (例如)比第二絕緣材料240更快被蝕刻。在一些情況中，溝槽350可為垂直的。在一些其他情況中，溝槽350可包含傾斜側壁(例如實質上垂直)。例如，溝槽350可為一V形溝槽，使得溝槽350在溝槽350之一頂部部分處寬於溝槽350之一底部部分。此處，側壁390及391可比第二部分394及395處之側壁390及391更彼此分開。
圖 3C 繪示形成一保形材料320 (例如一犧牲材料或犧牲層)。保形材料320可被沈積至記憶體陣列200-e之溝槽350中。保形材料320可係藉由保形地沈積保形材料320來形成於凹槽315中(如圖3B中所展示)。保形材料320接觸各溝槽350之一第一側壁390、一第二側壁391及一底壁395。儘管圖3C展示保形材料320可係在複數個凹槽315中形成保形材料320期間形成於溝槽350之側壁上(例如，在面向溝槽350之不同層中之第二絕緣材料240及材料245之表面上)，但實例不限於此。例如，在一些情況中，保形材料320可被侷限於不同層中之材料245中的複數個凹槽315中。在一些情況中，保形材料320可指稱一保形層或一犧牲層。
在一些情況中，可在形成保形材料320之後執行一蝕刻操作。在蝕刻操作中，可蝕刻保形材料320以形成一開口或溝槽350。蝕刻操作可導致保形材料320之表面(例如面向溝槽350之表面)與第二絕緣材料240之表面(例如面向溝槽350之表面)間隔開。在一些情況中，蝕刻操作可導致保形材料320之表面(例如面向溝槽350之表面)與第二絕緣材料240之表面(例如面向溝槽350之表面)大致共面，且藉此形成溝槽之一連續側壁。本文中所描述之蝕刻操作可為垂直蝕刻程序(例如一各向異性蝕刻程序，或一乾式蝕刻程序，或其等之一組合)或水平蝕刻程序(例如一各向同性蝕刻程序)。例如，可執行一垂直蝕刻程序以垂直蝕刻溝槽350，且可使用一水平蝕刻程序以在第一材料245中形成至少一個凹槽。
圖 3D 繪示在記憶體陣列200-f之保形材料320之頂部上的溝槽350中沈積一介電材料318。介電材料318可接觸保形材料320。介電材料318及保形材料320可一起填充溝槽350。在一些情況中，介電材料318可為一絕緣材料之一實例。在一些實例中，可選擇性回蝕保形材料320以形成與介電材料318共面之一表面。可取決於一所要厚度來界定凹入之深度。
圖 3E 繪示根據本文中所揭示之實例之沈積介電材料318 (如圖3D中所展示)之後之一實例記憶體陣列200-f之一俯視圖。圖3E繪示沿圖3D中所繪示之截面線B-B'之記憶體陣列200-f之一橫截面圖。在圖3E中，經形成於溝槽350中之保形材料320及介電材料318將材料245之各平面分叉成一第一部分308及一第二部分309。
圖 4A 至圖 4G 繪示根據本文中所揭示之實例之可經執行以形成一堆疊記憶體裝置之一系列步驟或程序期間之實例記憶體陣列200-g、200-h、200-i、200-j及200-k之各種視圖。具體而言，圖4A至圖4G繪示用於形成圖3D及圖3E中所繪示之記憶體陣列200-f中之記憶體單元之程序。
圖4A繪示一記憶體陣列200-g之一俯視圖，其可為形成開口360之後的圖3E中所繪示之記憶體陣列200-f之一實例。圖4B繪示圖4A中所繪示之處理步驟之後的一處理步驟期間之沿截面線A-A'之一實例記憶體陣列200-h之一橫截面圖。圖4C繪示圖4B中所繪示之處理步驟之後的一處理步驟期間之沿截面線A-A'之一實例記憶體陣列200-i之一橫截面圖。圖4D繪示圖4C中所繪示之處理步驟之後的一處理步驟期間之沿截面線A-A'之一實例記憶體陣列200-j之一橫截面圖。圖4E繪示圖4C中所繪示之處理步驟之後的一處理步驟期間之截面線B-B'之實例記憶體陣列200-j之一俯視圖。圖4F繪示圖4E中所繪示之處理步驟之後的一處理步驟期間之截面線B-B'之實例記憶體陣列200-k之一俯視圖。圖4G繪示圖4F中所繪示之處理步驟之後的一處理步驟期間之截面線B-B'之實例記憶體陣列200-l之一俯視圖。
圖 4A 繪示透過記憶體陣列200-g之材料245之平面之任一者之一俯視圖。可藉由蝕除介電材料318及/或保形材料320之一部分來形成一溝槽350中之複數個開口360。開口360意欲與複數個接點235對準定位，使得形成開口360暴露延伸穿過基板104 (如圖4B中所展示)之複數個接點235 (如圖4B中所展示)之至少一部分。蝕刻程序可為一垂直蝕刻程序。在一些實例中，蝕刻操作可不蝕除保形材料320之所有部分，例如在不形成複數個開口360之位置。
圖 4B 繪示根據本文中所揭示之實例之一實例記憶體陣列200-h之一橫截面圖。如圖4B中所展示，可在平面之各者中之材料245中形成複數個凹槽315。例如，可執行一選擇性蝕刻操作以依一完全或部分各向同性方式形成複數個凹槽315。蝕刻化學物可經選擇以選擇性到達一材料245。可藉由在溝槽350中形成開口360來暴露接點235。
圖 4C 繪示根據本文中所揭示之實例之一實例記憶體陣列200-i之一橫截面圖。如圖4C中所展示，可藉由將一儲存元件材料465保形地沈積至溝槽350中來形成複數個凹槽315中之儲存元件材料465。儲存元件材料465可經沈積以接觸藉由蝕刻保形材料320所暴露之溝槽350之側壁390及391及一底壁395。當儲存元件材料465接觸溝槽350之底壁395時，儲存元件材料465覆蓋暴露接點235。
儲存元件材料465之尺寸可基於記憶體陣列200-i之其他組件之尺寸。例如，可藉由沈積材料245及/或絕緣材料240之較厚或較薄層來控制儲存元件材料465之一高度。在另一實例中，可藉由蝕刻較長或較短凹槽(例如參考圖4B所描述之凹槽315)來控制儲存元件材料465之一深度。藉由控制記憶體陣列200-i之其他組件之尺寸，可根據與記憶體陣列200-i相關聯之一記憶體單元之所要尺寸來控制儲存元件材料465之尺寸。
儲存元件材料465可為可用作一自選擇儲存元件材料(例如可用作一選擇裝置及一儲存元件兩者之一材料)之硫族化物材料(諸如硫族化物合金及/或玻璃)之一實例。例如，儲存元件材料465可回應於一施加電壓(諸如一程式化脈衝)。針對小於一臨限電壓之一施加電壓，儲存元件材料465可保持一非導電狀態(例如一「切斷」狀態)。替代地，回應於大於臨限電壓之一施加電壓，儲存元件材料465可進入一導電狀態(例如一「接通」狀態)。
圖 4D 繪示根據本文中所揭示之實例之一實例記憶體陣列200-j之一橫截面圖。可在形成儲存元件材料465之後執行一蝕刻操作，使得儲存元件材料465之表面(例如面向溝槽350之表面)與第二絕緣材料240之表面(例如面向溝槽350之表面)大致共面，如圖4D中所繪示。蝕刻儲存元件材料465可形成一連續側壁且移除儲存元件材料465之頂層466 (如圖4C中所展示)，藉此在凹槽中形成儲存元件材料465之單元。在各凹槽中，儲存元件材料465之各單元可接觸一單一材料245 (例如定位成相鄰於儲存元件材料465之單元之一單一材料245)及至少兩個介電層(例如定位於儲存元件材料465之單元之頂部上及儲存元件材料465之單元之底部上之一頂部介電層及一底部介電層)，如圖4D中所展示。蝕刻儲存元件材料465可提供其中儲存元件材料465彼此分離之一組態。蝕刻儲存元件材料465亦可暴露基板104中之接點235。在一些實例中，犧牲材料之部分可定位於儲存元件材料465之單元之任一側上(如圖4E中所展示)。
圖 4E 繪示根據本文中所揭示之實例之一實例記憶體陣列200-j之一俯視圖。如圖4E中所繪示，形成於溝槽350中之保形材料320及儲存元件材料465可將材料245之各平面分叉成一第一部分308及一第二部分309。一平面之各部分可為一字線板之一實例。
圖 4F 繪示根據本文中所揭示之實例之一實例記憶體陣列200-k之一俯視圖。如圖4F中所展示，一障壁材料470沈積至開口360中。在一些實施方案中，障壁材料470接觸第一絕緣材料240、第二絕緣材料240及儲存元件材料465之至少一部分，如圖4D中所展示。在一些實例中，障壁材料470與一活性材料相容。障壁材料470可為一導電材料(例如一保形導電材料)或具有一導電材料之一障壁層。例如，障壁材料470可包含氧化鋁。在一些實例中，可執行一蝕刻操作以為將導電材料沈積至溝槽350中騰出空間。在一些情況中，障壁材料470可指稱一障壁層。
可將一材料475沈積於開口360中以形成一導電支柱。儘管圖4F將材料475繪示為一介電材料，但材料475可為金屬(或半金屬)材料或一半導體材料(諸如一摻雜多晶矽材料等等)。然而，可使用其他金屬、半金屬或半導體材料(一金屬材料或一介電材料)。在一些情況中，支柱可部分由一金屬材料填充且隨後由一介電材料填充。在一些情況中，障壁材料470可為相同於材料475之一材料。例如，障壁材料470及材料475可對應於包含一均勻導電材料之一導電支柱。
導電支柱可包含障壁材料470及材料475。在一些實例中，導電支柱可形成為與溝槽350之側壁390及391 (如圖4C中所展示)上之儲存元件材料465接觸。導電支柱可為一圓柱體。儘管圖4F將導電支柱繪示為一實心支柱，但在一些實例中，導電支柱可為一中空圓柱體或呈環形(例如一管)。
形成於複數個開口360中之每一各自者中之導電支柱經配置以實質上正交於材料245及第二絕緣材料240之交替平面延伸，如圖4D中所展示。形成於複數個開口360之每一各自者中之儲存元件材料465及導電支柱形成為一實質上正方形形狀。本發明之實例不限於精確或準精確正方形形狀。例如，儲存元件材料465及導電支柱可形成為包含(例如)圓形或橢圓形形狀之任何形狀。
圖 4G 繪示根據本文中所揭示之實例之一實例記憶體陣列200-l之一俯視圖。可藉由蝕除材料475、障壁材料470及儲存元件材料465之一部分來形成一溝槽350中之複數個第二開口490。
蝕刻程序可暴露材料245 (例如，對應於字線板)及絕緣材料240之一或多個表面。參考圖4B來展示及描述展示關於蝕刻程序之後的材料245與絕緣材料240之間的關係之細節的一實例圖。在一些情況中，蝕刻程序可暴露由儲存元件材料465填充之凹槽之部分。蝕刻程序可包含實質上正交於材料245及第二絕緣材料240之交替平面發生之一垂直蝕刻程序，如圖4D中所展示。蝕刻程序可包含蝕刻材料475之一第一部分(例如包含一介電材料之材料475之一部分)之一第一乾式蝕刻程序。蝕刻程序隨後可包含蝕刻材料475之一第二部分(例如包含一保形金屬材料之材料475之一部分)之一選擇性濕式蝕刻程序。蝕刻程序可進一步包含複數個凹槽之各者內部之儲存元件材料465之一選擇性蝕刻程序。
蝕刻程序可將導電支柱分成一對支柱485。在一些實例中，支柱對之各支柱485可為一數位線。蝕刻程序可將各儲存元件材料465分成一對儲存元件組件480。因此，各凹槽可包含與一第一支柱485耦合之一第一儲存元件組件480及與一第二支柱485耦合之一第二儲存元件組件480。各儲存元件組件480可耦合至(例如一對支柱485之)一支柱485及一偶數或奇數存取線(例如，第一部分308可為一第一存取線且第二部分309可為一第二存取線)。因此，可個別定址各儲存元件組件480 (例如，藉由將一電壓施加於一存取線及一支柱485)。儲存元件組件480可使記憶體陣列200-l (及由記憶體陣列200-l之後的處理步驟形成之記憶體陣列200)能夠儲存資料。即，儲存元件組件480可包含儲存元件材料465且可經組態以儲存一邏輯狀態(例如一邏輯值「0」或一邏輯值「1」)。
可藉由施加滿足一程式化臨限值之一脈衝(例如一程式化脈衝)來將儲存元件組件480程式化至一目標狀態。程式化脈衝之振幅、形狀或其他特性可經組態以引起儲存元件材料465展現目標狀態。例如，在施加程式化脈衝之後，可貫穿儲存元件重分佈儲存元件組件480之離子以藉此更改在施加一讀取脈衝時偵測到之記憶體單元之一電阻。在一些情況中，儲存元件組件480之臨限電壓可基於施加程式化脈衝來變動。
可藉由將讀取脈衝施加於儲存元件組件480來感測、偵測或讀取由儲存元件組件480儲存之狀態。讀取脈衝之振幅、形狀或其他特性可經組態以允許一感測組件判定什麼狀態儲存於儲存元件組件480上。例如，在一些情況中，讀取脈衝之振幅經組態以處於使儲存元件組件480將針對一第一狀態處於一「接通」狀態(例如，電流經傳導通過材料)但將針對一第二狀態處於一「切斷」狀態(例如，少有至無電流經傳導通過材料)之一位準。
在一些情況中，施加於儲存元件組件480之脈衝(無論程式化或讀取)之極性會影響執行操作之結果。例如，若儲存元件組件480儲存一第一狀態，則一第一極性之一讀取脈衝可導致儲存元件組件480展現「接通」狀態，而一第二極性之一讀取脈衝可導致儲存元件組件480展現一「切斷」狀態。此可由在儲存元件組件480儲存一狀態時儲存元件組件480中之離子或其他材料之不對稱分佈所致。類似原理適用於程式化脈衝及其他脈衝或電壓。
可用作儲存元件組件480之硫族化物材料之實例包含銦(In)-銻(Sb)-碲(Te)(IST)材料(諸如In2 Sb2 Te5 、In1 Sb2 Te4 、In1 Sb4 Te7 等等)及鍺(Ge)-銻(Sb)-碲(Te)(GST)材料(諸如Ge8 Sb5 Te8 、Ge2 Sb2 Te5 、Ge1 Sb2 Te4 、Ge1 Sb4 Te7 、Ge4 Sb4 Te7 等等)及其他硫族化物材料(包含(例如)在操作期間不相變之合金(例如硒基硫族化物合金))。此外，硫族化物材料可包含低濃度之其他摻雜劑材料。硫族化物材料之其他實例可包含碲-砷(As)-鍺(OTS)材料、Ge、Sb、Te、矽(Si)、鎳(Ni)、鎵(Ga)、As、銀(Ag)、錫(Sn)、金(Au)、鉛(Pb)、鉍(Bi)、銦(In)、硒(Se)、氧(O)、硫(S)、氮(N)、碳(C)、釔(Y)及鈧(Sc)材料及其等之組合。如本文中所使用，用連接符連接之化學組合物符號指示包含於一特定混合物或化合物中之元素，且意欲表示涉及所指示元素之所有化學計量。在一些實例中，硫族化物材料可為硫族化物玻璃或非晶硫族化物材料。在一些實例中，主要具有硒(Se)、砷(As)及鍺(Ge)之硫族化物材料可指稱SAG合金。在一些實例中，SAG合金可包含矽(Si)且此硫族化物材料可指稱SiSAG合金。在一些實例中，硫族化物玻璃可包含各呈原子或分子形式之額外元素，諸如氫(H)、氧(O)、氮(N)、氯(Cl)或氟(F)。在一些實例中，可透過使用各種化學物種摻雜來控制電導率。例如，摻雜可包含將一3族元素(例如硼(B)、鎵(Ga)、銦(In)、鋁(Al)等等)或4族元素(錫(Sn)、碳(C)、矽(Si)等等)併入至組合物中。
圖 5A 至圖 5E 繪示記憶體陣列200-m之各種視圖。具體而言，圖5A至圖5E繪示在參考圖4G所描述之記憶體陣列200-l中形成第二開口490之後且將絕緣材料505沈積至第二開口490中之後形成之記憶體陣列200-m之視圖。圖5A繪示一記憶體陣列200-m之一俯視圖，其可為形成第二開口490之後圖4G中所繪示之記憶體陣列200-l之一實例。圖5B至圖5E可為在圖5A中所繪示之處理步驟之後的一處理步驟期間沿不同截面線取得之記憶體陣列200-m之橫截面圖。
圖 5A 繪示根據本文中所揭示之實例之一記憶體陣列200-m之一俯視圖。可在將一絕緣材料505沈積至圖4G中所展示之第二開口490中之後形成記憶體陣列200-m。絕緣材料505可為一介電材料。絕緣材料505可接觸支柱485及儲存元件組件480。絕緣材料505可使一支柱對內之支柱485彼此隔離。例如，可存在沿截面線B-B'之多個支柱及沿截面線E-E'之對應支柱對。絕緣材料505 (例如，沿截面線A-A'之部分)可使沿截面線B-B'之支柱與沿截面線E-E'之支柱隔離。此可在第一儲存元件組件480及第二儲存元件組件480定位於一相同凹槽中(例如，由相同儲存元件材料465形成)時減少存取一第一儲存元件組件480對一第二儲存元件組件480之影響。
記憶體陣列200-m可進一步包含形成於第一基板104 (如圖2A至圖2C中所展示)上方之一第二基板104。在一些情況中，第二基板104可包含形成於基板104中且延伸穿過基板104之複數個導電接點(例如接點235)。各支柱485可與(例如第一基板104或第二基板104之)一接點接觸。
圖 5B 繪示沿圖5A之截面線A-A'之記憶體陣列200-m之一橫截面圖。如圖5B中所繪示，記憶體陣列200-m可包含一材料245及一絕緣材料240之若干交替層。該等層可定位於一第一基板104與一第二基板104之間。絕緣材料505可使一對支柱內之支柱隔離。絕緣材料505可延伸以接觸一對支柱之各支柱485，如圖5A中所展示。
圖 5C 繪示沿圖5A之截面線B-B'之記憶體陣列200-m之一橫截面圖。支柱485與相關聯於定位於支柱485下方之基板104-b之接點235接觸。在一些情況中，接點235可與定位於支柱485上方之基板104-a相關聯。支柱485可與定位於對置凹槽中之儲存元件組件480接觸。例如，支柱485可與儲存元件組件480-a及480-b接觸。材料245-a及245-b可彼此隔離。例如，材料245-a可與一奇數字線板相關聯且材料245-b可與一偶數字線板相關聯。在一些情況中，材料245-a可為與一字線板相關聯之一導電材料。另外或替代地，材料245-a可為一犧牲絕緣材料。此處，材料245-a可隨後(例如，在圖5C中所繪示之處理步驟之後的一處理步驟期間)被移除且由用於一字線板之一導電材料替換。
圖 5D 繪示沿圖5A之截面線C-C'之記憶體陣列200-m之一橫截面圖。圖5D可繪示與絕緣材料505接觸之一支柱485。支柱485可與複數個儲存元件組件480及與定位於支柱485​​下方之基板104-b相關聯之一接點接觸。
圖 5E 繪示沿圖5A之截面線D-D'之記憶體陣列200-m之一橫截面圖。圖5E可繪示保形材料320及介電材料318。保形材料320可延伸以接觸一相同層板上之兩個儲存元件組件480且與相同字線板接觸。保形材料320可使儲存元件組件480彼此隔離。介電材料318可延伸以接觸兩個支柱。第一支柱可與一第一對支柱相關聯且第二支柱可與一第二對支柱相關聯。
圖 6A 及圖 6B 繪示根據本文中所揭示之實例之支援具有一分裂支柱架構之一記憶體裝置之記憶體陣列200-n之實例。圖6A及圖6B繪示一記憶體裝置之一組態，其中一對支柱中之各支柱485接觸一相同基板104上之一接點235。記憶體陣列200-n之基板104-b可對應於圖2A中所繪示之記憶體陣列200-a。在一些其他情況中，基板104-b可定位於各支柱485上方。此處，記憶體陣列200-n之俯視圖可對應於圖2A中所繪示之記憶體陣列200-a。
圖 6A 繪示沿圖5A中所展示之截面線B-B'之記憶體陣列200-n之一橫截面圖。記憶體陣列200-n可包含與基板104-b之接點235-a接觸之支柱485-a。接點235-a可將支柱485-a耦合至電晶體605-a。電晶體605-a可為以一規則矩陣形成之一數位線選擇器之一實例。啟動電晶體605-a可引發儲存元件組件480之一者之一存取操作(例如一讀取操作、一寫入操作、一再新操作)。例如，啟動電晶體605-a且將一電壓施加於材料245 (例如，藉由一字線驅動器)可存取儲存元件組件480。即，可藉由啟動一電晶體605且將一電壓施加於材料245來個別定址儲存元件組件480之各者。材料245可為一導電材料。在一些情況中，材料245可能已作為一導電材料沈積至一堆疊上(例如，在圖2C之前所繪示之一處理步驟期間)。在一些其他情況中，材料245可能已作為一犧牲絕緣材料沈積至堆疊上。在一隨後處理步驟中，材料245可能已被移除且由一導電材料替換。
圖 6B 繪示沿圖5A中所展示之截面線E-E'之記憶體陣列200-n之一橫截面圖。記憶體陣列200-n可包含與基板104-b之接點235-b接觸之支柱485-b。支柱485-b及支柱485-a (例如圖6A中所展示)可為一對支柱。即，可由一蝕刻程序劃分一導電支柱時形成支柱485-a及485-b。接點235-b可將支柱485-b耦合至電晶體605-b，電晶體605-b可為以一規則矩陣形成之一數位線選擇器之一實例。在一些情況中，電晶體605-b可處於相同於電晶體605-a之一位準(例如一相同矩陣之部分)。在一些其他情況中，電晶體605-b可自電晶體605-a偏移。例如，電晶體605-b可定位於電晶體605-a下方。
圖 7A 及圖 7B 繪示根據本文中所揭示之實例之支援具有一分裂支柱架構之一記憶體裝置之記憶體陣列200-o之實例。圖7A及圖7B繪示一記憶體裝置之一組態，其中一支柱485接觸定位於支柱485下方之一基板104上之一接點235且第二支柱485接觸定位於支柱485上方之一基板104上之一接點235。記憶體陣列200-o之基板104-b及104-a可對應於圖2B中所繪示之記憶體陣列200-b。
圖 7A 繪示沿圖5A中所展示之截面線B-B'之記憶體陣列200-o之一橫截面圖。記憶體陣列200-o可包含與基板104-b之接點235-c接觸之一支柱485-c。接點235-c可將支柱485-c耦合至電晶體705-a。電晶體705-a可為以一規則矩陣形成之一數位線選擇器之一實例。啟動電晶體705-a可引發儲存元件組件480之一者之一存取操作(例如一讀取操作、一寫入操作、一再新操作)。例如，啟動電晶體705-a且將一電壓施加於材料245 (例如，藉由一字線驅動器)可存取儲存元件組件480。材料245可為一導電材料。在一些情況中，材料245可能已作為一導電材料沈積至一堆疊上(例如，在圖2C之前所繪示之一處理步驟期間)。在一些其他情況中，材料245可能已作為一犧牲絕緣材料沈積至堆疊上。在一隨後處理步驟中，材料245可能已被移除且由一導電材料替換。
圖 7B 繪示沿圖5A中所展示之截面線E-E'之記憶體陣列200-o之一橫截面圖。記憶體陣列200-o可包含與基板104-a之接點235-d接觸之一支柱485-d。支柱485-d及支柱485-c (例如圖7A中所展示)可為一對支柱。即，可在由一蝕刻程序劃分一導電支柱時形成支柱485-c及485-d。接點235-d可將支柱485-d耦合至電晶體705-b，電晶體705-b可為以一規則矩陣形成之一數位線選擇器之一實例。
圖 8 展示繪示根據本文中所揭示之實例之支援具有一分裂支柱架構之一記憶體裝置之一或若干方法800的一流程圖。方法800之操作可由一製造系統或與一製造系統相關聯之一或多個控制器實施。在一些實例中，一或多個控制器可執行一組指令以控制製造系統之一或多個功能元件執行所描述功能。另外或替代地，一或多個控制器可使用專用硬體來執行所描述功能之態樣。
在805，方法800可包含形成穿過一第一介電層、一第一導電層及一第二介電層之一溝槽，溝槽暴露一基板且將第一導電層分成與一第一字線驅動器相關聯之一第一部分及與一第二字線驅動器相關聯之一第二部分。操作805可根據本文中所描述之方法執行。
在810，方法800可包含將一絕緣材料沈積至溝槽中。操作810可根據本文中所描述之方法執行。
在815，方法800可包含藉由蝕刻絕緣材料之一部分在與基板接觸之一接點上方形成一第一開口。操作815可根據本文中所描述之方法執行。
在820，方法800可包含將與第一導電層之第一部分、第一介電層及第二介電層接觸之硫族化物材料沈積至第一開口中。操作820可根據本文中所描述之方法執行。
在825，方法800可包含將用於形成接觸硫族化物材料且接觸基板之一支柱之一導電材料沈積至第一開口中。操作825可根據本文中所描述之方法執行。
在830，方法800可包含形成穿過硫族化物材料及導電材料之一第二開口以將硫族化物材料分成一第一硫族化物組件及一第二硫族化物組件且將支柱分成一第一支柱及一第二支柱。操作830可根據本文中所描述之方法執行。
在一些實例中，本文中所描述之一設備可執行一或若干方法(諸如方法800)。設備可包含用於以下之特徵、構件或指令(例如儲存可由一處理器執行之指令之一非暫時性電腦可讀媒體)：形成穿過一第一介電層、一第一導電層及一第二介電層之一溝槽，溝槽暴露一基板且將第一導電層分成與一第一字線驅動器相關聯之一第一部分及與一第二字線驅動器相關聯之一第二部分。設備可進一步包含用於以下之特徵、構件或指令：將一絕緣材料沈積至溝槽中；藉由蝕刻絕緣材料之一部分，在與基板接觸之一接點上方形成一第一開口；將與第一導電層之第一部分、第一介電層及第二介電層接觸之硫族化物材料沈積至第一開口中；將用於形成接觸硫族化物材料且接觸基板之一支柱之一導電材料沈積至第一開口中；及形成穿過硫族化物材料及導電材料之一第二開口，以將硫族化物材料分成一第一硫族化物組件及一第二硫族化物組件，且將支柱分成一第一支柱及一第二支柱。
本文中所描述之方法800及設備之一些實例可進一步包含用於以下之操作、特徵、構件或指令：將接觸第一硫族化物組件及第二硫族化物組件之一第二絕緣材料沈積至第二開口中。本文中所描述之方法800及設備之一些例項可進一步包含用於以下之操作、特徵、構件或指令：沈積接觸溝槽之一第一側壁及一第二側壁之一保形材料，其中將絕緣材料沈積至溝槽中可係基於沈積保形材料。
在本文中所描述之方法800及設備的一些情況中，第一硫族化物組件包含接觸第一導電層之一第一壁、接觸一第二絕緣材料之一第二壁、接觸第一支柱之一第三壁，及接觸一保形材料之一第四壁。在本文中所描述之方法800及設備的一些實例中，形成穿過硫族化物材料及導電材料之第二開口可包含用於以下的操作、特徵、構件或指令：執行一乾式蝕刻程序以蝕刻一第二絕緣材料；執行一選擇性濕式蝕刻程序以將導電材料分成第一支柱及第二支柱；及執行一選擇性蝕刻程序以將硫族化物材料分成第一硫族化物組件及第二硫族化物組件。
在本文中所描述之方法800及設備之一些例項中，第一支柱可係形成於延伸穿過基板之接點上方，且第二支柱可係形成於延伸穿過基板之一第二接點上方。本文中所描述之方法800及設備的一些情況可進一步包含用於以下的操作、特徵、構件或指令：在第一介電層上方沈積一第二基板，第二基板係與第一支柱及第二支柱接觸，其中第二基板包含延伸穿過第二基板且與第一支柱接觸之一第二接點，其中第二支柱可係與基板之接點接觸。
本文中所描述之方法800及設備之一些實例可進一步包含用於以下之操作、特徵、構件或指令：形成延伸穿過基板之一組接點，該組接點可與一組數位線相關聯；在基板上形成第一介電層；在第一介電層上形成第一導電層，第一導電層組態為至少一個字線板；及在第一導電層上形成第二介電層，其中形成溝槽可基於形成第二介電層。在本文中所描述之方法800及設備之一些例項中，第一支柱接觸第一介電層、第二介電層及第一硫族化物組件之至少一部分，且第二支柱接觸第一介電層、第二介電層及第二硫族化物組件之至少一部分。
在本文中所描述之方法800及設備之一些情況中，第一支柱及第二支柱可經組態為數位線。在本文中所描述之方法800及設備之一些實例中，形成穿過第一介電層之溝槽可包含用於以下之操作、特徵、構件或指令：執行一垂直蝕刻程序以垂直蝕刻溝槽；及在垂直蝕刻程序之後執行一水平蝕刻程序以在第一導電層中形成至少一個凹槽。
在本文中所描述之方法800及設備之一些例項中，溝槽以一蛇形形狀延伸穿過第一導電層。在本文中所描述之方法800及設備之一些情況中，第一硫族化物組件及第二硫族化物組件各包含用於一自選擇記憶體單元之一儲存元件。
圖 9 展示繪示根據本文中所揭示之實例之支援具有一分裂支柱架構之一記憶體裝置之一或若干方法900的一流程圖。方法900之操作可由一製造系統或與一製造系統相關聯之一或多個控制器實施。在一些實例中，一或多個控制器可執行一組指令以控制製造系統之一或多個功能元件執行所描述功能。另外或替代地，一或多個控制器可使用專用硬體來執行所描述功能之態樣。
在905，方法900可包含形成穿過一第一介電層、一第一導電層及一第二介電層之一溝槽，溝槽暴露一基板且將第一導電層分成與一第一字線驅動器相關聯之一第一部分及與一第二字線驅動器相關聯之一第二部分。操作905可根據本文中所描述之方法執行。
在910，方法900可包含將一絕緣材料沈積至溝槽中。操作910可根據本文中所描述之方法執行。
在915，方法900可包含藉由蝕刻絕緣材料之一部分在與基板接觸之一接點上方形成一第一開口。
在920，方法900可包含將與第一導電層之第一部分、第一介電層及第二介電層接觸之硫族化物材料沈積至第一開口中。操作920可根據本文中所描述之方法執行。
在925，方法900可包含將用於形成接觸硫族化物材料且接觸基板之一支柱之一導電材料沈積至第一開口中。操作925可根據本文中所描述之方法執行。
在930，方法900可包含形成穿過硫族化物材料及導電材料之一第二開口以將硫族化物材料分成一第一硫族化物組件及一第二硫族化物組件且將支柱分成一第一支柱及一第二支柱。操作930可根據本文中所描述之方法執行。
在935，方法900可包含將接觸第一硫族化物組件及第二硫族化物組件之一第二絕緣材料沈積至第二開口中。操作935可根據本文中所描述之方法執行。
圖 10 展示繪示根據本文中所揭示之實例之支援具有一分裂支柱架構之一記憶體裝置之一或若干方法1000的一流程圖。方法1000之操作可由一製造系統或與一製造系統相關聯之一或多個控制器實施。在一些實例中，一或多個控制器可執行一組指令以控制製造系統之一或多個功能元件執行所描述功能。另外或替代地，一或多個控制器可使用專用硬體來執行所描述功能之態樣。
在1005，方法1000可包含形成穿過一第一介電層、一第一導電層及一第二介電層之一溝槽，溝槽暴露一基板且將第一導電層分成與一第一字線驅動器相關聯之一第一部分及與一第二字線驅動器相關聯之一第二部分。操作1005可根據本文中所描述之方法執行。
在1010，方法1000可包含沈積接觸溝槽之一第一側壁及一第二側壁之一保形材料。操作1010可根據本文中所描述之方法執行。
在1015，方法1000可包含基於沈積保形材料將一絕緣材料沈積至溝槽中。操作1015可根據本文中所描述之方法執行。
在1020，方法1000可包含藉由蝕刻絕緣材料之一部分在與基板接觸之一接點上方形成一第一開口。操作1020可根據本文中所描述之方法執行。
在1025，方法1000可包含將與第一導電層之第一部分、第一介電層及第二介電層接觸之硫族化物材料沈積至第一開口中。操作1025可根據本文中所描述之方法執行。
在1030，方法1000可包含將用於形成接觸硫族化物材料且接觸基板之一支柱之一導電材料沈積至第一開口中。操作1030可根據本文中所描述之方法執行。
在1035，方法1000可包含形成穿過硫族化物材料及導電材料之一第二開口以將硫族化物材料分成一第一硫族化物組件及一第二硫族化物組件且將支柱分成一第一支柱及一第二支柱。操作1035可根據本文中所描述之方法執行。
圖 11 展示繪示根據本文中所揭示之實例之支援具有一分裂支柱架構之一記憶體裝置之一或若干方法1100的一流程圖。方法1100之操作可由一製造系統或與一製造系統相關聯之一或多個控制器實施。在一些實例中，一或多個控制器可執行一組指令以控制製造系統之一或多個功能元件執行所描述功能。另外或替代地，一或多個控制器可使用專用硬體來執行所描述功能之態樣。
在1105，方法1100可包含形成穿過一第一介電層、一第一導電層及一第二介電層之一溝槽，溝槽暴露一基板且將第一導電層分成與一第一字線驅動器相關聯之一第一部分及與一第二字線驅動器相關聯之一第二部分。操作1105可根據本文中所描述之方法執行。
在1110，方法1100可包含將一絕緣材料沈積至溝槽中。操作1110可根據本文中所描述之方法執行。
在1115，方法1100可包含藉由蝕刻絕緣材料之一部分在與基板接觸之一接點上方形成一第一開口。操作1115可根據本文中所描述之方法執行。
在1120，方法1100可包含將與第一導電層之第一部分、第一介電層及第二介電層接觸之硫族化物材料沈積至第一開口中。操作1120可根據本文中所描述之方法執行。
在1125，方法1100可包含將用於形成接觸硫族化物材料且接觸基板之一支柱之一導電材料沈積至第一開口中。操作1125可根據本文中所描述之方法執行。
在1130，方法1100可包含執行一乾式蝕刻程序以蝕刻一第二絕緣材料。操作1130可根據本文中所描述之方法執行。
在1135，方法1100可包含執行一選擇性濕式蝕刻程序以將導電材料分成第一支柱及第二支柱。操作1135可根據本文中所描述之方法執行。
在1140，方法1100可包含執行一選擇性蝕刻程序以將硫族化物材料分成第一硫族化物組件及第二硫族化物組件。操作1140可根據本文中所描述之方法執行。
應注意，上述方法描述可行實施方案，且可重新配置或否則修改操作及步驟，且其他實施方案係可行的。此外，可組合來自方法之兩者或兩者以上之部分。
描述一種設備。該設備可包含：一組接點，其等與一組數位線相關聯且延伸穿過一基板；一第一組字線板，其等與一第二組字線板由一溝槽分離；及一對支柱，其等經組態為數位線且各經組態以與該第一組字線板及該第二組字線板互動。該設備可進一步包含：一介電材料，其定位於該對支柱之一第一支柱與該對支柱之一第二支柱之間；及一組儲存元件，其等包含硫族化物材料且與該介電材料、該第一組字線板或該第二組字線板之一字線板及該對支柱之一支柱接觸。
該設備之一些實例可包含一第二對支柱，其等經組態為數位線且各經組態以與該第一組字線板及該第二組字線板互動，其中該對支柱之各支柱之間的一第一距離可小於該對支柱與該第二對支柱之間的一第二距離。
該設備之一些情況可包含一第二介電材料，其定位於該對支柱之該第一支柱與該第二對支柱之一第三支柱之間。在一些例項中，一第一對儲存元件可與該對支柱之該第一支柱接觸，且一第二對儲存元件可與該對支柱之該第二支柱接觸。
該設備之一些實例可包含一保形材料，其接觸至少一個字線板且延伸於該第一對儲存元件之一第一儲存元件與該第二對儲存元件之一第二儲存元件之間。在一些例項中，該組儲存元件可定位於由該至少一個字線板及該對支柱之該至少一個支柱形成之凹槽中。在一些情況中，該溝槽以一蛇形形狀在該基板上方延伸。該設備之一些實例可包含一第二組接點，其等與一第二組數位線相關聯且延伸穿過一第二基板，其中該對支柱之該第一支柱可與該組接點之一者接觸且該對支柱之該第二支柱可與該第二組接點之一者接觸。
描述一種設備。該設備可包含：一第一字線板，其在一記憶體裝置之一第一層中；及一第二字線板，其在該記憶體裝置之該第一層中，該第二字線板與該第一字線板分離。該設備可進一步包含：一第一數位線，其自該第一層延伸至該記憶體裝置之至少一第二層；及一第二數位線，其與該第一數位線分離且自該第一層延伸至至少該第二層。該設備可進一步包含：一第一儲存元件，其與該第一字線板及該第一數位線接觸；一第二儲存元件，其與該第一字線板及該第二數位線接觸；一第三儲存元件，其與該第二字線板及該第一數位線接觸；及一第四儲存元件，其與該第二字線板及該第二數位線接觸。
該設備之一些實例可包含：一介電材料，其與該第一字線板、該第二字線板、該第一數位線及該第二數位線接觸。在一些情況中，該介電材料可與該第一儲存元件、該第二儲存元件、該第三儲存元件及該第四儲存元件接觸。該設備之一些例項可包含一介電層，其在該第一層與該第二層之間。該第二層可包含；一第六儲存元件，其與該第三字線板及該第二數位線接觸；一第七儲存元件，其與該第二層中之一第四字線板及該第一數位線接觸；及一第八儲存元件，其與該第四字線板及該第二數位線接觸。
本文中所描述之資訊及信號可使用各種不同工藝及技術之任何者表示。例如，可貫穿以上描述涉及之資料、指令、命令、資訊、信號、位元、符號及晶片可由電壓、電流、電磁波、磁場或磁粒子、光場或光粒子或其等之任何組合表示。一些圖式可將信號繪示為一單一信號；然而，一般技術者應瞭解，信號可表示信號之一匯流排，其中該匯流排可具有各種位元寬度。
如本文中所使用，術語「虛擬接地」係指保持約零伏特(0 V)之一電壓但不與接地直接耦合之一電路之一節點。因此，一虛擬接地之電壓可暫時波動且在穩態中返回至約0 V。一虛擬接地可使用各種電子電路元件(諸如由運算放大器及電阻器組成之一分壓器)實施。其他實施方案亦可行。「虛擬接地」或「虛擬地接地」意謂連接至約0 V。
術語「電子通信」、「導電接觸」、「連接」及「耦合」可係指支援組件之間的信號流之組件之間的一關係。若組件之間存在可在任何時間支援組件之間的信號流之任何導電路徑，則認為組件彼此電子通信(或彼此導電接觸、連接或耦合)。在任何給定時間，基於包含經連接組件之裝置之操作，彼此電子通信(或彼此導電接觸或連接或耦合)之組件之間的導電路徑可為一開路或一閉路。經連接組件之間的導電路徑可為組件之間的一直接導電路徑，或經連接組件之間的導電路徑可為可包含中間組件(諸如開關、電晶體或其他組件)之一間接導電路徑。在一些情況中，經連接組件之間的信號流可在一段時間內(例如)使用諸如開關或電晶體之一或多個中間組件中斷。
術語「耦合」係指自組件之間的一開路關係(其中信號當前無法通過一導電路徑傳送於組件之間)移動至組件之間的一閉路關係(其中信號能夠通過導電路徑傳送於組件之間)之條件。當諸如一控制器之一組件將其他組件耦合在一起時，組件引發允許信號通過先前不容許信號流動之一導電路徑流動於其他組件之間的一改變。
術語「隔離」係指其中信號當前無法流動於組件之間的組件之間的一關係。若組件之間存在一開路，則組件彼此隔離。例如，當打開定位於組件之間的一開關時，由開關分離之兩個組件彼此隔離。當一控制器隔離兩個組件時，控制器影響防止信號使用先前容許信號流動之一導電路徑來流動於組件之間的一改變。
本文中所使用之術語「層」係指一幾何結構之一階層或薄片。各層可具有三個維度(例如高度、寬度及深度)且可覆蓋一表面之至少一部分。例如，一層可為三維結構，其中兩個維度大於一第三維度(例如一薄膜)。層可包含不同元件、組件及/或材料。在一些情況中，一個層可由兩個或更多個子層組成。在一些附圖中，為了繪示而描繪三維層之兩個維度。
如本文中所使用，術語「實質上」意謂經修飾特性(例如，由術語「實質上」修飾之一動詞或形容詞)無需為絕對的，而是足夠接近達成特性之優點。
如本文中所使用，術語「電極」可係指一電導體，且在一些情況中，可用作至一記憶體單元或一記憶體陣列之其他組件之一電接點。一電極可包含提供記憶體陣列之元件或組件之間的一導電路徑之一跡線、電線、導線、導電層或其類似者。
本文中所討論之裝置(包含一記憶體陣列)可形成於一半導體基板(諸如矽、鍺、矽鍺合金、砷化鎵、氮化鎵等等)上。在一些情況中，基板係一半導體晶圓。在其他情況中，基板可為一絕緣體上矽(SOI)基板(諸如玻璃上矽(SOG)或藍寶石上矽(SOP))或另一基板上半導體材料之磊晶層。可透過使用各種化學物種(包含(但不限於)磷、硼或砷)摻雜來控制基板或基板之子區域之電導率。可在基板之初始形成或生長期間藉由離子植入或任何其他摻雜方式來執行摻雜。
本文中所討論之一切換組件或一電晶體可表示一場效電晶體(FET)且包括三端子裝置(包含一源極、汲極及閘極)。端子可透過導電材料(例如金屬)連接至其他電子元件。源極及汲極可導電且可包括一重摻雜(例如簡併)半導體區域。源極及汲極可由一輕摻雜半導體區域或通道分離。若通道係一n型(即，多數載子係信號)，則FET可指稱一n型FET。若通道係p型(即，多數載子係電洞)，則FET可指稱一p型FET。通道可由一絕緣閘極氧化物覆蓋。可藉由將一電壓施加於閘極來控制通道電導率。例如，將一正電壓或負電壓分別施加於一n型FET或一p型FET可導致通道變成導電的。可在將大於或等於一電晶體臨限電壓之一電壓施加於電晶體閘極時「接通」或「啟動」電晶體。可在將小於電晶體臨限電壓之一電壓施加於電晶體閘極時「切斷」或「撤銷啟動」電晶體。
本文中結合附圖所闡述之[實施方式]描述實例組態且不表示可實施或在申請專利範圍之範疇內之所有實例。本文中所使用之術語「例示性」意謂「用作一實例、例項或繪示」，而非「較佳」或「優於其他實例」。詳細描述包含提供所描述技術之一理解之特定細節。然而，可在無此等特定細節之情況下實踐此等技術。在一些例項中，以方塊圖形式展示熟知結構及裝置以免使所描述實例之概念模糊。
在附圖中，類似組件或特徵可具有相同元件符號。此外，可藉由使元件符號後接一短劃線及區分類似組件之一第二符號來區分相同類型之各種組件。若說明書中僅使用第一元件符號，則描述適用於具有相同第一元件符號之類似組件之任何者，而不管第二元件符號。
結合本發明所描述之各種繪示性區塊及模組可由經設計以執行本文中所描述之功能之一通用處理器、一數位信號處理器(DSP)、一專用積體電路(ASIC)、一場可程式化閘極陣列(FPGA)或其他可程式化邏輯裝置、離散閘或電晶體邏輯、離散硬體組件或其等之任何組合實施或執行。一通用處理器可為一微處理器，但替代地，處理器可為任何處理器、控制器、微控制器或狀態機。一處理器亦可經實施為運算裝置之一組合(例如一DSP及一微處理器之一組合、多個微處理器、與一DSP核心結合之一或多個微處理器或任何其他此等組態)。
本文中所描述之功能可以硬體、由一處理器執行之軟體、韌體或其等之任何組合實施。若以由一處理器執行之軟體實施，則功能可作為一或多個指令或程式碼儲存於一電腦可讀媒體上或通過一電腦可讀媒體傳輸。其他實例及實施方案係在揭示內容及隨附申請專利範圍之範疇內。例如，歸因於軟體之性質，可使用由一處理器執行之軟體、硬體、韌體、硬接線或此等之任何者之組合來實施上述功能。實施功能之特徵亦可實體定位於各種位置處，其包含經分佈使得功能之部分實施於不同實體位置處。另外，如本文中(包含在申請專利範圍中)所使用，一項目列表(例如以一片語(諸如「...之至少一個」或「...之一或多者」)開頭之一項目列表)中所使用之「或」指示一包含性列表，使得(例如) A、B或C之至少一者之一列表意謂A或B或C或AB或AC或BC或ABC (即，A及B及C)。而且，如本文中所使用，片語「基於...」不應被解釋為涉及一組封閉條件。例如，在不脫離本發明之範疇之情況下，經描述為「基於條件A」之一例示性步驟可基於一條件A及一條件B兩者。換言之，如本文中所使用，片語「基於...」應依相同於片語「至少部分基於...」之方式解釋。
提供[實施方式]來使熟習技術者能夠製造或使用本發明。熟習技術者將明白本發明之各種修改，且可在不脫離本發明之範疇之情況下將本文中所界定之一般原理應用於其他變型。因此，本發明不受限於本文中所描述之實例及設計，而是應被給予與本文中所揭示之原理及新穎特徵一致之最廣範疇。
100:記憶體陣列 104:基板 104-a:基板 104-b:基板 104-c:基板 105:第一陣列或層板 108:第二陣列或層板 110:字線 115:數位線 120:第一介電材料 125:儲存元件材料 130:第二介電材料 135:儲存元件材料 140:第三介電材料 200-a:記憶體陣列 200-b:記憶體陣列 200-c:記憶體陣列 200-d:記憶體陣列 200-e:記憶體陣列 200-f:記憶體陣列 200-g:記憶體陣列 200-h:記憶體陣列 200-i:記憶體陣列 200-j:記憶體陣列 200-k:記憶體陣列 200-l:記憶體陣列 200-m:記憶體陣列 200-n:記憶體陣列 200-o:記憶體陣列 235:導電接點 235-a:接點 235-b:接點 235-c:接點 235-d:接點 235-e:接點 235-f:接點 240:絕緣材料 245:材料 245-a:材料 245-b:材料 308:第一部分 309:第二部分 315:凹槽 318:介電材料 320:保形材料 350:溝槽 360:開口 390:第一側壁 391:第二側壁 392:第一部分 393:第一部分 394:第二部分 395:第二部分/底壁 465:儲存元件材料 466:頂層 470:障壁材料 475:材料 480:儲存元件組件 480-a:儲存元件組件 480-b:儲存元件組件 485:支柱 485-a:支柱 485-b:支柱 485-c:支柱 485-d:支柱 490:第二開口 505:絕緣材料 605-a:電晶體 605-b:電晶體 705-a:電晶體 705-b:電晶體 800:方法 805:操作 810:操作 815:操作 820:操作 825:操作 830:操作 900:方法 905:操作 910:操作 915:操作 920:操作 925:操作 930:操作 935:操作 1000:方法 1005:操作 1010:操作 1015:操作 1020:操作 1025:操作 1030:操作 1035:操作 1100:方法 1105:操作 1110:操作 1115:操作 1120:操作 1125:操作 1130:操作 1135:操作 1140:操作
圖1繪示根據本文中所揭示之實例之支援具有一分裂支柱架構之一記憶體裝置之一記憶體陣列之一實例。
圖2A至圖2C繪示根據本文中所揭示之實例之支援具有一分裂支柱架構之一記憶體裝置之實例記憶體陣列之各種視圖。
圖3A至圖3E繪示根據本文中所揭示之實例之支援具有一分裂支柱架構之一記憶體裝置之實例記憶體陣列之各種視圖。
圖4A至圖4G繪示根據本文中所揭示之實例之支援具有一分裂支柱架構之一記憶體裝置之實例記憶體陣列之各種視圖。
圖5A至圖5E繪示根據本文中所揭示之實例之支援具有一分裂支柱架構之一記憶體裝置之實例記憶體陣列之各種視圖。
圖6A及圖6B繪示根據本文中所揭示之實例之支援具有一分裂支柱架構之一記憶體裝置之實例記憶體陣列之各種視圖。
圖7A及圖7B繪示根據本文中所揭示之實例之支援具有一分裂支柱架構之一記憶體裝置之實例記憶體陣列之各種視圖。
圖8至圖11展示繪示根據本文中所揭示之實例之支援具有一分裂支柱架構之一記憶體裝置之一或若干方法的流程圖。
200-1:記憶體陣列
308:第一部分
309:第二部分
350:溝槽
480:儲存元件組件
485:支柱
490:第二開口

Claims (25)

  1. 一種方法，其包括： 形成穿過一第一介電層、一第一導電層及一第二介電層之一溝槽，該溝槽暴露一基板，且將該第一導電層分成與一第一字線驅動器相關聯之一第一部分及與一第二字線驅動器相關聯之一第二部分； 將一絕緣材料沈積至該溝槽中； 藉由蝕刻該絕緣材料之一部分，在與該基板接觸之一接點上方形成一第一開口； 將與該第一導電層之該第一部分、該第一介電層及該第二介電層接觸之硫族化物材料沈積至該第一開口中； 將用於形成接觸該硫族化物材料且接觸該基板之一支柱之一導電材料沈積至該第一開口中；及 形成穿過該硫族化物材料及該導電材料之一第二開口，以將該硫族化物材料分成一第一硫族化物組件及一第二硫族化物組件，且將該支柱分成一第一支柱及一第二支柱。
  2. 如請求項1之方法，進一步包括： 將接觸該第一硫族化物組件及該第二硫族化物組件之一第二絕緣材料沈積至該第二開口中。
  3. 如請求項1之方法，進一步包括： 沈積接觸該溝槽之一第一側壁及一第二側壁之一保形材料，其中將該絕緣材料沈積至該溝槽中係至少部分基於沈積該保形材料。
  4. 如請求項1之方法，其中該第一硫族化物組件包括接觸該第一導電層之一第一壁、接觸一第二絕緣材料之一第二壁、接觸該第一支柱之一第三壁，及接觸一保形材料之一第四壁。
  5. 如請求項1之方法，其中形成穿過該硫族化物材料及該導電材料之該第二開口包括： 執行一乾式蝕刻程序以蝕刻一第二絕緣材料； 執行一選擇性濕式蝕刻程序以將該導電材料分成該第一支柱及該第二支柱；及 執行一選擇性蝕刻程序以將該硫族化物材料分成該第一硫族化物組件及該第二硫族化物組件。
  6. 如請求項1之方法，其中： 該第一支柱係形成於延伸穿過該基板之該接點上方；且 該第二支柱係形成於延伸穿過該基板之一第二接點上方。
  7. 如請求項1之方法，進一步包括： 在該第一介電層上方沈積一第二基板，該第二基板係與該第一支柱及該第二支柱接觸，其中該第二基板包括延伸穿過該第二基板且與該第一支柱接觸之一第二接點，其中該第二支柱係與該基板之該接點接觸。
  8. 如請求項1之方法，進一步包括： 形成延伸穿過該基板之複數個接點，該複數個接點係與複數個數位線相關聯； 在該基板上形成該第一介電層； 在該第一介電層上形成該第一導電層，該第一導電層經組態為至少一個字線板；及 在該第一導電層上形成該第二介電層，其中形成該溝槽係至少部分基於形成該第二介電層。
  9. 如請求項1之方法，其中： 該第一支柱接觸該第一介電層、該第二介電層及該第一硫族化物組件的至少一部分；且 該第二支柱接觸該第一介電層、該第二介電層及該第二硫族化物組件的至少一部分。
  10. 如請求項1之方法，其中該第一支柱及該第二支柱經組態為數位線。
  11. 如請求項1之方法，其中形成穿過該第一介電層之該溝槽包括： 執行一垂直蝕刻程序以垂直蝕刻該溝槽；及 在該垂直蝕刻程序之後，執行一水平蝕刻程序以在該第一導電層中形成至少一個凹槽。
  12. 如請求項1之方法，其中該溝槽以一蛇形形狀延伸穿過該第一導電層。
  13. 如請求項1之方法，其中該第一硫族化物組件及該第二硫族化物組件各包括用於一自選擇記憶體單元之一儲存元件。
  14. 一種設備，其包括： 複數個接點，其等係與複數個數位線相關聯且延伸穿過一基板； 第一複數個字線板，其等與第二複數個字線板係由一溝槽分離； 一對支柱，其等經組態為數位線，且各經組態以與該第一複數個字線板及該第二複數個字線板互動； 一介電材料，其經定位於該對支柱之一第一支柱與該對支柱之一第二支柱之間；及 複數個儲存元件，其等包括硫族化物材料，且係與該介電材料、該第一複數個字線板或該第二複數個字線板之一字線板及該對支柱之一支柱接觸。
  15. 如請求項14之設備，進一步包括： 一第二對支柱，其等經組態為數位線，且各經組態以與該第一複數個字線板及該第二複數個字線板兩者互動，其中該對支柱之各支柱之間之一第一距離小於該對支柱與該第二對支柱之間之一第二距離。
  16. 如請求項15之設備，進一步包括： 一第二介電材料，其經定位於該對支柱之該第一支柱與該第二對支柱之一第三支柱之間。
  17. 如請求項14之設備，其中該複數個儲存元件進一步包括： 一第一對儲存元件，其係與該對支柱之該第一支柱接觸；及 一第二對儲存元件，其係與該對支柱之該第二支柱接觸。
  18. 如請求項17之設備，進一步包括： 一保形材料，其接觸至少一個字線板，且延伸於該第一對儲存元件之一第一儲存元件與該第二對儲存元件之一第二儲存元件之間。
  19. 如請求項14之設備，其中該複數個儲存元件係定位於由至少一個字線板及該對支柱之至少一個支柱形成的凹槽中。
  20. 如請求項14之設備，其中該溝槽以一蛇形形狀在該基板上方延伸。
  21. 如請求項14之設備，進一步包括： 第二複數個接點，其等係與第二複數個數位線相關聯且延伸穿過一第二基板，其中該對支柱之該第一支柱係與該複數個接點之一者接觸，且該對支柱之該第二支柱係與該第二複數個接點之一者接觸。
  22. 一種設備，其包括： 一第一字線板，其係在一記憶體裝置之一第一層中； 一第二字線板，其係在該記憶體裝置之該第一層中，該第二字線板係與該第一字線板分離； 一第一數位線，其自該第一層延伸至該記憶體裝置之至少一第二層； 一第二數位線，其係與該第一數位線分離，且自該第一層延伸至至少該第二層； 一第一儲存元件，其係與該第一字線板及該第一數位線接觸； 一第二儲存元件，其係與該第一字線板及該第二數位線接觸； 一第三儲存元件，其係與該第二字線板及該第一數位線接觸；及 一第四儲存元件，其係與該第二字線板及該第二數位線接觸。
  23. 如請求項22之設備，進一步包括： 一介電材料，其係與該第一字線板、該第二字線板、該第一數位線及該第二數位線接觸。
  24. 如請求項23之設備，其中該介電材料係與該第一儲存元件、該第二儲存元件、該第三儲存元件及該第四儲存元件接觸。
  25. 如請求項22之設備，進一步包括： 一介電層，其在該第一層與該第二層之間，該第二層包括： 一第五儲存元件，其係與該第二層中之一第三字線板及該第一數位線接觸； 一第六儲存元件，其係與該第三字線板及該第二數位線接觸； 一第七儲存元件，其係與該第二層中之一第四字線板及該第一數位線接觸；及 一第八儲存元件，其係與該第四字線板及該第二數位線接觸。
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