JP3923926B2 - 半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体記憶装置に係り、特に第一導電層と第二導電層との間に導電層間絶縁膜を挟んだゲート電極構造を有するメモリセルトランジスタを備えた半導体記憶装置に関する。
【０００２】
【従来の技術】
半導体記憶装置は、高集積・微細化によってセル間の距離が年率約３０％で縮小している。セル間距離の縮小及びそれに伴う問題点を解決するための施策としての高誘電率の導電層間絶縁膜の適用に伴い、隣接セル間干渉が増大する懸念がある。
【０００３】
不揮発性半導体記憶装置では、従来、多結晶シリコンで浮遊ゲート電極となる第一導電層を構成し、この第一導電層（浮遊ゲート電極）中に電荷を保持することでセルに情報を記憶している。そのため、微細化された不揮発性半導体記憶装置では電荷を保持している“書き込みセル”と電荷を保持していない“消去セル”の間で、セル間の距離が減少するのに伴っていわゆる「近接セル間干渉」が増大することになる。このため、素子分離絶縁膜にフッ素を添加し比誘電率を低下させ、隣接したセル間の動作干渉を抑制する方法が提案されている（特許文献１参照。）。
【０００４】
一方、従来よりもセル間の距離が縮小する結果として、不揮発性半導体記憶装置では、第一導電層（浮遊ゲート電極）と第二導電層（制御ゲート電極）の間に形成する導電層間絶縁膜に関して、ＯＮＯ膜（シリコン酸化膜（ＳｉＯ2膜）／シリコン窒化膜（Ｓｉ3Ｎ4膜）／シリコン酸化膜（ＳｉＯ2膜）の３層積層膜）で採用してきた３次元的な構造を利用することによる面積の増大が不可能となっている。そのため、微細化された不揮発性半導体記憶装置の実現のためには、導電層間絶縁膜として従来よりも高誘電率の絶縁膜の適用が必要になる。
【０００５】
高誘電率の絶縁膜を適用すれば、物理的な膜厚を減少させずに容量を大きくできるため、リーク電流を増加させずに、且つ３次元的な構造にする必要がなくなると期待されている。又、３次元的な構造にする必要がなくなることから製造工程が簡略になり、結果として素子を高性能化し、且つ製造方法を容易にし、高歩留まりな製造工程を実現することが可能になると期待されている。
【０００６】
図２０に、導電層間絶縁膜まで形成した段階での、ビット線に垂直方向から見た従来の不揮発性半導体記憶装置のメモリセルトランジスタの構造断面図を示す。
【０００７】
【特許文献１】
特開２００１−１５６１６号公報
【０００８】
【発明が解決しようとする課題】
図２０に示すように、従来の不揮発性半導体記憶装置のメモリセルトランジスタは、セル間距離の縮小に伴い第一導電層（浮遊ゲート電極）３間の近接セル間干渉（図中のＣ1）が増大し、問題となる。
【０００９】
加えて、導電層間絶縁膜にシリコン酸化物よりも比誘電率εrの大きな材料からなる導電層間絶縁膜８ｅを形成することにより、“書き込みセル”中の蓄積電荷の電界は導電層間絶縁膜８ｅ中を通して隣接セルに干渉を起こす（図中のＣ2）。導電層間絶縁膜８ｅの比誘電率εrが、シリコン酸化膜よりも大きい場合は、近接セル間の干渉はＣ1よりもＣ2でより大きくなり、Ｃ2の近接セル間の干渉がより深刻な問題となる。
【００１０】
このような理由から、微細化された不揮発性半導体記憶装置では高集積化及び高性能化を実現するために導電層間絶縁膜８ｅに従来よりも高誘電率の絶縁膜を適用して、且つ隣接セル間干渉を抑制する必要がある。
【００１１】
このため、微細化された不揮発性半導体記憶装置では導電層間絶縁膜８ｅに関しては、図２０に示すようにワード線方向で連続であるような構造を採用することができないという不都合が生じていた。
【００１２】
上記問題点を鑑み、本発明は、微細化が進み、セル間距離が縮小された場合でも、隣接セル間干渉を最小限に抑制できる半導体記憶装置を提供することを目的とする。
【００１３】
【課題を解決するための手段】
上記目的を達成するために、本発明の第１の特徴は、メモリセルトランジスタを列方向に複数個配列して構成したメモリセルカラムを行方向に沿って複数本並列配置したメモリセルアレイを備える半導体記憶装置に関する。即ち、本発明の第１の特徴に係るメモリセルアレイは、（イ）半導体基板と、（ロ）この半導体基板の表面に下部を埋め込まれ、複数本のメモリセルカラム間において、壁状に互いに平行に走行する複数の素子分離絶縁膜と、（ハ）この素子分離絶縁膜により互いに分離され、互いに隣接するメモリセルカラムにそれぞれ属するメモリセルトランジスタの一部を構成するように半導体基板の表面に形成されたセル部ゲート絶縁膜と、（ニ）素子分離絶縁膜により互いに分離され、互いに隣接するメモリセルカラムにそれぞれ属するメモリセルトランジスタの一部を構成するようにセル部ゲート絶縁膜上に形成され、上部端面が素子分離絶縁膜の上部端面の位置よりも低い第一導電層と、（ホ）比誘電率がシリコン酸化膜より大きい絶縁膜からなり、第一導電層の頂部上にそれぞれ配置され、且つ素子分離絶縁膜により互いに分離され、互いに隣接するメモリセルカラムにそれぞれ属するメモリセルトランジスタの一部を構成する導電層間絶縁膜と、（ヘ）底面が素子分離絶縁膜の上部端面に接し、且つそれぞれのメモリセルカラムの導電層間絶縁膜上に配置され、隣接するメモリセルカラムに共通の配線となるように連続して形成された第二導電層とを備えることを要旨とする。
【００１５】
【発明の実施の形態】
次に、図面を参照して、本発明の第１乃至第４の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【００１６】
又、以下に示す第１乃至第４の実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
【００１７】
（第１の実施の形態）
本発明の第１の実施の形態に係る半導体記憶装置は、図１及び図２に示ように、それぞれ独立して電荷蓄積状態が制御される電荷蓄積層を有するメモリセルトランジスタを列方向に複数個配列して構成したメモリセルカラムを行方向に沿って複数本並列配置したメモリセルアレイを備えるＮＡＮＤ型フラッシュメモリである。図１は図２に示したワード線ＷＬ１，ＷＬ２，・・・・・，ＷＬ３２方向に沿った切断面で見た場合の断面図であるので、図２を先に説明する。
【００１８】
即ち、本発明の第１の実施の形態に係る半導体記憶装置は、図２に示すように、行方向に配列される複数のワード線ＷＬ1，ＷＬ2，・・・・・ＷＬ32と、このワード線ＷＬ1，ＷＬ2，・・・・・ＷＬ32と直交する列方向に配列される複数のビット線ＢＬ2j-1，ＢＬ2j，ＢＬ2j+1，・・・・・を備えている。そして、図２の列方向には、複数のワード線ＷＬ1，ＷＬ2，・・・・・ＷＬ32のいずれかにより、それぞれ電荷蓄積状態を制御される電荷蓄積層を有するメモリセルトランジスタが配列されている。図２の場合は、列方向に３２個のメモリセルトランジスタが配列されてメモリセルカラムを構成した場合を示している。このメモリセルカラムの配列の両端には、列方向に隣接して配置され、メモリセルカラムに配列された一群のメモリセルトランジスタを選択する一対の選択トランジスタが配置されている。この一対の選択トランジスタのそれぞれのゲートには、一対の選択ゲート配線ＳＧＤ，ＳＧＳが接続されている。
【００１９】
そして、図１に示すように、第１の実施の形態に係る半導体記憶装置のメモリセルアレイは、半導体基板１と、この半導体基板１の表面に下部を埋め込まれた複数の素子分離絶縁膜７と、この素子分離絶縁膜７により互いに分離されたセル部ゲート絶縁膜２、第一導電層３を備えている。複数の素子分離絶縁膜７は図２（ｂ）に示すように、複数本のメモリセルカラム間において、壁状に互いに平行に走行している。セル部ゲート絶縁膜２は、素子分離絶縁膜７により互いに分離され、互いに隣接するメモリセルカラムにそれぞれ属するメモリセルトランジスタの一部を構成するように半導体基板１の表面に形成されている。更に、第一導電層３は、素子分離絶縁膜７により互いに分離され、互いに隣接するメモリセルカラムにそれぞれ属するメモリセルトランジスタの一部を構成するようにセル部ゲート絶縁膜２上に形成されている。ここで、第一導電層３の上部端面は、図１に示すように、素子分離絶縁膜７の上部端面の位置よりも低い。
【００２０】
第１の実施の形態に係る半導体記憶装置においては、導電層間絶縁膜８ａが第一導電層３の頂部上にそれぞれ配置され、且つ素子分離絶縁膜７により互いに分離されている。この導電層間絶縁膜８ａは、互いに隣接するメモリセルカラムにそれぞれ属するメモリセルトランジスタの一部を構成している。そして、図１に示すように、第二導電層１０が、底面が素子分離絶縁膜７の上部端面に接し、且つそれぞれのメモリセルカラムの導電層間絶縁膜８ａ上に配置されている。第二導電層１０は、隣接するメモリセルカラムに共通の配線となるように連続して形成されている。
【００２１】
図１に示すように、導電層間絶縁膜８ａは、素子分離絶縁膜７の上部端面と第一導電層３の上部端面との段差部が構成する空間に埋め込まれている。この導電層間絶縁膜８ａは、素子分離絶縁膜７の上部端面と第一導電層３の上部端面との段差部より薄い膜厚であり、素子分離絶縁膜７の側壁と第一導電層３の頂部とに接して、第一導電層３の上部の空間に埋め込まれている。そして、更に、導電層間絶縁膜８ａの表面と第二導電層１０の底面が構成する空間に、補助導電層９が埋め込まれている。
【００２２】
導電層間絶縁膜として用いる「高誘電率の絶縁膜」としては、シリコン酸化膜（ＳｉＯ2膜）の比誘電率εr＝３．８〜４より、比誘電率εrが大きい材料が好ましい。特に、従来のＯＮＯ膜で得られていた比誘電率εr＝５〜５．５同程度よりも、更に比誘電率εrが大きい材料が好ましい。例えば、εr＝６であるストロンチウム酸化物（ＳｒＯ）膜、εr＝７であるシリコン窒化物（Ｓｉ3Ｎ4）膜、εr＝８〜１１であるアルミニウム酸化物（Ａｌ2Ｏ3）膜、εr＝１０であるマグネシウム酸化物（ＭｇＯ）膜、εr＝１６〜１７であるイットリウム酸化物（Ｙ2Ｏ3）膜、εr＝２２〜２３であるハフニウム酸化物（ＨｆＯ2）膜、εr＝２２〜２３であるジルコニウム酸化物（ＺｒＯ2）膜、εr＝２５〜２７であるタンタル酸化物（Ｔａ2Ｏ5）膜、εr＝４０であるビスマス酸化物（Ｂｉ2Ｏ3）膜のいずれか１つの単層膜或いはこれらの複数を積層した複合膜が使用可能である。Ｔａ2Ｏ5やＢｉ2Ｏ3は多結晶シリコンとの界面における熱的安定性に欠ける。更には、シリコン酸化膜とこれらの複合膜でも良い。複合膜は３層以上の積層構造でも良い。即ち、少なくとも、一部に上記の比誘電率εrが６以上の材料を含む絶縁膜が好ましい。但し、複合膜の場合は膜全体として測定される実効的な比誘電率εreffが６以上になる組み合わせを選択することが好ましい。実効的な比誘電率εreffが６未満では、従来のＯＮＯ膜と同程度であり、ＯＮＯ膜以上の効果が期待できないからである。又、ハフニウム・アルミネート（ＨｆＡｌＯ）膜のような３元系の化合物からなる絶縁膜でも良い。即ち、ストロンチウム（Ｓｒ）、アルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、イットリウム（Ｙ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、タンタル（Ｔａ）、ビスマス（Ｂｉ）のいずれか１つの元素を少なくとも含む酸化物、又はこれらの元素を含むシリコン窒化物が導電層間絶縁膜として使用可能である。なお、強誘電体のチタン酸ストロンチウム（ＳｒＴｉＯ3）、バリウム・チタン酸ストロンチウム（ＢａＳｒＴｉＯ3）等も高誘電率の絶縁膜材料として使用可能であるが、多結晶シリコンとの界面における熱的安定性に欠ける点と、強誘電体のヒステリシス特性に対する考慮が必要になる。
【００２３】
本発明の第１の実施の形態に係る半導体記憶装置によれば、導電層間絶縁膜８ａに起因する隣接セル間干渉を最小限に抑制したメモリセルトランジスタの構造を実現することが可能になる。
【００２４】
図３〜図７を用いて、本発明の第１の実施の形態に係る半導体記憶装置の製造方法を説明する。なお、以下に述べる半導体記憶装置の製造方法は、一例であり、この変形例を含めて、これ以外の種々の製造方法により、実現可能であることは勿論である。
【００２５】
（イ）先ず、ｐ型シリコン基板からなる半導体基板１上にセル部ゲート絶縁膜２を１ｎｍから１５ｎｍ程度形成する。半導体基板１としては、ｎ型シリコン基板上にｐ型ウェルを形成した基板でも良い。このセル部ゲート絶縁膜２の上に化学的気相堆積（ＣＶＤ）法によって浮遊ゲート電極となる第一導電層３を１０ｎｍから２００ｎｍ程度形成する。更に、ＣＶＤ法によってエンドポイント膜となるシリコン窒化膜４を５０ｎｍから２００ｎｍ程度形成する。エンドポイント膜４は、素子分離絶縁膜とエッチング特性が異なる材料であれば、シリコン窒化膜に限定されない。ここでは、素子分離絶縁膜７として、シリコン酸化膜を想定しているので、エンドポイント膜４はシリコン窒化膜が好適である。その後、引き続き、ＣＶＤ法によってマスク膜となるシリコン酸化膜５を５０ｎｍから４００ｎｍ程度形成する。マスク膜５は、素子分離絶縁膜７とエッチング特性が等しい材料であれば、シリコン酸化膜に限定されない。ここでは、素子分離絶縁膜７として、シリコン酸化膜を想定しているので、マスク膜５はシリコン酸化膜が好適である。そして、シリコン酸化膜５上に、フォトレジスト６を塗布し、露光描画によりフォトレジスト６を、図３に示すようにパターニングする。
【００２６】
（ロ）次いで、図３に示したフォトレジスト６を耐エッチングマスクにしてシリコン酸化膜５を反応イオンエッチング（ＲＩＥ）でエッチングする。エッチング後にフォトレジスト６を除去し、シリコン酸化膜５をマスクにしてシリコン窒化膜４をエッチングする。更に、第一導電層３、セル部ゲート絶縁膜２及び半導体基板１をエッチングすることにより素子分離のための溝を形成する。その後、シリコン酸化膜等の素子分離絶縁膜７を２００ｎｍから１５００ｎｍ形成し、素子分離溝を埋め込む。更に、第１の化学的機械的研磨法（ＣＭＰ法）により、シリコン窒化膜（エンドポイント膜）４をストッパーにして平坦化を行う。次いで、シリコン酸化膜５と選択比を持ってエッチングすることが可能な熱燐酸溶液を用いて図４に示すように、シリコン窒化膜４を除去する。ここでは、素子分離溝を形成するに際して、シリコン窒化膜４及びシリコン酸化膜５の積層膜をマスクに用いた例を述べたが、膜厚及びＲＩＥ条件を適切にすれば、単層のシリコン窒化膜、単層のシリコン酸化膜、若しくは他の単層・多層膜のいずれでもシリコンとの選択比が取れる材料であれば実施可能である。
（ハ）次に、図４のシリコン窒化膜４の除去後に得られた溝上に、シリコン酸化物よりも比誘電率εrの大きな材料からなる導電層間絶縁膜８ａを、図５に示すように、素子分離絶縁膜７の上部端面と第一導電層３の上部端面との段差よりも薄い膜厚で堆積する。導電層間絶縁膜８ａは、段差被覆性に優れた方法を用いて、酸化膜換算の膜厚で１ｎｍから３０ｎｍ程度形成すれば良い。「シリコン酸化物よりも比誘電率εrの大きな材料」については上述した通りであり、単層の高誘電率の絶縁膜、シリコン酸化膜と高誘電率の絶縁膜との複合膜、或いは、シリコン窒化膜等の高誘電率の絶縁膜とシリコン酸化膜との２層以上の種々の組み合わせによる多層構造等が採用可能である。
【００２７】
（ニ）そして、導電層間絶縁膜８ａの上に、図６に示すように制御ゲート電極となる補助導電層９を堆積する。補助導電層９は、半導体記憶装置のメモリセルトランジスタにおける制御ゲート電極の一部として機能するが、合わせて、次工程での第２のＣＭＰ時に導電層間絶縁膜８ａの表面保護を行う目的で形成する。次いで、第２のＣＭＰによりシリコン酸化膜５等の素子分離絶縁膜７をストッパーにして補助導電層９を平坦化することで図７の構造断面図を得る。この第２のＣＭＰ工程により、素子分離絶縁膜７上の導電層間絶縁膜８ａを完全に除去することができる。
【００２８】
（ホ）次いで、第二導電層１０を１０ｎｍから２００ｎｍ程度堆積し、図１に示すメモリセルトランジスタの構造断面図を得る。
【００２９】
上記のような第１の実施の形態に係る半導体記憶装置の製造方法によれば、導電層間絶縁膜８ａに起因する隣接セル間干渉を最小限に抑制した半導体記憶装置を製造することが可能になる。
【００３０】
なお、図２にはＮＡＮＤ型のフラッシュメモリを示したが、第１の実施の形態に係る半導体記憶装置のメモリセルトランジスタの構造は、図８に示すようなＡＮＤ型のフラッシュメモリや図示を省略したＤＩＮＯＲ型フラッシュメモリにも同様に適用可能である。
【００３１】
（第２の実施の形態）
本発明の第２の実施の形態に係る半導体記憶装置は、図９に示すように、
素子分離絶縁膜７の上部端面と第一導電層３の上部端面との段差部が構成する空間に露出した素子分離絶縁膜７の側壁部が後退しており、段差部が構成する空間の幅が拡大されている。そして、この後退した素子分離絶縁膜７の側壁部と第一導電層３の頂部とに接するように、導電層間絶縁膜８ｂが、第一導電層３の上部の空間に埋め込まれている。第１の実施の形態に係る半導体記憶装置と同様に、導電層間絶縁膜８ｂは、素子分離絶縁膜７の上部端面と第一導電層３の上部端面との段差部より薄い膜厚である。このため、導電層間絶縁膜８ｂの表面と第二導電層１０の底面の間には空間が構成され、この空間に補助導電層９が埋め込まれている。他は、第１の実施の形態に係る半導体記憶装置と基本的に同様な構造であるので、重複した説明を省略する。
【００３２】
本発明の第２の実施の形態に係る半導体記憶装置によれば、導電層間絶縁膜８ｂによる隣接セル間干渉を最小限に抑制することが可能なメモリセルトランジスタの構造が得られる。更に、このメモリセルトランジスタでは、第１の実施の形態に係る半導体記憶装置のように、補助導電層９形成領域における導電層間絶縁膜８ｂの膜厚相当部分の面積損失が存在しないため、補助導電層９の有効面積を確保することが可能である。
【００３３】
図１０及び図１１を用いて、本発明の第２の実施の形態に係る半導体記憶装置の製造方法を説明する。なお、以下に述べる半導体記憶装置の製造方法は、一例であり、この変形例を含めて、これ以外の種々の製造方法により、実現可能であることは勿論である。
【００３４】
（イ）先ず、第１の実施の形態に係る半導体記憶装置の製造方法で説明したのと同様の工程で、図１０の構造断面図を得る。しかし、第２の実施の形態に係る半導体記憶装置の製造方法では、図３の工程断面図に示したシリコン窒化膜４を除去した後、素子分離絶縁膜７の等方エッチングを行い、図１１に示すように、シリコン窒化膜４の除去によって形成した凹部の横幅を広げる。素子分離絶縁膜７は、ここではシリコン酸化膜からなるものとする。
【００３５】
（ロ）そして、図１１に示すように横幅を広げた凹部の側壁及び底面に、図９に示すようにシリコン酸化物よりも比誘電率εrの大きな材料からなる導電層間絶縁膜８ｂを堆積する。導電層間絶縁膜８ｂは、段差被覆性に優れた方法を用いて、酸化膜換算膜厚で１ｎｍから３０ｎｍ程度堆積する。「シリコン酸化物よりも比誘電率εrの大きな材料」については第１の実施の形態で説明した通り、単層の高誘電率の絶縁膜、シリコン酸化膜と高誘電率の絶縁膜との複合膜等種々の多層構造等が採用可能である。図９に示すように、導電層間絶縁膜８ｂの膜厚は、図１１に示す横幅を広げた凹部の深さより薄い厚さに選ばれる。この結果、導電層間絶縁膜８ｂの堆積形状は、図１１に示す凹部を模して、図１１と同様な新たな凹部を構成する。
【００３６】
（ハ）その後、導電層間絶縁膜８ｂの上に、導電層間絶縁膜８ｂが構成する凹部を埋めるように、補助導電層９を形成する。補助導電層９は、半導体記憶装置のメモリセルトランジスタにおける制御ゲート電極の一部を形成する。なお、補助導電層９は、次工程でのＣＭＰ時に導電層間絶縁膜８ｂの表面保護の機能も有する。
【００３７】
（ニ）次いで、ＣＭＰにより素子分離絶縁膜７をストッパーにして補助導電層９を平坦化する。このＣＭＰ工程により、素子分離絶縁膜７上の導電層間絶縁膜８ｂが完全に除去される。次いで、第二導電層１０を１０ｎｍから２００ｎｍ程度堆積すれば、図９に示す構造断面図が完成する。
【００３８】
本発明の第２の実施の形態に係る半導体記憶装置の製造方法によれば、導電層間絶縁膜８ｂによる隣接セル間干渉を最小限に抑制した半導体記憶装置を製造することが可能になる。又、第１の実施の形態に係る半導体記憶装置の製造方法に比し、補助導電層９部分での面積損失を最小限に抑制できる。
【００３９】
（第３の実施の形態）
本発明の第３の実施の形態に係る半導体記憶装置は、図１２に示すように、第一導電層３の頂部の形状が、素子分離絶縁膜７の側壁近傍の位置が、第一導電層３の頂部中央部の値より高いなだらかな曲面をなしている点が、
第１及び第２の実施の形態に係る半導体記憶装置とは異なる。そして、この曲面をなす第一導電層３の頂部とに接するように、導電層間絶縁膜８ｃが、第一導電層３の上部の空間に埋め込まれている。第１及び第２の実施の形態に係る半導体記憶装置と同様に、導電層間絶縁膜８ｃは、素子分離絶縁膜７の上部端面と第一導電層３の上部端面との段差部より薄い膜厚である。このため、導電層間絶縁膜８ｃの表面と第二導電層１０の底面の間には空間が構成され、この空間に補助導電層９が埋め込まれている。他は、第１及び第２の実施の形態に係る半導体記憶装置と基本的に同様な構造であるので、重複した説明を省略する。
【００４０】
本発明の第３の実施の形態に係る半導体記憶装置のメモリセルトランジスタの構造によれば、導電層間絶縁膜８ｃによる隣接セル間干渉を最小限に抑制することが可能になる。更に、このメモリセルトランジスタでは、補助導電層９の表面に曲面を持たせているので、曲面の溝のエッジ付近での導電層間絶縁膜８ｃの厚膜化を抑制でき、第１の実施の形態に係る半導体記憶装置のように、補助導電層９形成領域における導電層間絶縁膜８ａの膜厚相当部分の面積損失が存在しない。このため、補助導電層９の有効面積を確保することが可能である。
【００４１】
図１３〜図１５を用いて、本発明の第３の実施の形態に係る半導体記憶装置の製造方法を説明する。なお、以下に述べる半導体記憶装置の製造方法は、一例であり、この変形例を含めて、これ以外の種々の製造方法により、実現可能であることは勿論である。
【００４２】
（イ）先ず、第１の実施の形態に係る半導体記憶装置の製造方法で説明したのと同様の工程で、図１３の構造断面図を得る。次に、第１のＣＭＰにより平坦化を行い、図１４の構造断面図を得る。この第１のＣＭＰの平坦化では、第一導電層３をストッパーに用いる。
【００４３】
（ロ）その後、極めて柔らかいパッドを用いて第２のＣＭＰを行い図１５に示すように、素子分離絶縁膜７間に形成された第一導電層３の溝の中央で最も深くなるように表面を曲面状に窪ませる。即ち、第１のＣＭＰで露出した第一導電層３の頂部を、第一導電層３の頂部の素子分離絶縁膜７の側壁近傍の位置が、第一導電層３の頂部中央部の値より高いなだらかな曲面をなすように第２のＣＭＰで除去する。次いで、シリコン酸化物よりも比誘電率εrの大きな材料からなる導電層間絶縁膜８ｃを曲面状の凹部の内面に、図１５に示すように堆積する。導電層間絶縁膜８ｃの曲面への堆積は、段差被覆性に優れた方法を用い、酸化膜換算膜厚で１ｎｍから３０ｎｍ程度に制御する。「シリコン酸化物よりも比誘電率εrの大きな材料」については第１の実施の形態で説明した通りである。
【００４４】
（ハ）更に、導電層間絶縁膜８ｃの上に補助導電層９を形成する。そして、第３のＣＭＰにより、補助導電層９を平坦化し、素子分離絶縁膜７上の導電層間絶縁膜８ｃを完全に除去する。第３のＣＭＰにおいては、素子分離絶縁膜７をストッパーに用いる。その後、第二導電層１０を１０ｎｍから２００ｎｍ程度堆積すれば、図１２に示す構造断面図が完成する。
【００４５】
本発明の第３の実施の形態に係る半導体記憶装置の製造方法によれば、
第３のＣＭＰにより、素子分離絶縁膜７上の導電層間絶縁膜８ｃを完全に除去するので、導電層間絶縁膜８ｃによる隣接セル間干渉を最小限に抑制することが可能になる。又、補助導電層９の表面に曲面を持たせることにより、補助導電層９が埋め込まれた溝のエッジ付近での導電層間絶縁膜８ｃの厚膜化を抑制でき、補助導電層９の面積損失を抑制できる。
【００４６】
（第４の実施の形態）
本発明の第４の実施の形態に係る半導体記憶装置は、図１６に示すように、導電層間絶縁膜８ｄの形状が平行平板形状である点が、第１〜第３の実施の形態に係る半導体記憶装置とは異なる。第１〜第３の実施の形態に係る半導体記憶装置とは異なり、導電層間絶縁膜８ｄは、素子分離絶縁膜７の上部端面と第一導電層３の上部端面との段差部と同じ膜厚である。このため、第１〜第３の実施の形態に係る半導体記憶装置とは異なり、導電層間絶縁膜８ｄの表面と第二導電層１０の底面の間には空間が構成されず、この空間に埋め込まれる補助導電層９が存在しない。他は、第１〜第３の実施の形態に係る半導体記憶装置と基本的に同様な構造であるので、重複した説明を省略する。
【００４７】
本発明の第４の実施の形態に係る半導体記憶装置によれば、導電層間絶縁膜８ｄの上部端面の面積が、下部端面と第一導電層３との界面の面積と９と完全に一致したメモリトランジスタの構造を実現することが可能であり、導電層間絶縁膜８ｄに起因した隣接セル間干渉を抑制できる。更に、第４の実施の形態に係る半導体記憶装置によれば、メモリセルトランジスタが、第１の実施の形態に係る半導体記憶装置のように、補助導電層９形成領域における導電層間絶縁膜８ａの膜厚相当部分の面積損失部を有しないため、メモリセルトランジスタの面積損失を抑制できる。
【００４８】
図１７及び図１８を用いて、本発明の第４の実施の形態に係る半導体記憶装置の製造方法を説明する。なお、以下に述べる半導体記憶装置の製造方法は、一例であり、この変形例を含めて、これ以外の種々の製造方法により、実現可能であることは勿論である。
【００４９】
（イ）先ず、第１の実施の形態に係る半導体記憶装置の製造方法で説明したのと同様の工程で、図１７の構造断面図を得る。その後、図１８に示すように、溝上に段差被覆性に優れた方法を用いて導電層間絶縁膜８ｄを段差が完全に埋る膜厚で形成する。
【００５０】
（ロ）次いで、ＣＭＰにより素子分離絶縁膜７をストッパーにして導電層間絶縁膜８ｄを平坦化する。
【００５１】
（ハ）更に、第二導電層１０を１０ｎｍから２００ｎｍ程度堆積し、図１６に示す構造断面図が完成する。
【００５２】
本発明の第４の実施の形態に係る半導体記憶装置の製造方法によれば、導電層間絶縁膜８ｄの下部端面と上部端面が完全に一致した平行平板構造を実現することが可能であり、導電層間絶縁膜８ｄに起因した隣接セル間干渉を抑制でき、又、第１の実施の形態に係る半導体記憶装置の製造方法のような、溝のエッジ付近での導電層間絶縁膜８ｄの厚膜化を抑制できるため半導体記憶装置の面積損失を抑制できる。
【００５３】
（その他の実施の形態）
上記のように、本発明は第１乃至第４の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【００５４】
既に述べた第１乃至第４の実施の形態の説明においてはＣＭＰを用いて、素子分離絶縁膜７の表面の導電層間絶縁膜８ａ，８ｂ，８ｃ，８ｄを除去していた。しかし、以下に示すように、選択ＣＶＤで、例えば、図１７に示す素子分離絶縁膜７の上部端面と第一導電層３の上部端面との段差部が構成する空間に導電層間絶縁膜８ｄを埋め込めば、ＣＭＰは不要である。即ち、図１７に示す段階から説明すれば、
（イ）先ず、図１７に示す素子分離絶縁膜７の上部端面と第一導電層３の上部端面との段差部が構成する空間に露出した多結晶シリコン層（第一導電層）３を塩酸（ＨＣｌ）や希フッ酸（ＨＦ）溶液で洗浄し、多結晶シリコン層（第一導電層）３の表面に、厚さ１ｎｍ以下の自然酸化膜を形成する。
【００５５】
（ロ）次に、半導体基板１を減圧ＣＶＤ炉内に導入し、８５０℃、１ｋＰａの水素雰囲気中に晒して、第一導電層（多結晶シリコン層）３の表面の自然酸化膜を除去する。更に、半導体基板１を減圧ＣＶＤ炉内に入れたまま、炉内状態を７００℃、５０Ｐａに変更し、テトラクロルシラン（ＳｉＣｌ4）ガスとアンモニア（ＮＨ3）ガスを導入して、第一導電層（多結晶シリコン層）３の表面に厚さ２ｎｍのＣＶＤシリコン窒化膜を導電層間絶縁膜８ｄとして形成する。このとき、素子分離絶縁膜７の表面にはＣＶＤシリコン窒化膜は堆積しない。これは、テトラクロルシラン（ＳｉＣｌ4）ガスが分解した吸着種の表面反応に依存すると考えられる。即ち、シリコン酸化膜の場合にはシリコンの場合よりも、Ｓｉ3Ｎ4膜８ｄの堆積開始までの時間（インキュベーション時間）が長いためである。
【００５６】
なお、自然酸化膜除去のための水素アニールは、減圧で行うのが望ましい。圧力が高い場合に、自然酸化膜を十分除去するためには９００℃以上の高温が必要になり、高温水素アニールでは、トンネル酸化膜の膜質が劣化してメモリセルの信頼性を低下させるからである。
【００５７】
又、シリコン上とシリコン酸化膜上のインキュベーション時間差を大きくするために、導電層間絶縁膜（Ｓｉ3Ｎ4膜）８ｄの選択的な堆積条件は、７００℃以下の低温が望ましい。低温ほど望ましいが、表面反応のエネルギーを考慮すれば、５００℃以上が望ましい。５００℃以下では成長速度が非常に小さくなり現実的でない。
【００５８】
表面反応を利用して、シリコン上とシリコン酸化膜上のインキュベーション時間差を大きくするためには、シリコンソースはシリコンのハロゲン化物であることが好ましく、特にシリコンの塩素化合物が好ましい。シリコンの塩素化合物としては、ジクロルシラン（ＳｉＨ2Ｃｌ2）よりもトリクロルシラン（ＳｉＨＣｌ3）が望ましく、トリクロルシランよりもテトラクロルシランの方が望ましい。
【００５９】
更に、図示を省略しているが、導電層間絶縁膜８ａ，８ｂ，８ｃの第一導電層３の頂部における膜厚を、素子分離絶縁膜７の側壁近傍の値の方が、第一導電層３の頂部中央部の値より大きいようにしても、図１２に示した
第３の実施の形態に係る半導体記憶装置と同様な効果が得られる。
【００６０】
また、例えば素子分離絶縁膜７の上部端面と第一導電層３の上部端面との段差よりも薄い膜厚で導電層間絶縁膜８ａ，８ｃを選択的に堆積することでも，それぞれ図１に示した第１の実施の形態、若しくは図１２に示した第３の実施例の実施の形態に係る半導体記憶装置と同様な効果が得られることは言うまでもない。
【００６１】
更に、本発明の第１乃至第４の実施の形態で説明した半導体記憶装置は、ユニバーサル・シリアル・バス（以下において「ＵＳＢ」という）フラッシュ装置８００を用いたシステムに応用することが可能である。即ち、図１９に示すように、このフラッシュメモリシステムはホストプラットホーム７００、及びＵＳＢフラッシュ装置８００より構成される。ホストプラットホーム７００は、ＵＳＢケーブル７５０を介して、ＵＳＢフラッシュ装置８００へ接続されている。ホストプラットホーム７００は、ＵＳＢホストコネクタ７０１を介してＵＳＢケーブル７５０に接続し、ＵＳＢフラッシュ装置８００はＵＳＢフラッシュ装置コネクタ８０１を介してＵＳＢケーブル７５０に接続する。ホストプラットホーム７００は、ＵＳＢバス上のパケット伝送を制御するＵＳＢホスト制御器７０２を有する。ＵＳＢフラッシュ装置８００は、ＵＳＢフラッシュ装置８００の他の要素を制御し、且つＵＳＢフラッシュ装置８００のＵＳＢバスへのインタフェースを制御するＵＳＢフラッシュ装置制御器８０２と、ＵＳＢフラッシュ装置コネクタ８０１と、本発明の第１乃至第４の実施の形態で説明した半導体記憶装置を少なくとも１つ含んで構成されたフラッシュメモリモジュール８５０とを備える。
【００６２】
ＵＳＢフラッシュ装置８００がホストプラットホーム７００に接続されると、標準ＵＳＢ列挙処理が始まる。この処理において、ホストプラットホーム７００は、ＵＳＢフラッシュ装置８００を認知してＵＳＢフラッシュ装置８００との通信モードを選択し、エンドポイントという、転送データを格納するＦＩＦＯバッファを介して、ＵＳＢフラッシュ装置８００との間でデータの送受信を行う。ホストプラットホーム７００は、他のエンドポイントを介してＵＳＢフラッシュ装置８００の脱着等の物理的、電気的状態の変化を認識し、受け取るべきパケットがあれば、それを受け取る。ホストプラットホーム７００は、ＵＳＢホスト制御器７０２へ要求パケットを送ることによって、ＵＳＢフラッシュ装置８００からのサービスを求める。ＵＳＢホスト制御器７０２は、ＵＳＢケーブル７５０上にパケットを送信する。ＵＳＢフラッシュ装置８００がこの要求パケットを受け入れたエンドポイントを有する装置であれば、これらの要求はＵＳＢフラッシュ装置制御器８０２によって受け取られる。
【００６３】
次に、ＵＳＢフラッシュ装置制御器８０２は、フラッシュメモリモジュール８５０から、或いはフラッシュメモリモジュール８５０へ、データの読み出し、書き込み、或いは消去等の種々の操作を行う。それとともに、ＵＳＢアドレスの取得等の基本的なＵＳＢ機能をサポートする。ＵＳＢフラッシュ装置制御器８０２は、フラッシュメモリモジュール８５０の出力を制御する制御ライン８１０を介して、又、例えば、／ＣＥ等の種々の他の信号や読み取り書き込み信号を介して、フラッシュメモリモジュール８５０を制御する。又、フラッシュメモリモジュール８５０は、アドレスデータバス８１１によってもＵＳＢフラッシュ装置制御器８０２に接続されている。アドレスデータバス８１１は、フラッシュメモリモジュール８５０に対する読み出し、書き込み或いは消去のコマンドと、フラッシュメモリモジュール８５０のアドレス及びデータを転送する。
【００６４】
ホストプラットホーム７００が要求した種々の操作に対する結果及び状態に関してホストプラットホーム７００へ知らせるために、ＵＳＢフラッシュ装置８００は、状態エンドポイント（エンドポイント０）を用いて状態パケットを送信する。この処理において、ホストプラットホーム７００は、状態パケットがないかをチェックし（ポーリング）、ＵＳＢフラッシュ装置８００は、新しい状態メッセージのパケットが存在しない場合に空パケットを、或いは状態パケットそのものを返す。以上のように、本発明の第１乃至第４の実施の形態に係る半導体記憶装置を少なくとも１つ含んで構成されたフラッシュメモリモジュール８５０を適用することにより、ＵＳＢフラッシュ装置の様々な機能を実施可能である。又，上記ＵＳＢケーブル７５０を省略し、コネクタ間を直接接続することも可能である。
【００６５】
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【００６６】
【発明の効果】
本発明によれば、微細化が進み、セル間距離が縮小された場合でも、隣接セル間干渉を最小限に抑制できる半導体記憶装置が提供できる。
【図面の簡単な説明】
【図１】ワード線に沿った方向で切断した場合の、本発明の第１の実施の形態に係る半導体記憶装置のメモリセルアレイの一部を示す模式的な断面図である。
【図２】図２（ａ）は、本発明の第１の実施の形態に係る半導体記憶装置のメモリセルアレイの一部を示す等価回路図で、図２（ｂ）は、 図２（ａ）に対応するメモリセルアレイの一部を示す模式的な上面図である。
【図３】本発明の第１の実施の形態に係る半導体記憶装置の製造方法を説明するための工程断面図である（その１）。
【図４】本発明の第１の実施の形態に係る半導体記憶装置の製造方法を説明するための工程断面図である（その２）。
【図５】本発明の第１の実施の形態に係る半導体記憶装置の製造方法を説明するための工程断面図である（その３）。
【図６】本発明の第１の実施の形態に係る半導体記憶装置の製造方法を説明するための工程断面図である（その４）。
【図７】本発明の第１の実施の形態に係る半導体記憶装置の製造方法を説明するための工程断面図である（その５）。
【図８】本発明の第１の実施の形態に係る半導体記憶装置のメモリセルアレイの変形例を示す等価回路図である。
【図９】ワード線に沿った方向で切断した場合の、本発明の第２の実施の形態に係る半導体記憶装置のメモリセルアレイの一部を示す模式的な断面図である。
【図１０】本発明の第２の実施の形態に係る半導体記憶装置の製造方法を説明するための工程断面図である（その１）。
【図１１】本発明の第２の実施の形態に係る半導体記憶装置の製造方法を説明するための工程断面図である（その２）。
【図１２】ワード線に沿った方向で切断した場合の、本発明の第３の実施の形態に係る半導体記憶装置のメモリセルアレイの一部を示す模式的な断面図である。
【図１３】本発明の第３の実施の形態に係る半導体記憶装置の製造方法を説明するための工程断面図である（その１）。
【図１４】本発明の第３の実施の形態に係る半導体記憶装置の製造方法を説明するための工程断面図である（その２）。
【図１５】本発明の第３の実施の形態に係る半導体記憶装置の製造方法を説明するための工程断面図である（その３）。
【図１６】ワード線に沿った方向で切断した場合の、本発明の第４の実施の形態に係る半導体記憶装置のメモリセルアレイの一部を示す模式的な断面図である。
【図１７】本発明の第４の実施の形態に係る半導体記憶装置の製造方法を説明するための工程断面図である（その１）。
【図１８】本発明の第４の実施の形態に係る半導体記憶装置の製造方法を説明するための工程断面図である（その２）。
【図１９】本発明の第１乃至第４の実施の形態に係る半導体記憶装置をフラッシュメモリシステムに適用した場合の構成を示す模式的ブロック図である。
【図２０】従来の半導体記憶装置のメモリセルアレイの一部を示す模式的な断面図である。
【符号の説明】
１…半導体基板
２…セル部ゲート絶縁膜
３…第一導電層
４…エンドポイント膜（シリコン窒化膜）
５…マスク膜（シリコン酸化膜）
６…フォトレジスト
７…素子分離絶縁膜
８ａ，８ｂ，８ｃ，８ｄ，８ｅ…導電層間絶縁膜
９…補助導電層
１０…第二導電層
７００…ホストプラットホーム
７０１…ＵＳＢホストコネクタ
７０２…ＵＳＢホスト制御器
７５０…ケーブル
７５０…ＵＳＢケーブル
８００…フラッシュ装置
８００…ＵＳＢフラッシュ装置
８０１…ＵＳＢフラッシュ装置コネクタ
８０２…ＵＳＢフラッシュ装置制御器
８１０…制御ライン
８１１…アドレスデータバス
８５０…フラッシュメモリモジュール
ＢＬ2j-1，ＢＬ2j，ＢＬ2j+1，・・・・・…ビット線
ＳＧＤ，ＳＧＳ…選択ゲート配線
ＷＬ1，ＷＬ2，・・・・・ＷＬ32…ワード線
【発明の属する技術分野】
本発明は半導体記憶装置に係り、特に第一導電層と第二導電層との間に導電層間絶縁膜を挟んだゲート電極構造を有するメモリセルトランジスタを備えた半導体記憶装置に関する。
【０００２】
【従来の技術】
半導体記憶装置は、高集積・微細化によってセル間の距離が年率約３０％で縮小している。セル間距離の縮小及びそれに伴う問題点を解決するための施策としての高誘電率の導電層間絶縁膜の適用に伴い、隣接セル間干渉が増大する懸念がある。
【０００３】
不揮発性半導体記憶装置では、従来、多結晶シリコンで浮遊ゲート電極となる第一導電層を構成し、この第一導電層（浮遊ゲート電極）中に電荷を保持することでセルに情報を記憶している。そのため、微細化された不揮発性半導体記憶装置では電荷を保持している“書き込みセル”と電荷を保持していない“消去セル”の間で、セル間の距離が減少するのに伴っていわゆる「近接セル間干渉」が増大することになる。このため、素子分離絶縁膜にフッ素を添加し比誘電率を低下させ、隣接したセル間の動作干渉を抑制する方法が提案されている（特許文献１参照。）。
【０００４】
一方、従来よりもセル間の距離が縮小する結果として、不揮発性半導体記憶装置では、第一導電層（浮遊ゲート電極）と第二導電層（制御ゲート電極）の間に形成する導電層間絶縁膜に関して、ＯＮＯ膜（シリコン酸化膜（ＳｉＯ2膜）／シリコン窒化膜（Ｓｉ3Ｎ4膜）／シリコン酸化膜（ＳｉＯ2膜）の３層積層膜）で採用してきた３次元的な構造を利用することによる面積の増大が不可能となっている。そのため、微細化された不揮発性半導体記憶装置の実現のためには、導電層間絶縁膜として従来よりも高誘電率の絶縁膜の適用が必要になる。
【０００５】
高誘電率の絶縁膜を適用すれば、物理的な膜厚を減少させずに容量を大きくできるため、リーク電流を増加させずに、且つ３次元的な構造にする必要がなくなると期待されている。又、３次元的な構造にする必要がなくなることから製造工程が簡略になり、結果として素子を高性能化し、且つ製造方法を容易にし、高歩留まりな製造工程を実現することが可能になると期待されている。
【０００６】
図２０に、導電層間絶縁膜まで形成した段階での、ビット線に垂直方向から見た従来の不揮発性半導体記憶装置のメモリセルトランジスタの構造断面図を示す。
【０００７】
【特許文献１】
特開２００１−１５６１６号公報
【０００８】
【発明が解決しようとする課題】
図２０に示すように、従来の不揮発性半導体記憶装置のメモリセルトランジスタは、セル間距離の縮小に伴い第一導電層（浮遊ゲート電極）３間の近接セル間干渉（図中のＣ1）が増大し、問題となる。
【０００９】
加えて、導電層間絶縁膜にシリコン酸化物よりも比誘電率εrの大きな材料からなる導電層間絶縁膜８ｅを形成することにより、“書き込みセル”中の蓄積電荷の電界は導電層間絶縁膜８ｅ中を通して隣接セルに干渉を起こす（図中のＣ2）。導電層間絶縁膜８ｅの比誘電率εrが、シリコン酸化膜よりも大きい場合は、近接セル間の干渉はＣ1よりもＣ2でより大きくなり、Ｃ2の近接セル間の干渉がより深刻な問題となる。
【００１０】
このような理由から、微細化された不揮発性半導体記憶装置では高集積化及び高性能化を実現するために導電層間絶縁膜８ｅに従来よりも高誘電率の絶縁膜を適用して、且つ隣接セル間干渉を抑制する必要がある。
【００１１】
このため、微細化された不揮発性半導体記憶装置では導電層間絶縁膜８ｅに関しては、図２０に示すようにワード線方向で連続であるような構造を採用することができないという不都合が生じていた。
【００１２】
上記問題点を鑑み、本発明は、微細化が進み、セル間距離が縮小された場合でも、隣接セル間干渉を最小限に抑制できる半導体記憶装置を提供することを目的とする。
【００１３】
【課題を解決するための手段】
上記目的を達成するために、本発明の第１の特徴は、メモリセルトランジスタを列方向に複数個配列して構成したメモリセルカラムを行方向に沿って複数本並列配置したメモリセルアレイを備える半導体記憶装置に関する。即ち、本発明の第１の特徴に係るメモリセルアレイは、（イ）半導体基板と、（ロ）この半導体基板の表面に下部を埋め込まれ、複数本のメモリセルカラム間において、壁状に互いに平行に走行する複数の素子分離絶縁膜と、（ハ）この素子分離絶縁膜により互いに分離され、互いに隣接するメモリセルカラムにそれぞれ属するメモリセルトランジスタの一部を構成するように半導体基板の表面に形成されたセル部ゲート絶縁膜と、（ニ）素子分離絶縁膜により互いに分離され、互いに隣接するメモリセルカラムにそれぞれ属するメモリセルトランジスタの一部を構成するようにセル部ゲート絶縁膜上に形成され、上部端面が素子分離絶縁膜の上部端面の位置よりも低い第一導電層と、（ホ）比誘電率がシリコン酸化膜より大きい絶縁膜からなり、第一導電層の頂部上にそれぞれ配置され、且つ素子分離絶縁膜により互いに分離され、互いに隣接するメモリセルカラムにそれぞれ属するメモリセルトランジスタの一部を構成する導電層間絶縁膜と、（ヘ）底面が素子分離絶縁膜の上部端面に接し、且つそれぞれのメモリセルカラムの導電層間絶縁膜上に配置され、隣接するメモリセルカラムに共通の配線となるように連続して形成された第二導電層とを備えることを要旨とする。
【００１５】
【発明の実施の形態】
次に、図面を参照して、本発明の第１乃至第４の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【００１６】
又、以下に示す第１乃至第４の実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
【００１７】
（第１の実施の形態）
本発明の第１の実施の形態に係る半導体記憶装置は、図１及び図２に示ように、それぞれ独立して電荷蓄積状態が制御される電荷蓄積層を有するメモリセルトランジスタを列方向に複数個配列して構成したメモリセルカラムを行方向に沿って複数本並列配置したメモリセルアレイを備えるＮＡＮＤ型フラッシュメモリである。図１は図２に示したワード線ＷＬ１，ＷＬ２，・・・・・，ＷＬ３２方向に沿った切断面で見た場合の断面図であるので、図２を先に説明する。
【００１８】
即ち、本発明の第１の実施の形態に係る半導体記憶装置は、図２に示すように、行方向に配列される複数のワード線ＷＬ1，ＷＬ2，・・・・・ＷＬ32と、このワード線ＷＬ1，ＷＬ2，・・・・・ＷＬ32と直交する列方向に配列される複数のビット線ＢＬ2j-1，ＢＬ2j，ＢＬ2j+1，・・・・・を備えている。そして、図２の列方向には、複数のワード線ＷＬ1，ＷＬ2，・・・・・ＷＬ32のいずれかにより、それぞれ電荷蓄積状態を制御される電荷蓄積層を有するメモリセルトランジスタが配列されている。図２の場合は、列方向に３２個のメモリセルトランジスタが配列されてメモリセルカラムを構成した場合を示している。このメモリセルカラムの配列の両端には、列方向に隣接して配置され、メモリセルカラムに配列された一群のメモリセルトランジスタを選択する一対の選択トランジスタが配置されている。この一対の選択トランジスタのそれぞれのゲートには、一対の選択ゲート配線ＳＧＤ，ＳＧＳが接続されている。
【００１９】
そして、図１に示すように、第１の実施の形態に係る半導体記憶装置のメモリセルアレイは、半導体基板１と、この半導体基板１の表面に下部を埋め込まれた複数の素子分離絶縁膜７と、この素子分離絶縁膜７により互いに分離されたセル部ゲート絶縁膜２、第一導電層３を備えている。複数の素子分離絶縁膜７は図２（ｂ）に示すように、複数本のメモリセルカラム間において、壁状に互いに平行に走行している。セル部ゲート絶縁膜２は、素子分離絶縁膜７により互いに分離され、互いに隣接するメモリセルカラムにそれぞれ属するメモリセルトランジスタの一部を構成するように半導体基板１の表面に形成されている。更に、第一導電層３は、素子分離絶縁膜７により互いに分離され、互いに隣接するメモリセルカラムにそれぞれ属するメモリセルトランジスタの一部を構成するようにセル部ゲート絶縁膜２上に形成されている。ここで、第一導電層３の上部端面は、図１に示すように、素子分離絶縁膜７の上部端面の位置よりも低い。
【００２０】
第１の実施の形態に係る半導体記憶装置においては、導電層間絶縁膜８ａが第一導電層３の頂部上にそれぞれ配置され、且つ素子分離絶縁膜７により互いに分離されている。この導電層間絶縁膜８ａは、互いに隣接するメモリセルカラムにそれぞれ属するメモリセルトランジスタの一部を構成している。そして、図１に示すように、第二導電層１０が、底面が素子分離絶縁膜７の上部端面に接し、且つそれぞれのメモリセルカラムの導電層間絶縁膜８ａ上に配置されている。第二導電層１０は、隣接するメモリセルカラムに共通の配線となるように連続して形成されている。
【００２１】
図１に示すように、導電層間絶縁膜８ａは、素子分離絶縁膜７の上部端面と第一導電層３の上部端面との段差部が構成する空間に埋め込まれている。この導電層間絶縁膜８ａは、素子分離絶縁膜７の上部端面と第一導電層３の上部端面との段差部より薄い膜厚であり、素子分離絶縁膜７の側壁と第一導電層３の頂部とに接して、第一導電層３の上部の空間に埋め込まれている。そして、更に、導電層間絶縁膜８ａの表面と第二導電層１０の底面が構成する空間に、補助導電層９が埋め込まれている。
【００２２】
導電層間絶縁膜として用いる「高誘電率の絶縁膜」としては、シリコン酸化膜（ＳｉＯ2膜）の比誘電率εr＝３．８〜４より、比誘電率εrが大きい材料が好ましい。特に、従来のＯＮＯ膜で得られていた比誘電率εr＝５〜５．５同程度よりも、更に比誘電率εrが大きい材料が好ましい。例えば、εr＝６であるストロンチウム酸化物（ＳｒＯ）膜、εr＝７であるシリコン窒化物（Ｓｉ3Ｎ4）膜、εr＝８〜１１であるアルミニウム酸化物（Ａｌ2Ｏ3）膜、εr＝１０であるマグネシウム酸化物（ＭｇＯ）膜、εr＝１６〜１７であるイットリウム酸化物（Ｙ2Ｏ3）膜、εr＝２２〜２３であるハフニウム酸化物（ＨｆＯ2）膜、εr＝２２〜２３であるジルコニウム酸化物（ＺｒＯ2）膜、εr＝２５〜２７であるタンタル酸化物（Ｔａ2Ｏ5）膜、εr＝４０であるビスマス酸化物（Ｂｉ2Ｏ3）膜のいずれか１つの単層膜或いはこれらの複数を積層した複合膜が使用可能である。Ｔａ2Ｏ5やＢｉ2Ｏ3は多結晶シリコンとの界面における熱的安定性に欠ける。更には、シリコン酸化膜とこれらの複合膜でも良い。複合膜は３層以上の積層構造でも良い。即ち、少なくとも、一部に上記の比誘電率εrが６以上の材料を含む絶縁膜が好ましい。但し、複合膜の場合は膜全体として測定される実効的な比誘電率εreffが６以上になる組み合わせを選択することが好ましい。実効的な比誘電率εreffが６未満では、従来のＯＮＯ膜と同程度であり、ＯＮＯ膜以上の効果が期待できないからである。又、ハフニウム・アルミネート（ＨｆＡｌＯ）膜のような３元系の化合物からなる絶縁膜でも良い。即ち、ストロンチウム（Ｓｒ）、アルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、イットリウム（Ｙ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、タンタル（Ｔａ）、ビスマス（Ｂｉ）のいずれか１つの元素を少なくとも含む酸化物、又はこれらの元素を含むシリコン窒化物が導電層間絶縁膜として使用可能である。なお、強誘電体のチタン酸ストロンチウム（ＳｒＴｉＯ3）、バリウム・チタン酸ストロンチウム（ＢａＳｒＴｉＯ3）等も高誘電率の絶縁膜材料として使用可能であるが、多結晶シリコンとの界面における熱的安定性に欠ける点と、強誘電体のヒステリシス特性に対する考慮が必要になる。
【００２３】
本発明の第１の実施の形態に係る半導体記憶装置によれば、導電層間絶縁膜８ａに起因する隣接セル間干渉を最小限に抑制したメモリセルトランジスタの構造を実現することが可能になる。
【００２４】
図３〜図７を用いて、本発明の第１の実施の形態に係る半導体記憶装置の製造方法を説明する。なお、以下に述べる半導体記憶装置の製造方法は、一例であり、この変形例を含めて、これ以外の種々の製造方法により、実現可能であることは勿論である。
【００２５】
（イ）先ず、ｐ型シリコン基板からなる半導体基板１上にセル部ゲート絶縁膜２を１ｎｍから１５ｎｍ程度形成する。半導体基板１としては、ｎ型シリコン基板上にｐ型ウェルを形成した基板でも良い。このセル部ゲート絶縁膜２の上に化学的気相堆積（ＣＶＤ）法によって浮遊ゲート電極となる第一導電層３を１０ｎｍから２００ｎｍ程度形成する。更に、ＣＶＤ法によってエンドポイント膜となるシリコン窒化膜４を５０ｎｍから２００ｎｍ程度形成する。エンドポイント膜４は、素子分離絶縁膜とエッチング特性が異なる材料であれば、シリコン窒化膜に限定されない。ここでは、素子分離絶縁膜７として、シリコン酸化膜を想定しているので、エンドポイント膜４はシリコン窒化膜が好適である。その後、引き続き、ＣＶＤ法によってマスク膜となるシリコン酸化膜５を５０ｎｍから４００ｎｍ程度形成する。マスク膜５は、素子分離絶縁膜７とエッチング特性が等しい材料であれば、シリコン酸化膜に限定されない。ここでは、素子分離絶縁膜７として、シリコン酸化膜を想定しているので、マスク膜５はシリコン酸化膜が好適である。そして、シリコン酸化膜５上に、フォトレジスト６を塗布し、露光描画によりフォトレジスト６を、図３に示すようにパターニングする。
【００２６】
（ロ）次いで、図３に示したフォトレジスト６を耐エッチングマスクにしてシリコン酸化膜５を反応イオンエッチング（ＲＩＥ）でエッチングする。エッチング後にフォトレジスト６を除去し、シリコン酸化膜５をマスクにしてシリコン窒化膜４をエッチングする。更に、第一導電層３、セル部ゲート絶縁膜２及び半導体基板１をエッチングすることにより素子分離のための溝を形成する。その後、シリコン酸化膜等の素子分離絶縁膜７を２００ｎｍから１５００ｎｍ形成し、素子分離溝を埋め込む。更に、第１の化学的機械的研磨法（ＣＭＰ法）により、シリコン窒化膜（エンドポイント膜）４をストッパーにして平坦化を行う。次いで、シリコン酸化膜５と選択比を持ってエッチングすることが可能な熱燐酸溶液を用いて図４に示すように、シリコン窒化膜４を除去する。ここでは、素子分離溝を形成するに際して、シリコン窒化膜４及びシリコン酸化膜５の積層膜をマスクに用いた例を述べたが、膜厚及びＲＩＥ条件を適切にすれば、単層のシリコン窒化膜、単層のシリコン酸化膜、若しくは他の単層・多層膜のいずれでもシリコンとの選択比が取れる材料であれば実施可能である。
（ハ）次に、図４のシリコン窒化膜４の除去後に得られた溝上に、シリコン酸化物よりも比誘電率εrの大きな材料からなる導電層間絶縁膜８ａを、図５に示すように、素子分離絶縁膜７の上部端面と第一導電層３の上部端面との段差よりも薄い膜厚で堆積する。導電層間絶縁膜８ａは、段差被覆性に優れた方法を用いて、酸化膜換算の膜厚で１ｎｍから３０ｎｍ程度形成すれば良い。「シリコン酸化物よりも比誘電率εrの大きな材料」については上述した通りであり、単層の高誘電率の絶縁膜、シリコン酸化膜と高誘電率の絶縁膜との複合膜、或いは、シリコン窒化膜等の高誘電率の絶縁膜とシリコン酸化膜との２層以上の種々の組み合わせによる多層構造等が採用可能である。
【００２７】
（ニ）そして、導電層間絶縁膜８ａの上に、図６に示すように制御ゲート電極となる補助導電層９を堆積する。補助導電層９は、半導体記憶装置のメモリセルトランジスタにおける制御ゲート電極の一部として機能するが、合わせて、次工程での第２のＣＭＰ時に導電層間絶縁膜８ａの表面保護を行う目的で形成する。次いで、第２のＣＭＰによりシリコン酸化膜５等の素子分離絶縁膜７をストッパーにして補助導電層９を平坦化することで図７の構造断面図を得る。この第２のＣＭＰ工程により、素子分離絶縁膜７上の導電層間絶縁膜８ａを完全に除去することができる。
【００２８】
（ホ）次いで、第二導電層１０を１０ｎｍから２００ｎｍ程度堆積し、図１に示すメモリセルトランジスタの構造断面図を得る。
【００２９】
上記のような第１の実施の形態に係る半導体記憶装置の製造方法によれば、導電層間絶縁膜８ａに起因する隣接セル間干渉を最小限に抑制した半導体記憶装置を製造することが可能になる。
【００３０】
なお、図２にはＮＡＮＤ型のフラッシュメモリを示したが、第１の実施の形態に係る半導体記憶装置のメモリセルトランジスタの構造は、図８に示すようなＡＮＤ型のフラッシュメモリや図示を省略したＤＩＮＯＲ型フラッシュメモリにも同様に適用可能である。
【００３１】
（第２の実施の形態）
本発明の第２の実施の形態に係る半導体記憶装置は、図９に示すように、
素子分離絶縁膜７の上部端面と第一導電層３の上部端面との段差部が構成する空間に露出した素子分離絶縁膜７の側壁部が後退しており、段差部が構成する空間の幅が拡大されている。そして、この後退した素子分離絶縁膜７の側壁部と第一導電層３の頂部とに接するように、導電層間絶縁膜８ｂが、第一導電層３の上部の空間に埋め込まれている。第１の実施の形態に係る半導体記憶装置と同様に、導電層間絶縁膜８ｂは、素子分離絶縁膜７の上部端面と第一導電層３の上部端面との段差部より薄い膜厚である。このため、導電層間絶縁膜８ｂの表面と第二導電層１０の底面の間には空間が構成され、この空間に補助導電層９が埋め込まれている。他は、第１の実施の形態に係る半導体記憶装置と基本的に同様な構造であるので、重複した説明を省略する。
【００３２】
本発明の第２の実施の形態に係る半導体記憶装置によれば、導電層間絶縁膜８ｂによる隣接セル間干渉を最小限に抑制することが可能なメモリセルトランジスタの構造が得られる。更に、このメモリセルトランジスタでは、第１の実施の形態に係る半導体記憶装置のように、補助導電層９形成領域における導電層間絶縁膜８ｂの膜厚相当部分の面積損失が存在しないため、補助導電層９の有効面積を確保することが可能である。
【００３３】
図１０及び図１１を用いて、本発明の第２の実施の形態に係る半導体記憶装置の製造方法を説明する。なお、以下に述べる半導体記憶装置の製造方法は、一例であり、この変形例を含めて、これ以外の種々の製造方法により、実現可能であることは勿論である。
【００３４】
（イ）先ず、第１の実施の形態に係る半導体記憶装置の製造方法で説明したのと同様の工程で、図１０の構造断面図を得る。しかし、第２の実施の形態に係る半導体記憶装置の製造方法では、図３の工程断面図に示したシリコン窒化膜４を除去した後、素子分離絶縁膜７の等方エッチングを行い、図１１に示すように、シリコン窒化膜４の除去によって形成した凹部の横幅を広げる。素子分離絶縁膜７は、ここではシリコン酸化膜からなるものとする。
【００３５】
（ロ）そして、図１１に示すように横幅を広げた凹部の側壁及び底面に、図９に示すようにシリコン酸化物よりも比誘電率εrの大きな材料からなる導電層間絶縁膜８ｂを堆積する。導電層間絶縁膜８ｂは、段差被覆性に優れた方法を用いて、酸化膜換算膜厚で１ｎｍから３０ｎｍ程度堆積する。「シリコン酸化物よりも比誘電率εrの大きな材料」については第１の実施の形態で説明した通り、単層の高誘電率の絶縁膜、シリコン酸化膜と高誘電率の絶縁膜との複合膜等種々の多層構造等が採用可能である。図９に示すように、導電層間絶縁膜８ｂの膜厚は、図１１に示す横幅を広げた凹部の深さより薄い厚さに選ばれる。この結果、導電層間絶縁膜８ｂの堆積形状は、図１１に示す凹部を模して、図１１と同様な新たな凹部を構成する。
【００３６】
（ハ）その後、導電層間絶縁膜８ｂの上に、導電層間絶縁膜８ｂが構成する凹部を埋めるように、補助導電層９を形成する。補助導電層９は、半導体記憶装置のメモリセルトランジスタにおける制御ゲート電極の一部を形成する。なお、補助導電層９は、次工程でのＣＭＰ時に導電層間絶縁膜８ｂの表面保護の機能も有する。
【００３７】
（ニ）次いで、ＣＭＰにより素子分離絶縁膜７をストッパーにして補助導電層９を平坦化する。このＣＭＰ工程により、素子分離絶縁膜７上の導電層間絶縁膜８ｂが完全に除去される。次いで、第二導電層１０を１０ｎｍから２００ｎｍ程度堆積すれば、図９に示す構造断面図が完成する。
【００３８】
本発明の第２の実施の形態に係る半導体記憶装置の製造方法によれば、導電層間絶縁膜８ｂによる隣接セル間干渉を最小限に抑制した半導体記憶装置を製造することが可能になる。又、第１の実施の形態に係る半導体記憶装置の製造方法に比し、補助導電層９部分での面積損失を最小限に抑制できる。
【００３９】
（第３の実施の形態）
本発明の第３の実施の形態に係る半導体記憶装置は、図１２に示すように、第一導電層３の頂部の形状が、素子分離絶縁膜７の側壁近傍の位置が、第一導電層３の頂部中央部の値より高いなだらかな曲面をなしている点が、
第１及び第２の実施の形態に係る半導体記憶装置とは異なる。そして、この曲面をなす第一導電層３の頂部とに接するように、導電層間絶縁膜８ｃが、第一導電層３の上部の空間に埋め込まれている。第１及び第２の実施の形態に係る半導体記憶装置と同様に、導電層間絶縁膜８ｃは、素子分離絶縁膜７の上部端面と第一導電層３の上部端面との段差部より薄い膜厚である。このため、導電層間絶縁膜８ｃの表面と第二導電層１０の底面の間には空間が構成され、この空間に補助導電層９が埋め込まれている。他は、第１及び第２の実施の形態に係る半導体記憶装置と基本的に同様な構造であるので、重複した説明を省略する。
【００４０】
本発明の第３の実施の形態に係る半導体記憶装置のメモリセルトランジスタの構造によれば、導電層間絶縁膜８ｃによる隣接セル間干渉を最小限に抑制することが可能になる。更に、このメモリセルトランジスタでは、補助導電層９の表面に曲面を持たせているので、曲面の溝のエッジ付近での導電層間絶縁膜８ｃの厚膜化を抑制でき、第１の実施の形態に係る半導体記憶装置のように、補助導電層９形成領域における導電層間絶縁膜８ａの膜厚相当部分の面積損失が存在しない。このため、補助導電層９の有効面積を確保することが可能である。
【００４１】
図１３〜図１５を用いて、本発明の第３の実施の形態に係る半導体記憶装置の製造方法を説明する。なお、以下に述べる半導体記憶装置の製造方法は、一例であり、この変形例を含めて、これ以外の種々の製造方法により、実現可能であることは勿論である。
【００４２】
（イ）先ず、第１の実施の形態に係る半導体記憶装置の製造方法で説明したのと同様の工程で、図１３の構造断面図を得る。次に、第１のＣＭＰにより平坦化を行い、図１４の構造断面図を得る。この第１のＣＭＰの平坦化では、第一導電層３をストッパーに用いる。
【００４３】
（ロ）その後、極めて柔らかいパッドを用いて第２のＣＭＰを行い図１５に示すように、素子分離絶縁膜７間に形成された第一導電層３の溝の中央で最も深くなるように表面を曲面状に窪ませる。即ち、第１のＣＭＰで露出した第一導電層３の頂部を、第一導電層３の頂部の素子分離絶縁膜７の側壁近傍の位置が、第一導電層３の頂部中央部の値より高いなだらかな曲面をなすように第２のＣＭＰで除去する。次いで、シリコン酸化物よりも比誘電率εrの大きな材料からなる導電層間絶縁膜８ｃを曲面状の凹部の内面に、図１５に示すように堆積する。導電層間絶縁膜８ｃの曲面への堆積は、段差被覆性に優れた方法を用い、酸化膜換算膜厚で１ｎｍから３０ｎｍ程度に制御する。「シリコン酸化物よりも比誘電率εrの大きな材料」については第１の実施の形態で説明した通りである。
【００４４】
（ハ）更に、導電層間絶縁膜８ｃの上に補助導電層９を形成する。そして、第３のＣＭＰにより、補助導電層９を平坦化し、素子分離絶縁膜７上の導電層間絶縁膜８ｃを完全に除去する。第３のＣＭＰにおいては、素子分離絶縁膜７をストッパーに用いる。その後、第二導電層１０を１０ｎｍから２００ｎｍ程度堆積すれば、図１２に示す構造断面図が完成する。
【００４５】
本発明の第３の実施の形態に係る半導体記憶装置の製造方法によれば、
第３のＣＭＰにより、素子分離絶縁膜７上の導電層間絶縁膜８ｃを完全に除去するので、導電層間絶縁膜８ｃによる隣接セル間干渉を最小限に抑制することが可能になる。又、補助導電層９の表面に曲面を持たせることにより、補助導電層９が埋め込まれた溝のエッジ付近での導電層間絶縁膜８ｃの厚膜化を抑制でき、補助導電層９の面積損失を抑制できる。
【００４６】
（第４の実施の形態）
本発明の第４の実施の形態に係る半導体記憶装置は、図１６に示すように、導電層間絶縁膜８ｄの形状が平行平板形状である点が、第１〜第３の実施の形態に係る半導体記憶装置とは異なる。第１〜第３の実施の形態に係る半導体記憶装置とは異なり、導電層間絶縁膜８ｄは、素子分離絶縁膜７の上部端面と第一導電層３の上部端面との段差部と同じ膜厚である。このため、第１〜第３の実施の形態に係る半導体記憶装置とは異なり、導電層間絶縁膜８ｄの表面と第二導電層１０の底面の間には空間が構成されず、この空間に埋め込まれる補助導電層９が存在しない。他は、第１〜第３の実施の形態に係る半導体記憶装置と基本的に同様な構造であるので、重複した説明を省略する。
【００４７】
本発明の第４の実施の形態に係る半導体記憶装置によれば、導電層間絶縁膜８ｄの上部端面の面積が、下部端面と第一導電層３との界面の面積と９と完全に一致したメモリトランジスタの構造を実現することが可能であり、導電層間絶縁膜８ｄに起因した隣接セル間干渉を抑制できる。更に、第４の実施の形態に係る半導体記憶装置によれば、メモリセルトランジスタが、第１の実施の形態に係る半導体記憶装置のように、補助導電層９形成領域における導電層間絶縁膜８ａの膜厚相当部分の面積損失部を有しないため、メモリセルトランジスタの面積損失を抑制できる。
【００４８】
図１７及び図１８を用いて、本発明の第４の実施の形態に係る半導体記憶装置の製造方法を説明する。なお、以下に述べる半導体記憶装置の製造方法は、一例であり、この変形例を含めて、これ以外の種々の製造方法により、実現可能であることは勿論である。
【００４９】
（イ）先ず、第１の実施の形態に係る半導体記憶装置の製造方法で説明したのと同様の工程で、図１７の構造断面図を得る。その後、図１８に示すように、溝上に段差被覆性に優れた方法を用いて導電層間絶縁膜８ｄを段差が完全に埋る膜厚で形成する。
【００５０】
（ロ）次いで、ＣＭＰにより素子分離絶縁膜７をストッパーにして導電層間絶縁膜８ｄを平坦化する。
【００５１】
（ハ）更に、第二導電層１０を１０ｎｍから２００ｎｍ程度堆積し、図１６に示す構造断面図が完成する。
【００５２】
本発明の第４の実施の形態に係る半導体記憶装置の製造方法によれば、導電層間絶縁膜８ｄの下部端面と上部端面が完全に一致した平行平板構造を実現することが可能であり、導電層間絶縁膜８ｄに起因した隣接セル間干渉を抑制でき、又、第１の実施の形態に係る半導体記憶装置の製造方法のような、溝のエッジ付近での導電層間絶縁膜８ｄの厚膜化を抑制できるため半導体記憶装置の面積損失を抑制できる。
【００５３】
（その他の実施の形態）
上記のように、本発明は第１乃至第４の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【００５４】
既に述べた第１乃至第４の実施の形態の説明においてはＣＭＰを用いて、素子分離絶縁膜７の表面の導電層間絶縁膜８ａ，８ｂ，８ｃ，８ｄを除去していた。しかし、以下に示すように、選択ＣＶＤで、例えば、図１７に示す素子分離絶縁膜７の上部端面と第一導電層３の上部端面との段差部が構成する空間に導電層間絶縁膜８ｄを埋め込めば、ＣＭＰは不要である。即ち、図１７に示す段階から説明すれば、
（イ）先ず、図１７に示す素子分離絶縁膜７の上部端面と第一導電層３の上部端面との段差部が構成する空間に露出した多結晶シリコン層（第一導電層）３を塩酸（ＨＣｌ）や希フッ酸（ＨＦ）溶液で洗浄し、多結晶シリコン層（第一導電層）３の表面に、厚さ１ｎｍ以下の自然酸化膜を形成する。
【００５５】
（ロ）次に、半導体基板１を減圧ＣＶＤ炉内に導入し、８５０℃、１ｋＰａの水素雰囲気中に晒して、第一導電層（多結晶シリコン層）３の表面の自然酸化膜を除去する。更に、半導体基板１を減圧ＣＶＤ炉内に入れたまま、炉内状態を７００℃、５０Ｐａに変更し、テトラクロルシラン（ＳｉＣｌ4）ガスとアンモニア（ＮＨ3）ガスを導入して、第一導電層（多結晶シリコン層）３の表面に厚さ２ｎｍのＣＶＤシリコン窒化膜を導電層間絶縁膜８ｄとして形成する。このとき、素子分離絶縁膜７の表面にはＣＶＤシリコン窒化膜は堆積しない。これは、テトラクロルシラン（ＳｉＣｌ4）ガスが分解した吸着種の表面反応に依存すると考えられる。即ち、シリコン酸化膜の場合にはシリコンの場合よりも、Ｓｉ3Ｎ4膜８ｄの堆積開始までの時間（インキュベーション時間）が長いためである。
【００５６】
なお、自然酸化膜除去のための水素アニールは、減圧で行うのが望ましい。圧力が高い場合に、自然酸化膜を十分除去するためには９００℃以上の高温が必要になり、高温水素アニールでは、トンネル酸化膜の膜質が劣化してメモリセルの信頼性を低下させるからである。
【００５７】
又、シリコン上とシリコン酸化膜上のインキュベーション時間差を大きくするために、導電層間絶縁膜（Ｓｉ3Ｎ4膜）８ｄの選択的な堆積条件は、７００℃以下の低温が望ましい。低温ほど望ましいが、表面反応のエネルギーを考慮すれば、５００℃以上が望ましい。５００℃以下では成長速度が非常に小さくなり現実的でない。
【００５８】
表面反応を利用して、シリコン上とシリコン酸化膜上のインキュベーション時間差を大きくするためには、シリコンソースはシリコンのハロゲン化物であることが好ましく、特にシリコンの塩素化合物が好ましい。シリコンの塩素化合物としては、ジクロルシラン（ＳｉＨ2Ｃｌ2）よりもトリクロルシラン（ＳｉＨＣｌ3）が望ましく、トリクロルシランよりもテトラクロルシランの方が望ましい。
【００５９】
更に、図示を省略しているが、導電層間絶縁膜８ａ，８ｂ，８ｃの第一導電層３の頂部における膜厚を、素子分離絶縁膜７の側壁近傍の値の方が、第一導電層３の頂部中央部の値より大きいようにしても、図１２に示した
第３の実施の形態に係る半導体記憶装置と同様な効果が得られる。
【００６０】
また、例えば素子分離絶縁膜７の上部端面と第一導電層３の上部端面との段差よりも薄い膜厚で導電層間絶縁膜８ａ，８ｃを選択的に堆積することでも，それぞれ図１に示した第１の実施の形態、若しくは図１２に示した第３の実施例の実施の形態に係る半導体記憶装置と同様な効果が得られることは言うまでもない。
【００６１】
更に、本発明の第１乃至第４の実施の形態で説明した半導体記憶装置は、ユニバーサル・シリアル・バス（以下において「ＵＳＢ」という）フラッシュ装置８００を用いたシステムに応用することが可能である。即ち、図１９に示すように、このフラッシュメモリシステムはホストプラットホーム７００、及びＵＳＢフラッシュ装置８００より構成される。ホストプラットホーム７００は、ＵＳＢケーブル７５０を介して、ＵＳＢフラッシュ装置８００へ接続されている。ホストプラットホーム７００は、ＵＳＢホストコネクタ７０１を介してＵＳＢケーブル７５０に接続し、ＵＳＢフラッシュ装置８００はＵＳＢフラッシュ装置コネクタ８０１を介してＵＳＢケーブル７５０に接続する。ホストプラットホーム７００は、ＵＳＢバス上のパケット伝送を制御するＵＳＢホスト制御器７０２を有する。ＵＳＢフラッシュ装置８００は、ＵＳＢフラッシュ装置８００の他の要素を制御し、且つＵＳＢフラッシュ装置８００のＵＳＢバスへのインタフェースを制御するＵＳＢフラッシュ装置制御器８０２と、ＵＳＢフラッシュ装置コネクタ８０１と、本発明の第１乃至第４の実施の形態で説明した半導体記憶装置を少なくとも１つ含んで構成されたフラッシュメモリモジュール８５０とを備える。
【００６２】
ＵＳＢフラッシュ装置８００がホストプラットホーム７００に接続されると、標準ＵＳＢ列挙処理が始まる。この処理において、ホストプラットホーム７００は、ＵＳＢフラッシュ装置８００を認知してＵＳＢフラッシュ装置８００との通信モードを選択し、エンドポイントという、転送データを格納するＦＩＦＯバッファを介して、ＵＳＢフラッシュ装置８００との間でデータの送受信を行う。ホストプラットホーム７００は、他のエンドポイントを介してＵＳＢフラッシュ装置８００の脱着等の物理的、電気的状態の変化を認識し、受け取るべきパケットがあれば、それを受け取る。ホストプラットホーム７００は、ＵＳＢホスト制御器７０２へ要求パケットを送ることによって、ＵＳＢフラッシュ装置８００からのサービスを求める。ＵＳＢホスト制御器７０２は、ＵＳＢケーブル７５０上にパケットを送信する。ＵＳＢフラッシュ装置８００がこの要求パケットを受け入れたエンドポイントを有する装置であれば、これらの要求はＵＳＢフラッシュ装置制御器８０２によって受け取られる。
【００６３】
次に、ＵＳＢフラッシュ装置制御器８０２は、フラッシュメモリモジュール８５０から、或いはフラッシュメモリモジュール８５０へ、データの読み出し、書き込み、或いは消去等の種々の操作を行う。それとともに、ＵＳＢアドレスの取得等の基本的なＵＳＢ機能をサポートする。ＵＳＢフラッシュ装置制御器８０２は、フラッシュメモリモジュール８５０の出力を制御する制御ライン８１０を介して、又、例えば、／ＣＥ等の種々の他の信号や読み取り書き込み信号を介して、フラッシュメモリモジュール８５０を制御する。又、フラッシュメモリモジュール８５０は、アドレスデータバス８１１によってもＵＳＢフラッシュ装置制御器８０２に接続されている。アドレスデータバス８１１は、フラッシュメモリモジュール８５０に対する読み出し、書き込み或いは消去のコマンドと、フラッシュメモリモジュール８５０のアドレス及びデータを転送する。
【００６４】
ホストプラットホーム７００が要求した種々の操作に対する結果及び状態に関してホストプラットホーム７００へ知らせるために、ＵＳＢフラッシュ装置８００は、状態エンドポイント（エンドポイント０）を用いて状態パケットを送信する。この処理において、ホストプラットホーム７００は、状態パケットがないかをチェックし（ポーリング）、ＵＳＢフラッシュ装置８００は、新しい状態メッセージのパケットが存在しない場合に空パケットを、或いは状態パケットそのものを返す。以上のように、本発明の第１乃至第４の実施の形態に係る半導体記憶装置を少なくとも１つ含んで構成されたフラッシュメモリモジュール８５０を適用することにより、ＵＳＢフラッシュ装置の様々な機能を実施可能である。又，上記ＵＳＢケーブル７５０を省略し、コネクタ間を直接接続することも可能である。
【００６５】
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【００６６】
【発明の効果】
本発明によれば、微細化が進み、セル間距離が縮小された場合でも、隣接セル間干渉を最小限に抑制できる半導体記憶装置が提供できる。
【図面の簡単な説明】
【図１】ワード線に沿った方向で切断した場合の、本発明の第１の実施の形態に係る半導体記憶装置のメモリセルアレイの一部を示す模式的な断面図である。
【図２】図２（ａ）は、本発明の第１の実施の形態に係る半導体記憶装置のメモリセルアレイの一部を示す等価回路図で、図２（ｂ）は、 図２（ａ）に対応するメモリセルアレイの一部を示す模式的な上面図である。
【図３】本発明の第１の実施の形態に係る半導体記憶装置の製造方法を説明するための工程断面図である（その１）。
【図４】本発明の第１の実施の形態に係る半導体記憶装置の製造方法を説明するための工程断面図である（その２）。
【図５】本発明の第１の実施の形態に係る半導体記憶装置の製造方法を説明するための工程断面図である（その３）。
【図６】本発明の第１の実施の形態に係る半導体記憶装置の製造方法を説明するための工程断面図である（その４）。
【図７】本発明の第１の実施の形態に係る半導体記憶装置の製造方法を説明するための工程断面図である（その５）。
【図８】本発明の第１の実施の形態に係る半導体記憶装置のメモリセルアレイの変形例を示す等価回路図である。
【図９】ワード線に沿った方向で切断した場合の、本発明の第２の実施の形態に係る半導体記憶装置のメモリセルアレイの一部を示す模式的な断面図である。
【図１０】本発明の第２の実施の形態に係る半導体記憶装置の製造方法を説明するための工程断面図である（その１）。
【図１１】本発明の第２の実施の形態に係る半導体記憶装置の製造方法を説明するための工程断面図である（その２）。
【図１２】ワード線に沿った方向で切断した場合の、本発明の第３の実施の形態に係る半導体記憶装置のメモリセルアレイの一部を示す模式的な断面図である。
【図１３】本発明の第３の実施の形態に係る半導体記憶装置の製造方法を説明するための工程断面図である（その１）。
【図１４】本発明の第３の実施の形態に係る半導体記憶装置の製造方法を説明するための工程断面図である（その２）。
【図１５】本発明の第３の実施の形態に係る半導体記憶装置の製造方法を説明するための工程断面図である（その３）。
【図１６】ワード線に沿った方向で切断した場合の、本発明の第４の実施の形態に係る半導体記憶装置のメモリセルアレイの一部を示す模式的な断面図である。
【図１７】本発明の第４の実施の形態に係る半導体記憶装置の製造方法を説明するための工程断面図である（その１）。
【図１８】本発明の第４の実施の形態に係る半導体記憶装置の製造方法を説明するための工程断面図である（その２）。
【図１９】本発明の第１乃至第４の実施の形態に係る半導体記憶装置をフラッシュメモリシステムに適用した場合の構成を示す模式的ブロック図である。
【図２０】従来の半導体記憶装置のメモリセルアレイの一部を示す模式的な断面図である。
【符号の説明】
１…半導体基板
２…セル部ゲート絶縁膜
３…第一導電層
４…エンドポイント膜（シリコン窒化膜）
５…マスク膜（シリコン酸化膜）
６…フォトレジスト
７…素子分離絶縁膜
８ａ，８ｂ，８ｃ，８ｄ，８ｅ…導電層間絶縁膜
９…補助導電層
１０…第二導電層
７００…ホストプラットホーム
７０１…ＵＳＢホストコネクタ
７０２…ＵＳＢホスト制御器
７５０…ケーブル
７５０…ＵＳＢケーブル
８００…フラッシュ装置
８００…ＵＳＢフラッシュ装置
８０１…ＵＳＢフラッシュ装置コネクタ
８０２…ＵＳＢフラッシュ装置制御器
８１０…制御ライン
８１１…アドレスデータバス
８５０…フラッシュメモリモジュール
ＢＬ2j-1，ＢＬ2j，ＢＬ2j+1，・・・・・…ビット線
ＳＧＤ，ＳＧＳ…選択ゲート配線
ＷＬ1，ＷＬ2，・・・・・ＷＬ32…ワード線
Claims (5)
- メモリセルトランジスタを列方向に複数個配列して構成したメモリセルカラムを行方向に沿って複数本並列配置したメモリセルアレイを備える半導体記憶装置であって、前記メモリセルアレイは、
半導体基板と、
該半導体基板の表面に下部を埋め込まれ、前記複数本のメモリセルカラム間において、壁状に互いに平行に走行する複数の素子分離絶縁膜と、
該素子分離絶縁膜により互いに分離され、互いに隣接するメモリセルカラムにそれぞれ属するメモリセルトランジスタの一部を構成するように前記半導体基板の表面に形成されたセル部ゲート絶縁膜と、
前記素子分離絶縁膜により互いに分離され、互いに隣接するメモリセルカラムにそれぞれ属するメモリセルトランジスタの一部を構成するように前記セル部ゲート絶縁膜上に平坦な下部端面及び上部端面を有して形成され、前記上部端面の位置が前記素子分離絶縁膜の上部端面の位置よりも低い第一導電層と、
前記素子分離絶縁膜の上部端面と前記第一導電層の上部端面との段差部より薄い膜厚で、比誘電率がシリコン酸化膜より大きい絶縁膜からなり、前記第一導電層の頂部上にそれぞれ配置され、且つ該頂部から該頂部の両側に連続する前記素子分離絶縁膜の側壁に沿って垂直方向に、前記素子分離絶縁膜の上部端面の位置まで延在し、互いに隣接するメモリセルカラムにそれぞれ属するメモリセルトランジスタの一部を構成する導電層間絶縁膜と、
底面が前記素子分離絶縁膜の上部端面及び導電層間絶縁膜の上部端面に接し、且つそれぞれのメモリセルカラムの前記導電層間絶縁膜上に配置され、隣接するメモリセルカラムに共通の配線となるように連続して形成され、平坦な上面を有し且つ一様な厚さの第二導電層と、
前記導電層間絶縁膜の表面と前記第二導電層の底面が構成する空間に埋め込まれた補助導電層
とを備えることを特徴とする半導体記憶装置。 - 前記第２導電層の底面と前記第一導電層の上部端面との間に位置し、前記段差部を定義する前記素子分離絶縁膜の側壁部の位置が、前記第一導電層の側壁を垂直方向に延長した位置から前記素子分離絶縁膜の内部方向に後退し、該後退部分に前記素子分離絶縁膜の側壁に沿って垂直方向に延在する前記素子分離絶縁膜が埋め込まれていることを特徴とする請求項１記載の半導体記憶装置。
- メモリセルトランジスタを列方向に複数個配列して構成したメモリセルカラムを行方向に沿って複数本並列配置したメモリセルアレイを備える半導体記憶装置であって、前記メモリセルアレイは、
半導体基板と、
該半導体基板の表面に下部を埋め込まれ、前記複数本のメモリセルカラム間において、壁状に互いに平行に走行する複数の素子分離絶縁膜と、
該素子分離絶縁膜により互いに分離され、互いに隣接するメモリセルカラムにそれぞれ属するメモリセルトランジスタの一部を構成するように前記半導体基板の表面に形成されたセル部ゲート絶縁膜と、
前記素子分離絶縁膜により互いに分離され、互いに隣接するメモリセルカラムにそれぞれ属するメモリセルトランジスタの一部を構成するように前記セル部ゲート絶縁膜上に形成され、上部端面の位置が前記素子分離絶縁膜の上部端面の位置よりも低く、且つ頂部の形状は、前記素子分離絶縁膜の側壁近傍の位置が、前記第一導電層の頂部中央部の値より高い曲面をなす第一導電層と、
前記素子分離絶縁膜の上部端面と前記第一導電層の上部端面との段差部より薄い膜厚で、前記曲面に沿って前記第一導電層に接し、前記素子分離絶縁膜の上部端面の位置まで延在し、比誘電率がシリコン酸化膜より大きい絶縁膜からなり、互いに隣接するメモリセルカラムにそれぞれ属するメモリセルトランジスタの一部を構成する導電層間絶縁膜と、
底面が前記素子分離絶縁膜の上部端面及び導電層間絶縁膜の上部端面に接し、且つそれぞれのメモリセルカラムの前記導電層間絶縁膜上に配置され、隣接するメモリセルカラムに共通の配線となるように連続して形成された第二導電層と、
前記導電層間絶縁膜の表面と前記第二導電層の底面が構成する空間に埋め込まれた補助導電層
とを備えることを特徴とする半導体記憶装置。 - 前記導電層間絶縁膜は、シリコン窒化物、アルミニウム酸化物、ハフニウム酸化物、ジルコニウム酸化物、ハフニウム・アルミニウム酸化物のいずれか１つの単層膜或いは複数の積層膜であることを特徴とする請求項１〜３のいずれか１項に記載の半導体記憶装置。
- 前記導電層間絶縁膜は、シリコン窒化物、アルミニウム酸化物、ハフニウム酸化物、ジルコニウム酸化物、ハフニウム・アルミニウム酸化物のいずれか１つを含む膜とシリコン酸化物との複合膜であることを特徴とする請求項１〜３のいずれか１項に記載の半導体記憶装置。
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