KR20120122673A - 수직 구조의 비휘발성 메모리 소자 및 그 제조 방법 - Google Patents
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Abstract
본 발명의 사상은 수직 구조의 비휘발성 메모리 소자에서 게이트 유전막의 돌출 문제를 해결하고 GSL 전극의 저항을 낮춤으로써, 고집적화되고 신뢰성이 향상된 수직 구조의 비휘발성 메모리 소자 및 그 제조 방법을 제공한다. 그 비휘발성 메모리 소자의 제조 방법은 기판 상에 제1 희생막을 형성하는 단계; 상기 제1 희생막 상에, 상기 제1 희생막에 대하여 식각 선택성을 갖는 절연막들 및 제2 희생막들을 교대로 적층하는 단계; 상기 제2 희생막들 및 상기 절연막들을 관통하여 상기 제1 희생막을 노출시키는 단계; 노출된 상기 제1 희생막을 식각함으로써 상기 기판의 제1 부분을 노출시키는 제1 개구부를 형성하는 단계; 상기 제1 개구부의 측벽 및 하면에 게이트 유전막을 형성하는 단계; 상기 게이트 유전막 상에 상기 기판과 전기적으로 연결되는 채널막을 형성하는 단계; 상기 제1 개구부로부터 이격되고, 상기 제2 희생막들, 상기 절연막들 및 상기 제1희생막을 관통하여 상기 기판의 제2 부분을 노출시키는 제2 개구부를 형성하는 단계; 상기 제2 개구부를 통해 노출된 상기 제2 희생막들을 제거하는 단계; 상기 제2 개구부를 통해 노출된 상기 제1 희생막을 제거하는 단계; 및 상기 제1 희생막 및 제2 희생막들이 제거된 부분을 도전 물질막으로 채우는 단계;를 포함한다.
Description
본 발명의 사상은 수직 구조의 비휘발성 메모리 소자 및 그 제조 방법에 관한 것으로서, 특히, 낮은 저항의 GSL 전극을 구비한 수직 구조의 비휘발성 메모리 소자 및 그 제조 방법에 관한 것이다.
전자 제품은 그 부피가 점점 작아지면서도 고용량의 데이터 처리가 요구되고 있다. 이에 따라, 이러한 전자 제품에 사용되는 반도체 메모리 소자의 집적도를 증가시킬 필요가 있다. 반도체 메모리 소자의 집적도를 향상시키기 위한 방법들 중 하나로서, 기존의 평면 트랜지스터 구조 대신 수직 트랜지스터 구조를 가지는 비휘발성 메모리 소자가 제안되고 있다.
본 발명의 사상이 해결하고자 하는 과제는 수직 구조의 비휘발성 메모리 소자에서 게이트 유전막의 돌출 문제를 해결하고 GSL 전극의 저항을 낮춤으로써, 고집적화되고 신뢰성이 향상된 수직 구조의 비휘발성 메모리 소자 및 그 제조 방법을 제공하는 데에 있다.
상기 과제를 해결하기 위하여, 본 발명의 사상은 기판 상에 제1 희생막을 형성하는 단계; 상기 제1 희생막 상에, 상기 제1 희생막에 대하여 식각 선택성을 갖는 절연막들 및 제2 희생막들을 교대로 적층하는 단계; 상기 제2 희생막들 및 상기 절연막들을 관통하여 상기 제1 희생막을 노출시키는 단계; 노출된 상기 제1 희생막을 식각함으로써 상기 기판의 제1 부분을 노출시키는 제1 개구부를 형성하는 단계; 상기 제1 개구부의 측벽 및 하면에 게이트 유전막을 형성하는 단계; 상기 게이트 유전막 상에 상기 기판과 전기적으로 연결되는 채널막을 형성하는 단계; 상기 제1 개구부로부터 이격되고, 상기 제2 희생막들, 상기 절연막들 및 상기 제1희생막을 관통하여 상기 기판의 제2 부분을 노출시키는 제2 개구부를 형성하는 단계; 상기 제2 개구부를 통해 노출된 상기 제2 희생막들을 제거하는 단계; 상기 제2 개구부를 통해 노출된 상기 제1 희생막을 제거하는 단계; 및 상기 제1 희생막 및 제2 희생막들이 제거된 부분을 도전 물질막으로 채우는 단계;를 포함하는, 수직 구조의 비휘발성 메모리 소자의 제조 방법을 제공한다.
본 발명의 일 실시예에 있어서, 제1 희생막을 형성하는 단계 전에, 상기 기판 상에 MTO(Middle Temperature Oxide) 버퍼막을 형성할 수 있다. 또한, 상기 제1 희생막은 폴리 실리콘으로 형성하고, 상기 제2 희생막들은 질화막 또는 산화막으로 형성하며, 상기 절연막들은 상기 제1 희생막 및 제2 희생막들에 대하여 식각 선택성을 갖는 산화막 또는 질화막으로 형성할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 희생막은 할로겐 원소를 함유한 제2 반응 가스를 이용하여 제거할 수 있다. 예컨대, 상기 반응 가스는, Cl2, NF3, ClF3, 및 F2 가스 중 어느 하나일 수 있다. 또한, 상기 제1 희생막은 플라즈마 없는(plasmaless) 열 식각(thermal etch)을 통해 제거할 수 있고, 상기 열 식각은 500℃ 이하로 수행할 수 있다.
본 발명의 사상은 또한 상기 과제를 해결하기 위하여, 실리콘 기판 상에 폴리실리콘막 및 절연막을 차례로 형성하는 단계; 상기 폴리실리콘막 및 절연막을 관통하여, 상기 실리콘 기판에 대하여 수직으로 확장하는 게이트 유전막 및 채널막을 형성하는 단계; 상기 절연막 및 폴리실리콘막을 관통하여 상기 실리콘 기판을 노출시키는 개구부를 형성하는 단계; 소정 온도 이하에서 할로겐 함유 반응가스를 이용하여, 상기 개구부를 통해 노출된 폴리실리콘막을 제거하는 단계; 및 상기 폴리실리콘막이 제거된 부분을 메탈막으로 채우는 단계;를 포함하는, 수직 구조의 비휘발성 메모리 소자의 제조방법을 제공한다.
더 나아가, 본 발명의 사상은 상기 과제를 해결하기 위하여, 기판 상에 수직으로 확장하여 배치된 채널 영역; 상기 채널 영역의 측벽을 따라서 상기 기판 상에 수직으로 서로 이격하여 배치되고 메탈막으로 형성된 게이트 전극들; 및 기판 상에 수직으로 확장하여 상기 채널 영역과 상기 게이트 전극들 사이에 배치되고, 하면이 상기 기판의 상면과 동일 평면을 이루는 게이트 유전막;를 포함하는 수직 구조의 비휘발성 메모리 소자를 제공한다.
본 발명의 사상에 따른 수직 구조의 비휘발성 메모리 소자 및 그 제조 방법은 접지 선택 트랜지스터를 위한 희생막으로서 에치 스톱퍼의 기능을 수행할 수 있는 폴리 실리콘을 이용하기 때문에 기판의 과도 식각에 따른 게이트 유전막이 기판으로 돌출되는 문제도 해결할 수 있다.
또한, 접지 선택 트랜지스터를 위한 희생막을 폴리 실리콘을 이용하면서도, 할로겐 함유 반응 가스를 이용하여 폴리 실리콘을 효과적으로 제거하여 메탈막으로 대체함으로써, 접지 선택 트랜지스터의 게이트 전극의 저항을 현저히 낮을 수 있다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 메모리 셀 어레이의 등가회로도이다.
도 2는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 메모리 셀 스트링들의 3차원 구조를 나타내는 개략적인 사시도이다.
도 3은 도 2의 A 부분을 확대하여 보여주는 단면도이다.
도 4a 내지 4n은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 보여주는 단면도들이다.
도 5a 및 5b는 각 물질막들에 대한 온도에 따른 Cl2 함유 반응 가스의 식각율을 보여주는 그래프들이다.
도 6a 및 6b는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 보여주는 단면도들이다.
도 7은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자를 개략적으로 보여주는 블록 구조도이다.
도 8은 본 발명의 일 실시예에 따른 메모리 카드를 개략적으로 보여주는 블록 구조도이다.
도 9는 본 발명의 일 실시예에 따른 전자 시스템을 개략적으로 보여주는 블록 구조도이다.
도 2는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 메모리 셀 스트링들의 3차원 구조를 나타내는 개략적인 사시도이다.
도 3은 도 2의 A 부분을 확대하여 보여주는 단면도이다.
도 4a 내지 4n은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 보여주는 단면도들이다.
도 5a 및 5b는 각 물질막들에 대한 온도에 따른 Cl2 함유 반응 가스의 식각율을 보여주는 그래프들이다.
도 6a 및 6b는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 보여주는 단면도들이다.
도 7은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자를 개략적으로 보여주는 블록 구조도이다.
도 8은 본 발명의 일 실시예에 따른 메모리 카드를 개략적으로 보여주는 블록 구조도이다.
도 9는 본 발명의 일 실시예에 따른 전자 시스템을 개략적으로 보여주는 블록 구조도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차(tolerance)에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다. 동일한 부호는 시종 동일한 요소를 의미한다. 나아가, 도면에서의 다양한 요소와 영역은 개략적으로 그려진 것이다. 따라서, 본 발명은 첨부한 도면에 그려진 상대적인 크기나 간격에 의해 제한되지 않는다. 한편, 사용되는 용어들은 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다.
본 발명의 실시예들에 따른 비휘발성 메모리 소자는 셀 어레이 영역, 주변 회로 영역, 센스 앰프 영역, 디코딩 회로 영역 및 연결 영역을 포함할 수 있다. 상기 셀 어레이 영역에는, 복수의 메모리 셀들 및 상기 메모리 셀들로의 전기적 연결을 위한 비트 라인들 및 워드 라인들이 배치된다. 상기 주변 회로 영역에는 상기 메모리 셀들의 구동을 위한 회로들이 배치되고, 상기 센스 앰프 영역에는 상기 메모리 셀들에 저장된 정보를 판독하기 위한 회로들이 배치된다. 상기 연결 영역은 상기 셀 어레이 영역과 상기 디코딩 회로 영역 사이에 배치될 수 있으며, 여기에는 상기 워드 라인들과 상기 디코딩 회로 영역을 전기적으로 연결하는 배선 구조체가 배치될 수 있다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 메모리 셀 어레이의 등가 회로로서, 특히 수직 채널 구조를 갖는 수직 구조의 낸드(NAND) 플래시 메모리 소자에 대한 등가 회로도가 예시된다.
도 1을 참조하면, 메모리 셀 어레이(10)는 복수의 메모리 셀 스트링(string)(11)을 포함할 수 있다. 복수의 메모리 셀 스트링(11)은 각각 기판(미도시)의 주면의 연장 방향(즉, x 및 y 방향)에 대한 수직 방향(즉, z 방향)으로 연장되어 있는 수직 구조를 가질 수 있다. 복수의 메모리 셀 스트링(11)에 의해 메모리 셀 블록(13)이 구성될 수 있다.
복수의 메모리 셀 스트링(11)은 각각 복수의 메모리 셀(MC1 - MCn), 스트링 선택 트랜지스터(SST), 및 접지 선택 트랜지스터(GST)를 구비할 수 있다. 각각의 메모리 셀 스트링(11)에서 접지 선택 트랜지스터(GST), 복수의 메모리 셀(MC1 - MCn) 및 스트링 선택 트랜지스터(SST)가 수직으로(즉, z 방향으로) 직렬 배치될 수 있다. 여기서, 복수의 메모리 셀(MC1 - MCn)은 데이터를 저장할 수 있다. 복수의 워드 라인(WL1 - WLn)은 각각의 메모리 셀(MC1 - MCn)에 결합되어 이들에 결합된 메모리 셀(MC1 - MCn)을 제어할 수 있다. 복수의 메모리 셀(MC1 - MCn)의 수는 반도체 메모리 소자의 용량에 따라서 조절될 수 있다.
메모리 셀 블록(13)의 제1 내지 제m 열(column)에 배열되는 메모리 셀 스트링(11)의 일측, 예컨대, 스트링 선택 트랜지스터(SST)의 드레인(drain)측에는 각각 x 방향으로 연장되는 복수의 비트 라인(BL1 - BLm)이 연결될 수 있다. 또한, 각 메모리 셀 스트링(11)의 타측, 예컨대, 접지 선택 트랜지스터(GST)의 소스(source)측에는 공통 소스 라인(CSL)이 연결될 수 있다.
복수의 메모리 셀 스트링들(11)의 복수의 메모리 셀들(MC1 - MCn) 중 동일 막에 배열된 메모리 셀들(MC1 - MCn)의 각 게이트들에는 y 방향으로 연장되는 워드 라인(WL1 - WLn)이 공통적으로 연결될 수 있다. 워드 라인(WL1 - WLn)의 구동에 따라 복수의 메모리 셀(MC1 - MCn)에 데이터를 프로그래밍, 독출 또는 소거할 수 있다.
각각의 메모리 셀 스트링(11)에서 스트링 선택 트랜지스터(SST)는 비트 라인(BL1 - BLm)과 메모리 셀(MC1 - MCn)과의 사이에 배열될 수 있다. 메모리 셀 블록(13)에서 각각의 스트링 선택 트랜지스터(SST)는 자신의 게이트에 연결되는 스트링 선택 라인(SSL)에 의해 복수의 비트 라인(BL1 - BLm)과 복수의 메모리 셀(MC1 - MCn)과의 사이에서의 데이터 전송을 제어할 수 있다.
접지 선택 트랜지스터(GST)는 복수의 메모리 셀(MC1 - MCn)과 공통 소스 라인(CSL) 사이에 배열될 수 있다. 메모리 셀 블록(13)에서 각각의 접지 선택 트랜지스터(GST)는 이의 게이트에 각각 연결되는 접지 선택 라인(GSL)에 의해 복수의 메모리 셀(MC1 - MCn)과 공통 소스 라인(CSL) 사이에서의 데이터 전송을 제어할 수 있다.
도 2는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 메모리 셀 스트링들의 3차원 구조를 나타내는 개략적인 사시도로서, 도 1의 메모리 셀 스트링을 구성하는 일부 구성요소는 생략되어 도시되어 있다. 예컨대, 메모리 셀 스트링 중 비트 라인은 생략되어 있다.
도 2를 참조하면, 비휘발성 메모리 소자(1000)는, 기판(100) 상에 배치된 채널 영역(130) 및 채널 영역(130)의 측벽을 따라 배치된 복수의 메모리 셀 스트링들을 포함할 수 있다. 복수의 메모리 셀 스트링들은 y 방향으로 배열될 수 있다. 도 2에 도시된 바와 같이, 채널 영역(130)의 측면을 따라 기판(100)으로부터 z 방향으로 연장되는 메모리 셀 스트링(11, 도 1 참조)이 배열될 수 있다. 각 메모리 셀 스트링(11)은 접지 선택 트랜지스터(GST), 다수의 메모리 셀(MC1, MC2, MC3, MC4), 및 스트링 선택 트랜지스터(SST)를 포함할 수 있다. 경우에 따라, 접지 선택 트랜지스터 및 스트링 선택 트랜지스터는 2개씩 구비될 수도 있다.
기판(100)의 주면(main surface)은 x 방향과 y 방향으로 연장될 수 있다. 기판(100)은 반도체 물질, 예컨대 IV족 반도체, III-V족 화합물 반도체 또는 II-VI족 산화물 반도체를 포함할 수 있다. 예를 들어, IV족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 기판(100)은 벌크 웨이퍼 또는 에피택셜층으로 제공될 수도 있다.
기둥 형상의 채널 영역(130)은 기판(100)상에 z 방향으로 연장되도록 배치될 수 있다. 채널 영역(130)은 x 방향과 y 방향으로 이격하여 배치될 수 있으며, y 방향으로 지그재그(zig-zag)의 형태로 배치될 수 있다. 즉, y 방향으로 인접하여 배열되는 채널 영역들(130)은 x 방향으로 오프셋(off-set)되어 배치될 수 있다. 또한, 본 발명은 채널 영역들(130)이 2열로 오프셋 되어 배치된 경우를 도시하였으나 이에 한정되지 않으며, 다양한 구조로 배열될 수 있다. 예컨대, y 방향을 따라 1열로 배치될 수도 있고, 또한, 3열 이상으로 오프셋 되어 지그재그 형태로 배치될 수도 있다.
채널 영역(130)은 예를 들어, 환형(annular)으로 형성될 수 있다. 또한, 환영에 한정되지 않고, 원기둥이나 사각 기둥 형태로 형성되거나 또는 사각 기둥의 양 측면 및 하부 면으로만 채널 영역이 형성될 수도 있다.
채널 영역(130)은 저면에서 기판(100)과 전기적으로 연결될 수 있다. 예컨대, 도시된 바와 같이 채널 영역(130)은 하부 면에서 돌출된 콘택 부분을 포함하여 콘택 부분을 통해 기판(100)에 연결될 수 있다. 또한, 채널 영역(130)의 하부면 전체가 기판에 연결되는 구조를 가질 수도 있다.
채널 영역(130)은 폴리 실리콘 또는 단결정 실리콘과 같은 반도체 물질을 포함할 수 있으며, 상기 반도체 물질은 도핑되지 않거나, p-형 또는 n-형 불순물을 포함할 수 있다. 채널 영역(130)은 내부에 원기둥 필러 구조의 매립 절연막(175)이 형성될 수 있다. 한편, 도 2에서, 절연 영역(170)을 사이에 두고 인접하는 채널 영역들(130)이 비대칭적으로 배치되어 있지만, 본 발명의 사상이 이에 한정되지 않는다. 예컨대, 절연 영역(170)을 사이에 두고 인접하는 채널 영역들(130)이 대칭적으로 배치될 수도 있다.
도전막(190)은 매립 절연막(175)의 상면에 형성되고 채널 영역(130)과 전기적으로 연결될 수 있다. 도전막(190)은 도핑된 폴리 실리콘을 포함할 수 있다. 도전막(190)은 스트링 선택 트랜지스터(SST)의 드레인 영역으로 작용할 수 있다.
x 방향으로 배열된 스트링 선택 트랜지스터들(SST)은 도전막(190)을 통해 비트 라인(BL)에 연결될 수 있다. 비트 라인(미도시)은 x 방향으로 연장되는 라인 형상의 패턴으로 이루어질 수 있으며, 도전막(190)은 도전막(190) 상에 형성된 비트 라인 콘택 플러그(미도시)를 통해 전기적으로 연결될 수 있다. 또한, x 방향으로 배열된 접지 선택 트랜지스터들(GST)은 각각 이들에 인접한 불순물 영역(105)에 전기적으로 연결될 수 있다.
불순물 영역들(105)은 기판(100)의 주면에 인접하여 y 방향으로 연장되면서 x 방향으로 이격하여 배열될 수 있다. 불순물 영역은(105) x 방향으로 채널 영역(130) 사이마다 하나씩 배열될 수 있다. 불순물 영역(105)은 소스 영역이 될 수 있고, 기판(100)의 다른 영역과 PN 접합을 형성할 수 있다. 불순물 영역(105)은 기판(100)의 주면에 인접하고 중앙에 위치하는 고농도 불순물 영역(미도시), 및 고농도 불순물 영역의 양 단에 배치되는 저농도 불순물 영역(미도시)을 포함할 수 있다.
공통 소스 라인(106, CSL)은 불순물 영역들(105) 상에 형성될 수 있다. 공통 소스 라인(106)은 메탈 실리사이드, 예컨대, 코발드 실리사이드(CoSix)로 형성될 수 있다. 또한, 공통 소스 라인(106)은 메탈 실리사이드와 메탈 실리사이드 상에 형성된 메탈막을 포함할 수도 있다. 여기서, 메탈막은 W, Al, Cu 등으로 형성될 수 있다. 한편, 본 실시예의 공통 소스 라인(106)은 도시된 형태에 한정되지 않고 다양한 구조로 형성될 수 있다. 예컨대, 공통 소스 라인은 y 방향을 따라 불순물 영역들 상부 전체로 형성되지 않고 일부에만 형성될 수도 있다. 또한, 접지 선택 트랜지스터(GST)의 게이트 전극(151) 측벽에 스페이서가 형성되고, 스페이서 사이에 메탈막이 소정 높이로 형성되어 공통 소스 라인이 형성될 수도 있다. 더 나아가, 스페이서가 최상부 절연막(167)까지 확장되어 형성되고, 스페이서 사이에 메탈막이 형성되어 공통 소스 라인이 형성될 수도 있다.
절연 영역(170)은 공통 소스 라인(106) 상에 형성될 수 있다. 즉, 절연 영역(170)은 서로 다른 채널 영역(130)을 사용하는 인접한 메모리 셀 스트링의 사이에 형성될 수 있다.
복수의 게이트 전극들(151-156: 150)은 채널 영역(130)의 측면을 따라 기판(100)으로부터 z 방향으로 이격하여 배열될 수 있다. 게이트 전극들(150)은 각각 접지 선택 트랜지스터(GST), 다수의 메모리 셀(MC1, MC2, MC3, MC4), 및 스트링 선택 트랜지스터(SST)의 게이트일 수 있다. 게이트 전극들(150)은 y 방향으로 배열된 인접한 메모리 셀 스트링에 공통으로 연결될 수 있다. 스트링 선택 트랜지스터(SST)의 게이트 전극(156)은 스트링 선택 라인(SSL)(도 1 참조)에 연결될 수 있다. 메모리 셀들(MC1, MC2, MC3, MC4)의 게이트 전극들(152, 153, 154, 155)은 워드 라인들(WL1, WL2, WLn-1, WLn)(도 1 참조)에 연결될 수 있다. 접지 선택 트랜지스터(GST)의 게이트 전극(151)은 접지 선택 라인(GSL)(도 1 참조)에 연결될 수 있다. 게이트 전극들(150)은 메탈막, 예컨대 텅스텐(W)으로 형성될 수 있다. 또한, 도시되지는 않았지만, 게이트 전극들(150)은 확산 방지막(diffusion barrier)(미도시)을 더 포함할 수 있으며, 예컨대, 상기 확산 방지막은 텅스텐 질화물(WN), 탄탈륨 질화물(TaN) 또는 티타늄 질화물(TiN)로부터 선택되는 어느 하나를 포함할 수 있다.
본 실시예에서, 접지 선택 트랜지스터(GST)의 게이트 전극(151)은 희생막으로 폴리 실리콘이 이용되고, 상기 폴리 실리콘이 할로겐 원소 함유 반응 가스를 이용하여 제거된 후에 텅스텐과 같은 메탈막으로 채워져 형성될 수 있다.
게이트 유전막(140)은 채널 영역(130)과 게이트 전극들(150) 사이에 배치될 수 있다. 도 2에 구체적으로 도시되지 않았으나 게이트 유전막(140)은 채널 영역(130)으로부터 차례로 적층된 터널링 절연막, 전하 저장막, 및 블록킹 절연막을 포함할 수 있다.
상기 터널링 절연막은 F-N 방식으로 전하를 전하 저장막으로 터널링시킬 수 있다. 상기 터널링 절연막은 예를 들어, 실리콘 산화물을 포함할 수 있다. 상기 전하 저장막은 전하 트랩층 또는 플로팅 게이트 도전막일 수 있다. 예컨대, 상기 전하 저장막은 양자 도트(quantum dots) 또는 나노 크리스탈(nanocrystals)을 포함할 수 있다. 여기서, 상기 양자 도트 또는 나노 크리스탈은 도전체, 예컨대 메탈 또는 반도체의 미세 입자들로 구성될 수 있다. 상기 블록킹 절연막은 고유전율(high-k) 유전물을 포함할 수 있다. 여기서, 고유전율 유전물이란 산화막보다 높은 유전 상수(dielectric constant)를 갖는 유전물을 의미한다.
예컨대, 게이트 유전막(140)은 ONO(oxide-nitride-oxide)막, ONA(oxide-nitride-alumina)막, 및 ONOA(oxide-nitride-oxide-alumina)막 중 어느 하나로 형성될 수 있다.
복수의 층간 절연막들(161-167: 160)이 게이트 전극들(150) 사이에 배열될 수 있다. 층간 절연막들(160)도 게이트 전극들(150)과 마찬가지로 z 방향으로 서로 이격되고 y 방향으로 연장되도록 배열될 수 있다. 층간 절연막들(160)의 일 측면은 채널 영역(130)과 접촉될 수 있다. 층간 절연막들(160)은 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다.
도 2에서, 메모리 셀들(MC1, MC2, MC3, MC4)이 4개가 배열되는 것으로 도시되어 있지만, 이는 예시적이며 반도체 메모리 소자(1000)의 용량에 따라 더 많거나 더 적은 수의 메모리 셀들이 배열될 수도 있다. 또한, 메모리 셀 스트링들의 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST)는 하나씩 배열되어 있다. 그러나 본 발명 사상이 이러한 형태에 한정되지 것은 아니다. 예컨대, 스트링 선택 트랜지스터 및 접지 선택 트랜지스터의 개수를 각각 적어도 두 개 이상으로 하여, 선택 게이트 전극들의 게이트 길이를 한 개인 경우보다 축소함으로써, 보이드(void) 없이 층간 절연막들(160) 사이를 채울 수 있도록 형성할 수도 있다. 또한, 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST)는 메모리 셀들(MC1, MC2, MC3, MC4)과 상이한 구조를 가질 수도 있다.
본 실시예와 같은 3차원 수직 구조의 비휘발성 메모리 소자(1000)는, 접지 선택 트랜지스터(GST)의 게이트 전극(151)이 폴리 실리콘을 이용한 메탈 대체 공정을 통해 형성됨으로써, 게이트 유전막(140)의 기판(100)으로의 돌출 문제를 해결하면서 접지 선택 트랜지스터의 게이트 전극의 저항을 현저하게 낮출 수 있다.
도 3은 도 2의 A 부분을 확대하여 보여주는 단면도이다.
도 3을 참조하면, 메모리 셀 스트링들의 채널로서 이용될 수 있는 채널 영역(130)이 도시된다. 채널 영역(130)의 좌측면 상에 매립 절연막(175)이 배치될 수 있다. 채널 영역(130)의 우측면 상에 게이트 유전막(140)이 배치될 수 있다.
게이트 유전막(140)은 채널 영역(130)의 우측면으로부터 터널링 절연막(142), 전하 저장막(144), 및 블록킹 절연막(146)이 차례로 적층된 구조를 가질 수 있다.
터널링 절연막(142)은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 알루미늄 산화물(Al2O3), 및 지르코늄 산화물(ZrO2) 중 어느 하나 또는 그 이상을 포함하는 단일층 또는 복합층일 수 있다.
전하 저장막(144)은 전하 트랩층 또는 플로팅 게이트 도전막일 수 있다. 전하 저장막(142)이 플로팅 게이트인 경우에는, 화학기상증착(Chemical Vapor Deposition, CVD), 예를 들어 SiH4 또는 Si2H6와 PH3 가스를 이용하여 LPCVD(Low Pressure Chemical Vapor Deposition)에 의하여 폴리실리콘을 증착하여 형성할 수 있다. 전하 저장막(142)이 전하 트랩층인 경우에는, 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 하프늄 산화물(HfO2), 지르코늄 산화물(ZrO2), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 하프늄 알루미늄 산화물(HfAlxOy), 하프늄 탄탈륨 산화물(HfTaxOy), 하프늄 실리콘 산화물(HfSixOy), 알루미늄 질화물(AlxNy), 및 알루미늄 갈륨 질화물(AlGaxNy) 중 하나 이상을 포함할 수 있다.
블록킹 절연막(146)은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 또는 고유전율(high-k) 유전물층 중 하나 이상을 포함할 수 있다. 블록킹 절연막(146)은 터널링 절연막(152)보다 고유전율(high-k)을 갖는 물질일 수 있으며, 고유전율(high-k) 유전물층은 알루미늄 산화물(Al2O3), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 이트륨 산화물(Y2O3), 지르코늄 산화물(ZrO2), 지르코늄 실리콘 산화물(ZrSixOy), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 란탄 산화물(La2O3), 란탄 알루미늄 산화물(LaAlxOy), 란탄 하프늄 산화물(LaHfxOy), 하프늄 알루미늄 산화물(HfAlxOy), 및 프라세오디뮴 산화물(Pr2O3) 중 적어도 어느 하나를 포함할 수 있다.
게이트 유전막(140)의 우측면 상에 게이트 전극(152)이 배치될 수 있다. 게이트 전극(152)의 상부 및 하부에는 층간 절연막(162, 163)이 배치될 수 있다.
도 4a 내지 4n은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 보여주는 단면도들로서, 공정 순서에 따라 도 2의 사시도를 y 방향에서 바라본 단면도들이다.
도 4a를 참조하면, 기판(100) 상에 복수의 층간 절연막들(161-167: 160) 및 복수의 희생막들(111, 113-117: 110)을 교대로 적층한다. 층간 절연막들(160)과 희생막들(110)은 도시된 바와 같이 제1 층간 절연막(161)을 시작으로 기판(100) 상에 서로 교대로 적층될 수 있다.
희생막들(110) 중 최하부의 제1 희생막(111)을 제외한 제2 희생막들(113-117)은 층간 절연막들(160)에 대해 식각 선택성(etch selectivity)을 갖는 물질로 형성될 수 있다. 예컨대, 제2 희생막들(113-117)은 소정 에천트(etchant)에 대하여 층간 절연막들(160)보다 높은 식각 속도(etch rate)를 가지고 식각될 수 있는 물질로 형성될 수 있다. 즉, 제2 희생막들(113-117)은 소정 에천트에 대하여 층간 절연막들(160)의 식각을 최소화하면서 식각될 수 있는 물질로 형성될 수 있다. 이러한 식각 선택성은 층간 절연막들(160)의 식각 속도에 대한 제2 희생막들(113-117)의 식각 속도의 비율을 통해 정량적으로 표현될 수 있다. 예를 들면, 층간 절연막들(160)은 실리콘 산화막 및 실리콘 질화막 중의 적어도 한가지일 수 있고, 제2 희생막들(113-117)은 실리콘막, 실리콘 산화막, 실리콘 카바이드 및 실리콘 질화막 중에서 선택되되, 층간 절연막들(160)에 대해 식각 선택성을 갖는 다른 물질일 수 있다.
한편, 해칭된 제1 희생막(111)은 층간 절연막들(160)에 대하여 식각 선택성을 가지면서, 또한 상부의 제2 희생막들(113-117)에 대해서도 식각 선택성을 갖는 물질로 형성될 수 있다. 즉, 제1 희생막(111)은 제1 에천트에 대하여 제2 희생막들(113-117)보다 낮은 식각 속도를 가지며, 제2 에천트에 대하여 층간 절연막들(160)보다 높은 식각 속도를 갖는 물질로 형성될 수 있다. 좀더 구체적으로, 제1 에천트를 이용하여 제2 희생막들(113-117)을 식각할 때, 제1 희생막(111) 및 층간 절연막들(60)의 식각이 최소화되고, 제2 에천트를 이용하여 제1 희생막(111)을 식각할 때, 층간 절연막들(160)의 식각이 최소화될 수 있다.
더 나아가, 제1 희생막(111)은 기판(100)에 대하여도 식각 선택성을 갖는 물질로 형성될 수 있다. 그에 따라, 제2 에천트를 이용하여 제1 희생막(111)을 식각할 때, 기판(100), 예컨대 실리콘 기판의 식각이 최소화될 수 있다.
여기서, 제2 에천트는 할로겐 원소 함유 반응 가스를 포함할 수 있다. 예컨대, 제2 에천트는 Cl2, NF3, ClF3, 및 F2 가스 중 어느 하나의 반응 가스를 포함할 수 있다. 물론, 제2 에천트는 N2 등과 같은 캐리어 가스를 포함할 수도 있다. 본 실시예에서는 제1 희생막(111)을 폴리 실리콘으로 형성할 수 있고, 제2 에천트로 Cl2 반응 가스를 이용할 수 있다. 또한, 폴리 실리콘은 N형 폴리 실리콘을 이용할 수 있다.
일 실시예에 따르면, 도시된 바와 같이, 상기 층간 절연막들(160)의 두께는 모두 동일하지 않을 수 있다. 상기 층간 절연막들(160) 중 최하부의 제1 층간 절연막(161)은 매우 얇은 두께로 형성될 수 있다. 제1 층간 절연막(161)은 상부의 제2 층간 절연막(162-167)과 동일한 물질로 형성될 수 있지만 다른 물질로 형성될 수도 있다. 물론 제1 층간 절연막(161)이 다른 물질로 형성된 경우에도 희생막들(110)에 대한 식각 선택성은 전술한 바와 동일할 수 있다. 제1 층간 절연막(161)은 일종의 버퍼층으로서, MTO(Middle Temperature Oxide)막으로 형성될 수 있고, 접지 선택 트랜지스터(GST)의 게이트 전극(도 2의 151)을 기판으로부터 절연시키는 작용을 할 수 있다.
층간 절연막들(160) 및 희생막들(110)의 두께는 도시된 것으로부터 다양하게 변형될 수 있으며, 층간 절연막들(160) 및 희생막들(110)을 구성하는 막들의 층수 역시 다양하게 변형될 수 있음은 물론이다.
도 4b를 참조하면, 서로 교대로 적층된 제2 층간 절연막들(162-167) 및 제2 희생막들(113-117)을 관통하여 제1 희생막(111)의 일부를 노출하는 제1 중간 개구부들(Ta')을 형성한다.
제1 중간 개구부들(Ta')은 서로 교대로 적층된 층간 절연막들(160) 및 희생막들(110) 상에 제1 중간 개구부들(Ta')의 위치를 정의하는 소정의 마스크 패턴을 형성하고, 상기 마스크 패턴을 식각 마스크로 사용하여 제2 층간 절연막들(162-167) 및 제2 희생막들(113-117)을 함께 식각할 수 있는 에천트를 이용하여 이방성 식각함으로써 형성할 수 있다.
한편, 이방성 식각 공정에서, 제1 희생막(111)이 제1 에치 스톱퍼(etch stopper)로 작용한다. 그에 따라, 도시된 바와 같이 제1 희생막(111)의 상면이 노출될 수 있다.
도 4c를 참조하면, 계속해서, 제1 중간 개구부(Ta’)를 통해 노출된 제1 희생막(111) 및 그 하부의 제1 층간 절연막(161)을 이방성 식각하여, 기판(100)을 노출시키는 제1 개구부(Ta)를 형성한다. 여기서, 제1 개구부(Ta)는 제1 중간 개구부(Ta’)를 포함한다. 한편, 도시하지는 않았지만, 제1 개구부(Ta)를 형성 시에 제1 층간 절연막(161)이 제2 에치 스톱퍼로 작용한다. 예컨대, 상부층들(113-117, 162-167) 식각에 이용된 에천트와 다른 에천트를 이용하여 제1 희생막(111)이 먼저 식각되고, 그 후 제1 층간 절연막(161)이 또 다른 에천트에 의해 식각될 수 있다.
결국, 제1 희생막(111) 및 제1 층간 절연막(161)의 존재로 인해, 이방성 식각 공정이 정밀하게 조절될 수 있으며, 그에 따라, 기판(100)의 리세스(recess) 없이 제1 개구부들(Ta)을 형성할 수 있다. 예컨대, 기판(100)은 거의 리세스가 발생하지 않을 수 있고, 제1 개구부들(Ta)에 의해 노출되는 부분은 최초 기판(100)의 상면일 수 있다.
한편, 제1 개구부들(Ta)은 z 방향으로 소정 깊이를 가지는 홀(hole) 형태일 수 있다. 물론, 제1 개구부들(Ta)의 구조가 홀에 한정되는 것은 아니다. 즉, 형성하고자 하는 채널 영역의 구조에 따라 다양한 형태로 형성될 수 있음은 물론이다. 또한, 제1 개구부들(Ta)은 x 방향 및 y 방향(도 3 참조)으로 이격되어 형성된 고립 영역일 수 있다.
도 4d를 참조하면, 제1 개구부들(Ta)의 내벽들 및 하부면을 균일하게 덮는 게이트 유전막(140a)을 형성한다. 게이트 유전막(140a)은 도 3에서 전술한 바와 같이 블록킹 절연막, 전하 저장막 및 터널링 절연막을 포함할 수 있다. 따라서, 블록킹 절연막, 전하 저장막 및 터널링 절연막의 순서로 제1 개구부들(Ta) 내부에 적층될 수 있다. 블록킹 절연막, 전하 저장막 및 터널링 절연막은 ALD, CVD 또는 PVD를 이용하여 형성될 수 있다.
전술한 바와 같이, 제1 개구부들(Ta) 형성 시에, 기판(100)의 리세스가 없으므로, 게이트 유전막(140a)의 하부 면은 기판(100)의 상부 면과 동일 평면을 이룰 수 있다.
도 4e를 참조하면, 게이트 유전막(140) 상에 제1 채널막(130a)을 형성한다. 제1 채널막(130a)은 폴리 실리콘 또는 단결정 실리콘과 같은 반도체 물질로 형성될 수 있다. 상기 반도체 물질은 도핑되지 않거나, p-형 또는 n-형 불순물을 포함할 수 있다. 제1 채널막(130a)은 ALD 또는 CVD를 이용하여 형성될 수 있다.
도 4f를 참조하면, 제1 채널막(130a)의 측벽에 스페이서(150)를 형성한다. 스페이서(150)는 실리콘 산화막 또는 질화막으로 형성할 수 있고, ALD 또는 CVD를 이용하여 형성할 수 있다. 스페이서(150)는 제1 채널막(130a) 및 게이트 유전막(140)의 하부 면을 식각하기 위한 마스크로 사용되며, 상기 식각 공정에서, 제1 채널막(130a)이 손상되는 것을 방지할 수 있다.
도 4g를 참조하면, 스페이서(150)를 마스크로 하여, 제1 채널막(130b) 및 저게이트 유전막(140)의 하부 면을 이방성 식각하여 기판(100)을 노출시키는 콘택 홀(B)을 형성한다. 도시된 바와 같이, 이방성 식각은 과도 식각(over etch)을 통해 기판(100)을 소정 깊이로 리세스 시킬 수 있다. 이와 같이 기판(100)을 리세스 시킴으로써, 차후에 리세스 부분에 채워지는 채널막과의 접촉 면적을 증가시켜 저항을 줄일 수 있다.
도 4h를 참조하면, 스페이서(150)를 제거하고, 제1 개구부들(Ta)의 내벽들 및 저면을 균일하게 덮는 채널 물질을 증착하여 제1 채널막(130b)을 포함한 채널 영역(130)을 형성한다. 채널 물질 증착을 통해, 콘택 홀(C)이 채널 물질로 채워질 수 있다. 그에 따라, 채널 영역(130)은 콘택 부분(132)을 포함할 수 있고, 그러한 콘택 부분(132)을 통해 기판(100)과 전기적으로 연결될 수 있다. 상기 채널 물질은 제1 채널막(130b)과 동일한 물질일 수 있으며, 예컨대, 폴리 실리콘 또는 단결정 실리콘과 같은 반도체 물질을 포함할 수 있다.
스페이서(150)는 예컨대, 습식 세정 공정 등을 통해 제거될 수 있다. 습식 세정 공정은 예를 들어, 암모니아와 과산화수소의 혼합 용액 및 불소를 사용하여 수행될 수 있다. 스페이서(150)의 제거는 별도의 공정을 통해 수행될 수도 있고, 채널 영역(130)의 형성 단계 전에 수행되는 세정 공정에 의해 수행될 수도 있다.
도 4i를 참조하면, 제1 개구부(Ta)를 매립 절연막(175)으로 매립한다. 선택적으로, 매립 절연막(175)을 형성하기 전에, 채널 영역(130)이 형성된 구조를 수소 또는 중수소를 포함하는 가스 분위기에서 열처리하는 수소 어닐링(annealing) 단계가 더 실시될 수 있다. 상기 수소 어닐링 단계에 의하여 채널 영역(130) 내에 존재하는 결정 결함들 중의 많은 부분들이 치유될 수 있다.
다음으로, 최상부 층간 절연막(167)을 덮고 있는 불필요한 반도체 물질 및 절연 물질을 제거하기 위해 최상부 층간 절연막(167)이 노출될 때까지 평탄화 공정, 예컨대, 화학적 기계적 연마(Chemical Mechanical Polishing, CMP) 또는 에치백(etch-back) 공정을 수행할 수 있다. 그 후, 식각 공정 등을 이용하여 매립 절연막(175)의 상부 일부분을 제거하고, 상기 제거된 부분에 도전 물질을 채우고 평탄화 공정을 수행하여 도전막(190)을 형성한다. 도전막(190) 형성 후, 기판 결과물 전면에 배선 절연막(192)을 형성한다. 한편, 배선 절연막(192)은 현 단계가 아닌 절연 영역(170) 형성 후에 형성할 수도 있다.
도 4j를 참조하면, 제1 개구부들(Ta) 사이의 층간 절연막들(160) 및 희생막들(110)을 이방성 식각하여 기판(100)을 노출시키는 제2 개구부들(Tb)을 형성한다. 한편, 도시하지는 않았지만 제2 개구부들(Tb) 형성 시에도 제1 희생막(111) 및 제1 층간 절연막(161)이 각각 제1 스톱퍼 및 제2 스톱퍼로서 작용할 수 있음은 물론이다. 제2 개구부들(Tb)은 y 방향(도 2 참조)으로 연장될 수 있다. 제2 개구부들(Tb)은 채널 영역들(130) 사이마다 하나씩 형성될 수 있다. 그러나 본 발명의 사상이 이에 한정되는 것은 아니며, 채널 영역(130) 및 제2 개구부(Tb)의 상대적 배치는 달라질 수 있다.
도시된 바와 같이, 상기 이방성 식각에서 과도 식각을 통해 기판(100)을 소정의 깊이로 리세스 할 수 있다. 제2 개구부들(Tb)의 형성에 따라 층간 절연막들(160) 및 희생막들(110)의 측면들이 노출될 수 있다.
도 4k를 참조하면, 제2 개구부들(Tb)을 통해 노출된 제2 희생막들(113-117)을 제1 식각 공정에 통해 제거하여, 층간 절연막들(160) 사이에 정의되는 복수의 제1 측면 개구부들(T1)을 형성한다. 제1 측면 개구부들(T1)을 통해 게이트 유전막(140)의 일부 측면들이 노출될 수 있다.
제1 측면 개구부들(T1)은 층간 절연막들(160) 및 제1 희생막(111)에 대해 식각 선택성을 갖는 에천트를 사용하여 제2 희생막들(113-117)을 수평적으로 식각하여 형성할 수 있다. 예컨대, 제2 희생막들(113-117)이 실리콘 질화막이고, 제1 희생막(111)이 폴리 실리콘막이며, 층간 절연막들(160)이 실리콘 산화막인 경우, 상기 제1 식각 공정은 인산을 포함하는 에천트를 사용하여 수행될 수 있다. 이러한 제1 식각 공정은 습식 식각 또는 CDE(chemical dry etch)를 포함하는 등방성 식각 공정일 수 있다.
도 4l를 참조하면, 제2 개구부들(Tb)을 통해 노출된 제1 희생막(111)을 제2 식각 공정에 통해 제거하여, 최하부의 제2 측면 개구부들(T2)을 형성한다. 제2 측면 개구부들(T2)은 층간 절연막들(160)에 대해 식각 선택성을 갖는 에천트를 사용하여 제1 희생막(111)을 수평적으로 식각하여 형성할 수 있다. 전술한 바와 같이, 제1 희생막(111)은 기판(100)에 대해서도 식각 선택성을 가짐으로써, 제2 식각 공정에서 기판(100)의 식각도 최소화될 수 있다.
예컨대, 제1 희생막(111)이 폴리 실리콘막이고, 기판(100)이 <100> 결정 방향의 실리콘 기판이며, 층간 절연막들(160)이 실리콘 산화막인 경우, 상기 제2 식각 공정은 할로겐 함유 반응 가스를 포함하는 에천트를 사용하여 기상 식각(Gas Phase Etching) 또는 CDE(chemical dry etch)으로 수행될 수 있다. 이러한 제2 식각 공정은 등방성 식각 공정일 수 있다.
또한, 제2 식각 공정은 플라즈마 없는(plasmaless) 열 식각(thermal etch) 공정을 통해 수행될 수 있다. 제2 식각 공정의 열 식각 공정은 500℃ 이하로 진행될 수 있다. 이러한 온도 조건의 열 식각 공정을 통해 제1 희생막(111)의 기판(100) 및 층간 절연막들(160)에 대한 식각 선택성을 극대화할 수 있다.
할로겐 함유 반응 가스는 Cl2, NF3, ClF3, 및 F2 가스 중 어느 하나일 수 있다. 열 식각 공정과 관련하여, Cl2, NF3, 및 ClF3의 반응 가스는 500℃ 이하의 조건에서 이용될 수 있고, F2 반응 가스는 200℃ 이하의 조건에서 이용될 수 있다.
열 식각 공정과 관련하여 좀더 상세한 설명은 도 5a 및 5b에서 기술한다.
도 4m를 참조하면, 제2 개구부들(Tb) 및 측면 개구부들(T1, T2)을 도전 물질로 매립한다. 상기 도전 물질은 메탈, 예컨대 텅스텐일 수 있다. 매립 후, 제2 개구부들(Tb)에 대응하는 부분을 다시 이방성 식각하여 제3 개구부들(Tc)를 형성한다. 제3 개구부들(Tc) 형성을 통해 측면 개구부들(T1, T2) 내에만 도전 물질이 매립됨으로써, 접지 선택 트랜지스터(GST), 다수의 메모리 셀(MC1, MC2, MC3, MC4), 및 스트링 선택 트랜지스터(SST) 각각의 게이트 전극들(151-156: 150)이 형성될 수 있다.
본 실시예에서, 게이트 전극들(150)은 모두 텅스텐과 같은 메탈막으로 형성됨으로써, 폴리 실리콘으로 게이트 전극을 형성하는 것에 비해 게이트 전극의 저항을 현저하게 낮출 수 있다. 특히, 접지 선택 트랜지스터(GST_의 게이트 전극(151)을 메탈막으로 형성함으로써, 접지 선택 트랜지스터의 동작 특성을 향상킬 수 있다.
참고로, 4k 내지 4m의 공정들은 희생막들(110)을 메탈막으로 대체하는 공정이다. 그에 따라, 일반적으로 4k 내지 4m의 공정을 메탈 대체(metal replacement) 공정이라 부른다.
도 4n를 참조하면, 제3 개구부(Tc)를 통해 불순물을 기판(100)에 주입함으로써 불순물 영역(105)을 형성한다. 불순물 영역(105)은 소스 영역일 수 있다. 다음, 불순물 영역 상에 공통 소스 라인(106, CSL)을 형성한다. 공통 소스 라인(106)은 메탈 실리사이드, 예컨대, 코발트 실리사이드(CoSix)로 형성될 수 있다. 또한, 공통 소스 라인(106)은 메탈 실리사이드와 메탈 실리사이드 상에 형성된 메탈막을 포함할 수도 있다. 여기서, 메탈막은 W, Al, Cu 등으로 형성될 수 있다.
다음, 공통 소스 라인(106) 상의 제3 개구부(Tc)를 매립하는 절연 영역(170)을 형성한다. 절연 영역(170)은 층간 절연막들(160)과 동일한 물질로 형성될 수도 있다. 절연 영역(170)은 절연 물질의 증착 및 평탄화 공정에 의해 형성될 수 있다.
다음으로, 포토 리소그래피 공정 및 식각 공정을 통해 배선 절연막(192)을 관통하여, 도전막(190)에 콘택하는 비트 라인 콘택 플러그(195)를 형성한다. 이후, x 방향으로 배열된 비트 라인 콘택 플러그(195)들을 연결하는 비트 라인(193)을 배선 절연막(192) 및 절연 영역(170) 상에 형성한다.
한편, 도 4i에서 도전막(190) 형성 후에 배선 절연막(192)을 형성하지 않은 경우에는 절연 영역(170) 형성 후에 배선 절연막(192)을 형성하고, 그 후에 비트 라인 콘택 플러그(195) 및 비트 라인(193)을 형성할 수도 있다.
도 5a 및 5b는 각 물질층들에 대한 온도에 따른 Cl2 함유 반응 가스의 식각율을 보여주는 그래프들이다.
도 5a를 참조하면, 먼저, 폴리 실리콘(◆)의 경우, Cl2 함유 반응 가스에 대해 500 ℃ 이하에서 식각되는 반면에, <100> 결정 방향의 실리콘 (▲)의 경우는 500 ℃ 이상에서 식각이 일어남을 알 수 있다. 따라서, 도 4l의 제2 식각 공정에서 Cl2 함유 반응 가스를 이용하여 500 ℃ 이하로 기상 식각을 수행하는 경우에, 기판의 식각 없이 제1 희생막인 폴리 실리콘만을 식각하여 제거할 수 있다.
한편, 본 그래프에서는 비정질(amorphous) 실리콘(■)의 경우도 500 ℃ 이하에서 식각이 발생하므로, 폴리 실리콘 대신 제1 희생막으로 사용할 수 있음을 알 수 있다.
도 5b를 참조하면, 도 5a에서와 같이 Cl2 함유 반응 가스에 대해서 폴리 실리콘(◆)의 경우 500 ℃ 이하에서 식각되고, <100> 결정 방향의 실리콘 (▲)의 경우는 500 ℃ 이상에서만 식각이 되는 것을 보여주고 있다. 한편, 몰드 실리콘 산화물(SiO2, ■)의 경우는 온도에 상관없이 전혀 식각이 발생하지 않는다. 즉, 화학적으로, SiO2(s) + Cl2(g) --> SiO2(s) + Cl2(g)와 같이 1000 ℃ 이하에서, SiO2와 Cl2는 열역학적으로 화학 반응이 전혀 발생하지 않는다.
도 5a와 도 5b를 정리하면, 제1 식각 공정 후에, 노출되는 막질은 <100> 결정 방향의 실리콘 기판(100)과 SiO2의 층간 절연막들(160)이다. 그러나 전술한 바와 같이 실리콘 기판(100)과 SiO2의 층간 절연막들(160)은 500 ℃ 이하에서 Cl2 반응 가스에 의해 전혀 식각되지 않는다. 따라서, Cl2 반응 가스를 이용한 기상 식각을 통해 실리콘 기판(100)과 SiO2의 층간 절연막들(160)은 전혀 손상을 주지 않고, 폴리 실리콘의 제1 희생막(111)만을 선택적으로 효과적으로 제거할 수 있다.
도 6a 및 6b는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 보여주는 단면도들로서, 앞서 도 4f 내지 4h의 과정을 변형한 실시예이다. 그에 따라, 이전 과정 및 이후 과정에 대한 설명은 생략한다.
도 6a를 참조하면, 제1 채널막(130c) 형성 후, 제1 개구부들(Ta) 저면의 게이트 유전막(140) 및 제1 채널막(130c)을 식각하여 기판(100)을 노출시키는 콘택 홀(C)을 형성한다. 상기 식각 공정은 제1 채널막(130c)을 이방성 식각하고, 하면이 식각된 스페이서 형태의 제1 채널막(130c)을 이용하여 게이트 유전막(140)을 식각하는 공정을 포함할 수 있다. 이방성 식각은 과도 식각(over etch)을 통해 기판(100)을 소정 깊이로 리세스 시킬 수 있다. 이와 같이 기판(100)을 리세스 시킴으로써, 차후에 리세스 부분에 채워지는 채널막과의 접촉 면적을 증가시켜 저항을 줄일 수 있다.
선택적으로, 상기 이방성 식각 공정은 게이트 유전막(140)이 형성된 후, 제1 채널막(130c)을 형성하기 전에 수행될 수도 있다. 이 경우, 제1 채널막(130c)이 기판(100)과 바로 접하도록 형성되며, 그에 따라, 하기의 도 6b의 공정이 생략될 수 있다.
도 6b를 참조하면, 제1 개구부들(Ta)의 내벽들 및 저면을 균일하게 덮는 채널 물질을 증착하여 제1 채널막(130c)을 포함한 채널 영역(130)을 형성한다. 채널 물질 증착을 통해, 콘택 홀(C)이 채널 물질로 채워질 수 있다. 그에 따라, 채널 영역(130)은 콘택 부분(132a)을 포함할 수 있고, 그러한 콘택 부분(132a)을 통해 기판(100)과 전기적으로 연결될 수 있다. 본 실시예에는 별도의 스페이서를 이용하지 않고 제1 채널막(130c)을 이용하여 콘택 홀(C)을 형성하기 때문에 콘택 부분(132a)의 폭이 앞서 도 4g의 콘택 부분(132)보다 넓을 수 있고, 그에 따라, 채널 영역(130)과 기판(100)과의 콘택 면적이 넓어져 저항이 더 줄어들 수 있다.
도 7은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자를 개략적으로 보여주는 블록 구조도이다.
도 7을 참조하면, 비휘발성 메모리 소자(700)에서 NAND 셀 어레이(750)는 코어 회로 유니트(770)와 결합될 수 있다. 예를 들면, NAND 셀 어레이(750)는 도 2에 따른 수직 구조의 비휘발성 메모리 소자를 포함할 수 있다. 코어 회로 유니트(770)는 제어 로직(771), 로우 디코더(772), 칼럼 디코더(773), 감지 증폭기(774) 및 페이지 버퍼(775)를 포함할 수 있다.
제어 로직(771)은 로우 디코더(772), 칼럼 디코더(773) 및 페이지 버퍼(775)와 통신할 수 있다. 로우 디코더(772)는 복수의 스트링 선택 라인(SSL), 복수의 워드 라인(WL), 및 복수의 접지 선택 라인(GSL)을 통해 NAND 셀 어레이(750)와 통신할 수 있다. 칼럼 디코더(773)는 복수의 비트 라인(BL)을 통해 NAND 셀 어레이(750)와 통신할 수 있다. 감지 증폭기(774)는 NAND 셀 어레이(750)로부터 신호가 출력될 때 칼럼 디코더(773)와 연결되고, NAND 셀 어레이(750)로 신호가 전달될 때는 칼럼 디코더(773)와 연결되지 않을 수 있다.
예를 들면, 제어 로직(771)은 로우 어드레스 신호를 로우 디코더(772)에 전달하고, 로우 디코더(772)는 이러한 신호를 디코딩하여 스트링 선택 라인(SSL), 워드 라인(WL) 및 접지 선택 라인(GSL)을 통해서 NAND 셀 어레이(750)에 로우 어드레스 신호를 전달할 수 있다. 제어 로직(771)은 칼럼 어드레스 신호를 칼럼 디코더(773) 또는 페이지 버퍼(775)에 전달하고, 칼럼 디코더(773)는 이 신호를 디코딩하여 복수의 비트 라인(BL)을 통해 NAND 셀 어레이(750)에 칼럼 어드레스 신호를 전달할 수 있다. NAND 셀 어레이(750)의 신호는 칼럼 디코더(773)를 통해서 감지 증폭기(774)에 전달되고, 여기에서 증폭되어 페이지 버퍼(775)를 거쳐서 제어 로직(771)에 전달될 수 있다.
도 8은 본 발명의 일 실시예에 따른 메모리 카드를 개략적으로 보여주는 블록 구조도이다.
도 8을 참조하면, 메모리 카드(800)는 하우징(830)에 내장된 제어기(810) 및 메모리(820)를 포함할 수 있다. 상기 제어기(810) 및 메모리(820)는 전기적인 신호를 교환할 수 있다. 예를 들면, 제어기(810)의 명령에 따라서 메모리(820) 및 제어기(810)는 데이터를 주고 받을 수 있다. 이에 따라, 메모리 카드(800)는 메모리(820)에 데이터를 저장하거나 또는 메모리(820)로부터 데이터를 외부로 출력할 수 있다.
예를 들면, 메모리(820)는 도 2에 따른 수직 구조의 비휘발성 메모리 소자를 포함할 수 있다. 이러한 메모리 카드(800)는 다양한 휴대용 기기의 데이터 저장 매체로 이용될 수 있다. 예를 들면, 메모리 카드(800)는 멀티미디어 카드 (multi media card: MMC) 또는 보안 디지털 카드 (secure digital card: SD)를 포함할 수 있다.
도 9는 본 발명의 일 실시예에 따른 전자 시스템을 개략적으로 보여주는 블록 구조도이다.
도 9를 참조하면, 전자 시스템(900)은 프로세서(910), 입/출력 장치(930) 및 메모리 칩(920)을 포함할 수 있고, 이들은 버스(940)를 이용하여 서로 데이터 통신을 할 수 있다. 프로세서(910)는 프로그램을 실행하고, 전자 시스템(900)을 제어하는 역할을 할 수 있다. 입/출력 장치(930)는 전자 시스템(900)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 전자 시스템(900)은 입/출력 장치(930)를 이용하여 외부 장치, 예를 들면 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다. 메모리 칩(920)은 프로세서(910)의 동작을 위한 코드 및 데이터를 저장할 수 있다. 예를 들면, 메모리 칩(920)은 도 2에 따른 수직 구조의 비휘발성 메모리 소자 중 어느 하나의 비휘발성 메모리 소자를 포함할 수 있다.
상기 전자 시스템(900)은 메모리 칩(920)을 필요로 하는 다양한 전자 제어 장치를 구성할 수 있으며, 예를 들면 모바일 폰 (mobile phone), MP3 플레이어, 네비게이션 (navigation), 고상 디스크 (solid state disk: SSD), 가전 제품 (household appliances) 등에 이용될 수 있다.
지금까지, 본 발명을 도면에 도시된 실시예를 참고로 설명하였으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100: 기판 105: 소스 영역 106: 공통 소스 라인
110: 희생막 130: 채널 영역 132: 콘택 부분
140: 게이트 유전막 142: 터널링 절연막 144: 전하 저장막,
146: 블록킹 절연막 150: 게이트 전극 160: 층간 절연막
170: 절연 영역 175: 매립 절연막 190: 도전막
192: 배선 절연막 193: 비트 라인 195: 비트 라인 콘택 플러그
110: 희생막 130: 채널 영역 132: 콘택 부분
140: 게이트 유전막 142: 터널링 절연막 144: 전하 저장막,
146: 블록킹 절연막 150: 게이트 전극 160: 층간 절연막
170: 절연 영역 175: 매립 절연막 190: 도전막
192: 배선 절연막 193: 비트 라인 195: 비트 라인 콘택 플러그
Claims (10)
- 기판 상에 제1 희생막을 형성하는 단계;
상기 제1 희생막 상에, 상기 제1 희생막에 대하여 식각 선택성을 갖는 절연막들 및 제2 희생막들을 교대로 적층하는 단계;
상기 제2 희생막들 및 상기 절연막들을 관통하여 상기 제1 희생막을 노출시키는 단계;
노출된 상기 제1 희생막을 식각함으로써 상기 기판의 제1 부분을 노출시키는 제1 개구부를 형성하는 단계;
상기 제1 개구부의 측벽 및 하면에 게이트 유전막을 형성하는 단계;
상기 게이트 유전막 상에 상기 기판과 전기적으로 연결되는 채널막을 형성하는 단계;
상기 제1 개구부로부터 이격되고, 상기 제2 희생막들, 상기 절연막들 및 상기 제1희생막을 관통하여 상기 기판의 제2 부분을 노출시키는 제2 개구부를 형성하는 단계;
상기 제2 개구부를 통해 노출된 상기 제2 희생막들을 제거하는 단계;
상기 제2 개구부를 통해 노출된 상기 제1 희생막을 제거하는 단계; 및
상기 제1 희생막 및 제2 희생막들이 제거된 부분을 도전 물질막으로 채우는 단계;를 포함하는, 수직 구조의 비휘발성 메모리 소자의 제조 방법. - 제1 항에 있어서,
제1 희생막을 형성하는 단계 전에,
상기 기판 상에 MTO(Middle Temperature Oxide) 버퍼막을 형성하는 것을 특징으로 하는 특징으로 하는 수직 구조의 비휘발성 메모리 소자의 제조 방법. - 제1 항에 있어서,
상기 제1 희생막은 폴리 실리콘으로 형성하고,
상기 제2 희생막들은 질화막 또는 산화막으로 형성하며,
상기 절연막들은 상기 제1 희생막 및 제2 희생막들에 대하여 식각 선택성을 갖는 산화막 또는 질화막으로 형성하는 것을 특징으로 하는 수직 구조의 비휘발성 메모리 소자의 제조 방법. - 제1 항에 있어서,
상기 제1 희생막은 할로겐 원소를 함유한 반응 가스를 이용하여 제거하는 것을 특징으로 하는 수직 구조의 비휘발성 메모리 소자의 제조 방법. - 제4 항에 있어서,
상기 반응 가스는, Cl2, NF3, ClF3, 및 F2 가스 중 어느 하나인 것을 특징으로 하는 수직 구조의 비휘발성 메모리 소자의 제조 방법. - 제1 항에 있어서,
상기 제1 희생막은 플라즈마 없는(plasmaless) 열 식각(thermal etch)을 통해 제거하는 것을 특징으로 하는 수직 구조의 비휘발성 메모리 소자의 제조 방법. - 제6 항에 있어서,
상기 열 식각은 500℃ 이하로 수행하는 것을 특징으로 하는 수직 구조의 비휘발성 메모리 소자의 제조 방법. - 제1 항에 있어서,
상기 제1 희생막을 할로겐 원소를 함유한 반응 가스를 이용하여 플라즈마 없는 열 식각을 통해 제거하는 것을 특징으로 하는 수직 구조의 비휘발성 메모리 소자의 제조 방법. - 실리콘 기판 상에 폴리실리콘막 및 절연막을 차례로 형성하는 단계;
상기 폴리실리콘막 및 절연막을 관통하여, 상기 실리콘 기판에 대하여 수직으로 확장하는 게이트 유전막 및 채널막을 형성하는 단계;
상기 절연막 및 폴리실리콘막을 관통하여 상기 실리콘 기판을 노출시키는 개구부를 형성하는 단계;
소정 온도 이하에서 할로겐 함유 반응가스를 이용하여, 상기 개구부를 통해 노출된 폴리실리콘막을 제거하는 단계; 및
상기 폴리실리콘막이 제거된 부분을 메탈막으로 채우는 단계;를 포함하는, 수직 구조의 비휘발성 메모리 소자의 제조방법. - 기판 상에 수직으로 확장하여 배치된 채널 영역;
상기 채널 영역의 측벽을 따라서 상기 기판 상에 수직으로 서로 이격하여 배치되고 메탈막으로 형성된 게이트 전극들; 및
기판 상에 수직으로 확장하여 상기 채널 영역과 상기 게이트 전극들 사이에 배치되고, 하면이 상기 기판의 상면과 동일 평면을 이루는 게이트 유전막;를 포함하는 수직 구조의 비휘발성 메모리 소자.
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