KR20170086941A - 반도체 장치의 제조 방법 - Google Patents

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Abstract

본 기술은 적층막들을 형성하는 단계; 상기 적층막들의 내부에 수직 홀을 형성하는 단계; 상기 수직 홀의 내부 표면을 따라 복수의 물질막들을 순차적으로 형성하는 단계; 상기 복수의 물질막들 중 최상단에 형성된 물질막의 일부를 제거하여 하부의 물질막이 노출되는 개구부를 형성하는 단계; 및 상기 최상단에 형성된 물질막과 상기 개구부를 통해 노출된 물질막들 간의 식각율 차이를 이용한 식각 공정을 수행하여, 상기 개구부를 통해 노출된 물질막들의 일부를 제거하는 단계를 포함하는 반도체 장치의 제조 방법을 포함한다.

Description

반도체 장치의 제조 방법{Manufacturing method of semiconductor device}
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 보다 구체적으로는 3차원 반도체 장치의 제조 방법에 관한 것이다.
반도체 장치의 고집적화를 위해 메모리 셀들을 3차원 구조로 형성한 3차원 반도체 장치가 제안된 바 있다. 3차원 반도체 장치는 2차원 반도체 장치에 비해 기판의 면적을 효율적으로 활용할 수 있기 때문에 집적도를 향상시키기에 용이하다.
최근에는 휴대용 전자기기의 보급화로 인해 고집적 및 대용량의 반도체 장치에 대한 연구가 활발히 진행되고 있다. 반도체 장치 중에서 전원의 공급이 중단되어도 저장된 데이터가 유지되는 플래쉬 메모리 장치(flash memory device)가 널리 사용되고 있다.
플래쉬 메모리 장치는 데이터가 저장되는 메모리 셀 어레이(memory cell array)와, 메모리 셀 어레이의 프로그램, 리드 및 소거 동작을 수행하도록 구성된 주변 회로와, 주변 회로를 제어하기 위한 제어 회로를 포함할 수 있다.
메모리 셀 어레이는 다수의 플래인들(planes)을 포함할 수 있다. 각각의 플래인들은 다수의 메모리 블록들(memory blocks)을 포함할 수 있다. 각각의 메모리 블록들은 다수의 수직 스트링들(vetical strings)을 포함할 수 있다.
3차원 반도체 장치에서, 수직 스트링들은 기판(semiconductor substrate) 상에 수직하게 형성될 수 있다. 예를 들면, 수직 스트링들은 기판 상에 수직으로 적층된 다수의 셀렉트 트랜지스터들 및 메모리 셀들을 포함할 수 있다.
수직 스트링들은 형태에 따라 BICS(Bit-Cost Scalable) 또는 P-BICS(Pipe-shaped Bit-Cost Scalable) 구조로 형성될 수 있다. BICS 구조의 수직 스트링들은 'I'자 형태로 형성될 수 있고, P-BICS 구조의 수직 스트링들은 'U'자 형태로 형성될 수 있다. BICS 구조의 수직 스트링들은 'I'자 형태로 형성되기 때문에, 하나의 스트링으로 이루어지지만, P-BICS 구조의 수직 스트링들은 'U'자 형태로 형성되기 때문에, 두 개의 스트링들이 파이프 채널을 통해 서로 연결되는 구조로 이루어진다.
본 발명의 실시예는 3차원 반도체 장치를 용이하게 제조할 수 있는 반도체 장치의 제조 방법에 관한 것이다.
본 발명의 실시예에 따른 반도체 장치의 제조 방법은, 하부막 상에 적층막들을 형성하는 단계; 상기 적층막들의 내부에 수직 홀을 형성하는 단계; 상기 수직 홀의 내부 표면을 따라 복수의 물질막들을 순차적으로 형성하는 단계; 상기 복수의 물질막들 중 최상단에 형성된 물질막의 일부를 제거하여 하부의 물질막이 노출되는 개구부를 형성하는 단계; 및 상기 최상단에 형성된 물질막과 상기 개구부를 통해 노출된 물질막들 간의 식각율 차이를 이용한 식각 공정을 수행하여, 상기 개구부를 통해 노출된 물질막들의 일부를 제거하는 단계를 포함한다.
본 발명의 실시예에 따른 반도체 장치의 제조 방법은, 소오스막 상에 복수의 적층막들을 형성하는 단계; 상기 적층막들의 내부에 수직 홀을 형성하는 단계; 상기 수직 홀의 내부 표면을 따라 블로킹막, 트랩막, 터널 절연막 및 서브 채널막을 순차적으로 형성하는 단계; 상기 수직 홀의 하부에 형성된 상기 터널 절연막의 일부가 노출되도록, 상기 서브 채널막의 일부를 제거하여 서브 채널 패턴을 형성하는 단계; 및 상기 수직 홀의 하부에 노출되는 막에 따라 식각율을 조절하는 식각 공정을 수행하여, 상기 수직 홀의 하부를 통해 상기 소오스막의 일부를 노출시키는 단계를 포함한다.
본 기술은 3차원 반도체 장치를 용이하게 형성할 수 있다. 특히, 3차원 반도체 장치의 수직 플러그를 용이하게 형성할 수 있다.
도 1a 내지 도 1g는 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 2는 본 발명의 실시예에 따른 반도체 장치를 설명하기 위한 블록도이다.
도 3은 3차원 반도체 장치의 메모리 블록을 구체적으로 설명하기 위한 사시도이다.
도 4a 내지 도 4h 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 5는 본 발명의 실시예에 따른 반도체 장치를 포함하는 솔리드 스테이트 드라이브를 설명하기 위한 블록도이다.
도 6은 본 발명의 실시예에 따른 반도체 장치를 포함하는 메모리 시스템을 설명하기 위한 블록도이다.
도 7은 본 발명의 실시 예에 따른 반도체 장치를 포함하는 컴퓨팅 시스템의 개략적인 구성을 설명하기 위한 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1a 내지 도 1g는 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 1a를 참조하면, 하부막(100) 상에 제1 물질막(102)을 형성한다. 제1 물질막(102)은 단층막 또는 다수의 물질막들이 적층된 다층막일 수 있다. 제1 물질막(102)의 일부를 식각하여 수직 영역(vertical region; 104)을 형성한다. 예를 들면, 제1 물질막(102)의 상부에 식각 대상 영역에 개구부가 포함된 하드 마스크 패턴(미도시)을 형성하고, 개구부를 통해 노출된 제1 물질막(102)을 하부막(100)이 노출될 때까지 식각하여 수직 영역(104)을 형성할 수 있다. 수직 영역(104)은 홀(hole) 또는 트렌치(trench) 형태로 형성될 수 있다. 수직 영역(104)의 측면 기울기는 하부막(100)으로부터 수직이 되도록 형성되어야 하지만, 제조 공정의 특성상 측면 기울기를 수직으로 형성하기가 어렵다. 실질적으로 수직 영역(104)의 측면 기울기는 수직 영역(104)의 하부로 내려갈수록 네거티브(negative)한 기울기를 가질 수 있다. 예를 들면, 수직 영역(104)은 상부에서 하부로 내려갈수록 폭이 좁아지는 구조를 갖는다.
수직 영역(104)의 표면을 따라 제2 내지 제5 물질막들(106, 108, 110 및 112)을 형성한다. 수직 영역(104)의 상부가 개방되어 있으므로, 수직 영역(104)의 표면은 측면과 저면을 포함할 수 있다. 예를 들면, 수직 영역(104)의 측면은 제1 물질막(102)의 측면에 해당될 수 있고, 수직 영역(104)의 저면은 수직 영역(104)을 통해 노출된 하부막(100)의 상면에 해당될 수 있다. 제2 내지 제5 물질막들(106, 108, 110 및 112)은 식각율(Etch Rate)이 서로 다른 물질로 이루어질 수 있다. 예를 들면, 제2 물질막(106)과 제3 물질막(108)의 식각율은 서로 다를 수 있고, 제3 물질막(108)과 제4 물질막(110)의 식각율은 서로 다를 수 있고, 제4 물질막(110)과 제5 물질막(112)의 식각율은 서로 다를 수 있다.
제2 내지 제5 물질막들(106, 108, 110 및 112)은 수직 영역(104)의 표면뿐만 아니라 제1 물질막(102)의 상부에도 형성될 수 있다. 제1 물질막(102)의 상부에 제2 내지 제5 물질막들(106, 108, 110 및 112)이 형성된 상태에서 후속 공정이 진행되거나, 제1 물질막(102)의 상부에 형성된 제2 내지 제5 물질막들(106, 108, 110 및 112)을 제거한 후 후속 공정이 진행될 수 있다. 제1 물질막(102)의 상부에 형성된 제2 내지 제5 물질막들(106, 108, 110 및 112)을 제거하는 방법은 화학적기계적연마(chemical mechanical polishing; CMP) 방법으로 수행될 수 있으며, 이 외에도 다양한 식각 방법이 수행될 수 있다. 이하, 제1 물질막(102)의 상부에 형성된 제2 내지 제5 물질막들(106, 108, 110 및 112)이 제거된 구조를 사용하여 설명하도록 한다.
도 1b를 참조하면, 수직 영역(104) 내에 제2 내지 제5 물질막들(106, 108, 110 및 112)이 형성된 전체구조 상에 식각 마스크 패턴(114)을 형성한다. 식각 마스크 패턴(114)은 다양한 방식의 증착(deposition) 방법을 통해 형성될 수 있다. 특히, 식각 마스크 패턴(114)이 제1 물질막(102)의 상부에 형성될 때, 수직 영역(104)이 형성된 제5 물질막(112)의 상부 모서리 부근에 보잉(114a)이 발생하여 수직 영역(104)의 상부 개구부의 폭이 좁아질 수 있다. 보잉(114a) 발생으로 인해 폭이 좁아진 수직 영역(104)의 상부 개구부를 제1 개구부(OP1)로 정의한다.
도 1c를 참조하면, 식각 마스크 패턴(114)의 제1 개구부(OP1) 사이로 노출된 제5 물질막(112)의 일부를 제거하기 위한 제1 식각 공정을 수행하여 수직 영역(104)의 하부에 제4 물질막(110)의 일부를 노출하는 제2 개구부(OP2)를 형성한다. 수직 영역(104)의 측벽에 잔류하는 제5 물질막(112)은 제5 물질 패턴(112a)이 된다. 제1 식각 공정은 수직 영역(104)의 측벽에 형성된 제5 물질 패턴(112a)의 손상을 억제하면서, 수직 영역(104)의 하부에 형성된 제5 물질막(112)의 일부를 제거하기 위하여 이방성(anisotropic) 건식 식각 공정으로 수행될 수 있다. 제1 식각 공정은 제4 물질막(110)보다 제5 물질막(112)의 식각율이 높은 소오스 가스를 사용하여 수행될 수 있다. 즉, 제1 식각 공정은 제4 물질막(110)보다 제5 물질막(112)의 식각 속도가 빠른 소오스 가스를 사용하여 수행될 수 있다. 제5 물질 패턴(112a)은 후속 수행하는 식각 공정시 식각 마스크로 사용될 수 있다.
도 1d를 참조하면, 제2 개구부(OP2)를 통해 노출된 제4 물질막(110)의 일부를 제거하기 위한 제2 식각 공정이 수행된다. 제2 식각 공정은 클리닝(cleaning) 공정으로 수행될 수 있다. 예를 들면, 제2 식각 공정은 제5 물질 패턴(112a)을 식각 마스크로 사용한 건식 클리닝 공정으로 수행될 수 있다. 제5 물질 패턴(112a)의 제2 개구부(OP2)를 통해 제4 물질막(110)의 일부가 노출되므로, 노출된 제4 물질막(110)이 제2 식각 공정시 제거되어 제3 개구부(OP3)를 포함하는 제4 물질 패턴(110a)이 형성될 수 있다. 제3 개구부(OP3)를 통해 제3 물질막(108)이 노출될 수 있다. 제2 식각 공정시 제5 물질 패턴(112a)이 식각 마스크로 사용되므로, 제2 식각 공정은 제5 물질 패턴(112a)보다 제4 물질막(110)의 식각율이 높은 소오스 가스를 사용하여 수행될 수 있다. 바람직하게는, 제2 식각 공정은 제5 물질 패턴(112a)의 식각율이 낮은 소오스 가스를 사용하여 수행될 수 있다.
도 1e를 참조하면, 제3 개구부(OP3)를 통해 노출된 제3 물질막(108)의 일부를 제거하기 위한 제3 식각 공정이 수행된다. 제3 식각 공정은 클리닝(cleaning) 공정으로 수행될 수 있다. 예를 들면, 제3 식각 공정은 제5 물질 패턴(112a)을 식각 마스크로 사용한 건식 클리닝 공정으로 수행될 수 있다. 제3 개구부(OP3)를 통해 제3 물질막(108)의 일부가 노출되므로, 노출된 제3 물질막(108)이 제3 식각 공정시 제거되어 제4 개구부(OP4)를 포함하는 제3 물질 패턴(108a)이 형성될 수 있다. 제4 개구부(OP4)를 통해 제2 물질막(106)이 노출될 수 있다. 제3 식각 공정시 제5 물질 패턴(112a)이 식각 마스크로 사용되므로, 제3 식각 공정은 제5 물질 패턴(112a)보다 제3 물질막(108)의 식각율이 높은 소오스 가스를 사용하여 수행될 수 있다. 예를 들면, 제3 식각 공정은 제5 물질 패턴(112a):제3 물질막(108)의 식각율이 적어도 1:4 이상 차이 나는 소오스 가스를 사용하여 수행될 수 있다.
도 1f를 참조하면, 제4 개구부(OP4)를 통해 노출된 제2 물질막(106)의 일부를 제거하기 위한 제4 식각 공정이 수행된다. 제4 식각 공정은 클리닝(cleaning) 공정으로 수행될 수 있다. 예를 들면, 제4 식각 공정은 제5 물질 패턴(112a)을 식각 마스크로 사용한 건식 클리닝 공정으로 수행될 수 있다. 제4 개구부(OP4)를 통해 제2 물질막(106)의 일부가 노출되므로, 노출된 제2 물질막(106)이 제4 식각 공정시 제거되어 제5 개구부(OP5)를 포함하는 제2 물질 패턴(106a)이 형성될 수 있다. 제5 개구부(OP5)를 통해 하부막(100)이 노출될 수 있다. 제4 식각 공정시 제5 물질 패턴(112a)이 식각 마스크로 사용되므로, 제4 식각 공정은 제5 물질 패턴(112a)보다 제2 물질막(106)의 식각율이 높은 소오스 가스를 사용하여 수행될 수 있다. 바람직하게는, 제4 식각 공정은 제5 물질 패턴(112a)의 식각율이 낮은소오스 가스를 사용하여 수행될 수 있다.
도 1g를 참조하면, 상술한 제1 내지 제4 식각 공정이 수행되는 동안, 제5 물질 패턴(112a)에 식각 손상이 발생할 수 있다. 제5 물질 패턴(112a)의 식각 손상을 보상하기 위하여, 제5 개구부(OP5)를 통해 노출된 하부막(100)을 포함한 수직 영역(104)의 내부 표면을 따라 제5 물질 패턴(112a)과 동일한 물질로 이루어진 제6 물질막(112b)을 형성한다.
상술한 바와 같이, 수직 영역(104)의 내부 표면을 따라 복수의 물질막들이 형성된 경우, 최상단에 형성된 물질막의 일부를 제거하여 개구부를 형성한 후, 개구부를 통해 노출된 하부 물질막들은 식각율을 이용한 식각 공정을 수행하여 제거될 수 있다.
상술한 제조 방법이 적용될 수 있는 실시예를 구체적으로 설명하면 다음과 같다.
도 2는 본 발명의 실시예에 따른 반도체 장치를 설명하기 위한 블록도이다.
도 2를 참조하면, 반도체 장치(1000)는 데이터가 저장되는 메모리 셀 어레이(210), 메모리 셀 어레이(210)의 프로그램 동작, 리드 동작 또는 소거 동작을 수행하도록 구성된 주변회로(220), 주변회로(220)를 제어하도록 구성된 제어회로(230)를 포함한다.
메모리 셀 어레이(210)는 서로 동일하게 구성된 다수의 메모리 블록들을 포함한다. 각각의 메모리 블록들은 3차원 구조로 이루어진 다수의 셀 스트링들(cell strings)을 포함할 수 있다. 다수의 스트링들은 데이터가 저장되는 다수의 메모리 셀들을 포함하며, 기판으로부터 수직하게 배열되는 3차원 구조로 이루어질 수 있다. 메모리 셀들은 1 비트의 데이터가 저장될 수 있는 싱글 레벨 셀들(single level cells; SLC)로 이루어지거나, 2 비트 이상의 데이터가 저장될 수 있는 멀티 레벨 셀들(multi level cells; MLC), 트리플 레벨 셀들(triple level cell; TLC) 또는 쿼드러플 레벨 셀들(quadruple level cell; QLC)로 이루어질 수 있다. 예를 들면, 멀티 레벨 셀들(MLC)은 하나의 메모리 셀에 2 비트의 데이터가 저장되는 셀이고, 트리플 레벨 셀들(TLC)은 하나의 메모리 셀에 3 비트의 데이터가 저장되는 셀이고, 쿼드러플 레벨 셀들(QLC)은 하나의 메모리 셀에 4 비트의 데이터가 저장되는 셀이다.
주변회로(220)는 전압 생성 회로(21), 로우 디코더(22), 페이지 버퍼(23), 컬럼 디코더(24) 및 입출력 회로(25)를 포함한다.
전압 생성 회로(21)는, 동작신호(OP_CMD)에 응답하여 다양한 레벨들을 갖는 동작전압들을 생성하고, 생성된 동작전압들을 글로벌 라인들(global lines; GL)에 인가한다. 예를 들면, 전압 생성 회로(21)는 프로그램 전압, 리드 전압 및 소거전압을 생성할 수 있다. 이 외에도, 전압 생성 회로(21)는 다양한 동작에 필요한 다양한 전압들을 생성할 수 있다.
로우 디코더(22)는 로우 어드레스(RADD)에 응답하여 메모리 셀 어레이(210)에 포함된 메모리 블록들 중 하나를 선택하고, 선택된 메모리 블록에 연결된 로컬 라인들(local lines; LL)에 동작전압들을 전달한다. 예를 들면, 로컬 라인들(LL)은 소오스 셀렉트 라인들, 워드라인들 및 드레인 셀렉트 라인들 을 포함할 수 있다.
페이지 버퍼(23)는 비트라인들(BL)을 통해 메모리 블록들과 연결된다. 페이지 버퍼(23)는 프로그램, 리드 및 소거 동작시, 페이지 버퍼 제어 신호들(PBSIGNALS)에 응답하여 선택된 메모리 블록과 데이터를 주고 받으며, 전달받은 데이터를 임시로 저장한다.
컬럼 디코더(24)는 컬럼 어드레스(CADD)에 응답하여 페이지 버퍼(23)와 입출력 회로(25) 사이에서 데이터를 전달한다.
입출력 회로(25)는 외부로부터 전달받은 커맨드(CMD) 및 어드레스(ADD)를 제어회로(130)에 전달하고, 외부로부터 전달받은 데이터(DATA)를 컬럼 디코더(24)에 전송하고, 컬럼 디코더(24)로부터 전달받은 데이터(DATA)를 외부로 출력한다.
제어회로(130)는 커맨드(CMD) 및 어드레스(ADD)에 응답하여 주변회로(120)를 제어한다. 예를 들면, 제어회로(230)는 커맨드(CMD)에 응답하여 프로그램 동작, 리드 동작 또는 소거 동작을 수행하도록 주변회로(220)를 제어할 수 있다.
도 3은 3차원 반도체 장치의 메모리 블록을 구체적으로 설명하기 위한 사시도이다.
도 3을 참조하면, 3차원 구조의 메모리 블록은 기판으로부터 수직하게 배열되며 I자 형태를 갖는 셀 스트링들을 포함할 수 있다.
셀 스트링들은 비트라인들(BL)과 공통 소오스 라인(CSL) 사이에 수직하게 배열될 수 있다. 이러한 구조를 BiCS(Bit Cost Scalable)라고 부르기도 한다. 예를 들면, 공통 소오스 라인(CSL)이 기판의 상부에 수평하게 형성된 경우, BiCS 구조를 갖는 셀 스트링들은 공통 소오스 라인(CSL)의 상부에 수직한 방향으로 형성될 수 있다. 더욱 구체적으로 설명하면, 셀 스트링들은 X 및 Y 방향으로 매트릭스 형태로 배열될 수 있으며, 공통 소오스 라인(CSL)의 상부에 원통 형태로 형성된 메모리막(ML)을 따라 형성된 소오스 셀렉트 트랜지스터들, 메모리 셀들 및 드레인 셀렉트 트랜지스터들을 포함할 수 있다. 도면에는 도시되지 않았으나, 메모리막(ML)의 내부에는 수직 채널막이 형성될 수 있다. 채널막은 원통 형태로 형성되거나 원기둥 형태로 형성될 수 있다.
소오스 셀렉트 트랜지스터들은 소오스 셀렉트 라인들(SSL)에 연결되고, 메모리 셀들은 워드라인들(WL)에 연결되며, 드레인 셀렉트 트랜지스터들은 드레인 셀렉트 라인들(DSL)에 연결된다. 소오스 셀렉트 라인들(SSL), 워드라인들(WL) 및 드레인 셀렉트 라인들(DSL)은 공통 소오스 라인(CSL)의 상부에 서로 이격되어 순차적으로 적층되며, X 방향을 따라 연장되고, Y 방향으로는 서로 이격된다. X 방향과 Y 방향은 기판에 대하여 수평하고 서로 직교한다. 메모리막(ML)은 소오스 셀렉트 라인들(SSL), 워드라인들(WL) 및 드레인 셀렉트 라인들(DSL)을 수직으로 관통하는 수직 홀들(VH)의 내부에 형성되며, 일부가 드레인 셀렉트 라인들(DSL)의 상부로 돌출될 수 있다. 드레인 셀렉트 라인들(DSL)의 상부로 돌출된 메모리막(ML)의 상부에 비트라인들(BL)이 형성될 수 있다. 비트라인들(BL)은 워드라인들(WL)에 직교하는 방향으로 형성될 수 있다. 예를 들면, 비트라인들(BL)은 Y 방향을 따라 연장되고, X 방향으로는 서로 이격된다. 메모리막(ML)과 비트라인들(BL) 사이에 콘택 플러그(CT)가 더 형성될 수도 있다.
상술한 구성 중에서 수직 홀(VH)의 내부에 메모리막(ML)을 형성하는 제조 방법을 구체적으로 설명하면 다음과 같다.
도 4a 내지 도 4h 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 4a를 참조하면, 소오스막(400) 상에 제1 적층막들(401) 및 제2 적층막들(402)을 교대로 적층한다. 소오스막(400)은 기판(substrate) 상에 형성될 수 있다. 제1 적층막들(401)은 절연막으로 형성될 수 있다. 예를 들면, 절연막들은 산화막일 수 있다. 제2 적층막들(402)은 제조 방법에 따라 희생막 또는 도전막으로 형성될 수 있다. 예를 들면, 희생막은 질화막일 수 있고, 도전막은 폴리실리콘막일 수 있다. 희생막을 형성하는 경우, 후속 공정시 희생막이 제거되고, 희생막이 제거된 영역에 도전막이 채워질 수 있다.
제1 및 제2 적층막들(401 및 402)의 일부를 식각하여 수직 홀(vertical hole; VH)을 형성한다. 예를 들면, 제1 및 제2 적층막들(401 및 402)의 상부에 식각 대상 영역에 개구부가 형성된 하드 마스크 패턴(미도시)을 형성하고, 개구부를 통해 노출된 제1 및 제2 적층막들(401 및 402)을 소오스막(400)이 노출될 때까지 식각하여 수직 홀(VH)을 형성할 수 있다. 수직 홀(VH)의 측면 기울기는 소오스막(400)으로부터 수직이 되도록 형성되어야 하지만, 제조 공정의 특성상 측면 기울기를 수직으로 형성하기가 어렵다. 실질적으로 수직 홀(VH)의 측면 기울기는 수직 홀(VH)의 하부로 내려갈수록 네거티브(negative)한 기울기를 가질 수 있다. 예를 들면, 수직 홀(VH)은 상부에서 하부로 내려갈수록 폭이 좁아지는 구조로 형성될 수 있다.
수직 홀(VH)의 표면을 따라 블로킹막(403), 트랩막(404), 터널 절연막(405) 및 서브 채널막(406)을 순차적으로 형성한다. 블로킹막(403), 트랩막(404) 및 터널 절연막(405)이 메모리막에 포함될 수 있다. 수직 홀(VH)의 상부가 개방되어 있으므로, 수직 홀(VH)의 표면은 측부와 하부를 포함할 수 있다. 예를 들면, 수직 홀(VH)의 측부에는 제1 및 제2 적층막들(401 및 402)이 포함될 수 있고, 하부에는 수직 홀(VH)을 통해 노출된 소오스막(400)의 상면이 포함될 수 있다. 블로킹막(403), 트랩막(404) 및 터널 절연막(405)은 서브 채널막(406)과 식각율이 서로 다른 물질로 형성될 수 있다. 예를 들면, 블로킹막(403)은 절연막으로 형성될 수 있으며, 예를 들면 산화막으로 형성될 수 있다. 트랩막(404)은 전자(electron)가 트랩되는 막으로써 질화막으로 형성될 수 있다. 터널 절연막(405)은 절연막으로 형성될 수 있으며, 예를 들면 산화막으로 형성될 수 있다. 서브 채널막(406)은 채널 형성을 위한 막으로써 예를 들면 폴리실리콘막으로 형성될 수 있다.
블로킹막(403), 트랩막(404), 터널 절연막(405) 및 서브 채널막(406)은 수직 홀(VH)의 내부 표면뿐만 아니라 제1 및 제2 적층막들(401 및 402)이 적층된 영역의 상부에도 형성될 수 있다. 제1 및 제2 적층막들(401 및 402)의 상부에 블로킹막(403), 트랩막(404), 터널 절연막(405) 및 서브 채널막(406)이 형성된 상태에서 후속 공정이 진행되거나, 제1 및 제2 적층막들(401 및 402)의 상부에 형성된 블로킹막(403), 트랩막(404), 터널 절연막(405) 및 서브 채널막(406)을 제거한 후 후속 공정이 진행될 수도 있다. 제1 및 제2 적층막들(401 및 402)의 상부에 형성된 블로킹막(403), 트랩막(404), 터널 절연막(405) 및 서브 채널막(406)을 제거하는 방법은 화학적기계적연마(chemical mechanical polishing; CMP) 방법으로 수행될 수 있으며, 이 외에도 다양한 식각 방법이 수행될 수 있다. 이하, 제1 및 제2 적층막들(401 및 402)의 상부에 형성된 블로킹막(403), 트랩막(404), 터널 절연막(405) 및 서브 채널막(406)이 제거된 구조를 사용하여 설명하도록 한다.
도 4b를 참조하면, 수직 홀(VH) 내에 블로킹막(403), 트랩막(404), 터널 절연막(405) 및 서브 채널막(406)이 형성된 전체구조 상에 식각 마스크 패턴(407)을 형성한다. 식각 마스크 패턴(407)은 다양한 방식의 증착(deposition) 방법을 통해 형성될 수 있다. 특히, 식각 마스크 패턴(407)이 제1 및 제2 적층막들(401 및 402)의 상부에 형성될 때, 수직 홀(VH) 내에 형성된 서브 채널막(406)의 상부 모서리 부근에 보잉(407a)이 발생하여 수직 홀(VH)의 상부 개구부의 폭이 좁아질 수 있다. 보잉(407a) 발생으로 인해 폭이 좁아진 수직 홀(VH)의 상부 개구부를 제1 개구부(OP1)로 정의한다.
도 4c를 참조하면, 식각 마스크 패턴(407)의 제1 개구부(OP1) 사이로 노출된 서브 채널막(406)의 일부를 제거하기 위한 제1 식각 공정을 수행하여 수직 홀(VH)의 하부에 터널 절연막(405)의 일부를 노출하는 제2 개구부(OP2)를 형성한다. 수직 홀(VH)의 측벽에 잔류하는 서브 채널막(406)은 서브 채널 패턴(406a)이 된다. 제1 식각 공정은 수직 홀(VH)의 측벽에 형성된 서브 채널 패턴(406a)의 손상을 억제하면서, 수직 홀(VH)의 하부에 형성된 서브 채널막(406)의 일부를 제거하기 위하여 이방성(anisotropic) 건식 식각 공정으로 수행될 수 있다. 제1 식각 공정은 터널 절연막(405)보다 서브 채널막(406)의 식각율이 높은 소오스 가스를 사용하여 수행될 수 있다. 즉, 제1 식각 공정은 터널 절연막(405)보다 서브 채널막(406)의 식각 속도가 빠른 소오스 가스를 사용하여 수행될 수 있다. 서브 채널 패턴(406a)은 후속 수행되는 식각 공정시 식각 마스크로 사용될 수 있다.
도 4d를 참조하면, 제2 개구부(OP2)를 통해 노출된 터널 절연막(405)의 일부를 제거하기 위한 제2 식각 공정이 수행된다. 제2 식각 공정은 클리닝(cleaning) 공정으로 수행될 수 있다. 예를 들면, 제2 식각 공정은 서브 채널 패턴(406a)을 식각 마스크로 사용한 건식 클리닝 공정으로 수행될 수 있다. 서브 채널 패턴(406a)의 제2 개구부(OP2)를 통해 터널 절연막(405)의 일부가 노출되므로, 노출된 터널 절연막(405)이 제2 식각 공정시 제거되어 제3 개구부(OP3)를 포함하는 터널 절연 패턴(405a)이 형성될 수 있다. 제3 개구부(OP3)를 통해서는 트랩막(404)이 노출될 수 있다. 제2 식각 공정시 서브 채널 패턴(406a)이 식각 마스크로 사용되므로, 제2 식각 공정은 서브 채널 패턴(406a)보다 터널 절연막(405)의 식각 선택율이 높은 소오스 가스를 사용하여 수행될 수 있다. 바람직하게는, 제2 식각 공정은 서브 채널 패턴(406a)의 식각율이 낮은 소오스 가스를 사용하여 수행될 수 있다.
도 4e를 참조하면, 제3 개구부(OP3)를 통해 노출된 트랩막(404)의 일부를 제거하기 위한 제3 식각 공정이 수행된다. 제3 식각 공정은 클리닝(cleaning) 공정으로 수행될 수 있다. 예를 들면, 제3 식각 공정은 서브 채널 패턴(406a)을 식각 마스크로 사용한 건식 클리닝 공정으로 수행될 수 있다. 제3 개구부(OP3)를 통해 트랩막(404)의 일부가 노출되므로, 노출된 트랩막(404)이 제3 식각 공정시 제거되어 제4 개구부(OP4)를 포함하는 트랩 패턴(404a)이 형성될 수 있다. 제4 개구부(OP4)를 통해서는 블로킹막(403)이 노출될 수 있다. 제3 식각 공정시 서브 채널 패턴(406a)이 식각 마스크로 사용되므로, 제3 식각 공정은 서브 채널 패턴(406a)보다 트랩막(404)의 식각율이 높은 소오스 가스를 사용하여 수행될 수 있다. 예를 들면, 제3 식각 공정은 채널 서브 패턴(406a):트랩막(404)의 식각율이 적어도 1:4 이상 차이 나는 소오스 가스를 사용하여 수행될 수 있다.
도 4f를 참조하면, 제4 개구부(OP4)를 통해 노출된 블로킹막(403)의 일부를 제거하기 위한 제4 식각 공정이 수행된다. 제4 식각 공정은 클리닝(cleaning) 공정으로 수행될 수 있다. 예를 들면, 제4 식각 공정은 서브 채널 패턴(406a)을 식각 마스크로 사용한 건식 클리닝 공정으로 수행될 수 있다. 제4 개구부(OP4)를 통해 블로킹막(403)의 일부가 노출되므로, 노출된 블로킹막(403)이 제4 식각 공정시 제거되어 제5 개구부(OP5)를 포함하는 블로킹 패턴(403a)이 형성될 수 있다. 제5 개구부(OP5)를 통해서 소오스막(400)이 노출될 수 있다. 제4 식각 공정시 서브 채널 패턴(406a)이 식각 마스크로 사용되므로, 제4 식각 공정은 서브 채널 패턴(406a)보다 블로킹막(403)의 식각율이 높은 소오스 가스를 사용하여 수행될 수 있다. 바람직하게는, 제4 식각 공정은 서브 채널 패턴(406a)의 식각율이 낮은 소오스 가스를 사용하여 수행될 수 있다.
도 4g를 참조하면, 상술한 제1 내지 제4 식각 공정이 수행되는 동안, 서브 채널 패턴(406a)에 식각 손상이 발생할 수 있다. 서브 채널 패턴(406a)의 식각 손상을 보상하기 위하여, 제5 개구부(OP5)를 통해 노출된 소오스막(400)을 포함한 수직 홀(VH)의 내부 표면을 따라 서브 채널 패턴(406a)과 동일한 물질로 이루어진 메인 채널막(408)을 형성한다. 예를 들면, 메인 채널막(408)은 폴리실리콘막일 수 있다.
이로서 메인 채널막이 소오스막(400)과 접촉하게 되어 수직채널로서 역할을 수행할 수 있게 된다.
또는, 메인 채널막(408)을 형성하기 이전에, 식각 손상이 발생할 수 있는 서브 채널 패턴(406a)의 표면을 일부 제거하기 위한 클리닝 공정이 더 수행될 수 있다. 클리닝 공정은 습식 클리닝 공정으로써, 산화막:서브 채널 패턴(406a)의 식각율이 적어도 1:10인 수용액을 사용하여 수행될 수 있다. 습식 클리닝 공정이 수행된 후에는, 이전 공정에서 발생할 수 있는 잔류물을 제거하고 서브 패턴(406a)의 표면을 일부 제거하기 위한 건식 클리닝 공정이 더 수행될 수 있다. 건식 클리닝 공정은 산화막:서브 채널 패턴(406a)의 식각율이 적어도 1:100인 가스를 사용하여 수행될 수 있다.
도 4h를 참조하면, 식각 마스크 패턴(407)을 제거한 후, 메인 채널막(408)이 형성된 수직 홀(VH)의 내부에 수직 절연막(409)을 형성한다. 수직 절연막(409)은 산화막일 수 있다. 메인 채널막(408)은 스트링 내에서 수직 채널막(VC)이 될 수 있다. 블로킹 패턴(403a), 트랩 패턴(404a) 및 터널 절연 패턴(405a)은 도 3에서 상술한 메모리막(ML)이 될 수 있다. 이로써, 수직 절연막(409), 수직 채널막(VC) 및 메모리막(ML)을 포함한 수직 플러그가 형성된다.
상술한 바와 같이, 수직 홀(VH)의 내부 표면을 따라 복수의 막들이 형성된 경우, 최상단에 형성된 막의 저면 일부를 제거하여 개구부를 형성한 후, 개구부를 통해 노출된 하부 물질막들은 최상단에 형성된 막과의 식각율을 이용한 식각 공정을 수행하여 제거될 수 있다. 또한, 상술한 실시예는 복수의 수직 홀들이 적층된 구조의 제조 공정에도 적용될 수 있다.
도 5는 본 발명의 실시예에 따른 반도체 장치를 포함하는 솔리드 스테이트 드라이브를 설명하기 위한 블록도이다.
도 5를 참조하면, 드라이브 장치(2000)는 호스트(2100; Host)와 SSD(2200)를 포함한다. SSD(2200)는 SSD 제어부(2210; SSD Controller), 버퍼 메모리(2220; Buffer Memory) 및 반도체 장치(1000)를 포함한다.
SSD 제어부(2210)는 호스트(2100)와 SSD(2200)와의 물리적 연결을 제공한다. 즉, SSD 제어부(2210)는 호스트(2100)의 버스 포맷(Bus Format)에 대응하여 SSD(2200)와의 인터페이싱을 제공한다. 특히, SSD 제어부(2210)는 호스트(2100)로부터 제공되는 명령어를 디코딩한다. 디코딩된 결과에 따라, SSD 제어부(2210)는 반도체 장치(1000)를 액세스한다. 호스트(2100)의 버스 포맷(Bus format)으로 USB(Universal Serial Bus), SCSI(Small Computer System Interface), PCI express, ATA, PATA(Parallel ATA), SATA(Serial ATA), SAS(Serial Attached SCSI) 등이 포함될 수 있다.
버퍼 메모리(2220)에는 호스트(2100)로부터 제공되는 프로그램 데이터 또는 반도체 장치(1000)로부터 리드된 데이터가 임시적으로 저장된다. 호스트(2100)의 리드 요청시 반도체 장치(1000)에 존재하는 데이터가 캐시되어 있는 경우, 버퍼 메모리(2220)는 캐시된 데이터를 직접 호스트(2100)로 제공하는 캐시 기능을 지원한다. 일반적으로, 호스트(2100)의 버스 포맷(예를 들면, SATA 또는 SAS)에 의한 데이터 전송 속도는 SSD(2200)의 메모리 채널의 전송 속도보다 빠르다. 즉, 호스트(2100)의 인터페이스 속도가 SSD(2200)의 메모리 채널의 전송 속도보다 빠른 경우, 대용량의 버퍼 메모리(2220)를 제공함으로써 속도 차이로 발생하는 퍼포먼스 저하를 최소화할 수 있다. 버퍼 메모리(2220)는 대용량의 보조 기억 장치로 사용되는 SSD(2200)에서 충분한 버퍼링을 제공하기 위해 동기식 DRAM(Synchronous DRAM)으로 제공될 수 있다.
반도체 장치(1000)는 SSD(2200)의 저장 매체로서 제공된다. 예를 들면, 반도체 장치(1000)는 도 1에서 상술한 바와 같이 대용량의 저장 능력을 가지는 불휘발성 메모리 장치로 제공될 수 있으며, 불휘발성 메모리 중에서도 낸드 플래시 메모리(NAND-type Flash memory)로 제공될 수 있다.
도 6은 본 발명의 실시예에 따른 반도체 장치를 포함하는 메모리 시스템을 설명하기 위한 블록도이다.
도 6을 참조하면, 본 발명에 따른 메모리 시스템(3000)은 메모리 제어부(3100)와 반도체 장치(1000)를 포함할 수 있다.
반도체 장치(1000)는 도 2와 실질적으로 동일하게 구성될 수 있으므로, 반도체 장치(1000)에 대한 구체적인 설명은 생략한다.
메모리 제어부(3100)는 반도체 장치(1000)를 제어하도록 구성될 수 있다. SRAM(3110)은 CPU(3120)의 워킹 메모리로 사용될 수 있다. 호스트 인터페이스(3130; Host I/F)는 메모리 시스템(3000)과 접속되는 호스트의 데이터 교환 프로토콜을 구비할 수 있다. 메모리 제어부(3100)에 구비된 에러 정정 회로(3140; ECC)는 반도체 장치(1000)로부터 리드된 데이터에 포함되어 있는 에러를 검출 및 정정할 수 있다. 반도체 인터페이스(3150; Semiconductor I/F)는 반도체 장치(1000)와 인터페이싱 할 수 있다. CPU(3120)는 메모리 제어부(3100)의 데이터 교환을 위한 제어동작을 수행할 수 있다. 또한, 도 11에는 도시되지 않았지만, 메모리 시스템(3000)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있다.
본 발명에 따른 메모리 시스템(3000)은, 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), 디지털 카메라(digital camera), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 장치들 중 하나에 적용될 수 있다.
도 7은 본 발명의 실시 예에 따른 반도체 장치를 포함하는 컴퓨팅 시스템의 개략적인 구성을 설명하기 위한 도면이다.
도 7을 참조하면, 본 발명에 따른 컴퓨팅 시스템(4000)은 버스(4300)에 전기적으로 연결된 반도체 장치(1000), 메모리 제어부(4100), 모뎀(4200), 마이크로프로세서(4400) 및 사용자 인터페이스(4500)를 포함한다. 본 발명에 따른 컴퓨팅 시스템(4000)이 모바일 장치인 경우, 컴퓨팅 시스템(4000)의 동작 전압을 공급하기 위한 배터리(4600)가 추가적으로 제공될 수 있다. 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(4000)에는 응용 칩셋(application chip set), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램 등이 더 포함될 수 있다.
반도체 장치(1000)는 도 2와 실질적으로 동일하게 구성될 수 있으므로, 반도체 장치(1000)에 대한 구체적인 설명은 생략한다.
메모리 제어부(4100)와 반도체 장치(1000)는 SSD(Solid State Drive/Disk)를 구성할 수 있다.
본 발명에 따른 반도체 장치 및 메모리 제어부는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 반도체 장치 및 메모리 제어부는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP) 및 Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지들을 이용하여 실장 될 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
400: 소오스막 VH: 수직 홀
401: 제1 적층막들 402: 제2 적층막들
403: 블로킹막 403a: 블로킹 패턴
404: 트랩막 404a: 트랩 패턴
405: 터널 절연막 405a: 터널 절연 패턴
406: 채널막 406a: 채널 패턴
407: 식각 마스크 패턴 OP1, OP2, OP3, OP4, OP5: 개구부들

Claims (20)

  1. 적층막들을 형성하는 단계;
    상기 적층막들의 내부에 수직 홀을 형성하는 단계;
    상기 수직 홀의 내부 표면을 따라 복수의 물질막들을 순차적으로 형성하는 단계;
    상기 복수의 물질막들 중 최상단에 형성된 물질막의 일부를 제거하여 하부의 물질막이 노출되는 개구부를 형성하는 단계; 및
    상기 최상단에 형성된 물질막과 상기 개구부를 통해 노출된 물질막들 간의 식각율 차이를 이용한 식각 공정을 수행하여, 상기 개구부를 통해 노출된 물질막들의 일부를 제거하는 단계를 포함하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 식각 공정은 상기 개구부를 통해 노출되는 물질막에 따라 상기 식각율 차이가 달라지도록 소오스 가스를 변경하여 수행되는 반도체 장치의 제조 방법.
  3. 제1항에 있어서,
    상기 최상단에 형성된 물질막은 상기 식각 공정시 식각 마스크로 사용되는 반도체 장치의 제조 방법.
  4. 제1항에 있어서, 상기 개구부를 형성하는 단계 이전에,
    상기 수직 홀이 형성된 상기 적층막들의 상부에 식각 마스크 패턴을 형성하는 단계를 더 포함하는 반도체 장치의 제조 방법.
  5. 제4항에 있어서,
    상기 식각 마스크 패턴은 상기 수직 홀의 상부 모서리들에서 보잉(bowing)이 발생하도록 형성되는 반도체 장치의 제조 방법.
  6. 제5항에 있어서,
    상기 식각 마스크 패턴은, 상기 보잉 사이의 개구부를 통해 상기 최상단에 형성된 물질막의 저면 일부가 노출되도록 형성되는 반도체 장치의 제조 방법.
  7. 소오스막 상에 복수의 적층막들을 형성하는 단계;
    상기 적층막들의 내부에 수직 홀을 형성하는 단계;
    상기 수직 홀의 내부 표면을 따라 블로킹막, 트랩막, 터널 절연막 및 서브 채널막을 순차적으로 형성하는 단계;
    상기 수직 홀의 하부에 형성된 상기 터널 절연막의 일부가 노출되도록, 상기 서브 채널막의 일부를 제거하여 서브 채널 패턴을 형성하는 단계; 및
    상기 수직 홀의 하부에 노출되는 막에 따라 식각율을 조절하는 식각 공정을 수행하여, 상기 수직 홀의 하부를 통해 상기 소오스막의 일부를 노출시키는 단계를 포함하는 반도체 장치의 제조 방법.
  8. 제7항에 있어서,
    상기 적층막들은 제1 적층막들 및 제2 적층막들을 포함하며,상기 제1 적층막들은 절연막으로 형성되고,
    상기 제2 적층막들은 제조 방법에 따라 희생막 또는 도전막으로 형성되는 반도체 장치의 제조 방법.
  9. 제8항에 있어서,
    상기 절연막은 산화막을 포함하고,
    상기 희생막을 질화막을 포함하고,
    상기 도전막은 폴리실리콘막을 포함하는 반도체 장치의 제조 방법.
  10. 제7항에 있어서,
    상기 수직 홀은 상기 적층막들을 수직으로 관통하여 상기 소오스막의 일부가 노출되도록 형성되는 반도체 장치의 제조 방법.
  11. 제7항에 있어서, 상기 서브 채널 패턴을 형성하는 단계는,
    상기 수직 홀을 제외한 상기 서브 채널막이 형성된 전체구조 상에 식각 마스크 패턴을 형성하는 단계; 및
    상기 수직 홀의 저면에 노출된 상기 서브 채널막의 일부를 제거하기 위한 식각 공정을 수행하는 단계를 포함하는 반도체 장치의 제조 방법.
  12. 제11항에 있어서,
    상기 서브 채널막의 일부를 제거하기 위한 상기 식각 공정은 이방성(anisotropic) 건식 식각 공정으로 수행되는 반도체 장치의 제조 방법.
  13. 제7항에 있어서,
    상기 수직 홀의 하부를 통해 상기 소오스막의 일부를 노출시키는 단계는,
    상기 서브 채널 패턴보다 상기 터널 절연막, 상기 트랩막 및 상기 블로킹막의 식각율이 높은 식각 공정들을 수행하는 단계를 포함하는 반도체 장치의 제조 방법.
  14. 제13항에 있어서,
    상기 식각 공정들은 상기 식각율을 다양하게 갖는 건식 클리닝 공정들을 포함하는 반도체 장치의 제조 방법.
  15. 제7항에 있어서,
    상기 수직 홀의 하부를 통해 상기 소오스막의 일부를 노출시키는 단계 이후에,
    상기 서브 채널 패턴의 표면 일부 또는 완전히 제거하기 위한 클리닝 공정이 수행되는 단계를 더 포함하는 반도체 장치의 제조 방법.
  16. 제15항에 있어서
    상기 서브 채널 패턴의 표면 일부 또는 완전히 제거하기 위한 클리닝 공정이 수행되는 단계 이후에,
    상기 서브 채널 패턴이 제거된 영역에 메인 채널막을 형성하는 단계를 더 포함하는 반도체 장치의 제조 방법.
  17. 제16항에 있어서,
    상기 클리닝 공정은 습식 클리닝 공정으로 수행되는 반도체 장치의 제조 방법.
  18. 제17항에 있어서,
    상기 습식 클리닝 공정이 수행된 후, 건식 클리닝 공정이 수행되는 단계를 더 포함하는 반도체 장치의 제조 방법.
  19. 제18항에 있어서,
    상기 습식 클리닝 공정 및 상기 건식 클리닝 공정은, 산화막보다 상기 서브 채널 패턴의 식각율이 높은 수용액 또는 가스를 사용하여 수행되는 반도체 장치의 제조 방법.
  20. 제7항에 있어서
    상기 수직 홀의 하부를 통해 상기 소오스막의 일부를 노출시키는 단계 이후에,
    상기 서브 채널패턴 상에 메인 채널막을 형성하는 반도체 장치의 제조 방법.
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