KR20170127785A - 메모리 장치의 제조 방법 - Google Patents

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KR20170127785A
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Abstract

본 기술은 하부 구조 상에 채널막을 형성하는 단계; 상기 채널막의 상부에, 상기 채널막보다 인큐베이션 시간(incubation time)이 짧은 보상막을 형성하는 단계; 및 상기 채널막을 결정화하기 위한 열처리 공정을 수행하는 단계를 포함하는 메모리 장치의 제조 방법을 포함한다.

Description

메모리 장치의 제조 방법{Manufacturing method of memory device}
본 발명은 메모리 장치의 제조 방법에 관한 것으로, 보다 구체적으로는 3차원 메모리 장치의 제조 방법에 관한 것이다.
메모리 장치는 휘발성 메모리 장치와 비휘발성 메모리 장치를 포함할 수 있다. 휘발성 메모리 장치는 전원의 공급이 차단되면 저장된 데이터가 지워지는 반면, 비휘발성 메모리 장치는 전원의 공급이 차단되더라도 저장된 데이터가 유지될 수 있다. 이러한 특성으로 인해, 비휘발성 메모리 장치는 휴대용 저장 장치로 널리 사용되고 있다.
메모리 장치는 데이터가 저장되는 메모리 셀 어레이와, 메모리 셀 어레이의 프로그램, 리드 및 소거 동작을 수행하도록 구성된 주변 회로와, 주변 회로를 제어하는 제어 로직을 포함할 수 있다.
메모리 셀 어레이는 다수의 메모리 블록들을 포함할 수 있는데, 최근에는 메모리 장치의 집적도 증가로 인해 3차원 구조로 이루어진 메모리 블록들이 개발되고 있다. 3차원 메모리 블록들은 기판으로부터 수직 방향으로 적층된 메모리 셀들을 포함하는 수직 스트링들을 포함한다.
수직 스트링은 비트 라인들과 소오스 라인 사이에 배열될 수 있다. 수직 스트링은 수직 채널막 및 메모리 막을 포함할 수 있으며, 메모리 막을 따라 적층된 워드 라인이 연결될 수 있다. 메모리 셀들은 메모리 막과 워드 라인들 사이에 위치한다.
본 발명의 실시예는 3차원 메모리 장치의 메모리 셀들의 전하 저장 능력을 개선할 수 있는 메모리 장치의 제조 방법을 제공한다.
본 발명의 실시예에 따른 메모리 장치의 제조 방법은, 하부 구조 상에 채널막을 형성하는 단계; 상기 채널막의 상부에, 상기 채널막보다 인큐베이션 시간(incubation time)이 짧은 보상막을 형성하는 단계; 및 상기 채널막을 결정화하기 위한 열처리 공정을 수행하는 단계를 포함한다.
본 발명의 실시예에 따른 메모리 장치의 제조 방법은, 하부 구조 상에 층간 절연막들 및 희생막들을 교대로 적층하는 단계; 상기 층간 절연막들 및 희생막들을 수직으로 관통하는 수직 홀을 형성하는 단계; 상기 수직 홀의 측면을 통해 노출된 상기 층간 절연막들 및 희생막들의 측벽을 따라 메모리막을 형성하는 단계; 상기 메모리막의 내부 측면을 따라 채널막을 형성하는 단계; 상기 채널막의 내부 측면을 따라 보상막을 형성하는 단계; 및 상기 채널막을 결정화하기 위한 열처리 공정을 수행하는 단계를 포함한다.
본 기술은 3차원 메모리 장치에서 채널막의 그레인(grain) 사이즈(size)를 증가시킴으로써, 채널을 흐르는 전류를 증가시킬 수 있다. 이로 인해, 메모리 장치의 전기적 특성을 개선시킬 수 있다.
도 1은 본 발명에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 2는 도 1의 메모리 칩을 구체적으로 설명하기 위한 도면이다.
도 3 및 도 4는 3차원 구조의 메모리 블록의 실시예들을 설명하기 위한 사시도이다.
도 5a 및 도 5b는 본 발명의 일 실시예에 따른 채널막의 제조 방법을 설명하기 위한 도면이다.
도 6a 및 도 6b는 본 발명의 다른 실시예에 따른 채널막의 제조 방법을 설명하기 위한 도면이다.
도 7a 내지 도 7i는 본 발명의 실시예에 따른 메모리 장치의 제조 방법을 설명하기 위한 도면이다.
도 8은 본 발명의 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 9는 본 발명의 실시예에 따른 메모리 시스템을 포함하는 컴퓨팅 시스템의 개략적인 구성을 설명하기 위한 도면이다.
이하, 본 발명에 따른 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 하기의 설명에서는 본 발명에 따른 동작을 이해하는데 필요한 부분만이 설명되며 그 이외 부분의 설명은 본 발명의 요지를 모호하지 않도록 하기 위해 생략될 것이라는 것을 유의하여야 한다. 또한 본 발명은 여기에서 설명되는 실시 예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 여기에서 설명되는 실시 예은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 본 발명에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 1을 참조하면, 메모리 시스템(1000)은 데이터가 저장되는 메모리 장치(1100)와, 메모리 장치(1100)를 제어하는 메모리 컨트롤러(1200)를 포함할 수 있다.
메모리 장치(1100)는 다수의 메모리 칩들(1110)을 포함할 수 있다. 메모리 칩들(1110)은 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory) 또는 플래쉬 메모리(FLASH Memory)를 포함할 수 있다. 이하 실시예에서는, 낸드 플래쉬(NAND FLASH) 메모리로 이루어진 메모리 칩(1100)을 예를 들어 설명하도록 한다.
메모리 컨트롤러(1200)는 메모리 장치(1100)의 동작을 전반적으로 제어하며, 호스트(2000)로부터 수신받은 커맨드에 응답하여 메모리 장치(1100)를 제어하기 위한 커맨드, 어드레스 및 데이터를 메모리 장치(1100)에 출력하거나, 메모리 장치(1100)로부터 데이터를 수신받을 수 있다.
호스트(2000)는 PCI-E(Peripheral Component Interconnect - Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA), 또는 SAS(serial attached SCSI)와 같은 인터페이스 프로토콜을 사용하여 메모리 시스템(1000)과 통신할 수 있다.
도 2는 도 1의 메모리 칩을 구체적으로 설명하기 위한 도면이다.
도 2를 참조하면, 메모리 칩(1110)은 데이터가 저장되는 메모리 셀 어레이(110)와, 메모리 셀 어레이(110)의 프로그램 동작, 리드 동작 또는 소거 동작을 수행하도록 구성된 주변 회로(120)와, 주변 회로(120)를 제어하도록 구성된 제어 로직(130)을 포함할 수 있다.
메모리 셀 어레이(110)는 서로 동일하게 구성된 제1 내지 제K 메모리 블록들(K는 양의 정수)을 포함할 수 있다. 제1 내지 제K 메모리 블록들 각각은 제1 내지 제K 로컬 라인들(LL1~LLK)에 연결될 수 있다. 제1 내지 제K 메모리 블록들은 3차원 구조로 이루어질 수 있으며, 서로 동일하게 구성될 수 있다.
주변 회로(120)는 전압 생성 회로(21), 로우 디코더(row decoder; 22), 페이지 버퍼(oage buffer; 23), 컬럼 디코더(column decoder; 24) 및 입출력 회로(25)를 포함할 수 있다.
전압 생성 회로(21)는 동작 신호(OPSIG)에 응답하여 다양한 레벨을 갖는 동작 전압들(Vop)을 생성하고, 생성된 동작 전압들(Vop)을 글로벌 라인들에 선택적으로 인가할 수 있다. 전압 생성 회로(21)에 프로그램, 리드 또는 소거 동작에 대응되는 동작 신호(OPSIG)가 수신되면, 전압 생성 회로(21)는 프로그램, 리드 또는 소거 동작에 필요한 다양한 레벨을 갖는 동작 전압들(Vop)을 생성할 수 있다.
로우 디코더(22)는 로우 어드레스(RADD)에 응답하여 제1 내지 제K 로컬 라인들(LL1~LLK) 중에서, 선택된 메모리 블록에 연결된 로컬 라인들에 동작 전압(Vop)을 전달한다. 예를 들면, 로우 디코더(22)는 글로벌 라인들을 통해 전압 생성 회로(21)에 연결되는데, 글로벌 라인들을 통해 전달받은 동작 전압들(Vop)을 선택된 메모리 블록에 연결된 로컬 라인들에 전달한다.
페이지 버퍼(23)는 비트 라인들(BL)을 통해 메모리 셀 어레이(110)에 연결되며, 페이지 버퍼 제어 신호(PBSIGNALS)에 응답하여 비트 라인들(BL)을 양전압으로 프리차지하거나, 프로그램 및 리드 동작시 선택된 메모리 블록과 데이터를 주고 받거나, 전달받은 데이터를 임시로 저장한다.
컬럼 디코더(24)는 컬럼 어드레스(CADD)에 응답하여 페이지 버퍼(23)와 입출력 회로(25) 사이에서 데이터(DATA)를 주고받는다.
입출력 회로(25)는 메모리 컨트롤러(1200)로부터 전달받은 커맨드(CMD) 및 어드레스(ADD)를 제어 로직(130)에 전달하거나, 외부 장치로부터 전달받은 데이터(DATA)를 컬럼 디코더(24)에 전송하거나, 컬럼 디코더(24)로부터 전달받은 데이터(DATA)를 외부 장치로 출력하도록 구성된다.
제어 로직(130)은 커맨드(CMD) 및 어드레스(ADD)에 응답하여 주변 회로(120)를 제어한다. 예를 들면, 제어 로직(130)은 커맨드(CMD) 및 어드레스(ADD)에 응답하여 주변 회로(120)를 제어하기 위한 동작 신호(OPSIG), 로우 디코더(RADD), 페이지 버퍼 제어 신호(PBSIGNALS) 및 컬럼 디코더(CADD)를 출력할 수 있다.
상술한 제1 내지 제K 메모리 블록들은 3차원 구조로 이루어질 수 있는데, 서로 동일하게 구성될 수 있으므로, 이 중에서 어느 하나의 메모리 블록을 예를 들어 설명하면 다음과 같다.
도 3 및 도 4는 3차원 구조의 메모리 블록의 실시예들을 설명하기 위한 사시도이다.
도 3을 참조하면, 3차원 구조로 구성된 메모리 블록은 기판 상에 수직(Z 방향)하게 배열되고 I자 형태로 구현된 스트링들(strings; ST)을 포함할 수 있다. 스트링들(ST)은 비트 라인들(bit lines; BL)과 소스 라인(source line; SL) 사이에 배열될 수 있다. 이러한 구조를 BiCS(Bit Cost Scalable)라고 부르기도 한다. 예를 들면, 소스 라인(SL)이 기판의 상부에 수평하게 형성된 경우, BiCS 구조를 갖는 스트링들(ST)은 소스 라인(SL)의 상부에 수직한 방향으로 형성될 수 있다. 더욱 구체적으로 설명하면, 스트링들(ST)은, 제1 방향(Y 방향)으로 배열되며 서로 이격되어 적층된 소스 셀렉트 라인들(source select lines; SSL), 워드 라인들(word lines; WL) 및 드레인 셀렉트 라인들(drain select lines; DSL)을 포함할 수 있다. 소스 셀렉트 라인들(SSL), 워드 라인들(WL) 및 드레인 셀렉트 라인들(DSL)의 개수는 도 3에 도시된 개수에 한정되지 않으며, 메모리 장치에 따라 다를 수 있다. 스트링들(ST)은 소스 셀렉트 라인들(SSL), 워드 라인들(WL) 및 드레인 셀렉트 라인들(DSL)을 수직으로 관통하는 수직 채널막(CH)들과, 드레인 셀렉트 라인들(DSL)의 상부로 돌출된 수직 채널막들(CH)의 상부에 접하며 제1 방향(Y 방향)에 직교하는 제2 방향(X 방향)으로 배열된 비트 라인들(BL)을 포함할 수 있다. 메모리 셀들은 워드 라인들(WL)과 수직 채널막들(CH) 사이에 형성될 수 있다. 비트 라인들(BL)과 수직 채널막들(CH) 사이에 콘택 플러그(CT)가 더 형성될 수도 있다. 서로 다른 스트링들(ST)에 연결된 메모리 셀들 중, 서로 동일한 워드 라인에 연결된 메모리 셀들의 그룹을 페이지(page)라 부를 수 있다.
도 4를 참조하면, 3차원 구조로 구현된 메모리 블록은 기판 상에 수직(Z 방향)하게 배열되고 U자 형태로 구현된 스트링들(ST_S 및 ST_D)을 포함할 수 있다. 스트링들(ST_S)은 소스 라인(SL)에 연결된 소스 스트링들(ST_S)과, 비트 라인들(BL)에 연결된 드레인 스트링들(ST_D)을 포함할 수 있다. 소스 스트링들(ST_S)과 드레인 스트링들(ST_D)은 파이프 채널(P_CH)을 통해 서로 연결되어 U자 형태로 형성될 수 있다. 파이프 채널(P_CH)은 파이프 라인(PL) 내에 형성될 수 있다. 보다 구체적으로 설명하면, 소스 스트링들(ST_S)은 소스 라인들(SL)과 파이프 라인(PL) 사이에서 수직하게 배열될 수 있고, 드레인 스트링들(ST_D)은 비트 라인들(BL)과 파이프 라인(PL) 사이에서 수직하게 배열될 수 있다. 이러한 구조를 P-BiCS(Pipe-shaped Bit Cost Scalable)라고 부르기도 한다.
더욱 구체적으로 설명하면, 드레인 스트링들(ST_D)은, 제1 방향(Y 방향)으로 배열되고 서로 이격되어 적층된 워드 라인들(WL) 및 드레인 셀렉트 라인(DSL)과, 워드 라인들(WL) 및 드레인 셀렉트 라인(DSL)을 수직으로 관통하는 드레인 수직 채널막들(D_CH)을 포함할 수 있다. 소스 스트링들(ST_S)은, 제1 방향(Y 방향)으로 배열되며 서로 이격되어 적층된 워드 라인들(WL) 및 소스 셀렉트 라인(SSL)과, 워드 라인들(WL) 및 소스 셀렉트 라인(SSL)을 수직으로 관통하는 소스 수직 채널막들(S_CH)을 포함할 수 있다. 드레인 수직 채널막들(D_CH)과 소스 수직 채널막들(S_CH)은 파이프 라인(PL) 내에서 파이프 채널막들(P_CH)에 의해 서로 연결될 수 있다. 비트 라인들(BL)은 드레인 셀렉트 라인(DSL)의 상부로 돌출된 드레인 수직 채널막들(D_CH)의 상부에 접하며 제1 방향(Y 방향)에 직교하는 제2 방향(X 방향)으로 배열될 수 있다. 메모리 셀들은 워드 라인들(WL)과 수직 채널막들(S_CH 또는 D_CH) 사이에 형성될 수 있다.
도 3 및 도 4에서 상술한 채널막들(CH, D_CH, S_CH 및 P_CH)은 폴리 실리콘막으로 형성될 수 있다. 채널막들(CH, D_CH, S_CH 및 P_CH)의 저항에 따라 스트링들의 전류량이 달라질 수 있는데, 전류량은 특히 채널막들(CH, D_CH, S_CH 및 P_CH)의 그레인 사이즈에 따라 달라질 수 있다. 예를 들면, 채널막들(CH, D_CH, S_CH 및 P_CH)의 그레인 사이즈가 증가할수록 채널막(CH, D_CH, S_CH 및 P_CH)의 저항은 낮아지고, 이로 인해 메모리 장치의 동작시 메모리 셀을 흐르는 전류가 증가할 수 있다. 본 실시예에서는 채널막의 그레인 사이즈를 증가시킬 수 있는 제조 방법을 다음과 같이 제시한다.
도 5a 및 도 5b는 본 발명의 일 실시예에 따른 채널막의 제조 방법을 설명하기 위한 도면이다.
도 5a를 참조하면, 하부 구조(50) 상에 채널막(52)이 형성된다. 하부 구조(50)는 반도체 기판, 메모리막, 도전막 또는 절연막으로 형성될 수 있다. 채널막(52)은 비정질(amorphous) 실리콘막(silicon layer)으로 형성될 수 있다. 예를 들면, 채널막(52)은 실리콘막이 결정화되지 않는 온도에서 형성될 수 있다. 일 실시예로, 채널막(52)은 500℃ 내지 550℃ 사이의 온도 조건에서 형성될 수 있다.
이어서, 채널막(52)의 상부에 보상막(compensation layer; 54)이 형성된다. 보상막(54)은 채널막(52)의 그레인(grain) 사이즈를 증가시키기 위해 사용되며, 채널막(52)보다 인큐베이션 시간(incubation time)이 짧은 막으로 형성될 수 있다. 예를 들면, 보상막(54)은 실리콘-게르마늄막(silicon-germanium layer)으로 형성될 수 있다. (농도도 자유롭게 조절 할 수 있다는 표현도 포함되면 좋겠습니다.) 실리콘-게르마늄막에서 게르마늄(germanium)의 농도가 증가할수록 후속 수행되는 결정화 공정시 채널막(52)의 그레인 사이즈는 증가할 수 있다. 다만, 채널막(52)의 그레인 사이즈는 증가하는 대신 채널막(52)의 모폴러지(morphology) 특성은 저하될 수 있다. 이러한 특성을 고려하여, 실리콘-게르마늄막에서 게르마늄(germanium)의 농도가 조절될 수 있으며, 예를 들면, 게르마늄의 농도는 28% 내지 80% 사이에서 조절될 수 있다. 결정화 공정을 구체적으로 설명하면 다음과 같다.
도 5b를 참조하면, 채널막(52) 상에 보상막(54)이 형성된 상태에서 채널막(52)을 결정화하기 위한 결정화 공정이 수행된다. 결정화 공정은 열처리 공정으로 수행될 수 있다. 열처리 공정의 온도와 시간에 따라 채널막(52)의 그레인 사이즈가 달라질 수 있다. 따라서, 채널막(52)의 그레인 사이즈가 증가할 수 있도록 열처리 공정의 온도와 시간을 적절히 조절한다. 예를 들면, 열처리 공정시 온도는 400℃ 내지 620℃ 사이에서 조절될 수 있고, 시간은 2시간 내지 4시간 사이에서 조절될 수 있다. 또한, 열처리 공정은 질소(N2) 분위기에서 수행될 수 있다.
상술한 조건에서 열처리 공정이 수행되면, 보상막(54)이 채널막(52)보다 빠르게 결정화가 진행되어 결정화된 보상막(54a)으로 변형된다. 보상막(54)이 결정화된 보상막(54a)으로 변형될 때, 보상막(54)의 표면부터 그레인이 성장하여 결정화된 보상막(54a)으로 변형될 수 있다. 보상막(54)의 표면에서 그레인이 성장하면, 채널막(52)은 에피택시(epitaxy) 성장(growth)에 의해 결정화된 채널막(52a)으로 변형될 수 있다.
상술한 열처리 조건에서 결정화 공정이 진행되면, 결정화된 채널막(52a)의 그레인들(GR)의 사이즈를 크게 형성할 수 있다.
도 6a 및 도 6b는 본 발명의 다른 실시예에 따른 채널막의 제조 방법을 설명하기 위한 도면이다.
도 6a를 참조하면, 하부 구조(60) 상에 시드막(seed layer; 61) 및 채널막(62)이 형성된다. 하부 구조(60)는 반도체 기판, 메모리막, 도전막 또는 절연막으로 형성될 수 있다. 시드막(61)은 채널막(62)의 성장을 촉진시키기 위한 막(layer)으로써, 채널막(62)을 형성하기 이전에 하부 구조(62)의 표면을 따라 형성될 수 있다. 시드막(61)은 채널막(62)과 동일한 물질로 형성될 수 있다. 시드막(61)은 다양한 온도 조건에서 형성될 수 있으며, 예를 들면 350℃ 내지 400℃ 사이의 온도 조건에서 형성될 수 있다. 채널막(62)은 비정질(amorphous) 실리콘막(silicon layer)으로 형성될 수 있다. 채널막(62)은 다양한 온도 조건에서 형성될 수 있으며, 예를 들면 500℃ 내지 550℃ 사이의 온도 조건에서 형성될 수 있다.
이어서, 채널막(62)의 상부에 보상막(64)이 형성된다. 보상막(64)은 채널막(62)의 그레인(grain) 사이즈를 증가시키기 위해 사용되며, 채널막(62)보다 인큐베이션 시간(incubation time)이 짧은 막으로 형성될 수 있다. 예를 들면, 보상막(64)은 실리콘-게르마늄막(silicon-germanium layer)으로 형성될 수 있다. 실리콘-게르마늄막에서 게르마늄(germanium)의 농도는 28% 내지 80% 사이에서 조절될 수 있다. 게르마늄(germanium)의 농도가 증가할수록 후속 수행되는 결정화 공정시 채널막(62)의 그레인 사이즈는 증가하지만, 채널막(62)의 모폴러지(morphology) 특성은 저하될 수 있다. 이러한 특성을 고려하여, 후속 수행하는 결정화 공정의 온도 및 시간이 조절된다. 결정화 공정을 구체적으로 설명하면 다음과 같다.
도 6b를 참조하면, 채널막(62) 상에 보상막(64)이 형성된 상태에서 채널막(62)을 결정화하기 위한 결정화 공정이 수행된다. 결정화 공정은 도 5b에서 상술한 결정화 공정과 동일한 방법으로 수행될 수 있으므로, 구체적인 설명은 생략하도록 한다. 도 5b에서 설명된 결정화 공정에 의해, 결정화된 채널막(62a)의 그레인들(GR)의 사이즈를 크게 형성할 수 있다.
도 5a-5b 및 도 6a-도 6b에서 상술한 결정화 공정은 2차원 또는 3차원 메모리 장치의 제조 방법에 적용될 수 있다. 이 중에서 3차원 메모리 장치에 적용된 제조 방법의 실시예를 설명하면 다음과 같다.
도 7a 내지 도 7i는 본 발명의 실시예에 따른 메모리 장치의 제조 방법을 설명하기 위한 도면이다.
도 7a를 참조하면, 하부 구조(미도시) 상에 층간 절연막들(71a~71d) 및 희생막들(72a~72c)이 교대로 적층된다. 하부 구조(미도시)는 반도체 기판, 절연막 또는 파이프 게이트(pipe gate)를 포함할 수 있다. 층간 절연막들(71a~71d)은 산화막으로 형성될 수 있다. 희생막들(72a~72c)은 질화막으로 형성될 수 있다. 층간 절연막들(71a~71d) 및 희생막들(72a~72c)의 적층 수는 메모리 장치에 따라 변경 가능하다.
도 7b를 참조하면, 층간 절연막들(71a~71d) 및 희생막들(72a~72c)을 수직으로 관통하는 수직 홀(VH)이 형성된다. 예를 들면, 층간 절연막들(71a~71d) 및 희생막들(72a~72c)의 최상단에 수직 홀(VH)이 형성될 영역에 개구부가 형성된 마스크 패턴(미도시)을 형성하고, 식각 공정을 수행하여 수직 홀(VH)을 형성할 수 있다.
도 7c를 참조하면, 수직 홀(VH)의 측면을 통해 노출된 층간 절연막들(71a~71d) 및 희생막들(72a~72c)의 측벽을 따라 메모리막(ML)이 형성된다. 메모리막(ML)은 수직 홀(VH) 내에서 원통형으로 형성될 수 있다. 메모리막(ML)은 블로킹막(73), 전하 트랩막(74) 및 터널 절연막(75)을 포함할 수 있다. 블로킹막(73)은 산화막으로 형성될 수 있고, 전하 트랩막(74)은 질화막으로 형성될 수 있으며, 터널 절연막(75)은 산화막으로 형성될 수 있다.
도 7d를 참조하면, 메모리막(ML)의 내부 측면을 따라 채널막(76) 및 보상막(77)이 순차적으로 형성된다. 채널막(76) 및 보상막(77)은 수직 홀(VH) 내에서 메모리막(ML)의 내부 측면을 따라 원통형으로 형성될 수 있다. 채널막(76)은 비정질(amorphous) 실리콘막(silicon layer)으로 형성될 수 있다. 예를 들면, 채널막(77)은 실리콘막이 결정화되지 않는 온도에서 형성될 수 있다. 일 실시예로, 채널막(76)은 500℃ 내지 550℃ 사이의 온도 조건에서 형성될 수 있다. 채널막(76)의 성장을 촉진시키기 위하여, 채널막(76)이 형성되기 이전에, 메모리막(ML)의 내부 측면을 따라 시드막(미도시)이 더 형성될 수 있다. 시드막(미도시)의 형성 방법은 도 6a에서 상술한 방법과 동일하게 수행될 수 있으므로, 구체적인 설명은 생략하도록 한다. 보상막(77)은 채널막(76)의 그레인(grain) 사이즈를 증가시키기 위해 사용되며, 채널막(76)보다 인큐베이션 시간(incubation time)이 짧은 물질로 형성될 수 있다. 예를 들면, 보상막(77)은 실리콘-게르마늄막(silicon-germanium layer)으로 형성될 수 있다. 실리콘-게르마늄막에서 게르마늄(germanium)의 농도가 증가할수록 후속 수행되는 결정화 공정시 채널막(76)의 그레인 사이즈는 증가할 수 있다. 다만, 채널막(52)의 그레인 사이즈는 증가하는 대신 채널막(76)의 모폴러지(morphology) 특성은 저하될 수 있다. 이러한 특성을 고려하여, 실리콘-게르마늄막에서 게르마늄(germanium)의 농도가 조절될 수 있으며, 예를 들면, 게르마늄의 농도는 28% 내지 80% 사이에서 조절될 수 있다. 또한, 보상막(77)이 형성된 후, 보상막(77)의 내부 측면을 따라 라이너막(78)이 더 형성될 수 있다. 라이너막(78)은 산화막으로 형성될 수 있다.
도 7e를 참조하면, 채널막(76)을 결정화하기 위한 결정화 공정이 수행된다. 결정화 공정은 열처리 공정으로 수행될 수 있다. 열처리 공정시, 채널막(76)의 그레인 사이즈 및 모폴러지(morphology) 특성을 고려하여 온도 및 시간이 조절될 수 있다. 예를 들면, 열처리 공정은 질소(N2) 분위기에서 400℃ 내지 620℃ 사이의 온도를 가하여 2시간 내지 4시간 동안 수행될 수 있다. 상술한 조건에서 열처리 공정이 수행되면, 채널막(76)이 결정화되어 결정화된 채널막(76a)으로 변형된다. 결정화된 채널막(76a)은 스트링(string)의 채널(CH)로써 사용될 수 있다. 특히, 상술한 조건에서 열처리 공정이 수행되면, 결정화된 채널막(76a)을 이루는 그레인들의 사이즈가 증가하기 때문에, 채널(CH)의 저항이 낮아질 수 있다. 보상막(77)의 측면에 라이너막(78)이 형성된 경우, 열처리 공정시 라이너막(78)에 의해 보상막(77)에 포함된 게르마늄이 외부로 빠져나가는 것을 억제시킬 수 있다.
도 7f를 참조하면, 결정화된 채널막(76a)이 형성되면 보상막(도 7e의 77)은 불필요하므로, 보상막(77)을 제거하기 위한 식각 공정이 수행될 수 있다. 라이너막(78)이 형성된 경우, 식각 공정시 라이너막(78)은 보상막(77) 제거시 함께 제거될 수 있다. 식각 공정은 습식 식각 공정으로 수행될 수 있다. 습식 식각 공정은 실리콘(Si)보다 실리콘-게르마늄(SiGe)의 식각 선택비가 더 큰 식각액을 사용하여 수행될 수 있다. 예를 들면, 실리콘:실리콘-게르마늄의 식각 선택비가 약 1:50인 식각액이 사용될 수 있다.
도 7g를 참조하면, 원통형으로 형성된 결정화된 채널막(76a)의 내부 공간, 즉 수직 홀(VH)의 나머지 영역을 채우는 수직 절연막(78)이 형성된다. 수직 절연막(78)은 산화막으로 형성될 수 있다.
도 7h를 참조하면, 희생막들(도 7g의 72a~72c)을 제거하여, 층간 절연막들(71a~71d) 사이에 리세스(recess)를 형성한다.
도 7i를 참조하면, 층간 절연막들(71a~71d) 사이의 리세스(recess) 내부에 도전막(79)을 채운다. 도전막(79)은 워드 라인(WL)으로 사용되기 위하여, 텅스텐(tunsten)으로 형성될 수 있다.
도 8은 본 발명의 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 8을 참조하면, 메모리 시스템(3000)은 데이터가 저장되는 메모리 장치(1100)와 메모리 장치(1100)를 제어하는 메모리 컨트롤러(1200)를 포함할 수 있다. 또한, 메모리 컨트롤러(1200)는 호스트(2000)와 메모리 장치(1100) 사이의 통신을 제어한다. 메모리 컨트롤러(1200)는 버퍼 메모리(1210), CPU(1220), SRAM(1230), 호스트 인터페이스(1240), ECC(1250) 및 메모리 인터페이스(1260)를 포함할 수 있다.
버퍼 메모리(1210)는 메모리 컨트롤러(1200)가 메모리 장치(1100)를 제어하는 동안 데이터를 임시로 저장한다. CPU(1220)는 메모리 컨트롤러(1200)의 데이터 교환을 위한 제어동작을 수행할 수 있다. SRAM(1230)은 CPU(1220)의 워킹 메모리로 사용될 수 있다. 호스트 인터페이스(1240)는 메모리 시스템(3000)과 접속되는 호스트(2000)의 데이터 교환 프로토콜을 구비할 수 있다. ECC(1250)는 에러 정정부로써, 메모리 장치(1100)로부터 리드된 데이터에 포함되어 있는 에러를 검출 및 정정할 수 있다. 메모리 인터페이스(1260)는 메모리 장치(1100)와 인터페이싱 할 수 있다. 또한, 도 8에는 도시되지 않았지만, 메모리 시스템(3000)은 호스트(2000)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시) 등을 더 포함할 수 있다.
본 발명에 따른 메모리 시스템(3000)이 사용될 수 있는 호스트(2000)는 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), 디지털 카메라(digital camera), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 장치들을 포함할 수 있다.
도 9는 본 발명의 실시예에 따른 메모리 시스템을 포함하는 컴퓨팅 시스템의 개략적인 구성을 설명하기 위한 도면이다.
도 9를 참조하면, 본 발명에 따른 메모리 시스템(4000)은 버스에 전기적으로 연결된 메모리 장치(1100), 메모리 컨트롤러(1200), 마이크로프로세서(4100), 사용자 인터페이스(4200) 및 모뎀(4400)을 포함할 수 있다. 또한, 본 발명에 따른 메모리 시스템(4000)이 모바일 장치인 경우, 메모리 시스템(4000)의 동작 전압을 공급하기 위한 배터리(4300)가 추가로 포함될 수 있다. 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템(4000)에는 응용 칩셋(application chip set), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램 등이 더 포함될 수 있다. 메모리 컨트롤러(1200)와 메모리 장치(1100)는 SSD(Solid State Drive/Disk)를 구성할 수 있다.
본 발명에 따른 메모리 시스템(4000)은 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 메모리 시스템(4000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP) 및 Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지들을 이용하여 실장 될 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
52, 62, 76: 채널막 52a, 62a, 76a: 결정화된 채널막
54, 64, 77: 보상막 54a, 64a: 결정화된 보상막
71a~71d: 층간 절연막들 72a~72c: 희생막들
VH: 수직 홀 ML: 메모리막
73: 블로킹막 74: 전하 트랩막
75: 터널 절연막 78: 수직 절연막

Claims (20)

  1. 하부 구조 상에 채널막을 형성하는 단계;
    상기 채널막의 상부에, 상기 채널막보다 인큐베이션 시간(incubation time)이 짧은 보상막을 형성하는 단계; 및
    상기 채널막을 결정화하기 위한 열처리 공정을 수행하는 단계를 포함하는 메모리 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 채널막은 비정질(amorphous) 실리콘막(silicon layer)으로 형성되는 메모리 장치의 제조 방법.
  3. 제1항에 있어서,
    상기 보상막은 실리콘-게르마늄막(silicon-germanium layer)으로 형성되는 메모리 장치의 제조 방법.
  4. 제3항에 있어서,
    상기 실리콘-게르마늄막에 포함된 상기 게르마늄의 농도는 28% 내지 80% 사이에서 조절되는 메모리 장치의 제조 방법.
  5. 제1항에 있어서,
    상기 열처리 공정은 400℃ 내지 620℃ 사이의 온도에서 수행되는 메모리 장치의 제조 방법.
  6. 제1항에 있어서,
    상기 열처리 공정은 2시간 내지 4시간 사이에서 수행되는 메모리 장치의 제조 방법.
  7. 제1항에 있어서,
    상기 열처리 공정은 질소(N2) 분위기에서 수행되는 메모리 장치의 제조 방법.
  8. 제1항에 있어서,
    상기 채널막을 형성하는 단계 이전에,
    상기 하부 구조 상에 시드막을 형성하는 단계를 더 포함하는 메모리 장치의 제조 방법.
  9. 제8항에 있어서,
    상기 시드막은 상기 채널막과 동일한 물질로 형성되는 메모리 장치의 제조 방법.
  10. 하부 구조 상에 층간 절연막들 및 희생막들을 교대로 적층하는 단계;
    상기 층간 절연막들 및 희생막들을 수직으로 관통하는 수직 홀을 형성하는 단계;
    상기 수직 홀의 측면을 통해 노출된 상기 층간 절연막들 및 희생막들의 측벽을 따라 메모리막을 형성하는 단계;
    상기 메모리막의 내부 측면을 따라 채널막을 형성하는 단계;
    상기 채널막의 내부 측면을 따라 보상막을 형성하는 단계; 및
    상기 채널막을 결정화하기 위한 열처리 공정을 수행하는 단계를 포함하는 메모리 장치의 제조 방법.
  11. 제10항에 있어서,
    상기 채널막은 비정질(amorphous) 실리콘막(silicon layer)으로 형성되는 메모리 장치의 제조 방법.
  12. 제10항에 있어서,
    상기 보상막은 실리콘-게르마늄막(silicon-germanium layer)으로 형성되는 메모리 장치의 제조 방법.
  13. 제12항에 있어서,
    상기 실리콘-게르마늄막에 포함된 상기 게르마늄의 농도는 28% 내지 80% 사이에서 조절되는 메모리 장치의 제조 방법.
  14. 제10항에 있어서,
    상기 열처리 공정은 400℃ 내지 620℃ 사이의 온도에서 2시간 내지 4시간 사이에서 수행되는 메모리 장치의 제조 방법.
  15. 제10항에 있어서,
    상기 열처리 공정은 질소(N2) 분위기에서 수행되는 메모리 장치의 제조 방법.
  16. 제10항에 있어서,
    상기 열처리 공정을 수행하는 단계 이후에,
    상기 보상막을 제거하기 위한 식각 공정을 수행하는 단계를 더 포함하는 메모리 장치의 제조 방법.
  17. 제16항에 있어서,
    상기 식각 공정은 습식 식각 공정으로 수행되는 메모리 장치의 제조 방법.
  18. 제17항에 있어서,
    상기 습식 식각 공정은 상기 채널막보다 상기 보상막의 식각 선택비가 더 큰 식각액을 사용하여 수행되는 메모리 장치의 제조 방법.
  19. 제10항에 있어서,
    상기 채널막을 형성하는 단계 이전에,
    상기 메모리막의 내부 측면을 따라 시드막을 형성하는 단계를 더 포함하는 메모리 장치의 제조 방법.
  20. 제19항에 있어서,
    상기 시드막은 상기 채널막과 동일한 물질로 형성되는 메모리 장치의 제조 방법.
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