CN116799057A - 一种垂直沟道晶体管结构及制造方法 - Google Patents

一种垂直沟道晶体管结构及制造方法 Download PDF

Info

Publication number
CN116799057A
CN116799057A CN202210247054.2A CN202210247054A CN116799057A CN 116799057 A CN116799057 A CN 116799057A CN 202210247054 A CN202210247054 A CN 202210247054A CN 116799057 A CN116799057 A CN 116799057A
Authority
CN
China
Prior art keywords
layer
contact
semiconductor
contact layer
semiconductor channel
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202210247054.2A
Other languages
English (en)
Inventor
黄凯亮
景蔚亮
王昭桂
冯君校
王正波
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Huawei Technologies Co Ltd
Original Assignee
Huawei Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Huawei Technologies Co Ltd filed Critical Huawei Technologies Co Ltd
Priority to CN202210247054.2A priority Critical patent/CN116799057A/zh
Priority to PCT/CN2023/071143 priority patent/WO2023173914A1/zh
Publication of CN116799057A publication Critical patent/CN116799057A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H01L29/456—Ohmic electrodes on silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66666—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

本申请实施例公开了一种垂直沟道晶体管结构，在源极和介质层之间，以及在漏极和介质层之间均引入接触层，这两个接触层电阻低，掺杂浓度高，与金属接触良好，可以使得源极、漏极和半导体沟道层之间形成欧姆接触，这种结构的垂直沟道晶体管在工作时，电子可以利用波动性直接穿过势垒从源极进入半导体沟道层，以及从半导体沟道层进入漏极，也即实现了电流的遂穿注入，大大降低了垂直沟道晶体管的接触电阻，增大了垂直沟道晶体管的工作电流。

Description

一种垂直沟道晶体管结构及制造方法
技术领域
本申请涉及半导体技术领域，尤其涉及一种垂直沟道晶体管及制造方法。
背景技术
为了提高存储阵列密度，降低成本，具有垂直沟道的晶体管成为主流选择之一。垂直沟道晶体管具有天然的短沟道特性，半导体沟道以三明治结构处于底电极和顶部电极之间。因此，垂直晶体管的研发有望作为一种全新的器件微缩方向，可以将沟道长度缩小至10nm甚至5nm以下。
然而，对于具有垂直沟道的晶体管，在工艺上实现对垂直沟道的有效掺杂面临着极大的挑战，包括对掺杂的深度方向上的一致性的有效控制，以及对源极和漏极的掺杂浓度的一致性的控制。导致制造的垂直沟道晶体管的接触电阻通常都很大，极大影响了晶体管的电学性能。若为了降低接触电阻而调高晶体管的整体掺杂浓度，则会导致阈值电压负移的问题，阈值电压负移意味着晶体管提前打开，在系统给定的电压下，漏电增大，电损变高。现有技术中可以采用多层分区掺杂的方式缓解上述问题，但是会增大工艺成本，带来可靠性风险。
发明内容
本申请的实施例提供一种垂直沟道晶体管结构及制造方法，可以有效降低垂直沟道晶体管的接触电阻。
本申请第一方面提供了一种垂直沟道晶体管结构，该结构包括：层叠结构，该层叠结构包括第一金属层、第一接触层、绝缘介质层、第二接触层和第二金属层；该第一接触层位于该第一金属层和该绝缘介质层之间，该第二接触层位于该第二金属层和该绝缘介质层之间；该层叠结构中设置有凹槽，该凹槽贯穿该第二金属层、该第二接触层、该绝缘介质层和该第二接触层，且该第一凹槽至少部分陷入该第一金属层；该凹槽内设置有半导体沟道层、栅氧介质层和栅极；其中，该第一接触层和该第二接触层的材料为导体材料或导电率高于该半导体沟道层的半导体材料；该半导体沟道层在该凹槽内分别与该第一金属层和该第二金属层接触，该栅氧介质层设置在该半导体沟道层和该栅极之间。
应当理解，第一金属层和第二金属层中的一个为源极，另一个为漏极。
现有技术中，电子从源极到半导体沟道层再到漏极需要穿过两个接触面：源极和半导体沟道层之间的接触面以及半导体沟道层与漏极之间的接触面，源极和半导体沟道层的接触以及半导体沟道层和漏极之间的接触在垂直器件结构中通常为肖特基接触，电流注入为热激发模式，接触电阻大，穿过势垒需要的电子势能大，电流小。而本申请提供的垂直沟道晶体管结构中，在漏极和绝缘介质层之间，以及在源极和绝缘介质层之间均设置有接触层，电子从源极到漏极共需要穿过四个接触面：源极和第一接触层之间的接触面，第一接触层和半导体沟道层之间的接触面，半导体沟道层与第二接触层之间的接触面以及第二接触层与漏极之间的接触面，由于这两个接触层的材料为导体材料或者导电率高于半导体沟道层的半导体材料，接触层采用的导体材料与源极金属层和漏极金属层的金属均不同，能够与半导体沟道层形成很好的接触，接触层和半导体沟道层的接触面的接触电阻远小于源极和漏极与半导体沟道层的接触面的接触电阻；另外，由于该接触层与金属接触良好，源极和漏极与接触层之间形成的接触电阻也很小，因此源极和接触层之间的接触面和接触层与半导体沟道层之间的接触面的电阻之和小于现有技术中源极和半导体沟道层之间的接触面的电阻，对应的，漏极和接触层之间的接触面和接触层与半导体沟道层之间的接触面的电阻之和小于现有技术中漏极和半导体沟道层之间的接触面的电阻。理想情况下，源极和漏极与接触层之间形成的接触电阻可以忽略不计。因此，引入两个接触层之后，电子从源极到漏极穿过的四个接触面的总电阻小于现有技术中电子从源极到漏极穿过的两个接触面的总电阻。这样可以使得源极、漏极和半导体沟道层之间形成欧姆接触(也可以称为类欧姆接触)，与未设置接触层的垂直沟道晶体管相比，大大降低了垂直沟道晶体管的接触电阻，增大了源极流向漏极的电流，也即增大了垂直沟道晶体管的工作电流，也就是说，即使接触层采用与沟道层相同的半导体材料，由于增加了半导体与源漏的接触面积，也能起到降低器件接触电阻的作用。而且本申请实施例可以在不增加晶体管器件水平面积的条件下，增大沟道与源极漏极的接触面积，有效降低接触电阻，且保持沟道材料的阈值不变，提高器件性能。进一步的，本申请的方案适用性广，可用于优化任何材料晶体管的接触电阻。
应当理解，假设源极与半导体沟道之间的电阻为Rs，漏极与半导体沟道之间的电阻为Rd，则晶体管的接触电阻(还可以称为源漏接触电阻)可以理解为Rs和Rd之和。当晶体管的接触电阻小于某个阈值时，认为晶体管中形成了欧姆接触。存在欧姆接触的晶体管的接触电阻小，工作电流大。应当理解，接触电阻与Rs和Rd之和可以只是近似，而并不一定严格相等。
在一种可能的实施方式中，该凹槽为第一凹槽，该半导体沟道层覆盖在该第一凹槽的底部和侧壁形成第二凹槽，该栅氧介质层覆盖在该第二凹槽的底部和侧壁形成第三凹槽，该栅极设置在该第三凹槽中。
在一种可能的实施方式中，在该凹槽的底部面上依次设置有该半导体沟道层、该栅氧介质层和该栅极；且在该凹槽的侧壁处由外而内依次设置有该半导体沟道层、该栅氧介质层和该栅极。
在一种可能的实施方式中，该第一接触层和该第二接触层与该半导体沟道层形成的接触面的电阻小于该第一金属层和该第二金属层与该半导体沟道层形成的接触面的电阻。
在一种可能的实施方式中，该第一接触层和第一金属层形成的接触面的电阻与该第一接触层和半导体沟道层形成的接触面的电阻之和小于第一金属层和半导体沟道层形成的接触面的电阻；该第二接触层和第二金属层形成的接触面的电阻与该第二接触层和半导体沟道层形成的接触面的电阻之和小于第二金属层和半导体沟道层形成的接触面的电阻。
在一种可能的实施方式中，该第一接触层和该第一金属层形成的接触面以及该第二接触层与该第二金属层形成的接触面的电阻小于第一阈值。理想情况下，该第一阈值接近于0，因此接触层和金属层形成的接触面的电阻可以忽略不计。
在一种可能的实施方式中，在该第一接触层和该第二接触层的材料为导体材料的情况下，若该半导体沟道层为n型半导体，则该第一接触层和该第二接触层的材料为第一导体材料，该第一导体材料的功函数小于或者接近该半导体沟道层的电子亲和能；若该半导体沟道层为p型半导体，则该第一接触层和该第二接触层的材料为第二导体材料，该第二导体材料的功函数大于或者接近该半导体沟道层的电子亲和能与禁带宽度之和。
在一种可能的实施方式中，在该第一接触层和该第二接触层的材料为半导体材料的情况下，若该半导体沟道层为第一n型半导体，则该第一接触层和该第二接触层的材料为第一半导体材料，该第一半导体材料的导带位置与该第一n型半导体的导带位置相近，且该第一半导体材料的导电率大于或者等于该第一n型半导体的导电率；若该半导体沟道层为第一p型半导体，则该第一接触层和该第二接触层的材料为第二半导体材料，该第二导体材料的价带位置与该第一p型半导体的价带位置相近，且该第二导体材料的导电率大于或者等于该第一p型半导体的导电率。应当理解，本申请实施例中提到的垂直沟道晶体管可以为垂直沟道薄膜晶体管(Thin Film Transistor，TFT)。
应当理解，该第一接触层和第二接触层还可以称为过渡层、欧姆接触层或欧姆接触插层。
示例性的，该第一接触层和该第二接触层的采用的导体材料包括：钛Ti、金Au、钨W、钼Mo、铝Al或者氮化钛TiN。
示例性的，该第一接触层和该第二接触层的采用的半导体材料包括：氧化铟镓锌InGaZnO,氧化铟锌InZnO,氧化铟锡InSnO,氧化铟In2O3，氧化镓Ga2O3，氧化铟钛InTiO或者氧化锌ZnO。
示例性的，该第一接触层和该第二接触层的采用的材料还包括：高掺杂的p型硅Si、n型Si，或者p型硅Si和n型Si的任意组合。
在一种可能的实施方式中，该第一接触层和该第二接触层为掺杂半导体层，该掺杂半导体层的材料为对该半导体沟道层的材料经过掺杂得到的。
接触层可以采用与半导体沟道相同的半导体，但是接触层的半导体需要经过掺杂或者其他处理，从而具有更低的电阻。在第一接触层和第二接触层为半导体的情况下，该第一接触层和第二接触层还可以称为掺杂半导体层，掺杂半导体层的电阻低于半导体沟道层的电阻。
在一种可能的实施方式中，该第一接触层、该第二接触层和该半导体沟道层均为P型半导体或均为N型半导体；或者，该第一接触层和该第二接触层为N型半导体，该半导体沟道层为P型半导体；或者，该第一接触层和该第二接触层为P型半导体，该半导体沟道层为N型半导体。
应当理解，如果欧姆接触层的材料和半导体沟道层的材料极性一致，引入欧姆接触层之后则可以在源极漏极和半导体沟道层之间形成欧姆接触；如果欧姆接触层的材料和半导体沟道层的材料极性不一致，则需要提高欧姆接触层的掺杂浓度，才能在源极漏极和半导体沟道层之间形成PN结欧姆接触。这样拓宽了对器件材料的选择，可广泛用于优化任何材料器件的接触电阻，实现异质接触型晶体管器件。
在一种可能的实施方式中，该结构为圆柱状，该层叠结构环绕该半导体沟道层，该半导体沟道层完全位于该层叠结构内部垂直的该凹槽中。该实现方式是一种环沟道(Channel-All-Around，CAA)方式。
在一种可能的实施方式中，该结构为方形柱状，该层叠结构包括第一子层叠结构和第二子层叠结构，该半导体沟道层包括第一半导体沟道层和第二半导体沟道层，该栅氧介质层包括第一栅氧介质层和第二栅氧介质层；该第一子层叠结构和该第二子层叠结构之间设置有该栅极；该第一子层叠结构和该栅极之间设置有该第一半导体沟道层和该第一栅氧介质层，该第一半导体沟道层与该第一子层叠结构的侧面接触；该第二子层叠结构和该栅极之间设置有该第二半导体沟道层和该第二栅氧介质层，该第二半导体沟道层与该第二子层叠结构的侧面接触。
该层叠结构中间部分被刻蚀后剩余两个侧壁，在两个侧壁的内侧均依次设置半导体沟道层，栅氧介质层和栅极，靠近晶体管的两个侧壁处有两个半导体沟道层，因此产生了两个垂直的沟道。该双沟道结构可以进一步提高垂直沟道晶体管器件的工作电流，进而提升垂直沟道晶体管所在的存储器的工作速度。
在一种可能的实施方式中，还包括第一界面层和第二界面层，其中，该第一界面层位于该第一接触层和该绝缘介质层之间，该第二界面层位于该第二接触层和该绝缘介质层之间。
在一种可能的实施方式中，该第一界面层和该第二界面层的材料与该第一接触层和该第二接触层的材料相同，但是该第一界面层和该第二界面层的材料的掺杂浓度低于该第一接触层和该第二接触层的材料的掺杂浓度。
该界面层可以有效防止高掺杂元素向绝缘介质层扩散，从而放宽了接触层的掺杂浓度窗口，可以用更高的浓度对接触层进行掺杂，形成的PN结欧姆接触的电阻更小。而且可以在对第一接触层和第二接触层进行重掺杂(或者说提高掺杂浓度)时，避免高掺杂元素扩散到绝缘隔离层，影响绝缘隔离层的隔离效果。
本申请第二方面提供了一种垂直沟道晶体管，包括：层叠结构，该层叠结构包括第一金属层、第一接触层、绝缘介质层、第二接触层和第二金属层；该第一接触层位于该第一金属层和该绝缘介质层之间，该第二接触层位于该第二金属层和该绝缘介质层之间；该层叠结构中设置有凹槽，该凹槽贯穿该第二金属层、该第二接触层、该绝缘介质层和该第二接触层，且该第一凹槽至少部分陷入该第一金属层；该凹槽内设置有半导体沟道层、栅氧介质层和栅极；其中，该半导体沟道层在该凹槽内分别与该第一金属层和该第二金属层接触，该栅氧介质层设置在该半导体沟道层和该栅极之间；该第一接触层和该第二接触层与该半导体沟道层形成的接触面的电阻小于该第一金属层和该第二金属层与该半导体沟道层形成的接触面的电阻。
在一种可能的实施方式中，该第一接触层和该第一金属层形成的接触面以及该第二接触层与该第二金属层形成的接触面的电阻小于第一阈值。示例性的，该第一阈值为一个比较小的值，接近于0。在一种可能的实施方式中，该第一接触层和该第二接触层的材料为导体材料，且该第一金属层和该第二金属层的导体材料与该第一金属层和该第二金属层的材料不同；或者，该第一接触层和该第二接触层的材料为导电率高于该半导体沟道层的半导体材料。
本申请第三方面提供了一种垂直沟道晶体管，包括：层叠结构和半导体沟道层，该层叠结构内设置有垂直的凹槽，该半导体沟道层设置在该凹槽内；该层叠结构包括第一金属层、第二金属层和第三金属层，该第三金属层位于该第一金属层和该第二金属层之间，该第三金属层的第一界面、第二界面和第三界面外包裹有第一介质层；该第一界面为该第三金属层朝向该第一金属层的界面，该第二界面为该第三金属层朝向该第二金属层的界面，该第三界面为该第三金属层朝向该半导体沟道层的界面；该层叠结构还包括第一接触层和第二接触层，该第一接触层位于该第一金属层和该第一介质层之间，该第二接触层位于该第二金属层和该第一介质层之间；该半导体沟道层分别与该第一金属层和该第二金属层接触。
应当理解，第一金属层和第二金属层中的一个为源极，另一个为漏极，第三金属层为栅极。该第一介质层还可以称为栅氧介质层。
本申请实施例提供的垂直沟道晶体管，源极和漏极位于器件的上下，栅极在垂直方向上处于源极和漏极之间，栅极从外侧对半导体沟道层内的电流进行调控，栅极的朝向源极的面、朝向漏极的面以及靠近半导体沟道层的面上均设置有栅氧介质层，于漏极和栅氧介质层之间设置有接触层，源极和栅氧介质层之间也设置有接触层，从而使得源极漏极和垂直沟道层形成欧姆接触。该结构除了可以有效降低接触电阻，提高器件性能之外，由于该结构将栅极和栅氧介质层设置在源极和漏极之间，省略了绝缘介质层，晶体管器件的尺寸可以做得更小，更有利于集成度的提升。
在一种可能的实施方式中，该凹槽贯穿该层叠结构。
在一种可能的实施方式中，该第一接触层和该第二接触层的材料为导体材料，且该第一金属层和该第二金属层的导体材料与该第一金属层和该第二金属层的材料不同；或者，该第一接触层和该第二接触层的材料为导电率高于该半导体沟道层的半导体材料。
在一种可能的实施方式中，该第一接触层和该第二接触层与该半导体沟道层形成的接触面的电阻小于该第一金属层和该第二金属层与该半导体沟道层形成的接触面的电阻。
在一种可能的实施方式中，该第一接触层和该第一金属层形成的接触面以及该第二接触层与该第二金属层形成的接触面的电阻小于第一阈值。
在一种可能的实施方式中，该结构为圆柱状，该层叠结构环绕该半导体沟道层，该半导体沟道层完全位于该层叠结构内部该垂直的凹槽中。
在一种可能的实施方式中，该结构为方形柱状，该层叠结构包括第一子层叠结构和第二子层叠结构，该半导体沟道层位于该第一子层叠结构和该第二子层叠结构之间，该第一半导体沟道层分别与该第一子层叠结构的侧面和该第二子层叠结构的侧面接触。
该垂直沟道晶体管中包括两个垂直的沟道，可以进一步提高垂直沟道晶体管器件的工作电流，进而提升垂直沟道晶体管所在的存储器的工作速度。
在一种可能的实施方式中，该第一接触层和该第二接触层为掺杂半导体层，该掺杂半导体层的材料为对该半导体沟道层的材料经过掺杂得到的。
关于接触层可选的具体材料可以参考第一方面的描述，此处不再赘述。
在一种可能的实施方式中，该第一接触层、该第二接触层和该半导体沟道层均为P型半导体或均为N型半导体；或者，该第一接触层和该第二接触层为N型半导体，该半导体沟道层为P型半导体；或者，该第一接触层和该第二接触层为P型半导体，该半导体沟道层为N型半导体。
应当理解，如果欧姆接触层的材料和半导体沟道层的材料极性一致，引入欧姆接触层之后则可以在源极漏极和半导体沟道层之间形成欧姆接触；如果欧姆接触层的材料和半导体沟道层的材料极性不一致，则需要提高欧姆接触层的掺杂浓度，才能在源极漏极和半导体沟道层之间形成PN结欧姆接触。这样拓宽了对器件材料的选择，可广泛用于优化任何材料器件的接触电阻，实现异质接触型晶体管器件。
在一种可能的实施方式中，还包括第一界面层和第二界面层，其中，该第一界面层位于该第一接触层和该第一介质层之间，该第二界面层位于该第二接触层和该第一介质层之间。
在一种可能的实施方式中，该第一界面层和该第二界面层的材料与该第一接触层和该第二接触层的材料相同，但是该第一界面层和该第二界面层的材料的掺杂浓度低于该第一接触层和该第二接触层的材料的掺杂浓度。
在第一接触层和栅氧介质层之间的界面处，以及在第二接触层和栅氧介质层之间的界面处分别引入界面层，可以有效防止高掺杂元素向栅氧介质层扩散。
本申请第四方面提供了一种垂直沟道晶体管的制造方法，该方法包括：依次沉积第一金属层、第一接触层、绝缘介质层、第二接触层和第二金属层，形成层叠结构；对该层叠结构进行刻蚀，形成第一凹槽；在该第一凹槽中生长半导体沟道层，形成第二凹槽；在该第二凹槽中生长栅氧介质层，形成第三凹槽；在该第三凹槽中生长栅极；该第一接触层和该第二接触层的材料为导体材料或导电率高于该半导体沟道层的半导体材料。
将传统工艺应用到垂直沟道晶体管中，在形成图6b所示的结构时，需要对源极和漏极进行掺杂，再在形成图6c所示的结构时，对半导体沟道层进行掺杂，来降低源漏与半导体沟道的接触电阻，由于半导体沟道层是垂直的，利用离子束对半导体沟道层进行轰击实现掺杂的时候，会存在半导体沟道层的掺杂浓度上下不均匀的问题，在对源极和漏极进行掺杂时也存在掺杂浓度上下不均匀的问题。本申请的制造方法通过引入欧姆接触层来降低源极漏极和半导体沟道层之间的接触电阻，而不需要通过对源极、漏极和半导体沟道层进行掺杂来降低接触电阻，因此不会存在掺杂浓度不均匀的问题，也无需额外增加掺杂工艺所需的光罩，工艺简单，降低了应用成本。进一步的，由于垂直沟道晶体管中，源极漏极金属与半导体沟道接触，接触面在退火的过程中会受到一定程度的氧化，而氧化会增大接触电阻。引入接触层之后，就算金属氧化了，对晶体管器件的接触电阻也不会造成太大的影响，因此可以防止后续退火导致金属与沟道接触面的氧化造成的接触电阻增大的负面效应，提高器件的热稳定性。
在一种可能的实施方式中，在该栅氧介质层上生长栅极之后，该方法还包括：对该栅极、该栅氧介质层和该半导体沟道层进行刻蚀，使得该垂直沟道晶体管与相邻的其他垂直沟道晶体管之间形成隔离。
在一种可能的实施方式中，该第一接触层和该第二接触层与该半导体沟道层形成的接触面的电阻小于该第一金属层和该第二金属层与该半导体沟道层形成的接触面的电阻。
在一种可能的实施方式中，该第一接触层和该第二接触层的材料包括：钛Ti、金Au、钨W、钼Mo、铝Al或氮化钛TiN。
在一种可能的实施方式中，该第一接触层和该第二接触层的材料包括：氧化铟镓锌InGaZnO、氧化铟锌InZnO、氧化铟锡InSnO、氧化铟In2O3、氧化镓Ga2O3、氧化铟钛InTiO或者氧化锌ZnO。
在一种可能的实施方式中，该第一接触层和该第二接触层的材料包括：高掺杂的p型硅Si、n型Si，或者p型硅Si和n型Si的任意组合。
在一种可能的实施方式中，该第一接触层和该第二接触层为掺杂半导体层，该掺杂半导体层的材料为对该半导体沟道层的材料经过掺杂得到的。
在一种可能的实施方式中，当该第一接触层和该第二接触层与该半导体沟道层的半导体的极性不同时，该第一接触层和该第二接触层的掺杂浓度高于该半导体沟道层的掺杂浓度。
在一种可能的实施方式中，依次沉积第一金属层、第一接触层、绝缘介质层、第二接触层和第二金属层，形成层叠结构，具体包括：依次沉积该第一金属层、该第一接触层、第一界面层、该绝缘介质层、第二界面层、该第二接触层和该第二金属层，形成层叠结构。
本申请实施例中，制备包含的界面层的垂直沟道晶体管，由于界面层可以有效防止高掺杂元素向绝缘介质层扩散，从而放宽了接触层的掺杂浓度窗口，可以用更高的浓度对接触层进行掺杂，形成的PN结欧姆接触的电阻更小。而且可以在对第一接触层和第二接触层进行重掺杂时，避免高掺杂元素扩散到绝缘隔离层，影响绝缘隔离层的隔离效果。
在一种可能的实施方式中，生长该半导体沟道层、该栅氧介质层和该栅极的工艺包括：原子层沉积(Atomic Layer Deposition，ALD)或化学气相沉积(Chemical VaporDeposition，CVD)。
本申请第五方面提供了一种垂直沟道晶体管的制造方法，该方法包括：依次沉积第一金属层、第一接触层、绝缘介质层、第二接触层和第二金属层，形成层叠结构；对该层叠结构进行刻蚀，形成穿孔；在该穿孔中生长半导体沟道层；通过湿法刻蚀，去除该层叠结构中的该绝缘介质层；在去除该绝缘介质层之后的空间中先后生长栅氧介质层和栅极。
本申请的制造方法通过引入欧姆接触层来降低源极漏极和半导体沟道层之间的接触电阻，而不需要通过对源极、漏极和半导体沟道层进行掺杂来降低接触电阻，因此不会存在掺杂浓度不均匀的问题，也无需额外增加掺杂工艺所需的光罩，工艺简单，降低了应用成本。进一步的，由于垂直沟道晶体管中，源极漏极金属与半导体沟道接触，接触面在退火的过程中会受到一定程度的氧化，而氧化会增大接触电阻。引入接触层之后，就算金属氧化了，对晶体管器件的接触电阻也不会造成太大的影响，因此可以防止后续退火导致金属与沟道接触面的氧化造成的接触电阻增大的负面效应，提高器件的热稳定性。
在一种可能的实施方式中，该第一接触层和该第二接触层与该半导体沟道层形成的接触面的电阻小于该第一金属层和该第二金属层与该半导体沟道层形成的接触面的电阻。
在一种可能的实施方式中，该第一接触层和该第一金属层形成的接触面以及该第二接触层与该第二金属层形成的接触面的电阻小于第一阈值。
在一种可能的实施方式中，该第一接触层和该第二接触层的材料为导体材料，且该第一金属层和该第二金属层的导体材料与该第一金属层和该第二金属层的材料不同；或者，该第一接触层和该第二接触层的材料为导电率高于该半导体沟道层的半导体材料。
在一种可能的实施方式中，该第一接触层和该第二接触层为掺杂半导体层，该掺杂半导体层的材料为对该半导体沟道层的材料经过掺杂得到的。
在一种可能的实施方式中，当该第一接触层和该第二接触层与该半导体沟道层的半导体的极性不同时，该第一接触层和该第二接触层的掺杂浓度高于该半导体沟道层的掺杂浓度。
在一种可能的实施方式中，该依次沉积第一金属层、第一接触层、绝缘介质层、第二接触层和第二金属层，形成层叠结构，包括：依次沉积该第一金属层、该第一接触层、第一界面层、该绝缘介质层、第二界面层、该第二接触层和该第二金属层，形成层叠结构。
为了制备得到包含界面层的垂直沟道晶体管，在制备层叠结构的时候，可以在第一接触层和介质层之间，以及在第二接触层和介质层之间分别形成界面层，可以有效防止高掺杂元素向介质层扩散，从而放宽了接触层的掺杂浓度窗口。
附图说明
图1为本申请实施例提供的常规垂直沟道晶体管和本申请实施例提出的垂直沟道晶体管的对比图；
图2a为本申请实施例提供的一种垂直沟道晶体管的结构示意图；
图2b为图2a的局部放大图；
图2c为图2b沿虚线110的截面图；
图3a为本申请实施例提供的一种示例性的垂直沟道晶体管的俯视图；
图3b为本申请实施例提供的另一种示例性的垂直沟道晶体管的俯视图；
图4a为本申请实施例提供的一种示例性的垂直沟道晶体管的侧截面示意图；
图4b为图4a的垂直沟道晶体管对应的一种俯视图；
图4c为图4a的垂直沟道晶体管对应的另一种俯视图；
图5为本申请实施例提供的另一种垂直沟道晶体管的结构示意图；
图6a-图6f为本申请实施例提供的一种垂直沟道晶体管的制备工艺流程示意图；
图7为本申请实施例提供的一种制造垂直沟道晶体管的方法流程示意图；
图8为本申请实施例提供的另一种制造垂直沟道晶体管的方法流程示意图；
图9a-图9e为本申请实施例提供的另一种垂直沟道晶体管的制备工艺流程示意图；
图10为本申请实施例提供的另一种制造垂直沟道晶体管的方法流程示意图。
具体实施方式
本申请的说明书实施例和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元。方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
应当理解，在本申请中，“至少一个(项)”是指一个或者多个，“多个”是指两个或两个以上。“和/或”，用于描述关联对象的关联关系，表示可以存在三种关系，例如，“A和/或B”可以表示：只存在A，只存在B以及同时存在A和B三种情况，其中A，B可以是单数或者复数。字符“/”一般表示前后关联对象是一种“或”的关系。“以下至少一项(个)”或其类似表达，是指这些项中的任意组合，包括单项(个)或复数项(个)的任意组合。例如，a，b或c中的至少一项(个)，可以表示：a，b，c，“a和b”，“a和c”，“b和c”，或“a和b和c”，其中a，b，c可以是单个，也可以是多个。
现有技术中的垂直沟道晶体管通常面临着接触电阻较大的问题，极大影响了晶体管的电学性能。如图1所示，左侧为常规的垂直沟道晶体管结构的示意图和对应的能带图(band diagram)，右侧为本申请实施例提出的具有接触层的垂直沟道晶体管的示意图和对应的band diagram。如图1左侧所示，现有技术中，电子从源极到半导体沟道层再到漏极需要穿过两个接触面：源极和半导体沟道层之间的接触面以及半导体沟道层与漏极之间的接触面，源极和半导体沟道层的接触以及半导体沟道层和漏极之间的接触均为肖特基接触，电流注入为热激发模式，接触电阻大，穿过势垒需要的电子势能大，电流小。而如图1右侧所示为本申请提供的垂直沟道晶体管结构，在漏极和绝缘介质层之间，以及在源极和绝缘介质层之间均设置有接触层，电子从源极到漏极共需要穿过四个接触面：源极和第一接触层之间的接触面，第一接触层和半导体沟道层之间的接触面，半导体沟道层与第二接触层之间的接触面以及第二接触层与漏极之间的接触面，由于这两个接触层的材料为导体材料或者导电率高于半导体沟道层的半导体材料，电阻低，因此接触层与半导体沟道层的接触性能远好于源极和漏极与半导体沟道层的接触性能，接触层和半导体沟道层的接触面的接触电阻远小于源极和漏极与半导体沟道层的接触面的接触电阻；另外，由于该接触层与金属接触良好，理想情况下，源极和漏极与接触层之间形成的接触电阻可以忽略不计。因此，引入两个接触层之后，电子从源极到漏极穿过的四个接触面的总电阻小于现有技术中电子从源极到漏极穿过的两个接触面的总电阻。这样可以使得源极、漏极和半导体沟道层之间形成欧姆接触(也可以称为类欧姆接触)，这种结构的垂直沟道晶体管在工作时，电子可以利用波动性直接穿过势垒从源极进入半导体沟道层，以及从半导体沟道层进入漏极，也即实现了电流的遂穿注入，与未设置接触层的垂直沟道晶体管相比，大大降低了垂直沟道晶体管的接触电阻，增大了源极流向漏极的电流，也即增大了垂直沟道晶体管的工作电流。
应当理解，本申请实施例的接触电阻可以理解为源极和沟道之间的电阻Rs和沟道和漏极之间的电阻Rd之和。应当理解，接触电阻与Rs和Rd之和可以只是近似，而并不一定严格相等。该接触电阻还可以称为源漏接触电阻。
本申请实施例提供了一种垂直沟道晶体管结构，该结构包括：层叠结构，该层叠结构包括第一金属层、第一接触层、绝缘介质层、第二接触层和第二金属层；第一接触层位于第一金属层和该绝缘介质层之间，第二接触层位于第二金属层和绝缘介质层之间；层叠结构中设置有凹槽，该凹槽内设置有半导体沟道层、栅氧介质层和栅极；其中，该半导体沟道层分别与该第一金属层和该第二金属层接触，该栅氧介质层设置在该半导体沟道层和该栅极之间。
如图2a所示，为本申请实施例提供的一种垂直沟道晶体管的结构示意图，图2b为图2a的局部放大图，图2c为图2b沿虚线110的截面图。基于图2a-图2c可知，该垂直沟道晶体管包括漏极(Drain)103、源极(Source)104，栅极(Gate)105，半导体沟道层106，栅氧介质层107，绝缘介质层108，以及第一接触层101和第二接触层102。该垂直沟道晶体管为柱状结构，具有垂直方向的半导体沟道。其中，漏极103、第一接触层101、绝缘介质层108，第二接触层102以及源极104在垂直方向上形成层叠结构，该层叠结构内部设置有深孔或者称凹槽，该深孔内依次设置有半导体沟道层106、栅氧介质层107和栅极105，半导体沟道层106与源极104和漏极103均形成接触，栅氧介质层107设置在栅极105和半导体沟道层106之间。应当理解，源极103和漏极104的位置可以互换，图2a中漏极在器件的下侧，源极在器件的上侧，在一种可选的情况中，源极在器件的下侧，漏极在器件的上侧，本申请实施例对源极和漏极的位置不做限定。示例性的，本申请实施例中的垂直沟道晶体管可以是垂直沟道TFT。
示例性的，层叠结构内的深孔贯穿源极层104，第二接触层102，绝缘介质层108和第一接触层101，并陷入漏极103中。通常来说，绝缘介质层108设置在漏极103和源极104之间，可以实现源极金属和漏极金属之间的电学隔离。
本申请实施例在漏极103和绝缘介质层108之间设置有第一接触层101，在源极104和绝缘介质层108之间设置有第二接触层102，这两个接触层电阻低，掺杂浓度高，与金属接触良好，这样可以使得源极104、漏极103和半导体沟道层106之间形成欧姆接触(也可以称为类欧姆接触)，这种结构的垂直沟道晶体管在工作时，电子可以利用波动性直接穿过势垒从源极进入半导体沟道层，以及从半导体沟道层进入漏极，也即实现了电流的遂穿注入，与未设置第一接触层101和第二接触层102的垂直沟道晶体管相比，大大降低了垂直沟道晶体管的接触电阻，增大了源极流向漏极的电流，也即增大了垂直沟道晶体管的工作电流。
应当理解，绝缘介质层也可以称为电介质层。该绝缘介质层的厚度d决定了垂直沟道的长度。在某种程度上，垂直沟道的长度近似等于绝缘介质层的厚度d。
应当理解，该第一接触层101和第二接触层102还可以称为过渡层、欧姆接触层或欧姆接触插层，本申请实施例对接触层的名称不做限定。示例性的，该第一接触层和该第二接触层的材料为导体材料或导电率高于该半导体沟道层的半导体材料，如果第一接触层和该第二接触层的材料为导体材料，则第一接触层和第二接触层的导体材料与第一金属层和第二金属层的材料均不同。第一接触层和第二接触层的材料能够与半导体沟道层形成很好的接触，因此，接触层和半导体沟道层的接触面的接触电阻远小于源极和漏极与半导体沟道层的接触面的接触电阻；另外，由于该接触层与金属接触良好，该第一接触层和该第一金属层形成的接触面以及该第二接触层与该第二金属层形成的接触面的电阻小于第一阈值。理想情况下，该第一阈值接近于0，因此接触层和金属层形成的接触面的电阻可以忽略不计。
在一种可能的实施方式中，该第一接触层和第一金属层形成的接触面的电阻与该第一接触层和半导体沟道层形成的接触面的电阻之和小于第一金属层和半导体沟道层形成的接触面的电阻。该第二接触层和第二金属层形成的接触面的电阻与该第二接触层和半导体沟道层形成的接触面的电阻之和小于第二金属层和半导体沟道层形成的接触面的电阻。
第一接触层和第二接触层的材料与半导体沟道层的材料有关。
示例性的，在该第一接触层和该第二接触层的材料为导体材料的情况下，若该半导体沟道层为n型半导体，则该第一接触层和该第二接触层的材料为第一导体材料，该第一导体材料的功函数小于或者接近该半导体沟道层的电子亲和能；若该半导体沟道层为p型半导体，则该第一接触层和该第二接触层的材料为第二导体材料，该第二导体材料的功函数大于或者接近该半导体沟道层的电子亲和能与禁带宽度之和。
示例性的，在该第一接触层和该第二接触层的材料为半导体材料的情况下，若该半导体沟道层为第一n型半导体，则该第一接触层和该第二接触层的材料为第一半导体材料，该第一半导体材料的导带位置与该第一n型半导体的导带位置相近，且该第一半导体材料的导电率大于或者等于该第一n型半导体的导电率；若该半导体沟道层为第一p型半导体，则该第一接触层和该第二接触层的材料为第二半导体材料，该第二导体材料的价带位置与该第一p型半导体的价带位置相近，且该第二导体材料的导电率大于或者等于该第一p型半导体的导电率。
下面介绍一下本申请实施例中涉及的几个术语定义。
功函数(work function)：是指要使一粒电子立即从固体表面中逸出所必须提供的最小能量，通常以电子伏特为单位，这里“立即”一词表示最终电子位置从原子尺度上远离表面但从宏观尺度上依然靠近固体。功函数是金属的重要属性。
电子亲和能(electron affinity)：还可以称为电子亲和势、电子亲和力，是电子之间亲和作用的能量，电子亲和能是基态的气态原子得到电子变为气态阴离子所放出的能量，单位为kJ/mol。电子亲和能表示使一个电子脱离一个气态的离子或分子所需耗费或释放的能量。
导带(conduction band)：是由自由电子形成的能量空间。即固体结构内自由运动的电子所具有的能量范围。
价带(valence band)：是指绝对零度下的固体中的电子所在的最高能量的区域，如果给价带上的电子一个高于禁带宽度的能量，该电子便会从价带跃迁到导带中。简而言之，价电子占据的能带为价带。
禁带(forbidden band)：常用来表示价带和导带之间的能态密度为零的能量区间。导带和价带间的空隙为禁带。
禁带宽度(Band Gap or width of forbidden band)：禁带的能量区间大小。被束缚的电子要成为自由电子或者空穴，就必须获得足够的能量从价带跃迁到导带，这个能量的最小值就是禁带宽度。换句话说，禁带宽度为导带的最低能级和价带的最高能级之间的能量
示例性的，接触层可以采用与半导体沟道相同的半导体，但是接触层的半导体需要经过掺杂或者其他处理，从而具有比半导体沟道层更低的电阻。在第一接触层和第二接触层为半导体的情况下，该第一接触层和第二接触层还可以称为掺杂半导体层。
本申请实施例通过引入欧姆接触层，可以在不增加晶体管器件面积的条件下，增大沟道与源极漏极的接触面积，有效降低接触电阻，且保持沟道材料的阈值不变，提高器件性能。
示例性的，第一接触层101和第二接触层102的材料，可以配合半导体沟道材料以及漏极和源极金属的材料选择高导电的氧化物半导体，例如氧化铟镓锌InGaZnO,氧化铟锌InZnO,氧化铟锡InSnO,氧化铟In2O3，氧化镓Ga2O3，氧化铟钛InTiO以及氧化锌ZnO等；还可以选择导体，例如钛Ti、金Au、钨W、钼Mo、铝Al以及氮化钛TiN等；或者选择高掺杂的p型硅Si、n型Si或者p型硅Si和n型Si的任意组合等。
源极104和漏极103可以使用金属材料或者导电性材料，例如，TiN，Ti、Au、W、Mo、In-Ti-O(ITO)、Al、铜Cu、钌Ru、银Ag等或者它们的任意组合。
栅极105可以为金属材料或导电性材料，例如TiN、Ti、Au、W、Mo、InTiO、InZnO、Al、Cu、Ru、Ag等或者它们的任意组合。
栅氧介质层107的材料可以为SiO2、Al2O3、HfO2、ZrO2、TiO2、Y2O3、LaOx、Si3N4等绝缘材料或者它们的任意组合材料，该栅氧介质层107可以为单一材料的叠层结构或者组合材料的叠层结构。
半导体沟道材料106可以为Si、多晶硅poly-Si、非晶硅amorphous-Si、IGZO等多元化合物、In2O3、Ga2O3、ZnO、SnOx、ITO、TiO2、MoS2等半导体材料或者它们的任意组合。
绝缘介质层108的材料可以为SiO2、Si3N4、Al2O3等材料。
本申请实施例提供的垂直沟道薄膜晶体可以是圆柱结构或者方形柱状结构，如图3a所示，为本申请实施例提供的一种示例性的垂直沟道晶体管的俯视图，该垂直沟道晶体管是圆柱状的，该柱状体最内层为栅极105，栅极105外包裹有栅氧介质层107，栅氧介质层外包裹有半导体沟道层106，半导体沟道层106外层包裹有源极层和漏极层等形成的层叠结构，由于图3a是俯视图，所以只能看到最上层的源极层104，该实现方式是一种环沟道(Channel-All-Around，CAA)方式，半导体沟道层106完全填入到层叠结构内部垂直的凹槽中。
如图3b所示，为本申请实施例提供的另一种示例性的垂直沟道晶体管的俯视图，该实现方式是一种双沟道结构，该垂直沟道晶体管是方形柱状结构，因此其俯视图是矩形的，漏极103、第一接触层101、绝缘介质层108，第二接触层102以及源极104在垂直方向上形成的层叠结构整体为方形柱状结构，或者也可以称为立方体，需要解释的是，由于漏极103、第一接触层101、绝缘介质层108，第二接触层102均位于源极104之下，因此在该俯视图3b中只能看到最上侧的源极104。该层叠结构中间部分被刻蚀后剩余两个侧壁，在两个侧壁的内侧均依次设置半导体沟道层106，栅氧介质层107和栅极105，靠近晶体管的两个侧壁处有两个半导体沟道层106，因此产生了两个垂直的沟道。示例性的，这两个侧壁分别称为第一子层叠结构和第二子层叠结构，第一子层叠结构和第二子层叠结构之间设置有栅极；第一子层叠结构和栅极之间设置有第一半导体沟道层和第一栅氧介质层，第一半导体沟道层与第一子层叠结构的侧面接触；第二子层叠结构和栅极之间设置有第二半导体沟道层和第二栅氧介质层，第二半导体沟道层与第二子层叠结构的侧面接触。第一半导体沟道层与第一子层叠结构的侧面接触形成一个垂直沟道，第二半导体沟道层与第二子层叠结构的侧面接触形成另一个垂直沟道，因此该垂直沟道晶体管有两个垂直的沟道。
该双沟道结构可以进一步提高垂直沟道晶体管器件的工作电流，进而提升垂直沟道晶体管所在的存储器的工作速度。
应当理解，图3b中示出的两个绝缘介质层108用于隔离相邻的垂直沟道晶体管，并不属于垂直沟道晶体管的一部分。绝缘介质层图3a和图3b可以具有如图2a所示的侧视图。或者说，图3a和图3b可以是图2a所示的垂直沟道晶体管的侧视图对应的两种可能的俯视图。
应当理解，在一种可选的情况中，也可以在方形柱状结构的内部设置一个方形的深孔，在方形深孔内依次设置有半导体沟道层106，栅氧介质层107和栅极105，这种结构下，半导体沟道层106整个位于方形柱状体的内部，半导体沟道层106完整包裹栅氧介质层107，栅氧介质层也完整包裹栅极105。
在一种可选的情况下，垂直沟道晶体管在俯视图方向的切面图也可以是圆形和方形之外的其他形状，例如可以是多边形、扇形、不规则形状等。
进一步的，本申请实施例还提供了一种垂直沟道晶体管，包括：层叠结构和半导体沟道层，该层叠结构内设置有垂直的凹槽，该半导体沟道层设置在该凹槽内；该层叠结构包括第一金属层、第二金属层和第三金属层，第三金属层位于第一金属层和第二金属层之间，第三金属层的第一界面、第二界面和第三界面外包裹有第一介质层；第一界面为第三金属层朝向第一金属层的界面，第二界面为第三金属层朝向第二金属层的界面，第三界面为第三金属层朝该半导体沟道层的界面；该层叠结构还包括第一接触层和第二接触层，该第一接触层位于该第一金属层和该第一介质层之间，该第二接触层位于该第二金属层和该第一介质层之间；该半导体沟道层分别与该第一金属层和该第二金属层接触。应当理解，第一金属层和第二金属层中的一个为源极，另一个为漏极，第三金属层为栅极。该第一介质层还可以称为栅氧介质层。应当理解，本申请实施例中的第一接触层和第二接触层可参考前述描述，此处不再赘述。
如图4a所示，为本申请实施例提供的另一种垂直沟道晶体管的侧截面示意图，图4b为图4a的垂直沟道晶体管对应的一种俯视图，图4c为图4a的垂直沟道晶体管对应的另一种俯视图。
图4a所示的垂直沟道晶体管中，垂直沟道层106充满在层叠结构内垂直的沟道中，该沟道贯穿整个层叠结构，源极104和漏极103位于器件的上下，栅极105在垂直方向上处于源极104和漏极103之间，栅极105从外侧对半导体沟道层106内的电流进行调控，栅极105的朝向源极104的面、朝向漏极103的面以及靠近半导体沟道层的面上均设置有栅氧介质层107，第一接触层101位于漏极103和栅氧介质层107之间，第二接触层102位于源极104和栅氧介质层107之间，从而使得源极漏极和垂直沟道层106形成欧姆接触。该结构除了可以有效降低接触电阻，提高器件性能之外，由于该结构将栅极和栅氧介质层设置在源极104和漏极103之间，省略了绝缘介质层108，晶体管器件的尺寸可以做得更小，更有利于集成度的提升。
如图4b所示，图4a所示的垂直沟道晶体管可以做成圆柱状结构，该实现方式是一种GAA方式，垂直沟道层106完全填入到层叠结构内垂直的沟道中，被水平方向环绕的源极104，漏极103和栅极105包裹起来。
如图4c所示，图4a所示的垂直沟道晶体管可以做成方形柱状结构，漏极103、第一接触层101、栅极105、栅氧介质层107、第二接触层102以及源极104在垂直方向上形成的层叠结构整体为方形柱状结构，或者也可以称为立方体结构，需要解释的是，由于漏极103、第一接触层101、栅极105、栅氧介质层107和第二接触层102均位于源极104之下，因此在该俯视图4c中只能看到最上侧的源极104，该层叠结构中间部分被刻蚀后剩余两个侧壁，在两个侧壁之间设置有半导体沟道层106，源极104和漏极103位于垂直沟道晶体管器件的上下，栅极105位于源极104和漏极103之间，半导体沟道层106在垂直方向上延伸，因此，图4c所示的结构是一种双栅结构，在半导体沟道层106和层叠结构接触的两个面上各产生一个垂直的沟道。
应当理解，图4c中示出的两个绝缘介质层108用于隔离相邻的垂直沟道晶体管，并不属于垂直沟道晶体管内部的一部分。
应当理解，图4b所示的圆形柱状结构也可以做成方形柱状结构，图4a所示的垂直沟道晶体管在俯视图方向的切面图也可以是圆形和方形之外的其他形状，例如可以是多边形、扇形、不规则形状等。
应当理解，如果欧姆接触层的材料和半导体沟道层的材料极性一致，引入欧姆接触层之后则可以在源极漏极和半导体沟道层之间形成欧姆接触；如果欧姆接触层的材料和半导体沟道层的材料极性不一致，则需要提高欧姆接触层的掺杂浓度，才能在源极漏极和半导体沟道层之间形成PN结欧姆接触。
可以根据半导体沟道层的材料选择第一接触层101和第二接触层102的材料，从而实现PN结欧姆接触。若半导体沟道材料为N型半导体，则第一接触层101和第二接触层102可以使用P型半导体形成PN结接触；若半导体沟道材料为P型半导体，则第一接触层101和第二接触层102可以使用N型半导体形成PN结接触。进一步的，通过提高第一接触层101和第二接触层102的掺杂浓度来降低PN结的接触电阻，从而在源极漏极和半导体沟道层之间形成PN结欧姆接触。这样拓宽了对器件材料的选择，可广泛用于优化任何材料器件的接触电阻，实现异质接触型晶体管器件。
如图5所示，为本申请实施例提供的另一种垂直沟道晶体管的结构示意图。在该实现方式中，在第一接触层101和绝缘介质层108之间，以及在第二接触层102和绝缘介质层108之间，各添加了一层界面层116，示例性的，界面层116可以采用跟第一接触层101和第二接触层102相同的材料，但是界面层116与第一接触层101和第二接触层102的材料的掺杂浓度不同，第一接触层101和第二接触层102的掺杂浓度高，界面层116的掺杂浓度低。
该界面层116可以有效防止高掺杂元素向绝缘介质层108扩散，从而放宽了接触层101和102的掺杂浓度窗口，可以用更高的浓度对接触层101和102进行掺杂，形成的PN结欧姆接触的电阻更小。而且可以在对第一接触层101和第二接触层102进行重掺杂(或者说提高掺杂浓度)时，避免高掺杂元素扩散到绝缘隔离层108，影响绝缘隔离层108的隔离效果。
在一种可选的情况中，如图4a所示的垂直沟道晶体管中也可以引入界面层116，具体的，在第一接触层101和栅氧介质层107之间的界面处，以及在第二接触层102和栅氧介质层107之间的界面处可以分别引入界面层，从而有效防止高掺杂元素向栅氧介质层107扩散。
如图6a-图6f所示，为本申请实施例提供的一种垂直沟道晶体管的制备工艺流程示意图。如图7所示，为本申请实施例提供的一种制造垂直沟道晶体管的方法流程示意图。
该方法包括：
701、在基底上依次外延(deposit)漏极/源极金属层、第一接触层、绝缘介质层、第二接触层以及源极/漏极金属层，得到如图6a所示的五层结构；
示例性的，基底还可以称为衬底，基底的材料可以是氧化硅等绝缘材料。应当理解，源极和漏极的位置可以互换，如果漏极层位于下面，则源极层位于上面，相反，如果源极层位于下面，则漏极层位于上面。第一接触层和第二接触层可以为低阻半导体，该5层的材料可以参考前述对源极104、漏极103、绝缘介质层108、第一接触层101和第二接触层102的材料的描述，此处不再赘述。
在一种可选的方案中，还可以在第一接触层和绝缘介质层之间生长第一界面层，在第二接触层和绝缘介质层之间生长第二界面层。关于第一界面层和第二界面层的材料可以参考前述对界面层116的说明，此处不再赘述。
702、通过刻蚀工艺，先后刻蚀上方的源极/漏极金属层、第二接触层、绝缘介质层、第一接触层及下方的漏极/源极金属层，形成如图6b所示的凹槽结构；示例性的，该图6b所示的凹槽可以称为第一凹槽；
应当理解，该刻蚀为一步刻蚀。刻蚀工艺可以采用干法刻蚀或者湿法刻蚀。
703、在凹槽结构中外延半导体沟道材料，形成如图6c所示的结构；示例性的，该图6c中的凹槽可以称为第二凹槽；
示例性的，可以通过原子层沉积(Atomic Layer Deposition，ALD)或化学气相沉积(Chemical Vapor Deposition，CVD)工艺生长半导体沟道层，该半导体沟道材料参考前述对半导体沟道材料106的描述，此处不再赘述。
704、在图6c所示的结构的基础上外延栅氧介质材料，形成如图6d所示的结构；示例性的，该图6d中的凹槽可以称为第三凹槽；
示例性的，栅氧介质层也可以通过ALD或CVD工艺生长。该栅氧介质材料参考前述对栅氧介质层107的材料的描述，此处不再赘述。
705、在第三凹槽内的栅氧介质层上淀积栅极金属，形成如图6e所示的结构；
栅极金属填充于图6d的第三凹槽内，形成栅极。示例性的，栅极层也可以通过ALD或CVD工艺生长。
706、通过刻蚀形成垂直沟道晶体管器件之间的隔离，形成如图6f所示的结构。
在一种可选的方案中，为了制备如前述图5所示的垂直沟道晶体，701具体包括：在基底上依次生长金属层、第一接触层、第一界面层、绝缘介质层、第二界面层、第二接触层以及金属层，得到7层结构。
如图8所示，为本申请实施例提供的另一种制造垂直沟道晶体管的方法流程示意图。
801、依次沉积金属层、低阻半导体层、绝缘介质层、低阻半导体层和金属层，形成如图6a所示的层叠结构；
802、对层叠结构进行一步刻蚀，形成第一凹槽，如图6b所示；
该凹槽贯穿上层金属层、低阻半导体层、绝缘介质层、低阻半导体层，并陷入下层金属层中。
803、在第一凹槽中生长半导体沟道层，形成第二凹槽，如图6c所示；该第二凹槽为生长出半导体沟道层的凹槽；
804、在第二凹槽中生长栅氧介质层，形成第三凹槽，如图6d所示；该第三凹槽为生长出栅氧介质层的凹槽；
805、在第三凹槽中生长栅极层，形成如图6e所示的结构；
806、通过刻蚀形成相邻的垂直沟道晶体管之间的隔离，如图6f所示。
应当理解，生长半导体沟道层、栅氧介质层和栅极层均可以采用ALD或CVD工艺。
在一种可选的方案中，为了制备如前述图5所示的垂直沟道晶体，801具体包括：依次沉积金属层、第一接触层、第一界面层、绝缘介质层、第二界面层、第二接触层以及金属层，得到包含7层的层叠结构。
将传统工艺应用到垂直沟道晶体管中，在形成图6b所示的结构时，需要对源极和漏极进行掺杂，再在形成图6c所示的结构时，对半导体沟道层进行掺杂，来降低源漏与半导体沟道的接触电阻，由于半导体沟道层是垂直的，利用离子束对半导体沟道层进行轰击实现掺杂的时候，会存在半导体沟道层上下掺杂浓度不均匀的问题，在对源极和漏极进行掺杂时也存在掺杂浓度上下不均匀的问题。本申请的制造方法通过引入欧姆接触层来降低源极漏极和半导体沟道层之间的接触电阻，而不需要通过对源极、漏极和半导体沟道层进行掺杂来降低接触电阻，因此不会存在掺杂浓度不均匀的问题，也无需额外增加掺杂工艺所需的光罩，工艺简单，降低了应用成本。进一步的，由于垂直沟道晶体管中，源极漏极金属与半导体沟道接触，接触面在退火的过程中会受到一定程度的氧化，而氧化会增大接触电阻。引入接触层之后，就算金属氧化了，对晶体管器件的接触电阻也不会造成太大的影响，因此可以防止后续退火导致金属与沟道接触面的氧化造成的接触电阻增大的负面效应，提高器件的热稳定性。
进一步的，制备包含的界面层的垂直沟道晶体管时，由于界面层可以有效防止高掺杂元素向绝缘介质层扩散，从而放宽了接触层的掺杂浓度窗口，可以用更高的浓度对接触层进行掺杂，形成的PN结欧姆接触的电阻更小。而且可以在对第一接触层和第二接触层进行重掺杂时，避免高掺杂元素扩散到绝缘隔离层，影响绝缘隔离层的隔离效果。
如图9a-图9e所示，为本申请实施例提供的一种垂直沟道晶体管的制备工艺流程示意图。如图10所示，为本申请实施例提供的一种对应的制造垂直沟道晶体管的方法流程示意图。如图9a-图9e和图10所示的制备工艺可以用于制备如前述图4a所示的垂直沟道晶体管。
该方法包括：
1001、依次沉积第一金属层、第一接触层、介质层、第二接触层和第二金属层，形成层叠结构，如图9a所示；
应当理解，第一金属层和第二金属层中一个为源极，另一个为漏极，第一接触层和第二接触层可以为低阻半导体层，关于该5层可选的材料可以分别参考前述对漏极103、第一接触层101、绝缘介质层108、第二接触层102和源极104的材料的描述，此处不再赘述。
在一种可选的方案中，还可以在第一接触层和介质层之间生长第一界面层，在第二接触层和绝缘介质层之间生长第二界面层。关于第一界面层和第二界面层的材料可以参考前述对界面层116的说明，此处不再赘述。
1002、对层叠结构进行刻蚀，形成穿孔，如图9b所示；
应当理解，该穿孔也可以称为在垂直方向上贯穿层叠结构的凹槽。该刻蚀为一步刻蚀。
1003、在穿孔中生长半导体沟道层，形成如图9c所示的结构；
示例性的，可以通过ALD或CVD工艺生长半导体沟道层，该半导体沟道材料参考前述对半导体沟道材料106的描述，此处不再赘述。
1004、通过湿法刻蚀，去除层叠结构中的介质层；
如图9d所示，去除层叠结构中的介质层之后，会形成两个空间(或者称为侧向凹槽)，位于半导体沟道层的两侧；
1005、在去除介质层之后的空间中先后生长栅氧介质层和栅极，生成如图9e所示的结构。
在这两个凹槽内先通过ALD或CVD生长栅氧介质层，然后在栅氧介质层上通过ALD或CVD生长栅极。去除介质层之后形成的凹槽有3个面，分别为朝向第一接触层的第一侧面，朝向第二接触层相邻的第二侧面以及与半导体沟道层相接触的第三面；该三个面上都生长出一层栅氧介质层；该栅氧介质材料参考前述对栅氧介质层107的材料的描述，此处不再赘述。
应当理解，由于通常会同时制备多个垂直沟道晶体管器件，虽然图10中未示出，该方法还可以包括：
1006、通过刻蚀使得相邻的垂直沟道晶体管之间形成隔离。
在一种可选的情况中，为了制备得到包含界面层的垂直沟道晶体管，在步骤1001制备层叠结构的时候，可以在第一接触层和介质层之间，以及在第二接触层和介质层之间分别形成界面层，也即依次沉积金属层、第一接触层、第一界面层、介质层、第二界面层、第二接触层以及金属层，得到包含7层的层叠结构。然后在该层叠结构上进行后续1002-1005的处理。
本申请的制造方法通过引入欧姆接触层来降低源极漏极和半导体沟道层之间的接触电阻，而不需要通过对源极、漏极和半导体沟道层进行掺杂来降低接触电阻，因此不会存在掺杂浓度不均匀的问题，也无需额外增加掺杂工艺所需的光罩，工艺简单，降低了应用成本。进一步的，由于垂直沟道晶体管中，源极漏极金属与半导体沟道接触，接触面在退火的过程中会受到一定程度的氧化，而氧化会增大接触电阻。引入接触层之后，就算金属氧化了，对晶体管器件的接触电阻也不会造成太大的影响，因此可以防止后续退火导致金属与沟道接触面的氧化造成的接触电阻增大的负面效应，提高器件的热稳定性。
以上所述实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的范围。例如，装置实施例中的一些具体操作可以参考之前的方法实施例。

Claims (38)

1.一种垂直沟道晶体管结构，其特征在于，包括：
层叠结构，所述层叠结构包括第一金属层、第一接触层、绝缘介质层、第二接触层和第二金属层；所述第一接触层位于所述第一金属层和所述绝缘介质层之间，所述第二接触层位于所述第二金属层和所述绝缘介质层之间；
所述层叠结构中设置有凹槽，所述凹槽贯穿所述第二金属层、所述第二接触层、所述绝缘介质层和所述第二接触层，且所述第一凹槽至少部分陷入所述第一金属层；
所述凹槽内设置有半导体沟道层、栅氧介质层和栅极；
其中，所述第一接触层和所述第二接触层的材料为导体材料或导电率高于所述半导体沟道层的半导体材料；所述半导体沟道层在所述凹槽内分别与所述第一金属层和所述第二金属层接触，所述栅氧介质层设置在所述半导体沟道层和所述栅极之间。
2.根据权利要求1所述的垂直沟道晶体管结构，其特征在于，所述凹槽为第一凹槽，所述半导体沟道层覆盖在所述第一凹槽的底部和侧壁形成第二凹槽，所述栅氧介质层覆盖在所述第二凹槽的底部和侧壁形成第三凹槽，所述栅极设置在所述第三凹槽中。
3.根据权利要求1或2所述的垂直沟道晶体管结构，其特征在于，所述第一接触层和所述第一金属层形成的接触面的电阻与所述第一接触层和所述半导体沟道层形成的接触面的电阻之和小于所述第一金属层和所述半导体沟道层形成的接触面的电阻；
所述第二接触层和所述第二金属层形成的接触面的电阻与所述第二接触层和所述半导体沟道层形成的接触面的电阻之和小于所述第二金属层和所述半导体沟道层形成的接触面的电阻。
4.根据权利要求1至3任一项所述的垂直沟道晶体管结构，其特征在于，在所述第一接触层和所述第二接触层的材料为导体材料的情况下，
若所述半导体沟道层为n型半导体，则所述第一接触层和所述第二接触层的材料为第一导体材料，所述第一导体材料的功函数小于或者接近所述半导体沟道层的电子亲和能；
若所述半导体沟道层为p型半导体，则所述第一接触层和所述第二接触层的材料为第二导体材料，所述第二导体材料的功函数大于或者接近所述半导体沟道层的电子亲和能与禁带宽度之和。
5.根据权利要求1至3任一项所述的垂直沟道晶体管结构，其特征在于，在所述第一接触层和所述第二接触层的材料为半导体材料的情况下，
若所述半导体沟道层为第一n型半导体，则所述第一接触层和所述第二接触层的材料为第一半导体材料，所述第一半导体材料的导带位置与所述第一n型半导体的导带位置相近，且所述第一半导体材料的导电率大于或者等于所述第一n型半导体的导电率；
若所述半导体沟道层为第一p型半导体，则所述第一接触层和所述第二接触层的材料为第二半导体材料，所述第二导体材料的价带位置与所述第一p型半导体的价带位置相近，且所述第二导体材料的导电率大于或者等于所述第一p型半导体的导电率。
6.根据权利要求1至4任一项所述的垂直沟道晶体管结构，其特征在于，所述第一接触层和所述第二接触层的材料包括：钛Ti、金Au、钨W、钼Mo、铝Al或氮化钛TiN。
7.根据权利要求1-3或5任一项所述的垂直沟道晶体管结构，其特征在于，所述第一接触层和所述第二接触层的材料包括：氧化铟镓锌InGaZnO、氧化铟锌InZnO、氧化铟锡InSnO、氧化铟In2O3、氧化镓Ga2O3、氧化铟钛InTiO或者氧化锌ZnO。
8.根据权利要求1-3或5任一项所述的垂直沟道晶体管结构，其特征在于，所述第一接触层和所述第二接触层的材料包括：高掺杂的p型硅Si、n型Si，或者p型硅Si和n型Si的任意组合。
9.根据权利要求1至3任一项所述的垂直沟道晶体管结构，其特征在于，所述第一接触层和所述第二接触层为掺杂半导体层，所述掺杂半导体层的材料为对所述半导体沟道层的材料经过掺杂得到的。
10.根据权利要求1至3任一项所述的垂直沟道晶体管结构，其特征在于，所述第一接触层、所述第二接触层和所述半导体沟道层均为P型半导体或均为N型半导体；或者，
所述第一接触层和所述第二接触层为N型半导体，所述半导体沟道层为P型半导体；或者，
所述第一接触层和所述第二接触层为P型半导体，所述半导体沟道层为N型半导体。
11.根据权利要求1至10任一项所述的垂直沟道晶体管结构，其特征在于，所述垂直沟道晶体管结构为圆柱状，所述层叠结构环绕所述半导体沟道层，所述半导体沟道层完全位于所述层叠结构内部垂直的所述凹槽中。
12.根据权利要求1至10一项所述的垂直沟道晶体管结构，其特征在于，所述垂直沟道晶体管结构为方形柱状，所述层叠结构包括第一子层叠结构和第二子层叠结构，所述半导体沟道层包括第一半导体沟道层和第二半导体沟道层，所述栅氧介质层包括第一栅氧介质层和第二栅氧介质层；
所述第一子层叠结构和所述第二子层叠结构之间设置有所述栅极；
所述第一子层叠结构和所述栅极之间设置有所述第一半导体沟道层和所述第一栅氧介质层，所述第一半导体沟道层与所述第一子层叠结构的侧面接触；
所述第二子层叠结构和所述栅极之间设置有所述第二半导体沟道层和所述第二栅氧介质层，所述第二半导体沟道层与所述第二子层叠结构的侧面接触。
13.根据权利要求1至12任一项所述的垂直沟道晶体管结构，其特征在于，还包括第一界面层和第二界面层，其中，所述第一界面层位于所述第一接触层和所述绝缘介质层之间，所述第二界面层位于所述第二接触层和所述绝缘介质层之间。
14.根据权利要求13所述的垂直沟道晶体管结构，其特征在于，所述第一界面层和所述第二界面层的材料与所述第一接触层和所述第二接触层的材料相同，但是所述第一界面层和所述第二界面层的材料的掺杂浓度低于所述第一接触层和所述第二接触层的材料的掺杂浓度。
15.一种垂直沟道晶体管结构，其特征在于，包括：层叠结构，所述层叠结构包括第一金属层、第一接触层、绝缘介质层、第二接触层和第二金属层；所述第一接触层位于所述第一金属层和所述绝缘介质层之间，所述第二接触层位于所述第二金属层和所述绝缘介质层之间；
所述层叠结构中设置有凹槽，所述凹槽贯穿所述第二金属层、所述第二接触层、所述绝缘介质层和所述第二接触层，且所述第一凹槽至少部分陷入所述第一金属层；
所述凹槽内设置有半导体沟道层、栅氧介质层和栅极；
其中，所述半导体沟道层在所述凹槽内分别与所述第一金属层和所述第二金属层接触，所述栅氧介质层设置在所述半导体沟道层和所述栅极之间；
所述第一接触层和所述第二接触层与所述半导体沟道层形成的接触面的电阻小于所述第一金属层和所述第二金属层与所述半导体沟道层形成的接触面的电阻。
16.根据权利要求1所述的垂直沟道晶体管结构，其特征在于，所述第一接触层和所述第一金属层形成的接触面以及所述第二接触层与所述第二金属层形成的接触面的电阻小于第一阈值。
17.一种垂直沟道晶体管结构，其特征在于，包括：层叠结构和半导体沟道层，
所述层叠结构内设置有凹槽，所述半导体沟道层设置在所述凹槽内；
所述层叠结构包括第一金属层、第二金属层和第三金属层，所述第三金属层位于所述第一金属层和所述第二金属层之间，所述第三金属层的第一界面、第二界面和第三界面外包裹有第一介质层；所述第一界面为所述第三金属层朝向所述第一金属层的界面，所述第二界面为所述第三金属层朝向所述第二金属层的界面，所述第三界面为所述第三金属层朝向所述半导体沟道层的界面；
所述层叠结构还包括第一接触层和第二接触层，所述第一接触层位于所述第一金属层和所述第一介质层之间，所述第二接触层位于所述第二金属层和所述第一介质层之间；
所述半导体沟道层分别与所述第一金属层和所述第二金属层接触。
18.根据权利要求17所述的垂直沟道晶体管结构，其特征在于，所述凹槽贯穿所述层叠结构。
19.根据权利要求17或18所述的垂直沟道晶体管结构，其特征在于，所述第一接触层和所述第二接触层的材料为导体材料，且所述第一金属层和所述第二金属层的导体材料与所述第一金属层和所述第二金属层的材料不同；或者，
所述第一接触层和所述第二接触层的材料为导电率高于所述半导体沟道层的半导体材料。
20.根据权利要求17至19任一项所述的垂直沟道晶体管结构，其特征在于，
所述第一接触层和所述第一金属层形成的接触面的电阻与所述第一接触层和所述半导体沟道层形成的接触面的电阻之和小于所述第一金属层和所述半导体沟道层形成的接触面的电阻；
所述第二接触层和所述第二金属层形成的接触面的电阻与所述第二接触层和所述半导体沟道层形成的接触面的电阻之和小于所述第二金属层和所述半导体沟道层形成的接触面的电阻。
21.根据权利要求17至20任一项所述的垂直沟道晶体管结构，其特征在于，所述结构为圆柱状，所述层叠结构环绕所述半导体沟道层，所述半导体沟道层完全位于所述层叠结构内部所述垂直的凹槽中。
22.根据权利要求17至20任一项所述的垂直沟道晶体管结构，其特征在于，所述结构为方形柱状，所述层叠结构包括第一子层叠结构和第二子层叠结构，所述半导体沟道层位于所述第一子层叠结构和所述第二子层叠结构之间，所述第一半导体沟道层分别与所述第一子层叠结构的侧面和所述第二子层叠结构的侧面接触。
23.根据权利要求17至22任一项所述的垂直沟道晶体管结构，其特征在于，所述第一接触层和所述第二接触层为掺杂半导体层，所述掺杂半导体层的材料为对所述半导体沟道层的材料经过掺杂得到的。
24.根据权利要求17至22任一项所述的垂直沟道晶体管结构，其特征在于，所述第一接触层、所述第二接触层和所述半导体沟道层均为P型半导体或均为N型半导体；或者，
所述第一接触层和所述第二接触层为N型半导体，所述半导体沟道层为P型半导体；或者，
所述第一接触层和所述第二接触层为P型半导体，所述半导体沟道层为N型半导体。
25.根据权利要求17至24任一项所述的垂直沟道晶体管结构，其特征在于，还包括第一界面层和第二界面层，其中，所述第一界面层位于所述第一接触层和所述第一介质层之间，所述第二界面层位于所述第二接触层和所述第一介质层之间。
26.一种垂直沟道晶体管的制造方法，其特征在于，所述方法包括：
依次沉积第一金属层、第一接触层、绝缘介质层、第二接触层和第二金属层，形成层叠结构；
对所述层叠结构进行刻蚀，形成第一凹槽；
在所述第一凹槽中生长半导体沟道层，形成第二凹槽；
在所述第二凹槽中生长栅氧介质层，形成第三凹槽；
在所述第三凹槽中生长栅极；
所述第一接触层和所述第二接触层的材料为导体材料或导电率高于所述半导体沟道层的半导体材料。
27.根据权利要求26所述的方法，其特征在于，在所述第三凹槽中生长栅极之后，所述方法还包括：
对所述栅极、所述栅氧介质层和所述半导体沟道层进行刻蚀，使得所述垂直沟道晶体管与相邻的其他垂直沟道晶体管之间形成隔离。
28.根据权利要求26或27所述的方法，其特征在于，
所述第一接触层和所述第一金属层形成的接触面的电阻与所述第一接触层和所述半导体沟道层形成的接触面的电阻之和小于所述第一金属层和所述半导体沟道层形成的接触面的电阻；
所述第二接触层和所述第二金属层形成的接触面的电阻与所述第二接触层和所述半导体沟道层形成的接触面的电阻之和小于所述第二金属层和所述半导体沟道层形成的接触面的电阻。
29.根据权利要求26至28任一项所述的垂直沟道晶体管结构，其特征在于，所述第一接触层和所述第二接触层的材料包括：钛Ti、金Au、钨W、钼Mo、铝Al或氮化钛TiN。
30.根据权利要求26至28任一项所述的垂直沟道晶体管结构，其特征在于，所述第一接触层和所述第二接触层的材料包括：氧化铟镓锌InGaZnO、氧化铟锌InZnO、氧化铟锡InSnO、氧化铟In2O3、氧化镓Ga2O3、氧化铟钛InTiO或者氧化锌ZnO。
31.根据权利要求26至28任一项所述的垂直沟道晶体管结构，其特征在于，所述第一接触层和所述第二接触层的材料包括：高掺杂的p型硅Si、n型Si，或者p型硅Si和n型Si的任意组合。
32.根据权利要求26至28任一项所述的方法，其特征在于，所述第一接触层和所述第二接触层为掺杂半导体层，所述掺杂半导体层的材料为对所述半导体沟道层的材料经过掺杂得到的。
33.根据权利要求26至28任一项所述的方法，其特征在于，当所述第一接触层和所述第二接触层与所述半导体沟道层的半导体的极性不同时，所述第一接触层和所述第二接触层的掺杂浓度高于所述半导体沟道层的掺杂浓度。
34.根据权利要求26至33任一项所述的方法，其特征在于，依次沉积第一金属层、第一接触层、绝缘介质层、第二接触层和第二金属层，形成层叠结构，具体包括：
依次沉积所述第一金属层、所述第一接触层、第一界面层、所述绝缘介质层、第二界面层、所述第二接触层和所述第二金属层，形成层叠结构。
35.一种垂直沟道晶体管的制造方法，其特征在于，所述方法包括：
依次沉积第一金属层、第一接触层、绝缘介质层、第二接触层和第二金属层，形成层叠结构；
对所述层叠结构进行刻蚀，形成穿孔；
在所述穿孔中生长半导体沟道层；
通过湿法刻蚀，去除所述层叠结构中的所述绝缘介质层；
在去除所述绝缘介质层之后的空间中先后生长栅氧介质层和栅极。
36.根据权利要求35所述的方法，其特征在于，所述第一接触层和所述第一金属层形成的接触面的电阻与所述第一接触层和所述半导体沟道层形成的接触面的电阻之和小于所述第一金属层和所述半导体沟道层形成的接触面的电阻；
所述第二接触层和所述第二金属层形成的接触面的电阻与所述第二接触层和所述半导体沟道层形成的接触面的电阻之和小于所述第二金属层和所述半导体沟道层形成的接触面的电阻。
37.根据权利要求35或36所述的方法，其特征在于，所述第一接触层和所述第二接触层的材料为导体材料，且所述第一金属层和所述第二金属层的导体材料与所述第一金属层和所述第二金属层的材料不同；或者，
所述第一接触层和所述第二接触层的材料为导电率高于所述半导体沟道层的半导体材料。
38.根据权利要求35至37任一项所述的方法，其特征在于，所述依次沉积第一金属层、第一接触层、绝缘介质层、第二接触层和第二金属层，形成层叠结构，包括：
依次沉积所述第一金属层、所述第一接触层、第一界面层、所述绝缘介质层、第二界面层、所述第二接触层和所述第二金属层，形成层叠结构。
CN202210247054.2A 2022-03-14 2022-03-14 一种垂直沟道晶体管结构及制造方法 Pending CN116799057A (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN202210247054.2A CN116799057A (zh) 2022-03-14 2022-03-14 一种垂直沟道晶体管结构及制造方法
PCT/CN2023/071143 WO2023173914A1 (zh) 2022-03-14 2023-01-08 一种垂直沟道晶体管结构及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202210247054.2A CN116799057A (zh) 2022-03-14 2022-03-14 一种垂直沟道晶体管结构及制造方法

Publications (1)

Publication Number Publication Date
CN116799057A true CN116799057A (zh) 2023-09-22

Family

ID=88022169

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210247054.2A Pending CN116799057A (zh) 2022-03-14 2022-03-14 一种垂直沟道晶体管结构及制造方法

Country Status (2)

Country Link
CN (1) CN116799057A (zh)
WO (1) WO2023173914A1 (zh)

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI328788B (en) * 2008-03-11 2010-08-11 Au Optronics Corp Gate driver-on-array and method of making the same
JP2010040897A (ja) * 2008-08-07 2010-02-18 Sony Corp 有機薄膜トランジスタ、有機薄膜トランジスタの製造方法、および電子機器
CN101404321B (zh) * 2008-10-31 2011-04-20 中国科学院微电子研究所 一种垂直沟道有机场效应晶体管的制备方法
CN102263200A (zh) * 2010-05-25 2011-11-30 中国科学院微电子研究所 一种有机场效应晶体管及其制备方法
KR101916222B1 (ko) * 2011-04-29 2018-11-08 삼성전자 주식회사 수직 구조의 비휘발성 메모리 소자 및 그 제조 방법
US9806191B1 (en) * 2016-10-11 2017-10-31 United Microelectronics Corp. Vertical channel oxide semiconductor field effect transistor and method for fabricating the same
EP3882978A1 (en) * 2020-03-16 2021-09-22 Samsung Electronics Co., Ltd. Vertical type transistor, inverter including the same, and vertical type semiconductor device including the same
CN114122145B (zh) * 2021-11-15 2023-11-28 武汉华星光电半导体显示技术有限公司 薄膜晶体管、电子装置及其制备方法及显示装置

Also Published As

Publication number Publication date
WO2023173914A1 (zh) 2023-09-21

Similar Documents

Publication Publication Date Title
JP4645034B2 (ja) Ｉｉｉ族窒化物半導体を有する半導体素子
JP5587535B2 (ja) 半導体装置
US20150311255A1 (en) Variable resistive memory device including vertical channel pmos transistor and method of manufacturing the same
US20220231018A1 (en) Semiconductor device
KR101859321B1 (ko) 직렬 연결 트랜지스터 구조물 및 이의 제조 방법
KR102117467B1 (ko) 전력 반도체 소자
US8969157B2 (en) Method of manufacturing semiconductor device having field plate electrode
US11557652B2 (en) Metal source/drain-based MOSFET and method for fabricating the same
US20220367479A1 (en) Semiconductor memory devices
JP2016192479A (ja) 半導体装置および半導体装置の製造方法
JP2009212529A (ja) Ｉｉｉ族窒化物半導体を有する半導体素子
US20210005758A1 (en) Tunneling field effect transistor
CN116799057A (zh) 一种垂直沟道晶体管结构及制造方法
US11430889B2 (en) Junctionless field-effect transistor having metal-interlayer-semiconductor structure and manufacturing method thereof
JP2007053226A (ja) 半導体装置およびその製造方法
JP2009267029A (ja) 窒化物半導体素子および窒化物半導体素子の製造方法
KR102654151B1 (ko) 트랜지스터 및 이의 제조방법
TW201340184A (zh) 半導體裝置及其製造方法
KR102467857B1 (ko) 강유전체 메모리 소자 및 그 제조 방법
RU2807501C1 (ru) Полупроводниковая структура и способ ее изготовления
TWI831512B (zh) 半導體裝置和其形成方法
KR101041866B1 (ko) 반도체 소자 제조 방법
US20230118661A1 (en) Space-free vertical field effect transistor including active layer having vertically grown crystal grains
US20230128761A1 (en) Semiconductor structure and method for manufacturing semiconductor structure
CN110400841B (zh) 半导体装置及其制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication