KR20200126686A - 반도체 장치의 제조 방법 - Google Patents

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Abstract

반도체 장치의 제조 방법은 제1 소스막 상에 질화물을 포함하는 제1 희생막을 형성하는 단계; 상기 제1 희생막 상에 알루미늄산화물을 포함하는 제2 희생막을 형성하는 단계; 상기 제2 희생막 상에 제2 소스막을 형성하는 단계; 상기 제2 소스막 상에 교대로 적층된 제1 물질막들 및 제2 물질막들을 포함하는 적층물을 형성하는 단계: 상기 적층물, 상기 제2 소스막, 상기 제2 희생막 및 상기 제1 희생막을 관통하는 채널막 및 상기 채널막을 감싸는 메모리막을 형성하는 단계; 상기 적층물 및 상기 제2 소스막을 관통하고, 상기 제2 희생막을 노출시키는 슬릿을 형성하는 단계; 상기 슬릿 내에 폴리실리콘 스페이서를 형성하는 단계; 상기 폴리실리콘 스페이서를 보호막으로 상기 제1 희생막 및 상기 제2 희생막을 제거하여, 개구부를 형성하는 단계; 상기 폴리실리콘 스페이서를 보호막으로 상기 메모리막을 일부 식각하여, 상기 채널막을 노출시키는 단계; 및 상기 개구부 내에, 상기 채널막과 접하는 제3 소스막을 형성하는 단계를 포함할 수 있다.

Description

반도체 장치의 제조 방법{MANUFACTURING METHOD OF SEMICONDUCTOR DEVICE}
본 발명은 전자 장치에 관한 것으로, 보다 상세히는 반도체 장치의 제조 방법에 관한 것이다.
비휘발성 메모리 소자는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 소자이다. 최근 기판 상에 단층으로 메모리 셀을 형성하는 2차원 비휘발성 메모리 소자의 집적도 향상이 한계에 도달함에 따라, 기판 상에 수직으로 메모리 셀들을 적층하는 3차원 비휘발성 메모리 소자가 제안되고 있다.
3차원 비휘발성 메모리 소자는 교대로 적층된 층간절연막들 및 게이트 전극들, 이들을 관통하는 채널막들을 포함하며, 채널막들을 따라 메모리 셀들이 적층된다. 이러한 3차원 구조를 갖는 비휘발성 메모리 소자의 동작 신뢰성 향상을 위해, 다양한 구조 및 제조 방법들이 개발되고 있다.
본 발명의 일 실시예는 제조 공정이 용이하고 안정적인 구조 및 개선된 특성을 갖는 반도체 장의 제조 방법을 제공한다.
본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은 제1 소스막 상에 질화물을 포함하는 제1 희생막을 형성하는 단계; 상기 제1 희생막 상에 알루미늄산화물을 포함하는 제2 희생막을 형성하는 단계; 상기 제2 희생막 상에 제2 소스막을 형성하는 단계; 상기 제2 소스막 상에 교대로 적층된 제1 물질막들 및 제2 물질막들을 포함하는 적층물을 형성하는 단계: 상기 적층물, 상기 제2 소스막, 상기 제2 희생막 및 상기 제1 희생막을 관통하는 채널막 및 상기 채널막을 감싸는 메모리막을 형성하는 단계; 상기 적층물 및 상기 제2 소스막을 관통하고, 상기 제2 희생막을 노출시키는 슬릿을 형성하는 단계; 상기 슬릿 내에 폴리실리콘 스페이서를 형성하는 단계; 상기 폴리실리콘 스페이서를 보호막으로 상기 제1 희생막 및 상기 제2 희생막을 제거하여, 개구부를 형성하는 단계; 상기 폴리실리콘 스페이서를 보호막으로 상기 메모리막을 일부 식각하여, 상기 채널막을 노출시키는 단계; 및 상기 개구부 내에, 상기 채널막과 접하는 제3 소스막을 형성하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은 제1 내지 제4 희생막들을 차례로 형성하는 단계; 상기 제4 희생막 상에 교대로 적층된 제1 물질막들 및 제2 물질막들을 포함하는 적층물을 형성하는 단계: 상기 적층물 및 상기 제1 내지 제4 희생막을 관통하는 채널막 및 상기 채널막을 감싸는 메모리막을 형성하는 단계; 상기 적층물 및 상기 제4 희생막을 관통하고, 상기 제3 희생막을 노출시키는 슬릿을 형성하는 단계; 상기 슬릿 내에 폴리실리콘 스페이서를 형성하는 단계; 상기 폴리실리콘 스페이서를 보호막으로 상기 제3 희생막을 식각하여 상기 제2 희생막을 노출시키는 단계; 상기 폴리실리콘 스페이서를 보호막으로 상기 제2 및 제3 희생막들을 제거하여, 상기 메모리막을 일부 노출시키는 개구부를 형성하는 단계; 상기 채널막이 노출되도록, 상기 메모리막의 일부, 상기 제1 희생막 및 상기 제4 희생막을 제거하는 단계; 및 상기 개구부 내에 상기 채널막과 접하는 소스막을 형성하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은 제1 소스막 상에 제1 내지 제4 희생막들을 차례로 형성하는 단계; 상기 제4 희생막 상에 제2 소스막을 형성하는 단계; 상기 제2 소스막 상에 교대로 적층된 제1 물질막들 및 제2 물질막들을 포함하는 적층물을 형성하는 단계: 상기 적층물, 상기 제2 소스막 및 상기 제1 내지 제4 희생막을 관통하는 채널막 및 상기 채널막을 감싸는 메모리막을 형성하는 단계; 상기 적층물, 상기 제2 소스막 및 상기 제4 희생막을 관통하고, 상기 제3 희생막을 노출시키는 슬릿을 형성하는 단계; 상기 슬릿 내에 폴리실리콘 스페이서를 형성하는 단계; 상기 폴리실리콘 스페이서를 보호막으로 상기 제1 내지 제3 희생막들을 식각하여, 상기 제1 소스막을 노출시키는 단계; 상기 폴리실리콘 스페이서를 보호막으로 상기 제2 및 제3 희생막들을 제거하여, 상기 메모리막을 일부 노출시키는 개구부를 형성하는 단계; 상기 채널막이 노출되도록, 상기 메모리막의 일부, 상기 제1 희생막 및 상기 제4 희생막을 제거하는 단계; 및 상기 개구부 내에 상기 채널막과 접하는 제3 소스막을 형성하는 단계를 포함할 수 있다.
안정된 구조를 갖고 신뢰성이 향상된 반도체 장치를 제공할 수 있다. 또한, 반도체 장치를 제조함에 있어서, 공정의 난이도를 낮추고 절차를 간소화하고 비용을 절감할 수 있다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 설명하기 위한 도면이다.
도 2a 내지 도 2i는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 3a 내지 도 3c는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 4 및 도 5는 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 6 및 도 7은 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
이하에서는, 본 발명의 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 설명하기 위한 도면이다. 도 1a는 단면도이고, 도 1b는 사시도이다.
도 1a를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치는 소스막(S), 적층물(ST) 및 채널 구조(CH)를 포함한다. 또한, 반도체 장치는 슬릿(SL) 및 슬릿 절연막(20)을 더 포함할 수 있다.
소스막(S)은 다층 구조를 가질 수 있고, 차례로 적층된 제1 내지 제4 소스막(11~14)을 포함할 수 있다. 제1 내지 제4 소스막들(11~14)은 동일한 물질을 포함하거나 상이한 물질을 포함할 수 있고, 동일한 저항을 갖거나 상이한 저항을 가질 수 있다. 또한, 제1 내지 제4 소스막들(11~14)은 동일한 두께를 갖거나 상이한 두께를 가질 수 있다.
제1 소스막(11)은 제2 내지 제4 소스막(12~14)에 비해 낮은 저항을 가질 수 있다. 제1 소스막(11)은 금속을 포함할 수 있고, 제2 내지 제4 소스막(12~14)은 폴리실리콘을 포함할 수 있다. 예를 들어, 제1 소스막(11)은 금속 플레이트이고, 제2 내지 제4 소스막들(12~14) 각각은 폴리실리콘막일 수 있다.
적층물(ST)은 교대로 적층된 도전막들(15) 및 절연막들(16)을 포함할 수 있다. 도전막들(15)은 메모리 셀, 선택 트랜지스터 등의 게이트 전극일 수 있고, 절연막들(16)은 적층된 도전막들(15)을 상호 절연시키기 위한 것일 수 있다. 도전막들(15)은 폴리실리콘, 텅스텐, 금속, 금속 질화물 등을 포함할 수 있고, 절연막들(16)은 산화물, 질화물 등을 포함할 수 있다.
채널 구조(CH)는 소스막(S)의 일부 및 적층물(ST)을 관통할 수 있다. 채널 구조(CH)는 채널막(18) 및 채널막(18)을 감싸는 메모리막(17)을 포함할 수 있다. 또한, 채널 구조(CH)는 채널막(18) 내의 갭필막(19)을 더 포함할 수 있다.
채널막(18)은 메모리 셀, 선택 트랜지스터 등의 채널을 형성하기 위한 것으로, 실리콘(Si), 저마늄(Ge), 실리콘저마늄(SiGe) 등의 반도체 물질을 포함할 수 있다. 메모리막(17)은 터널절연막, 데이터 저장막 및 전하차단막 중 적어도 하나를 포함할 수 있다. 데이터 저장막은 플로팅 게이트, 전하 트랩 물질, 나노 구조, 가변 저항 물질, 상변화 물질 등을 포함할 수 있다. 갭필막(19)은 산화물 등의 절연 물질을 포함할 수 있고, 내부에 에어 갭을 포함할 수 있다.
메모리막(17)은 채널막(18)의 측벽을 일부 노출시키는 개구부를 포함할 수 있다. 제3 소스막(13)은 메모리막(17)의 개구부를 통해 채널막(18)과 접할 수 있다. 다시 말해, 제3 소스막(13)이 메모리막(17)을 관통하여 채널막(18)과 직접 연결될 수 있다.
전술한 바와 같은 구조에 따르면, 채널막(18)으로부터 소스막(S)으로 전류 경로가 형성된다(화살표 참조). 또한, 소스막(S) 내에서 상대적으로 낮은 저항을 갖는 제1 소스막(11)으로 전류가 흐를 수 있다.
도 1b를 참조하면, 채널 구조들(CH)이 제1 방향(I) 및 제1 방향(I)과 교차된 제2 방향(Ⅱ)으로 배열된다. 제1 방향(I)으로 이웃한 채널 구조들(CH)이 제2 방향(Ⅱ)으로 오프셋되거나, 제2 방향(Ⅱ)으로 이웃한 채널 구조들(CH)이 제1 방향(I)으로 오프셋될 수 있다. 또한, 채널 구조들(CH)은 제1 방향(I) 및 제2 방향(Ⅱ)과 교차하는 제3 방향(Ⅲ)으로 확장될 수 있다. 앞서 도 1a를 참조하여 설명한 바와 같이, 채널 구조들(CH)은 소스막(S)의 일부 및 적층물을 관통할 수 있다. 단, 도 1b에서는 이해를 돕고자 적층물을 생략하고, 채널 구조들(CH)은 일부만 도시하였다.
채널 구조들(CH)은 비트 라인들(22)과 소스막(S)의 사이에 연결된다. 비트 라인들(22)은 금속을 포함할 수 있고, 구리(Cu)를 포함할 수 있다.
소스막(S)은 금속을 포함하는 제1 소스막(11) 및 폴리실리콘을 포함하는 제2 내지 제4 소스막(12~14)을 포함할 수 있다. 여기서, 제1 소스막(11)은 제1 방향(I) 및 제2 방향(Ⅱ)으로 정의되는 평면을 따라 확장된 플레이트 형태를 가질 수 있다. 제2 내지 제4 소스막들(12~14)은 제1 소스막(11)의 상부에 위치되며, 제1 소스막(11)의 상부면과 제2 소스막(12)의 하부면이 직접 접할 수 있다. 제2 내지 제4 소스막들(12~14) 각각은 제1 방향(I) 및 제2 방향(Ⅱ)으로 정의되는 평면을 따라 확장된 플레이트 형태를 가질 수 있다.
슬릿 절연막들(20)은 제2 방향(Ⅱ)으로 평행하게 확장된다. 이웃한 슬릿 절연막들(20)의 사이에 채널 구조들(CH)이 위치될 수 있다. 예를 들어, 제2 방향(Ⅱ)으로 배열된 채널 구조들(CH)이 하나의 열(row)을 구성하고, 이웃한 슬릿 절연막들(20)의 사이에 복수의 열들이 위치될 수 있다.
소스막(S)의 하부에는 주변 회로(CIRCUIT), 인터커넥션 구조 등이 위치될 수 있다. 인터커넥션 구조는 콘택 플러그, 배선 등을 포함하며, 주변 회로와 소스막(S)을 전기적으로 연결시킬 수 있다. 주변 회로(CIRCUIT)는 디코더 등을 포함할 수 있다.
참고로, 본 도면에서는 채널 구조(CH)의 하부에 소스막(S)이 위치되고, 소스막(S)의 하부에 주변 회로(CIRCUIT)가 위치된 구조를 도시하였으나, 해당 구조가 역전되어 배치되는 것도 가능하다. 예를 들어, 주변 회로(CIRCUIT)의 하부에 소스막(S)이 위치되고, 소스막(S)의 하부에 채널 구조(CH)가 위치될 수 있다.
도 2a 내지 도 2i는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 2a를 참조하면, 제1 소스막(41) 상에 희생 구조(SC)를 형성한 후, 희생 구조(SC) 상에 제2 소스막(42)을 형성한다. 이어서, 제2 소스막(42) 상에 적층물(ST)을 형성한다. 적층물(ST)은 교대로 적층된 제1 물질막들(43) 및 제2 물질막들(44)을 포함할 수 있다. 참고로, 제1 소스막(41)은 금속막(미도시됨) 상에 형성될 수 있다. 금속막은 소스막일 수 있으며, 플레이트 형태를 가질 수 있다.
제1 소스막(41) 및 제2 소스막(42)은 도전막일 수 있다. 제1 소스막(41) 및 제2 소스막 각각은 폴리실리콘을 포함할 수 있다. 제1 소스막(41)은 제1 폴리실리콘막일 수 있고, 제2 소스막(42)은 제2 폴리실리콘막일 수 있다. 제1 소스막(41)은 제2 소스막(42)에 비해 두꺼운 두께를 가질 수 있다. 제1 소스막(41)의 두께(T1)는 1000 내지 2000Å일 수 있고, 제2 소스막(42)의 두께(T4)는 600 내지 1200Å일 수 있다. 제1 소스막(41)의 두께(T1)는 제2 소스막(42)의 두께(T4)의 1.5배 내지 3배일 수 있다.
제1 물질막들(43)은 메모리 셀, 선택 트랜지스터 등의 게이트 전극을 형성하기 위한 것일 수 있고, 제2 물질막들(44)은 적층된 게이트 전극들을 상호 절연시키기 위한 것일 수 있다. 제1 물질막들(43)은 제2 물질막들(44)에 대해 식각 선택비가 높은 물질로 형성된다. 일 예로, 제1 물질막들(43)은 질화물 등을 포함하는 희생막이고, 제2 물질막들(44)은 산화물 등을 포함하는 절연막일 수 있다. 다른 예로, 제1 물질막들(43)은 폴리실리콘, 텅스텐 등을 포함하는 도전막이고, 제2 물질막들(44)은 산화물 등을 포함하는 절연막일 수 있다. 또 다른 예로, 제1 물질막들(43)은 도프드 폴리실리콘 등을 포함하는 도전막이고, 제2 물질막들(44)은 언도프드 폴리실리콘 등을 포함하는 희생막일 수 있다.
희생 구조(SC)는 제1 소스막(41)과 제2 소스막(42)의 사이에 제3 소스막을 형성하기 위한 공간을 확보하기 위한 것이다. 희생 구조(SC)는 다층막일 수 있으며, 후속 공정에서 식각 정지막, 보호막 등으로 사용되기 위한 막들을 포함할 수 있다.
희생 구조(SC)는 제2 희생막(32) 및 제2 희생막(32) 상의 제3 희생막(33)을 포함할 수 있다. 제3 희생막(33)은 제1 및 제2 물질막들(43, 44), 제2 소스막(42) 및 제4 희생막(34)에 대해 높은 식각 선택비를 갖는 물질을 포함할 수 있다. 제1 물질막(43)이 질화물을 포함하고 제2 물질막(44)이 산화물을 포함하고 제2 소스막(42)이 폴리실리콘을 포함하고 제4 희생막(34)이 산화물을 포함하는 경우, 제3 희생막(33)은 알루미늄산화물을 포함할 수 있다. 또한, 제3 희생막(33)은 제2 희생막(32)에 비해 식각 속도가 빠른 물질을 포함할 수 있다. 제2 희생막(32)은 질화물을 포함하고 제3 희생막(33)은 알루미늄산화물을 포함 할 수 있다.
제2 희생막(32)은 제3 희생막(33)에 비해 두꺼운 두께(T2>T3)를 가질 수 있다. 제2 희생막(32)은 300 내지 450Å의 두께(T2)를 가질 수 있고, 제3 희생막(33)은 10 내지 50Å의 두께(T3)를 가질 수 있다. 또한, 제2 희생막(32)의 두께(T2)는 제3 희생막(33)의 두께(T3)에 비해 10배 내지 15배 두꺼운 두께를 가질 수 있다.
희생 구조(SC)는 제1 희생막(31) 및 제4 희생막(34)을 더 포함할 수 있다. 희생 구조(SC)는 차례로 적층된 제1 내지 제4 희생막들(31~34)을 포함할 수 있다. 제1 및 제4 희생막(31, 34)은 후속 공정에서 희생 구조(SC)를 제3 소스막으로 대체할 때, 제1 및 제2 소스막들(41, 42)을 보호하기 위한 보호막으로 사용될 수 있다. 제1 및 제4 희생막들(31, 34)은 제2 및 제3 희생막들(32, 33)에 대해 식각 선택비가 높은 물질을 포함할 수 있다. 제2 희생막(32)이 질화물을 포함하고 제3 희생막(33)이 알루미늄산화물을 포함하는 경우, 제1 및 제4 희생막들(31, 34)은 산화물을 포함할 수 있다. 또한, 제1 및 제4 희생막들(31, 34)은 메모리막(45)과 유사한 물질을 포함할 수 있다. 예를 들어, 제1 및 제4 희생막들(31, 34)은 실리콘 산화막일 수 있다.
제1 희생막(31)과 제4 희생막(34)은 동일한 물질을 포함하거나 상이한 물질을 포함할 수 있다. 제1 희생막(31)과 제4 희생막(34)은 동일한 두께를 갖거나 상이한 두께를 가질 수 있다. 제1 및 제4 희생막들(31, 34)은 제2 및 제3 희생막들(32, 33)에 비해 얇은 두께를 가질 수 있다.
도 2b를 참조하면, 적층물(ST), 제2 소스막(42) 및 희생 구조(SC)를 관통하는 채널 구조(CH)를 형성한다. 채널 구조(CH)는 제1 소스막(41)까지 확장될 수 있다. 채널 구조(CH)의 저면은 제1 소스막(41)의 저면에 비해 높게 위치될 수 있다. 채널 구조(CH)는 채널막(46) 및 채널막(46)을 감싸는 메모리막(45)을 포함할 수 있고, 채널막(46) 내의 갭필막(47)을 더 포함할 수 있다.
이어서, 적층물(ST) 및 제2 소스막(42)을 관통하는 슬릿(SL)을 형성한다. 참고로, 채널 구조(CH)를 형성하기 전에 슬릿(SL)을 형성하는 것도 가능하다. 슬릿(SL)은 제4 희생막(34)을 더 관통할 수 있으며, 제3 희생막(33)을 노출시킬수 있다. 여기서, 제3 희생막(33)은 제1 및 제2 물질막들(43, 44), 제2 소스막(42) 및 제4 희생막(34)에 대해 높은 식각 선택비를 갖는 물질을 포함할 수 있다. 따라서, 슬릿(SL)을 형성할 때, 제3 희생막(33)이 식각정지막으로서 사용될 수 있다.
슬릿(SL)은 하부로 갈수록 폭이 좁아지는 테이퍼 형태의 단면을 가질 수 있다. 또한, 슬릿(SL)의 측벽은 제2 소스막(42)과 적층물(ST)의 계면에서 밖으로 돌출된 턱을 가질 수 있다. 예를 들어, 적층물(ST)의 저면에서의 슬릿(SL)의 폭(W1)과 제2 소스막(42)의 상부면에서의 슬릿(SL)의 폭(W2)이 상이할 수 있고, 폭(W2)이 폭(W1)에 비해 큰 값을 가질 수 있다. 이러한 폭의 차이는 적층물(ST)과 제2 소스막(42)의 식각률 차이, 식각 레시피 조절에 의한 것일 수 있다.
이어서, 슬릿(SL) 내에 스페이서용 물질막(48)을 형성한다. 스페이서용 물질막(48)은 슬릿(SL)의 내벽 및 저면을 따라 컨포멀하게 형성될 수 있다. 스페이서용 물질막(48)은 제2 희생막(32), 제3 희생막(33) 및 메모리막(45)에 대해 식각 선택비가 높은 물질을 포함할 수 있다. 제2 희생막(32)이 질화물을 포함하고 메모리막(45)이 산화물 및/또는 질화물을 포함하는 경우, 스페이서용 물질막(48)은 폴리실리콘을 포함할 수 있다. 스페이서용 물질막(48)은 폴리실리콘막일 수 있고, 단일막일 수 있다. 스페이서용 물질막(48)의 두께는 2 내지 6nm일 수 있다.
도 2c를 참조하면, 스페이서용 물질막(48)을 식각하여, 슬릿(SL)의 내벽에 폴리실리콘을 포함하는 스페이서(48A)를 형성한다. 예를 들어, 스페이서(48A)는 폴리실리콘막일 수 있고, 단일막일 수 있다. 전면 식각 공정을 이용하여 스페이서용 물질막(48)을 식각할 수 있다. 이를 통해, 스페이서용 물질막(48) 중 슬릿(SL)의 저면에 형성된 영역이 식각되고, 제3 희생막(33)이 노출된다. 또한, 슬릿(SL)의 측벽에 형성된 영역은 식각되지 않고 잔류되어 스페이서(48A)를 형성한다. 또한, 스페이서(48A) 중 슬릿(SL)의 저면과 인접한 영역(A)은, 돌출된 턱에 의해 식각 환경에 덜 노출된다. 따라서, 식각 과정에서 손실되는 것을 방지할 수 있다.
이어서, 스페이서(48A)를 보호막으로 제3 희생막(33)을 식각한다. 건식 식각 공정을 이용하여 제3 희생막(33)을 식각할 수 있다. 제3 희생막(33)을 식각할 때, 스페이서(48A)에 의해 제1 및 제2 물질막들(43, 44)이 보호된다. 제3 희생막(33)이 식각되면, 제2 희생막(32)이 노출된다. 제2 희생막(32)은 제3 희생막(33)에 비해 두꺼운 두께로 형성되며, 스페이서(48A) 형성을 위한 식각 공정에서 식각정지막으로 사용될 수 있다.
도 2d 및 도 2e를 참조하면, 스페이서(48A)를 보호막으로 제2 희생막(32) 및 제3 희생막(33)을 제거한다. 이를 통해, 개구부(OP)가 형성되고, 개구부(OP)를 통해 메모리막(45)이 노출된다. 여기서, 제2 희생막(32) 및 제3 희생막(33)은 스페이서(48A) 및 메모리막(45)에 대해 높은 식각 선택비를 갖는다. 따라서, 제2 희생막(32) 및 제3 희생막(33)을 선택적으로 식각할 수 있다. 이때, 제1 희생막(31) 및 제4 희생막(34)은 잔류된다. 따라서, 제1 소스막(41) 및 제2 소스막(42)이 노출되지 않고, 제1 희생막(31) 및 제4 희생막(34)에 의해 제1 소스막(41) 및 제2 소스막(42)을 보호할 수 있다.
제2 희생막(32)이 질화막이고 제3 희생막(33)이 알루미늄 산화막인 경우, 인산을 이용하여 제2 및 제2 희생막들(32, 33)을 제거할 수 있다. 또한, 알루미늄 산화막이 질화막에 비해 식각 속도가 빠르고, 제3 희생막(33)이 제2 희생막(32)에 비해 얇은 두께로 형성되었으므로, 도 2d와 같이 제3 희생막(33)이 먼저 제거될 수 있다. 제3 희생막(33)이 제거된 영역은 식각액이 유입되는 통로로 사용될 수 있다. 따라서, 제3 희생막(33)이 제거된 영역을 통해 인산이 유입되고, 도 2e에 도시된 바와 같이 제2 희생막(32)이 선택적으로 제거된다.
도 2f를 참조하면, 스페이서(48A)를 보호막으로 메모리막(45)을 일부 식각한다. 이를 통해, 개구부(OP) 내에 채널막(46)이 일부 노출된다. 또한, 메모리막(45)을 식각할 때, 제1 희생막(31) 및 제4 희생막(34)이 함께 식각될 수 있다. 여기서, 제1 희생막(31), 제4 희생막(34) 및 메모리막(45)은 스페이서(48A)에 대해 높은 식각 선택비를 갖는다. 따라서, 스페이서(48A)를 보호막으로 메모리막(45)의 일부, 제1 희생막(31) 및 제4 희생막(34)을 선택적으로 식각할 수 있다. 이를 통해, 개구부(OP) 내에 제1 소스막(41) 및 제2 소스막(42)이 노출된다.
도 2g를 참조하면, 개구부(OP) 및 슬릿(SL) 내에 제3 소스용 물질막(49)을 형성한다. 예를 들어, 개구부(OP)를 채우도록 폴리실리콘막을 증착한다. 이러한 경우, 개구부(OP)의 내부 뿐만 아니라 슬릿(SL) 내에도 폴리실리콘막이 증착된다. 참고로, 선택적 성장 방식으로, 개구부(OP) 내에 제3 소스용 물질막(49)을 형성하는 것도 가능하다. 이러한 경우, 채널막(46), 제1 소스막(41) 및 제2 소스막(42)으로부터 폴리실리콘막이 성장하여 개구부(OP)를 채울 수 있다.
도 2h를 참조하면, 제3 소스용 물질막(49)을 식각하여, 제3 소스막(49A)을 형성한다. 예를 들어, 습식 식각 공정을 이용하여 제3 소스용 물질막(49)을 식각한다. 이를 통해, 슬릿(SL)내의 제3 소스용 물질막(49)이 식각되고, 개구부(OP) 내에 제3 소스막(49A)이 형성된다. 제3 소스막(49A)은 채널막(46)과 접할수 있다. 예를 들어, 제3 소스막(49A)은 메모리막(45)을 관통하여 채널막(46)과 직접 접할 수 있다.
제3 소스용 물질막(49)을 식각할 때, 제1 소스막(41)이 노출될 수 있다. 따라서, 제1 소스막(41)의 상부면이 일부 식각되어 그루브(G)가 형성될 수 있다. 그루브(G)는 슬릿(SL)의 하부에 위치될 수 있다.
제3 소스용 물질막(49)을 식각할 때, 스페이서(48A)가 함께 식각될 수 있다. 그에 따라, 슬릿(SL) 내에 제1 및 제2 물질막들(43, 44)이 노출된다. 또한, 스페이서(48A)가 식각될 때, 식각 조건에 따라 측벽의 턱이 유지되거나 제거될 수 있다.
도 2i를 참조하면, 슬릿(SL)을 통해 제1 물질막들(43) 또는 제2 물질막들(44)을 제3 물질막들(51)로 대체한다. 일 예로, 제1 물질막들(43)이 희생막이고 제2 물질막들(44)이 절연막인 경우, 제1 물질막들(43)을 도전막들로 대체한다. 다른 예로, 제1 물질막들(43)이 도전막이고 제2 물질막들(44)이 절연막인 경우, 제1 물질막들(43)을 실리사이드화한다. 또 다른 예로, 제1 물질막들(43)이 도전막이고 제2 물질막들(44)이 희생막인 경우, 제2 물질막들(44)을 절연막들로 대체한다.
이어서, 슬릿(SL) 내에 절연막(52)을 형성한다. 절연막(52)은 산화물을 포함할 수 있다.
전술한 바와 같은 공정에 따르면, 슬릿(SL) 내에 단일막으로 형성된 스페이서(48A)를 형성할 수 있다. 따라서, 다층막을 포함하는 스페이서를 형성하는 경우에 비해 슬릿(SL)의 폭을 감소시킬 수 있다.
또한, 제1 소스막(41)의 하부에 금속 플레이트를 형성하고, 슬릿(SL) 내에 절연막(52)을 형성할 수 있다. 따라서, 슬릿(SL) 내에 도전성의 소스 콘택 구조를 형성하는 경우에 비해 구조 및 공정을 단순화할 수 있다.
도 3a 내지 도 3c는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 3a는 앞서 설명한 도 2c에 대응되는 도면이다. 이전의 공정은 앞서 도 2a 및 도 2b를 참조하여 설명한 것과 실질적으로 동일하다. 도 3b를 참조하면, 스페이서용 물질막(48) 및 희생 구조(SC)의 일부를 식각하여, 스페이서(48A)를 형성한다.
먼저, 스페이서용 물질막(48) 중 슬릿(SL')의 저면에 형성된 영역을 식각하여 스페이서(48A)를 형성한다. 이어서, 스페이서(48A)를 보호막으로, 제3 희생막(33) 및 제2 희생막(32)을 식각하거나, 제3 희생막(33), 제2 희생막(32) 및 제1 희생막(31)을 식각한다. 제1 희생막(31)까지 식각할 경우, 제1 소스막(41)이 노출될 수 있다. 즉, 제1 소스막(41)이 식각정지막으로 사용될 수 있다. 이러한 경우, 앞서 도 2a 내지 도 2h를 참조하여 설명한 실시예에 비해, 희생 구조(SC)의 두께를 감소시킬 수 있다. 예를 들어, 제2 희생막(32)의 두께를 감소시키거나, 제2 희생막(32) 및 제3 희생막(33)의 두께를 감소시킬 수 있다.
도 3b를 참조하면, 스페이서(48A)를 보호막으로 제2 희생막(32) 및 제3 희생막(33)을 제거하여 개구부(OP)를 형성한다. 이때, 제2 희생막(32) 및 제3 희생막(33)이 스페이서(48A), 메모리막(45) 및 제1 소스막(41)에 대해 높은 식각 선택비를 갖는 조건에서, 식각 공정을 수행한다. 따라서, 제1 소스막(41)의 손상을 최소화하고, 제2 희생막(32) 및 제3 희생막(33)을 선택적으로 식각할 수 있다.
도 3c를 참조하면, 스페이서(48A)를 보호막으로 메모리막(45)의 일부, 제1 희생막(31) 및 제4 희생막(34)을 식각한다. 이어서, 개구부(OP) 내에 제3 소스막(49A)을 형성한다. 이어서, 제1 물질막들(43) 또는 제2 물질막들(44)을 제3 물질막들(51)로 대체한다. 이어서, 슬릿(SL') 내에 절연막(52)을 형성한다.
전술한 바와 같은 제조 방법에 따르면, 희생 구조(SC)의 두께를 감소시킬 수 있고, 슬릿(SL')의 폭을 감소시킬 수 있다.
도 4는 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 4를 참조하면, 본 발명의 일 실시예에 따른 메모리 시스템(1000)은 메모리 장치(1200)와 컨트롤러(1100)를 포함한다.
메모리 장치(1200)는 텍스트, 그래픽, 소프트웨어 코드 등과 같은 다양한 데이터 형태를 갖는 데이터 정보를 저장하는데 사용된다. 메모리 장치(1200)는 비휘발성 메모리일 수 있다. 또한, 메모리 장치는(1200)는 앞서 도 1a 내지 도 3c를 참조하여 설명한 구조를 가질 수 있고, 앞서 도 1a 내지 도 3c를 참조하여 설명한 제조 방법에 따라 제조될 수 있다. 메모리 장치(1200)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
컨트롤러(1100)는 호스트 및 메모리 장치(1200)에 연결되며, 호스트로부터의 요청에 응답하여 메모리 장치(1200)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1100)는 메모리 장치(1200)의 읽기, 쓰기, 소거, 배경(background) 동작 등을 제어하도록 구성된다.
컨트롤러(1100)는 RAM(Random Access Memory; 1110), CPU(Central Processing Unit; 1120), 호스트 인터페이스(Host Interface; 1130), ECC 회로(Error Correction Code Circuit; 1140), 메모리 인터페이스(Memory Interface; 1150) 등을 포함한다.
여기서, RAM(1110)은 CPU(1120) 의 동작 메모리, 메모리 장치(1200)와 호스트 간의 캐시 메모리, 메모리 장치(1200)와 호스트 간의 버퍼 메모리 등으로 사용될 수 있다. 참고로, RAM(1110)은 SRAM(Static Random Access Memory), ROM(Read Only Memory) 등으로 대체될 수 있다.
CPU(1120)는 컨트롤러(1100)의 전반적인 동작을 제어하도록 구성된다. 예를 들어, CPU(1120)는 RAM(1110)에 저장된 플래시 변환 계층(Flash Translation Layer; FTL)과 같은 펌웨어를 운용하도록 구성된다.
호스트 인터페이스(1130)는 호스트와의 인터페이싱을 수행하도록 구성된다. 예를 들어, 컨트롤러(1100)는 USB(Universal Serial Bus)프로토콜, MMC(MultiMedia Card) 프로토콜, PCI(Peripheral Component Interconnection)프로토콜, PCI-E(PCI-Express) 프로토콜, ATA(Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI(Small Computer Small Interface) 프로토콜, ESDI(Enhanced Small Disk Interface) 프로토콜, 그리고 IDE(Integrated Drive Electronics) 프로토콜, 프라이빗(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트와 통신한다.
ECC 회로(1140)는 오류 정정 코드(ECC)를 이용하여 메모리 장치(1200)로부터 리드된 데이터에 포함된 오류를 검출하고, 정정하도록 구성된다.
메모리 인터페이스(1150)는 메모리 장치(1200)와의 인터페이싱을 수행하도록 구성된다. 예를 들어, 메모리 인터페이스(1150)는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
참고로, 컨트롤러(1100)는 데이터를 임시 저장하기 위한 버퍼 메모리(미도시됨)를 더 포함할 수 있다. 여기서, 버퍼 메모리는 호스트 인터페이스(1130)를 통해 외부로 전달되는 데이터를 임시 저장하거나, 메모리 인터페이스(1150)를 통해 메모리 장치(1200)로부터 전달되는 데이터를 임시로 저장하는데 사용될 수 있다. 또한, 컨트롤러(1100)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM을 더 포함할 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000)은 집적도가 향상되고 특성이 개선된 메모리 장치(1200)를 포함하므로, 메모리 시스템(1000)의 집적도 및 특성 또한 향상시킬 수 있다.
도 5는 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 5를 참조하면, 본 발명의 일 실시예에 따른 메모리 시스템(1000')은 메모리 장치(1200')와 컨트롤러(1100)를 포함한다. 또한, 컨트롤러(1100)는 RAM(1110), CPU(1120), 호스트 인터페이스(1130), ECC 회로(1140), 메모리 인터페이스(1150) 등을 포함한다.
메모리 장치(1200')는 비휘발성 메모리일 수 있다. 또한, 메모리 장치(1200')는 앞서 도 1a 내지 도 3c를 참조하여 설명한 구조를 가질 수 있고, 앞서 도 1a 내지 도 3c를 참조하여 설명한 제조 방법에 따라 제조될 수 있다. 메모리 장치(1200')의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
또한, 메모리 장치(1200')는 복수의 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다. 복수의 메모리 칩들은 복수의 그룹들로 분할되며, 복수의 그룹들은 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(1100)와 통신하도록 구성된다. 또한, 하나의 그룹에 속한 메모리 칩들은 공통 채널을 통해 컨트롤러(1100)와 통신하도록 구성된다. 참고로, 하나의 채널에 하나의 메모리 칩이 연결되도록 메모리 시스템(1000')이 변형되는 것도 가능하다.
이와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000')은 집적도가 향상되고 특성이 개선된 메모리 장치(1200')를 포함하므로, 메모리 시스템(1000')의 집적도 및 특성 또한 향상시킬 수 있다. 특히, 메모리 장치(1200')를 멀티-칩 패키지로 구성함으로써, 메모리 시스템(1000')의 데이터 저장 용량을 증가시키고, 구동 속도를 향상시킬 수 있다.
도 6은 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 6을 참조하면, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(2000)은 메모리 장치(2100), CPU(2200), RAM(2300), 유저 인터페이스(2400), 전원(2500), 시스템 버스(2600) 등을 포함한다.
메모리 장치(2100)는 유저 인터페이스(2400)를 통해 제공된 데이터, CPU(2200)에 의해 처리된 데이터 등을 저장한다. 또한, 메모리 장치(2100)은 시스템 버스(2600)를 통해 CPU(2200), RAM(2300), 유저 인터페이스(2400), 전원(2500) 등에 전기적으로 연결된다. 예를 들어, 메모리 장치(2100)는 컨트롤러(미도시됨)를 통해 시스템 버스(2600)에 연결되거나, 시스템 버스(2600)에 직접 연결될 수 있다. 메모리 장치(2100)가 시스템 버스(2600)에 직접 연결되는 경우, 컨트롤러의 기능은 CPU(2200), RAM(2300) 등에 의해 수행될 수 있다.
여기서, 메모리 장치(2100)는 비휘발성 메모리 일 수 있다. 또한, 메모리 장치(2100)는 앞서 도 1a 내지 도 3c를 참조하여 설명한 구조를 가질 수 있고, 앞서 도 1a 내지 도 3c를 참조하여 설명한 제조 방법에 따라 제조될 수 있다. 메모리 장치(2100)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
또한, 메모리 장치(2100)은 도 5를 참조하여 설명한 바와 같이 복수의 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
이와 같은 구성을 갖는 컴퓨팅 시스템(2000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(Portable MultimediaPlayer), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audiorecorder), 디지털 음성 재생기(digital audioplayer), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치 등일 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(2000)은 집적도가 향상되고 특성이 개선된 메모리 장치(2100)를 포함하므로, 컴퓨팅 시스템(2000)의 특성 또한 향상시킬 수 있다.
도 7은 본 발명의 일 실시예에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
도 7을 참조하면, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(3000)은 운영 체제(3200), 어플리케이션(3100), 파일 시스템(3300), 변환 계층(3400) 등을 포함하는 소프트웨어 계층을 포함한다. 또한, 컴퓨팅 시스템(3000)은 메모리 장치(3500) 등의 하드웨어 계층을 포함한다.
운영 체제(3200)는 컴퓨팅 시스템(3000)의 소프트웨어, 하드웨어 자원 등을 관리하기 위한 것으로, 중앙처리장치의 프로그램 실행을 제어할 수 있다. 어플리케이션(3100)은 컴퓨팅 시스템(3000)에서 실시되는 다양한 응용 프로그램으로, 운영 체제(3200)에 의해 실행되는 유틸리티일 수 있다.
파일 시스템(3300)은 컴퓨팅 시스템(3000)에 존재하는 데이터, 파일 등을 관리하기 위한 논리적인 구조를 의미하며, 규칙에 따라 메모리 장치(3500) 등에 저장할 파일 또는 데이터를 조직화한다. 파일 시스템(3300)은 컴퓨팅 시스템(3000)에서 사용되는 운영 체제(3200)에 따라 결정될 수 있다. 예를 들어, 운영 체제(3200)가 마이크로소프트(Microsoft)사의 윈도우즈(Windows) 계열인 경우, 파일 시스템(3300)은 FAT(File Allocation Table), NTFS(NT file system) 등일 수 있다. 또한, 운영 체제(3200)가 유닉스/리눅스(Unix/Linux) 계열인 경우, 파일 시스템(3300)은 EXT(extended file system), UFS(Unix File System), JFS(Journaling File System) 등일 수 있다.
본 도면에서는 운영 체제(3200), 어플리케이션(3100) 및 파일 시스템(3300)을 별도의 블록으로 도시하였으나, 어플리케이션(3100) 및 파일 시스템(3300)은 운영 체제(3200) 내에 포함된 것일 수 있다.
변환 계층(Translation Layer; 3400)은 파일 시스템(3300)으로부터의 요청에 응답하여 메모리 장치(3500)에 적합한 형태로 어드레스를 변환한다. 예를 들어, 변환 계층(3400)은 파일 시스템(3300)이 생성한 로직 어드레스를 메모리 장치(3500)의 피지컬 어드레스로 변환한다. 여기서, 로직 어드레스와 피지컬 어드레스의 맵핑 정보는 어드레스 변환 테이블(address translation table)로 저장될 수 있다. 예를 들어, 변환 계층(3400)은 플래시 변환 계층(Flash Translation Layer; FTL), 유니버설 플래시 스토리지 링크 계층(Universal Flash Storage Link Layer, ULL) 등일 수 있다.
메모리 장치(3500)는 비휘발성 메모리 일 수 있다. 또한, 메모리 장치(3500)는 앞서 도 1a 내지 도 3c를 참조하여 설명한 구조를 가질 수 있고, 앞서 도 1a 내지 도 3c를 참조하여 설명한 제조 방법에 따라 제조될 수 있다. 메모리 장치(3500)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
이러한 구성을 갖는 컴퓨팅 시스템(3000)은 상위 레벨 영역에서 수행되는 운영체제 계층과 하위 레벨 영역에서 수행되는 컨트롤러 계층으로 구분될 수 있다. 여기서, 어플리케이션(3100), 운영 체제(3200) 및 파일 시스템(3300)은 운영 체제 계층에 포함되며, 컴퓨팅 시스템(3000)의 동작 메모리에 의해 구동될 수 있다. 또한, 변환 계층(3400)은 운영 체제 계층에 포함되거나, 컨트롤러 계층에 포함될 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(3000)은 집적도가 향상되고 특성이 개선된 메모리 장치(3500)를 포함하므로, 컴퓨팅 시스템(3000)의 특성 또한 향상시킬 수 있다.
본 발명의 기술 사상은 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
11: 제1 소스막 12: 제2 소스막
13: 제3 소스막 14: 제4 소스막
15: 도전막 16: 절연막
17: 메모리막 18: 채널막
19: 갭필막 20: 절연막
22: 비트 라인 31: 제1 희생막
32: 제2 희생막 33: 제3 희생막
34: 제4 희생막 41: 제1 소스막
42: 제2 소스막 43: 제1 물질막
44: 제2 물질막 45: 메모리막
46: 채널막 47: 갭필막
48: 스페이서용 물질막 48A: 스페이서
49: 제3 소스용 물질막 49A: 제3 소스막
50: 산화막 50A: 산화 패턴
51: 제3 물질막 52: 절연막

Claims (17)

  1. 제1 소스막 상에 질화물을 포함하는 제1 희생막을 형성하는 단계;
    상기 제1 희생막 상에 알루미늄산화물을 포함하는 제2 희생막을 형성하는 단계;
    상기 제2 희생막 상에 제2 소스막을 형성하는 단계;
    상기 제2 소스막 상에 교대로 적층된 제1 물질막들 및 제2 물질막들을 포함하는 적층물을 형성하는 단계:
    상기 적층물, 상기 제2 소스막, 상기 제2 희생막 및 상기 제1 희생막을 관통하는 채널막 및 상기 채널막을 감싸는 메모리막을 형성하는 단계;
    상기 적층물 및 상기 제2 소스막을 관통하고, 상기 제2 희생막을 노출시키는 슬릿을 형성하는 단계;
    상기 슬릿 내에 폴리실리콘 스페이서를 형성하는 단계;
    상기 폴리실리콘 스페이서를 보호막으로 상기 제1 희생막 및 상기 제2 희생막을 제거하여, 개구부를 형성하는 단계;
    상기 폴리실리콘 스페이서를 보호막으로 상기 메모리막을 일부 식각하여, 상기 채널막을 노출시키는 단계; 및
    상기 개구부 내에, 상기 채널막과 접하는 제3 소스막을 형성하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 폴리실리콘 스페이서를 형성하는 단계는,
    상기 슬릿 내에 폴리실리콘막을 형성하는 단계; 및
    상기 제1 희생막이 노출되도록, 상기 폴리실리콘막 및 상기 제2 희생막을 식각하는 단계를 포함하는
    반도체 장치의 제조 방법.
  3. 제1항에 있어서,
    상기 폴리실리콘 스페이서를 형성하는 단계는,
    상기 슬릿 내에 폴리실리콘막을 형성하는 단계; 및
    상기 제1 소스막이 노출되도록, 상기 폴리실리콘막, 상기 제2 희생막 및 제1 희생막을 식각하는 단계를 포함하는
    반도체 장치의 제조 방법.
  4. 제1항에 있어서,
    상기 제3 소스막을 형성하는 단계는,
    상기 개구부 및 상기 슬릿 내에 폴리실리콘막을 증착하는 단계; 및
    상기 슬릿 내의 폴리실리콘막을 습식 식각하여, 상기 제3 소스막을 형성하는 단계를 포함하는
    반도체 장치의 제조 방법.
  5. 제4항에 있어서,
    상기 폴리실리콘막을 습식 식각할 때, 상기 제1 소스막의 상부면에 그루브가 형성되는
    반도체 장치의 제조 방법.
  6. 제5항에 있어서,
    상기 그루브는 상기 슬릿의 하부에 위치된
    반도체 장치의 제조 방법.
  7. 제1항에 있어서,
    상기 슬릿을 통해 상기 제1 물질막들을 제3 물질막들로 대체하는 단계; 및
    상기 슬릿 내에 절연막을 형성하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  8. 제1항에 있어서,
    상기 제1 희생막은 상기 제2 희생막에 비해 두꺼운 두께를 갖는
    반도체 장치의 제조 방법.
  9. 제1항에 있어서,
    상기 제1 소스막은 금속 소스막 상에 형성된
    반도체 장치의 제조 방법.
  10. 제1항에 있어서,
    상기 제1 내지 제3 소스막들 각각은 폴리실리콘막을 포함하는
    반도체 장치의 제조 방법.
  11. 제1항에 있어서,
    상기 스페이서는 단일막인
    반도체 장치의 제조 방법.
  12. 제1 내지 제4 희생막들을 차례로 형성하는 단계;
    상기 제4 희생막 상에 교대로 적층된 제1 물질막들 및 제2 물질막들을 포함하는 적층물을 형성하는 단계:
    상기 적층물 및 상기 제1 내지 제4 희생막을 관통하는 채널막 및 상기 채널막을 감싸는 메모리막을 형성하는 단계;
    상기 적층물 및 상기 제4 희생막을 관통하고, 상기 제3 희생막을 노출시키는 슬릿을 형성하는 단계;
    상기 슬릿 내에 폴리실리콘 스페이서를 형성하는 단계;
    상기 폴리실리콘 스페이서를 보호막으로 상기 제3 희생막을 식각하여 상기 제2 희생막을 노출시키는 단계;
    상기 폴리실리콘 스페이서를 보호막으로 상기 제2 및 제3 희생막들을 제거하여, 상기 메모리막을 일부 노출시키는 개구부를 형성하는 단계;
    상기 채널막이 노출되도록, 상기 메모리막의 일부, 상기 제1 희생막 및 상기 제4 희생막을 제거하는 단계; 및
    상기 개구부 내에 상기 채널막과 접하는 소스막을 형성하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  13. 제12항에 있어서,
    상기 폴리실리콘 스페이서는 상기 제2 희생막, 상기 제3 희생막 및 상기 메모리막에 대해 높은 식각 선택비를 갖는
    반도체 장치의 제조 방법.
  14. 제12항에 있어서,
    상기 제1 희생막은 산화막이고, 상기 제2 희생막은 질화막이고, 상기 제3 희생막은 알루미늄산화막이고, 상기 제4 희생막은 산화막인
    반도체 장치의 제조 방법.
  15. 제1 소스막 상에 제1 내지 제4 희생막들을 차례로 형성하는 단계;
    상기 제4 희생막 상에 제2 소스막을 형성하는 단계;
    상기 제2 소스막 상에 교대로 적층된 제1 물질막들 및 제2 물질막들을 포함하는 적층물을 형성하는 단계:
    상기 적층물, 상기 제2 소스막 및 상기 제1 내지 제4 희생막을 관통하는 채널막 및 상기 채널막을 감싸는 메모리막을 형성하는 단계;
    상기 적층물, 상기 제2 소스막 및 상기 제4 희생막을 관통하고, 상기 제3 희생막을 노출시키는 슬릿을 형성하는 단계;
    상기 슬릿 내에 폴리실리콘 스페이서를 형성하는 단계;
    상기 폴리실리콘 스페이서를 보호막으로 상기 제1 내지 제3 희생막들을 식각하여, 상기 제1 소스막을 노출시키는 단계;
    상기 폴리실리콘 스페이서를 보호막으로 상기 제2 및 제3 희생막들을 제거하여, 상기 메모리막을 일부 노출시키는 개구부를 형성하는 단계;
    상기 채널막이 노출되도록, 상기 메모리막의 일부, 상기 제1 희생막 및 상기 제4 희생막을 제거하는 단계; 및
    상기 개구부 내에 상기 채널막과 접하는 제3 소스막을 형성하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  16. 제15항에 있어서,
    상기 폴리실리콘 스페이서는 상기 제2 희생막, 상기 제3 희생막 및 상기 메모리막에 대해 높은 식각 선택비를 갖는
    반도체 장치의 제조 방법.
  17. 제15항에 있어서,
    상기 제1 희생막은 산화막이고, 상기 제2 희생막은 질화막이고, 상기 제3 희생막은 알루미늄산화막이고, 상기 제4 희생막은 산화막인
    반도체 장치의 제조 방법.
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