KR20210098141A - 반도체 메모리 장치 및 그의 제조 방법 - Google Patents

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KR20210098141A
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Abstract

본 기술은 제1 식각 정지막; 상기 제1 식각 정지막 상의 소스막; 상기 소스막 상의 제2 식각 정지막; 상기 제2 식각 정지막 상의 적층체; 및 상기 제1 및 제2 식각 정지막들, 상기 소스막 및 상기 적층체를 관통하고, 상기 소스막과 전기적으로 연결되는 채널 구조체를 포함하고, 상기 제1 및 제2 식각 정지막들이 포함하는 물질은 상기 소스막이 포함하는 물질에 대하여 식각 선택비를 가지는 반도체 메모리 장치 및 그의 제조 방법을 제공한다.

Description

반도체 메모리 장치 및 그의 제조 방법{SEMICONDUCTOR MEMORY DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 메모리 장치 및 그의 제조방법에 관한 것으로, 보다 구체적으로 3차원 반도체 메모리 장치 및 그의 제조방법에 관한 것이다.
반도체 메모리 장치는 데이터를 저장할 수 있는 메모리 셀들을 포함한다.
데이터를 저장하는 방식 및 유지 방식에 따라, 반도체 메모리 장치는 휘발성(Volatile) 반도체 메모리 장치와 비휘발성(Non-volatile) 반도체 메모리 장치로 구분될 수 있다. 휘발성 반도체 메모리 장치는 전원의 공급이 중단되면 저장된 데이터가 소멸되는 메모리 장치이고, 비휘발성 반도체 메모리 장치는 전원의 공급이 중단되더라도 저장된 데이터가 유지되는 메모리 장치이다.
최근에는 휴대용 전자 기기의 사용이 증가하면서 비휘발성 반도체 메모리 장치의 사용이 증가하고 있으며, 휴대성 및 대용량화를 위하여 반도체 메모리 장치의 고집적화 및 대용량화가 요구되고 있다. 이러한 고집적화 및 대용량화를 위하여 3차원 반도체 메모리 장치가 제안된 바 있다.
본 발명의 실시예들은 동작 신뢰성을 향상시킬 수 있는 반도체 메모리 장치 및 그의 제조방법을 제공한다.
본 발명의 일 실시예에 따른 반도체 메모리 장치는 제1 식각 정지막; 상기 제1 식각 정지막 상의 소스막; 상기 소스막 상의 제2 식각 정지막; 상기 제2 식각 정지막 상의 적층체; 및 상기 제1 및 제2 식각 정지막들, 상기 소스막 및 상기 적층체를 관통하고, 상기 소스막과 전기적으로 연결되는 채널 구조체를 포함하고, 상기 제1 및 제2 식각 정지막들이 포함하는 물질은 상기 소스막이 포함하는 물질에 대하여 식각 선택비를 가질 수 있다.
본 발명의 일 실시예에 따른 반도체 메모리 장치는 베이스부; 상기 베이스부 상의 제1 식각 정지막; 상기 제1 식각 정지막 상의 소스막; 상기 소스막 상의 제2 식각 정지막; 상기 제2 식각 정지막 상의 적층체; 상기 제1 및 제2 식각 정지막들, 상기 소스막 및 상기 적층체를 관통하고, 상기 소스막과 전기적으로 연결되는 채널 구조체를 포함하고, 상기 채널 구조체의 최하부는 상기 베이스부 내에 배치될 수 있다.
본 발명의 일 실시예에 따른 반도체 메모리 장치의 제조방법은 베이스부를 형성하는 단계; 상기 베이스부 상에 제1 식각 정지막, 소스 희생막 및 제2 식각 정지막을 순차적으로 형성하는 단계; 상기 제2 식각 정지막 상에 절연 패턴들을 포함하는 적층체를 형성하는 단계; 상기 제1 및 제2 식각 정지막들, 상기 소스 희생막 및 적층체를 관통하는 채널 구조체를 형성하는 단계; 상기 적층체 및 상기 제2 식각 정지막을 관통하는 제1 트렌치를 형성하는 단계; 상기 소스 희생막을 제거하는 단계; 및 상기 제1 및 제2 식각 정지막들 사이에 소스막을 형성하는 단계를 포함할 수 있다.
본 기술의 실시예들에 따른 반도체 메모리 장치는 소스막의 상면에 제1 식각 정지막이 접하고, 소스막의 하면에 제2 식각 정지막이 접할 수 있다. 이에 따라, 소스막 내의 도펀트가 소스막의 상면 및 하면을 통해 확산되지 않을 수 있고, 소스막의 측벽을 통해 채널막으로만 확산될 수 있다. 이로써, 본 기술에 따른 반도체 메모리 장치의 동작 신뢰성이 향상될 수 있다.
도 1a는 본 발명의 실시예에 따른 반도체 메모리 장치의 평면도이다.
도 1b는 도 1a의 A-A'선에 따른 단면도이다.
도 1c는 도 1b의 B영역의 확대도이다.
도 2a 내지 2k는 1a 내지 1c에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 3은 본 발명의 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 4는 본 발명의 실시예에 따른 컴퓨팅 시스템의 구성을 나타낸 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
도 1a는 본 발명의 실시예에 따른 반도체 메모리 장치의 평면도이다. 도 1b는 도 1a의 A-A'선에 따른 단면도이다. 도 1c는 도 1b의 B영역의 확대도이다.
도 1a 내지 1c를 참조하면, 본 실시예에 따른 반도체 메모리 장치는 베이스부(100)를 포함할 수 있다. 베이스부(100)는 제1 방향(D1) 및 제2 방향(D2)에 의해 정의되는 평면을 따라 확장된 플레이트의 형태를 가질 수 있다. 상기 제1 방향(D1) 및 상기 제2 방향(D2)은 서로 교차할 수 있다. 일 예로, 상기 제1 방향(D1) 및 상기 제2 방향(D2)은 서로 수직할 수 있다.
일 예로, 베이스부(100)는 반도체 기판일 수 있다. 일 예로, 상기 반도체 기판은 벌크(bulk) 실리콘 기판, 실리콘-온-인슐레이터(silicon on insulator) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator) 기판, 실리콘-게르마늄 기판, 또는 선택적 에피택시얼 성장(selective epitaxial growth) 방식을 통해 형성된 에피택시얼 박막일 수 있다.
일 예로, 베이스부(100)는 주변회로 소자들, 주변회로 배선들 및 이들을 덮는 제1 절연막을 포함할 수 있다. 상기 주변회로 소자들 및 상기 주변회로 배선들은 상기 제1 절연막 내에 제공될 수 있다. 일 예로, 상기 주변회로 소자들은 로우 디코더, 컬럼 디코더, 페이지 버퍼 회로 및 입출력 회로를 구성하는 소자를 포함할 수 있다. 상기 주변회로 배선들은 상기 주변회로 소자들과 전기적으로 연결될 수 있다. 일 예로, 상기 제1 절연막은 절연 물질을 포함할 수 있다. 일 예로, 상기 제1 절연막은 산화물 또는 질화물을 포함할 수 있다.
베이스부(100) 상에 제1 식각 정지막(ESL1)이 제공될 수 있고, 제1 식각 정지막(ESL1) 상에 소스막(SL)이 제공될 수 있고, 소스막(SL) 상에 제2 식각 정지막(ESL2)이 제공될 수 있다. 제1 식각 정지막(ESL1), 소스막(SL) 및 제2 식각 정지막(ESL2)은 제3 방향(D3)을 따라 순차적으로 적층될 수 있다. 상기 제3 방향(D3)은 상기 제1 방향(D1) 및 상기 제2 방향(D2)과 교차할 수 있다. 일 예로, 상기 제3 방향(D3)은 상기 제1 방향(D1) 및 상기 제2 방향(D2)과 수직할 수 있다. 제1 식각 정지막(ESL1) 및 제2 식각 정지막(ESL2)은 제3 방향(D3)으로 서로 이격될 수 있다. 소스막(SL)은 제1 식각 정지막(ESL1) 및 제2 식각 정지막(ESL2) 사이에 제공될 수 있다.
제1 식각 정지막(ESL1), 소스막(SL) 및 제2 식각 정지막(ESL2) 각각은 제1 방향(D1) 및 제2 방향(D2)에 의해 정의되는 평면을 따라 확장된 플레이트의 형태를 가질 수 있다. 제1 및 제2 식각 정지막들(ESL1, ESL2)은 서로 동일한 물질을 포함할 수 있다. 제1 및 제2 식각 정지막들(ESL1, ESL2)이 포함하는 물질은 소스막(SL)이 포함하는 물질에 대하여 식각 선택비를 가질 수 있다. 일 예로, 제1 및 제2 식각 정지막들(ESL1, ESL2) 각각은 절연 물질을 포함할 수 있다. 일 예로, 제1 및 제2 식각 정지막들(ESL1, ESL2) 각각은 SiCO 및 SiCN 중 적어도 하나를 포함할 수 있다. 일 예로, 소스막(SL)은 n형 도펀트를 포함할 수 있다. 일 예로, 소스막(SL)은 도프트(doped) 폴리 실리콘을 포함할 수 있다. 제1 및 제2 식각 정지막들(ESL1, ESL2)은 소스막(SL)과 서로 다른 물질을 포함할 수 있다.
제2 식각 정지막(ESL2) 상에 적층체(STS)가 제공될 수 있다. 적층체(STS)는 제3 방향(D3)으로 교대로 적층된 도전 패턴들(CP) 및 절연 패턴들(IP)을 포함할 수 있다. 제2 식각 정지막(ESL2) 상에 절연 패턴(IP)이 제공될 수 있고, 상기 절연 패턴(IP) 상에 도전 패턴들(CP) 및 절연 패턴들(IP)이 교대로 적층될 수 있다.
절연 패턴들(IP)은 절연 물질을 포함할 수 있다. 일 예로, 절연 패턴들(IP)은 산화물을 포함할 수 있다. 도전 패턴들(CP)은 도전 물질을 포함할 수 있다. 일 예로, 도전 패턴들(CP)은 도프트 실리콘막, 금속 실리사이드막, 텅스텐, 니켈 및 코발트 중 적어도 하나를 포함할 수 있다. 도전 패턴들(CP)은 메모리 셀에 연결되는 워드 라인 또는 셀렉트 트랜지스터에 연결되는 셀렉트 라인으로 사용될 수 있다.
적층체(STS)는 배리어막들(BR)을 더 포함할 수 있다. 배리어막(BR)은 도전 패턴(CP)과 절연 패턴(IP) 사이에 형성될 수 있다. 배리어막(BR)은 절연 패턴(IP)의 표면을 덮을 수 있다. 배리어막(BR)에 의해 도전 패턴(CP)과 절연 패턴(IP)은 서로 이격될 수 있다. 일 예로, 배리어막(BR)은 알루미늄 산화물을 포함할 수 있다.
적층체(STS), 제2 식각 정지막(ESL2), 소스막(SL) 및 제1 식각 정지막(ESL1)을 관통하는 채널 구조체들(CS)이 제공될 수 있다. 채널 구조체들(CS)은 제3 방향(D3)으로 연장할 수 있다. 채널 구조체(CS)는 베이스부(100)와 접할 수 있다. 채널 구조체(CS)는 소스막(SL)에 접할 수 있다. 채널 구조체(CS)는 소스막(SL)에 전기적으로 연결될 수 있다.
채널 구조체(CS)의 최하부(CS_L)는 베이스부(100) 내에 제공될 수 있다. 채널 구조체(CS)의 최하부(CS_L)는 베이스부(100)에 의해 둘러싸일 수 있다. 채널 구조체(CS)의 최하부(CS_L)의 레벨은 베이스부(100)의 상면의 레벨보다 낮고, 베이스부(100)의 하면의 레벨보다 높을 수 있다. 채널 구조체(CS)의 최하부(CS_L)의 레벨은 제1 식각 정지막(ESL1)의 하면(ESL1_B)의 레벨보다 낮을 수 있다.
각각의 채널 구조체들(CS)은 필링막(FI), 필링막(FI)을 둘러싸는 채널막(CL), 채널막(CL)의 상부 및 중간부를 둘러싸는 제1 메모리막(ML1) 및 채널막(CL)의 하부를 둘러싸는 제2 메모리막(ML2)을 포함할 수 있다. 제1 메모리막(ML1) 및 제2 메모리막(ML2)은 제3 방향(D3)으로 서로 이격될 수 있다. 제1 메모리막(ML1) 및 제2 메모리막(ML2) 사이에 소스막(SL)이 제공될 수 있다. 제1 메모리막(ML1)은 적층체(STS) 내에 제공될 수 있다. 제2 메모리막(ML2)은 베이스부(100) 내에 제공될 수 있다. 제1 메모리막(ML1)은 제2 식각 정지막(ESL2)보다 높은 레벨에 배치될 수 있다. 제2 메모리막(ML2)은 제1 식각 정지막(ESL1)보다 낮은 레벨에 배치될 수 있다.
제1 메모리막(ML1)은 채널막(CL)의 상부 및 중간부를 둘러싸는 제1 터널막(TL1), 제1 터널막(TL1)을 둘러싸는 제1 저장막(DL1) 및 제1 저장막(DL1)을 둘러싸는 제1 블로킹막(BKL1)을 포함할 수 있다. 제2 메모리막(ML2)은 채널막(CL)의 하부를 둘러싸는 제2 터널막(TL2), 제2 터널막(TL2)을 둘러싸는 제2 저장막(DL2) 및 제2 저장막(DL2)을 둘러싸는 제2 블로킹막(BKL2)을 포함할 수 있다.
제1 터널막(TL1) 및 제2 터널막(TL2)은 제3 방향(D3)으로 서로 이격될 수 있다. 제1 터널막(TL1) 및 제2 터널막(TL2) 사이에 소스막(SL)이 제공될 수 있다. 제1 저장막(DL1) 및 제2 저장막(DL2)은 제3 방향(D3)으로 서로 이격될 수 있다. 제1 저장막(DL1) 및 제2 저장막(DL2) 사이에 소스막(SL)이 제공될 수 있다. 제1 블로킹막(BKL1) 및 제2 블로킹막(BKL2)은 제3 방향(D3)으로 서로 이격될 수 있다. 제1 블로킹막(BKL1) 및 제2 블로킹막(BKL2) 사이에 소스막(SL)이 제공될 수 있다.
필링막(FI) 및 채널막(CL)은 적층체(STS), 제2 식각 정지막(ESL2), 소스막(SL) 및 제1 식각 정지막(ESL1)을 관통할 수 있다. 채널막(CL)은 제1 메모리막(ML1) 및 제2 메모리막(ML2) 사이로 노출되는 노출 측벽(CL_E)을 포함할 수 있다. 상기 노출 측벽(CL_E)은 소스막(SL)과 접할 수 있다. 채널막(CL)은 소스막(SL)에 전기적으로 연결될 수 있다.
필링막(FI)은 절연 물질을 포함할 수 있다. 일 예로, 필링막(FI)은 산화물을 포함할 수 있다.
채널막(CL)은 반도체 물질을 포함할 수 있다. 일 예로, 채널막(CL)은 폴리 실리콘을 포함할 수 있다.
제1 및 제2 터널막들(TL1, TL2)은 전하 터널링이 가능한 물질을 포함할 수 있다. 일 예로, 제1 및 제2 터널막들(TL1, TL2)은 산화물을 포함할 수 있다.
일 예로, 제1 및 제2 저장막들(DL1, DL2)은 전하가 트랩될 수 있는 질화물을 포함할 수 있다. 제1 및 제2 저장막들(DL1, DL2)이 포함하는 물질은 질화물에 한정되지 않고, 데이터 저장 방식에 따라 다양하게 변경될 수 있다. 일 예로, 제1 및 제2 저장막들(DL1, DL2)은 실리콘, 상변화 물질 또는 나노닷을 포함할 수 있다.
제1 및 제2 블로킹막들(BKL1, BKL2)은 전하의 이동을 차단할 수 있는 물질을 포함할 수 있다. 일 예로, 제1 및 제2 블로킹막들(BKL1, BKL2)은 산화물을 포함할 수 있다. 일 예로, 제1 및 제2 터널막들(TL1, TL2)보다 제1 및 제2 블로킹막들(BKL1, BKL2)의 두께가 두꺼울 수 있다.
제1 식각 정지막(ESL1)은 채널막(CL)과 서로 이격될 수 있다. 제1 식각 정지막(ESL1)은 채널막(CL)의 노출 측벽(CL_E)과 서로 이격될 수 있다. 제2 식각 정지막(ESL2)은 채널막(CL)과 서로 이격될 수 있다. 제2 식각 정지막(ESL2)은 채널막(CL)의 노출 측벽(CL_E)과 서로 이격될 수 있다.
소스막(SL)은 제1 개재부들(SL_P1) 및 제2 개재부들(SL_P2)을 포함할 수 있다. 소스막(SL)에서, 채널막(CL)과 제1 식각 정지막(ESL1) 사이에 제공되는 부분들이 제1 개재부들(SL_P1)로 정의될 수 있다. 제1 개재부(SL_P1)는 채널 구조체(CS)와 제1 식각 정지막(ESL1) 사이에 배치될 수 있다. 제1 개재부(SL_P1)는 링의 형태를 가질 수 있다. 제1 개재부(SL_P1)는 채널막(CL)의 노출 측벽(CL_E) 및 제1 식각 정지막(ESL1)의 측벽 사이에 제공될 수 있다.
소스막(SL)에서, 채널막(CL)과 제2 식각 정지막(ESL2) 사이에 제공되는 부분들이 제2 개재부들(SL_P2)로 정의될 수 있다. 제2 개재부(SL_P2)는 채널 구조체(CS)와 제2 식각 정지막(ESL2) 사이에 배치될 수 있다. 제2 개재부(SL_P2)는 링의 형태를 가질 수 있다. 제2 개재부(SL_P2)는 채널막(CL)의 노출 측벽(CL_E) 및 제2 식각 정지막(ESL2)의 측벽 사이에 제공될 수 있다.
제1 개재부(SL_P1)는 제2 메모리막(ML2)과 접할 수 있다. 제1 개재부(SL_P1)의 하면과 제2 메모리막(ML2)의 상면이 접할 수 있다. 제2 개재부(SL_P2)는 제1 메모리막(ML1)과 접할 수 있다. 제2 개재부(SL_P2)의 상면과 제1 메모리막(ML1)의 하면이 접할 수 있다.
제1 개재부(SL_P1)와 제1 식각 정지막(ESL1)은 동일한 레벨에 배치될 수 있다. 다시 말하면, 제1 개재부(SL_P1)의 적어도 일부의 레벨과 제1 식각 정지막(ESL1)의 적어도 일부의 레벨은 서로 동일할 수 있다. 제2 개재부(SL_P2)와 제2 식각 정지막(ESL2)은 동일한 레벨에 배치될 수 있다. 다시 말하면, 제2 개재부(SL_P2)의 적어도 일부의 레벨과 제2 식각 정지막(ESL2)의 적어도 일부의 레벨은 서로 동일할 수 있다.
적층체(STS) 상에 제2 절연막(110)이 제공될 수 있다. 제2 절연막(110)은 채널 구조체들(CS)을 덮을 수 있다. 제2 절연막(110)은 절연 물질을 포함할 수 있다. 일 예로, 제2 절연막(110)은 산화물을 포함할 수 있다.
적층체(STS) 및 제2 절연막(110)을 관통하는 슬릿 구조체(SLS)가 제공될 수 있다. 슬릿 구조체(SLS)는 제2 방향(D2)으로 연장할 수 있다. 슬릿 구조체(SLS)는 제3 방향(D3)으로 연장할 수 있다. 슬릿 구조체(SLS)는 제3 방향(D3)으로 적층체(STS) 및 제2 절연막(110)을 관통할 수 있다. 슬릿 구조체(SLS)는 채널 구조체들(CS) 사이에 배치될 수 있다. 슬릿 구조체(SLS)를 사이에 두고 제1 그룹의 채널 구조체들(CS) 및 제2 그룹의 채널 구조체들(CS)이 제1 방향(D1)으로 이격될 수 있다. 상기 제1 그룹의 채널 구조체들(CS) 및 상기 제2 그룹의 채널 구조체들(CS)은 슬릿 구조체(SLS)를 기준으로 서로 대칭적으로 배치될 수 있다.
슬릿 구조체(SLS)는 제2 식각 정지막(ESL2)을 관통할 수 있다. 슬릿 구조체(SLS)는 제3 방향(D3)으로 제2 식각 정지막(ESL2)을 관통할 수 있다. 슬릿 구조체(SLS)의 최하부(SLS_L)의 레벨은 제2 식각 정지막(ESL2)의 하면(ESL2_B)의 레벨보다 낮을 수 있다.
슬릿 구조체(SLS)는 제1 스페이서들(SP1), 제2 스페이서들(SP2) 및 공통 소스라인(CSL)을 포함할 수 있다. 공통 소스라인(CSL)의 양 측에 제2 스페이서들(SP2)이 배치될 수 있다. 제2 스페이서들(SP2)은 제1 방향(D1)으로 서로 이격될 수 있다. 제2 스페이서들(SP2) 사이에 공통 소스라인(CSL)이 제공될 수 있다. 공통 소스라인(CSL)의 양 측벽을 따라 제2 스페이서들(SP2)이 형성될 수 있다.
공통 소스라인(CSL)의 양 측에 제1 스페이서들(SP1)이 배치될 수 있다. 제1 스페이서들(SP1)은 제1 방향(D1)으로 서로 이격될 수 있다. 제1 스페이서들(SP1) 사이에 제2 스페이서들(SP2) 및 공통 소스라인(CSL)이 제공될 수 있다. 제2 스페이서(SP2)의 측벽을 따라 제1 스페이서(SP1)가 형성될 수 있다.
공통 소스라인(CSL)은 소스막(SL)과 전기적으로 연결될 수 있다. 공통 소스라인(CSL)은 소스막(SL)과 일체로 형성될 수 있다. 다시 말하면, 공통 소스라인(CLS)은 소스막(SL)과 경계없이 결합될 수 있다. 공통 소스라인(CSL)과 도전 패턴(CP)은 제1 스페이서(SP1) 및 제2 스페이서(SP2)에 의해 서로 전기적으로 분리될 수 있다.
제1 스페이서들(SP1), 제2 스페이서들(SP2) 및 공통 소스라인(CSL) 각각은 제2 방향(D2) 및 제3 방향(D3)으로 연장할 수 있다. 제1 스페이서들(SP1), 제2 스페이서들(SP2) 및 공통 소스라인(CSL) 각각은 제2 식각 정지막(ESL2)을 관통할 수 있다. 제1 스페이서(SP1)는 굴곡진 하면을 가질 수 있다. 제1 스페이서(SP1)의 최하부(SP1_L)는 슬릿 구조체(SLS)의 최하부(SLS_L)일 수 있다. 제1 스페이서(SP1)의 최하부(SP1_L)의 레벨은 제2 식각 정지막(ESL2)의 하면(ESL2_B)의 레벨보다 낮을 수 있다. 제2 스페이서(SP2)의 최하부의 레벨은 제2 식각 정지막(ESL2)의 하면(ESL2_B)의 레벨보다 낮을 수 있다.
제2 식각 정지막(ESL2)은 슬릿 구조체(SLS)와 제1 방향(D1)으로 서로 이격될 수 있다. 제2 식각 정지막(ESL2)은 제1 스페이서(SP1)와 제1 방향(D1)으로 서로 이격될 수 있다. 제2 식각 정지막(ESL2)과 슬릿 구조체(SLS) 사이에 배리어막(BR)의 일부가 배치될 수 있다. 제2 식각 정지막(ESL2)과 슬릿 구조체(SLS) 사이에 소스막(SL)의 일부가 배치될 수 있다. 제2 식각 정지막(ESL2)과 슬릿 구조체(SLS)는 소스막(SL)의 일부 및 배리어막(BR)의 일부를 사이에 두고 서로 이격될 수 있다.
배리어막(BR)의 일부는 적층체(STS)의 절연 패턴들(IP) 및 제1 스페이서(SP1) 사이에 형성될 수 있다. 배리어막(BR)의 일부는 제2 식각 정지막(ESL2)을 관통할 수 있다. 배리어막(BR)의 최하부의 레벨은 제2 식각 정지막(ESL2)의 하면(ESL2_B)의 레벨보다 낮을 수 있다.
제1 스페이서(SP1)는 제3 방향(D3)으로 연장하는 제1 부분 및 상기 제1 부분에서 돌출하는 제2 부분들을 포함할 수 있다. 상기 제2 부분들은 상기 제1 부분에서 상기 제1 방향(D1) 또는 상기 제1 방향(D1)의 반대 방향으로 돌출할 수 있다. 상기 제2 부분은 도전 패턴(CP)과 접할 수 있다.
제1 스페이서(SP1)는 절연 물질을 포함할 수 있다. 일 예로, 제1 스페이서(SP1)는 산화물을 포함할 수 있다. 제2 스페이서(SP2)는 절연 물질을 포함할 수 있다. 일 예로, 제2 스페이서(SP2)는 질화물을 포함할 수 있다. 공통 소스라인(CSL)은 도전 물질을 포함할 수 있다. 일 예로, 공통 소스라인(CSL)은 도프트 폴리실리콘 및 텅스텐 중 적어도 하나를 포함할 수 있다.
채널 구조체들(CS)과 연결되는 비트라인 콘택들(BCT)이 제공될 수 있다. 비트라인 콘택(BCT)은 채널 구조체(CS)의 채널막(CL)과 전기적으로 연결될 수 있다. 비트라인 콘택(BCT)은 도전 물질을 포함할 수 있다. 일 예로, 비트라인 콘택(BCT)은 텅스텐, 알루미늄 또는 구리를 포함할 수 있다. 비트라인 콘택들(BCT)은 비트라인과 연결될 수 있다.
제1 및 제2 식각 정지막들(ESL1, ESL2)이 포함하는 물질은 소스막(SL), 절연 패턴(IP), 베이스부(100), 제1 및 제2 스페이서들(SP1, SP2) 각각이 포함하는 물질에 대하여 식각 선택비를 가질 수 있다. 제1 및 제2 식각 정지막들(ESL1, ESL2)이 포함하는 물질은 채널 구조체(CS)의 제1 및 제2 터널막들(TL1, TL2), 제1 및 제2 저장막들(DL1, DL2), 제1 및 제2 블로킹막들(BKL1, BKL2) 및 채널막(CL) 각각이 포함하는 물질에 대하여 식각 선택비를 가질 수 있다. 일 예로, 제1 및 제2 식각 정지막들(ESL1, ESL2)이 포함하는 물질은 산화물, 질화물 및 반도체 물질에 대하여 식각 선택비를 가질 수 있다.
본 실시예에 따른 반도체 메모리 장치는 공통 소스라인(CSL)과 연결되는 소스막(SL)이 단일막으로 형성될 수 있다.
본 발명의 실시예에 따른 반도체 메모리 장치에서, 소스막(SL)은 제1 식각 정지막(ESL1) 및 제2 식각 정지막(ESL2)에 접하며, 제1 식각 정지막(ESL1) 및 제2 식각 정지막(ESL2)은 반도체 물질이 아닌 절연 물질로 형성될 수 있다. 이에 따라, 소스막(SL) 내부로부터의 도펀트 확산 경로는 채널막(CL)과 소스막(SL)이 접하는 표면으로 제한될 수 있어, 채널막(CL) 내부에서 제3 방향(D3)으로의 도펀트 확산 거리 및 정션 오버랩 영역의 범위에 대한 공정 오차를 줄일 수 있다. 정션 오버랩 영역에 대한 오차범위를 줄임으로써, 본 발명은 소거 동작 동안 안정적인 GIDL 전류를 발생시킬 수 있어 소거 동작의 신뢰성을 확보할 수 있다.
도 2a 내지 2k는 1a 내지 1c에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
설명의 간결함을 위해, 도 1a 내지 도 1c를 참조하여 설명된 구성요소에 대해서는 동일한 도면 부호를 사용하며, 중복되는 설명은 생략하기로 한다.
아래에서 설명하는 제조 방법은, 도 1a 내지 도 1c에 따른 반도체 메모리 장치를 제조하는 방법의 하나의 실시예일 뿐이고, 도 1a 내지 도 1c에 따른 반도체 메모리 장치를 제조하는 방법은 아래에서 설명하는 제조 방법에 한정되지 않을 수 있다.
도 2a를 참조하면, 베이스부(100) 상에 제1 식각 정지막(ESL1), 소스 희생막(SFL) 및 제2 식각 정지막(ESL2)을 순차적으로 형성할 수 있다. 제1 식각 정지막(ESL1), 소스 희생막(SFL) 및 제2 식각 정지막(ESL2)은 제3 방향(D3)으로 순차적으로 적층될 수 있다. 제1 및 제2 식각 정지막들(ESL1, ESL2)은 서로 제3 방향(D3)으로 이격될 수 있고, 제1 및 제2 식각 정지막들(ESL1, ESL2) 사이에 소스 희생막(SFL)이 배치될 수 있다.
일 예로, 베이스부(100)는 반도체 기판일 수 있다. 다른 예로, 베이스부(100)는 주변회로 소자들 및 주변회로 배선들을 포함하는 제1 절연막일 수 있다. 일 예로, 상기 제1 절연막은 절연 물질을 포함할 수 있다. 소스 희생막(SFL)은 반도체 물질을 포함할 수 있다. 일 예로, 소스 희생막(SFL)은 폴리 실리콘을 포함할 수 있다. 일 예로, 제1 및 제2 식각 정지막들(ESL1, ESL2)은 절연 물질을 포함할 수 있다. 일 예로, 제1 및 제2 식각 정지막들(ESL1, ESL2)은 SiCO 및 SiCN 중 적어도 하나를 포함할 수 있다.
도 2b를 참조하면, 제2 식각 정지막(ESL2) 상에 적층체(STS)를 형성할 수 있다. 적층체(STS)는 적층 절연막들(IL) 및 적층 희생막들(FL)을 포함할 수 있다. 적층 절연막들(IL) 및 적층 희생막들(FL)은 제3 방향(D3)으로 교대로 적층될 수 있다. 제2 식각 정지막(ESL2) 상에 적층 절연막(IL)이 제공될 수 있고, 상기 적층 절연막(IL) 상에 적층 희생막들(FL) 및 적층 절연막들(FL)이 교대로 적층될 수 있다.
적층 절연막들(IL) 및 적층 희생막들(FL)은 절연 물질을 포함할 수 있다. 일 예로, 적층 절연막들(IL)은 산화물을 포함할 수 있다. 일 예로, 적층 희생막들(FL)은 질화물을 포함할 수 있다.
도 2c를 참조하면, 적층체(STS), 제2 식각 정지막(ESL2), 소스 희생막(SFL) 및 제1 식각 정지막(ESL1)을 관통하는 채널 구조체들(CS)을 형성할 수 있다. 채널 구조체들(CS)은 적층체(STS)의 적층 절연막들(IL) 및 적층 희생막들(FL)을 관통할 수 있다. 채널 구조체(CS)는 예비 터널막(rTL), 예비 저장막(rDL), 예비 블로킹막(rBKL), 채널막(CL) 및 필링막(FI)을 포함할 수 있다.
채널 구조체들(CS)은 형성하는 단계는, 적층체(STS), 제2 식각 정지막(ESL2), 소스 희생막(SFL), 제1 식각 정지막(ESL1)을 관통하는 제1 홀들(HO1)을 형성하는 단계, 상기 제1 홀(HO1) 내에 예비 터널막(rTL), 예비 저장막(rDL), 예비 블로킹막(rBKL), 채널막(CL) 및 필링막(FI)을 순차적으로 형성하는 단계를 포함할 수 있다. 예비 터널막(rTL)은 전하 터널링이 가능한 물질을 포함할 수 있다. 예비 저장막(rDL)은 전하가 트랩될 수 있는 물질을 포함할 수 있다. 예비 블로킹막(rBKL)은 전하의 이동을 차단할 수 있는 물질을 포함할 수 있다.
적층체(STS) 및 제2 식각 정지막(ESL2)을 관통하는 제1 트렌치(TR1)를 형성할 수 있다. 제1 트렌치(TR1)는 제2 방향(D2)으로 연장할 수 있다. 제1 트렌치(TR1)는 적층체(STS)의 적층 절연막들(IL) 및 적층 희생막들(FL)을 관통할 수 있다. 제1 트렌치(TR1)의 하면(TR1_B)은 소스 희생막(SFL) 내에 위치할 수 있다. 제1 트렌치(TR1)의 하면(TR1_B)은 소스 희생막(SFL)에 의해 정의될 수 있다. 제1 트렌치(TR1)의 하면(TR1_B)은 소스 희생막(SFL)의 상면(SFL_T) 및 하면(SFL_B) 사이에 위치할 수 있다.
제1 홀들(HO1)을 형성하는 공정 및 제1 트렌치(TR1)를 형성하는 공정에 따라, 적층 절연막들(IL) 및 적층 희생막들(FL)이 패터닝되어 절연 패턴들(IP) 및 희생 패턴들(FP)이 형성될 수 있다.
도 2d를 참조하면, 희생 산화막(FOL), 도전 패턴들(CP) 및 배리어막(BR)을 형성할 수 있다.
희생 산화막(FOL)은 제2 식각 정지막(ESL2)의 일부 및 소스 희생막(SFL)의 일부를 산화시켜 형성될 수 있다. 제1 트렌치(TR1)에 의해 노출된 제2 식각 정지막(ESL2)의 표면 및 소스 희생막(SFL)의 표면이 산화되어, 희생 산화막(FOL)이 형성될 수 있다. 일 예로, 산소 가스를 제1 트렌치(TR1)를 통해 공급하여 제2 식각 정지막(ESL2)의 표면 및 소스 희생막(SFL)의 표면이 산화될 수 있다. 희생 산화막(FOL)은 절연 물질을 포함할 수 있다. 일 예로, 희생 산화막(FOL)은 산화물을 포함할 수 있다.
도전 패턴들(CP) 및 배리어막(BR)을 형성하는 단계는, 희생 패턴들(FP)을 선택적으로 제거하여 절연 패턴들(IP) 사이에 빈 공간들을 형성하는 단계, 상기 절연 패턴들(IP)의 표면, 채널 구조체(CS)의 표면 및 희생 산화막(FOL)의 표면을 따라 배리어막(BR)을 형성하는 단계, 배리어막(BR)을 표면을 따라 도전막을 형성하여 상기 빈 공간들을 채우는 단계, 및 상기 도전막을 패터닝하여 도전 패턴들(CP)을 형성하는 단계를 포함할 수 있다.
상기 도전막은 상기 빈 공간들을 완전히 채울 수 있고, 제1 트렌치(TR1)의 일부를 채울 수 있다. 상기 빈 공간들 내에 형성된 도전막의 부분들이 분리되어 도전 패턴들(CP)이 형성될 수 있다.
도 2e를 참조하면, 제1 트렌치(TR1) 내에 스페이서(SP)를 형성할 수 있다. 스페이서(SP)는 절연 물질을 포함할 수 있다. 일 예로, 스페이서(SP)는 제1 내지 제4 스페이서들(SP1, SP2, SP3, SP4)을 포함할 수 있다. 스페이서(SP)를 형성하는 단계는, 배리어막(BR) 및 도전 패턴들(CP)의 표면들 상에 제1 스페이서(SP1)를 형성하는 단계, 제1 스페이서(SP1)의 표면 상에 제2 스페이서(SP2)를 형성하는 단계, 제2 스페이서(SP2)의 표면 상에 제3 스페이서(SP3)를 형성하는 단계, 및 제3 스페이서(SP3)의 표면 상에 제4 스페이서(SP4)를 형성하는 단계를 포함할 수 있다.
스페이서(SP)는 제1 트렌치(TR1)의 일부를 채울 수 있다. 다시 말하면, 스페이서(SP)는 제1 트렌치(TR1)를 완전히 채우지 못할 수 있다. 스페이서(SP)에 의해 채워지지 않은 제1 트렌치(TR1)의 일부가 제2 트렌치(TR2)로 정의될 수 있다. 제2 트렌치(TR2)는 제2 방향(D2)으로 연장할 수 있다. 제2 트렌치(TR2)에 의해 제4 스페이서(SP4)의 표면이 노출될 수 있다. 제2 트렌치(TR2)는 제4 스페이서(SP4)의 표면에 의해 정의될 수 있다.
제1 내지 제4 스페이서들(SP1, SP2, SP3, SP4)은 절연 물질을 포함할 수 있다. 일 예로, 제1 및 제3 스페이서들(SP1, SP3)은 산화물을 포함할 수 있다. 일 예로, 제2 및 제4 스페이서들(SP2, SP4)은 질화물을 포함할 수 있다.
도 2f를 참조하면, 제3 트렌치(TR3)를 형성할 수 있다. 제3 트렌치(TR3)는 제2 방향(D2)으로 연장할 수 있다. 제3 트렌치(TR3)는 스페이서(SP) 및 희생 산화막(FOL)을 관통할 수 있다. 제3 트렌치(TR3)는 제1 내지 제4 스페이서들(SP1, SP2, SP3, SP4)을 관통할 수 있다. 제3 트렌치(TR3)의 하면은 소스 희생막(SFL) 내에 위치할 수 있다. 일 예로, 제3 트렌치(TR3)는 에치백(etchback) 공정에 의해 형성될 수 있다. 제3 트렌치(TR3)의 형성에 따라, 소스 희생막(SFL)이 노출될 수 있다. 소스 희생막(SFL)은 제2 트렌치(TR2) 및 제3 트렌치(TR3)에 의해 노출될 수 있다.
도 2g를 참조하면, 제1 식각 정지막(ESL1) 및 제2 식각 정지막(ESL2) 사이의 소스 희생막(SFL)을 제거할 수 있다. 소스 희생막(SFL)은 제1 및 제2 식각 정지막들(ESL1, ESL2)과 서로 다른 물질을 포함할 수 있다. 소스 희생막(SFL)이 포함하는 물질은 제1 및 제2 식각 정지막들(ESL1, ESL2)이 포함하는 물질에 대하여 식각 선택비를 가질 수 있다. 소스 희생막(SFL)은 스페이서(SP)와 서로 다른 물질을 포함할 수 있다. 소스 희생막(SFL)이 포함하는 물질은 스페이서(SP)가 포함하는 물질에 대하여 식각 선택비를 가질 수 있다. 소스 희생막(SFL)은 희생 산화막(FOL)과 서로 다른 물질을 포함할 수 있다. 소스 희생막(SFL)이 포함하는 물질은 희생 산화막(FOL)이 포함하는 물질에 대하여 식각 선택비를 가질 수 있다.
소스 희생막(SFL)은 식각 공정에 의해 제거될 수 있다. 일 예로, 소스 희생막(SFL)은 습식 식각 공정 또는 건식 식각 공정에 의해 제거될 수 있다. 상기 식각 공정은 소스 희생막(SFL)을 선택적으로 제거할 수 있는 식각 물질을 이용하여 진행될 수 있다. 소스 희생막(SFL)을 제거하는 공정에서, 제1 및 제2 식각 정지막들(ESL1, ESL2)이 식각 정지막으로 이용될 수 있다.
소스 희생막(SFL)이 제거됨에 따라, 제1 캐비티(CA1)가 형성될 수 있다. 소스 희생막(SFL)이 제거되어 형성된 빈 공간이 제1 캐비티(CA1)로 정의될 수 있다. 제1 캐비티(CA1)의 형성에 따라, 제1 식각 정지막(ESL1)의 상면(ESL1_T)이 노출될 수 있고, 제2 식각 정지막(ESL2)의 하면(ESL2_B)이 노출될 수 있고, 채널 구조체(CS)의 예비 블로킹막(rBKL)의 측벽이 노출될 수 있다.
도 2h 내지 2j를 참조하면, 채널 구조체(CS)를 패터닝할 수 있다. 채널 구조체(CS)는 식각 공정에 의해 패터닝될 수 있다. 일 예로, 습식 식각 공정 또는 건식 식각 공정에 의해 채널 구조체(CS)가 패터닝될 수 있다.
채널 구조체(CS)의 예비 블로킹막(rBKL), 예비 저장막(rDL) 및 예비 터널막(rTL)을 식각하는 동안, 제1 식각 정지막(ESL1)은 베이스부(100)가 노출되는 것을 방지할 수 있고, 제2 식각 정지막(ESL2)은 적층체(STS)의 절연 패턴(IP)이 노출되는 것을 방지할 수 있다.
채널 구조체(CS)의 예비 블로킹막(rBKL), 예비 저장막(rDL) 및 예비 터널막(rTL)을 식각하는 동안, 제1 식각 정지막(ESL1)은 식각 물질로부터 베이스부(100)를 보호할 수 있고, 제2 식각 정지막(ESL2)은 식각 물질로부터 적층체(STS)의 절연 패턴(IP)을 보호할 수 있다. 이로써, 베이스부(100)와 절연 패턴(IP)의 두께 손실을 줄일 수 있다.
이하에서, 채널 구조체(CS)의 패터닝에 대해 보다 구체적으로 설명한다.
도 2h를 참조하면, 예비 블로킹막(rBKL)이 패터닝될 수 있다. 제1 캐비티(CA1)에 의해 노출된 예비 블로킹막(rBKL)의 일부가 제거될 수 있다. 상기 패터닝에 의해, 예비 블로킹막(rBKL)이 제1 블로킹막(BKL1) 및 제2 블로킹막(BKL2)으로 분리될 수 있다. 제1 블로킹막(BKL1) 및 제2 블로킹막(BKL2)은 제3 방향(D3)으로 서로 이격될 수 있다. 일 예로, 예비 블로킹막(rBKL)은 건식 식각 공정 또는 습식 식각 공정에 의해 패터닝될 수 있다.
예비 블로킹막(rBKL)을 식각하는 동안, 제1 식각 정지막(ESL1)은 베이스부(100)가 노출되는 것을 방지할 수 있고, 제2 식각 정지막(ESL2)은 적층체(STS)의 절연 패턴(IP)이 노출되는 것을 방지할 수 있다.
예비 블로킹막(rBKL)을 식각하는 동안, 제1 식각 정지막(ESL1)은 식각 물질로부터 베이스부(100)를 보호할 수 있고, 제2 식각 정지막(ESL2)은 식각 물질로부터 적층체(STS)의 절연 패턴(IP)을 보호할 수 있다.
예비 블로킹막(rBKL)의 패터닝 공정과 동시에 또는 별도의 공정을 통해, 희생 산화막(FOL)이 제거될 수 있다. 예비 블로킹막(rBKL)과 희생 산화막(FOL)은 서로 동일한 물질을 포함할 수 있다. 희생 산화막(FOL)이 제거됨에 따라, 제2 식각 정지막(ESL2)과 배리어막(BR) 사이에 빈 공간이 형성될 수 있다.
예비 블로킹막(rBKL)의 패터닝 공정과 동시에 또는 별도의 공정을 통해, 제1 스페이서(SP1) 및 제3 스페이서(SP3)의 일부가 제거될 수 있다. 제1 및 제3 스페이서들(SP1, SP3)은 예비 블로킹막(rBKL)과 서로 동일한 물질을 포함할 수 있다. 제3 트렌치(TR3)에 의해 노출되는 제1 스페이서(SP1)의 일부가 제거될 수 있고, 제3 트렌치(TR3)에 의해 노출되는 제3 스페이서(SP3)의 일부가 제거될 수 있다.
제4 스페이서(SP4)가 포함하는 물질은 예비 블로킹막(rBKL)이 포함하는 물질에 대하여 식각 선택비를 가질 수 있다. 제4 스페이서(SP4)에 의해 예비 블로킹막(rBKL)을 식각하는 동안 제1 내지 제3 스페이서들(SP1, SP2, SP3)이 보호될 수 있다.
예비 블로킹막(rBKL)이 패터닝되면서, 제1 캐비티(CA1)가 확장될 수 있고, 제1 캐비티(CA1)에 의해 예비 저장막(rDL)의 측벽이 노출될 수 있다.
도 2i를 참조하면, 예비 저장막(rDL)이 패터닝될 수 있다. 제1 캐비티(CA1)에 의해 노출된 예비 저장막(rDL)의 일부가 제거될 수 있다. 상기 패터닝에 의해, 예비 저장막(rDL)이 제1 저장막(DL1) 및 제2 저장막(DL2)으로 분리될 수 있다. 제1 저장막(DL1) 및 제2 저장막(DL2)은 제3 방향(D3)으로 서로 이격될 수 있다. 일 예로, 예비 저장막(rDL)은 건식 식각 공정 또는 습식 식각 공정에 의해 패터닝될 수 있다.
예비 저장막(rDL)을 식각하는 동안, 제1 식각 정지막(ESL1)은 베이스부(100)가 노출되는 것을 방지할 수 있고, 제2 식각 정지막(ESL2)은 적층체(STS)의 절연 패턴(IP)이 노출되는 것을 방지할 수 있다.
예비 저장막(rDL)을 식각하는 동안, 제1 식각 정지막(ESL1)은 식각 물질로부터 베이스부(100)를 보호할 수 있고, 제2 식각 정지막(ESL2)은 식각 물질부터 적층체(STS)의 절연 패턴(IP)을 보호할 수 있다.
예비 저장막(rDL)의 패터닝 공정과 동시에 또는 별도의 공정을 통해 제4 스페이서(SP4)가 제거될 수 있다. 예비 저장막(rDL)과 제4 스페이서(SP4)는 서로 동일한 물질을 포함할 수 있다. 제4 스페이서(SP4)가 제거됨에 따라, 제3 스페이서(SP3)의 측벽이 노출될 수 있다.
예비 저장막(rDL)의 패터닝 공정과 동시에 또는 별도의 공정을 통해, 제2 스페이서(SP2)의 일부가 제거될 수 있다. 예비 저장막(rDL)과 제2 스페이서(SP2)는 서로 동일한 물질을 포함할 수 있다. 제3 트렌치(TR3)에 의해 노출된 제2 스페이서(SP2)의 일부가 제거될 수 있다.
제3 스페이서(SP3)가 포함하는 물질은 예비 저장막(rDL)이 포함하는 물질에 대하여 식각 선택비를 가질 수 있다. 제3 스페이서(SP3)에 의해 예비 저장막(rDL)을 식각하는 동안 제1 및 제2 스페이서들(SP1, SP2)이 보호될 수 있다.
예비 저장막(rDL)이 패터닝되면서, 제1 캐비티(CA1)가 확장될 수 있고, 제1 캐비티(CA1)에 의해 예비 터널막(rTL)의 측벽이 노출될 수 있다.
도 2j를 참조하면, 예비 터널막(rTL)이 패터닝될 수 있다. 제1 캐비티(CA1)에 의해 노출된 예비 터널막(rTL)의 일부가 제거될 수 있다. 상기 패터닝에 의해, 예비 터널막(rTL)이 제1 터널막(TL1) 및 제2 터널막(TL2)으로 분리될 수 있다. 제1 터널막(TL1) 및 제2 터널막(TL2)은 제3 방향(D3)으로 서로 이격될 수 있다. 일 예로, 예비 터널막(rTL)은 건식 식각 공정 또는 습식 식각 공정에 의해 패터닝될 수 있다.
예비 터널막(rTL)이 식각되는 동안, 제1 식각 정지막(ESL1)은 베이스부(100)가 노출되는 것을 방지할 수 있고, 제2 식각 정지막(ESL2)은 적층체(STS)의 절연 패턴(IP)이 노출되는 것을 방지할 수 있다.
예비 터널막(rTL)이 식각되는 동안, 제1 식각 정지막(ESL1)은 식각 물질로부터 베이스부(100)를 보호할 수 있고, 제2 식각 정지막(ESL2)은 식각 물질로부터 적층체(STS)의 절연 패턴(IP)을 보호할 수 있다.
예비 터널막(rTL)이 패터닝됨에 따라, 제1 터널막(TL1), 제1 저장막(DL1) 및 제1 블로킹막(BKL1)을 포함하는 제1 메모리막(ML1)이 형성될 수 있고, 제2 터널막(TL2), 제2 저장막(DL2) 및 제2 블로킹막(BKL2)을 포함하는 제2 메모리막(ML2)이 형성될 수 있다. 제1 메모리막(ML1) 및 제2 메모리막(ML2)은 제3 방향(D3)으로 서로 이격될 수 있다.
예비 터널막(rTL)이 패터닝 공정과 동시에 또는 별도의 공정을 통해, 제2 식각 정지막(ESL2)과 채널막(CL) 사이의 제1 저장막(DL1)의 일부 및 제1 블로킹막(BKL1)의 일부가 제거될 수 있다.
채널막(CL)과 제2 식각 정지막(ESL2) 사이에 형성된 빈 공간이 제2 캐비티(CA2)로 정의될 수 있다. 제2 캐비티(CA2)는 채널막(CL)의 측벽, 제2 식각 정지막(ESL2)의 측벽 및 제1 메모리막(ML1)의 하면(ML1_B)에 의해 정의될 수 있다. 제2 캐비티(CA2)의 하부는 제1 캐비티(CA1)의 상부와 연결될 수 있다. 제1 메모리막(ML1)의 하면(ML1_B)의 레벨은 제2 식각 정지막(ESL2)의 하면(ESL2_B)의 레벨보다 높을 수 있다.
예비 터널막(rTL)이 패터닝 공정과 동시에 또는 별도의 공정을 통해, 제1 식각 정지막(ESL1)과 채널막(CL) 사이의 제2 저장막(DL2)의 일부 및 제2 블로킹막(BKL2)의 일부가 제거될 수 있다.
채널막(CL)과 제1 식각 정지막(ESL1) 사이에 형성된 빈 공간이 제3 캐비티(CA3)로 정의될 수 있다. 제3 캐비티(CA3)는 채널막(CL)의 측벽, 제1 식각 정지막(ESL1)의 측벽 및 제2 메모리막(ML2)의 상면(ML2_T)에 의해 정의될 수 있다. 제3 캐비티(CA3)의 상부는 제1 캐비티(CA1)의 하부와 연결될 수 있다. 제2 메모리막(ML2)의 상면(ML2_T)의 레벨은 제1 식각 정지막(ESL1)의 상면(ESL2_T)의 레벨보다 낮을 수 있다.
예비 터널막(rTL)의 패터닝 공정과 동시에 또는 별도의 공정을 통해, 제3 스페이서(SP3)가 제거될 수 있다. 제3 스페이서(SP3)는 예비 터널막(rTL)과 동일한 물질을 포함할 수 있다. 제3 스페이서(SP3)가 제거됨에 따라, 제2 스페이서(SP2)의 측벽이 노출될 수 있다.
제2 스페이서(SP2)가 포함하는 물질은 예비 터널막(rTL)이 포함하는 물질에 대하여 식각 선택비를 가질 수 있다. 제2 스페이서(SP2)에 의해 예비 터널막(rTL)을 식각하는 동안 제1 스페이서(SP1)가 보호될 수 있다.
예비 터널막(rTL)의 패터닝 공정과 동시에 또는 별도의 공정을 통해, 제1 스페이서(SP1)의 일부가 제거될 수 있다. 제1 스페이서(SP1)의 일부가 제거됨에 따라, 제1 스페이서(SP1)가 굴곡진 하면을 가질 수 있다.
도 2k를 참조하면, 제1 식각 정지막(ESL1) 및 제2 식각 정지막(ESL2) 사이에 소스막(SL)을 형성할 수 있다. 소스막(SL)은 채널 구조체(CS)의 채널막(CL)과 전기적으로 연결될 수 있다. 소스막(SL)은 제2 캐비티(CA2) 내의 제2 개재부(SL_P2) 및 제3 캐비티(CA3) 내의 제1 개재부(SL_P1)를 포함할 수 있다. 소스막(SL)은 단일막일 수 있다. 일 예로, 소스막(SL)은 n형 도펀트를 포함할 수 있다. 일 예로, 소스막(SL)은 도프트 폴리 실리콘을 포함할 수 있다.
소스막(SL) 내부의 도펀트는 열 공정에 의해 채널막(CL) 내부로 확산될 수 있다. 채널막(CL) 내부에서 도펀트는 채널 측벽(CL_E)으로부터 제3 방향(D3)으로 확산되어 정션 오버랩 영역을 형성할 수 있다.
본 발명의 실시예에 따른 반도체 메모리 장치에서, 소스막(SL)은 제1 식각 정지막(ESL1) 및 제2 식각 정지막(ESL2)에 접하며, 제1 식각 정지막(ESL1) 및 제2 식각 정지막(ESL2)은 반도체 물질이 아닌 절연 물질로 형성될 수 있다. 이에 따라, 소스막(SL) 내부로부터의 도펀트 확산 경로는 채널막(CL)과 소스막(SL)이 접하는 표면으로 제한될 수 있어, 채널막(CL) 내부에서 제3 방향(D3)으로의 도펀트 확산 거리 및 정션 오버랩 영역의 범위에 대한 공정 오차를 줄일 수 있다. 정션 오버랩 영역에 대한 오차범위를 줄임으로써, 본 발명은 소거 동작 동안 안정적인 GIDL 전류를 발생시킬 수 있어 소거 동작의 신뢰성을 확보할 수 있다.
도시된 것과 달리, 소스막(SL) 내에는 보이드(void)가 형성될 수도 있다.
소스막(SL)과 연결되는 공통 소스라인(CSL)이 형성될 수 있다. 공통 소스라인(CSL)은 소스막(SL)과 동시에 또는 소스막(SL) 형성 후에 형성될 수 있다. 공통 소스라인(CLS)은 제1 스페이서들(SP1) 사이에 형성될 수 있다. 공통 소스라인(CSL)은 제2 스페이서들(SP2) 사이에 형성될 수 있다. 공통 소스라인(CSL)은 소스막(SL)과 일체로 형성될 수 있다. 다시 말하면, 공통 소스라인(CLS)은 소스막(SL)과 경계없이 결합될 수 있다. 공통 소스라인(CSL)은 도전 물질을 포함할 수 있다. 일 예로, 공통 소스라인(CSL)을 도프트 폴리 실리콘 및 텅스텐 중 적어도 하나를 포함할 수 있다.
도 3은 본 발명의 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 3을 참조하면, 본 발명의 실시 예에 따른 메모리 시스템(1100)은 메모리 장치(1120)와 메모리 컨트롤러(1110)를 포함한다.
메모리 장치(1120)는 도 1a 내지 1c를 참조하여 설명한 구조를 포함할 수 있다. 메모리 장치(1120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
메모리 컨트롤러(1110)는 메모리 장치(1120)를 제어하도록 구성되며, SRAM(Static Random Access Memory)(1111), CPU(Central Processing Unit)(1112), 호스트 인터페이스(1113), ECC 회로(Error Correction Code Circuit)(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 또한, ECC 회로(1114)는 메모리 장치(1120)로부터 리드된 데이터에 포함된 에러를 검출 및 정정하고, 메모리 인터페이스(1115)는 메모리 장치(1120)와의 인터페이싱을 수행한다. 이 밖에도 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(Read Only Memory) 등을 더 포함할 수 있다.
상술한 메모리 시스템(1100)은 메모리 장치(1120)와 메모리 컨트롤러(1110)가 결합된 메모리 카드 또는 SSD(Solid State Disk)일 수 있다. 예를 들어, 메모리 시스템(1100)이 SSD인 경우, 메모리 컨트롤러(1110)는 USB(Universal Serial Bus), MMC(MultiMedia Card), PFI-E(Peripheral Component Interconnection-Express), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer Small Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 4는 본 발명의 실시예에 따른 컴퓨팅 시스템의 구성을 나타낸 블록도이다.
도 4를 참조하면, 본 발명의 실시예에 따른 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(Random Access Memory: 1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 또한, 컴퓨팅 시스템(1200)이 모바일 장치인 경우, 컴퓨팅 시스템(1200)에 동작 전압을 공급하기 위한 베터리가 더 포함될 수 있으며, 응용 칩셋, 카메라 이미지 프로세서(FIS), 모바일 디렘 등이 더 포함될 수 있다.
메모리 시스템(1210)은 도 3을 참조하여 설명한 것과 같이, 메모리 장치(1212) 및 메모리 컨트롤러(1211)로 구성될 수 있다.
100: 베이스부
SL: 소스막
ESL1: 제1 식각 정지막
ESL2: 제2 식각 정지막
CS: 채널 구조체

Claims (24)

  1. 제1 식각 정지막;
    상기 제1 식각 정지막 상의 소스막;
    상기 소스막 상의 제2 식각 정지막;
    상기 제2 식각 정지막 상의 적층체; 및
    상기 제1 및 제2 식각 정지막들, 상기 소스막 및 상기 적층체를 관통하고, 상기 소스막과 전기적으로 연결되는 채널 구조체를 포함하고,
    상기 제1 및 제2 식각 정지막들이 포함하는 물질은 상기 소스막이 포함하는 물질에 대하여 식각 선택비를 가지는 반도체 메모리 장치.
  2. 제1 항에 있어서,
    상기 적층체는 서로 교대로 적층된 절연 패턴들 및 도전 패턴들을 포함하고,
    상기 제1 및 제2 식각 정지막들이 포함하는 물질은 상기 절연 패턴들이 포함하는 물질에 대하여 식각 선택비를 가지는 반도체 메모리 장치.
  3. 제1 항에 있어서,
    상기 제1 식각 정지막 아래의 베이스부를 더 포함하고,
    상기 채널 구조체의 최하부는 상기 베이스부 내에 배치되는 반도체 메모리 장치.
  4. 제3 항에 있어서,
    상기 베이스부는 절연 물질을 포함하는 반도체 메모리 장치.
  5. 제1 항에 있어서,
    상기 적층체 및 상기 제2 식각 정지막을 관통하는 슬릿 구조체를 더 포함하는 반도체 메모리 장치.
  6. 제5 항에 있어서,
    상기 슬릿 구조체의 최하부의 레벨은 상기 제2 식각 정지막의 하면의 레벨보다 낮은 반도체 메모리 장치.
  7. 제5 항에 있어서,
    상기 슬릿 구조체는 상기 소스막에 전기적으로 연결되는 공통 소스라인 및 상기 공통 소스라인의 양 측의 스페이서들을 포함하고,
    상기 스페이서들은 상기 제2 식각 정지막을 관통하는 반도체 메모리 장치.
  8. 제1 항에 있어서,
    상기 소스막은 상기 제1 식각 정지막 및 상기 채널 구조체 사이에 배치되는 개재부를 포함하고,
    상기 개재부는 상기 제1 식각 정지막과 동일한 레벨에 배치되는 반도체 메모리 장치.
  9. 제1 항에 있어서,
    상기 채널 구조체는 소스막에 의해 서로 이격되는 제1 메모리막 및 제2 메모리막을 포함하고,
    상기 제1 메모리막은 상기 제1 식각 정지막보다 높은 레벨에 배치되고,
    상기 제2 메모리막은 상기 제2 식각 정지막보다 낮은 레벨에 배치되는 반도체 메모리 장치.
  10. 제9 항에 있어서,
    상기 적층체는 도전 패턴, 절연 패턴 및 상기 도전 패턴과 상기 절연 패턴 사이의 배리어막을 포함하고,
    상기 배리어막의 일부는 상기 제2 식각 정지막과 동일한 레벨에 배치되는 반도체 메모리 장치.
  11. 베이스부;
    상기 베이스부 상의 제1 식각 정지막;
    상기 제1 식각 정지막 상의 소스막;
    상기 소스막 상의 제2 식각 정지막;
    상기 제2 식각 정지막 상의 적층체;
    상기 제1 및 제2 식각 정지막들, 상기 소스막 및 상기 적층체를 관통하고, 상기 소스막과 전기적으로 연결되는 채널 구조체를 포함하고,
    상기 채널 구조체의 최하부는 상기 베이스부 내에 배치되는 반도체 메모리 장치.
  12. 제11 항에 있어서,
    상기 베이스부는 주변 회로 소자를 포함하는 절연막인 반도체 메모리 장치.
  13. 제11 항에 있어서,
    상기 베이스부는 반도체 기판인 반도체 메모리 장치.
  14. 제11 항에 있어서,
    상기 제1 및 제2 식각 정지막들은 SiCO 및 SiCN 중 적어도 하나를 포함하는 반도체 메모리 장치.
  15. 제11 항에 있어서,
    상기 제1 및 제2 식각 정지막들이 포함하는 물질은 상기 베이스부가 포함하는 물질에 대하여 식각 선택비를 가지는 반도체 메모리 장치.
  16. 제11 항에 있어서,
    상기 채널 구조체의 최하부의 레벨은 상기 제1 식각 정지막의 하면의 레벨보다 낮은 반도체 메모리 장치.
  17. 베이스부를 형성하는 단계;
    상기 베이스부 상에 제1 식각 정지막, 소스 희생막 및 제2 식각 정지막을 순차적으로 형성하는 단계;
    상기 제2 식각 정지막 상에 절연 패턴들을 포함하는 적층체를 형성하는 단계;
    상기 제1 및 제2 식각 정지막들, 상기 소스 희생막 및 적층체를 관통하는 채널 구조체를 형성하는 단계;
    상기 적층체 및 상기 제2 식각 정지막을 관통하는 제1 트렌치를 형성하는 단계;
    상기 소스 희생막을 제거하는 단계; 및
    상기 제1 및 제2 식각 정지막들 사이에 소스막을 형성하는 단계를 포함하는 반도체 메모리 장치의 제조 방법.
  18. 제17 항에 있어서,
    상기 절연 패턴들이 포함하는 물질은 상기 제1 및 제2 식각 정지막들이 포함하는 물질에 대하여 식각 선택비를 가지는 반도체 메모리 장치의 제조 방법.
  19. 제17 항에 있어서,
    상기 베이스부가 포함하는 물질은 상기 제1 및 제 2식각 정지막들이 포함하는 물질에 대하여 식각 선택비를 가지는 반도체 메모리 장치의 제조 방법.
  20. 제17 항에 있어서,
    상기 채널 구조체를 식각하는 단계를 더 포함하고,
    상기 채널 구조체를 식각하는 동안, 상기 제1 식각 정지막은 상기 베이스부를 식각 물질로부터 보호하는 반도체 메모리 장치의 제조 방법.
  21. 제17 항에 있어서,
    상기 채널 구조체를 식각하는 단계를 더 포함하고,
    상기 채널 구조체를 식각하는 동안, 상기 제2 식각 정지막은 상기 절연 패턴들을 식각 물질로부터 보호하는 반도체 메모리 장치의 제조 방법.
  22. 제17 항에 있어서,
    상기 제1 및 제2 식각 정지막들은 SiCO 및 SiCN 중 적어도 하나를 포함하는 반도체 메모리 장치의 제조 방법.
  23. 제17 항에 있어서,
    상기 베이스부는 반도체 기판인 반도체 메모리 장치의 제조 방법.
  24. 제17 항에 있어서,
    상기 베이스부는 주변 회로 소자 및 상기 주변 회로 소자를 덮는 절연막을 포함하는 반도체 메모리 장치의 제조 방법.
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