CN113206103B - 半导体存储器装置及其制造方法 - Google Patents

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Abstract

提供了半导体存储器装置及其制造方法。半导体存储器装置包括：第一蚀刻停止层；源极层，其在第一蚀刻停止层上；第二蚀刻停止层，其在源极层上；层叠结构，其在第二蚀刻停止层上；以及沟道结构，其贯穿第一蚀刻停止层和第二蚀刻停止层、源极层以及层叠结构，沟道结构电连接到源极层。第一蚀刻停止层和第二蚀刻停止层中的每个的材料相对于源极层的材料具有蚀刻选择性。

Description

半导体存储器装置及其制造方法
技术领域
本公开总体上涉及半导体存储器装置及其制造方法，并且更具体地，涉及三维半导体存储器装置及其制造方法。
背景技术
半导体存储器装置包括能够存储数据的存储器单元。
根据存储数据的方法和保留数据的方法，半导体存储器装置可以分类为易失性半导体存储器装置和非易失性半导体存储器装置。易失性半导体存储器装置是存储的数据在供电中断时消失的存储器装置，而非易失性半导体存储器装置是即使供电中断也保留所存储的数据的存储器装置。
近来，随着便携式电子装置被越来越多地使用，非易失性半导体存储器装置已经被越来越多地，并且为了实现大容量及便携性，需要半导体存储器装置的高集成度和大容量。为了实现便携性以及大容量，已经提出了三维半导体存储器装置。
发明内容
根据本公开的一方面，提供了一种半导体存储器装置，其包括：第一蚀刻停止层；源极层，其在第一蚀刻停止层上；第二蚀刻停止层，其在源极层上；层叠结构，其在第二蚀刻停止层上；以及沟道结构，其贯穿第一蚀刻停止层和第二蚀刻停止层、源极层以及层叠结构，沟道结构电连接到源极层，其中，第一蚀刻停止层和第二蚀刻停止层中的每个的材料相对于源极层的材料具有蚀刻选择性。
根据本公开的另一方面，提供了一种半导体存储器装置，其包括：基部；第一蚀刻停止层，其在基部上；源极层，其在第一蚀刻停止层上；第二蚀刻停止层，其在源极层上；层叠结构，其在第二蚀刻停止层上；以及沟道结构，其贯穿第一蚀刻停止层和第二蚀刻停止层、源极层以及层叠结构，其中，沟道结构电连接至源极层，以及其中，沟道结构的最下部分设置在基部中。
根据本公开的又一方面，提供了一种制造半导体存储器装置的方法，该方法包括：形成基部；在基部上顺序地形成第一蚀刻停止层、源极牺牲层和第二蚀刻停止层，在第二蚀刻停止层上形成包括绝缘图案的层叠结构；形成贯穿第一蚀刻停止层和第二蚀刻停止层、源极牺牲层以及层叠结构的沟道结构；形成贯穿层叠结构和第二蚀刻停止层的第一沟槽；去除源极牺牲层；以及在第一蚀刻停止层和第二蚀刻停止层之间形成源极层。
附图说明
现在将在下文中参照附图更充分地描述示例实施方式；然而，它们可以以不同的形式实施，并且不应被解释为限于本文阐述的实施方式。相反，这些实施方式被提供为使得本公开将是透彻和完整的，并且将示例实施方式的范围充分传达给本领域技术人员。
在附图中，为了图示清楚，可能夸大了尺寸。将理解的是，当元件被称为在两个元件“之间”时，它可以是两个元件之间的唯一元件，或者也可以存在一个或更多个中间的元件。贯穿全文，相似的附图标记指代相似的元件。
图1A是根据本公开的实施方式的半导体存储器装置的平面图。
图1B是沿着图1A所示的线A-A′截取的截面图。
图1C是图1B所示的区域B的放大图。
图2A至图2K是例示图1A至图1C所示的半导体存储器装置的制造方法的截面图。
图3是例示根据本公开的实施方式的存储器系统的配置的框图。
图4是例示根据本公开的实施方式的计算系统的配置的框图。
具体实施方式
本文公开的特定的结构性描述或功能性描述仅是出于描述根据本公开的构思的实施方式的目的而例示的。根据本公开的构思的实施方式可以以各种形式实现，并且不能被解释为限于本文阐述的实施方式。
将理解的是，尽管在本文中使用术语“第一”、“第二”、“第三”等来描述各种元件，但是这些元件不应受到这些术语的限制。这些术语仅用于将一个元件与另一个元件区分开。因此，在不脱离本公开教导的情况下，在一些实施方式中的第一元件可以在其它实施方式中称为第二元件。
此外，将理解的是，当元件称为“连接”或“联接”至另一元件时，它可以直接连接或联接至另一元件，或者可以存在中间的元件。相反，当元件称为“直接连接”或“直接联接”至另一元件时，则不存在中间的元件。
实施方式提供了一种能够提高操作可靠性的半导体存储器装置及半导体存储器装置的制造方法。
图1A是根据本公开的实施方式的半导体存储器装置的平面图。图1B是沿着图1A所示的线A-A′截取的截面图。图1C是图1B所示的区域B的放大图。
参照图1A至图1C，半导体存储器装置可以包括基部100。基部100可以具有沿着由第一方向D1和第二方向D2限定的平面扩展的板的形状。第一方向D1和第二方向D2可以彼此交叉。在示例中，第一方向D1和第二方向D2可以彼此垂直。
在示例中，基部100可以是半导体基板。在示例中，半导体基板可以是体硅基板、绝缘体上硅基板、锗基板、绝缘体上锗基板、硅锗基板或通过选择性外延生长工艺形成的外延薄膜。
在示例中，基部100可以包括外围电路器件、外围电路线以及覆盖外围电路器件和外围电路线的第一绝缘层。外围电路器件和外围电路线可以设置在第一绝缘层中。在示例中，外围电路器件可以包括组成行解码器、列解码器、页缓冲器电路和输入/输出电路的器件。外围电路线可以电连接到外围电路器件。在示例中，第一绝缘层可以包括绝缘材料。在示例中，第一绝缘层可以包括氧化物或氮化物。
第一蚀刻停止层ESL1可以设置在基部100上，源极层SL可以设置在第一蚀刻停止层ESL1上，并且第二蚀刻停止层ESL2可以设置在源极层SL上。第一蚀刻停止层ESL1、源极层SL和第二蚀刻停止层ESL2可以沿着第三方向D3顺序地层叠。第三方向D3可以与第一方向D1和第二方向D2交叉。在示例中，第三方向D3可以垂直于第一方向D1和第二方向D2。第一蚀刻停止层ESL1和第二蚀刻停止层ESL2可以在第三方向D3上彼此间隔开。源极层SL可以设置在第一蚀刻停止层ESL1和第二蚀刻停止层ESL2之间。
第一蚀刻停止层ESL1、源极层SL和第二蚀刻停止层ESL2中的每个可以具有沿着由第一方向D1和第二方向D2限定的平面扩展的板的形状。第一蚀刻停止层ESL1和第二蚀刻停止层ESL2可以包括相同的材料。第一蚀刻停止层ESL1和第二蚀刻停止层ESL2的材料相对于源极层SL的材料可以具有蚀刻选择性。在示例中，第一蚀刻停止层ESL1和第二蚀刻停止层ESL2中的每个可以包括绝缘材料。在示例中，第一蚀刻停止层ESL1和第二蚀刻停止层ESL2中的每个可以包括SiCO和SiCN中的至少一种。在示例中，源极层SL可以包括n型掺杂剂。在示例中，源极层SL可以包括掺杂多晶硅。第一蚀刻停止层ESL1和第二蚀刻停止层ESL2可以包括不同的材料。
层叠结构STS可以设置在第二蚀刻停止层ESL2上。层叠结构STS可以包括在第三方向D3上交替地层叠的导电图案CP和绝缘图案IP。绝缘图案IP可以设置在第二蚀刻停止层ESL2上，并且导电图案CP和绝缘图案IP可以交替地层叠在绝缘图案IP上。
绝缘图案IP可以包括绝缘材料。在示例中，绝缘图案IP可以包括氧化物。导电图案CP可以包括导电材料。在示例中，导电图案CP可以包括掺杂硅层、金属硅化物层、钨、镍和钴中的至少一种。导电图案CP可以用作连接到存储器单元的字线或连接到选择晶体管的选择线。
层叠结构STS可以进一步包括屏障层(barrier layer)BR。屏障层BR可以覆盖绝缘图案IP的表面。导电图案CP和绝缘图案IP可以通过屏障层BR彼此间隔开。在示例中，屏障层BR可以包括氧化铝。
可以提供贯穿层叠结构STS、第二蚀刻停止层ESL2、源极层SL和第一蚀刻停止层ESL1的沟道结构CS。沟道结构CS可以在第三方向D3上延伸。沟道结构CS可以与基部100接触。沟道结构CS可以与源极层SL接触。沟道结构CS可以电连接到源极层SL。
沟道结构CS的最下部分CS_L可以设置在基部100中。沟道结构CS的最下部分CS_L可以由基部100围绕。沟道结构CS的最下部分CS_L的水平(例如，最下部分CS_L的底表面BKL2_B的水平)可以低于基部100的顶表面的水平并且可以高于基部100的底表面的水平。沟道结构CS的最下部分CS_L的水平可以低于第一蚀刻停止层ESL1的底表面的水平。
每个沟道结构CS可以包括填充层FI、围绕填充层FI的沟道层CL、围绕沟道层CL的上部分和中间部分的第一存储器层ML1、以及围绕沟道层CL的下部分的第二存储器层ML2。第一存储器层ML1和第二存储器层ML2可以在第三方向D3上彼此间隔开。源极层SL可以设置在第一存储器层ML1和第二存储器层ML2之间。第一存储器层ML1可以设置在层叠结构STS中。第二存储器层ML2可以设置在基部100中。存储器层ML1可以设置在高于第二蚀刻停止层ESL2的水平。第二存储器层ML2可以设置在低于第一蚀刻停止层ESL1的水平。
第一存储器层ML1可以包括：围绕沟道层CL的上部分和中间部分的第一隧道层TL1、围绕第一隧道层TL1的第一储存层DL1、以及围绕第一储存层DL1的第一阻挡层BKL1。第二存储器层ML2可以包括围绕沟道层CL的下部分的第二隧道层TL2、围绕第二隧道层的第二储存层DL2和围绕第二储存层DL2的第二阻挡层BKL2。
第一隧道层TL1和第二隧道层TL2可以在第三方向D3上彼此间隔开。源极层SL可以设置在第一隧道层TL1和第二隧道层TL2之间。第一储存层DL1和第二储存层DL2可以在第三方向D3上彼此间隔开。源极层SL可以设置在第一储存层DL1和第二储存层DL2之间。第一阻挡层BKL1和第二阻挡层BKL2可以在第三方向D3上彼此间隔开。源极层SL可以设置在第一阻挡层BKL1和第二阻挡层BKL2之间。
填充层FI和沟道层CL可以贯穿层叠结构STS、第二蚀刻停止层ESL2、源极层SL和第一蚀刻停止层ESL1。沟道层CL可以包括暴露在第一存储器层ML1和第二存储器层ML2之间的暴露侧壁CL_E。暴露侧壁CL_E可以与源极层SL接触。沟道层CL可以电连接到源极层SL。
填充层FI可以包括绝缘材料。在示例中，填充层FI可以包括氧化物。
沟道层CL可以包括半导体材料。在示例中，沟道层CL可以包括多晶硅。
第一隧道层TL1和第二隧道层TL2可以包括电荷可以隧穿通过的材料。在示例中，第一隧道层TL1和第二隧道层TL2可以包括氧化物。
在示例中，第一储存层DL1和第二储存层DL2可以包括可以捕获电荷的氮化物。第一储存层DL1和第二储存层DL2所包括的材料不限于氮化物，并且可以根据数据储存方法而变化。在示例中，第一储存层DL1和第二储存层DL2可以包括硅、相变材料或纳米点。
第一阻挡层BKL1和第二阻挡层BKL2可以包括能够阻挡电荷的移动的材料。在示例中，第一阻挡层BKL1和第二阻挡层BKL2的厚度可以比第一隧道层TL1和第二隧道层TL2的厚度厚。
第一蚀刻停止层ESL1可以与沟道层CL间隔开。第一蚀刻停止层ESL1可以与沟道层CL的暴露侧壁CL_E间隔开。第二蚀刻停止层ESL2可以与沟道层CL间隔开。第二蚀刻停止层ESL2可以与暴露侧壁CL_E间隔开。
源极层SL可以包括第一插入部SL_P1和第二插入部SL_P2。源极层SL中设置在沟道层CL与第一蚀刻停止层ESL1之间的部分可以定义为第一插入部SL_P1。第一插入部SL_P1可以设置在沟道结构CS和第一蚀刻停止层ESL1之间。第一插入部SL_P1可以具有环的形状。第一插入部SL_P1可以设置在沟道层CL的暴露侧壁CL_E和第一蚀刻停止层ESL1的侧壁之间。
源极层SL中设置在沟道层CL和第二蚀刻停止层ESL2之间的部分可以定义为第二插入部SL_P2。第二插入部SL_P2可以设置在沟道结构CS和第二蚀刻停止层ESL2之间。第二插入部SL_P2可以具有环的形状。第二插入部SL_P2可以设置在沟道层CL的暴露侧壁CL_E与第二蚀刻停止层ESL2的侧壁之间。
第一插入部SL_P1可以与第二存储器层ML2接触。第一插入部SL_P1的底表面和第二存储器层ML2的顶表面可以彼此接触。第二插入部CL_P2可以与第一存储器层ML1接触。第二插入部SL_P2的顶表面可以与第一存储器层ML1的底表面接触。
第一插入部SL_P1和第一蚀刻停止层ESL1可以设置在相同的水平。换句话说，第一插入部SL_P1的至少一部分的水平和第一蚀刻停止层ESL的至少一部分的水平可以相同。第二插入部SL_P2和第二蚀刻停止层ESL2可以设置在同一水平。换句话说，第二插入部SL_P2的至少一部分的水平和第二蚀刻停止层ESL2的至少一部分的水平可以相同。
第二绝缘层110可以设置在层叠结构STS上。第二绝缘层110可以覆盖沟道结构CS。第二绝缘层110可以包括绝缘材料。在示例中，第二绝缘层110可以包括氧化物层。
可以提供贯穿层叠结构STS和第二绝缘层110的狭缝结构SLS。狭缝结构SLS可以在第二方向D2上延伸。狭缝结构SLS也可以在第三方向D3上延伸。狭缝结构SLS可以在第三方向D3上贯穿层叠结构STS和第二绝缘层110。狭缝结构SLS可以设置在沟道结构CS之间。第一组的沟道结构CS和第二组的沟道结构CS可以在第一方向D1上彼此间隔开，狭缝结构SLS介于它们之间。第一组的沟道结构CS和第二组的沟道结构CS可以相对于狭缝结构SLS彼此对称地设置。
狭缝结构SLS可以贯穿第二蚀刻停止层ESL2。狭缝结构SLS可以在第三方向D3上贯穿第二蚀刻停止层ESL2。最下部分SLS_L的水平可以低于第二蚀刻停止层ESL2的底表面ESL2_B的水平。
狭缝结构SLS可以包括第一间隔物SP1、第二间隔物SP2和公共源极线CSL。第二间隔物SP2可以设置在公共源极线CSL的两侧。第二间隔物SP2可以在第一方向D1上彼此间隔开。公共源极线CSL可以设置在第二间隔物SP2之间。可以沿着公共源极线CSL的两个侧壁形成第二间隔物SP2。
第一间隔物SP1可以设置在公共源极线CSL的两侧。第一间隔物SP1可以在第一方向D1上彼此间隔开。第二间隔物SP2和公共源极线CSL可以设置在第一间隔物SP1之间。可以沿着第二间隔物SP2的侧壁形成第一间隔物SP1。
公共源极线CSL可以电连接到源极线SL。公共源极线CSL可以与源极层SL一体地形成。换句话说，公共源极线CSL可以无任何边界地联接到源极层SL。公共源极线CSL和导电图案CP可以通过第一间隔物SP1和第二间隔物SP2彼此电隔离。
第一间隔物SP1、第二间隔物SP2和公共源极线CSL中的每个可以在第二方向D2和第三方向D3上延伸。第一间隔物SP1、第二间隔物SP2和公共源极线CSL中的每个可以贯穿第二蚀刻停止层ESL2。第一间隔物SP1可以具有弯曲的底表面。第一间隔物SP1的最下部分SP1_L可以是狭缝结构SLS的最下部分SLS_L。第一间隔物SP1的最下部分SP1_L的水平可以低于第二蚀刻停止层ESL2的底表面ESL2_B的水平。第二间隔物SP2的最下部分的水平可以低于第二蚀刻停止层ESL2的底表面ESL2_B的水平。
第二蚀刻停止层ESL2可以在第一方向D1上与狭缝结构SLS间隔开。第二蚀刻停止层ESL2可以在第一方向D1上与第一间隔物SP1间隔开。屏障层BR的一部分可以设置在第二蚀刻停止层ESL2和狭缝结构SLS之间。源极层SL的一部分可以设置在第二蚀刻停止层ESL2和狭缝结构SLS之间。第二蚀刻停止层ESL2和狭缝结构SLS可以利用介于它们之间的源极层SL的一部分和屏障层BR的一部分而彼此间隔开。
屏障层BR的一部分可以形成在层叠结构STS的绝缘图案IP和第一间隔物SP1之间。屏障层BR的一部分可以贯穿第二蚀刻停止层ESL2。屏障层BR的最下部分的水平可以低于第二蚀刻停止层ESL2的底表面ESL2_B的水平。
第一间隔物SP1可以包括在第三方向D3上延伸的第一部和从第一部突出的第二部。第二部可以从第一部在第一方向D1上或与第一方向D1相反的方向上突出。第二部可以与导电图案CP接触。
第一间隔物SP1可以包括绝缘材料。在示例中，第一间隔物SP1可以包括氧化物。第二间隔物SP2可以包括绝缘材料。在示例中，第二间隔物SP2可以包括氮化物。公共源极线CSL可以包括导电材料。在示例中，公共源极线CSL可以包括掺杂多晶硅和钨中的至少一种。
可以提供连接到沟道结构CS的位线接触BCT。位线接触BCT可以电连接到沟道层CL。位线接触BCT可以包括导电材料。在示例中，位线接触BCT可以包括钨、铝或铜。位线接触BCT可以连接到位线。
第一蚀刻停止层ESL1和第二蚀刻停止层ESL2的材料可以相对于源极层SL、绝缘图案IP、基部100以及第一间隔物SP1和第二间隔物SP2中的每个的材料具有蚀刻选择性。第一间隔物SP1和第二间隔物SP2的材料可以相对于第一隧道层TL1和第二隧道层TL2、第一储存层DL1和第二储存层DL2、第一阻挡层BKL1和第二阻挡层BKL2、以及沟道结构CS的沟道层CL中的每个的材料具有蚀刻选择性。在示例中，第一蚀刻停止层ESL1和第二蚀刻停止层ESL2的材料可以相对于氧化物、氮化物和半导体材料具有蚀刻选择性。
在半导体存储器装置中，根据本实施方式，连接到公共源极线CSL的源极层SL可以形成为单层。
在半导体存储器装置中，源极层SL可以与第一蚀刻停止层ESL1和第二蚀刻停止层ESL2接触，并且第一蚀刻停止层ESL1和第二蚀刻停止层ESL2可以由绝缘材料形成而不是由半导体材料形成。因此，从源极层SL的内部开始的掺杂剂扩散路径可以被限制于使沟道层CL和源极层SL彼此接触的表面。因此，可以减小从沟道层CL的内部开始在第三方向D3上的掺杂剂扩散距离和结交叠区的范围内的工艺误差。结交叠区的误差范围的减小允许在擦除操作期间产生稳定的栅极诱导漏极泄漏(GIDL)电流。因此，能够确保半导体存储器装置的可靠性。
图2A至图2K是例示图1A至图1C所示的半导体存储器装置的制造方法的截面图。
为了便于描述，与参照图1A至图1C描述的那些组件相同的组件由相似的附图标记指代，并且将省略重复的描述。
以下描述的制造方法仅仅是图1A至图1C所示的半导体存储器装置的制造方法的一个实施方式，并且图1A至图1C所示的半导体存储器装置的制造方法不限于以下描述的内容。
参照图2A，可以在基部100上顺序地形成第一蚀刻停止层ESL1、源极牺牲层SFL和第二蚀刻停止层ESL2。第一蚀刻停止层ESL1、源极牺牲层SFL和第二蚀刻停止层ESL2可以在第三方向D3上顺序地层叠。第一蚀刻停止层ESL1和第二蚀刻停止层和ESL2可以在第三方向D3上彼此间隔开，并且源极牺牲层SFL可以设置在第一蚀刻停止层ESL1和第二蚀刻停止层和ESL2之间。
在示例中，基部100可以是半导体基板。在另一示例中，基部100可以是包括外围电路器件和外围电路线的第一绝缘层。在示例中，第一绝缘层可以包括绝缘材料。源极牺牲层SFL可以包括半导体材料。在示例中，源极牺牲层SFL可以包括多晶硅。在示例中，第一蚀刻停止层ESL1和第二蚀刻停止层ESL2可以包括绝缘材料。在示例中，第一蚀刻停止层ESL1和第二蚀刻停止层ESL2可以包括SiCO和SiCN中的至少一种。
参照图2B，可以在第二蚀刻停止层ESL2上形成层叠结构STS。层叠结构STS可以包括层叠绝缘层IL和层叠牺牲层FL。层叠绝缘层IL和层叠牺牲层FL可以在第三方向D3上交替地层叠。层叠绝缘层IL可以设置在第二蚀刻停止层ESL2上，并且层叠牺牲层FL和层叠绝缘层FL可以交替地层叠在层叠绝缘层IL上。
层叠绝缘层IL和层叠牺牲层FL可以包括绝缘材料。在示例中，层叠绝缘层IL可以包括氧化物。在示例中，层叠牺牲层FL可以包括氮化物。
参照图2C，可以通过贯穿层叠结构STS、第二蚀刻停止层ESL2、源极牺牲层SFL和第一蚀刻停止层ESL1来形成沟道结构CS。沟道结构CS可以贯穿层叠结构STS的层叠绝缘层IL和层叠牺牲层FL。沟道结构CS可以包括初步隧道层rTL、初步储存层rDL、初步阻挡层rBKL、沟道层CL和填充层FI。
形成沟道结构CS的工艺可以包括形成贯穿层叠结构STS、第二蚀刻停止层ESL2、源极牺牲层SFL和第一蚀刻停止层ESL1的第一孔HO1的工艺，以及在第一孔HO1中顺序地形成初步隧道层rTL、初步储存层rDL、初步阻挡层rBKL、沟道层CL和填充层FI的工艺。初步隧道层rTL可以包括电荷可以隧穿通过的材料。初步储存层rDL可以包括可以捕获电荷的材料。初步阻挡层rBKL可以包括能够阻挡电荷的移动的材料。
可以通过贯穿层叠结构STS和第二蚀刻停止层ESL2来形成第一沟槽TR1。第一沟槽TR1可以在第二方向D2上延伸。第一沟槽TR1可以贯穿层叠结构STS的层叠绝缘层IL和层叠牺牲层FL。第一沟槽TR1的底表面TR1_B可以位于源极牺牲层SFL中。第一沟槽TR1的底表面TR1_B可以位于源极牺牲层SFL的顶表面SFL_T和底表面SFL_B之间。
可以基于形成第一孔HO1的工艺和形成第一沟槽TR1的工艺通过图案化层叠绝缘层IL和层叠牺牲层FL来形成绝缘图案IP和牺牲图案FP。
参照图2D，可以形成牺牲氧化物层FOL、导电图案CP和屏障层BR。
可以通过氧化第二蚀刻停止层ESL2的一部分和源极牺牲层SFL的一部分来形成牺牲氧化物层FOL。可以氧化第二蚀刻停止层ESL2的表面和源极牺牲层SFL的表面，使得可以形成牺牲氧化物层FOL。在示例中，可以通过向第一沟槽TR1供应氧气来氧化第二蚀刻停止层ESL2的表面和源极牺牲层SFL的表面。牺牲氧化物层FOL可以包括绝缘材料。在示例中，牺牲氧化物层FOL可以包括氧化物。
形成导电图案CP和屏障层BR的工艺可以包括通过选择性地去除牺牲图案FP在绝缘图案IP之间形成空的空间的工艺，沿着绝缘图案IP的表面、沟道结构CS的表面和牺牲氧化物层FOL的表面形成屏障层BR的工艺，通过沿着屏障层BR的表面形成导电层来填充空的空间的工艺，以及通过图案化导电层形成导电图案CP的工艺。
导电层可以完全填充空的空间并且可以填充第一沟槽TR1的一部分。导电层中形成在空的空间中的部分可以被分离，使得形成导电图案CP。
参照图2E，可以在第一沟槽TR1中形成间隔物SP。间隔物SP可以包括绝缘材料。在示例中，间隔物SP可以包括第一间隔物至第四间隔物SP1、SP2、SP3和SP4。形成间隔物SP的工艺可以包括在屏障层BR和导电图案CP的表面上形成第一间隔物SP1的工艺，在第一间隔物SP1的表面上形成第二间隔物SP2的工艺，在第二间隔物SP2的表面上形成第三间隔物SP3的工艺，以及在第三间隔物SP3的表面上形成第四间隔物SP4的工艺。
间隔物SP可以填充第一沟槽TR1的一部分。换句话说，间隔物SP可能无法完全填充第一沟槽TR1。第一沟槽TR1的未被间隔物SP填充的部分可以定义为第二沟槽TR2。第二沟槽TR2可以在第二方向D2上延伸。第四间隔物SP4的表面可以通过第二沟槽TR2暴露出来。第二沟槽TR2可以由第四间隔物SP4的表面限定。
第一间隔物至第四间隔物SP1、SP2、SP3和SP4可以包括绝缘材料。在示例中，第一间隔物SP1和第三间隔物SP3可以包括氧化物。在示例中，第二间隔物SP2和第四间隔物SP4可以包括氮化物。
参照图2F，可以形成第三沟槽TR3。第三沟槽TR3可以在第二方向D2上延伸。第三沟槽TR可以贯穿间隔物SP和牺牲氧化物层FOL。第三沟槽TR3可以贯穿第一间隔物至第四间隔物SP1、SP2、SP3和SP4。第三沟槽TR3的底表面可以位于源极牺牲层SFL中。在示例中，可以通过回蚀工艺来形成第三沟槽TR3。当形成第三沟槽TR3时，可以使源极牺牲层SFL暴露。源极牺牲层SFL可以通过第二沟槽TR2和第三沟槽TR3暴露出来。
参照图2G，可以去除第一蚀刻停止层ESL1和第二蚀刻停止层ESL2之间的源极牺牲层SFL。源极牺牲层SFL可以包括与第一蚀刻停止层ESL1和第二蚀刻停止层ESL2不同的材料。源极牺牲层SFL的材料可以相对于第一蚀刻停止层ESL1和第二蚀刻停止层ESL2的材料具有蚀刻选择性。源极牺牲层SFL可以包括与牺牲氧化物层FOL的材料不同的材料。源极牺牲层SOF的材料可以相对于牺牲氧化物层FOL的材料具有蚀刻选择性。
可以通过蚀刻工艺去除源极牺牲层SFL。在示例中，可以通过湿法蚀刻工艺或干法蚀刻工艺去除源极牺牲层SFL。可以使用能够选择性地去除源极牺牲层SFL的蚀刻材料来执行蚀刻工艺。在去除源极牺牲层的工艺中，第一蚀刻停止层ESL1和第二蚀刻停止层ESL2可以用作蚀刻停止层。
当源极牺牲层SFL被去除时，可以形成第一腔CA1。通过去除源极牺牲层SFL形成的空的空间可以定义为第一腔CA1。当形成第一腔CA1时，可以使第一蚀刻停止层ESL1的顶表面ESL1_T暴露，可以使第二蚀刻停止层ESL2的底表面ESL2_B暴露，并且可以使沟道结构CS的初步阻挡层rBKL的侧壁暴露。
参照图2H至图2J，可以对沟道结构CS进行图案化。可以通过蚀刻工艺来图案化沟道结构CS。在示例中，可以通过湿法蚀刻工艺或干法蚀刻工艺来图案化沟道结构CS。
在沟道结构CS的初步阻挡层rBKL、初步储存层rDL和初步隧道层rTL被蚀刻的同时，第一蚀刻停止层ESL1可以防止基部100暴露，而第二蚀刻停止层ESL2可以防止层叠结构STS的绝缘图案IP暴露。
在沟道结构CS的初步阻挡层rBKL、初步储存层rDL和初步隧道层rTL被蚀刻的同时，第一蚀刻停止层ESL1可以保护基部100免受蚀刻材料的影响，而第二蚀刻停止层ESL2可以保护层叠结构STS的绝缘图案IP免受蚀刻材料的影响。因此，可以减少基部100和绝缘图案IP的厚度损失。
在下文中，将更详细地描述沟道结构CS的图案化。
参照图2H，可以对初步阻挡层rBKL进行图案化。可以去除初步阻挡层rBKL的通过第一腔CA1暴露的部分。通过图案化，初步阻挡层rBKL可以分离为第一阻挡层BKL1和第二阻挡层BKL2。第一阻挡层BKL1和第二阻挡层BKL2可以在第三方向D3上彼此间隔开。在示例中，可以通过湿法蚀刻工艺或干法蚀刻工艺来对初步阻挡层rBKL进行图案化。
在初步阻挡层rBKL被蚀刻的同时，第一蚀刻停止层ESL1可以防止基部100暴露，而第二蚀刻停止层ESL2可以防止层叠结构STS的绝缘图案IP暴露。
在初步阻挡层rBKL被蚀刻的同时，第一蚀刻停止层ESL1可以保护基部100免受蚀刻材料的影响，而第二蚀刻停止层ESL2可以保护层叠结构STS的绝缘图案IP免受蚀刻材料的影响。
可以在对初步阻挡层rBKL进行图案化的同时或通过单独工艺来去除牺牲氧化物层FOL。初步阻挡层rBKL和牺牲氧化物层FOL可以包括相同的材料。当去除牺牲氧化物层FOL时，可以在第二蚀刻停止层ESL2和屏障层BR之间形成空的空间。
可以在对初步阻挡层rBKL进行图案化的同时或者通过单独工艺来去除第一间隔物SP1和第三间隔物SP3的一部分。第一间隔物SP1和第三间隔物SP3可以包括与初步阻挡层rBKL相同的材料。可以去除第一间隔物SP1中通过第三沟槽TR3暴露出的部分，并且可以去除第三间隔物SP3中通过第三沟槽TR3暴露出的部分。
第四间隔物SP4的材料可以相对于初步阻挡层rBKL的材料具有蚀刻选择性。在蚀刻初步阻挡层rBKL的同时，可以通过第四间隔物SP4来保护第一间隔物至第三间隔物SP1、SP2和SP3。
在对初步阻挡层rBKL进行图案化的同时，第一腔CA1可以扩大，并且初步储存层rDL的侧壁可以通过第一腔CA1暴露出来。
参照图2I，可以对初步储存层rDL进行图案化。可以去除初步储存层rDL中通过第一腔CA1暴露的部分。通过图案化，初步储存层rDL可以被分离为第一储存层DL1和第二储存层DL2。第一储存层DL1和第二储存层DL2可以在第三方向D3上彼此间隔开。在示例中，可以通过湿法蚀刻工艺或干法蚀刻工艺来对初步储存层rDL进行图案化。
在初步储存层rDL被蚀刻的同时，第一蚀刻停止层ESL1可以防止基部100暴露，而第二蚀刻停止层ESL2可以防止层叠结构STS的绝缘图案IP暴露。
在初步储存层rDL被蚀刻的同时，第一蚀刻停止层ESL1可以保护基部100免受蚀刻材料的影响，而第二蚀刻停止层ESL2可以保护层叠结构STS的绝缘图案IP免受蚀刻材料的影响。
可以在对初步储存层rDL进行图案化的同时或者通过单独工艺来去除第四间隔物SP4。初步储存层rDL和第四间隔物SP4可以包括相同的材料。当去除第四间隔物SP4时，可以暴露出第三间隔物SP3的侧壁。
可以在对初步储存层rDL进行图案化的同时或者通过单独工艺来去除第二间隔物SP2的一部分。初步储存层rDL和第二间隔物SP2可以包括相同的材料。可以去除第二间隔物SP2中通过第三沟槽TR3暴露出的部分。
第三间隔物SP3的材料相对于初步储存层rDL的材料可以具有蚀刻选择性。在蚀刻初步储存层rDL的同时，可以通过第三间隔物SP3保护第一间隔物SP1和第二间隔物SP2。
在对初步储存层rDL进行图案化的同时，第一腔CA1可以被扩大，并且初步隧道层rTL的侧壁可以通过第一腔CA1暴露出来。
参照图2J，可以对初步隧道层rTL进行图案化。可以去除初步隧道层rTL中通过第一腔CA1暴露出的部分。通过图案化，初步隧道层rTL可以被分离成第一隧道层TL1和第二隧道层TL2。第一隧道层TL1和第二隧道层TL2可以在第三方向D3上彼此间隔开。在示例中，可以通过干法蚀刻工艺或湿法蚀刻工艺来对初步隧道层rTL进行图案化。
在初步隧道层rTL被蚀刻的同时，第一蚀刻停止层ESL1可以防止基部100暴露，而第二蚀刻停止层ESL2可以防止层叠结构STS的绝缘图案IP暴露。
在初步隧道层rTL被蚀刻的同时，第一蚀刻停止层ESL1可以保护基部100免受蚀刻材料的影响，而第二蚀刻停止层ESL2可以保护层叠结构STS的绝缘图案IP免受蚀刻材料的影响。
在初步隧道层rTL被图案化时，可以形成具有第一隧道层TL1、第一储存层DL1和第一阻挡层BKL1的第一存储器层ML1，并且可以形成具有第二隧道层TL2、第二储存层DL2和第二阻挡层BKL2的第二存储器层ML2。第一存储器层ML1和第二存储器层ML2可以在第三方向D3上彼此间隔开。
可以在对初步隧道层rTL进行图案化的同时或通过单独工艺来去除在第二蚀刻停止层ESL2与沟道层CL之间的部分第一储存层DL1和部分第一阻挡层BKL1。
形成于沟道层和第二蚀刻停止层ESL2之间的空的空间可以定义为第二腔CA2。第二腔CA2可以由沟道层CL的侧壁、第二蚀刻停止层ESL2的侧壁以及第一存储器层ML1的底表面ML1_B限定。第二腔CA2的下部分可以与第一腔CA1的上部分连通。第一存储器层ML1的底表面ML1_B的水平可以高于第二蚀刻停止层ESL2的底表面ESL2_B的水平。
可以在对初步隧道层rTL进行图案化的同时或通过单独工艺来去除在第一蚀刻停止层ESL1与沟道层CL之间的部分第二储存层DL2和部分第二阻挡层BKL2。
形成于沟道层CL和第一蚀刻停止层ESL1之间的空的空间可以定义为第三腔CA3。第三腔CA3可以由沟道层CL的侧壁、第一蚀刻停止层ESL1的侧壁和第二存储器层ML2的顶表面ML2_T限定。第三腔CA3的上部分可以与第一腔CA1的下部分连通。第二存储器层ML2的顶表面ML2_T的水平可以低于第一蚀刻停止层ESL1的顶表面ESL1_T的水平。
可以在对初步隧道层rTL进行图案化的同时或者通过单独工艺来去除第三间隔物SP3。第三间隔物SP3可以包括与初步隧道层rTL相同的材料。在去除第三间隔物SP3时，可以暴露出第二间隔物SP2的侧壁。
第二间隔物SP2的材料相对于初步隧道层rTL的材料可以具有蚀刻选择性。在蚀刻初步隧道层rTL的同时，第一间隔物SP1可以由第二间隔物SP2保护。
可以在对初步隧道层rTL进行图案化的同时或通过单独工艺来去除第一间隔物SP1的一部分。当去除第一间隔物SP1的一部分时，第一间隔物SP1可以具有弯曲的底表面。
参照图2K，可以在第一蚀刻停止层ESL1和第二蚀刻停止层ESL2之间形成源极层SL。源极层SL可以电连接到沟道结构CS的沟道层CL。源极层SL可以包括在第二腔CA2中的第二插入部SL_P2和在第三腔CA3中的第一插入部SL_P1。源极层SL可以是单层。在示例中，源极层SL可以包括n型掺杂剂。在示例中，源极层SL可以包括掺杂多晶硅。
源极层SL中的掺杂剂可以通过热处理扩散到沟道层CL中。沟道层CL中的掺杂剂可以从沟道侧壁CL_E在第三方向上扩散，以形成结交叠区。
在半导体存储器装置中，源极层SL可以与第一蚀刻停止层ESL1和第二蚀刻停止层ESL2接触，并且第一蚀刻停止层ESL1和第二蚀刻停止层ESL2可以由绝缘材料形成而不是由半导体材料形成。因此，从源极层SL内部开始的掺杂剂扩散路径可以被限制于使沟道层CL和源极层SL彼此接触的表面。因此，可以减小沟道层CL内在第三方向D3上的掺杂剂扩散距离和结交叠区范围内的工艺误差。随着结交叠区的误差范围减小，在擦除操作期间可以产生稳定的GIDL电流。因此，能够确保半导体存储器装置的可靠性。
与附图不同，可能在源极层SL中形成有空隙。
可以形成连接到源极层SL的公共源极线CSL。可以在形成源极线SL的同时或在形成源极线SL之后形成公共源极线CSL。公共源极线CSL可以形成在第一间隔物SP1之间。公共源极线CSL可以形成在第二间隔物SP2之间。公共源极线CSL可以与源极层SL一体地形成。换句话说，公共源极线CSL可以无任何边界地联接到源极层SL。公共源极线CSL可以包括导电材料。在示例中，公共源极线CSL可以包括掺杂多晶硅和钨中的至少一种。
图3是例示根据本公开的实施方式的存储器系统的配置的框图。
参照图3，存储器系统1100可以包括存储器装置1120和存储器控制器1110。
存储器装置1120可以包括参照图1A至图1C描述的结构。存储器装置1120可以是配置有多个闪存芯片的多芯片封装件。
存储器控制器1110可以被配置为控制存储器装置1120，并且可以包括静态随机存取存储器(SRAM)1111、中央处理单元(CPU)1112、主机接口1113、纠错码(ECC)电路1114和存储器接口1115。SRAM 1111可以用作CPU 1112的操作存储器，CPU 1112可以执行用于存储器控制器1110的数据交换的整体控制操作，并且主机接口1113可以包括用于与存储器系统1100连接的主机的数据交换协议。ECC电路1114可以检测并校正从存储器装置1120读取的数据中包括的错误，并且存储器接口1115可以与存储器装置1120接口连接。另外，存储器控制器1110还可以包括用于存储用于与主机接口连接的代码数据的ROM等。
如上所述配置的存储器系统1100可以是其中存储器装置1120与控制器1110组合的存储卡或固态盘(SSD)。例如，当存储器系统1100是SSD时，存储器控制器1110可以通过诸如通用串行总线(USB)协议、多媒体卡(MMC)协议、外围组件互连(PCI)协议、PCI-快速(PCI-E)协议、高级技术附件(ATA)协议、串行ATA(SATA)协议、并行ATA(PATA)协议、小型计算机小型接口(SCSI)协议、增强型小磁盘接口(ESDI)协议和集成驱动电子设备(IDE)协议之类的各种接口协议当中的一种与外部(例如，主机)进行通信。
图4是例示根据本公开的实施方式的计算系统的配置的框图。
参照图4，计算系统1200可以包括电连接到系统总线1260的CPU 1220、随机存取存储器(RAM)1230、用户接口1240、调制解调器1250和存储器系统1210。当计算系统1200是移动装置，可以进一步包括用于向计算系统1200提供操作电压的电池，并且可以进一步包括应用芯片组、相机图像处理器(CIS)、移动D-RAM等。
存储器系统1210可以配置有存储器装置1212和存储器控制器1211，如参照图3所述。
在半导体存储器装置中，第一蚀刻停止层可以与源极层的顶表面接触，并且第二蚀刻停止层可以与源极层的底表面接触。因此，源极层中的掺杂剂不会通过源极层的顶表面和底表面扩散，而是可以仅通过源极层的侧壁扩散到沟道层中。因此，可以提高半导体存储器装置的操作可靠性。
虽然已经参照本公开的一些示例性实施方式示出和描述了本公开，但是本领域技术人员将理解，可以在不脱离由所附权利要求书及其等同物限定的本公开的精神和范围的情况下，在其中进行形式和细节上的各种变型。因此，本公开的范围不应限于上述示例性实施方式，而是应当由不仅所附权利要求书而且其等同物来确定。
在上述实施方式中，可以选择性地执行所有步骤或者可以省略一部分步骤。在每个实施方式中，步骤并非必须按照所描述的次序执行，并且可以重新布置。在本说明书和附图中公开的实施方式仅是示例，以促进对本公开的理解，并且本公开不限于此。也就是说，对于本领域技术人员应当显而易见的是，可以基于本公开的技术范围进行各种变型。
此外，已经在附图和说明书中描述了本公开的示例性实施方式。尽管这里使用了特定的术语，但是这些术语仅是为了解释本公开的实施方式。因此，本公开不限于上述实施方式，并且在本公开的精神和范围内可以有许多变型。对于本领域技术人员应当显而易见的是，除了本文公开的实施方式之外，还可以基于本公开的技术范围进行各种变型。
相关申请的交叉引用
本申请要求于2020年1月31日在韩国知识产权局提交的韩国专利申请No.10-2020-0011962的优先权，其全部公开内容通过引用合并于此。

Claims (24)

1.一种半导体存储器装置，该半导体存储器装置包括：
第一蚀刻停止层；
源极层，所述源极层在所述第一蚀刻停止层上；
第二蚀刻停止层，所述第二蚀刻停止层在所述源极层上；
层叠结构，所述层叠结构在所述第二蚀刻停止层上；以及
沟道结构，所述沟道结构贯穿所述第一蚀刻停止层和所述第二蚀刻停止层、所述源极层以及所述层叠结构，所述沟道结构电连接到所述源极层，
其中，所述第一蚀刻停止层和所述第二蚀刻停止层中的每一个的材料相对于所述源极层的材料具有蚀刻选择性，并且
其中，所述第一蚀刻停止层和所述第二蚀刻停止层中的每一个由绝缘材料形成。
2.根据权利要求1所述的半导体存储器装置，其中，所述层叠结构包括交替地层叠的绝缘图案和导电图案，
其中，所述第一蚀刻停止层和所述第二蚀刻停止层中的每一个的材料相对于所述绝缘图案的材料具有蚀刻选择性。
3.根据权利要求1所述的半导体存储器装置，该半导体存储器装置还包括：基部，所述基部在所述第一蚀刻停止层下方，
其中，所述沟道结构的最下部分设置在所述基部中。
4.根据权利要求3所述的半导体存储器装置，其中，所述基部包括绝缘材料。
5.根据权利要求1所述的半导体存储器装置，该半导体存储器装置还包括：狭缝结构，所述狭缝结构贯穿所述层叠结构和所述第二蚀刻停止层。
6.根据权利要求5所述的半导体存储器装置，其中，所述狭缝结构的最下部分的水平低于所述第二蚀刻停止层的底表面的水平。
7.根据权利要求5所述的半导体存储器装置，其中，所述狭缝结构包括电连接到所述源极层的公共源极线和在所述公共源极线的两侧的间隔物，
其中，所述间隔物贯穿所述第二蚀刻停止层。
8.根据权利要求1所述的半导体存储器装置，其中，所述源极层包括设置在所述第一蚀刻停止层和所述沟道结构之间的插入部，
其中，所述插入部设置在与所述第一蚀刻停止层相同的水平。
9.根据权利要求1所述的半导体存储器装置，其中，所述沟道结构包括通过所述源极层彼此间隔开的第一存储器层和第二存储器层，
其中，所述第一存储器层设置在高于所述第一蚀刻停止层的水平，并且
所述第二存储器层设置在低于所述第二蚀刻停止层的水平。
10.根据权利要求9所述的半导体存储器装置，其中，所述层叠结构包括导电图案、绝缘图案以及在所述导电图案和所述绝缘图案之间的屏障层，
其中，所述屏障层的一部分设置在与所述第二蚀刻停止层相同的水平。
11.一种半导体存储器装置，该半导体存储器装置包括：
基部；
第一蚀刻停止层，所述第一蚀刻停止层在所述基部上；
源极层，所述源极层在所述第一蚀刻停止层上；
第二蚀刻停止层，所述第二蚀刻停止层在所述源极层上；
层叠结构，所述层叠结构在所述第二蚀刻停止层上；以及
沟道结构，所述沟道结构贯穿所述第一蚀刻停止层和所述第二蚀刻停止层、所述源极层以及所述层叠结构，
其中，所述沟道结构电连接至所述源极层，
其中，所述沟道结构的最下部分设置在所述基部中，并且
其中，所述第一蚀刻停止层和所述第二蚀刻停止层中的每一个由绝缘材料形成。
12.根据权利要求11所述的半导体存储器装置，其中，所述基部是包括外围电路器件的绝缘层。
13.根据权利要求11所述的半导体存储器装置，其中，所述基部是半导体基板。
14.根据权利要求11所述的半导体存储器装置，其中，所述第一蚀刻停止层和所述第二蚀刻停止层包括SiCO和SiCN中的至少一种。
15.根据权利要求11所述的半导体存储器装置，其中，所述第一蚀刻停止层和所述第二蚀刻停止层中的每一个的材料相对于所述基部的材料具有蚀刻选择性。
16.根据权利要求11所述的半导体存储器装置，其中，所述沟道结构的最下部分的水平低于所述第一蚀刻停止层的底表面的水平。
17.一种制造半导体存储器装置的方法，该方法包括以下步骤：
形成基部；
在所述基部上顺序地形成第一蚀刻停止层、源极牺牲层和第二蚀刻停止层；
在所述第二蚀刻停止层上形成包括绝缘图案的层叠结构；
形成贯穿所述层叠结构、所述第二蚀刻停止层、所述源极牺牲层以及所述第一蚀刻停止层的沟道结构，其中，所述沟道结构的一部分被设置在所述基部的一部分中；
形成贯穿所述层叠结构和所述第二蚀刻停止层的第一沟槽；
去除所述源极牺牲层；以及
在所述第一蚀刻停止层和所述第二蚀刻停止层之间形成源极层，
其中，所述第一蚀刻停止层和所述第二蚀刻停止层中的每一个由绝缘材料形成。
18.根据权利要求17所述的方法，其中，所述绝缘图案的材料相对于所述第一蚀刻停止层和所述第二蚀刻停止层中的每一个的材料具有蚀刻选择性。
19.根据权利要求17所述的方法，其中，所述基部的材料相对于所述第一蚀刻停止层和所述第二蚀刻停止层的每一个的材料具有蚀刻选择性。
20.根据权利要求17所述的方法，该方法还包括以下步骤：蚀刻所述沟道结构，
其中，在蚀刻所述沟道结构的同时，所述第一蚀刻停止层保护所述基部不被蚀刻。
21.根据权利要求17所述的方法，该方法还包括以下步骤：蚀刻所述沟道结构，
其中，在蚀刻所述沟道结构的同时，所述第二蚀刻停止层保护所述绝缘图案不被蚀刻。
22.根据权利要求17所述的方法，其中，所述第一蚀刻停止层和所述第二蚀刻停止层包括SiCO和SiCN中的至少一种。
23.根据权利要求17所述的方法，其中，所述基部是半导体基板。
24.根据权利要求17所述的方法，其中，所述基部包括外围电路器件和覆盖所述外围电路器件的绝缘层。
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