KR102549452B1 - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

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Abstract

본 발명의 실시 예에 따른 반도체 장치는 하부 소스막, 층간 소스막 및 상부 소스막의 적층 구조를 포함하는 다층 소스막; 상기 다층 소스막 상에 교대로 배치된 도전 패턴들 및 층간 절연막들; 및 상기 도전 패턴들, 상기 층간 절연막들, 상기 상부 소스막, 및 상기 층간 소스막을 관통하고, 상기 하부 소스막 내부로 연장되며, 상기 층간 소스막에 접촉된 채널기둥을 포함할 수 있다. 본 발명의 실시 예에 따른 채널기둥 하부에 반도체 장치의 동작 신뢰성을 개선할 수 있는 다양한 구조의 도펀트 영역이 형성될 수 있다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로, 보다 구체적으로 채널기둥을 포함하는 반도체 메모리 장치 및 그 제조방법에 관한 것이다.
반도체 장치는 데이터를 저장할 수 있는 다수의 메모리 셀들을 포함할 수 있다. 메모리 셀들은 기판 상에 배치된 채널기둥을 따라 적층되어 3차원 반도체 메모리 장치를 형성할 수 있다.
3차원 반도체 메모리 장치는 고집적화에 유리한 구조를 갖는다. 3차원 반도체 메모리 장치는 GIDL(Gate Induced Drain leakage) 전류를 발생시켜서 소거 동작을 실시할 수 있다. 최근 3차원 반도체 메모리 장치의 동작 신뢰성을 향상시키기 위한 다양한 기술들이 개발되고 있다.
본 발명의 실시 예는 동작 신뢰성이 개선된 반도체 장치 및 그 제조방법을 제공한다.
본 발명의 일 실시 예에 따른 반도체 장치는 하부 소스막, 층간 소스막 및 상부 소스막의 적층 구조를 포함하는 다층 소스막; 상기 다층 소스막 상에 교대로 배치된 도전 패턴들 및 층간 절연막들; 및 상기 도전 패턴들, 상기 층간 절연막들, 상기 상부 소스막, 및 상기 층간 소스막을 관통하고, 상기 하부 소스막 내부로 연장되며, 상기 층간 소스막에 접촉된 채널기둥을 포함할 수 있다.
상기 채널기둥은 제1 도펀트 영역 및 제2 도펀트 영역을 포함할 수 있다. 상기 제1 도펀트 영역은 상기 층간 소스막에 중첩되고 제1 도펀트를 포함하고, 상기 제2 도펀트 영역은 상기 도전 패턴들 중 최하층으로부터 적어도 한층에 중첩되고 제2 도펀트를 포함할 수 있다.
또는 상기 채널기둥은, 상기 도전 패턴들 중 최하층으로부터 적어도 한층과 상기 층간 소스막에 중첩된 도펀트 영역, 및 상기 도펀트 영역 상부에 배치되고 상기 도펀트 영역보다 낮은 문턱 전압을 갖는 메모리 셀 채널 영역을 포함할 수 있다.
본 발명의 일 실시 예에 따른 반도체 장치의 제조방법은 제1 도펀트를 포함하는 하부 소스막, 희생막 및 제2 도펀트를 포함하는 상부 소스막을 순차로 적층하는 단계; 상기 상부 소스막 상에 제1 물질막들 및 제2 물질막들을 교대로 적층하는 단계; 상기 제1 물질막들, 상기 제2 물질막들, 상기 상부 소스막, 및 상기 희생막을 관통하고, 상기 하부 소스막 내부로 연장된 채널기둥들을 형성하는 단계; 상기 채널기둥들 사이에서 상기 제1 물질막들, 상기 제2 물질막들, 상기 상부 소스막을 관통하고, 상기 희생막을 노출시키는 슬릿을 형성하는 단계; 상기 슬릿을 통해 상기 희생막을 제거하여 상기 채널기둥들을 노출하는 단계; 상기 채널기둥들, 상기 하부 소스막 및 상기 상부 소스막에 접촉된 층간 소스막을 상기 희생막이 제거된 영역 내부에 형성하는 단계; 및 상기 하부 소스막 및 상기 상부 소스막으로부터의 상기 제1 및 제2 도펀트들을 상기 층간 소스막 및 상기 채널기둥들 내부로 확산시키는 단계를 포함할 수 있다.
본 발명의 일 실시 예에 따른 반도체 장치의 제조방법은 제1 도펀트를 포함하는 하부 소스막, 희생막 및 상기 제1 도펀트를 포함하는 상부 소스막을 순차로 적층하는 단계; 상기 상부 소스막 상에 제1 물질막들 및 제2 물질막들을 교대로 적층하는 단계; 상기 제1 물질막들, 상기 제2 물질막들, 상기 상부 소스막, 및 상기 희생막을 관통하고, 상기 하부 소스막 내부로 연장된 채널기둥들을 형성하는 단계; 상기 채널기둥들 사이에서 상기 제1 물질막들, 상기 제2 물질막들, 상기 상부 소스막을 관통하고, 상기 희생막을 노출시키는 슬릿을 형성하는 단계; 상기 슬릿을 통해 상기 희생막을 제거하여 상기 채널기둥들을 노출하는 단계; 상기 채널기둥들, 상기 하부 소스막 및 상기 상부 소스막에 접촉되고, 제2 도펀트를 포함하는 층간 소스막을 상기 희생막이 제거된 영역 내부에 형성하는 단계; 및 상기 층간 소스막으로부터의 상기 제2 도펀트를 상기 채널기둥들 각각의 도펀트 영역 내부로 확산시키는 단계를 포함할 수 있다.
본 발명의 일 실시 예에 따른 반도체 장치의 제조방법은 하부 소스막, 희생막 및 상부 소스막을 순차로 적층하는 단계; 상기 상부 소스막 상에 제1 물질막들 및 제2 물질막들을 교대로 적층하는 단계; 상기 제1 물질막들, 상기 제2 물질막들, 상기 상부 소스막, 및 상기 희생막을 관통하고, 상기 하부 소스막 내부로 연장된 채널기둥들을 형성하는 단계; 상기 채널기둥들 사이에서 상기 제1 물질막들, 상기 제2 물질막들, 상기 상부 소스막을 관통하고, 상기 희생막을 노출시키는 슬릿을 형성하는 단계; 상기 슬릿을 통해 상기 희생막을 제거하여 상기 채널기둥들을 노출하는 단계; 상기 채널기둥들, 상기 하부 소스막 및 상기 상부 소스막에 접촉되고, 제1 도펀트를 포함하는 하부 영역 및 제2 도펀트를 포함하는 상부 영역을 포함하는 층간 소스막을 상기 희생막이 제거된 영역 내부에 형성하는 단계; 및 상기 층간 소스막으로부터의 상기 제1 및 제2 도펀트들을 상기 채널기둥들 내부로 확산시키는 단계를 포함하는 반도체 장치의 제조방법을 포함할 수 있다.
본 발명의 일 실시 예에 따른 반도체 장치의 제조방법은 하부 소스막, 희생막 및 상부 소스막을 순차로 적층하는 단계; 상기 상부 소스막 상에 제1 물질막들 및 제2 물질막들을 교대로 적층하는 단계; 상기 제1 물질막들, 상기 제2 물질막들, 상기 상부 소스막, 및 상기 희생막을 관통하고, 상기 하부 소스막 내부로 연장된 채널기둥들을 형성하는 단계; 상기 채널기둥들의 하부에 도펀트를 도핑하여 상기 채널기둥들 각각의 하부에 도펀트 영역을 형성하는 단계; 상기 채널기둥들 사이에서 상기 제1 물질막들, 상기 제2 물질막들, 상기 상부 소스막을 관통하고, 상기 희생막을 노출시키는 슬릿을 형성하는 단계; 상기 슬릿을 통해 상기 희생막을 제거하여 상기 채널기둥들을 노출하는 단계; 및 상기 채널기둥들, 상기 하부 소스막 및 상기 상부 소스막에 접촉되는 층간 소스막을 상기 희생막이 제거된 영역 내부에 형성하는 단계를 포함할 수 있다.
본 발명의 실시 예는 다층 소스막에 인접한 채널기둥 하부에 도펀트 영역을 형성하여 소스측 채널영역의 문턱 전압을 메모리 셀 채널영역의 문턱 전압보다 높일 수 있다. 이로써, 본 발명의 실시 예는 소스 셀렉트 트랜지스터의 오프 전류를 감소시킬 수 있고, 반도체 장치의 소거 특성을 개선할 수 있다.
본 발명의 실시 예는 안정적으로 동작하는 소스 셀렉트 트랜지스터를 이용하여 반도체 장치의 동작 신뢰성을 개선할 수 있다.
도 1은 본 발명의 실시 예에 따른 반도체 장치를 나타내는 단면도이다.
도 2a 내지 도 2d는 본 발명의 실시 예들에 따른 채널기둥의 다양한 소스측 채널 영역의 구조를 설명하기 위한 단면도들이다.
도 3a 내지 도 3f는 도 2a에 도시된 반도체 장치의 제조방법을 설명하기 위한 단면도들이다.
도 4는 도 2b에 도시된 반도체 장치의 제조방법을 설명하기 위한 단면도이다.
도 5는 도 2c에 도시된 반도체 장치의 제조방법을 설명하기 위한 단면도이다.
도 6은 도 2d에 도시된 반도체 장치의 제조방법을 설명하기 위한 단면도이다.
도 7은 본 발명의 실시 예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 8은 본 발명의 실시 예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 1은 본 발명의 실시 예들에 따른 반도체 장치를 나타내는 단면도이다.
도 1을 참조하면, 본 발명의 실시 예들에 따른 반도체 장치는 다층 소스막(SL), 적층구조(STA), 채널기둥들(CH), 슬릿 절연막(SI) 및 측벽 절연막(SWI)을 포함한다. 도면에 도시되진 않았으나, 본 발명의 실시 예에 따른 반도체 장치의 다층 소스막(SL) 하부에 반도체 장치의 메모리 스트링을 구동하기 위한 회로를 구성하는 구동 트랜지스터들이 배치될 수 있다. 또한, 구동 트랜지스터들 중 일부와 다층 소스막(SL)은 그들 사이에 배치된 라우팅 배선 또는 콘택 플러그를 통해 전기적으로 연결될 수 있다.
다층 소스막(SL)은 순차로 적층된 하부 소스막(LS), 층간 소스막(IS), 및 상부 소스막(US)을 포함할 수 있다. 하부 소스막(LS), 층간 소스막(IS), 및 상부 소스막(US)은 다양한 도전물로 형성될 수 있다.
상부 소스막(US)은 하부 소스막(LS)으로부터 이격되어 하부 소스막(LS) 상부에 배치된다. 층간 소스막(IS)은 하부 소스막(LS)과 상부 소스막(US) 사이의 공간에 배치된다.
하부 소스막(LS) 및 상부 소스막(US)은 층간 소스막(IS)의 성장시드 역할이 가능한 물질로 형성될 수 있으며, 서로 동일한 물질로 형성될 수 있다. 예를 들어, 하부 소스막(LS) 및 상부 소스막(US)은 실리콘을 포함할 수 있다. 하부 소스막(LS), 층간 소스막(IS), 및 상부 소스막(US) 중 적어도 어느 하나는 도펀트를 포함할 수 있다.
층간 소스막(IS)은 하부 소스막(LS) 및 상부 소스막(US)으로부터 성장된 물질막으로서, 실리콘을 포함할 수 있다. 또는, 층간 소스막(IS)은 하부 소스막(LS) 및 상부 소스막(US)에 접촉되도록 도포 방식을 이용하여 형성될 수 있다.
적층 구조(STA)는 다층 소스막(SL) 상에 배치된다. 적층 구조(STA)는 교대로 적층된 층간 절연막들(ILD) 및 도전 패턴들(CP)을 포함한다. 도전 패턴들(CP)은 셀렉트 트랜지스터들(SST, DST) 및 메모리 셀들(MC)의 게이트 전극들로 이용될 수 있다. 층간 절연막들(ILD)은 도전 패턴들(CP)을 절연시키기 위한 것이다. 도전 패턴들(CP)은 폴리 실리콘, 금속 또는 금속 실리사이드물 중 적어도 어느 하나를 포함할 수 있다. 층간 절연막들(ILD)은 산화물을 포함할 수 있다.
적층 구조(STA)는 슬릿(SA)에 의해 관통될 수 있다. 슬릿(SA)은 다층 소스막(SL)에 중첩되게 배치되고, 다층 소스막(SL)의 상부 소스막(US)을 관통하도록 형성될 수 있다. 슬릿(SA)의 내부에 측벽 절연막(SWI) 및 슬릿 절연막(SI)이 형성될 수 있다. 측벽 절연막(SWI)은 슬릿(SA)의 측벽 상에 형성되고, 슬릿 절연막(SI)은 측벽 절연막(SWI) 상에서 슬릿(SA) 내부를 채우도록 형성될 수 있다. 슬릿 절연막(SI)은 측벽 절연막(SWI)보다 깊게 형성될 수 있다. 예를 들어, 슬릿(SA)을 채우는 슬릿 절연막(SI)은 층간 소스막(IS) 상부로 연장될 수 있다. 측벽 절연막(SWI)은 층간 절연막들(ILD), 도전 패턴들(CP) 및 상부 소스막(US)을 식각 공정으로부터 보호하기 위해 형성되는 것으로서, 층간 절연막들(ILD), 도전 패턴들(CP) 및 상부 소스막(US)과 다른 물질로 형성될 수 있다. 측벽 절연막(SWI)은 단일막으로 형성되거나, 다중막으로 형성될 수 있다. 측벽 절연막(SWI)은 질화막으로 형성될 수 있다.
채널기둥들(CH) 각각은 적층 구조(STA) 및 상부 소스막(US)을 관통하고, 하부 소스 시드막(LS) 내부로 연장될 수 있다. 채널기둥들(CH) 각각은 코어 절연막(CO)을 감싸는 튜브형으로 형성될 수 있다. 이 경우, 코어 절연막(CO)의 높이를 채널기둥들(CH)보다 낮게 형성할 수 있다. 코어 절연막(CO) 상부에 캡핑막(CAP)이 더 형성될 수 있다. 캡핑막(CAP)은 그에 대응하는 채널기둥들(CH) 중 어느 하나의 상단에 의해 둘러싸일 수 있다. 채널기둥들(CH) 및 캡핑막(CAP)은 반도체물로 형성될 수 있다. 도면에 도시되진 않았으나, 캡핑막(CAP) 및 코어 절연막(CO)은 형성되지 않을 수 있다. 이 경우, 채널기둥들(CH) 각각은 캡핑막(CAP) 및 코어 절연막(CO)이 차지하는 공간을 채우는 매립형으로 형성될 수 있다. 채널기둥들(CH) 각각은 메모리 스트링의 채널영역으로 이용될 수 있다. 서로 이웃한 채널기둥들(CH) 사이에 슬릿(SA)이 배치될 수 있다.
도전 패턴들(CP)은 적어도 한 층의 소스 셀렉트 라인, 워드 라인들, 적어도 한층의 드레인 셀렉트 라인을 포함할 수 있다. 소스 셀렉트 라인은 워드 라인들 하부에 배치된 하나의 층 또는 2층 이상의 도전 패턴들에 대응될 수 있다. 드레인 셀렉트 라인은 워드 라인들 상부에 배치된 하나의 층 또는 2층 이상의 도전 패턴들에 대응될 수 있다.
도전 패턴들(CP) 중 워드 라인들과 채널기둥들(CH)의 교차부에 메모리 셀들(MC)이 형성된다. 도전 패턴들(CP) 중 소스 셀렉트 라인과 채널기둥들(CH)의 교차부에 소스 셀렉트 트랜지스터들(SST)이 형성된다. 도전 패턴들(CP) 중 드레인 셀렉트 라인과 채널기둥들(CH)의 교차부에 드레인 셀렉트 트랜지스터들(DST)이 형성된다. 채널기둥들(CH) 각각은 메모리 스트링이 형성될 수 있도록 소스 셀렉트 트랜지스터(SST), 메모리 셀들(MC), 및 드레인 셀렉트 트랜지스터(DST)를 직렬로 연결한다.
소스 셀렉트 라인은 소스 셀렉트 트랜지스터(SST)의 게이트에 연결되고, 워드 라인들 각각은 그에 대응하는 메모리 셀(MC)의 게이트에 연결되고, 드레인 셀렉트 라인은 드레인 셀렉트 트랜지스터(DST)의 게이트에 연결된다. 소스 셀렉트 트랜지스터(SST)는 다층 소스막(SL) 상에 한 층 또는 2층 이상으로 적층될 수 있다. 메모리 셀들(MC)은 소스 셀렉트 트랜지스터(SST) 상에 적층될 수 있다. 드레인 셀렉트 트랜지스터(DST)는 메모리 셀 들(MC) 상에 한 층 또는 2층 이상으로 적층될 수 있다.
채널기둥들(CH) 각각은 소스 셀렉트 트랜지스터(SST)에 중첩된 소스측 채널영역(Ps), 소스측 채널영역(Ps) 상부에 배치되고 메모리 셀들(MC)에 중첩된 메모리 셀 채널영역(Pm), 및 메모리 셀 채널영역(Pm) 상부에 배치되고 드레인 셀렉트 트랜지스터(DST)에 중첩된 드레인측 채널영역(Pd)을 포함할 수 있다.
소스측 채널영역(Ps)은 메모리 셀 채널영역(Pm)보다 높은 문턱 전압을 갖도록 형성될 수 있다. 이를 위해, 소스측 채널영역(Ps) 내부에 도펀트를 도핑할 수 있다. 소스측 채널영역(Ps) 내부의 도펀트 영역들은 다양한 구조로 형성될 수 있으며, 이에 대해서 도 2a 내지 도 2d를 참조하여 구체적으로 후술한다.
소스측 채널영역(Ps)은 층간 소스막(IS)에 접촉될 수 있다. 소스측 채널영역(Ps)은 상부 소스막(US)을 관통하고, 도전 패턴들(CP) 중 최하층으로부터 적어도 한층의 하부 도전 패턴들에 중첩되도록 상부 방향으로 연장될 수 있다. 소스측 채널영역(Ps)에 중첩되는 하부 도전 패턴들은 소스 셀렉트 라인일 수 있다. 소스측 채널영역(Ps)은 하부 소스막(LS) 내부로 연장될 수 있다.
채널기둥들(CH) 각각과 적층 구조(STA) 사이에 제1 다층 패턴(ML1)이 배치될 수 있다. 제1 다층 패턴(ML)은 채널기둥들(CH) 각각의 외벽을 감싸고, 상부 소스막(US)의 측벽을 따라 연장될 수 있다. 제1 다층 패턴(ML1)은 제1 터널 절연 패턴(TI1), 제1 터널 절연 패턴(TI1)을 감싸는 제1 데이터 저장 패턴(DS1), 및 제1 데이터 저장 패턴(DS1)을 감싸는 제1 블로킹 절연 패턴(BI1)을 포함할 수 있다.
채널기둥들(CH) 각각과 하부 소스막(LS) 사이에 제2 다층 패턴(ML2)이 배치될 수 있다. 제2 다층 패턴(ML2)은 채널기둥들(CH) 각각의 외벽을 감싸는 제2 터널 절연 패턴(TI2), 제2 터널 절연 패턴(TI2)을 감싸는 제2 데이터 저장 패턴(DS2), 및 제2 데이터 저장 패턴(DS2)을 감싸는 제2 블로킹 절연 패턴(BI2)을 포함할 수 있다.
제1 다층 패턴(ML1) 및 제2 다층 패턴(ML2)은 층간 소스막(IS)에 의해 분리될 수 있다. 제1 터널 절연 패턴(TI1)과 제2 터널 절연 패턴(TI2)은 층간 소스막(IS)을 통해 분리된 터널 절연막의 부분들이다. 제1 데이터 저장 패턴(DS1) 및제2 데이터 저장 패턴(DS2)은 층간 소스막(IS)을 통해 분리된 데이터 저장막의 부분들이다. 제1 블로킹 절연 패턴(BI1) 및 제2 블로킹 절연 패턴(BI2)은 층간 소스막(IS)을 통해 분리된 블로킹 절연막의 부분들이다. 데이터 저장막은 실리콘, 질화물, 상변화 물질, 나노닷 등을 포함할 수 있다. 터널 절연막은 터널링이 가능한 실리콘 산화막을 포함할 수 있다. 블로킹 절연막은 전하 차단이 가능한 산화막을 포함할 수 있다.
소스측 채널영역(Ps)과 드레인측 채널영역(Pd)에 중첩되는 제1 다층 패턴(ML1)의 부분들은 소스 셀렉트 트랜지스터(SST) 및 드레인 셀렉트 트랜지스터(DST)의 게이트 절연막으로 이용될 수 있다.
본 발명 실시 예들은 소스측 채널영역(Ps)의 문턱 전압을 메모리 셀 채널영역(Pm)의 문턱 전압보다 높일 수 있는 다양한 구조의 도펀트 영역을 형성한다.
도 2a 내지 도 2d는 본 발명의 실시 예들에 따른 채널기둥의 다양한 소스측 채널영역의 구조를 설명하기 위한 단면도들이다. 특히, 도 2a 내지 도 2d는 도 1에 도시된 X영역을 확대한 단면도들이다.
도 2a 내지 도 2d를 참조하면, 소스측 채널영역(Ps)은 소스 셀렉트 라인으로 이용되는 도전 패턴들(CP) 및 도전 패턴들(CP)하부의 층간 절연막들(ILS)을 관통하고, 다층 소스막(SL)의 내부로 연장될 수 있다. 소스측 채널영역(Ps)과 상부 소스막(US)은 제1 다층 패턴(ML1)을 사이에 두고 이격될 수 있다. 제1 다층 패턴(ML1)은 층간 절연막들(ILD) 및 도전 패턴들(CP)의 측벽을 따라 연장될 수 있다. 소스측 채널영역(Ps)의 하단과 하부 소스막(LS)은 제2 다층 패턴(ML2)을 사이에 두고 이격될 수 있다. 소스측 채널영역(Ps)은 층간 소스막(IS)에 접촉될 수 있다.
도 2a를 참조하면, 소스측 채널영역(Ps)은 제1 도펀트(D1)를 포함하는 제1 도펀트 영역(A1)과 제2 도펀트(D2)를 포함하는 제2 도펀트 영역(A2)을 포함할 수 있다. 제1 도펀트 영역(A1)은 층간 소스막(IS)에 중첩되고, 상부 소스막(US)보다 높은 높이의 소스측 채널영역(Ps) 내부로 연장될 수 있다. 제2 도펀트 영역(A2)은 제1 도펀트 영역(A1) 상부에 배치되고, 소스 셀렉트 트랜지스터들에 연결된 도전 패턴들(CP)에 중첩되도록 연장될 수 있다. 예를 들어, 제2 도펀트 영역(A2)은 도전 패턴들(CP) 중 최하층으로부터 적어도 한층에 중첩될 수 있다.
하부 소스막(LS)은 제1 도펀트(D1)를 포함할 수 있다. 보다 구체적으로, 하부 소스막(LS)은 제1 도펀트(D1)를 포함하는 도프트 실리콘막일 수 있다.
상부 소스막(US)은 제2 도펀트(D2)를 포함할 수 있다. 보다 구체적으로, 상부 소스막(US)은 제2 도펀트(D2)를 포함하는 도프트 실리콘막일 수 있다.
층간 소스막(IS)은 제1 도펀트(D1)를 포함하는 하부 영역과 제2 도펀트(D2)를 포함하는 상부 영역을 포함할 수 있다. 층간 소스막(IS)은 제1 및 제2 도펀트들(D1, D2)을 포함하는 도프트 실리콘막일 수 있다.
층간 소스막(IS) 및 소스측 채널영역(Ps) 내부의 제1 도펀트(D1)는 하부 소스막(LS)으로부터 확산된 것일 수 있다. 층간 소스막(IS) 및 소스측 채널영역(Ps) 내부의 제2 도펀트(D2)는 상부 소스막(US)으로부터 확산된 것일 수 있다.
소스측 채널영역(Ps)의 제2 도펀트 영역(A2)은 제2 도펀트 영역(A2) 상부에 배치되는 메모리 셀 채널영역(도 1의 Pm)보다 높은 문턱전압을 갖는다. 제2 도펀트 영역(A2)의 문턱 전압을 높이기 위해, 제2 도펀트 영역(A2) 내부로 확산되는 제2 도펀트(D2)는 P타입일 수 있다. P타입 도펀트는 보른(B)을 포함할 수 있다. 메모리 셀 채널영역(도 1의 Pm)은 언도프트막 또는 N타입 도프트막을 포함할 수 있다.
제1 도펀트(D1)는 제2 도펀트(D2)와 다른 타입이며, 보다 구체적으로 N타입일 수 있다. N타입 도펀트는 인(Ph)을 포함할 수 있다. N타입의 제1 도펀트(D1)를 포함하는 제1 도펀트 영역(A1)과 P타입의 제2 도펀트(D2)를 포함하는 제2 도펀트 영역(A2)을 통해 소스측 채널 영역(Ps) 내부에 PN다이오드 구조가 형성될 수 있다.
N타입의 제1 도펀트(D1)를 포함하는 하부 소스막(LS), N타입의 제1 도펀트(D1)와 P타입의 제2 도펀트(D2)를 포함하는 층간 소스막(IS), 및 P타입의 제2 도펀트(D2)를 포함하는 상부 소스막(US)의 적층 구조로 형성된 다층 소스막(SL) 내부에 PN다이오드 구조가 형성될 수 있다.
도 2b를 참조하면, 소스측 채널영역(Ps)은 제2 도펀트(D2)를 포함하는 제2 도펀트 영역(A2)을 포함할 수 있다. 제2 도펀트 영역(A2)은 층간 소스막(IS)에 중첩되고, 소스 셀렉트 트랜지스터들에 연결된 도전 패턴들(CP)에 중첩되도록 연장될 수 있다. 예를 들어, 제2 도펀트 영역(A2)은 도전 패턴들(CP) 중 최하층으로부터 적어도 한층에 중첩될 수 있다.
하부 소스막(LS) 및 상부 소스막(US)은 제1 도펀트(D1)를 포함할 수 있다. 보다 구체적으로, 하부 소스막(LS) 및 상부 소스막(US)은 제1 도펀트(D1)를 포함하는 도프트 실리콘막일 수 있다.
층간 소스막(IS)은 제2 도펀트(D2)를 포함할 수 있다. 보다 구체적으로, 층간 소스막(IS)은 제2 도펀트(D2)를 포함하는 도프트 실리콘막일 수 있다.
소스측 채널영역(Ps) 내부의 제2 도펀트(D2)는 층간 소스막(IS)으로부터 확산된 것일 수 있다.
제2 도펀트 영역(A2) 내부로 확산되는 제2 도펀트(D2)는 P타입일 수 있다. 이로써, 소스측 채널영역(Ps)의 제2 도펀트 영역(A2) 상부에 배치되는 메모리 셀 채널영역(도 1의 Pm)은 제2 도펀트 영역(A2)보다 낮은 문턱전압을 갖는다. P타입 도펀트는 보른(B)을 포함할 수 있다. 메모리 셀 채널영역(도 1의 Pm)은 언도프트막 또는 N타입 도프트막을 포함할 수 있다.
제1 도펀트(D1)는 제2 도펀트(D2)와 다른 타입이며, 보다 구체적으로 N타입일 수 있다. N타입 도펀트는 인(Ph)을 포함할 수 있다. P타입의 제2 도펀트(D2)를 포함하는 제2 도펀트 영역(A2) 및 층간 소스막(IS)과, N타입의 제1 도펀트(D1)를 포함하는 상부 소스막(US) 및 하부 소스막(LS)을 통해 PN다이오드 구조가 형성될 수 있다.
도 2c를 참조하면, 소스측 채널영역(Ps)은 도 2a에서 상술한 바와 동일한 구조의 제1 도펀트 영역(A1)과 제2 도펀트 영역(A2)을 포함할 수 있다.
층간 소스막(IS)은 제1 도펀트(D1)를 포함하는 하부 영역과 제2 도펀트(D2)를 포함하는 상부 영역을 포함할 수 있다. 이로써, 층간 소스막(IS)은 PN다이오드 구조로 형성될 수 있다. 층간 소스막(IS)은 제1 및 제2 도펀트들(D1, D2)을 포함하는 도프트 실리콘막일 수 있다.
소스측 채널영역(Ps) 내부의 제1 도펀트(D1)는 층간 소스막(IS)의 하부 영역으로부터 확산된 것일 수 있다. 소스측 채널영역(Ps) 내부의 제2 도펀트(D2)는 층간 소스막(IS)의 상부 영역으로부터 확산된 것일 수 있다.
소스측 채널영역(Ps)의 제2 도펀트 영역(A2)은 제2 도펀트 영역(A2) 상부에 배치되는 메모리 셀 채널영역(도 1의 Pm)보다 높은 문턱전압을 갖는다. 제2 도펀트 영역(A2)의 문턱 전압을 높이기 위해, 제2 도펀트 영역(A2) 내부로 확산되는 제2 도펀트(D2)는 P타입일 수 있다. P타입 도펀트는 보른(B)을 포함할 수 있다. 메모리 셀 채널영역(도 1의 Pm)은 언도프트막 또는 N타입 도프트막을 포함할 수 있다.
제1 도펀트(D1)는 제2 도펀트(D2)와 다른 타입이며, 보다 구체적으로 N타입일 수 있다. N타입 도펀트는 인(Ph)을 포함할 수 있다. N타입의 제1 도펀트(D1)를 포함하는 제1 도펀트 영역(A1)과 P타입의 제2 도펀트(D2)를 포함하는 제2 도펀트 영역(A2)을 통해 소스측 채널 영역(Ps) 내부에 PN다이오드 구조가 형성될 수 있다.
도 2d를 참조하면, 소스측 채널영역(Ps)은 제2 도펀트(D2)를 포함하는 도펀트 영역일 수 있다. 즉, 제2 도펀트(D2)는 소스측 채널영역(Ps) 내부 전체에 도핑될 수 있다. 이로써, 소스측 채널영역(Ps)의 도펀트 영역은 층간 소스막(IS)에 중첩되고, 소스 셀렉트 트랜지스터들에 연결된 도전 패턴들(CP)에 중첩되고, 상부 소스막(US) 및 하부 소스막(LS)에 중첩될 수 있다. 소스측 채널영역(Ps)의 도펀트 영역은 도전 패턴들(CP) 중 최하층으로부터 적어도 한층에 중첩될 수 있다.
하부 소스막(LS), 층간 소스막(IS) 및 상부 소스막(US) 중 적어도 어느 하나는 제1 도펀트를 포함할 수 있다. 보다 구체적으로, 하부 소스막(LS), 층간 소스막(IS) 및 상부 소스막(US) 중 적어도 어느 하나는 제1 도펀트를 포함하는 도프트 실리콘막일 수 있다.
제2 도펀트(D2)는 소스측 채널영역(Ps) 내부에 직접 도핑될 수 있다. 제2 도펀트(D2)는 P타입일 수 있다. 이로써, 소스측 채널영역(Ps) 상부에 배치되는 메모리 셀 채널영역(도 1의 Pm)은 소스측 채널영역(Ps)보다 낮은 문턱전압을 갖는다. P타입 도펀트는 보른(B)을 포함할 수 있다. 메모리 셀 채널영역(도 1의 Pm)은 언도프트막 또는 N타입 도프트막을 포함할 수 있다.
하부 소스막(LS), 층간 소스막(IS) 및 상부 소스막(US) 중 적어도 어느 하나에 포함된 제1 도펀트는 제2 도펀트(D2)와 다른 타입이며, 보다 구체적으로 N타입일 수 있다. N타입 도펀트는 인(Ph)을 포함할 수 있다. P타입의 제2 도펀트(D2)를 포함하는 소스측 채널영역(Ps)과, N타입의 제1 도펀트를 포함하는 하부 소스막(LS), 층간 소스막(IS) 및 상부 소스막(US) 중 적어도 어느 하나는 PN다이오드 구조를 형성할 수 있다.
상술한 바와 같이 본 발명의 실시 예들은 소스측 채널영역(Ps)이 메모리 셀 채널 영역(도 1의 Pm)보다 높은 문턱 전압을 가질 수 있도록 다양한 구조의 도펀트 영역을 포함한다. 이로써, 본 발명의 실시 예들은 소스 셀렉트 트랜지스터의 오프 전류를 감소시킬 수 있고, 소거 특성을 개선할 수 있다.
도 3a 내지 도 3f는 도 2a에 도시된 반도체 장치의 제조방법을 설명하기 위한 단면도들이다.
도 3a를 참조하면, 하부 구조를 포함하는 기판(미도시) 상에 예비 소스 적층구조(PSA)를 형성한다. 도면에 도시되진 않았으나, 하부 구조는 반도체 장치의 메모리 스트링을 구동하기 위한 회로를 구성하는 구동 트랜지스터들, 및 구동 트랜지스터들에 연결된 라우팅 배선 및 콘택 플러그들을 포함할 수 있다. 예비 소스 적층구조(PSA)는 하부 소스막(123), 희생막(127) 및 상부 소스막(131)을 순차로 적층하여 형성될 수 있다.
하부 소스막(123)은 제1 도펀트를 포함할 수 있다. 하부 소스막(123)은 후속에서 층간 소스막의 성장 시드층으로 이용될 수 있다. 하부 소스막(123)은 제1 도펀트를 포함하는 도프트 실리콘막일 수 있다.
상부 소스막(131)은 제2 도펀트를 포함할 수 있다. 상부 소스막(131)은 후속에서 층간 소스막의 성장 시드층으로 이용될 수 있다. 상부 소스막(131)은 제2 도펀트를 포함하는 도프트 실리콘막일 수 있다.
제1 도펀트 및 제2 도펀트는 서로 다르며, 보다 구체적으로 제1 도펀트는 N타입이고, 제2 도펀트는 P타입일 수 있다.
희생막(127)은 후속 공정에서 선택적으로 제거가능한 물질로 형성될 수 있다. 보다 구체적으로, 희생막(127)은 하부 소스막(123) 및 상부 소스막(131)과 다른 식각 선택비를 갖는 물질로 형성될 수 있다. 희생막(127)은 언도프트 폴리 실리콘막으로 형성될 수 있다.
예비 소스 적층구조(PSA)는 제1 및 제2 보호막들(125, 129)을 더 포함할 수 있다. 희생막(127)이 제1 보호막(125) 및 제2 보호막(129) 사이에 개재될 수 있도록, 제1 보호막(125)은 희생막(127)을 형성하기 전 증착되고, 제2 보호막(129)은 희생막(127)을 형성한 후 증착된다. 제1 보호막(125)은 희생막(127)과 하부 소스막(123) 사이에 배치되고, 제2 보호막(129)은 희생막(127)과 상부 소스막(131) 사이에 배치된다. 제1 보호막(125) 및 제2 보호막(129)은 하부 소스막(123), 희생막(127) 및 상부 소스막(131)과 다른 식각 선택비를 갖는 물질로 형성될 수 있다. 예를 들어, 제1 보호막(125) 및 제2 보호막(129)은 산화막으로 형성될 수 있다.
예비 소스 적층구조(PSA) 상에 제1 물질막들(141) 및 제2 물질막들(143)을 교대로 적층한다.
제2 물질막들(143)은 제1 물질막들(141)과 다른 물질로 형성된다. 예를 들어, 제1 물질막들(141)은 층간 절연막용 절연물로 형성되고, 제2 물질막들(143)은 도전 패턴용 도전물로 형성될 수 있다.
또는 제1 물질막들(141)은 층간 절연막용 절연물로 형성되고, 제2 물질막들(143)은 희생막으로서 이용되며 제1 물질막들(141)과 다른 식각 선택비를 갖는 희생용 절연물로 형성될 수 있다. 이 경우, 제1 물질막들(141)은 실리콘 산화막으로 형성되고, 제2 물질막들(143)은 실리콘 질화막으로 형성될 수 있다. 제1 및 제2 물질막들(141, 143)이 모두 절연물로 형성되는 경우, 채널홀 또는 슬릿을 형성하기 위한 식각 공정들의 난이도를 낮출 수 있다.
또는 제1 물질막들(141)은 희생막으로서 이용되며 제2 물질막들(143)과 다른 식각 선택비를 갖는 희생용 도전물로 형성되고, 제2 물질막들(143)은 도전 패턴용 도전물로 형성될 수 있다. 이 경우, 제1 물질막들(141)은 언도프트 폴리 실리콘막으로 형성되고, 제2 물질막들(143)은 도프트 폴리 실리콘막으로 형성될 수 있다. 제1 및 제2 물질막들(141, 143)이 모두 도전물로 형성되는 경우, 채널홀 또는 슬릿을 형성하기 위한 식각 공정들의 난이도를 낮출 수 있다.
도 3b를 참조하면, 제1 및 제2 물질막들(141, 143)과 예비 소스 적층 구조(PSA)를 관통하는 채널홀들(H)을 형성한다. 채널홀들(H)은 예비 소스 적층 구조(PSA)의 상부 소스막(131), 제2 보호막(129), 희생막(127) 및 제1 보호막(125)을 완전히 관통하도록 연장될 수 있다. 채널홀들(H)은 예비 소스 적층 구조(PSA)의 하부 소스막(123)의 내부로 연장될 수 있다.
이어서, 채널홀들(H) 내부에 각각이 다층막(ML)으로 둘러싸인 채널기둥들(CH)을 형성한다. 다층막(ML)은 블로킹 절연막(BI), 데이터 저장막(DL) 및 터널 절연막(TI)을 순차로 적층하여 형성될 수 있다. 블로킹 절연막(BI), 데이터 저장막(DL) 및 터널 절연막(TI)은 채널홀들(H) 각각의 표면 상에 형성될 수 있다. 채널기둥들(CH) 각각은 터널 절연막(TI) 상에 형성될 수 있다. 채널기둥들(CH)은 채널홀들(H) 내부를 완전히 채우도록 형성되거나, 채널홀들(H) 각각의 중심영역을 개구하도록 형성될 수 있다. 채널기둥들(CH)에 의해 채널홀들(H)의 중심 영역이 개구된 경우, 채널홀들(H) 각각의 중심 영역을 코어 절연막(CO)으로 채울 수 있다. 코어 절연막(CO)은 채널홀들(H) 각각 보다 낮게 형성될 수 있다. 이 경우, 코어 절연막(CO) 상에 캡핑막(CAP)을 더 형성하여 채널홀들(H) 각각의 상단을 채울 수 있다.
도 3c를 참조하면, 채널기둥들(CH) 사이에서 제1 및 제2 물질막들(141, 143)을 식각하여 이들을 관통하는 슬릿(SA)을 형성한다.
제1 물질막들(141)이 층간 절연막용 절연물로 형성되고, 제2 물질막들(143)이 희생용 절연물로 형성된 경우, 슬릿(SA)을 통해 제2 물질막들(143)을 선택적으로 제거하여 도전 패턴 영역들(CPA)을 개구한다. 이 때, 채널기둥들(CH)은 예비 소스 적층 구조(PSA)에 의해 지지되므로 그 구조를 안정적으로 유지할 수 있다.
이어서, 슬릿(SA)을 통해 도전 패턴 영역들(CPA) 각각을 도전 패턴들(CP)로 채울 수 있다. 즉, 슬릿(SA)을 통해 제2 물질막들(143)이 도전 패턴들(CP)로 대체될 수 있다. 도전 패턴들(CP)은 텅스텐 등을 포함할 수 있다. 도면에 도시하진 않았으나, 도전 패턴들(CP)을 형성하기 전, 도전 패턴 영역들(CPA) 각각의 표면을 따라 베리어막 또는 블로킹 절연막 중 적어도 어느 하나가 더 형성될 수 있다.
도 3c에서 상술한 바와 다르게, 제1 물질막들(도 3b의 141)이 층간 절연막용 절연물로 형성되고, 제2 물질막들(도 3b의 143)이 도전 패턴용 도전물로 형성된 경우, 제2 물질막들(도 3b의 143)이 슬릿(SA)에 의해 도전 패턴들(CP)로 분리될 수 있다.
또는 제1 물질막들(도 3b의 141)이 희생용 도전물로 형성되고, 제2 물질막들(도 3b의 143)이 도전 패턴용 도전물로 형성된 경우, 슬릿(SA)을 통해 제1 물질막들(도 3b의 141) 각각을 층간 절연막들로 대체할 수 있고, 제2 물질막들(도 3b의 143)이 슬릿(SA)을 통해 도전 패턴들(CP)로 분리될 수 있다.
도 3d를 참조하면, 슬릿(SA)을 통해 노출된 상부 소스막(131)을 식각하여 상부 소스막(131)을 관통하는 하부 슬릿(SH1)을 형성할 수 있다. 이 때, 상부 소스막(131)과 제2 보호막(129)의 식각 선택비 차이를 이용하여 제2 보호막(129)을 식각 정지막으로 이용할 수 있다.
이 후, 슬릿(SA) 및 하부 슬릿(SH1)의 측벽 상에 희생막(127)과 다른 식각 선택비를 갖는 측벽 절연막(151)을 형성할 수 있다. 예를 들어, 측벽 절연막(151)은 질화막으로 형성될 수 있다. 측벽 절연막(151)은 희생막(127)을 제거하는 후속 공정을 진행하는 동안, 도전 패턴들(CP) 및 상부 소스막(131)을 보호할 수 있다.
도 3e를 참조하면, 하부 슬릿(SH1)을 통해 제2 보호막(도 3d의 129)의 일부를 식각하여 희생막(도 3d의 127)을 노출시킨다. 이어서, 노출된 희생막을 제거한다. 희생막(도 3d의 127)을 제거하는 동안, 희생막(도 3d의 127)과 제1 및 제2 보호막들(도 3d의 125 및 129) 사이의 식각 선택비 차이를 이용하여 제1 및 제2 보호막들(도 3d의 125 및 129)을 식각 정지막으로 이용할 수 있다. 이로써, 희생막(도 3d의 127)을 제거하는 동안, 하부 소스막(123) 및 상부 소스막(131)의 손실을 방지할 수 있다.
희생막(도 3d의 127)이 제거된 영역을 통해 다층막(도 3d의 ML)의 일부가 노출될 수 있다.
이어서, 노출된 다층막(도 3d의 ML)의 일부를 슬릿(SA) 및 하부 슬릿(SH1)을 통해 제거하여 다층막을 제1 다층 패턴(ML1) 및 제2 다층 패턴(ML2)으로 분리할 수 있다. 노출된 다층막의 일부를 제거하는 동안 제1 및 제2 보호막들(도 3d의 125 및 129)이 제거될 수 있다. 이로써, 하부 소스막(123) 및 상부 소스막(131) 사이에 채널기둥들(CH) 각각의 일부 영역을 노출하는 소스 영역(OPS)이 형성될 수 있다.
소스 영역(OPS)은 블로킹 절연막(도 3d의 BI)을 제1 및 제2 블로킹 절연 패턴들(BI1 및 BI2)로 분리하고, 데이터 저장막(도 3d의 DS)을 제1 데이터 저장 패턴(DS1) 및 제2 데이터 저장 패턴(DS2)으로 분리하고, 터널 절연막(TI)을 제1 터널 절연 패턴(TI1) 및 제2 터널 절연 패턴(TI2)으로 분리할 수 있다.
도 3f를 참조하면, 소스 영역(OPS) 내부를 층간 소스막(153)으로 채운다. 이 후, 하부 소스막(123)으로부터의 제1 도펀트(D1)와 상부 소스막(131)으로부터의 제2 도펀트(D2)를 층간 소스막(153) 및 채널기둥들(CH) 내부로 확산시킨다.
층간 소스막(153)은 하부 소스막(123), 상부 소스막(131) 및 채널기둥들(CH)로부터 선택적 에피택시얼 성장방식을 통해 성장될 수 있다. 또는, 층간 소스막(153)은 도포 방식을 통해 형성될 수 있다. 층간 소스막(153)은 하부 소스막(123), 상부 소스막(131) 및 채널기둥들(CH)에 접촉되도록 형성된다.
제1 도펀트(D1) 및 제2 도펀트(D2)는 열 공정을 통해 층간 소스막(153) 및 채널기둥들(CH) 내부로 확산될 수 있다. 도 2a에서 상술한 구조가 형성될 수 있도록 제1 도펀트(D1)는 N타입이고, 제2 도펀트(D2)는 P타입일 수 있다. 제1 도펀트(D1)는 층간 소스막(153)에 중첩된 채널기둥들(CH) 각각의 제1 도펀트 영역 내부로 확산되고, 제2 도펀트(D2)는 제1 도펀트 영역 상부에 배치된 채널기둥들(CH) 각각의 제2 도펀트 영역 내부로 확산된다. 제2 도펀트 영역은 도 2a에서 상술하였듯, 도전 패턴들(CP) 중 최하층 도전 패턴에 중첩되거나, 최하층 도전 패턴 상부에 적층된 적어도 한층의 도전 패턴에 더 중첩되도록 연장될 수 있다.
슬릿 및 하부 슬릿(도 3e의 SA 및 SH1)은 슬릿 절연막(SI)으로 채워질 수 있다.
도 4는 도 2b에 도시된 반도체 장치의 제조방법을 설명하기 위한 단면도이다.
도 4에 도시된 공정을 실시하기 전, 이하와 같은 공정들을 실시할 수 있다.
먼저, 도 3a에서 상술한 바와 같이 하부 소스막(223), 희생막(미도시) 및 상부 소스막(231)이 적층된 예비 소스 적층 구조를 형성할 수 있다. 단, 본 발명의 실시 예에서 하부 소스막(223) 및 상부 소스막(231)은 제1 도펀트(D1)를 포함할 수 있다. 제1 도펀트(D1)는 N타입일 수 있다. 보다 구체적으로, 하부 소스막(223) 및 상부 소스막(231)은 N타입 도프트 실리콘막일 수 있다.
이 후, 도 3a에서 상술한 바와 같이 예비 소스 적층 구조 상에 제1 물질막들(미도시) 및 제2 물질막들(미도시)을 교대로 적층할 수 있다.
이어서, 도 3b 내지 도 3e에서 상술한 공정들과 동일한 공정들을 실시하여 채널기둥들(CH), 제1 다층 패턴(ML1), 제2 다층 패턴(ML2), 도전 패턴들(CP), 및 측벽 절연막(251)을 형성할 수 있다.
이 후, 하부 소스막(223)과 상부 소스막(231) 사이의 소스 영역(OPS)을 층간 소스막(253)으로 채울 수 있다. 층간 소스막(253)은 제2 도펀트(D2)를 포함할 수 있다. 제2 도펀트(D2)는 P타입일 수 있다. 보다 구체적으로, 층간 소스막(253)은 P타입 도프트 실리콘막을 증착하여 형성할 수 있다. 층간 소스막(253)은 하부 소스막(223), 상부 소스막(231) 및 채널기둥들(CH)에 접촉되도록 형성된다.
이어서, 도 4에 도시된 바와 같이 층간 소스막(253)으로부터의 제2 도펀트(D2)를 채널기둥들(CH) 내부의 도펀트 영역으로 확산시킨다. 제2 도펀트(D2)는 열 공정을 통해 채널기둥들(CH) 내부로 확산될 수 있다. 도 2b에서 상술한 구조가 형성될 수 있도록 제2 도펀트(D2)는 도전 패턴들(CP) 중 최하층 도전 패턴이 배치된 높이까지 확산되거나, 최하층 도전 패턴이 배치된 높이보다 높은 높이로 확산될 수 있다. 이로써, 제2 도펀트(D2)를 포함하는 도펀트 영역은 도전 패턴들(CP) 중 최하층으로부터 적어도 한층에 중첩될 수 있고, 층간 소스막(253)에 중첩될 수 있다. 도펀트 영역이 상대적으로 낮은 문턱 전압을 갖는 채널기둥들(CH)의 메모리 셀 채널 영역 하부에 배치될 수 있도록 제2 도펀트(D2)의 확산 거리가 제어될 수 있다.
이 후, 슬릿 내부를 슬릿 절연막(SI)으로 채울 수 있다.
도 5는 도 2c에 도시된 반도체 장치의 제조방법을 설명하기 위한 단면도이다.
도 5에 도시된 공정을 실시하기 전, 이하와 같은 공정들을 실시할 수 있다.
먼저, 도 3a에서 상술한 바와 같이 하부 소스막(323), 희생막(미도시) 및 상부 소스막(331)이 적층된 예비 소스 적층 구조를 형성할 수 있다.
이 후, 도 3a에서 상술한 바와 같이 예비 소스 적층 구조 상에 제1 물질막들(미도시) 및 제2 물질막들(미도시)을 교대로 적층할 수 있다.
이어서, 도 3b 내지 도 3e에서 상술한 공정들과 동일한 공정들을 실시하여 채널기둥들(CH), 제1 다층 패턴(ML1), 제2 다층 패턴(ML2), 도전 패턴들(CP), 및 측벽 절연막(351)을 형성할 수 있다.
이 후, 하부 소스막(323)과 상부 소스막(331) 사이의 소스 영역(OPS)을 제2 도펀트가 도핑된 도전막으로 채울 수 있다. 예를 들어, 소스 영역(OPS)은 P타입 도프트 실리콘막을 증착하여 형성할 수 있다.
이어서, 도 5에 도시된 바와 같이 소스 영역(OPS)을 채우고, 제2 도펀트를 포함하는 도전막의 하부 영역을 타겟으로 제1 도펀트(D1)를 도핑할 수 있다. 이를 통해 제1 도펀트(D1)를 포함하는 하부 영역 및 제2 도펀트를 포함하는 상부 영역으로 구분되는 층간 소스막(353)을 형성할 수 있다. 제1 도펀트(D1)은 N타입이고, 제2 도펀트는 P타입일 수 있다.
이 후, 도 2c에서 상술한 구조의 제1 도펀트 영역 및 제2 도펀트 영역이 형성될 수 있도록, 층간 소스막(353)으로부터의 제1 도펀트(D1) 및 제2 도펀트를 채널기둥들(CH) 내부로 확산시킨다. 보다 구체적으로 제1 도펀트(D1)는 층간 소스막(353)에 중첩된 제1 도펀트 영역 내부로 확산되고, 제2 도펀트는 제1 도펀트 영역 상부에 배치된 제2 도펀트 영역 내부로 확산된다. 제1 도펀트(D1) 및 제2 도펀트는 열 공정을 통해 채널기둥들(CH) 내부로 확산될 수 있다.
이어서, 슬릿 절연막을 형성하는 등의 후속 공정을 실시할 수 있다.
도 6은 도 2d에 도시된 반도체 장치의 제조방법을 설명하기 위한 단면도이다.
도 6에 도시된 공정을 실시하기 전, 이하와 같은 공정들을 실시할 수 있다.
먼저, 도 3a에서 상술한 바와 같이 하부 소스막(423), 제1 보호막(425), 희생막(427), 제2 보호막(429) 및 상부 소스막(431)이 적층된 예비 소스 적층 구조(PSA)를 형성할 수 있다. 하부 소스막(423) 및 상부 소스막(431) 중 적어도 어느 하나는 제1 도펀트를 포함할 수 있다. 제1 도펀트는 N타입일 수 있다.
이 후, 도 3a에서 상술한 바와 같이 예비 소스 적층 구조(PSA) 상에 제1 물질막들(441) 및 제2 물질막들(443)을 교대로 적층할 수 있다.
이어서, 예비 소스 적층 구조(PSA)의 상부 소스막(431), 제2 보호막(429), 희생막(427) 및 제1 보호막(425)을 완전히 관통하고, 하부 소스막(423)의 내부로 연장된 채널홀들(H)을 형성한다.
이 후, 채널홀들(H) 각각의 내부에 블로킹 절연막(BI), 데이터 저장막(DL) 및 터널 절연막(TI)이 순차로 적층된 다층막(ML)을 형성한다. 이어서, 채널기둥들(CH)을 채널홀들(H) 내부에 형성한다. 채널기둥들(CH) 각각은 다층막(ML) 상에 형성된다. 채널기둥들(CH)은 채널홀들(H) 내부를 완전히 채우도록 형성되거나, 채널홀들(H) 각각의 중심영역을 개구하도록 형성될 수 있다.
이어서, 채널기둥들(CH)의 하부에 제2 도펀트(D2)를 도핑하여 채널기둥들(CH)의 하부에 도펀트 영역을 형성한다. 도펀트 영역이 예비 소스 적층 구조(PSA) 및 제2 물질막들(443) 중 적어도 한층에 중첩될 수 있도록 제2 도펀트(D2) 도핑 후, 열 공정을 통해 제2 도펀트(D2)를 확산시킬 수 있다. 도펀트 영역은 도 2d에 도시된 소스측 채널영역에 대응되고, 상대적으로 낮은 문턱 전압을 갖는 채널기둥들(CH) 각각의 메모리 셀 채널영역보다 하부에 배치된다. 제2 도펀트(D2)는 P타입일 수 있다.
이 후, 도 3b에서 상술한 코어 절연막 형성 공정, 캡핑막 형성 공정 등의 후속 공정이 더 실시될 수 있다. 이어서, 도 3c 내지 도 3e에서 상술한 슬릿 형성 공정, 도전 패턴들 형성 공정, 다층막(ML)을 제1 다층 패턴 및 제2 다층 패턴을 분리하는 소스 영역 개구 공정들을 순차로 실시하고, 소스 영역을 층간 소스막으로 채운다. 층간 소스막은 제1 도펀트를 포함할 수 있다.
상술한 바와 같이 본 발명의 실시 예들은 다양한 방법으로 채널기둥들(CH)의 소스측 채널영역내부에 도펀트를 도핑하여 소스측 채널영역의 문턱 전압을 높일 수 있다.
도 7은 본 발명의 실시 예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 7을 참조하면, 본 발명의 실시 예에 따른 메모리 시스템(1100)은 메모리 소자(1120)와 메모리 컨트롤러(1110)를 포함한다.
메모리 소자(1120)는 도 2a 내지 도 2d에서 상술한 구조의 채널기둥들을 포함할 수 있다. 또한, 메모리 소자(1120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
메모리 컨트롤러(1110)는 메모리 소자(1120)를 제어하도록 구성되며, SRAM(Static Random Access Memory)(1111), CPU(1112), 호스트 인터페이스(1113), ECC(Error Correction Code)(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 또한, ECC(1114)는 메모리 소자(1120)로부터 리드된 데이터에 포함된 에러를 검출 및 정정하고, 메모리 인터페이스(1115)는 메모리 소자(1120)와의 인터페이싱을 수행한다. 이 밖에도 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(Read Only Memory) 등을 더 포함할 수 있다.
상술한 메모리 시스템(1100)은 메모리 소자(1120)와 컨트롤러(1110)가 결합된 메모리 카드 또는 SSD(Solid State Disk)일 수 있다. 예를 들어, 메모리 시스템(1100)이 SSD인 경우, 메모리 컨트롤러(1110)는 USB(Universal Serial Bus), MMC(MultiMedia Card), PCI-E(Peripheral Component Interconnection-Express), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer Small Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 8은 본 발명의 실시 예에 따른 컴퓨팅 시스템의 구성을 나타낸 블록도이다.
도 8을 참조하면, 본 발명의 실시예에 따른 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(Random Access Memory: 1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 또한, 컴퓨팅 시스템(1200)이 모바일 장치인 경우, 컴퓨팅 시스템(1200)에 동작 전압을 공급하기 위한 베터리가 더 포함될 수 있으며, 응용 칩셋, 카메라 이미지 프로세서(CIS), 모바일 디렘 등이 더 포함될 수 있다.
메모리 시스템(1210)은 도 7을 참조하여 설명한 바와 같이, 메모리 소자(1212), 메모리 컨트롤러(1211)로 구성될 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
LS, 123, 223, 323, 423: 하부 소스막
IS, 153, 253, 353: 층간 소스막 US, 131, 231, 331, 431: 상부 소스막
SL: 다층 소스막 CP: 도전 패턴
ILD: 층간 절연막 CH: 채널기둥
A1: 제1 도펀트 영역 A2: 제2 도펀트 영역
Ps: 소스측 채널영역 Pm: 메모리 셀 채널영역
Pd: 드레인측 채널영역 D1: 제1 도펀트
D2: 제2 도펀트 141, 441: 제1 물질막
143, 443: 제2 물질막 127, 427: 희생막
SA: 슬릿 H: 채널홀

Claims (25)

  1. 하부 소스막, 층간 소스막 및 상부 소스막의 적층 구조를 포함하는 다층 소스막;
    상기 다층 소스막 상에 교대로 배치된 도전 패턴들 및 층간 절연막들; 및
    상기 도전 패턴들, 상기 층간 절연막들, 상기 상부 소스막, 및 상기 층간 소스막을 관통하고, 상기 하부 소스막 내부로 연장되며, 상기 층간 소스막에 접촉된 채널기둥을 포함하고,
    상기 채널기둥은, 상기 층간 소스막에 중첩되고 제1 도펀트를 포함하는 제1 도펀트 영역, 및 상기 도전 패턴들 중 최하층으로부터 적어도 한층에 중첩되고 제2 도펀트를 포함하는 제2 도펀트 영역을 포함하고,
    상기 제1 도펀트 영역 및 상기 제2 도펀트 영역은 PN다이오드 구조를 형성하는 반도체 장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 제1 도펀트는 N 타입이고, 상기 제2 도펀트는 P 타입인 반도체 장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 층간 소스막은 상기 제1 도펀트를 포함하는 하부 영역과 상기 제2 도펀트를 포함하는 상부 영역을 포함하는 반도체 장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 하부 소스막은 상기 제1 도펀트를 포함하고,
    상기 상부 소스막은 상기 제2 도펀트를 포함하는 반도체 장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 제2 도펀트 영역의 문턱 전압은 상기 제2 도펀트 영역 상부에 배치된 상기 채널기둥의 메모리 셀 채널 영역의 문턱 전압보다 높은 반도체 장치.
  6. 하부 소스막, 층간 소스막 및 상부 소스막의 적층 구조를 포함하는 다층 소스막;
    상기 다층 소스막 상에 교대로 배치된 도전 패턴들 및 층간 절연막들; 및
    상기 도전 패턴들, 상기 층간 절연막들, 상기 상부 소스막, 및 상기 층간 소스막을 관통하고, 상기 하부 소스막 내부로 연장되며, 상기 층간 소스막에 접촉된 채널기둥을 포함하고,
    상기 채널기둥은, 상기 도전 패턴들 중 최하층으로부터 적어도 한층과 상기 층간 소스막에 중첩된 도펀트 영역, 및 상기 도펀트 영역 상부에 배치되고 상기 도펀트 영역보다 낮은 문턱 전압을 갖는 메모리 셀 채널 영역을 포함하는 반도체 장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6 항에 있어서,
    상기 도펀트 영역은 P 타입 도펀트를 포함하는 반도체 장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 7 항에 있어서,
    상기 층간 소스막은 상기 P 타입 도펀트를 포함하고,
    상기 하부 소스막 및 상기 상부 소스막은 N타입 도펀트를 포함하는 반도체 장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 7 항에 있어서,
    상기 하부 소스막, 상기 층간 소스막, 및 상기 상부 소스막 중 적어도 어느 하나는 N타입 도펀트를 포함하는 반도체 장치.
  10. 제1 도펀트를 포함하는 하부 소스막, 희생막 및 제2 도펀트를 포함하는 상부 소스막을 순차로 적층하는 단계;
    상기 상부 소스막 상에 제1 물질막들 및 제2 물질막들을 교대로 적층하는 단계;
    상기 제1 물질막들, 상기 제2 물질막들, 상기 상부 소스막, 및 상기 희생막을 관통하고, 상기 하부 소스막 내부로 연장된 채널기둥들을 형성하는 단계;
    상기 채널기둥들 사이에서 상기 제1 물질막들, 상기 제2 물질막들, 상기 상부 소스막을 관통하고, 상기 희생막을 노출시키는 슬릿을 형성하는 단계;
    상기 슬릿을 통해 상기 희생막을 제거하여 상기 채널기둥들을 노출하는 단계;
    상기 채널기둥들, 상기 하부 소스막 및 상기 상부 소스막에 접촉된 층간 소스막을 상기 희생막이 제거된 영역 내부에 형성하는 단계; 및
    상기 하부 소스막 및 상기 상부 소스막으로부터의 상기 제1 및 제2 도펀트들을 상기 층간 소스막 및 상기 채널기둥들 내부로 확산시키는 단계를 포함하는 반도체 장치의 제조방법.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10 항에 있어서,
    상기 제1 도펀트는 N타입이고, 상기 제2 도펀트는 P타입인 반도체 장치의 제조방법.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10 항에 있어서,
    상기 제1 도펀트는 상기 층간 소스막에 중첩된 상기 채널기둥들 각각의 제1 도펀트 영역 내부로 확산되고,
    상기 제2 도펀트는 상기 제1 도펀트 영역 상부에 배치된 상기 채널기둥들 각각의 제2 도펀트 영역 내부로 확산되는 반도체 장치의 제조방법.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 12 항에 있어서,
    상기 슬릿을 통해 상기 제2 물질막들을 도전 패턴들로 대체하는 단계를 더 포함하고,
    상기 제2 도펀트 영역은 상기 도전 패턴들 중 최하층으로부터 적어도 한층에 중첩되는 반도체 장치의 제조방법.
  14. 제1 도펀트를 포함하는 하부 소스막, 희생막 및 상기 제1 도펀트를 포함하는 상부 소스막을 순차로 적층하는 단계;
    상기 상부 소스막 상에 제1 물질막들 및 제2 물질막들을 교대로 적층하는 단계;
    상기 제1 물질막들, 상기 제2 물질막들, 상기 상부 소스막, 및 상기 희생막을 관통하고, 상기 하부 소스막 내부로 연장된 채널기둥들을 형성하는 단계;
    상기 채널기둥들 사이에서 상기 제1 물질막들, 상기 제2 물질막들, 상기 상부 소스막을 관통하고, 상기 희생막을 노출시키는 슬릿을 형성하는 단계;
    상기 슬릿을 통해 상기 희생막을 제거하여 상기 채널기둥들을 노출하는 단계;
    상기 채널기둥들, 상기 하부 소스막 및 상기 상부 소스막에 접촉되고, 제2 도펀트를 포함하는 층간 소스막을 상기 희생막이 제거된 영역 내부에 형성하는 단계; 및
    상기 층간 소스막으로부터의 상기 제2 도펀트를 상기 채널기둥들 각각의 도펀트 영역 내부로 확산시키는 단계를 포함하는 반도체 장치의 제조방법.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제 14 항에 있어서,
    상기 제1 도펀트는 N타입이고, 상기 제2 도펀트는 P타입인 반도체 장치의 제조방법.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제 14 항에 있어서,
    상기 슬릿을 통해 상기 제2 물질막들을 도전 패턴들로 대체하는 단계를 더 포함하고,
    상기 도펀트 영역은 상기 도전 패턴들 중 최하층으로부터 적어도 한층에 중첩되고, 상기 도펀트 영역보다 낮은 문턱 전압을 갖는 상기 채널기둥들 각각의 메모리 셀 채널 영역 하부에 배치되는 반도체 장치의 제조방법.
  17. 하부 소스막, 희생막 및 상부 소스막을 순차로 적층하는 단계;
    상기 상부 소스막 상에 제1 물질막들 및 제2 물질막들을 교대로 적층하는 단계;
    상기 제1 물질막들, 상기 제2 물질막들, 상기 상부 소스막, 및 상기 희생막을 관통하고, 상기 하부 소스막 내부로 연장된 채널기둥들을 형성하는 단계;
    상기 채널기둥들 사이에서 상기 제1 물질막들, 상기 제2 물질막들, 상기 상부 소스막을 관통하고, 상기 희생막을 노출시키는 슬릿을 형성하는 단계;
    상기 슬릿을 통해 상기 희생막을 제거하여 상기 채널기둥들을 노출하는 단계;
    상기 채널기둥들, 상기 하부 소스막 및 상기 상부 소스막에 접촉되고, 제1 도펀트를 포함하는 하부 영역 및 제2 도펀트를 포함하는 상부 영역을 포함하는 층간 소스막을 상기 희생막이 제거된 영역 내부에 형성하는 단계; 및
    상기 층간 소스막으로부터의 상기 제1 및 제2 도펀트들을 상기 채널기둥들 내부로 확산시키는 단계를 포함하는 반도체 장치의 제조방법.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제 17 항에 있어서,
    상기 층간 소스막을 형성하는 단계는
    상기 제2 도펀트가 도핑된 도전막을 상기 희생막이 제거된 영역 내부에 형성하는 단계; 및
    상기 도전막의 하부 영역을 타겟으로 상기 제1 도펀트를 도핑하는 단계를 포함하는 반도체 장치의 제조방법.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제 17 항에 있어서,
    상기 제1 도펀트는 N타입이고, 상기 제2 도펀트는 P타입인 반도체 장치의 제조방법.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제 17 항에 있어서,
    상기 제1 도펀트는 상기 층간 소스막에 중첩된 상기 채널기둥들 각각의 제1 도펀트 영역 내부로 확산되고,
    상기 제2 도펀트는 상기 제1 도펀트 영역 상부에 배치된 상기 채널기둥들 각각의 제2 도펀트 영역 내부로 확산되는 반도체 장치의 제조방법.
  21. ◈청구항 21은(는) 설정등록료 납부시 포기되었습니다.◈
    제 20 항에 있어서,
    상기 슬릿을 통해 상기 제2 물질막들을 도전 패턴들로 대체하는 단계를 더 포함하고,
    상기 제2 도펀트 영역은 상기 도전 패턴들 중 최하층으로부터 적어도 한층에 중첩되는 반도체 장치의 제조방법.
  22. 하부 소스막, 희생막 및 상부 소스막을 순차로 적층하는 단계;
    상기 상부 소스막 상에 제1 물질막들 및 제2 물질막들을 교대로 적층하는 단계;
    상기 제1 물질막들, 상기 제2 물질막들, 상기 상부 소스막, 및 상기 희생막을 관통하고, 상기 하부 소스막 내부로 연장된 채널기둥들을 형성하는 단계;
    상기 채널기둥들의 하부에 도펀트를 도핑하여 상기 채널기둥들 각각의 하부에 도펀트 영역을 형성하는 단계;
    상기 채널기둥들 사이에서 상기 제1 물질막들, 상기 제2 물질막들, 상기 상부 소스막을 관통하고, 상기 희생막을 노출시키는 슬릿을 형성하는 단계;
    상기 슬릿을 통해 상기 희생막을 제거하여 상기 채널기둥들을 노출하는 단계; 및
    상기 채널기둥들, 상기 하부 소스막 및 상기 상부 소스막에 접촉되는 층간 소스막을 상기 희생막이 제거된 영역 내부에 형성하는 단계를 포함하는 반도체 장치의 제조방법.
  23. ◈청구항 23은(는) 설정등록료 납부시 포기되었습니다.◈
    제 22 항에 있어서,
    상기 도펀트는 P타입인 반도체 장치의 제조방법.
  24. ◈청구항 24은(는) 설정등록료 납부시 포기되었습니다.◈
    제 23 항에 있어서,
    상기 상부 소스막, 상기 층간 소스막 및 상기 하부 소스막 중 적어도 어느 하는 N타입 도펀트를 포함하는 반도체 장치의 제조방법.
  25. ◈청구항 25은(는) 설정등록료 납부시 포기되었습니다.◈
    제 22 항에 있어서,
    상기 도펀트 영역은 상기 제2 물질막들 중 최하층으로부터 적어도 한층에 중첩되고, 상기 도펀트 영역보다 낮은 문턱 전압을 갖는 상기 채널기둥들 각각의 메모리 셀 채널 영역 하부에 배치되는 반도체 장치의 제조방법.
KR1020160039150A 2016-03-31 2016-03-31 반도체 장치 및 그 제조 방법 KR102549452B1 (ko)

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