JP5025754B2 - 半導体記憶素子、及び半導体記憶装置 - Google Patents

半導体記憶素子、及び半導体記憶装置 Download PDF

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Description

本発明は、半導体記憶素子、及び半導体記憶装置に関する。
微細化の進展に伴って半導体記憶素子を構成する電荷蓄積膜の薄膜化が進展しつつある。電荷蓄積膜は、電荷を蓄積する働きをする。そして、電荷蓄積膜は、記憶の実態としての働きをする。
また、特開２００４−７１８７７号公報には、ＭＯＮＯＳ（ｍｅｔａｌ／ｏｘｉｄｅ／ｎｉｔｒｉｄｅ／ｏｘｉｄｅ／ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型の半導体記憶装置が開示されている。この半導体記憶素子には、電荷蓄積膜として窒化シリコン（ＳｉＮ）が用いられている。
しかしながら、ＳｉＮの比誘電率は９程度であり、蓄積された電荷を遮蔽する力が弱い。このため、上記したように電荷蓄積膜が薄膜化されると十分な電荷が蓄積できなくなってしまう。
特に隣接する半導体記憶素子が複数用いられている半導体記憶装置において電荷蓄積膜が連続している場合、電荷蓄積膜に蓄積された電荷が十分に保持されず、隣接する半導体記憶素子の方向へ電荷が流出してしまう恐れがある。
特開２００４−７１８７７号公報
そこで、本発明は、高効率に電荷を蓄積及び消去することができ、かつ蓄積した電荷を長時間保持することができる半導体記憶素子、及び半導体記憶装置を提供することを目的とする。
本発明の一態様に係る半導体記憶素子は、半導体層と、前記半導体層上に設けられたトンネル絶縁膜と、前記トンネル絶縁膜上に設けられ、膜厚が０．９ｎｍ以上２．８ｎｍ以下であり、立方晶ハフニア粒子を含む電荷蓄積膜と、前記電荷蓄積膜上に設けられたブロック絶縁膜と、前記ブロック絶縁膜上に設けられた制御電極とを備えることを特徴とする。
また、本発明の一態様に係る半導体記憶装置は、絶縁膜と制御電極とが基板上に交互に積層された積層体と、前記積層体が積層された方向に対して、前記積層体の上面から、最下層の前記制御電極まで貫通して設けられた孔の側面に設けられたブロック絶縁膜と、前記ブロック絶縁膜の内面に設けられ、膜厚が０．９ｎｍ以上２．８ｎｍ以下であり、立方晶ハフニア粒子を含む電荷蓄積膜と、前記電荷蓄積膜の内面に設けられたトンネル絶縁膜と、前記トンネル絶縁膜の内面に設けられた半導体層とを備えることを特徴とする。
本発明によれば、高効率に電荷を蓄積及び消去することができ、かつ蓄積した電荷を長時間保持することができる半導体記憶素子、及び半導体記憶装置を提供することができる。
本発明の第１の実施形態に係る半導体記憶装置１を示す図。 半導体記憶装置１を製造する工程で形成された孔２を示す図。 立方晶ハフニア粒子１７が形成されることを説明する図。 ＢｉＣＳ（Ｂｉｔ−Ｃｏｓｔ Ｓｃａｌａｂｌｅ）技術を用いた３次元構造の半導体記憶装置を示す図。 電荷蓄積膜１６の膜厚とフラットバンドシフトウィンドウの関係を示す図。 断面ＴＥＭ観察の結果を示す図。 電荷蓄積膜１６のＸＰＳの結果を示す図。 第２の実施形態に係る半導体記憶装置１を示す図。 第３の実施形態に係る半導体記憶装置１を示す図。 第４の実施形態に係る半導体記憶装置１を示す図。 第５の実施形態に係る半導体記憶装置１を示す図。 第６の実施形態に係る半導体記憶装置１を示す図。 第７の実施形態に係る半導体記憶装置１を示す図。 第８の実施形態に係る半導体記憶装置１を示す図。
以下、図面を参照して本発明の実施形態を詳細に説明する。
（第１の実施形態）
図１は、本発明の第１の実施形態に係る半導体記憶装置１の構造を示す。
半導体記憶装置１は、半導体基板１１上に基板絶縁膜１２（絶縁膜ともいう）が設けられ、さらに基板絶縁膜１２上に制御電極（ゲート電極）１３と制御電極絶縁膜１４（絶縁膜ともいう）が交互に複数積層して設けられている。すなわち、半導体基板１１上に、絶縁膜と制御電極とが交互に積層された積層体２０が設けられた構造を有する。そして、それぞれの積層体２０が積層された方向において積層体２０の上面から半導体基板１１にまで孔２が設けられている。
孔２は例えば図２のように形成されている。孔２は、半導体基板１１にまで形成されていなくてもよい。すなわち、基板絶縁膜１２、制御電極１３、又は制御電極絶縁膜１４の何れかにまで形成されていても良い。孔２は、制御電極１３と制御電極絶縁膜１４とが交互に複数積層された制御電極１３のうち、最下層の制御電極１３にまで形成されていることが好ましい。
さらに、孔２の側面に沿ってブロック絶縁膜１５、電荷蓄積膜１６、トンネル絶縁膜１７、及びチャネル領域となる半導体層１９が形成されている。また、電荷蓄積膜１６には、立方晶ハフニア（ＨｆＯ２）粒子１７が含まれている。
なお、制御電極１３と制御電極絶縁膜１４は複数形成さていなくても良い。
半導体記憶装置１は、複数の隣接する半導体記憶素子３からなる。図１の破線で囲まれた領域が半導体記憶素子３に相当する。すなわち、図１の波線に示すように半導体記憶素子３は、半導体層１９上に、トンネル絶縁膜１８、ブロック絶縁膜１５、制御電極１３が順に設けられている。また、制御電極１３を挟んで対向するように制御電極絶縁膜１４が設けられている。
半導体基板１１には、（１００）面が露出した単結晶シリコン（Ｓｉ）の基板が好ましい。他にも、半導体基板１１には、ｐｏｌｙ−Ｓｉ基板、単結晶ゲルマニウム（Ｇｅ）基板、シリコン基板上にエピタキシャル成長させたＳｉＧｅエピタキシャル基板、ＩｎＰ基板、又はＧａＡｓ基板などの半導体記憶装置を形成することが可能な基板を用いることができる。
基板絶縁膜１２には、例えばＳｉＯ２、ＳｉＮ、Ａｌ２Ｏ３、又はＨｆＳｉＯなどの絶縁膜を用いることができる。
制御電極１３には、例えば高ドープの多結晶シリコンを用いることができる。他にも、制御電極１３には電気伝導性に優れた材料であればよい。例えばＴａ、ＴａＣ、ＴａＮ、ＴａＢ、Ｔａ（Ｏ、Ｃ、Ｎ）、Ｗ、ＷＣ、ＷＮ、ＷＢ、Ｗ（Ｏ、Ｃ、Ｎ）、Ｈｆ、ＨｆＣ、ＨｆＮ、ＨｆＢ、Ｈｆ（Ｏ、Ｃ、Ｎ）、Ｒｅ、ＲｅＣ、ＲｅＮ、ＲｅＯ、ＲｅＢ、Ｒｅ（Ｏ、Ｃ、Ｎ）、Ｎｂ、ＮｂＣ、ＮｂＮ、ＮｂＢ、Ｎｂ（Ｏ、Ｃ、Ｎ）、Ｍｏ、ＭｏＣ、ＭｏＮ、ＭｏＢ、Ｍｏ（Ｏ、Ｃ、Ｎ）、Ｚｒ、ＺｒＣ、ＺｒＮ、ＺｒＢ、Ｚｒ（Ｏ、Ｃ、Ｎ）、Ｔｉ、ＴｉＣ、ＴｉＮ、ＴｉＢ、又はＴｉ（Ｏ、Ｃ、Ｎ）等の材料を用いることができる。また、制御電極１３は耐熱性に優れていることが好ましい。なお、制御電極１３は仕事関数を適切な値に調整できることが好ましい。具体的にはＴａ又はＴａ化合物を用いることができる。
制御電極絶縁膜１４には、例えばＳｉＯ２、ＳｉＮ、Ａｌ２Ｏ３、又はＨｆＳｉＯなどの絶縁膜を用いることができる。
ブロック絶縁膜１５には、例えばＳｉＯ２、又はＡｌ２Ｏ３を用いることができる。
電荷蓄積膜１６には、例えばハフニウムシリコン酸化物（ＨｆＳｉＯ）を用いることができる。
電荷蓄積膜１６がハフニウムシリコン酸化物である場合、ハフニウムシリコン酸化物中のＯを除いたＨｆとＳｉの混合比は、ＨｆとＳｉに対するＳｉの比率が４％以上５０％以下であることが好ましい。Ｓｉの比率が４％未満又は５０％より多くなると、立方晶ハフニア粒子を形成することが困難となるからである。
また、上記の場合においてＳｉの比率が１２％以上１５％以下であることがより好ましい。このとき、立方晶ハフニア粒子の比誘電率が最大となるからである。
また、電荷蓄積膜１６の膜厚は、０．９ｎｍ以上２．８ｎｍ以下である。電荷蓄積膜１６の膜厚が２．８ｎｍより厚くなると、電荷蓄積膜１６に含まれる立方晶ハフニア粒子が互いに繋がってしまう。その結果、立方晶ハフニア粒子が電荷を十分に蓄積することができなくなる恐れがある。
また、電荷蓄積膜１６の膜厚が０．９ｎｍよりも薄くなると、立方晶ハフニア粒子の個数が少なくなり、立方晶ハフニア粒子の粒径も小さくなる。このため、電荷蓄積膜１６の電荷を蓄積する能力が低下してしまう。
次に、立方晶ハフニア（ＨｆＯ２）粒子の面内密度について説明する。面内密度とは、電荷蓄積膜１６の積層方向から眺めたときの電荷蓄積膜１６の膜面内にどれくらいの粒子が詰まっているかを示す指標である。初めに、立方晶ＨｆＯ２粒子の面内密度の最大値について説明する。立方晶ＨｆＯ２が球形であると仮定すると、立方晶ＨｆＯ２の粒径は電荷蓄積膜１６の膜厚の最小値である０．９ｎｍとなる。また、最小の粒径であるこの立方晶ＨｆＯ２粒子が電荷蓄積膜１６の積層方向から眺めたときに電荷蓄積膜１６の２０ｎｍ×２０ｎｍ角中に最大密度で配置されているとする。まず、２０ｎｍ×２０ｎｍ角のうちの一辺を考える。このとき、一辺の立方晶ＨｆＯ２間の合計の長さが３ｎｍ以下であるとする。すると、一辺に（２０−３）÷０．９＝１８個の立方晶ＨｆＯ２粒子が入る。もう一辺には最密充填である三角格子を組むことを考えれば、（（２０−３）÷０．９）÷（√３／２）＝２１列、すなわち１８個×２１列＝３７８個まで立方晶ＨｆＯ２粒子をゲート電極とチャネル領域との最短距離間の領域に配置することが可能となる。このときの立方晶ＨｆＯ２の粒子の面内密度の最大値は、３７８個／（２０ｎｍ×２０ｎｍ）＝０．９４５個／ｎｍ２である。
次に、立方晶ＨｆＯ２粒子の面内密度の最小値について説明する。立方晶ＨｆＯ２が球形であると仮定すると、立方晶ＨｆＯ２の粒径は電荷蓄積膜１６の膜厚の最大値である２．８ｎｍとなる。最大の粒径であるこの立方晶ＨｆＯ２粒子が電荷蓄積膜１６の積層方向から眺めたときに電荷蓄積膜１６の２０ｎｍ×２０ｎｍ角中に２．８ｎｍの間隔で配置されるとする。まず、２０ｎｍ×２０ｎｍ角のうちの一辺を考える。この場合、２．８ｎｍ×４個（立方晶ＨｆＯ２粒子の個数）＋２．８ｎｍ×３間隔（立方晶ＨｆＯ２粒子の間隔）＝１９．６ｎｍであるから一辺に４個入ることになる。すなわち、２０ｎｍ×２０ｎｍ角中に立方晶ＨｆＯ２粒子は４列×４列の配列をとることになる。よって４個（立方晶ＨｆＯ２粒子が１辺に存在する個数）×４列＝１６個が２０ｎｍ角中に入っており、１６個／（２０ｎｍ×２０ｎｍ）＝０．０４０個／ｎｍ２となって、これが立方晶ＨｆＯ２粒子の面内密度の最小値である。
したがって、電荷蓄積膜１６に含まれる立方晶ハフニア粒子の面内密度は０．０４０個／ｎｍ２以上０．９４５個／ｎｍ２以下である。
なお、電荷蓄積膜１８に含まれる立方晶ハフニア粒子はＳｉを含んでいてもよい。この場合には、Ｓｉの価数は＋３価となっていることがある。これは、Ｓｉの価数が＋３となることで、Ｈｆのイオンと同程度の大きさとなり、結晶学的に立方晶ハフニア粒子中に含有されうるようになるからである。
トンネル絶縁膜１８には、例えばＳｉＯ２、ＳｉＯＮを用いることができる。
半導体層１９には、例えばシリコン又はＩＧＺＯ（ＩｎＧａＺｎＯ）を用いることができる。他にも、半導体層１９には各種半導体半導体ナノチューブ、各種半導体ナノワイヤなどの半導体材料を用いることができる。
次に本実施形態に係る半導体記憶装置１の動作原理について説明する。
半導体記憶装置１に情報を記憶する場合は、半導体記憶装置１を構成する複数の半導体記憶素子３の制御電極１３に任意の電圧をかけることで行われる。このとき、トンネル絶縁膜１８を介して半導体層１９から電荷が電荷蓄積膜１６に蓄積される。このように電荷を電荷蓄積膜１６に蓄積することで、半導体記憶装置１に情報が記憶される。
本実施形態に係る半導体記憶装置１では、電荷蓄積膜１６に含まれる立方晶ハフニア粒子に電荷が蓄積される。本実施形態願で用いる立方晶ハフニア粒子は、常温常圧で通常生成される単斜晶ハフニアと比較して、アニオンサイトに欠損を有する。そして、アニオンサイトにも電荷を蓄積するため、電荷蓄積能力が大幅に高くなるといった特徴がある。このとき、立方晶ハフニア粒子はその周りがハフニウムが少ないハフニウムシリコン酸化物で絶縁されているので、電荷蓄積膜１６中で電荷の漏れを抑制することができる。
次に本実施形態に係る半導体記憶装置１の製造方法について説明する。
まず、半導体基板１１上に基板絶縁膜１２を形成する。例えば半導体基板１１としてシリコン（１００）面方位の基板を用いる場合は、熱酸化法によりシリコン（１００）面方位の基板を熱酸化することでＳｉＯ２を形成する。なお、基板絶縁膜１２は、ＣＶＤ（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）法又はスパッタ法などを用いて形成することもできる。
次に、基板絶縁膜１２上に制御電極１３を形成する。制御電極１３は、例えばＣＶＤ法又はスパッタ法などを用いて形成する。
次に、制御電極１３上に制御電極絶縁膜１４を形成する。制御電極絶縁膜１４は、例えばＣＶＤ法、スパッタ法、又はＭＢＥ（ｍｏｌｅｃｕｌａｒ ｂｅａｍ ｅｐｉｔａｘｙ）法などを用いて形成する。なお、必要に応じて制御電極絶縁膜１４上に再び制御電極１３、制御電極絶縁膜１４を複数積層して形成しても良い。
次に半導体基板１１上に形成された膜の積層方向に対して孔２を形成する。
孔２は、エッチング又はリソグラフィなどの技術を用いて、制御電極絶縁膜１４から半導体基板１１、基板絶縁膜１２、制御電極１３、又は制御電極絶縁膜１４までの何れかの位置にまで形成する。
また、孔２は複数回に分けて形成しても良い。例えば、制御電極１３と制御電極絶縁膜１４を４層積層して孔２を形成する。そして再び制御電極１３と制御電極絶縁膜１４を４層積層して先に形成した孔２と重なるように孔２を形成する。ここでは制御電極１３と制御電極絶縁膜１４の積層数を４層として説明した。しかしながら、制御電極１３と制御電極絶縁膜１４の積層数や孔２を形成する回数は必要に応じて変更しても良い。
次に、孔２の側面に沿ってブロック絶縁膜１５を形成する。ブロック絶縁膜１５は、例えばＣＶＤ法を用いて形成する。このとき、孔２が残る程度にブロック絶縁膜１５を形成する。他にも、ブロック絶縁膜１５は、スパッタ法を用いることができる。この場合、グロー領域からアーク領域への遷移領域付近の高ガス圧零雰囲気などを用いる。
次に、孔２の内部に形成されたブロック絶縁膜１５の表面に、シリコン（Ｓｉ）からなる犠牲層を形成する。なお、犠牲層は後述する電荷蓄積膜１６とトンネル絶縁膜１８との間に形成しても良い。また、犠牲層は、電荷蓄積膜１６とブロック絶縁膜１５の間、及び電荷蓄積膜１６とトンネル絶縁膜１８の間の両方に形成しても良い。犠牲層を形成した後に熱処理を施すことで、電荷蓄積膜１６内のＨｆＯ２と犠牲層のＳｉが反応して立方晶ハフニアを形成することができる。
また、犠牲層のＳｉは、Ｓｉ原子を含む分子を用いて形成する。Ｓｉ原子を含む分子としては、例えばモノシラン、ジシラン、フェニルグループ、ジエトキシメチルシラン、ジメチルジメトキシシラン、ジメチルジエトキシシラン、メチルトリメトキシシラン、メチルトリエトキシシラン、ヘキサメチルジシロキサン、オクタメチルシクロテトラシロキサン、１，１，１，３，３，５，５，５−オクタメチルトリシロキサン、Ｎ，Ｎ，Ｎ’，Ｎ’，Ｎ”，Ｎ”−ヘキサメチルシラントリアシン、テトライソシアネートシラン、ジメチルジメトキシシラン、テトラメチルシラン、トリメチルシラン、ジメチルシラン、メチルシラン、１，１，３，３−テトラメチル−１，３−ジシロキサン、トリメトキシシラン、トリメチルビニルシラン、１，３，５，７−テトラメチルシクロテトラシロキサン、１，１，１，３，３，３−ヘキサメチルジシラザン、テトラエトキシシラン、中でも特にトリスジメチルアミノシラン（ＴＤＭＡＳ）、テトラエトキシシラン（ＴＥＯＳ）、１，１，１，３，３，３−ヘキサメチルジシラザン（ＨＭＤＳ）、イソプロピルアミノシラン、及びジイソプロピルアミノシランなどから選択される少なくとも１つの材料を用いることができる。これら材料は気化させることが容易である。これらの気化した分子を基板付近に導入することで、シリコン原子を含む膜を形成することができる。
このＳｉからなる犠牲層はＨｆＯ２粒子を立方晶化するため必要である。すなわち、犠牲層に含まれるＳｉがＨｆＯ２中にＳｉ３＋を供給する役割と、ＨｆＯ２中から酸素を奪う役割を持つ。これは、通常は単斜晶が安定なＨｆＯ２に対して、Ｓｉ３＋を含有し、酸素を奪われることで、立方晶化させることが可能となるためである。
続いて、犠牲層の表面にハフニウム酸化物（ＨｆＯ２）からなる電荷蓄積膜１６を形成する。電荷蓄積膜１６は、ハフニウム（Ｈｆ）原子を含む分子、及び酸素（Ｏ）原子を含む分子を混合して形成する。
ハフニウム原子を含む分子としては、例えばテトラメチルハフニウム、テトラエチルハフニウム、テトラプロピルハフニウム、テトライソプロピルハフニウム、テトラブチルハフニウム、テトライソブチルハフニウム、テトラ第２ブチルハフニウム、テトラ第３ブチルハフニウム等のアルキルハフニウム化合物、ギ酸ハフニウム、酢酸ハフニウム、プロピオン酸ハフニウム、酪酸ハフニウム、イソ酪酸ハフニウム、吉草酸ハフニウム、カプロン酸ハフニウム、カプリル酸ハフニウム、２−エチルヘキサン酸ハフニウム、カプリン酸ハフニウム、ネオデカン酸ハフニウム、ロジン酸ハフニウム、ナフテン酸ハフニウム、ギ酸ハフニル、酢酸ハフニル、プロピオン酸ハフニル、酪酸ハフニル、イソ酪酸ハフニル、吉草酸ハフニル、カプロン酸ハフニル、カプリル酸ハフニル、２−エチルヘキサン酸ハフニル、カプリン酸ハフニル、ネオデカン酸ハフニル、ロジン酸ハフニル、ナフテン酸ハフニル等の有機酸ハフニウム又は有機酸ハフニル化合物、テトラキス（メトキシ）ハフニウム、テトラキス（エトキシ）ハフニウム、テトラキス（プロポキシ）ハフニウム、テトラキス（イソプロポキシ）ハフニウム、テトラキス（ブトキシ）ハフニウム、テトラキス（イソブチルオキシ）ハフニウム、テトラキス（第２ブチルオキシ）ハフニウム、テトラキス（第３ブチルオキシ）ハフニウム、テトラキス（アミロキシ）ハフニウム、テトラキス（第３アミルオキシ）ハフニウム、テトラキス［２−（２−メトキシ）エトキシ］ハフニウム、テトラキス［２−（１−メチル−２−メトキシ）プロポキシ］ハフニウム、テトラキス［２−（２−メトキシ）プロポキシ］ハフニウム、テトラキス［２−（ジメチルアミノ）エトキシ］ハフニウム、テトラキス［２−（２−ジメチルアミノ−１−メチル）プロポキシ］ハフニウム、テトラキス［２−（２−ジメチルアミノ）プロポキシ］ハフニウム、ビス（２−プロポキシ）ビス［２−（２−ジメチルアミノ−１−メチル）プロポキシ］ハフニウム、ビス（第３ブトキシ）ビス［２−（２−ジメチルアミノ−１−メチル）プロポキシ］ハフニウム、ビス（第３ブトキシ）ビス［２−（２−ジメチルアミノ）プロポキシ］ハフニウム、（第３ブトキシ）トリス［２−（２−ジメチルアミノ−１−メチル）プロポキシ］ハフニウム、トリス（第３ブトキシ）［２−（２−ジメチルアミノ−１−メチル）プロポキシ］ハフニウム等のアルコキシハフニウム化合物、テトラキス（ジメチルアミノ）ハフニウム、テトラキス（ジエチルアミノ）ハフニウム、テトラキス（エチルメチルアミノ）ハフニウム、テトラキス（ジプロピル）ハフニウム、テトラキス（ジブチルアミノ）ハフニウム、ビス（ジメチルアミノ）ビス（ジエチルアミノ）ハフニウム、ビス（ジエチルアミノ）ビス（エチルメチルアミノ）ハフニウム、（ジエチルアミノ）トリス（エチルメチルアミノ）ハフニウム等のアミノハフニウム化合物；ビス（メトキシ）ビス（ジメチルアミノ）ハフニウム、ビス（メトキシ）ビス（ジエチルアミノ）ハフニウム、ビス（メトキシ）ビス（エチルメチルアミノ）ハフニウム、ビス（エトキシ）ビス（ジメチルアミノ）ハフニウム、ビス（エトキシ）ビス（ジエチルアミノ）ハフニウム、ビス（エトキシ）ビス（エチルメチルアミノ）ハフニウム、ビス（２−プロポキシ）ビス（ジエチルアミノ）ハフニウム、ビス（第３ブチル）ビス（ジエチルアミノ）ハフニウム、ビス（第３ブチル）ビス（エチルメチルアミノ）ハフニウム、（第３ブチル）トリス（エチルメチル）ハフニウム等のアミノハフニウム化合物、テトラキスアセチルアセトネート、テトラキスヘキサン−２，４−ジオネート、テトラキス−５−メチルヘキサン−２，４−ジオネート、テトラキスヘプタン−２，４−ジオネート、テトラキス−２−メチルヘプタン−３，５−ジオネート、テトラキス−５−メチルヘプタン−２，４−ジオネート、テトラキス−６−メチルヘプタン−２，４−ジオネート、テトラキス−２，２−ジメチルヘプタン−３，５−ジオネート、テトラキス−２，６−ジメチルヘプタン−３，５−ジオネート、テトラキス−２，２，６−トリメチルヘプタン−３，５−ジオネート、テトラキス−２，２，６，６−テトラメチルヘプタン−３，５−ジオネート、テトラキス−オクタン−２，４−ジオネート、テトラキス−２，２，６−トリメチルオクタン−３，５−ジオネート、テトラキス−２，６−ジメチルオクタン−３，５−ジオネート、テトラキス−２−メチル−６−エチルデカン−３，５−ジオネート、テトラキス−２，２−ジメチル−６−エチルデカン−３，５−ジオネート等のアルキル置換β−ジケトネート類、テトラキス−１，１，１−トリフルオロペンタン−２，４−ジオネート、テトラキス−１，１，１−トリフルオロ−５，５−ジメチルヘキサン−２，４−ジオネート、テトラキス−１，１，１，５，５，５−ヘキサフルオロペンタン−２，４−ジオネート、テトラキス−１，３−ジパーフルオロヘキシルプロパン−１，３−ジオネート等のフッ素置換アルキルβ−ジケトネート類、テトラキス−１，１，５，５−テトラメチル−１−メトキシヘキサン−２，４−ジオネート、テトラキス−２，２，６，６−テトラメチル−１−メトキシヘプタン−３，５−ジオネート、テトラキス−２，２，６，６−テトラメチル−１−（２−メトキシエトキシ）ヘプタン−３，５−ジオネート等のエーテル置換β−ジケトネート類等のハフニウムβ−ジケトネート化合物、テトラキスシクロペンタジエニルハフニウム、テトラキス（メチルシクロペンタジエニル）ハフニウム、テトラキス（エチルシクロペンタジエニル）ハフニウム、テトラキス（ペンタメチルシクロペンタジエニル）ハフニウム等のシクロペンタジエニルハフニウム化合物等、アルキルハフニウム化合物、有機酸ハフニウム化合物、アルコキシハフニウム化合物、アミノハフニウム化合物、ハフニウムのβ−ジケトネート化合物、シクロペンタジエニル化合物、四塩化ハフニウム等のハフニウムハライド、塩化ハフニル、ハフニウムのβ−ジケトネート化合物、中でも特にハフニウム塩化物、テトラキスジメチルアミノハフニウム（ＴＤＭＡＨ）、及びテトラキスエチルメチルアミノハフニウム（ＴＥＭＡＨ）などから選択される少なくとも１つの材料を用いることができる。これらの材料は気化させることが容易である。これらの気化した分子を基板付近に導入することで、ハフニウム原子を含む膜を形成させることができる。
酸素原子を含む分子としては、例えばＯ２、ＮＯ、ＮＯ２、Ｎ２Ｏ、Ｏ３、ＣＯ、ＣＯ２、Ｈ２Ｏ２、及びアルコール類などの材料を用いることができる。なお、上記した中でもＯ２、Ｏ３、Ｈ２Ｏ２、又はアルコール類などの材料を混合させた用いることが好ましい。
また、電荷蓄積膜１６の形成は、例えばＡＬＤ（Ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ）法を用いて形成する。電荷蓄積膜１６は、ＣＶＤ法の範疇に含まれる各種成膜方法、例えばホットウォール熱ＣＶＤ法（ｈｏｔ−ｗａｌｌ ｔｈｅｒｍａｌ ＣＶＤ）、ＡＰＣＶＤ法（Ａｔｍｏｓｐｈｅｒｉｃ ｐｒｅｓｓｕｒｅ ＣＶＤ）、ＬＰＣＶＤ法（Ｌｏｗ−ｐｒｅｓｓｕｒｅ ＣＶＤ）、ＵＨＶＣＶＤ法（Ｕｌｔｒａｈｉｇｈ ｖａｃｕｕｍ ＣＶＤ）、ＡＡＣＶＤ法（Ａｅｒｏｓｏｌ ａｓｓｉｓｔｅｄ ＣＶＤ）、ＤＬＩＣＶＤ法（Ｄｉｒｅｃｔ ｌｉｑｕｉｄ ｉｎｊｅｃｔｉｏｎ ＣＶＤ）、ＭＰＣＶＤ法 （Ｍｉｃｒｏｗａｖｅ ｐｌａｓｍａ−ａｓｓｉｓｔｅｄ ＣＶＤ）、ＰＥＣＶＤ法（Ｐｌａｓｍａ−Ｅｎｈａｎｃｅｄ ＣＶＤ）、ＲＰＥＣＶＤ法（Ｒｅｍｏｔｅ ｐｌａｓｍａ−ｅｎｈａｎｃｅｄ ＣＶＤ）、ＡＬＣＶＤ法（Ａｔｏｍｉｃ ｌａｙｅｒ ＣＶＤ）、ＨＷＣＶＤ法（Ｈｏｔ ｗｉｒｅ ＣＶＤ）、Ｃａｔ−ＣＶＤ法（ｃａｔａｌｙｔｉｃ ＣＶＤ）、ＨＦＣＶＤ法（ｈｏｔ ｆｉｌａｍｅｎｔ ＣＶＤ）、ＭＯＣＶＤ法（Ｍｅｔａｌｏｒｇａｎｉｃ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）、ＨＰＣＶＤ法（Ｈｙｂｒｉｄ Ｐｈｙｓｉｃａｌ−Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）、ＲＴＣＶＤ法（Ｒａｐｉｄ ｔｈｅｒｍａｌ ＣＶＤ）、ＶＰＥ法（Ｖａｐｏｒ ｐｈａｓｅ ｅｐｉｔａｘｙ）、熱 ＣＶＤ法、ＰＥＣＶＤ法（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ ＣＶＤ）、ＨＤＰＣＶＤ法（ｈｉｇｈ ｄｅｎｓｉｔｙ ｐｌａｓｍａ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）） 、ＭＣＶＤ法（ｍｏｄｉｆｉｅｄ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ ）、ＤＣＶＤ法（ｄｉｇｉｔａｌ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）、ＳＡＣＶＤ法（Ｓｕｂ−Ａｔｍｏｓｐｈｅｒｉｃ ＣＶＤ）、ＥＣＤ法（Ｅｌｅｃｔｒｏ Ｃｈｅｍｉｃａｌ Ｄｅｐｏｓｉｔｉｏｎ）、ＡＬＤ法（Ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ）、ＡＶＤ（Ａｔｏｍｉｃ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）などの各種成膜手法を用いることができる。
本実施形態のような半導体記憶装置の構造を作製するためのトンネル膜、電荷蓄積膜、ブロック絶縁膜の作製手法としては、ＣＶＤ法の範疇に含まれる方法であることが好ましい。例えばスパッタ法、ＭＢＥ法、ＰＶＤ法、塗布法などでは孔２１の内部を均一に覆うような絶縁膜を形成することは難しいため、本実施形態に係る半導体記憶装置を形成することは困難である。またＭＯＣＶＤ法やＡＬＤ法などでは化学量論比組成のＨｆＯ２や、金属Ｈｆなどを作製することは可能である。しかしながら、少なくともＳｉ３＋又は酸素欠損を含有するような立方晶ＨｆＯ２を形成することは難しい。然るに立方晶ＨｆＯ２粒子を含む電荷蓄積膜を得るためには、本実施形態にて開示したような犠牲層（Ｓｉ）が必要である。
なお、電荷蓄積膜１６を形成した後に熱処理を施すことで、電荷蓄積膜１６を改質してもよい。電荷蓄積膜１６を改質する目的は４つある。一つ目は、電荷蓄積膜１６中に含まれる不純物などを除去することである。二つ目は、電荷蓄積膜１６中に含ませたい組成成分を追加することである。三つ目は、電荷蓄積膜１６の組成分布を変化させることである。四つ目は、電荷蓄積膜１６中の結晶状態を変化させることである。
電荷蓄積膜１６の改質方法としては、熱処理以外にも、プラズマを用いる方法、イオン又は粒子を衝突させる方法、オゾンなどの反応性の高い気体を用いる方法、又はラジカルなど内部エネルギーが基底状態より高い状態にある粒子を衝突させる方法を用いることができる。なお、これら方法を組み合わせて電荷蓄積膜１６の改質を行うこともできる。
図３は、熱処理を施すことで、犠牲層に含まれるＳｉが電荷蓄積膜１６内に移動することを示す図である。図３に示すように、熱処理を施すことで、犠牲層に含まれるＳｉを電荷蓄積膜１６内に移動させることができる。その結果、電荷蓄積膜１６内に立方晶ハフニア粒子を形成することができる。これは、電荷蓄積膜１６内で立方晶ハフニア粒子として存在するほうがエネルギー的に安定だからである。なお、犠牲層をブロック絶縁膜１５と電荷蓄積膜１６の間に設けなくても、ブロック絶縁膜１５に含まれるＳｉが電荷蓄積膜１６内に移動することで、電荷蓄積膜１６内に立方晶ハフニア粒子を形成することもできる。しかし、この場合にはブロック絶縁膜１５に含まれる成分が拡散してしまう恐れがあるのであまり好ましくない。
なお、電荷蓄積膜１６に熱処理を施す工程は、電荷蓄積膜１６の形成途中、形成後、又は半導体記憶装置１の形成後などでもよい。
次に、電荷蓄積膜１６の側面に沿ってトンネル絶縁膜１８を形成する。トンネル絶縁膜１８は、例えばＣＶＤ法、又はＣＶＤ法の範疇に含まれる各種成膜手法を用いることできる。
次に、トンネル絶縁膜１８の側面に沿って半導体層１９を形成する。半導体層１９は孔２を全て埋めるように形成することが好ましい。
以降、半導体記憶装置の製造工程は、従来技術を用いて形成することができるので説明は省略する。
なお、本実施形態に係る半導体記憶装置１は、例えば図４に示すようにＢｉＣＳ（Ｂｉｔ−Ｃｏｓｔ Ｓｃａｌａｂｌｅ）技術を用いた３次元構造の半導体記憶装置にも応用することができる。
本実施形態に係る半導体記憶装置１を用いることで、高効率に電荷を蓄積及び消去することができ、かつ蓄積した電荷を長時間保持することができる。
（実施例１）
第１の実施形態に係る半導体記憶装置１を作製して評価した。
半導体基板１１には単結晶Ｓｉ、基板絶縁膜１２にはＳｉＯ２、制御電極１３には高ドープの多結晶シリコン、制御電極絶縁膜１４にはＳｉＯ２、ブロック絶縁膜１５にはＡｌ２Ｏ３、犠牲層にはＳｉ、電荷蓄積膜１６にはＨｆＯ２、トンネル絶縁膜１８にはＳｉＯ２、半導体層１９にはシリコンを用いた。なお、半導体基板１１上には、基板絶縁膜１２、制御電極１３、及び制御電極絶縁膜１４を形成している。
図５は、電荷蓄積膜１６の膜厚を変化させたときのフラットバンドシフトウィンドウを評価した結果を示す図である。縦軸は、フラットバンドシフトウィンドウ（Ｖ）を示す。横軸は、電荷蓄積膜１６の膜厚（ｎｍ）を示す。また、実線は測定値を示す。破線は電荷蓄積膜１６の膜厚とフラットバンドシフトウィンドウの一般的な挙動を示す。
なお、フラットバンドシフトウィンドウの広さを調べることで、電荷蓄積膜１６の電荷を蓄積する能力を知ることができる。すなわち、フラットバンドシフトウィンドウが広いと電荷蓄積膜１６が蓄積する電荷量が多く、フラットバンドシフトウィンドウが狭いと電荷蓄積膜１６が蓄積する電荷量が少ない。
図５に示す破線のように、電荷蓄積膜１６の膜厚を薄くしていくと、それに伴ってフラットバンドシフトウィンドウは狭くなる。これは、電荷が蓄積される体積が減るためである。
ところが実際には、図５に示す実線のように、電荷蓄積膜１６の膜厚が２．８ｎｍよりも薄くなると、フラットバンドシフトウィンドウが広がることがわかる。そして、電荷蓄積膜１６の膜厚が０．９ｎｍよりも薄くなると、いったん広がったフラットバンドシフトウィンドウが狭くなることがわかる。
このことから、電荷蓄積膜１６の膜厚が０．９ｎｍ以上２．８ｎｍ以下の場合で、電荷蓄積膜１６の電荷を蓄積する能力が向上していることがわかる。
次に、電荷蓄積膜１６の膜厚を５ｎｍ、４ｎｍ、３ｎｍ、２ｎｍ、及び１ｎｍとして半導体記憶装置１を作製した。そして、電荷蓄積膜１６の近傍をＴＥＭ（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）を用いて観察した。
図６は、電荷蓄積膜１６の膜厚を５ｎｍ、３ｎｍ、２ｎｍ、及び１ｎｍとして作製した半導体記憶装置１の電荷蓄積膜１６の近傍における断面ＴＥＭ観察の結果を示す。
電荷蓄積膜１６において、黒く見えているのが立方晶ＨｆＯ2であると考えられる。立方晶ＨｆＯ2に含まれるハフニウム原子の原子番号が大きいために、電子線が散乱して黒く見えている。
電荷蓄積膜１６の膜厚が５ｎｍ及び３ｎｍでは、立方晶ＨｆＯ2が繋がっていることがわかる。しかしながら、電荷蓄積膜１６の膜厚が２ｎｍ及び１ｎｍでは、白く見える領域が存在していることがわかる。このことから、電荷蓄積膜１６の膜厚が薄くなるにつれて、立方晶ＨｆＯ２が分離して粒子になっていることがわかる。
つまり、図５を用いて説明した電荷蓄積膜１６の膜厚とフラットバンドシフトウィンドウの結果において、電荷蓄積膜の膜厚が２．８ｎｍ以下でフラットバンドシフトウィンドウが広がったのは、立方晶ＨｆＯ２が粒子になったためであると考えられる。すなわち、立方晶ＨｆＯ２の粒子が電荷を蓄積しているために、フラットバンドシフトウィンドウが広がったと考えられる。
次に、電荷蓄積膜１６の膜厚を３ｎｍとして作製した半導体記憶装置１の電荷蓄積膜１６に対して、ＧＩＸＡ法（Ｇｌａｎｃｉｎｇ Ｉｎｃｉｄｅｎｃｅ Ｘ−ｒａｙ Ａｎａｌｙｓｉｓ）又はＸＲＲ法（Ｘ−ｒａｙ Ｒｅｆｌｅｃｔｏｍｅｔｅｒ）による膜密度分析を行った。
分析の結果、ハフニアの密度が１０．７ｇ／ｃｍ３と見積もられた。この値は、立方晶ＨｆＯ２の理論密度である１０．４ｇ／ｃｍ３とほぼ同一であることがわかった。一方で、例えば単結晶のハフニア（ＨｆＯ２）の理論密度は９．６８ｇ／ｃｍ３であり、アモルファスのハフニアの理論密度は９．６８ｇ／ｃｍ３よりも更に小さい。従って、本実施例により得られた電荷蓄積膜１６におけるＨｆＯ２の粒子の結晶構造は立方晶であると考えられる。
次に、電荷蓄積膜１６の膜厚を１ｎｍとして作製した半導体記憶装置１の組成を調べるために、ＸＰＳ（Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）測定を行った。
具体的には、ブロック絶縁膜１５をスパッタ法によって削ることで電荷蓄積膜１６を露出させて、電荷蓄積膜１６に対してＸＰＳ測定を行った。
図７は、電荷蓄積膜１６に対してＸＰＳ測定を行った結果を示す図である。
Ｈｆの４ｆ軌道及びＯの１ｓ軌道からのピークが存在するので、電荷蓄積膜１６内にＨｆ及びＯが含まれていることがわかる。
また、Ｓｉの２ｐ軌道からのピークも存在していることがわかる。これは、電荷蓄積膜１６を形成した後に熱処理を施すことで、犠牲層内のＳｉが電荷蓄積膜１６内に移動したためであると考えられる。
すなわち、電荷蓄積膜１６中に立方晶ＨｆＯ２の粒子が形成されていることがわかる。
（第２の実施形態）
図８は、本発明の第２の実施形態に係る半導体記憶装置１を示す図である。
本実施形態に係る半導体記憶装置１は、ブロック絶縁膜１５の材料と犠牲層の材料と電荷蓄積膜１６の材料が混ざりあっている点が第１の実施形態に係る半導体記憶装置１と異なる。また、電荷蓄積膜１６に含まれる立方晶ハフニア粒子１７が電荷蓄積膜１６の層厚の中心からトンネル絶縁膜１８側に寄っている点も異なる。
この場合、図８に示すようにブロック絶縁膜１５と電荷蓄積膜１６の間に明瞭な境界が見られなくなる。
ブロック絶縁膜１５の材料には、例えばＳｉＯ２を用いる。そして、電荷蓄積膜１６の材料には、例えばＨｆＳｉＯを用いる。このとき、電荷蓄積膜１６を構成するＨｆＳｉＯのＨｆは立方晶ハフニア粒子に寄与するために、電荷蓄積膜１６の立方晶ハフニア粒子が形成されていない領域はＨｆが少ない状態になっている。すなわち、ブロック絶縁膜１５と立方晶ハフニア粒子を除いた電荷蓄積膜１６との主な成分はＳｉとＯとなっている。
このように、ブロック絶縁膜１５と立方晶ハフニア粒子を除いた電荷蓄積膜１６との主な成分をほぼ同一にすることができるので、ブロック絶縁膜１５及び電荷蓄積膜１６の膜厚を薄くすることができる。また、ブロック絶縁膜１５の材料と電荷蓄積膜１６の材料は混ざりあっても良いので、半導体記憶装置１を製造する工程において高温で熱処理をすることができる。
（第３の実施形態）
図９は、本発明の第３の実施形態に係る半導体記憶装置１を示す図である。
本実施形態に係る半導体記憶装置１は、ブロック絶縁膜１５の材料と犠牲層の材料と電荷蓄積膜１６の材料が、ブロック絶縁膜１５と電荷蓄積膜１６の境界付近で混ざっている点が第１の実施形態に係る半導体記憶装置１と異なる。すなわち、ブロック絶縁膜１５の材料の成分は、電荷蓄積膜１６側に向かって減少している。一方で電荷蓄積膜１６の材料の成分は、ブロック絶縁膜１５側に向かって減少している。また、電荷蓄積膜１６に含まれる立方晶ハフニア粒子１７が電荷蓄積膜１６の層厚の中心からトンネル絶縁膜１８側に寄っている点も異なる。
この場合、図９に示すようにブロック絶縁膜１５と電荷蓄積膜１６の境界で、ブロック絶縁膜１５の材料と電荷蓄積膜１６の材料が混ざりあうために明瞭な境界が見られなくなる。
ブロック絶縁膜１５の材料には例えばＬａＡｌＯを用いる。そして、電荷蓄積膜１６の材料には例えばＨｆＳｉＯを用いる。このとき、ブロック絶縁膜１５から電荷蓄積膜１６側に向かって、ＬａとＡｌの成分が減少している。一方で、電荷蓄積膜１６からブロック絶縁膜１５側に向かってＳｉの成分が減少している。なお、Ｈｆは立方晶ハフニア粒子に寄与するために、Ｈｆが電荷蓄積膜１６からブロック絶縁膜１５側に向かって減少するということは生じにくい。ブロック絶縁膜１５と電荷蓄積膜１６の境界付近ではＨｆの少ないＬａＡｌＨｆＳｉＯが形成されている。
このように、ブロック絶縁膜１５と電荷蓄積膜１６の境界でブロック絶縁膜１５と電荷蓄積膜１６が混ざりあうために、ブロック絶縁膜１５及び電荷蓄積膜１６の膜厚を薄くすることができる。また、ブロック絶縁膜１５の材料と電荷蓄積膜１６の材料は混ざっても良いので、半導体記憶装置１を製造する工程において高温で熱処理をすることができる。
（第４の実施形態）
図１０は、本発明の４の実施形態に係る半導体記憶装置１を示す図である。
本実施形態に係る半導体記憶装置１は、電荷蓄積膜１６の材料と犠牲層の材料とトンネル絶縁膜１８の材料が混ざり合っている点が第１の実施形態に係る半導体記憶装置１と異なる。また、電荷蓄積膜１６に含まれる立方晶ハフニア粒子１７が電荷蓄積膜１６の層厚の中心からブロック絶縁膜１５側に寄っている点も異なる。
この場合、図１０に示すように電荷蓄積膜１６とトンネル絶縁膜１８の間に明瞭な境界が見られなくなる。
電荷蓄積膜１６の材料には、例えばＨｆＳｉＯを用いる。そして、トンネル絶縁膜１８の材料には、例えばＳｉＯ２を用いる。このとき、電荷蓄積膜１６を構成するＨｆＳｉＯのＨｆは立方晶ハフニア粒子に寄与するために、電荷蓄積膜１６の立方晶ハフニア粒子が形成されていない領域はＨｆが少ない状態になっている。すなわち、トンネル絶縁膜１８と立方晶ハフニア粒子を除いた電荷蓄積膜１６との主な成分はＳｉとＯとなる。よって、電荷蓄積膜１６とトンネル絶縁膜１８の明瞭な境界が見られなくなる。
このように、トンネル絶縁膜１８と立方晶ハフニア粒子を除いた電荷蓄積膜１６との主な成分をほぼ同一にすることができるので、トンネル絶縁膜１８及び電荷蓄積膜１６の膜厚を薄くすることができる。また、トンネル絶縁膜１８の材料と電荷蓄積膜１６の材料は混ざり合っても良いので、半導体記憶装置１を製造する工程において高温で熱処理をすることができる。
（第５の実施形態）
図１１は、本発明の第５の実施形態に係る半導体記憶装置１を示す図である。
本実施形態に係る半導体記憶装置１は、電荷蓄積膜１６の材料と犠牲層の材料とトンネル絶縁膜１８の材料が、電荷蓄積膜１６とトンネル絶縁膜１８の境界付近で混ざっている点が第１の実施形態に係る半導体装置１と異なる。すなわち、トンネル絶縁膜１８の材料の成分は、電荷蓄積膜１６側に向かって減少している。一方で電荷蓄積膜１６の材料の成分は、トンネル絶縁膜１８側に向かって減少している。また、電荷蓄積膜１６に含まれる立方晶ハフニア粒子１７が電荷蓄積膜１６の層厚の中心からブロック絶縁膜１５側に寄っている点も異なる。
この場合、図１１に示すように電荷蓄積膜１６とトンネル絶縁膜１８の境界で、電荷蓄積膜１６の材料とトンネル絶縁膜１８の材料が混ざりあうために明瞭な境界が見られなくなる。
また、電荷蓄積膜１６の材料には例えばＨｆＬａＯを用いる。そして、トンネル絶縁膜１８の材料には例えばＳｉＯ２を用いる。このとき、トンネル絶縁膜１８から電荷蓄積膜１６側に向かって、Ｓｉの成分が減少している。一方で、電荷蓄積膜１６側からトンネル絶縁膜１８側に向かってＬａの成分が減少している。なお、Ｈｆは立方晶ハフニア粒子に寄与するために、Ｈｆが電荷蓄積膜１６からトンネル絶縁膜１８側に向かって減少するということは生じにくい。トンネル絶縁膜１８と電荷蓄積膜１６の境界付近ではＨｆの少ないＬａＨｆＳｉＯが形成されている。
このように、トンネル絶縁膜１８と電荷蓄積膜１６の境界でトンネル絶縁膜１８と電荷蓄積膜１６が混ざり合うために、トンネル絶縁膜１８及び電荷蓄積膜１６の膜厚を薄くすることができる。また、トンネル絶縁膜１８の材料と電荷蓄積膜１６の材料は混ざっても良いので、半導体記憶装置１を製造する工程において高温で熱処理をすることができる。
（第６の実施形態）
図１２は、本発明の第６の実施形態に係る半導体記憶装置１を示す図である。
本実施形態に係る半導体記憶装置１は、ブロック絶縁膜１５の材料と犠牲層の材料と電荷蓄積膜１６の材料が混ざりあい、トンネル絶縁膜１８の材料と電荷蓄積膜１６の材料が混ざりあっている点が第１の実施形態に係る半導体記憶装置１と異なる。
この場合、図１２に示すように、ブロック絶縁膜１５と電荷蓄積膜１６の間、及びトンネル絶縁膜１８と電荷蓄積膜１６の間に明瞭な境界が見られなくなる。
電荷蓄積膜１６の材料には、例えばＨｆＳｉＯを用いる。そして、ブロック絶縁膜１５及びトンネル絶縁膜１８の材料にはＳｉＯ２を用いる。このとき。電荷蓄積膜１６を構成するＨｆＳｉＯのＨｆは立方晶ハフニア粒子に寄与するために、電荷蓄積膜１６の立方晶ハフニア粒子が形成されていない領域はＨｆが少ない状態になっている。すなわち、ブロック絶縁膜１５、トンネル絶縁膜１８、及び立方晶ハフニア粒子を除いた電荷蓄積膜１６の主な成分はＳｉとＯとなる。よって、ブロック絶縁膜１５と電荷蓄積膜１６の境界、及びトンネル絶縁膜１８と電荷蓄積膜１６の明瞭な境界が見られなくなる。
このように、ブロック絶縁膜１５、トンネル絶縁膜１８、及び立方晶ハフニア粒子を除いた電荷蓄積膜１６の主な成分をほぼ同一にすることができるので、ブロック絶縁膜１５、電荷蓄積膜１６、及びトンネル絶縁膜１８の膜厚を薄くすることができる。また、ブロック絶縁膜１５の材料、電荷蓄積膜１６の材料、及びトンネル絶縁膜１８の材料は混ざりあっても良いので、半導体記憶装置１を製造する工程において高温で熱処理をすることができる。
（第７の実施形態）
図１３は、本発明の第７の実施形態に係る半導体記憶装置１を示す図である。
本実施形態に係る半導体記憶装置１は、ブロック絶縁膜１５の材料と犠牲層の材料と電荷蓄積膜１６の材料が、ブロック絶縁膜１５と電荷蓄積膜１６の境界付近で混ざりあっている点が第１の実施形態に係る半導体記憶装置１と異なる。また、電荷蓄積膜１６の材料と犠牲層の材料とトンネル絶縁膜１８の材料が、電荷蓄積膜１６とトンネル絶縁膜１８の境界付近で混ざりあっている点も第１の実施形態に係る半導体記憶装置１と異なる。すなわち、ブロック絶縁膜１５と電荷蓄積膜１６においては、ブロック絶縁膜１５の材料の成分が電荷蓄積膜１６側に向かって減少している。一方で電荷蓄積膜１６の材料の成分がブロック絶縁膜１５側に向かって減少している。また、電荷蓄積膜１６とトンネル絶縁膜１８においては、電荷蓄積膜１６の材料の成分がトンネル絶縁膜１８側に向かって減少している。一方でトンネル絶縁膜１８の材料の成分は電荷蓄積膜１６側に向かって減少している。
ブロック絶縁膜１５にはＧｄＡｌＯを用いて、電荷蓄積膜１６にはＨｆＳｉＯを用いて、トンネル絶縁膜１８にはＳｉＯＮを用いる。
このとき、ブロック絶縁膜１５と電荷蓄積膜１６においては、ブロック絶縁膜１５から電荷蓄積膜１６側に向かって、ＧｄとＡｌの成分が減少している。一方で、電荷蓄積膜１６からブロック絶縁膜１５側に向かって、Ｓｉの成分が減少している。なお、Ｈｆは立方晶ハフニア粒子に寄与するために、Ｈｆが電荷蓄積膜１６からブロック絶縁膜１５側に向かって減少するということは生じにくい。ブロック絶縁膜１５と電荷蓄積膜１６の境界付近ではＨｆの少ないＧｄＡｌＨｆＳｉＯが形成されている。
また、電荷蓄積膜１６とトンネル絶縁膜１８においては、トンネル絶縁膜１８から電荷蓄積膜１６側に向かってＮの成分が減少している。なお、Ｈｆは立方晶ハフニア粒子に寄与するために、Ｈｆが電荷蓄積膜１６からトンネル絶縁膜１８側に向かって減少するということは生じにくい。電荷蓄積膜１６とトンネル絶縁膜１８の境界付近ではＨｆの少ないＨｆＳｉＯＮが形成されている。
このように、ブロック絶縁膜１５と電荷蓄積膜１６とが混ざり合い、電荷蓄積膜１６とトンネル絶縁膜１８とが混ざり合うために、ブロック絶縁膜１５、電荷蓄積膜１６、及びトンネル絶縁膜１８の膜厚を薄くすることができる。また、ブロック絶縁膜１５と電荷蓄積膜１６とが混ざり合い、電荷蓄積膜１６とトンネル絶縁膜１８とが混ざり合ってもよいので、半導体記憶装置１を製造する工程において高温で熱処理をすることができる。
（第８の実施形態）
図１４は、本発明の第８の実施形態に係る半導体記憶装置１を示す図である。
本実施形態に係る半導体記憶装置１は、ブロック絶縁膜１５の材料と犠牲層の材料と電荷蓄積膜１６の材料が、ブロック絶縁膜１５と電荷蓄積膜１６の境界付近で混ざりあっている点が第１の実施形態に係る半導体記憶装置１と異なる。また、電荷蓄積膜１６の材料と犠牲層の材料とトンネル絶縁膜１８の材料が、電荷蓄積膜１６とトンネル絶縁膜１８の境界付近で混ざりあっている点も第１の実施形態に係る半導体記憶装置１と異なる。すなわち、ブロック絶縁膜１５と電荷蓄積膜１６においては、ブロック絶縁膜１５の材料の成分が電荷蓄積膜１６側に向かって減少している。一方で電荷蓄積膜１６の材料の成分がブロック絶縁膜１５側に向かって減少している。また、電荷蓄積膜１６とトンネル絶縁膜１８においては、電荷蓄積膜１６の材料の成分がトンネル絶縁膜１８側に向かって減少している。一方でトンネル絶縁膜１８の材料の成分が電荷蓄積膜１６側に向かって減少している。
ブロック絶縁膜１５にはＹＡｌＯを用いて、電荷蓄積膜１６にはＨｆＳｉＯを用いて、トンネル絶縁膜１８にはＳｉＧｅＯを用いる。
このとき、このとき、ブロック絶縁膜１５と電荷蓄積膜１６においては、ブロック絶縁膜１５から電荷蓄積膜１６側に向かって、ＹとＡｌの成分が減少している。一方で、電荷蓄積膜１６からブロック絶縁膜１５側に向かって、Ｓｉの成分が減少している。なお、Ｈｆは立方晶ハフニア粒子に寄与するために、Ｈｆが電荷蓄積膜１６からブロック絶縁膜１５側に向かって減少するということは生じにくい。ブロック絶縁膜１５と電荷蓄積膜１６の境界付近ではＨｆの少ないＹＡｌＨｆＳｉＯが形成されている。
また、電荷蓄積膜１６とトンネル絶縁膜１８においては、トンネル絶縁膜１８から電荷蓄積膜１６側に向かってＧｅの成分が減少している。なお、Ｈｆは立方晶ハフニア粒子に寄与するために、Ｈｆが電荷蓄積膜１６からトンネル絶縁膜１８側に向かって減少するということは生じにくい。電荷蓄積膜１６とトンネル絶縁膜１８の境界付近ではＨｆの少ないＨｆＳｉＧｅＯが形成さている。
このように、ブロック絶縁膜１５と犠牲層の材料と電荷蓄積膜１６とが混ざり合い、電荷蓄積膜１６と犠牲層の材料とトンネル絶縁膜１８とが混ざり合うために、ブロック絶縁膜１５、電荷蓄積膜１６、及びトンネル絶縁膜１８の膜厚を薄くすることができる。また、ブロック絶縁膜１５と電荷蓄積膜１６とが混ざり合い、電荷蓄積膜１６とトンネル絶縁膜１８とが混ざり合ってもよいので、半導体記憶装置１を製造する工程において高温で熱処理をすることができる。
１ … 半導体記憶装置、２ … 孔、３ … 半導体記憶素子、１１ … 半導体基板、１２ … 基板絶縁膜、１３ … 制御電極（ゲート電極）、１４ … 制御電極絶縁膜、１５ … ブロック絶縁膜、１６ … 電荷蓄積膜、１７ … 立方晶ハフニア粒子、１８ … トンネル絶縁膜、１９ … 半導体層、２０ … 積層体

Claims (9)

  1. 半導体層と、
    前記半導体層上に設けられたトンネル絶縁膜と、
    前記トンネル絶縁膜上に設けられ、膜厚が０．９ｎｍ以上２．８ｎｍ以下であり、立方晶ハフニア粒子を含む電荷蓄積膜と、
    前記電荷蓄積膜上に設けられたブロック絶縁膜と、
    前記ブロック絶縁膜上に設けられた制御電極とを備えることを特徴とする半導体記憶素子。
  2. 前記立方晶ハフニア粒子が価数が＋３価のＳｉを含み、かつ前記電荷蓄積膜がＳｉとＯを含むことを特徴とする請求項１に記載の半導体記憶素子。
  3. 前記電荷蓄積膜に含まれる前記立方晶ハフニア粒子を隔てる材料の成分が、前記トンネル絶縁膜又は前記ブロック絶縁膜の何れかに含まれる材料の成分と同じであることを特徴とする請求項１に記載の半導体記憶素子。
  4. 前記電荷蓄積膜に含まれる前記立方晶ハフニア粒子が前記電荷蓄積膜の層厚の中心から前記トンネル絶縁膜側に寄っており、前記ブロック絶縁膜に含まれる材料の成分が前記電荷蓄積膜側に向かって減少し、前記電荷蓄積膜に含まれる前記立方晶ハフニア粒子を隔てる材料の成分が前記ブロック絶縁膜側に向かって減少していることを特徴とする請求項１に記載の半導体記憶素子。
  5. 前記電荷蓄積膜に含まれる前記立方晶ハフニア粒子が前記電荷蓄積膜の層厚の中心から前記ブロック絶縁膜側に寄っており、前記トンネル絶縁膜に含まれる材料の成分が前記電荷蓄積膜側に向かって減少し、前記電荷蓄積膜に含まれる前記立方晶ハフニア粒子を隔てる材料の成分が前記トンネル絶縁膜側に向かって減少していることを特徴とする請求項１に記載の半導体記憶素子。
  6. 前記電荷蓄積膜に含まれる前記立方晶ハフニア粒子を隔てる材料の成分が、前記トンネル絶縁膜及び前記ブロック絶縁膜に含まれる材料の成分と同じであることを特徴とする請求項１に記載の半導体記憶素子。
  7. 前記トンネル絶縁膜に含まれる材料の成分が前記電荷蓄積膜側に向かって減少し、前記電荷蓄積膜に含まれる前記立方晶ハフニア粒子を隔てる材料の成分が前記トンネル絶縁膜側に向かって減少し、前記ブロック絶縁膜に含まれる材料の成分が前記電荷蓄積膜側に向かって減少し、前記電荷蓄積膜に含まれる前記立方晶ハフニア粒子を隔てる材料の成分が前記ブロック絶縁膜側に向かって減少していることを特徴とする請求項１に記載の半導体記憶素子。
  8. 前記電荷蓄積膜に含まれる前記立方晶ハフニア粒子の面内密度が０．０４０個／ｎｍ２以上０．９４５個／ｎｍ２以下であることを特徴とする請求項１に記載の半導体記憶素子。
  9. 絶縁膜と制御電極とが交互に基板上に積層された積層体と、
    前記積層体が積層された方向に対して、前記積層体の上面から最下層の前記制御電極にまで貫通して設けられた孔の側面に設けられたブロック絶縁膜と、
    前記ブロック絶縁膜の内面に設けられ、膜厚が０．９ｎｍ以上２．８ｎｍ以下であり、立方晶ハフニア粒子を含む電荷蓄積膜と、
    前記電荷蓄積膜の内面に設けられたトンネル絶縁膜と、
    前記トンネル絶縁膜の内面に設けられた半導体層とを備えることを特徴とする半導体記憶装置。
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