JP5306604B2 - 二値半導体記憶装置 - Google Patents

Description

本発明は、ＳｉＯ_２膜に比較して高い誘電率をもつ材料の膜を用い、しかも、その膜中にＨｆＯ _２ 、ＴｉＯ _２ 、或いは、ＺｒＯ _２ のいずれかからなる微細なドットを導入した電荷保持膜をもつ不揮発性の二値半導体記憶装置に関する。

図８は従来の不揮発性メモリの一種であるＭＯＮＯＳ型半導体記憶装置を表す要部切断側面図であり、１はｐ型Ｓｉ半導体基板、２はトンネルＳｉＯ₂ 膜であるゲート絶縁膜、３はＳｉ₃ Ｎ₄ 電荷保持膜、４はＳｉＯ₂ コントロール用絶縁膜、５はゲート電極、６はｎ型ソース領域、７はｎ型ドレイン領域をそれぞれ示している。

この半導体記憶装置に於いては、電荷はＳｉ₃ Ｎ₄ からなる電荷保持膜３内及び電荷保持膜３とＳｉＯ₂ からなるゲート絶縁膜２との界面にトラップされる。

このような半導体記憶装置を微細化し、また、動作電圧の低減を実現する為には、トンネル酸化膜であるゲート絶縁膜２及び電荷保持膜３の薄膜化が不可欠であるが、ゲート絶縁膜２の薄膜化は電荷保持特性の劣化を、そして、電荷保持膜の薄膜化は書き込み効率と書き込み電荷量の低下をそれぞれ招来する。

そこで、このような微細化及び低電圧化に対応する為には、電荷保持膜３の薄膜化が進んでも、メモリ動作に必要な電荷量を十分にトラップでき、且つ、ゲート絶縁膜２が薄くなっても、電荷保持特性の劣化が少ない半導体記憶装置が必要となる。

然しながら、前記説明したＭＯＮＯＳ型半導体記憶装置に於いては、電荷保持膜３の薄膜化には限界があり、前記した薄膜化に関する要求を満たすのは難しいとされている。

近年では、Ｓｉ₃ Ｎ₄ 膜をＡｌ₂ Ｏ₃ やＨｆＯ₂ のような誘電率が高い材料膜に代替することが提案されている（例えば、非特許文献１を参照。）。

然しながら、Ａｌ₂ Ｏ₃ 膜は、電荷を深いトラップレベルに保持することができるので電荷保持特性は良いのであるが、書き込みスピードが遅い旨の欠点がある。

また、ＨｆＯ₂ 膜は、書き込みスピードがＡｌ₂ Ｏ₃ 膜に比較して速いのであるが、電荷保持特性が非常に悪いという欠点があり、特に、ＨｆＯ₂ 膜中にトラップされた電子が膜中を移動してしまう現象が問題となっている。これは結晶化したＨｆＯ₂ の結晶粒界が電荷移動のパスとなっていることが原因と考えられている。

そこで、ＨｆＯ₂ 膜の電荷保持特性を改善する方法が提案されていて、ＨｆＯ₂ ナノドットを電荷保持膜に用いている（例えば特許文献１を参照。）。それに依ると、ＨｆＯ₂ 膜をＨｆＯ₂ ナノドット化することで電荷の移動を抑制することに成功している。

また、ナノドットは直径約２ｎｍで面密度は６×１０¹²／ｃｍ² と微細且つ高密度である為、微細化が進んだ世代でもセルエリアに含まれるドット数のばらつきを抑えることができる旨のメリットがある。

然しながら、ドットが小さくなりすぎた場合には、クーロンブロッケイド効果に依ってドット中に電荷を注入するために必要なエネルギーが大きくなり電荷の書き込みが難しくなり、また、微細なドット中に複数個の電荷が存在する場合、電荷同士の距離が近いので強いクーロン反発力が働くことになる。

このような効果に依って、ナノドットに書き込める電荷量とナノドット中に保持できる電荷量は制限を受けてしまい、このような状態では、電荷を書き込んでいない場合と書き込んだ場合のメモリウインド( 閾値の差) を大きく取ることができず、安定したメモリ動作は望めない。

前記説明した例からも分かるように、書き込みスピードの高速化と良好な電荷保持特性の両立は難しい。その理由は、優れた電荷保持特性を得るためには、トラップレベルの深い順位に電荷を保持することが必要になるが、そのような深い順位への書き込みには時間がかかることに依る。

しかしながら、将来の微細化に対応するためには、深いトラップレベルに効率的に電 荷を書込むことが可能な電荷保持膜が必要である。
国際公開第ＷＯ０６／０５９３６８号パンフレット Ｔ，Ｓｕｇｉｚａｋｉ ｅｔ ａｌ．，Ｐｒｏｃ．ＶＬＳＩ Ｓｙｍｐｏ． Ｔｅｃｈ．Ｄｉｇ．ｐｐ．２７−２８，２００４

本発明では、低電圧に依る高速書き込みと良好な電荷保持特性とを両立させ、しかも、微細化が可能な半導体記憶装置を得ようとする。

本発明に依る二値半導体記憶装置に於いては、半導体基板上に作成された不揮発性メモリであって、ＳｉＯ_２に比較して誘電率が高い絶縁膜と前記絶縁膜中に埋め込んだＨｆＯ _２ 、ＴｉＯ _２ 、或いは、ＺｒＯ _２ のいずれかからなる微細なドットとからなる電荷保持層と、前記電荷保持層を挟み込むトンネル絶縁膜及びコントロール絶縁膜とを備え、前記微細なドットが前記半導体基板表面から等距離に位置する２次元平面上に分布して層を成すことが基本になっている。

前記手段を採ることに依り、低電圧で高速の書き込みが可能であって、しかも、メモリ動作に充分な電荷量をトラップして良好な電荷保持特性をもつ半導体記憶装置を実現することができた。

図１は本発明に依る半導体記憶装置の基本構造を表す要部切断側面図であり、図に於いて、１１はｐ型Ｓｉ半導体基板、１２はトンネルＳｉＯ₂ 膜であるゲート絶縁膜、１３はＨｆＯ₂ ナノドット１３Ａを導入したＡｌ₂ Ｏ₃ からなる電荷保持膜、１４はＳｉＯ₂ からなるコントロール用絶縁膜、１５はゲート電極、１６はｎ型ソース領域、１７はｎ型ドレイン領域をそれぞれ示している。

本発明は、深いトラップレベルに効率的に電荷を書き込むことを可能にする電荷保持膜として、図示したように、ＳｉＯ₂ に比較して誘電率が高い絶縁膜中に微細なナノドットを導入、例えば、埋め込んだ構造を開示するものであり、その構造の一例として、誘電率が高い絶縁膜の材料としてＡｌ₂ Ｏ₃ を用い、また、微細なドットにＨｆＯ₂ ナノドットを用いている。

図２は図１について説明した半導体記憶装置のエネルギーバンド構造を説明する為のバンド図であり、図１に於いて用いた記号と同じ記号で指示した部分は同一或いは同効の部分を表すものとする。

半導体記憶装置に於ける電荷保持特性の観点から考えると、電荷保持膜１３には微細なＨｆＯ₂ ナノドット１３Ａに比較して大きなコンダクションバンドオフセットをもつ材料を用いるのが方が良く、従って、ここではＡｌ₂ Ｏ₃ を用いている。

このような構造にすることに依って、電荷保持膜１３中にポテンシャルの井戸を生成させることができ、この井戸に電荷を容易に捕獲することができる。この場合、微細なナノドット１３Ａと誘電率が高い電荷保持膜１３のバンドオフセットに差があるほど、ナノドット１３Ａ中に捕獲された電子からは高いエネルギー障壁が存在することになる。

例えば、直径３ｎｍのドット１３Ａ中に２個の電荷が捕獲されている場合を考えると、１つの電荷は 0 .４８ｅＶのポテンシャルエネルギーを持っていることになる。従って、電荷保持特性を向上するためには、バンドオフセット差は少なくとも 0 .４８ｅＶ以上は必要であることになり、そして、１つのドットに多数の電荷をトラップさせる場合には、さらに大きなバンドオフセット差が必要になる。

誘電率が高い電荷保持膜１３のトラップレベルが、微細なナノドット１３Ａのコンダクションバンドよりも深い位置にある場合、更に有利である。その理由は、一度ナノドット１３Ａ中に捕獲された電荷がよりエネルギー的に安定なトラップレベル（図２の破線を参照。）に落ち込むと、電荷はより深いレベルにトラップされたことになるので電荷保持特性が更に良くなる。

この場合、書込みスピードの速いナノドット１３Ａのトラップレベルから誘電率が高い電荷保持膜１３のトラップレベルに電荷が移動するので誘電率が高い電荷保持膜の深いトラップレベルに効率的に電荷を保持させることが可能になる。

実施例１であるＡｌ₂ Ｏ₃ からなる電荷保持膜１３中にＨｆＯ₂ ナノドット１３Ａを埋め込んだ構造の半導体記憶装置について説明する。

（１）
熱酸化法を適用することに依り、Ｓｉ基板１１上にトンネルＳｉＯ₂ 膜であるゲート絶縁膜１２を形成する。

（２） ＭＯＣＶＤ（ｍｅｔａｌ ｏｒｇａｎｉｃ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）法を適用することに依り、ゲート絶縁膜１２上に厚さ１ｎｍ〜３ｎｍ程度のＡｌ₂ Ｏ₃ からなる電荷保持膜１３を成膜する。

（３）
ＲＴＡ（ｒａｐｉｄ ｔｈｅｒｍａｌ ａｎｎｅａｌｉｎｇ）法を適用することに依り、窒素雰囲気中で１０００℃、３０秒の条件でアニールを行う。このアニール工程は省略することもできるが、次に堆積するＨｆＯ₂ 膜との反応を抑止したい場合に必要となる。

（４）
ＭＯＣＶＤ法を適用することに依り、アモルファスＨｆＯ₂ 膜を 0 .５ｎｍから２ｎｍ程度の厚さに成膜し、窒素雰囲気中で１０５０℃、１分の条件で熱処理を行って結晶化した微細なＨｆＯ₂ ナノドット１３Ａを得る。尚、ＭＯＣＶＤ法は、ＡＬＤ（ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ）法やスパッタリング法に代替することができる。
また、形成したＨｆＯ₂ ナノドット１３Ａをプラズマ窒化法やＮＨ₃ アニール法などを適用してＨｆＯＮのナノドットにしても良い。

ここで、アモルファスのＨｆＯ₂ 膜を得るには成膜条件を適切に制御することが必要であり、例えば、成膜圧力を３０Ｐａ、温度５００℃という条件で実現できる。

また、ＨｆＯ₂ ナノドットの結晶化は、もっと低温の８００℃程度でも生じるが、ＨｆＯ₂ 膜を十分に結晶化させ、微細なドットを得るためには高温での熱処理が必要である。

（５）
この後、ＭＯＣＶＤ法を適用することに依り、Ａｌ₂ Ｏ₃ を２ｎｍ〜５ｎｍ程度に成膜し、窒素雰囲気中で１０００℃、３０秒の条件でアニールする。尚、この場合のＭＯＣＶＤ法も、工程（４）で説明した他の成膜法に代替して良い。

（６）
ＬＰＣＶＤ（ｌｏｗ ｐｒｅｓｓｕｒｅ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）法を適用することに依り、厚さ１０ｎｍ程度のＨＴＯ（ｈｉｇｈ ｔｅｍｐｅｒａｔｕｒｅ ｏｘｉｄｅ）からなるコントロール絶縁膜１４を成膜する。尚、コントロール絶縁膜１４の膜厚は約３ｎｍ〜２０ｎｍ程度の範囲で選択することができ、その選択は目標とするメモリの動作電圧や電荷保持特性を基礎にして決める。尚、コントロール絶縁膜１４の成膜には、ＰＣＶＤ（ｐｌａｓｍａ ｃｈｅｍｉｃａｌ ｖａｐｏｕｒ ｄｅｐｏｔｉｏｎ）法を適用しても良いし、Ｓｉ酸化膜に窒素を添加してＳｉＯＮ膜にしても良い。

（７）
ＬＰＣＶＤ法を適用することに依り、多結晶Ｓｉ膜を形成してゲート電極１５とする。
尚、ここで用いた多結晶Ｓｉは、リンやホウ素をドーピングした多結晶Ｓｉを用いたり、メタルを用いても良い。

（８）
以上説明した工程を経て作製したゲートスタック構造を断面ＴＥＭ（ｔｒａｎｓｍｉｓｓｉｏｎ ｅｌｅｃｔｒｏｎ ｍｉｃｒｏｓｃｏｐｅ）観察することにより、Ａｌ₂ Ｏ₃ からなる電荷保持膜１３中にＨｆＯ₂ ナノドットが二次元的に埋め込まれているのを確認した。

図３は前記プロセスで作製した電極サイズが１００×１００μｍ² であるキャパシタ構造をＣ−Ｖ測定した結果を表す線図である。

この測定で、電荷書き込みは、ゲート電極１５に正電圧を印加して行い、０Ｖから所定の書き込み電圧までスイープするようにした。その際のスイープ速度は、電荷を十分に書き込む為、１Ｖ／ｓｅｃとした。

書き込み電圧が大きくなるにつれ、フラットバンド電圧Ｖｆｂは正方向にシフトし、電荷保持膜１３に電子がトラップされていることが明らかである。

図４は電荷書き込み後のフラットバンド電圧Ｖｆｂから電荷書き込み前の初期状態に於けるフラットバンド電圧Ｖｆｂを差し引いたΔＶｆｂの書き込み電圧依存性を示す線図である。

図４には、比較の為、電荷保持膜１３として厚さ３ｎｍ及び５ｎｍのＡｌ₂ Ｏ₃ 膜を用いた場合、また、直径３ｎｍのＨｆＯ₂ ナノドットのみを用いた場合それぞれの結果も併せて示してある。

電荷保持膜１３に直径３ｎｍのＨｆＯ₂ ナノドットを用いた場合、低電圧での電荷書き込みが可能であるが、書込み電圧が１４Ｖ以上では、書込み電荷量の飽和が起きていることが看取され、これは上記したように、微細ドット中に保持できる電荷量には制限があることを示している。

また、厚さ３ｎｍのＡｌ₂ Ｏ₃ 膜を電荷保持膜１３として用いた場合、電荷を書き込むことができるゲート電圧は１２Ｖ以上となり、書込み電圧の増加と共に書込み電荷量も増加していく傾向を示し、そして、書込み電圧を２０Ｖまで増やしても書込み電荷量はＨｆＯ₂ ナノドットを電荷保持膜１３に用いた場合よりも少ない。

書込み電荷量を増やすためにＡｌ₂ Ｏ₃ 膜を５ｎｍにした場合の結果を見ると、書き込み電荷量は３ｎｍの場合よりも減少していることが看取される。従って、Ａｌ₂ Ｏ₃ 膜を電荷保持膜１３に用いた場合、書き込み電荷量を増やすためにＡｌ₂ Ｏ₃ 膜の膜厚を増やしても書込み特性の改善はできないことが理解される。

これはＡｌ₂ Ｏ₃ 膜の膜厚を増大させたことにより、それぞれの絶縁膜、即ち、ゲート絶縁膜（トンネルＳｉＯ₂ 膜）、電荷保持膜、コントロール用絶縁膜などに加わる電界が小さくなり電荷書込み効率が悪くなったことに起因する。因に、ゲート電極に印加した電圧は、上記各絶縁膜とＳｉ基板に生成される空乏層とに分配される。

Ａｌ₂ Ｏ₃ 膜からなる電荷保持膜１３中にＨｆＯ₂ ナノドット１３Ａを埋め込んだ構造の場合、電荷書き込みが起こるゲート電圧は１２Ｖであって、Ａｌ₂ Ｏ₃ 膜のみを用いた場合とほぼ同程度であるが、ゲート電圧１５ＶでＨｆＯ₂ ナノドットと同程度の電荷の書き込みが可能であることが看取できる。

ΔＶｆｂは、書込みゲート電圧の増加と共に大きくなり、書込み電圧が２０Ｖの場合で比較すると、Ａｌ₂ Ｏ₃ からなる電荷保持膜１３にＨｆＯ₂ ナノドット１３Ａを埋め込んだ構造を用いることに依り、ΔＶｆｂはＡｌ₂ Ｏ₃ 膜の２ .３５倍、ＨｆＯ₂ ナノドットの１ .８５倍まで増大している。従って、本発明に依る構造にすることで、書込み電荷量が大幅に増加していることが理解できよう。

図５はキャパシタ構造の電荷保持特性を調べた結果を表した線図であり、この結果を得た条件は、ゲート電圧を２０Ｖとして書き込みを行った後、２００℃の高温で長時間保持した後、キャパシタ構造に於けるΔＶｆｂの変化を調べたものである。

この実験では、電荷の書込みは上記と同様な方法で行ったが、書込み時のゲート電圧スイープ速度は 0 .５Ｖ／ｓｅｃにした。高温保持した場合の電荷ロス量はＡｌ₂ Ｏ₃ 膜中にＨｆＯ₂ ナノドットを埋め込んだ構造に於いて顕著であるが、４８時間後であっても約２ .５ＶのΔＶｆｂが保持されている。

これは、書込み電荷量が多いにも拘わらず、それらのほとんどが高温でも保持されていることを意味している。このことから、電荷をトラップしているレベルが深い位置にあって、高温でも十分に安定な電荷保持が可能であることが理解される。

従って、本発明に依る半導体記憶装置の構造では、効率的に深いトラップレベルに電荷を保持させることが可能であり、今後、更に微細化が進んだ世代になっても、低電圧に依る書き込みと良好な電荷保持の両立が実現可能である。

前記説明した実施例では、微細なＨｆＯ₂ ナノドットの上下に位置するＡｌ₂ Ｏ₃ からなる絶縁膜は、その上下で種類が異なっても良い。一般に、Ａｌ₂ Ｏ₃ はＳｉＯ₂ に比較して誘電率が高いので用いられているが、これは、Ｍ₂ Ｏ₃ （Ｍは、イットリウム、ランタン、プラセオジム、ガドリニウム、ジスプロシウム等) を用いても、或いは、それらの窒化物を用いても良い。更に、微細なドットとしてＨｆＯ₂ ナノドットを用いたが、これは、Ｍ′Ｏ₂ （Ｍ′は、チタン、ジルコニウム等）を用いても良いし、 それらの窒化物を用いても良い。更にまた、微細なナノドット層を積層して複数層にしても良い。

ところで、前記説明した実施例１に見られるキャパシタ構造に於いては、誇張して表現すると図６の要部切断側面図に見られるように、微細なＨｆＯ₂ ナノドット１３Ａが高誘電率の電荷保持膜１３に埋め込まれた状態になっていて、微細なＨｆＯ₂ ナノドット１３Ａが高誘電率の電荷保持膜１３に完全に覆われている。

然しながら、低電圧動作をさせる為には、高誘電率の電荷保持膜１３を薄くすることが必要であり、それには、同じく誇張して表現してある図７の要部切断側面図に見られるように、微細なＨｆＯ₂ ナノドット１３Ａの下面がトンネル絶縁膜であるゲート絶縁膜１２に接し、そして、上面はコントロール絶縁膜１４に接するような構成とし（図７では上面を離して表してある。）、ＨｆＯ₂ ナノドット１３Ａどうしの隙間に電荷保持膜１３を構成する高誘電率の物質を詰め込んだような状態にすると良い。

電荷保持膜１３を薄膜化すると、書き込める電荷量は少なくなるのであるが、電子のラテラルマイグレーションを抑止することで、高温でも優れた電荷保持特性を実現することができる。

本発明に於いては、前記説明した実施の形態を含め、多くの形態で実施することができるので、以下、それを付記として例示する。

（付記１）
半導体基板上に作成された不揮発性メモリであって、
ＳｉＯ_２に比較して誘電率が高い絶縁膜と前記絶縁膜中に埋め込んだＨｆＯ _２ 、ＴｉＯ _２ 、或いは、ＺｒＯ _２ のいずれかからなる微細なドットとからなる電荷保持層と、
前記電荷保持層を挟み込むトンネル絶縁膜及びコントロール絶縁膜と
を備え、
前記微細なドットが前記半導体基板表面から等距離に位置する２次元平面上に分布して層を成すことを特徴とする二値半導体記憶装置。

（付記２）
半導体基板上に作成された不揮発性メモリであって、
ＨｆＯ _２ 、ＴｉＯ _２ 、或いは、ＺｒＯ _２ のいずれかからなる微細なドットと該ドット間の隙間を埋めるＳｉＯ_２に比較して誘電率が高い絶縁膜からなる電荷保持膜と、
前記電荷保持層を挟み込むトンネル絶縁膜及びコントロール絶縁膜と
を備え、
前記微細なドットの少なくとも一部が前記トンネル絶縁膜及びコントロール絶縁膜の少なくとも一方に接している
ことを特徴とする二値半導体記憶装置。

（付記３）
前記ＳｉＯ_２に比較して誘電率が高い絶縁膜の材料が金属酸化物、金属窒化物、金属酸窒化物から選択されたものであること
を特徴とする（付記１）または（付記２）に記載の二値半導体記憶装置。

（付記４）
前記ドットの層は１層以上設けられてなること
を特徴とする（付記１）または（付記２）に記載の二値半導体記憶装置。

（付記５）
前記微細なドットの面密度が１×１０^１２／ｃｍ^２以上であり且つ直径が５ｎｍ以下であること
を特徴とする（付記１）または（付記２）に記載の二値半導体記憶装置。

（付記６）
前記ＳｉＯ_２に比較して誘電率が高い絶縁膜が前記微細なドットに比較して深いトラップレベルをもつ材料からなること
を特徴とする（付記１）または（付記２）に記載の二値半導体記憶装置。

（付記７）
前記ＳｉＯ_２に比較して誘電率が高い絶縁膜のコンダクションバンド端エネルギーが、前記微細なドットのコンダクションバンド端エネルギーに比較して大きく且つその差であるコンダクションバンドオフセットが０．４８ｅＶ以上であること
を特徴とする（付記１）または（付記２）に記載の二値半導体記憶装置。

（付記８）
（付記１）或いは（付記２）記載の二値半導体記憶装置を製造するに際し、前記微細なドットを高温熱処理に依って自己組織的に形成すること
を特徴とする二値半導体記憶装置の製造方法。

本発明に依る半導体記憶装置の基本構造を表す要部切断側面図である。 図１について説明した半導体記憶装置のエネルギーバンド構造を説明する為のバンド図である。 電極サイズが１００×１００μｍ² であるキャパシタ構造をＣ−Ｖ測定した結果を表す線図である。 電荷書き込み後のフラットバンド電圧Ｖｆｂから電荷書き込み前の初期状態に於けるフラットバンド電圧Ｖｆｂを差し引いたΔＶｆｂの書き込み電圧依存性を示す線図である。 キャパシタ構造の電荷保持特性を調べた結果を表した線図である。 半導体記憶装置を表す要部切断側面図である。 半導体記憶装置を表す要部切断側面図である。 従来の不揮発性メモリの一種であるＭＯＮＯＳ型半導体記憶装置を表す要部切断側面図である。

符号の説明

１１ ｐ型Ｓｉ半導体基板
１２ トンネルＳｉＯ₂ 膜であるゲート絶縁膜
１３ ＨｆＯ₂ ナノドット１３Ａを導入したＡｌ₂ Ｏ₃ からなる電荷保持膜
１４ ＳｉＯ₂ からなるコントロール用絶縁膜
１５ ゲート電極
１６ ｎ型ソース領域
１７ ｎ型ドレイン領域

Claims (5)

1. 半導体基板上に作成された不揮発性メモリであって、
   ＳｉＯ_２に比較して誘電率が高い絶縁膜と前記絶縁膜中に埋め込んだＨｆＯ _２ 、ＴｉＯ _２ 、或いは、ＺｒＯ _２ のいずれかからなる微細なドットとからなる電荷保持層と、
   前記電荷保持層を挟み込むトンネル絶縁膜及びコントロール絶縁膜と
   を備え、
   前記微細なドットが前記半導体基板表面から等距離に位置する２次元平面上に分布して層を成すことを特徴とする二値半導体記憶装置。
2. 半導体基板上に作成された不揮発性メモリであって、
   ＨｆＯ _２ 、ＴｉＯ _２ 、或いは、ＺｒＯ _２ のいずれかからなる微細なドットと該ドット間の隙間を埋めるＳｉＯ_２に比較して誘電率が高い絶縁膜からなる電荷保持膜と、
   前記電荷保持層を挟み込むトンネル絶縁膜及びコントロール絶縁膜と
   を備え、
   前記微細なドットの少なくとも一部が前記トンネル絶縁膜及びコントロール絶縁膜の少なくとも一方に接している
   ことを特徴とする二値半導体記憶装置。
3. 前記ＳｉＯ_２に比較して誘電率が高い絶縁膜の材料が金属酸化物、金属窒化物、金属酸窒化物から選択されたものであること
   を特徴とする請求項１または請求項２に記載の二値半導体記憶装置。
4. 前記ＳｉＯ_２に比較して誘電率が高い絶縁膜が前記微細なドットに比較して深いトラップレベルをもつ材料からなること
   を特徴とする請求項１または請求項２に記載の二値半導体記憶装置。
5. 前記ＳｉＯ_２に比較して誘電率が高い絶縁膜のコンダクションバンド端エネルギーが、前記微細なドットのコンダクションバンド端エネルギーに比較して大きく且つその差であるコンダクションバンドオフセットが０．４８ｅＶ以上であること
   を特徴とする請求項１または請求項２に記載の二値半導体記憶装置。

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