JP2005340768A - 多値不揮発性半導体記憶素子およびその製造方法 - Google Patents

多値不揮発性半導体記憶素子およびその製造方法 Download PDF

Info

Publication number
JP2005340768A
JP2005340768A JP2005030860A JP2005030860A JP2005340768A JP 2005340768 A JP2005340768 A JP 2005340768A JP 2005030860 A JP2005030860 A JP 2005030860A JP 2005030860 A JP2005030860 A JP 2005030860A JP 2005340768 A JP2005340768 A JP 2005340768A
Authority
JP
Japan
Prior art keywords
ultrafine particles
charge
semiconductor memory
floating gate
channel
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2005030860A
Other languages
English (en)
Inventor
Masaaki Takada
雅章 高田
Mitsumasa Koyanagi
光正 小柳
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Koyanagi Mitsumasa
AGC Inc
Original Assignee
Asahi Glass Co Ltd
Koyanagi Mitsumasa
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Asahi Glass Co Ltd, Koyanagi Mitsumasa filed Critical Asahi Glass Co Ltd
Priority to JP2005030860A priority Critical patent/JP2005340768A/ja
Priority to PCT/JP2005/007182 priority patent/WO2005101488A1/ja
Priority to EP05730478A priority patent/EP1737033A4/en
Priority to TW094112103A priority patent/TW200614435A/zh
Publication of JP2005340768A publication Critical patent/JP2005340768A/ja
Withdrawn legal-status Critical Current

Links

Images

Landscapes

  • Formation Of Insulating Films (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Thin Film Transistor (AREA)

Abstract

【課題】 安定な多値記憶動作を可能とすると共に十分なメモリウィンドウを確保することが可能な多値不揮発性半導体記憶素子およびその製造方法を提供すること。
【解決手段】 半導体基板１上に形成され、ソース領域６と、ドレイン領域７と、チャネル形成領域上に形成されたトンネル絶縁層２と、チャネルから注入された電荷を保持する電荷保持層３と、ゲート間絶縁層４と、制御ゲート５とを備え、電荷保持層３が、１０１２〜１０１４個／ｃｍ３の密度で独立分散した、粒子径５ｎｍ以下の浮遊ゲートとして機能する超微粒子（仕事関数が４．２ｅＶ以上）と、母相絶縁体（電子親和力が１．０ｅＶ以下の非晶質の物質）とによって構成されている。
【選択図】 図１

Description

本発明は、多値不揮発性半導体記憶素子およびその製造方法に関し、詳しくは、浮遊ゲートとして機能する超微粒子と母相絶縁体とによって構成される電荷保持層を有し、室温環境下および高温環境下において安定的に多値動作が可能な多値不揮発性半導体記憶素子およびその製造方法に関する。
従来、データを書き換え可能に記憶する大容量の記憶素子または記録媒体として、ＤＲＡＭ、ＳＲＡＭ等の半導体記憶素子、または、ハードディスク、光磁気ディスク、光ディスク等の回転ディスク型記録媒体があり、これらを用いたシステムが開発され、使用されてきた。このうち、データの書き込み、読み出し速度が速く高集積化が容易などの特徴を有するＤＲＡＭは、パソコンなどの一時記憶素子として広く用いられてきた。しかし、ＤＲＡＭは、揮発性（外部からの電源供給が停止されたとき、保持していた記録が消滅することをいう。）メモリであるため、記録の保持のためには外部からの電力供給が必要である。そのため、安定な電力供給が困難な情報携帯端末機器では、通常、ＤＲＡＭは用いられなかった。
一方、ハードディスクシステム等に関しては、データの揮発性はないが、上記の記憶素子に比して、書き込みおよび読み出し速度が遅く、消費電力が比較的大きいという欠点がある。また機器構造上、機械的振動や衝撃に弱いという欠点がある。そのため、回転ディスク型記録媒体は、通常、携帯端末機器には多くは利用されない。
近年の携帯端末機器市場の広がりに伴い、携帯端末機器に用いる記憶素子として、不揮発性を有し、記憶容量が大きく、高速書き込みおよび高速読み出しが可能で、利用の際の機械的振動に対しても動作が安定し、消費電力が低い、等の性能を備えたものが求められている。また、従来の半導体製造技術を用いて簡易に作成できるということも、求められる。
ここで、上記の要求を満たす記憶素子として、フラッシュメモリ、強誘電体メモリ、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、相変化メモリ等の不揮発性半導体記憶素子は、現時点で開発段階または一部実用段階にあるが、今後の利用が期待されている。
上記の不揮発性半導体記憶素子には、例えば、以下に述べるような一長一短がある。まず、ＭＲＡＭは、書き込み速度が速いことや書き換え可能回数が多いなど優れた点が多く、ＤＲＡＭの置き換えメモリとして最有力候補の一つと言われている。しかし、ＭＲＡＭは、メモリセルがトランジスタとＴＭＲ（Ｔｕｎｎｅｌ Ｍａｇｎｅｔｏ Ｒｅｓｉｓｔｉｖｅ）素子（トンネル磁気抵抗素子）とによって構成されているため、構造が比較的複雑であること、素子の微細化が困難であること、それゆえ簡易に作成できないこと、作成プロセス上の技術的課題が多い強磁性材料を導入しなければならないこと等の問題がある。そして、何よりも、特性ばらつきの小さいＴＭＲ素子の製造技術の確立が困難という問題がある。
一方、フラッシュメモリのメモリセルは基本的にトランジスタ１つで構成された単純な構成を有するため、セルサイズを小さくでき、また、従来のＤＲＡＭプロセス技術を用いて微細化できるため、大きな記憶容量を有するフラッシュメモリを簡易に製造できる。このような理由から、フラッシュメモリは、既に、携帯端末機器用の記憶素子として大きな市場を形成している。近年、半導体素子の高速化、微細化が推進されているが、この流れに沿ってフラッシュメモリにおいても素子の微細化、高速化、電荷保持能力の向上など、高性能化のための研究が盛んに行われている。
現在、携帯端末機器用の記憶素子として用いられているフラッシュメモリのうち、ＮＯＲ型フラッシュメモリを例にとり、以下に説明する。まず、ＮＯＲ型フラッシュメモリからの読み出し時間に関してであるが、指定されたメモリセルからの保持データの読み出しは、１００ｎｓ程度またはそれ以下の比較的短い時間で完了する。
一方、データの書き込みは、チャネルから浮遊ゲートへのチャネルホットエレクトロン（ＣＨＥ）注入により行われるが、ＣＨＥ注入の電荷注入効率（供給電流に対する注入電流の割合のことをいう。）が低いため、データの書き込みに要する時間は、データの読み出しに要する時間より長くなってしまう。また、データの消去は、浮遊ゲートからチャネル形成領域またはソースへの、ファウラ−ノルドハイム（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ、以下、ＦＮという。）トンネル電流による電荷放出によって行われるが、ＦＮトンネル電流による電荷放出に時間を要するため、データの消去に要する時間は、データの読み出しに要する時間より長くなる。
具体的には、書き込みには１μｓ台、消去にいたっては数百ｍｓから数ｓ台の比較的長い時間が必要となる。このため、フラッシュメモリの大容量化・低コスト化が比較的容易であるにもかかわらずその用途が限定され、ＤＲＡＭなど高速メモリへの置換えは難しい状況にある。このような問題を解決すべく、チャネル−浮遊ゲート間のトンネル絶縁層の物理的厚さを薄くして書き換え時間を律速している電荷放出または電荷注入に要する時間を低減しようとする試みがある。
しかし、このトンネル絶縁層を薄くすると、浮遊ゲートが帯電しているときにトンネル絶縁層の膜厚に反比例した非常に強い電界がトンネル絶縁層にかかるため、書き換え動作の繰返しによりトンネル絶縁層を電荷が何度も通過することによるストレスが発生し、トンネル絶縁層が絶縁破壊を起こしやすくなる。
トンネル絶縁層のどこか１ヶ所でも絶縁破壊が生じると、現状のフラッシュメモリはバルク浮遊ゲート型フラッシュメモリであるため、浮遊ゲートに保持されている電荷の大部分がリークし、以後そのメモリセルはデータ保持能力を失ってしまう。そのため、現状では電荷保持の信頼性を保つためにトンネル絶縁層の厚さを約１０ｎｍと厚くせざるを得ず、書き換え時間の短縮が困難な状況にある。また、トンネル絶縁層の膜厚と素子全体の寸法は相似的に縮小するという法則があるため、素子全体の微細化の妨げともなっている。
さらに、フラッシュメモリの高集積化に伴い、隣接する素子間の浮遊ゲートの間隔が縮まり、隣接浮遊ゲート間の容量結合が強まる。これにより指定アドレスの素子に隣接する素子の浮遊ゲートの電位が変化するなど、隣接浮遊ゲート間で相互に影響を及ぼしあい、読み出しおよび書き込み時に誤動作を起こしやすくなることが指摘されている。この隣接浮遊ゲート間の容量結合の影響は、特に高集積化の進行が著しいＮＡＮＤ型フラッシュメモリにおいて顕著である。
上記の理由から、上記のバルク浮遊ゲート型フラッシュメモリ素子の微細化および高密度化は、今後、急激に困難を増し、早ければ２００７年頃には微細化の限界に到達するとさえ言われている。
高速動作を実現すると共に、絶縁破壊による電荷保持能力の低下を防止し、隣接素子の浮遊ゲート間の寄生容量の影響を低減する技術として、浮遊ゲートを複数に分割し、従来の構造のゲートが保持していた電荷を空間的に離散させて保持させるという技術がある。
この技術を用いた不揮発性半導体メモリとしては、ＭＯＮＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）メモリまたはＳＯＮＯＳ（ＭＯＮＯＳメモリのゲート電極の材料を金属から半導体に置き換えたもの。電極材料としては、例えば、Ｐｏｌｙ−Ｓｉが用いられる。）がある。
図３は、ＭＯＮＯＳメモリを構成するトランジスタの概念的な断面構造の一例を示す図である。図３に示すＭＯＮＯＳメモリ３０を構成するトランジスタは、ｐ型半導体基板１と、酸化膜からなるトンネル絶縁層２と、トンネル絶縁層２上に積層された、浮遊ゲートの代わりのＳｉＮｘ膜３３と、ＳｉＮｘ膜３３上に積層された酸化膜からなる絶縁層３４と、制御ゲート５と、ソース領域６と、ドレイン領域７とを備えた構成を有する。
ＭＯＮＯＳメモリ３０を構成するトランジスタは、電荷を保持する、少なくとも２種類の準位が存在する。そのうちの１つは、トンネル絶縁層２または絶縁層３４とＳｉＮｘ膜３３との界面に存在する界面準位３３ａ１であり、もう１つは、ＳｉＮｘ膜３３中に離散的に分布するトラップ準位３３ａ２である。ＭＯＮＯＳメモリ３０を構成するトランジスタは、これらの準位に電荷を分離させて保持するようになっている。
このように、電荷を保持する界面準位３３ａ１およびトラップ準位３３ａ２が空間的に離散して分布するため、トンネル絶縁層２のいずれか１ヶ所で絶縁破壊が生じたとしても、その絶縁破壊による電荷リークは局所的にしか生じない。そのため、一部に局所的な絶縁破壊が生じたとしても、メモリセルの電荷保持能力をほぼ維持できる。上記の理由から、ＭＯＮＯＳメモリは、現状のバルク浮遊ゲート型フラッシュメモリに比して書き換え回数の点で優れていると共に、トンネル絶縁層２の物理的厚さも比較的薄くできることからメモリセルを微細化できるなどの点でも有利とされている。
しかし、ＳｉＮｘ膜３３のトラップ準位の深さ（電子に対してはトラップ準位と伝導帯下端とのエネルギー差、正孔に対してはトラップ準位と価電子帯上端とのエネルギー差をいう。）が電荷をトラップするのに必ずしも充分に深くないなどの理由により、一旦トラップされた電荷が逃げやすく、絶対的な電荷保持能力（絶縁破壊による電流リークがない素子が有する電荷保持能力のことをいう。）は低いという欠点がある。
一方、ＭＯＮＯＳメモリと同様に電荷を離散的に保持させることによってトンネル絶縁層２の絶縁破壊の問題、および、隣接浮遊ゲート間の寄生容量の問題を解決できると共に、ＭＯＮＯＳメモリよりも絶対的な電荷保持能力をさらに高める方法として、チャネル形成領域と制御ゲート５との間の絶縁層中にＳｉの超微粒子を多数分散させて浮遊ゲートとする構造が考えられている。
図４は、Ｓｉ超微粒子を浮遊ゲートとする半導体記憶素子の概念的な断面構造の一例を示す図である（例えば、特許文献１参照。）。図４に示す超微粒子浮遊ゲート型不揮発性半導体記憶素子４０を構成する各構成部のうち、図３に示すＭＯＮＯＳメモリ３０を構成する各構成部と同様の構成のものについては、同一の番号を付し、その説明を省略する。
特許文献１に開示された技術では、図４に示すようにトンネル絶縁層２の上に、ＣＶＤ法により形成された多数のＳｉ超微粒子４３が浮遊ゲートとして形成されている。
不純物を含まないＳｉ超微粒子４３が浮遊ゲートとして用いられる場合、注入された電子はＳｉの伝導帯準位にトラップされ、トラップされた電子から見たポテンシャル障壁の高さは、Ｓｉ超微粒子４３を囲む各酸化膜（トンネル絶縁層２および絶縁層４４）の伝導帯準位とＳｉの伝導帯準位の差、すなわちＳｉと酸化膜の電子親和力の差となる。このポテンシャル障壁は、ＭＯＮＯＳメモリ３０のＳｉＮｘ膜３３中のトラップが形成する障壁より概して深いため、トラップされた電子は、ｐ型半導体基板１および制御ゲート５等に移動し難い。そのため、図４に示す断面構造の超微粒子浮遊ゲート型不揮発性半導体記憶素子４０の電荷保持能力は、ＭＯＮＯＳメモリよりも高くなる。
しかし、上記の超微粒子浮遊ゲート型不揮発性半導体記憶素子４０を構成する電荷保持層３では、Ｓｉ超微粒子の密度が十分でないため、メモリウィンドウの大きさを十分確保することが困難であったり、メモリウィンドウのばらつきが比較的大きくなりやすく、将来の素子の微細化への対応が困難であるという問題がある。
さらに、特許文献２に開示された不揮発性半導体記憶素子は、浮遊ゲートの材料にＳｉ以外の金属などを用いることができる。ここで、金属の仕事関数がＳｉの電子親和力よりも概して大きいため、金属を浮遊ゲートとして用いた場合の方がＳｉを浮遊ゲートとして用いた場合よりもポテンシャル障壁を高くすることができ、電荷保持能力を高くできる。
このことは、以下のように説明される。図７は、浮遊ゲートとしてＳｉ、ＷおよびＣｏ超微粒子を用いた場合の、各材料の超微粒子に捕獲された電子がＳｉＯ２膜の絶縁層を通ってＳｉ基板にトンネルする確率を理論的に計算した結果を示す図である。なお、グラフの横軸は電子が透過するＳｉＯ２膜のトンネル絶縁層の厚さを表している。この結果によれば、ＷおよびＣｏの金属浮遊ゲートを用いた場合のトンネル確率は、Ｓｉ浮遊ゲートを用いた場合に比して、２〜５桁程度低い。すなわち、金属浮遊ゲートからのリーク電流は、Ｓｉ浮遊ゲートのそれに比して、１００〜１０万分の１程度までに小さくなる。このように、浮遊ゲートにＳｉを用いるよりも、Ｓｉの電子親和力の値よりも大きな値の仕事関数を有する金属を用いることによって、高い電荷保持能力を得ることができる。かかる効果は、高温環境下においても同様である。また、浮遊ゲートの密度が１０１２〜１０１４／ｃｍ２と非常に高く、メモリウィンドウの大きさ、および、メモリウィンドウの均一性において、特許文献２に開示されたＳｉ浮遊ゲートの不揮発性半導体記憶素子のそれよりも優れている。
しかし、上記の特許文献２に開示された不揮発性半導体記憶素子では、浮遊ゲートの密度が高くなることがあり、特に多値記憶動作を行う上においては必ずしも最適な状態とは言えない場合があり、改善の余地があった。
ここで、多値記憶動作とは、通常の記憶動作では「０」または「１」を示す１ビットの情報を１つの記憶素子に記憶させるのに対し、１ビットを超える情報を１つの記憶素子に記憶させる動作をいう。これにより素子密度を向上させることなく記憶密度を向上できる。
絶縁膜中に電荷を保持させる構造の不揮発性半導体記憶素子における多値記憶動作の方式は、いくつかの方法が考えられている。ＭＯＮＯＳメモリ、超微粒子浮遊ゲートを設けた不揮発性半導体記憶素子等の電荷離散保持型半導体記憶素子では、電荷は空間的に離散した状態で保持されることから、このことを利用し比較的容易に多値動作を行うことができる。
以下、多値記憶動作の１例として、２ビットの情報を記憶させる２ビット記憶動作について、上記の電荷離散保持型不揮発性半導体記憶素子を取り上げ、図５を用いて説明する。電荷離散保持型不揮発性半導体記憶素子は、電荷を空間的に独立離散して保持できることから、浮遊ゲートに電荷を保持させる態様として、例えば次の４つの態様をとることが可能である。電荷を異なる態様で保持することが可能であり、かつその異なる態様を検出することができれば、多値記憶動作が可能となる。
すなわち、（１）電荷保持層３を構成する浮遊ゲートの殆どに電荷が保持されていない態様、（２）電荷保持層３を構成する浮遊ゲートの殆どに電荷が保持されている態様、（３）電荷保持層３を構成する浮遊ゲートのうち、ドレイン側の浮遊ゲートに電荷が保持された態様、（４）電荷保持層３を構成する浮遊ゲートのうち、ソース側の浮遊ゲートに電荷が保持された態様、の合計４つの態様である。
まず、データの書き込み動作について説明する。上記の態様（２）を実現するためには、以下のように行う。電荷保持層３を構成する全浮遊ゲートの殆どに電荷を保持させるには、ＦＮトンネル電流により、または、基板ホットエレクトロン（ＳＨＥ）となった電子の注入により行われる。具体的には、ｐ型半導体基板１と制御ゲート５との間に、ＦＮトンネル電流が生ずるための、または、基板ホットエレクトロンを生成するための充分な電圧（＋＋Ｖｇ）を印加し、ｐ型半導体基板１、ソース領域６およびドレイン領域７を接地する。なお、以下では、特に断る場合を除いてｐ型半導体基板１をアース電位とする。したがって、上記の制御ゲート５は、「＋＋Ｖｇ」の電位に有ることとなる。
上記の動作によって、ｐ型半導体基板１と制御ゲート５の間に一様な電界分布を生じさせることができるため、ゲート長方向の殆どの浮遊ゲートに電荷が注入され、保持されることになる。図５（ｂ）に、上記のようにして注入される電子を符号５０ａを付して示した。
また、電荷を保持する浮遊ゲートを電荷を保持しない浮遊ゲートと区別するため、前者を電荷保持浮遊ゲート、後者を無電荷浮遊ゲートといい、それぞれ、符号３ａ２、３ａ１を付して示した。
次に、上記の態様（３）を実現するためには、以下のように行う。電荷保持層３を構成する浮遊ゲートのうち、ドレイン端近傍の浮遊ゲートに電荷を保持させるには、チャネルホットエレクトロン（ＣＨＥ）となった電子の注入により行われる。具体的には、ｐ型半導体基板１とソース領域６をアース電位にし、制御ゲート５およびドレイン領域７に、ＣＨＥが再生され、かつ、そのＣＨＥが浮遊ゲートに注入される現象が効果的に生じるために充分な電位（＋＋Ｖｇ、＋＋Ｖｓｄ）をそれぞれ与える。
上記の動作によって、ドレイン端近傍でポテンシャル障壁を飛び越えるチャネルホットエレクトロンが発生するため、ドレイン端近傍の浮遊ゲートのみにチャネルホットエレクトロンが注入される。注入されたチャネルホットエレクトロンは、各浮遊ゲートが空間的に離散しているため、ドレイン端近傍の浮遊ゲート内に留まる。図５（ｃ）に、上記のようにして注入されるチャネルホットエレクトロンを符号５０ｂを付して示した。
上記の態様（４）を実現するためには、態様（３）と同様に行う。ただし、ｐ型半導体基板１およびドレイン領域７をアース電位とし、ソース領域６を、チャネル内で電子を加速し、チャネルホットエレクトロンにするための充分な電位（＋＋Ｖｓｄ）にする。このようにすることにより、ソース端近傍でチャネルホットエレクトロンが生成され、ソース端近傍の浮遊ゲートにチャネルホットエレクトロンが注入されることになる。
次に、浮遊ゲートに電荷が、上記の４つの態様のうちのいずれの態様で保持されているか（電荷を保持しない態様（１）を含む）を検出することである、読み出し動作について説明する。まず、態様（３）であるか否かの検出、つまり、ドレイン側の浮遊ゲートに電荷が保持されている態様の検出、の動作について図６を用いて説明する。
この場合、電荷保持浮遊ゲートはドレイン端近傍に位置するため、電荷保持浮遊ゲートに保持された電荷による静電的な影響は、電荷保持浮遊ゲートの直近の領域である、ドレイン端近傍のみにあらわれる。この状態で、まず、電荷保持浮遊ゲートに近いドレイン側の領域が高電位となるようにドレイン領域７の電位（＋＋Ｖｓｄ）を設定する。
ドレイン領域７の電位（＋＋Ｖｓｄ）は、ドレイン端近傍で空乏層６１ａが形成されると共に、チャネル６２ａがドレイン端まで達しないような電位に設定されるものとする（図６（ａ）参照。）。すなわち、電荷保持浮遊ゲート近傍でチャネル６２ａが消滅し、空乏層６１ａが形成されている状態を実現する電位に設定される。
以下、このようにドレイン側またはソース側に空乏層が形成される動作領域での動作を、飽和領域動作という。この状態では、チャネル６２ａは、電荷保持浮遊ゲート近傍で消滅しているため、チャネル６２ａ内を流れるソース−ドレイン間電流Ｉｓｄは、電荷保持浮遊ゲートの影響を受けにくい。一方、チャネル６２ａを流れるソース−ドレイン間電流Ｉｓｄは、空乏層内の強い電界に支配され、電荷保持浮遊ゲートから受ける影響は相対的に小さい。したがって、この場合、ソース−ドレイン間電流Ｉｓｄは、電荷保持浮遊ゲートの影響をほとんど受けない。
この状態でソース−ドレイン間に所定のソース−ドレイン電流Ｉｓｄを流すためのゲート電圧のしきい値電圧は、浮遊ゲートが電荷を保持しない態様（１）でのしきい値電圧にほぼ等しい。ここで、上記のように電位を設定した場合に流れるソース−ドレイン電流Ｉｓｄ（図６（ａ）参照。）をフォワード読み出し電流といい、フォワード読み出し電流と反対の向きのソース−ドレイン電流Ｉｓｄ（図６（ｂ）参照。）をリバース読み出し電流という。
次に、図６（ｂ）に示すようにリバース読み出し電流を流す電位、すなわち、ソース領域６を電位（＋＋Ｖｓｄ）に設定し、ドレイン領域７をアース電位に設定する。この場合も、不揮発性半導体記憶素子は、飽和領域動作を行い、一部にチャネルが形成されているものとする。このような電位の設定の下では、ソース端近傍で空乏層６１ｂが形成され、ドレイン側にチャネル６２ｂが形成される。
ここで、電荷保持浮遊ゲート３ａ２がドレイン側にあるため、ドレイン側のチャネルは、電荷保持浮遊ゲート３ａ２に保持されている電荷の静電的影響を受ける。電荷保持浮遊ゲート３ａ２に保持されている電荷の静電的影響は、半導体表面に誘起する電荷の密度（以下、誘起電荷密度という。）を低下させるように働く。電荷保持浮遊ゲート３ａ２に保持されている電荷が電子であるため、制御ゲート５の電位を引き下げるのと同様の効果を有するからである。
このドレイン側での誘起電荷密度の低下がソース−ドレイン電流Ｉｓｄに対してボトルネックとなり、所定のリバース読み出し電流を得るためのしきい値電圧は、高電圧側へシフトする。このように、フォワード読み出し電流とリバース読み出し電流のそれぞれに対するしきい値電圧の相違により、態様（３）であるか否かを検出できる。態様（４）の場合も同様に検出することが可能である。
一方、上記の態様（２）に関しては、所定の読み出し電流を流すためのしきい値電圧が、態様（１）で同一の読み出し電流を流すためのしきい値電圧よりも高いと共に、フォーワード電流とリバース電流を流すためのしきい値電圧がほぼ同程度であることから、態様（２）を他の態様から識別して検出できる。これは、態様（２）では、電荷保持浮遊ゲートの分布がソース側、ドレイン側で偏りがなく、対称に分布するためである。
このように多値記憶動作が可能であるには、電荷保持浮遊ゲートの空間分布の対称性と非対称性が保存される必要がある。電荷保持浮遊ゲートに保持された電荷が浮遊ゲート間を容易に動き回れるようでは、初期状態として電荷保持浮遊ゲートの分布が空間的に非対称になるように電荷を注入した場合でも、その後の電荷の浮遊ゲート間の移動により電荷保持浮遊ゲートの分布の非対称性を失ってしまう。そのため、電荷保持浮遊ゲートの電荷が浮遊ゲート間を移動するのでは、多値記憶動作を安定に行うことは困難である。
特開平１１−１８６４２１号公報 特願平１４−２１３９００号公報
しかし、このような従来の、バルク浮遊ゲート型フラッシュメモリ、ＭＯＮＯＳメモリ、ＳＯＮＯＳメモリでは、安定な多値記憶動作が困難であるという問題があった。また、Ｓｉ超微粒子浮遊ゲート型フラッシュメモリでは、メモリウィンドウの大きさやその均一性が安定動作において不十分であるという問題があった。
本発明はこのような問題を解決するためになされたもので、従来の素子よりも室温環境下および高温環境下において安定な多値記憶動作を可能とすると共に十分なメモリウィンドウを確保することが可能な多値不揮発性半導体記憶素子およびその製造方法を提供するものである。
下記の要旨を有する。
１．半導体基板上に形成され、ソース領域と、ドレイン領域と、前記ソース領域と前記ドレイン領域との間のチャネルを形成するためのチャネル形成領域上に形成されたトンネル絶縁層と、前記トンネル絶縁層を通過して前記チャネルから注入された電荷を保持する電荷保持層と、前記電荷保持層上に形成されたゲート間絶縁層と、前記ゲート間絶縁層上に形成され前記電荷保持層に電荷を保持させまたは放出させる制御を行うための制御ゲートとを備えた不揮発性半導体記憶素子において、前記電荷保持層は、浮遊ゲートとして機能する、平均の粒子径が５ｎｍ以下で、１種類以上の単元素物質または化合物からなる独立分散した複数の超微粒子と、各前記超微粒子の一部または全部を取り囲む母相絶縁体とによって構成され、各前記超微粒子は、仕事関数が４．２ｅＶ以上の良導体材料からなると共に、最も隣接する前記超微粒子との平均の外殻間隔距離が１ｎｍ以上５ｎｍ以下であり、前記母相絶縁体は、１．０ｅＶ以下の電子親和力を有する物質からなる多値不揮発性半導体記憶素子。なお、ここでいう外殻とは、超微粒子表面、または別の表現をすれば超微粒子と母相絶縁層との界面をさす。また外殻間隔距離とは、超微粒子の表面と、その超微粒子に最隣接する超微粒子の表面の間の最短距離をさす。
この構成により、超微粒子の分散の密度、粒子径等の適正化がなされると共に、超微粒子および母相絶縁体を構成する材料の選択によるエネルギー障壁の高さの適正化がなされたため、従来の素子よりも室温環境下および高温環境下において安定な多値記憶動作を可能とすると共に十分なメモリウィンドウを確保することが可能な多値不揮発性半導体記憶素子を実現できる。
２．半導体基板上に形成され、ソース領域と、ドレイン領域と、前記ソース領域と前記ドレイン領域との間のチャネルを形成するためのチャネル形成領域上に形成されたトンネル絶縁層と、前記トンネル絶縁層を通過して前記チャネルから注入された電荷を保持する電荷保持層と、前記電荷保持層上に形成されたゲート間絶縁層と、前記ゲート間絶縁層上に形成され前記電荷保持層に電荷を保持させまたは放出させる制御を行うための制御ゲートとを備えた不揮発性半導体記憶素子において、前記電荷保持層は、浮遊ゲートとして機能する、平均の粒子径が５ｎｍ以下で、１種類以上の単元素物質または化合物からなる独立分散した複数の超微粒子と、各前記超微粒子の一部または全部を取り囲む母相絶縁体とによって構成され、各前記超微粒子は、電子親和力が４．２ｅＶ以上の半導体材料からなると共に、最も隣接する前記超微粒子との平均の外殻間隔距離が１ｎｍ以上５ｎｍ以下であり、前記母相絶縁体は、１．０ｅＶ以下の電子親和力を有する物質からなる多値不揮発性半導体記憶素子。
この構成により、上記１の多値不揮発性半導体記憶素子の効果に加え、良導体材料の代わりに、４．２ｅＶ以上の電子親和力を有する半導体材料を用いることとしたため、室温環境下および高温環境下において安定した多値記憶動作を可能とする超微粒子として用いることができる材料の種類を拡大することができ、素子設計上の自由度を拡大することが可能な多値不揮発性半導体記憶素子を実現できる。
３．前記超微粒子の仕事関数と前記半導体基板の仕事関数との差が０．５ｅＶ以下である上記１または２の多値不揮発性半導体記憶素子。
この構成により、上記１または２の多値不揮発性半導体記憶素子の効果に加え、各超微粒子をなす物質の仕事関数と、半導体基板の仕事関数との差の絶対値が、０．５ｅＶ以下になるようにしたため、超微粒子に電荷を注入する書き込み動作以前に半導体基板から電荷が超微粒子に移動することを防止でき、室温環境下および高温環境下の動作において情報の保持に役立たない電荷の超微粒子への移動を防止することが可能な多値不揮発性半導体記憶素子を実現できる。
４．前記超微粒子の仕事関数と前記制御ゲートの仕事関数との差が０．５ｅＶ以下である上記１または２の多値不揮発性半導体記憶素子。
この構成により、上記１または２の多値不揮発性半導体記憶素子の効果に加え、各超微粒子をなす物質の仕事関数と、制御ゲートの仕事関数との差の絶対値が、０．５ｅＶ以下になるようにしたため、超微粒子に電荷を注入する書き込み動作以前に制御ゲートから電荷が超微粒子に移動することを防止でき、室温環境下および高温環境下の動作において情報の保持に役立たない電荷の超微粒子への移動を防止することが可能な多値不揮発性半導体記憶素子を実現できる。
５．上記１から４までのいずれかの多値不揮発性半導体記憶素子の製造方法において、前記電荷保持層を物理的蒸着法によって形成するようにした多値不揮発性半導体記憶素子の製造方法。
この構成により、物理的蒸着法は相分離を生じさせやすいため、上記１から４までのいずれかの多値不揮発性半導体記憶素子の効果を有する多値不揮発性半導体記憶素子の電荷保持層を容易に作成することが可能な多値不揮発性半導体記憶素子の製造方法を実現できる。
６．前記電荷保持層を形成する前記物理的蒸着法が、スパッタリング法である上記５の多値不揮発性半導体記憶素子の製造方法。
この構成により、上記５の多値不揮発性半導体記憶素子の製造方法の効果に加え、スパッタリング法は、成膜材料を幅広く選択できること、緻密な膜を得易いこと、下地との密着性が高い膜が得られること、量産性に優れていることなどのため、上記１から４までのいずれかの多値不揮発性半導体記憶素子の効果を有する多値不揮発性半導体記憶素子の電荷保持層を好適に製造することが可能な多値不揮発性半導体記憶素子の製造方法を実現できる。
本発明は、超微粒子の分散の密度、粒子径等の適正化がなされると共に、超微粒子および母相絶縁体を構成する材料の選択によるエネルギー障壁の高さの適正化がなされたため、従来の素子よりも室温環境下および高温環境下において安定な多値記憶動作を可能とすると共に十分なメモリウィンドウを確保することが可能な多値不揮発性半導体記憶素子およびその製造方法を提供できる。
以下、本発明の実施の形態について説明する。図１は、本発明の実施の形態に係る多値不揮発性半導体記憶素子の断面構造を概念的に示す説明図である。図１において、多値不揮発性半導体記憶素子１０は、ｐ型半導体基板１上に形成され、ソース領域６と、ドレイン領域７と、ソース領域６とドレイン領域７との間のチャネルを形成するためのチャネル形成領域上に形成されたトンネル絶縁層２と、トンネル絶縁層２を通過してチャネルから注入された電荷を保持する電荷保持層３と、電荷保持層３上に形成されたゲート間絶縁層４と、ゲート間絶縁層４上に形成され電荷保持層３に電荷を保持させ、または、放出させる制御を行うための制御ゲート５とを備える。
上記の電荷保持層３は、浮遊ゲートとして機能する、平均の粒子径が５ｎｍ以下で、１種類以上の単元素物質または化合物からなる独立分散した複数の超微粒子３ａと、各超微粒子３ａの一部または全部を取り囲む母相絶縁体３ｂとによって構成される。各超微粒子３ａは、仕事関数または電子親和力が４．２ｅＶ以上の材料からなると共に、最も隣接する超微粒子との平均の外殻間隔距離が１ｎｍ以上５ｎｍ以下である。
以下では、特に断る場合を除き、ｐ型半導体基板１としてｐ型半導体基板を用いるものとするが、埋め込み酸化膜（Ｂｕｒｉｅｄ Ｏｘｉｄｅ、ＢＯＸ）を有するＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板を用いるのでもよい。ここで、トンネル絶縁層２としては、ｐ型半導体基板と界面接合性が比較的良好なＳｉＯ２等の酸化膜や、制御ゲート電圧によるｐ型半導体基板表面の電界分布の制御性を高め、誘電率の高い、例えば、ＳｉＯｘＮｙ（０≦ｘ＜２、０＜ｙ≦４／３）系材料、ＨｆＯ２等の材料が好適に使用できる。
また、トンネル絶縁層２の材料として、ＳｉＮｘ（０＜ｘ≦４／３）等の窒素化合物系絶縁膜、ＨｆＯ２やＬａＯｘ等の非Ｓｉ系酸化物を用いることは、浮遊ゲート材料に金属材料を採用した場合に、浮遊ゲート材料の金属材料の一部がトンネル絶縁層を通してｐ型半導体基板１側へ拡散し、ＭＯＳＦＥＴのしきい値電圧を変化させることを防止できるため、極めて望ましい。
また、トンネル絶縁層２の膜厚は、データの書き込み／消去動作を高速に行わせるため、できるだけ薄い方がよく、８ｎｍ以下であることが好ましい。さらに、トンネル絶縁層２の膜厚を、５ｎｍ以下とすることが、高速化のために極めて好ましい。
トンネル絶縁膜２の絶縁破壊による蓄積電荷の損失量をできるだけ少なく抑え、メモリウィンドウを大きくかつその均一性を高めるという観点から、電荷保持層３を構成する超微粒子間の平均の外殻間隔距離を５ｎｍ以下とし、超微粒子３ａが高密度に分散されるようになっている。また、超微粒子間の電気的絶縁を確保できるように、超微粒子間の平均の外殻間隔距離を１ｎｍ以上とした。超微粒子間の電気的絶縁性を高め、かつ超微粒子３ａの密度を高めることから、外殻間隔距離は、特に、２ｎｍ以上３ｎｍ以下であることがより望ましい。
ここで、上記の平均の粒子径とは、例えば、素子の周辺部を除いた領域に分散された超微粒子３ａのうち、粒子径が大きい方から１０％の超微粒子３ａを除去し、粒子径が小さい方から１０％の超微粒子３ａを除去したときの算術平均をいうものとする。同様に、最も隣接する超微粒子３ａ間の平均の外殻間隔距離とは、例えば、素子の周辺部を除いた領域に分散された超微粒子３ａのうち、最も隣接する超微粒子３ａ間の外殻間隔距離が大きい方から１０％の外殻間隔距離を除去し、最も隣接する超微粒子３ａ間の外殻間隔距離が小さい方から１０％の外殻間隔距離を除去したときの算術平均をいうものとする。なお、算術平均を算出するためのサンプリングは、素子の周辺部を除いた領域のうち、超微粒子が一様に分布する平均的な領域から、例えば、１００個、１０００個等をとる方法で行うのでもよい。
ここで、上記の母相絶縁体３ｂは、各超微粒子３ａの表面の一部または全部を取り囲む膜状の領域からなる絶縁体である。したがって、電荷保持層３は、母相絶縁体３ｂ中に分散して存在する各超微粒子３ａと、母相絶縁体３ｂとによって構成される。また、上記の母相絶縁体３ｂは、トンネル絶縁層２およびゲート間絶縁層４と異なる材料からなるのでもよい。同様に、トンネル絶縁層２とゲート間絶縁層４とは異なる材料からなるのでもよい。
電荷保持層３を構成する各超微粒子３ａは、トンネル絶縁層２の絶縁破壊による蓄積電荷の損失量をできるだけ少なく抑えるために多数分散されるのが好適である。ただし、超微粒子３ａ間の電気的絶縁を確保できるように、各超微粒子３ａ間の距離が所定以上となるように超微粒子３ａを分散することが、さらに、好適である。超微粒子３ａの粒径は、５ｎｍ以下が好適である。
ここで、母相絶縁体３ｂ中に分散する超微粒子３ａと母相絶縁体３ｂとが形成するポテンシャル障壁の高さは、超微粒子３ａの密度を高く維持すると共に、隣り合う超微粒子３ａ間でのトンネル効果によるトラップ電荷の移動を抑制するために、高いことが好ましい。高いポテンシャル障壁を形成するには、超微粒子３ａの仕事関数または電子親和力が高く、母相絶縁体３ｂの電子親和力が低いことが望ましい。
具体的には、超微粒子３ａの仕事関数または電子親和力として４．２ｅＶ以上、母相絶縁体３ｂの電子親和力として１．０ｅＶ以下が好ましい。母相絶縁体３ｂとして酸化物を適用する場合、電荷保持層３の成膜時に微量の酸素ガスを成長時の雰囲気に含ませることは、トラップ電子のトンネル伝導を抑制する上で効果的である。
また、母相絶縁体３ｂが非晶質の物質であることは、超微粒子３ａ間での電子のトンネル伝導を抑制する上で好ましい。さらには、超微粒子３ａおよび母相絶縁体３ｂとして、半導体製造プロセスにおける高温処理に対して耐性をもつ、後述の高融点材料を用いることが好適である。なお、超微粒子および絶縁体に適する具体的な材料名は後述する。
また、母相絶縁体３ｂ中に分散する超微粒子３ａと母相絶縁体３ｂとが形成するポテンシャル障壁、または、超微粒子３ａとトンネル絶縁層２とが形成するポテンシャル障壁、もしくは、超微粒子３ａとゲート間絶縁層４とが形成するポテンシャル障壁を実効的に高くするため、超微粒子３ａをなす物質の仕事関数は、ｐ型半導体基板１または制御ゲート５の仕事関数に近い方が好適であり、具体的には、超微粒子３ａとｐ型半導体基板１との仕事関数の差、または、超微粒子３ａと制御ゲート５との仕事関数の差の絶対値が０．５ｅＶ以下であることが好適である。これにより、超微粒子３ａに電荷を注入する書き込み動作以前にｐ型半導体基板１または制御ゲート５から電荷が超微粒子３ａに移動することを防止でき、情報の保持に役立たない電荷の超微粒子３ａへの移動を防止できる。
以下、多値不揮発性半導体記憶素子１０の多値記憶動作の１例として、２ビットの情報を記憶させる２ビット記憶動作について、図５を用いて説明する。多値不揮発性半導体記憶素子１０は、電荷を空間的に独立離散して保持できることから、浮遊ゲートに電荷を保持させる態様として、少なくとも次の４つの態様がある。電荷を保持する態様が異なり、その異なる態様を検出することができれば、多値不揮発性半導体記憶素子１０への情報の読み書きができることになる。
すなわち、（１）電荷保持層３を構成する浮遊ゲートの殆どに電荷が保持されていない態様、（２）電荷保持層３を構成する浮遊ゲートの殆どに電荷が保持されている態様、（３）電荷保持層３を構成する浮遊ゲートのうち、ドレイン端近傍の浮遊ゲートに電荷が保持された態様、（４）電荷保持層３を構成する浮遊ゲートのうち、ソース端近傍の浮遊ゲートに電荷が保持された態様、の合計４つの態様である。
まず、データの書き込み動作について説明する。上記の態様（２）を実現するためには、以下のように行う。電荷保持層３を構成する全浮遊ゲートの殆どに電荷を保持させるには、ＦＮトンネル電流により、または、基板ホットエレクトロン（ＳＨＥ）となった電子の注入により行われる。具体的には、ｐ型半導体基板１と制御ゲート５との間に、ＦＮトンネル電流が生ずるための、または、基板ホットエレクトロンを生成するための充分な電圧（＋＋Ｖｇ）を印加し、ｐ型半導体基板１、ソース領域６およびドレイン領域７を接地する。なお、以下では、特に断る場合を除いてｐ型半導体基板１をアース電位とする。したがって、上記の制御ゲート５は、「＋＋Ｖｇ」の電位に有ることとなる。
上記の動作によって、ｐ型半導体基板１と制御ゲート５の間に一様な電界分布を生じさせることができるため、ゲート長方向の殆どの浮遊ゲートに電荷が注入され、保持されることになる。図５（ｂ）に、上記のようにして注入される電子を符号５０ａを付して示した。
また、電荷を保持する浮遊ゲートを電荷を保持しない浮遊ゲートと区別するため、前者を電荷保持浮遊ゲート、後者を無電荷浮遊ゲートといい、それぞれ、符号３ａ２、３ａ１を付して示した。
次に、上記の態様（３）を実現するためには、以下のように行う。電荷保持層３を構成する浮遊ゲートのうち、ドレイン端近傍の浮遊ゲートに電荷を保持させるには、チャネルホットエレクトロン（ＣＨＥ）となった電子の注入により行われる。具体的には、ｐ型半導体基板１とソース領域６をアース電位にし、制御ゲート５およびドレイン領域７に、ＣＨＥが生成され、かつ、そのＣＨＥが浮遊ゲートに注入される現象が効果的に生じるために充分な電位（＋＋Ｖｇ、＋＋Ｖｓｄ）をそれぞれ与える。
上記の動作によって、ドレイン端近傍でポテンシャル障壁を飛び越えるチャネルホットエレクトロンが発生するため、ドレイン端近傍の浮遊ゲートのみにチャネルホットエレクトロンが注入される。注入されたチャネルホットエレクトロンは、各浮遊ゲートが空間的に離散しているため、ドレイン端近傍の浮遊ゲート内に留まる。図５（ｃ）に、上記のようにして注入されるチャネルホットエレクトロンを符号５０ｂを付して示した。
一方、上記の態様（４）を実現するためには、態様（３）と同様に行う。ただし、ｐ型半導体基板１およびドレイン領域７をアース電位とし、ソース領域６を、チャネル内で電子を加速し、チャネルホットエレクトロンにするための充分な電位（＋＋Ｖｓｄ）にする。このようにすることにより、ソース端近傍でチャネルホットエレクトロンが生成され、ソース端近傍の浮遊ゲートにチャネルホットエレクトロンが注入されることになる。
次に、浮遊ゲートに電荷が、上記の４つの態様のうちのいずれの態様で保持されているか（電荷を保持しない態様（１）を含む）を検出することである、読み出し動作について説明する。まず、態様（３）であるか否かの検出、つまり、ドレイン側の浮遊ゲートに電荷が保持されている態様の検出、の動作について図６を用いて説明する。
この場合、電荷保持浮遊ゲートはドレイン端近傍に位置するため、電荷保持浮遊ゲートに保持された電荷による静電的な影響は、電荷保持浮遊ゲートの直近の領域である、ドレイン端近傍のみにあらわれる。この状態で、まず、電荷保持浮遊ゲートに近いドレイン側の領域が高電位となるようにドレイン領域７の電位（＋＋Ｖｓｄ）を設定する。
ドレイン領域７の電位（＋＋Ｖｓｄ）は、ドレイン端近傍で空乏層６１ａが形成されると共に、チャネル６２ａがドレイン端まで達しないような電位に設定されるものとする（図６（ａ）参照。）。すなわち、電荷保持浮遊ゲート近傍でチャネル６２ａが消滅し、空乏層６１ａが形成されている状態を実現する電位に設定される。
以下、このようにドレイン側またはソース側に空乏層が形成される動作領域での動作を、飽和領域動作という。この状態では、チャネル６２ａは、電荷保持浮遊ゲート近傍で消滅しているため、チャネル６２ａ内を流れるソース−ドレイン間電流Ｉｓｄは、電荷保持浮遊ゲートの影響を受けにくい。一方、チャネル６２ａを流れるソース−ドレイン間電流Ｉｓｄは、空乏層内の強い電界に支配され、電荷保持浮遊ゲートから受ける影響は相対的に小さい。したがって、この場合、ソース−ドレイン間電流Ｉｓｄは、電荷保持浮遊ゲートの影響をほとんど受けない。
この状態でソース−ドレイン間に所定のソース−ドレイン電流Ｉｓｄを流すためのゲート電圧のしきい値電圧は、浮遊ゲートが電荷を保持しない態様（１）でのしきい値電圧にほぼ等しい。ここで、上記のように電位を設定した場合に流れるソース−ドレイン電流Ｉｓｄ（図６（ａ）参照。）をフォワード読み出し電流といい、フォワード読み出し電流と反対の向きのソース−ドレイン電流Ｉｓｄ（図６（ｂ）参照。）をリバース読み出し電流という。
次に、図６（ｂ）に示すようにリバース読み出し電流を流す電位、すなわち、ソース領域６を電位（＋＋Ｖｓｄ）に設定し、ドレイン領域７をアース電位に設定する。この場合も、多値不揮発性半導体記憶素子は、飽和領域動作を行い、一部にチャネルが形成されているものとする。このような電位の設定の下では、ソース端近傍で空乏層６１ｂが形成され、ドレイン側にチャネル６２ｂが形成される。
ここで、電荷保持浮遊ゲート３ａ２がドレイン側にあるため、ドレイン側のチャネルは、電荷保持浮遊ゲート３ａ２に保持されている電荷の静電的影響を受ける。電荷保持浮遊ゲート３ａ２に保持されている電荷の静電的影響は、半導体表面に誘起する電荷の密度（以下、誘起電荷密度という。）を低下させるように働く。電荷保持浮遊ゲート３ａ２に保持されている電荷が電子であるため、制御ゲート５の電位を引き下げるのと同様の効果を有するからである。
このドレイン側での誘起電荷密度の低下がソース−ドレイン電流Ｉｓｄに対してボトルネックとなり、所定のリバース読み出し電流を得るためのしきい値電圧は、高電圧側へシフトする。このように、フォワード読み出し電流とリバース読み出し電流のそれぞれに対するしきい値電圧の相違により、態様（３）であるか否かを検出できる。態様（４）の場合も同様に検出することが可能である。
多値不揮発性半導体記憶素子１０における多値記憶動作は、上述のチャネル長方向における保持電荷分布の非対称性を利用するもののほか、それに垂直な方向の保持電荷分布の偏りを利用することもできる。具体的には、図２に示すように、超微粒子の配列を２段以上の３次元的な多重積層構造にし、この多重積層構造の超微粒子に保持される電荷の電荷重心となる層位置を制御すると共に、検出することにより、多値記憶動作を行うものである。
上記の多重積層構造は、例えば、超微粒子の配置がｐ型半導体基板１表面に平行な平面上に並んだものを１層とし、薄い絶縁層を挟んで再度同様な平面配列が繰返される構造をいう。以下では、例として多重積層構造を、超微粒子の層が２層配列した２層積層構造とする。図２に示す電荷保持層２３の構造、すなわち母相絶縁体３ｂ中に超微粒子３ａ１、３ａ２が高密度で独立分散する構造は、物理的蒸着法により自己組織的に形成されることから、このような超微粒子３ａ１、３ａ２の多層積層構造の形成には何ら複雑な工程を必要とせず、極めて容易に得ることが可能である。このような観点から、本発明に係る多値不揮発性半導体記憶素子１０を構成する電荷保持層２３の形成に用いる物理的蒸着法は、多層積層構造を形成する上で極めて適した方法である。
なお、チャネルに垂直な方向に電荷重心を変化させる制御と、チャネル長方向での上記の態様で保持電荷を分布させる制御とを同時に利用することによって、３ビット記憶動作を達成できる。
ここで、保持電荷の重心位置を明確に区別できるようにするという観点からは、層間距離はできるだけ長い方が好ましい。しかし、素子の微細化が進行して問題となる短チャネル効果を抑制するためには、制御ゲート５を介してｐ型半導体基板１表面付近の電界を強く制御できるようにする必要がある。半導体基板表面１付近の電界を強く制御するためには制御ゲート５とｐ型半導体基板１の距離を近づける必要があり、その観点からは、超微粒子の層間距離が短い方がよい。したがって、層間距離には適切な値が存在し、その値は１ｎｍ以上５ｎｍ以下であることが好ましく、特に、２ｎｍ以上３ｎｍ以下が好適である。
ゲート間絶縁層４は、制御ゲート電圧に応じたｐ型半導体基板１の表面付近の電界分布の制御性を高めること、および、データ消去時の放電動作を高速にすることなどの観点から、高い誘電率を有する材料を用いて薄い膜厚の膜を形成するのが好適である。このようにすることによって、制御ゲート５とｐ型半導体基板１との容量結合、および、制御ゲート５と浮遊ゲートすなわち超微粒子３ａとの容量結合を強くすることができる。具体的には、ＳｉＯ２膜、ＳｉＯｘＮｙ（０≦ｘ＜２、０＜ｙ≦４／３）膜、または、ＳｉＯ２膜とＳｉＯｘＮｙ（０≦ｘ＜２、０＜ｙ≦４／３）膜との積層膜などを、１０ｎｍ以下の厚さにしたものが好適である。
一方、浮遊ゲートを構成する超微粒子３ａに蓄積された電荷に対して単位電荷量あたりに得られるメモリウィンドウを大きくするという観点、または、超微粒子３ａに蓄積された電荷が制御ゲート５にリークすることを抑制するという観点からは、ゲート間絶縁層４の厚さは厚い方が好ましい。以上のことから、メモリデバイスに求められる特性に応じてゲート間絶縁層の材質および厚さを調節、または、決定するものとする。
電荷保持層３、２３は、いわゆる物理的蒸着法によって形成される。電荷保持層３、２３用の薄膜の形成法としては、物理的蒸着法以外に化学蒸着法（化学気相蒸着法、別称ＣＶＤ法）等も知られている。しかし、ＣＶＤ法は、物理的成膜法に対し、成膜時の気相圧力が高いため反応原子種、分子種の気相における衝突頻度が高く、気相および基板表面温度が高いなどの理由により、相分離のない単一相の膜すなわち平衡相膜が形成されやすい。したがって、化学蒸着法は、本発明の電荷保持層３、２３のような超微粒子３ａと母相絶縁体３ｂとが分離した状態にある、準平衡相または非平衡相の膜を形成する目的には適さない。
これに対して、電荷保持層３、２３は、物理的蒸着法を用いることにより一回のプロセスで形成しうる。物理的蒸着法としては、スパッタリング法、熱蒸着法、電子ビーム蒸着法、レーザアブレーション法、分子線エピタキシー法などがあげられる。中でも、スパッタリング法は、成膜材料を幅広く選択できること、緻密な膜を得易いこと、下地との密着性が高い膜が得られることなどに加えて量産性に優れており、特に好ましい。
さらに、スパッタリング装置としては、下地のトンネル酸化膜に与えるダメージが少ない等の理由により、誘導結合型プラズマ（ＩＣＰ）や電磁波結合型プラズマ（ＥＣＲプラズマ）を用いる装置、または、対向ターゲット方式の装置を用いるものがより好ましい。
スパッタリング法は、超微粒子の形成の際の自己組織化にとって適切な基板温度などが得られるため好ましい。具体的には、素子作成プロセス上、適切な基板温度で、半導体基板表面において成膜種粒子をマイグレーションさせ、自己組織化を起こさせることができる。
ここで、上記の自己組織化とは、超微粒子３ａを構成する原子群と母相絶縁体３ｂを構成する原子群とが熱力学的相互作用などにより自発的にそれぞれ分離して配置し、その結果、絶縁体中に金属または半導体のナノスケールの超微粒子が組織化されることをいう。
この現象は、超微粒子３ａの構成材料と母相絶縁体３ｂの構成材料の組み合わせ、存在比率等のターゲットの作成条件、および、成膜中の蒸気圧、基板温度等の成膜条件等に依存する。
自己組織化は、超微粒子３ａおよび母相絶縁体３ｂの材料を適切に選択してターゲットを生成し、スパッタリングの条件を適切に選ぶことにより比較的容易に実現でき、電荷保持層３、２３を形成できる。スパッタリング法は、自己組織化の発現に適した熱力学的条件を得ることができる好適な成膜方法である。
スパッタリング法によって電荷保持層３、２３を形成する場合、成膜に用いるターゲットとして、超微粒子３ａを形成するための材料（以下、母相絶縁体３ｂ中に分散して存在する超微粒子の相を分散相という。）と、母相絶縁体３ｂの相を形成する材料の両方を含む混合ターゲットを用いることが好適である。混合ターゲットの作成方法は、特定の方法に限定されるものではなく、両相の粉末材料を混合して焼結したもの、または、一方の相の材料からなる単一相のターゲットを作成し、これに他方の相の材料のチップ片を表面に露出するように適当数埋め込んで生成する方法でもよい。
また、ターゲットのスパッタリング面が成膜装置の成膜室において鉛直上向きに設置される場合には、一方の相の材料の単一相ターゲット上に他方の相の材料のチップ片を適当数乗せたもの、または両相の混合粉末をガラスシャーレなどに敷き詰めたものもターゲットとして利用できる。ただし、粉末ターゲットは成膜環境において粉末が飛散し他の素子作成プロセスに悪影響を及ぼす恐れがあるなどの理由により、半導体デバイスを作成する上ではあまり好ましくない。
電荷保持層３、２３を形成する場合、電荷保持層３、２３中に分散相として現れる超微粒子からなる相（以下、超微粒子分散相という。）を得るための材料と、母相絶縁体３ｂを得るための材料（以下、マトリックス相材料という。）との組み合わせとしては、超微粒子分散相の材料とマトリックス相材料とが成膜時に相分離を起こす組み合わせの材料を選択するものとする。
超微粒子分散相の材料としては、金属、半導体および絶縁体のいずれからも選択できるが、室温環境下および高温環境下において高い電荷保持能力を得るという観点から、仕事関数または電子親和力のできるだけ大きい物質が好適である。また、高融点物質を超微粒子分散相の材料として用いるのは、素子作成プロセスにおける熱処理に対して耐熱性に優れているということから好適である。
超微粒子用の金属材料としては、４．２ｅＶ以上の仕事関数を有する、Ｏｓ、Ｐｔ、Ｐｄ、Ｎｉ、Ａｕ、Ｃｏ、Ｂｅ、Ｒｈ、Ｔｅ、Ｒｅ、Ｒｕ、Ｃｕ、Ｍｏ、Ｓｂ、Ｗ、Ｃｒ、Ｆｅ、Ｉｒ、Ｓｒ、Ｓｅ、Ｂａ等、または、これらの合金、または、これらを主成分とする合金等が好適である。また、耐熱性という観点からは、超微粒子の融点は、１４００℃以上であることが好適である。
さらに、超微粒子用の材料は、超微粒子を構成する原子が半導体基板、例えばＳｉ基板、中に入り再結合中心を形成するとき、この再結合中心が半導体基板、例えばＳｉ基板、のギャップの中心から少なくとも０．１ｅＶ以上離れていることが好ましい。これは、チャネルが形成される部分に電子とホールの再結合中心がある場合、この再結合中心を介した電子とホールの再結合の確率は、ギャップの中心からの再結合中心のエネルギーの関数であり、ほぼ双曲余弦関数の逆数で変化するからである。多値不揮発性半導体記憶素子１０では、ｐ型半導体基板中に形成されたチャネルを流れる電子のように、少数キャリアを動作に用いるため、再結合の影響は、少数キャリアほど大きい。また、超微粒子はチャネル上のナノメータオーダーの接近した位置に形成され、超微粒子とチャネルとの距離は小さいので、超微粒子を構成する原子がチャネルに拡散することによる影響が問題となる。
上記のように、ギャップの中心からの再結合中心のエネルギーが０．１ｅＶ以上離れていれば、多値不揮発性半導体記憶素子１０の動作に必要な程度まで再結合の確率を抑制することが可能となる。以上、仕事関数、融点、不純物準位の観点を総合すると、具体的には、Ｗ、Ｍｏ、Ｔｉ、Ｐｔ、Ｐｄ、Ｎｉ、Ｔａ、Ｃｒ等が好適であるが、Ｏｓ、Ｒｅ、Ｎｂ、Ｒｕ、Ｒｈでもよい。
また、超微粒子用の元素半導体としては、Ｓｉ、Ｇｅ、非晶質のＳｅ、非晶質のＴｅ等の半導体のうちのいずれかを用いることが好ましい。上記の半導体がＰ、Ａｓ、Ｓｂ、Ｂ、Ａｌ、Ｇａ、ＩｎおよびＣｕのうち少なくとも１種の元素を不純物として含むものでもよい。ここで、不純物がドープされたＳｉを超微粒子として用いることは、超微粒子を構成する原子または不純物の原子が拡散してｐ型半導体基板１に到達したとしても、少数キャリアのライフタイム低下に与える影響が少なく、好適である。
超微粒子用の化合物半導体または絶縁体としては、ＩｎＡｓ、ＩｎＧａＡｓ、ＩｎＧａＮＡｓ、ＩｎＡｌＡｓ、ＩｎＡｓＰ、ＩｎＧａＡｓＰ、ＩｎＳｂ、ＩｎＧａＳｂ、ＩｎＡｌＳｂ、ＩｎＧａＡｓＳｂ、ＳｉＣ、Ｃｕ２Ｏ、ＺｎＯ、ＣｄＯ、ＢａＯ、ＰｂＯ、ＮｉＯ、Ｉｎ２Ｏ３、Ｓｂ２Ｏ３、ＳｎＯ２、Ａｇ２Ｏ、ＡｇＯ、ＲｕＯ２、Ｖ３Ｇａ、Ｎｂ３Ｓｎ、Ｎｂ３Ａｌ、Ｎｂ３Ｇａ、Ｎｂ３Ｇｅ、ＮｂＴｉ、ＮｂＭｏ６Ｓ８、ＺｎＳ、ＣｄＳ、ＨｇＳ、ＰｂＳ、Ｓｂ２Ｓ３、Ｂｉ２Ｓ３、ＺｎＳｅ、ＣｄＳｅ、ＨｇＳｅ、ＳｎＳｅ、ＰｂＳｅ、Ｉｎ２Ｓｅ３、Ｓｂ２Ｓｅ３、ＢｉＳｅ３、ＺｎＴｅ、ＣｄＴｅ、ＨｇＴｅ、ＳｎＴｅ、ＰｂＴｅ、Ｉｎ２Ｔｅ３、Ｂｉ２Ｔｅ３、ＢＮ、ＧａＮ、ＩｎＮ、ＴｉＮ、ＢＰ、ＡｌＰ、ＧａＰ、ＩｎＰ、Ｚｎ３Ｐ２、Ｃｄ３Ｐ２、ＺｎＰ２、ＣｄＰ２、ＡｌＡｓ、ＧａＡｓ、Ｚｎ３Ａｓ２、Ｃｄ３Ａｓ２、ＺｎＡｓ２、ＣｄＡｓ２、ＡｌＳｂ、ＧａＳｂ、ＺｎＳｂ、ＣｄＳｂ、Ｓｉ３Ｎ４のうちの少なくとも１種の化合物であることが好ましい。
また、これらの物質群の中でＩｎ２Ｏ３、Ｓｂ２Ｏ３、ＳｎＯ２、ＺｎＯ、ＧａＡｓのうちの少なくとも１種の化合物は、Ｓｎ、Ｓｂ、Ｇａ、Ａｌ、Ｉｎのうち少なくとも１種の元素を不純物として含むものでもよい。
母相絶縁体の材料としては、半導体および絶縁体のいずれからも選択できるが、高い電荷保持能力を得るという観点から、その電子親和力ができるだけ小さい材料が好適である。具体的には、電子親和力が１．０ｅＶ以下の材料がよい。また、高融点物質を母相絶縁体の材料として用いるのは、素子作成プロセスにおける熱処理に対して耐熱性に優れているということから好適である。
さらに、母相絶縁体として非晶質の材料を用いることは、以下の点で好適である。すなわち、超微粒子にトラップされた電子が母相絶縁体中をトンネル伝導によりリークする際に、母相絶縁体が結晶質であるよりも非晶質である方が、トンネル電子が母相絶縁体を構成する構成原子に散乱される確率が高くなるためである。この結果、電子のトンネル伝導による実効的なリーク量は低下することが期待される。また、母相絶縁体の融点も１，４００℃以上であることが好ましい。母相絶縁体、超微粒子共に融点が１，４００℃以上であると、半導体プロセスの熱処理においても超微粒子の粒成長を抑え、超微粒子の分散構造を保つことができる。
母相絶縁体として、具体的に、シリカ、アルミナ、チタニア、ムライト、コーディエライト、スピネル、ゼオライト、フォルステライトなどの酸化物、また炭化硼素（Ｂ４Ｃ）などの炭化物、窒化ケイ素や窒化ホウ素、窒化アルミニウムなどの窒化物、フッ化マグネシウム、フッ化アルミニウムなどのフッ化物などを用いるのでも、これらのいずれか２つ以上の化合物を用いるのでもよい。
スパッタリング法による電荷保持層３、２３の形成の際、ターゲット組成および成膜条件を制御することにより、マトリックス相の領域中に成長する各超微粒子の平均粒子径を変化させることができる。特に、各超微粒子の平均粒子径は、分散相の部分とマトリックス相の部分との体積分率、および、スパッタリング時のＡｒガス圧、基板温度等の成膜条件によって変化することが確認されている。
具体的には、Ｃｏ−ＳｉＯ２系のターゲットを用いてＳｉＯ２絶縁体中にＣｏ金属超微粒子が分散した膜を形成する場合、ＣｏとＳｉＯ２の体積比を５０：５０にして０．５ＰａのＡｒガス圧で成膜したときは、Ｃｏからなる超微粒子の粒径が約２ｎｍであるのに対して、８ＰａのＡｒガス圧で成膜したときは、Ｃｏからなる超微粒子の粒径が約５ｎｍになることが確認されている。
以上説明したように、本発明の実施の形態に係る多値不揮発性半導体記憶素子は、超微粒子の分散の密度、粒子径等の適正化がなされると共に、超微粒子および母相絶縁体を構成する材料の選択によるエネルギー障壁の高さの適正化がなされたため、従来の素子よりも室温環境下および高温環境下において安定な多値記憶動作を可能とすると共に十分なメモリウィンドウを確保できる。
また、超微粒子３ａ、３ａ１、３ａ２として、４．２ｅＶ以上の電子親和力を有する半導体材料を用いることができるとしたため、超微粒子として用いることができる材料の種類を拡大することができ、素子設計上の自由度を拡大できる。
また、各超微粒子３ａ、３ａ１、３ａ２をなす物質の仕事関数と、ｐ型半導体基板１の仕事関数との差の絶対値が、０．５ｅＶ以下としたため、超微粒子３ａ、３ａ１、３ａ２に電荷を注入する書き込み動作以前にｐ型半導体基板１から電荷が超微粒子３ａ、３ａ１、３ａ２に移動することを防止でき、情報の保持に役立たない電荷の超微粒子３ａ、３ａ１、３ａ２への移動を防止できる。
また、電荷保持層の形成に物理的蒸着方法を用いる場合、物理的蒸着法は相分離を生じさせやすいため、多値不揮発性半導体記憶素子の電荷保持層を容易に作成できる。さらに、電荷保持層の形成にスパッタリング法を用いる場合、スパッタリング法は、成膜材料を幅広く選択できること、緻密な膜を得易いこと、下地との密着性が高い膜が得られること、量産性に優れていることなどのため、多値不揮発性半導体記憶素子の電荷保持層を好適に製造できる。
本発明の多値不揮発性半導体記憶素子のさらなる特徴については、以下に示す実施例により具体的に説明する。
本実施例に係る多値不揮発性半導体記憶素子について、図１を用いて説明する。なお、以下では、特に断る場合を除き、ｐ型半導体基板１はｐ型半導体基板であるものとする。トンネル絶縁層２は、ｐ型半導体基板１を酸素雰囲気中、８００℃の温度で、５ｎｍの膜厚になる処理時間、熱酸化して形成した。５ｎｍの膜厚のトンネル絶縁層２を形成するための処理時間は、予め測定した処理時間と膜厚との関係に基づいて決定した。
トンネル絶縁層２を形成した後、容量結合型マグネトロンスパッタリング法により、以下の要領で５ｎｍの膜厚の電荷保持層３を形成した。電荷保持層３を構成する超微粒子３ａの材料として金属Ｗを、母相絶縁体３ｂの材料としてＳｉＯ２を選択した。スパッタリングのターゲットとしては、直径３インチ（７．６２ｃｍ）のＳｉＯ２ターゲット上に５ｍｍ角のＷチップを置いたものを用いた。Ｗチップの量としては、ターゲットの垂直投影表面積のうちの１５％をＷチップの面積が占める量とした。
成膜に際し、スパッタリング装置の成膜室を５×１０−４Ｐａまで排気し、その後Ａｒガスを導入し、成膜室のガス圧が０．５Ｐａになるようにガス流量を調節した。２００Ｗの高周波（１３．５６ＭＨｚ）電力の入力によりプラズマを発生させた。上記の条件の下で超微粒子３ａがＷ、母相絶縁体３ｂがＳｉＯ２からなる膜（以下、Ｗ−ＳｉＯ２系電荷保持層という。）を成膜した。このようにして形成したＷ−ＳｉＯ２系電荷保持層を透過型電子顕微鏡（ＴＥＭ）で観察した結果、アモルファスのＳｉＯ２の中に平均粒子径約２ｎｍのＷ結晶の超微粒子がおよそ８×１０１２/ｃｍ２の面密度で分散していることが確認された。
Ｗ−ＳｉＯ２系電荷保持層の上にゲート間絶縁層４としてＳｉＯ２膜を形成した後、制御ゲート５としてタングステンナイトライド（Ｗ２Ｎ）をバリアメタルとして積層し、その上にタングステンをスパッタリング法により積層成膜した。バリアメタルとしてのタングステンナイトライド（Ｗ２Ｎ）は、この上に積層されるタングステンがゲート間絶縁膜４に拡散するのを防止するための膜である。
その後、ハードマスクとして用いるＳｉＯ２膜を成膜した。ポジ型のフォトレジストをゲートエッチング用マスクとしてパターニングし、ＳｉＯ２ハードマスクをエッチング後、さらに制御ゲート５であるタングステンおよびタングステンナイトライド、ゲート間絶縁層４、電荷保持層３をドライエッチングした。
その後、Ａｓ（Ｐであってもよい）をイオン注入し、さらにアニール処理を行ってキャリアを活性化してソース領域６およびドレイン領域７を形成した。次に、保護膜を成膜し、保護膜の成膜後にコンタクトホールを形成し、制御ゲート５、ソース領域６、ドレイン領域７に接触するようにＡｌ電極を形成した。このようにして作成したＷ−ＳｉＯ２系電荷保持層を電荷保持層３とするメモリセルは、２ビット記憶動作が可能であることが確認された。
本実施例２に係る多値不揮発性半導体記憶素子について、図２を用いて説明する。本実施例２では、半導体基板としてＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板（以下、半導体基板２１とする。）を用いた。図２において、半導体基板２１は、基板１ａと、基板１ａ上に設けられた膜厚１００ｎｍの埋め込み酸化膜１ｂと、埋め込み酸化膜１ｂ上に設けられた膜厚５０ｎｍのｐ型ＳＯＩ層１ｃとによって構成される。
本実施例２に係る多値不揮発性半導体記憶素子は、メサ型の構造とすることによって素子間分離がなされ、ホウ素（Ｂ）注入によりゲート制御電圧のしきい値が調整されている。その後、ｐ型ＳＯＩ層１ｃ上にトンネル絶縁層２を形成した。このトンネル絶縁層２は、半導体基板２１を８００℃、酸素雰囲気中で熱酸化して得られたもので、膜厚は３ｎｍである。
その後、超微粒子３ａ１、３ａ２と母相絶縁体３ｂとからなる電荷保持層２３を、容量結合型マグネトロンスパッタリング法により、以下のように形成した。超微粒子３ａ１、３ａ２の材料として金属Ｒｈ、母相絶縁体３ｂの材料としてＳｉＯ２を選択した。スパッタリングには、高純度Ｒｈおよび高純度ＳｉＯ２の粉末を１３：８７の体積分率（Ｖｏｌ％）の割合で混合したものを焼結させた焼結ターゲットを用いた。
成膜に際し、スパッタリング装置の成膜室を５×１０−４Ｐａまで排気し、その後Ａｒガスを導入し、成膜室のガス圧が０．５Ｐａになるようにガス流量を調節した。２００Ｗの高周波（１３．５６ＭＨｚ）電力の入力によりプラズマを発生させ、Ｒｈ−ＳｉＯ２系電荷保持層を３ｎｍ堆積した。上記の条件の下で超微粒子３ａ１、３ａ２がＲｈ、母相絶縁体３ｂがＳｉＯ２からなる膜（以下、Ｒｈ−ＳｉＯ２系電荷保持層という。）を成膜した。
次に、低圧ＣＶＤによって、Ｒｈ−ＳｉＯ２系電荷保持層の上にゲート間絶縁層４としてＳｉＯ２膜を形成した。次に、ＳｉＯ２膜からなるゲート間絶縁層４上に、低圧ＣＶＤ法により、多結晶Ｓｉを制御ゲート５として成膜した。その後、ポジ型のフォトレジストをゲートエッチング用マスクとして形成し、制御ゲート５である多結晶Ｓｉ、ゲート間絶縁層４、および、電荷保持層２３をドライエッチングした。
次に、Ａｓイオンを低エネルギーで浅く注入して接合領域６ａ、７ａを形成し、さらに、低圧ＣＶＤによりＳｉＯ２膜を成膜した。このＳｉＯ２膜を異方性エッチングすることにより、サイドウォール８を形成した。その後、Ａｓイオンをやや深く注入しコンタクト領域６ｂ、７ｂを形成し、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）処理によりキャリアを活性化させて、浅い接合領域６ａ、７ａおよび深い接合領域６ｂ、７ｂからなるソース領域６、ドレイン領域７を形成した。次に、保護膜を成膜し、ソース領域６、ドレイン領域７、制御ゲート５との電気的接触を得るためのコンタクトホールを形成し、これらのコンタクトホールを介して、制御ゲート５、ソース領域６、ドレイン領域７に接触するようにＡｌ電極を形成した。
本発明に係る多値不揮発性半導体記憶素子およびその製造方法は、従来の素子よりも室温環境下および高温環境下において安定な多値記憶動作を可能とすると共に十分なメモリウィンドウを確保できるという効果が有用な、多値不揮発性半導体記憶素子およびその製造方法等の用途にも適用できる。
本発明の実施の形態に係る多値不揮発性半導体記憶素子の断面構造を概念的に示す説明図 本発明の実施の形態に係る、超微粒子の配列が多層構造を有する多値不揮発性半導体記憶素子の断面構造を概念的に示す説明図 ＭＯＮＯＳメモリを構成するトランジスタの概念的な断面構造の一例を示す図 Ｓｉ超微粒子を浮遊ゲートとする半導体記憶素子の概念的な断面構造の一例を示す図 多値不揮発性半導体記憶素子の多値記憶動作における書き込み動作を説明するための説明図 多値不揮発性半導体記憶素子の多値記憶動作における読み出し動作を説明するための説明図 浮遊ゲートとしてＳｉ、ＷおよびＣｏ超微粒子を用いた場合の、各材料の超微粒子に捕獲された電子がＳｉＯ２膜の絶縁層をトンネルする確率を示す図
符号の説明
１、２１ 半導体基板
１ａ 基板
１ｂ 埋め込み酸化膜
１ｃ ＳＯＩ層
２ トンネル絶縁層
３、２３ 電荷保持層
３ａ、３ａ１、３ａ２ 超微粒子
３ａ１ 無電荷浮遊ゲート
３ａ２ 電荷保持浮遊ゲート
３ｂ 母相絶縁体
４ ゲート間絶縁層
５ 制御ゲート
６ ソース領域
６ａ、７ａ 浅い接合領域
６ｂ、７ｂ 深い接合領域
７ ドレイン領域
８ サイドウォール
１０、２０ 多値不揮発性半導体記憶素子
３０ ＭＯＮＯＳメモリ
３３ ＳｉＮｘ膜
３３ａ１ 界面準位
３３ａ２ バルクのトラップ準位
３４、４４ 絶縁層
４０ 超微粒子浮遊ゲート型不揮発性半導体記憶素子
４３ Ｓｉ超微粒子
５０ａ、５０ｂ 超微粒子に注入される電子
６１ａ、６１ｂ 空乏層
６２ａ、６２ｂ、６３ チャネル
Ｉｓｄ ソース−ドレイン間電流
Ｖｇ 制御ゲートの電位
Ｖｓｄ ソース−ドレイン間の電圧

Claims (6)

  1. 半導体基板上に形成され、ソース領域と、ドレイン領域と、前記ソース領域と前記ドレイン領域との間のチャネルを形成するためのチャネル形成領域上に形成されたトンネル絶縁層と、前記トンネル絶縁層を通過して前記チャネルから注入された電荷を保持する電荷保持層と、前記電荷保持層上に形成されたゲート間絶縁層と、前記ゲート間絶縁層上に形成され前記電荷保持層に電荷を保持させまたは放出させる制御を行うための制御ゲートとを備えた不揮発性半導体記憶素子において、
    前記電荷保持層は、浮遊ゲートとして機能する、平均の粒子径が５ｎｍ以下で、１種類以上の単元素物質または化合物からなる独立分散した複数の超微粒子と、各前記超微粒子の一部または全部を取り囲む母相絶縁体とによって構成され、
    各前記超微粒子は、仕事関数が４．２ｅＶ以上の良導体材料からなると共に、最も隣接する前記超微粒子との平均の外殻間隔距離が１ｎｍ以上５ｎｍ以下であり、
    前記母相絶縁体は、１．０ｅＶ以下の電子親和力を有する物質からなることを特徴とする多値不揮発性半導体記憶素子。
  2. 半導体基板上に形成され、ソース領域と、ドレイン領域と、前記ソース領域と前記ドレイン領域との間のチャネルを形成するためのチャネル形成領域上に形成されたトンネル絶縁層と、前記トンネル絶縁層を通過して前記チャネルから注入された電荷を保持する電荷保持層と、前記電荷保持層上に形成されたゲート間絶縁層と、前記ゲート間絶縁層上に形成され前記電荷保持層に電荷を保持させまたは放出させる制御を行うための制御ゲートとを備えた不揮発性半導体記憶素子において、
    前記電荷保持層は、浮遊ゲートとして機能する、平均の粒子径が５ｎｍ以下で、１種類以上の単元素物質または化合物からなる独立分散した複数の超微粒子と、各前記超微粒子の一部または全部を取り囲む母相絶縁体とによって構成され、
    各前記超微粒子は、電子親和力が４．２ｅＶ以上の半導体材料からなると共に、最も隣接する前記超微粒子との平均の外殻間隔距離が１ｎｍ以上５ｎｍ以下であり、
    前記母相絶縁体は、１．０ｅＶ以下の電子親和力を有する物質からなることを特徴とする多値不揮発性半導体記憶素子。
  3. 前記超微粒子の仕事関数と前記半導体基板の仕事関数との差が０．５ｅＶ以下である請求項１または２に記載の多値不揮発性半導体記憶素子。
  4. 前記超微粒子の仕事関数と前記制御ゲートの仕事関数との差が０．５ｅＶ以下である請求項１または２に記載の多値不揮発性半導体記憶素子。
  5. 請求項１から４のいずれか１項に記載の多値不揮発性半導体記憶素子の製造方法において、前記電荷保持層を物理的蒸着法によって形成するようにした多値不揮発性半導体記憶素子の製造方法。
  6. 前記電荷保持層を形成する前記物理的蒸着法が、スパッタリング法である請求項５に記載の多値不揮発性半導体記憶素子の製造方法。
JP2005030860A 2004-04-16 2005-02-07 多値不揮発性半導体記憶素子およびその製造方法 Withdrawn JP2005340768A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2005030860A JP2005340768A (ja) 2004-04-26 2005-02-07 多値不揮発性半導体記憶素子およびその製造方法
PCT/JP2005/007182 WO2005101488A1 (ja) 2004-04-16 2005-04-13 高い電荷保持特性を有する不揮発性半導体記憶素子および製造方法
EP05730478A EP1737033A4 (en) 2004-04-16 2005-04-13 NON-VOLATILE SEMICONDUCTOR MEMORY ELEMENT WITH HIGH LOAD-HOLDING CAPABILITIES AND MANUFACTURING METHOD THEREFOR
TW094112103A TW200614435A (en) 2004-04-16 2005-04-15 Nonvolatile semiconductor storage element having high charge holding characteristics and method for fabricating the same

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2004129840 2004-04-26
JP2005030860A JP2005340768A (ja) 2004-04-26 2005-02-07 多値不揮発性半導体記憶素子およびその製造方法

Publications (1)

Publication Number Publication Date
JP2005340768A true JP2005340768A (ja) 2005-12-08

Family

ID=35493930

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005030860A Withdrawn JP2005340768A (ja) 2004-04-16 2005-02-07 多値不揮発性半導体記憶素子およびその製造方法

Country Status (1)

Country Link
JP (1) JP2005340768A (ja)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100806087B1 (ko) 2006-08-31 2008-02-21 한국과학기술원 비 휘발성 메모리 및 그 제조방법
WO2008069325A1 (ja) * 2006-12-07 2008-06-12 Nec Corporation 半導体記憶装置および半導体装置
JP2008218482A (ja) * 2007-02-28 2008-09-18 Fujitsu Ltd 半導体記憶装置
JP2009530828A (ja) * 2006-03-15 2009-08-27 フリースケール セミコンダクター インコーポレイテッド 絶縁層の上に厚さの異なる複数の半導体島を含む電子デバイスおよびその形成方法
JP2009543359A (ja) * 2006-06-30 2009-12-03 アプライド マテリアルズ インコーポレイテッド ナノ結晶の形成
JP2010258401A (ja) * 2009-03-30 2010-11-11 Saito Research Institute Of Technology Co Ltd 光学的および電磁気学的効果補助層の制御手法
US7989876B2 (en) 2006-09-22 2011-08-02 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
CN111628075A (zh) * 2020-06-05 2020-09-04 福州大学 一种实现多值非挥发存储的方法

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009530828A (ja) * 2006-03-15 2009-08-27 フリースケール セミコンダクター インコーポレイテッド 絶縁層の上に厚さの異なる複数の半導体島を含む電子デバイスおよびその形成方法
JP2009543359A (ja) * 2006-06-30 2009-12-03 アプライド マテリアルズ インコーポレイテッド ナノ結晶の形成
KR100806087B1 (ko) 2006-08-31 2008-02-21 한국과학기술원 비 휘발성 메모리 및 그 제조방법
US7989876B2 (en) 2006-09-22 2011-08-02 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
WO2008069325A1 (ja) * 2006-12-07 2008-06-12 Nec Corporation 半導体記憶装置および半導体装置
JPWO2008069325A1 (ja) * 2006-12-07 2010-03-25 日本電気株式会社 半導体記憶装置および半導体装置
JP2008218482A (ja) * 2007-02-28 2008-09-18 Fujitsu Ltd 半導体記憶装置
JP2010258401A (ja) * 2009-03-30 2010-11-11 Saito Research Institute Of Technology Co Ltd 光学的および電磁気学的効果補助層の制御手法
CN111628075A (zh) * 2020-06-05 2020-09-04 福州大学 一种实现多值非挥发存储的方法
CN111628075B (zh) * 2020-06-05 2023-09-26 福州大学 一种实现多值非挥发存储的方法

Similar Documents

Publication Publication Date Title
US7355238B2 (en) Nonvolatile semiconductor memory device having nanoparticles for charge retention
JP4056817B2 (ja) 不揮発性半導体記憶素子の製造方法
US10388667B2 (en) Memory cells, integrated structures and memory arrays
JP2004055969A5 (ja)
JP2005340768A (ja) 多値不揮発性半導体記憶素子およびその製造方法
US20040108537A1 (en) Scalable nano-transistor and memory using back-side trapping
US20020076850A1 (en) Device structure for storing charge and method therefore
EP1737033A1 (en) Nonvolatile semiconductor storage element having high charge holding characteristics and method for fabricating the same
JP2005328029A (ja) 不揮発性半導体記憶素子およびその製造方法
TW200919708A (en) Memory devices with split gate and blocking layer
US8022466B2 (en) Non-volatile memory cells having a polysilicon-containing, multi-layer insulating structure, memory arrays including the same and methods of operating the same
JP2006237577A (ja) 不揮発性メモリ素子及びその製造方法
JP2001313342A (ja) 半導体素子およびその製造方法
JP4665368B2 (ja) 不揮発性半導体メモリ装置、その動作方法および半導体装置の製造方法
JP2003078050A (ja) 半導体装置及びその製造方法
JPWO2006059368A1 (ja) 半導体記憶装置及びその製造方法
KR100652135B1 (ko) 안정된 다층 양자점을 가지는 유기 비휘발성 메모리 소자및 이의 제조 방법
JP4492930B2 (ja) 電荷蓄積型メモリ及びその製造方法
US20070190721A1 (en) Semiconductor memory device having an alloy metal gate electrode and method of manufacturing the same
US20100044775A1 (en) Semiconductor memory device and semiconductor device
US20090108329A1 (en) Non-volatile semiconductor device and method of fabricating the same
KR20070022682A (ko) 높은 전하 유지 특성을 갖는 불휘발성 반도체 기억 소자 및제조 방법
JP2002100687A (ja) 半導体記憶素子
JP2004006882A (ja) 半導体素子
JP2003347440A (ja) 半導体素子

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080930

A761 Written withdrawal of application

Free format text: JAPANESE INTERMEDIATE CODE: A761

Effective date: 20081117

A072 Dismissal of procedure [no reply to invitation to correct request for examination]

Free format text: JAPANESE INTERMEDIATE CODE: A072

Effective date: 20090331

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20090707