JP2010225918A - 不揮発性半導体記憶装置及びその製造方法 - Google Patents
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Abstract
【課題】高オン/オン比のダイオードを用い安定して動作する一括加工型積層OTPメモリの不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】第1導電型の半導体からなる第1導電膜31と、第1導電31膜に積層された第1絶縁膜21と、を有する要素積層体ML1を複数積層した積層構造体MLと、積層構造体MLを積層方向に貫通し、第2導電型の導電領域を有する半導体ピラー25と、半導体ピラー25と第1導電膜31との間に設けられた第2絶縁膜22と、を備える。半導体ピラー25は、第1導電膜31のそれぞれに対向する第1領域41と、積層方向において第1領域41どうしの間に設けられ、第1領域41とは抵抗が異なる第2領域42と、を有する。
【選択図】図1
【解決手段】第1導電型の半導体からなる第1導電膜31と、第1導電31膜に積層された第1絶縁膜21と、を有する要素積層体ML1を複数積層した積層構造体MLと、積層構造体MLを積層方向に貫通し、第2導電型の導電領域を有する半導体ピラー25と、半導体ピラー25と第1導電膜31との間に設けられた第2絶縁膜22と、を備える。半導体ピラー25は、第1導電膜31のそれぞれに対向する第1領域41と、積層方向において第1領域41どうしの間に設けられ、第1領域41とは抵抗が異なる第2領域42と、を有する。
【選択図】図1
Description
本発明は、不揮発性半導体記憶装置及びその製造方法に関し、特に、基板上に複数の絶縁膜及び電極膜が交互に積層された不揮発性半導体記憶装置及びその製造方法に関する。
2次元シリコン基板平面上での微細化によるデバイスの高集積化が限界となりつつある。半導体メモリにおける高集積化の大きな目的はビット単価の低減による大容量化である。その解決策として、トランジスタを積層して3次元化する方法がある。
ただし、単純に一層ずつ加工積層していく方法では、積層化に必用な工程増がコスト増加を導く。特に、トランジスタ構造をパターニングするためのリソグラフィ工程の増大がそのコスト増の主な要因であり、また、コストの増大傾向は層数が増加するに従い顕著となる。このため、積層化による1ビットあたりのシリコン面積の縮小化は、シリコン平面上における微細化と同等のビット単価の低減に繋がらず、大容量化の方法としては課題を有する。
この課題を解決する方法として、発明者は、一括加工型の積層構造の不揮発性半導体記憶装置を発明した(例えば、特許文献1参照)。一括加工型の積層構造は、パターニングに必用なリソグラフィの工程数が積層数に依存しないという特徴を有する。このため、一括加工型の積層構造で積層数を増加した場合には、1ビットあたりのシリコン面積を縮小し、かつ、ビット単価を低減させることが可能となる。
一方、一度データを書き込んだ後は、データの消去やデータの再書き込みは不可能で、読み出しのみが可能であるワン・タイム・プログラマブル・メモリ(OTPメモリ)がある。
一括加工型の積層構造は、OTPメモリにも適用できる。例えば、多数積層した電極膜を円柱状のシリコンピラーで貫通し、その多層の電極膜とシリコンピラーとの交点に、シリコン酸化膜を形成することでOPTメモリが構成される。
すなわち、例えば、シリコンピラーをn型半導体とし、積層された電極膜をp型半導体とすることで、シリコン酸化膜を破壊後に、シリコンピラーと電極膜との交差部分にPN接合型のダイオードが形成される。
このとき、各ダイオードまでの電流経路となるシリコンピラーにおける電圧降下を抑制する必要がある。これに対し、シリコンピラーを低抵抗にするために、シリコンピラーに高濃度でドーピングし、それに伴い電極膜にも高濃度にドーピングすると、シリコン絶縁膜の破壊後には高濃度ドーピングのn型及びp型半導体どうしが接することになり、逆方向の漏れ電流が大きくなり、信号検出が困難になる。逆に、シリコンピラーのドーピング濃度を下げると、電極膜を構成するn型半導体から発生する空乏層の領域が拡大し、上下の電極膜間での漏れ電流が増大し、やはり信号検出が困難である。また、シリコンピラーのドーピング濃度を下げると、シリコンピラーの抵抗が上昇してしまう。このように、従来のPN型のダイオード構造では、シリコンピラーにおける電圧降下、逆方向の漏れ電流の増大、上下の電極膜間での漏れ電流の増大、及び、シリコンピラーの抵抗の上昇、のいずれかが発生し、より安定した動作を得るためには改良の余地がある。
本発明は、高オン/オン比のダイオードを用い安定して動作する一括加工型積層OTPメモリの不揮発性半導体記憶装置及びその製造方法を提供する。
本発明の一態様によれば、複数の要素積層体が第1方向に積層された積層構造体であって、前記要素積層体のそれぞれは、前記第1方向に対して垂直に設けられた第1導電型の半導体からなる第1導電膜と、前記第1導電膜と前記第1方向に積層された第1絶縁膜と、を有する積層構造体と、前記積層構造体を前記第1方向に貫通し、第2導電型の導電領域を有する半導体ピラーであって、前記第1導電膜のそれぞれに対向する第1領域と、前記第1方向において前記第1領域どうしの間に設けられ、前記第1領域とは抵抗が異なる第2領域と、を有する半導体ピラーと、前記半導体ピラーと前記第1導電膜との間に設けられた第2絶縁膜と、を備えたことを特徴とする不揮発性半導体記憶装置が提供される。
また、本発明の他の一態様によれば、基板の主面の上に、第1導電型の半導体からなる第1導電膜、第1絶縁膜、第2導電型の半導体からなる第2導電膜、及び、第3絶縁層を含む要素積層体を複数層積層して積層構造体を形成する工程であって、基板の主面の上で実施される、前記第1導電膜の積層工程と、前記第1絶縁膜の積層工程と、前記第1導電膜の積層工程と前記第1絶縁層の積層工程との間に実施される前記第2導電膜の積層工程と、前記第2導電膜の積層工程と前記第1導電膜の積層工程との間に実施される前記第3絶縁膜の積層工程と、を有する前記要素積層体の形成工程を複数回繰り返して前記積層構造体を形成する工程と、前記主面に対して垂直な第1方向において前記積層構造体を貫通する貫通ホールを形成する工程と、前記貫通ホールの内壁に第2絶縁膜を形成し、前記貫通ホールの内側の残余の空間に半導体材料を埋め込んで半導体ピラーを形成する工程と、前記第2導電膜に含まれる不純物を前記半導体ピラーに拡散させ、前記半導体ピラーの前記第1方向において交互に配列した不純物濃度の高い領域と低い領域の周期構造を形成する工程と、を備えたことを特徴とする不揮発性半導体記憶装置の製造方法が提供される。
本発明によれば、高オン/オン比のダイオードを用い安定して動作する一括加工型積層OTPメモリの不揮発性半導体記憶装置及びその製造方法が提供される。
以下に、本発明の各実施の形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比係数などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比係数が異なって表される場合もある。
また、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比係数などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比係数が異なって表される場合もある。
また、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
(第1の実施の形態)
図1及び図2は、本発明の第1の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的断面図である。
図3は、本発明の第1の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的平面図である。
図4は、本発明の第1の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的斜視図である。
図5は、本発明の第1の実施形態に係る不揮発性半導体記憶装置の動作を例示する模式図である。
すなわち、図1は、図3及び図4のA−A’線断面図であり、図2は、図3及び図4のB−B’線断面図である。図3の左側の部分は、図4の矢印Cの方向からみたときの平面図であり、図3の右側の部分は、絶縁部分を省略して描いた透視平面図である。また、図4においては、図を見易くするために、導電部分のみを示し、絶縁部分は図示を省略している。
図1及び図2は、本発明の第1の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的断面図である。
図3は、本発明の第1の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的平面図である。
図4は、本発明の第1の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的斜視図である。
図5は、本発明の第1の実施形態に係る不揮発性半導体記憶装置の動作を例示する模式図である。
すなわち、図1は、図3及び図4のA−A’線断面図であり、図2は、図3及び図4のB−B’線断面図である。図3の左側の部分は、図4の矢印Cの方向からみたときの平面図であり、図3の右側の部分は、絶縁部分を省略して描いた透視平面図である。また、図4においては、図を見易くするために、導電部分のみを示し、絶縁部分は図示を省略している。
図1〜図4に表したように、本発明の第1の実施形態に係る不揮発性半導体記憶装置110は、積層構造体MLを備える。積層構造体MLは、例えば、例えば単結晶シリコンからなる半導体基板11の主面11aの上に設けられる。
積層構造体MLは、後述する要素積層体ML1を複数層有している。すなわち、積層構造体MLにおいては、要素積層体ML1が、主面11aに垂直な方向に複数層積層されている。
ここで、本願明細書において、説明の便宜上、XYZ直交座標系を導入する。この座標系においては、半導体基板11の主面11aに対して垂直な方向をZ軸方向(第1方向)とする。そして、主面11aに対して平行な平面内の1つの方向をX軸方向(第2方向)とする。そして、Z軸とX軸とに垂直な方向をY軸方向(第3方向)とする。
積層構造体MLにおける要素積層体ML1の積層方向は、Z軸方向である。
図1及び図2に表したように、要素積層体ML1のそれぞれは、Z軸方向に積層された第1導電膜31及び第1絶縁膜21を有する。なお、要素積層体ML1において、第1導電膜31及び第1絶縁膜21のZ軸方向における上下関係は任意である。以下では、半導体基板11の側に第1絶縁膜21が配置され、第1導電膜31が第1絶縁膜21の上側に配置される場合として説明する。
すなわち、積層構造体MLにおいては、主面11aに対して平行に設けられた第1導電膜31と第1絶縁膜21とが交互に積層された構造を有している。
第1導電膜31は、第1導電型の半導体からなる。第1導電膜31には、例えば、ポリシリコンを用いることができる。第1導電型は、n型及びp型のいずれであっても良い。以下、説明を簡単にするために、第1導電膜31はn型とする。
不揮発性半導体記憶装置110は、この積層構造体MLをZ軸方向に貫通する半導体ピラー25と、半導体ピラー25と第1導電膜31との間に設けられた第2絶縁膜22と、をさらに備える。
なお、不揮発性半導体記憶装置110は、第1導電膜31及び半導体ピラー25に電位を付与する駆動回路12をさらに備えても良い。
半導体ピラー25は、第2導電型の領域を有する。第1導電膜31が、第1導電型のn型である場合、半導体ピラー25は、第2導電型のp型の領域を有する。本具体例では、p型の領域は、後述する第2領域42である。第2領域42に関しては後述する。
なお、本具体例では、第2導電型の領域は、半導体ピラー25において部分的に設けられるが、後述する第2の実施形態のように、半導体ピラー25の全体を第2導電型としても良い。
半導体ピラー25には、例えば、アモルファスシリコン及びポリシリコン等の各種のシリコンを用いることができる。ただし、本発明はこれに限らず、半導体ピラー25には、任意の半導体材料を用いることができる。
第2絶縁膜22には、例えばシリコン酸化膜等を用いることができる。ただし、本発明はこれに限らず、第2絶縁膜22には、任意の絶縁材料を用いることができる。
半導体ピラー25及び第2絶縁膜22は、例えば、積層構造体MLをZ軸方向に貫通する貫通ホールTHを形成し、貫通ホールTHの内側の側壁に、第2絶縁膜22となる例えば酸化シリコン膜を堆積させた後に、貫通ホールTHの残余の空間に例えばシリコンを埋め込むことで形成できる。
そして、半導体ピラー25は、Z軸方向に交互に設けられた第1領域41と第2領域42とを有する。第1領域41は、半導体ピラー25の第1導電膜31のそれぞれに対向する部分に設けられる。第2領域42は、半導体ピラー25のZ軸方向において第1領域41どうしの間に設けられる。
そして、第2領域42は、第1領域41とは抵抗が異なる。後述するように、本具体例では、第2領域42の抵抗は、第1領域41よりも低い。
このような構成を有する不揮発性半導体記憶装置110においては、半導体ピラー25と第1導電膜31とが交差する部分にメモリセルMCが形成される。
なお、本具体例では、積層構造体MLの半導体基板11に最も近い要素積層体ML1の半導体基板11側には層間絶縁膜27が設けられ、積層構造体MLの半導体基板11から最も遠い要素積層体ML1の半導体基板11とは反対の側には層間絶縁膜28が設けられている。ここで、層間絶縁膜27及び28も積層構造体MLに含まれるものとする。ただし、層間絶縁膜27及び28は、積層構造体MLとは別体と見なしても良い。
また、本具体例では、積層構造体MLと半導体基板11との間に、ビット線BL及びワード線WLが設けられている。すなわち、不揮発性半導体記憶装置110は、半導体ピラー25に電気的に接続された半導体層52と、半導体層52に対向して設けられX軸方向に延在するビット線BL(第1配線14)と、Y軸方向に延在するワード線WL(第2配線17)と、半導体層52とワード線WLとの間に設けられたゲート絶縁膜(第5絶縁膜51)と、をさらに備えている。
半導体ピラー25とワード線WLとの各交差部において、半導体層52をチャネルとする縦型トランジスタが形成され、第5絶縁膜51がこの縦型トランジスタのゲート絶縁膜となる。縦型トランジスタは、半導体ピラー25を選択する選択ゲートトランジスタSGとして機能する。
なお、上記では、簡単のために、ワード線WLは、Z軸及びX軸に対して直交するY軸方向に延在するとしたが、ワード線WLは、Z軸に対して垂直でX軸に対して非平行な方向に延在すれば良い。
このように、ビット線BLとワード線WLとは、3次元的に互いに交差するように設けられ、それらの間には、層間絶縁膜15及び16が設けられ、ワード線WLどうしの間及びワード線WLと積層構造体MLとの間には、層間絶縁膜18及び19が設けられている。また、半導体基板11とビット線BLとの間には層間絶縁膜13が設けられている。
不揮発性半導体記憶装置110における最小加工寸法をFとしたとき、図3に例示したように、ワード線WLの配設ピッチは3Fとすることができる。例えば、ワード線幅が2Fとされ、ワード線WLどうしの間隔がFとされる。一方、ビット線BLの配設ピッチは2Fとすることができる。例えば、ビット線幅がFとされ、ビット線BLどうしの間隔がFとされる。
このような構成のワード線WLとビット線BLとの交点に対応する位置のそれぞれに、半導体ピラー25がX−Y平面にマトリクス状に配列されている。この場合、半導体ピラー25を形成する際の貫通ホールTHの径をFにすることができる。従って、半導体ピラー25の径は、貫通ホールTHの径から第2絶縁膜22の厚さの2倍だけ小さい値となる。
図4に表したように、マトリクス状に配列した半導体ピラー25が設けられる領域が、3次元のメモリ領域MRとなる。そして、第1導電膜31のそれぞれは、ソース線SLとしての機能を有する。第1導電膜31のそれぞれは、例えば、貫通電極SLa、配線SLb及び貫通電極SLcを介して、ソース線ドライバSLD(図示しない)に接続される。
ビット線BLのそれぞれは、例えば、例えば、貫通電極BLa、配線BLb及び貫通電極BLcを介して、ビット線ドライバBLD(図示しない)に接続される。そして、ワード線WLのそれぞれは、例えば、例えば、貫通電極WLa、配線WLb及び貫通電極WLcを介して、ワード線ドライバWLD(図示しない)に接続される。
不揮発性半導体記憶装置110においては、ソース線ドライバSLD、ビット線ドライバBLD及びワード線ドライバWLDによって、第1導電膜31及び半導体ピラー25に所定の電位が付与される。すなわち、駆動回路12は、ソース線ドライバSLD、ビット線ドライバBLD及びワード線ドライバWLDの少なくともいずれかを含む。そして、ソース線ドライバSLD、ビット線ドライバBLD及びワード線ドライバWLDの少なくともいずれかは、半導体基板11の上に設けることができる。
図5に表したように、不揮発性半導体記憶装置110においては、積層構造体MLの下層には、選択ゲートトランジスタSGが設けられ、ワード線WLが選択ゲートトランジスタSGのゲート電極となる。そして、選択ゲートトランジスタSGの半導体層52の一方は、積層構造体MLに形成されるメモリセルMCの半導体ピラー25に接続され、他方は、ビット線BLに接続される。ワード線WL及びビット線BLのそれぞれは、駆動回路12の、それぞれワード線ドライバWLD(図示しない)及びビット線ドライバBLD(図示しない)に接続される。
メモリセルMCのそれぞれは、アンチフューズAFとダイオードDを有する。第2絶縁膜22が、アンチフューズAFとなり、半導体ピラー25及び第1導電膜31がダイオードDとなる。そして、第1導電膜31が、ソース線SLとなり駆動回路12のソース線ドライバSLD(図示しない)に接続される。
すなわち、所定のソース線SLである第1導電膜31と、所定の半導体ピラー25と、を介して、それらの間の第2絶縁膜22(例えばシリコン酸化膜)に過大な電流を流すことで第2絶縁膜22を選択的に破壊し、アンチフューズAFとして機能させる。そして、第2絶縁膜22の抵抗の変化により、データの”1”と”0”とを記憶する。第2絶縁膜22が破壊されている場合が低抵抗の状態に対応し、破壊されていない場合が高抵抗の状態に対応し、それぞれがデータの”1”及び”0”に対応する。そして、第2絶縁膜22を選択的に破壊することでデータの書き込みを行う。一度破壊した第2絶縁膜22は修復されず、不揮発性半導体記憶装置110は、一度だけ書き込みが可能なOPTメモリとして利用できる。
そして、不揮発性半導体記憶装置110においては、以下のような動作が行われる。
まず、読み出すビットが接続されたビット線BLの電位をHighレベルVhBに設定し、非選択のビット線BLをLowレベルVlBの電圧に固定する。次に、読み出すビットの層に対応するソース線SL(第1導電膜31)の電位をLowレベルVlSに設定し、非選択のソース線SLをHighレベルVhBに設定する。次に、読み出すビットに対応する選択ゲートトランジスタSGをオン状態にする。
まず、読み出すビットが接続されたビット線BLの電位をHighレベルVhBに設定し、非選択のビット線BLをLowレベルVlBの電圧に固定する。次に、読み出すビットの層に対応するソース線SL(第1導電膜31)の電位をLowレベルVlSに設定し、非選択のソース線SLをHighレベルVhBに設定する。次に、読み出すビットに対応する選択ゲートトランジスタSGをオン状態にする。
以上の電位関係にすることで、読み出すビットに対応するダイオードDにのみ順方向バイアスが印加される。そして、読み出すビット以外に接続されたダイオードDは逆方向のバイアスが印加された状態か、または、同電位が印加された状態となるため電流が流れないか、または、逆バイアスによる漏れ電流が流れるのみとなる。
この漏れ電流の総和が、読み出すビットに流れる電流よりも小さければ、読み出すビットは低抵抗状態と判別される。また、反対に、漏れ電流の総和が読み出すビットを流れる電流よりも大きければ、読み出すビットは高抵抗状態であると判別される。
これにより、不揮発性半導体記憶装置110は、OTPメモリとして動作する。
これにより、不揮発性半導体記憶装置110は、OTPメモリとして動作する。
なお、実際の回路では、ビット線BLとソース線SLのLowレベルにずれが生じ、わずかに順方向バイアス状態となる場合も考慮する必要がある。従って、図5に例示した例では、ソース線SLのLowレベルVlSは、ビット線BLのLowレベルVlBよりもわずかに高い電位に設定される。また、同じ理由で、ソース線SLのHighレベルVhSは、ビット線BLのHighレベルVhBよりもわずかに高い電位に設定される。
既に説明したように、半導体ピラー25の第2領域42は、第1領域41とは抵抗が異なる。すなわち、本具体例では、半導体ピラー25の第1導電膜31に対向する第1領域41が真性半導体である。そして半導体ピラー25において第1領域41とZ軸方向において交互に設けられる第2領域42が、第2導電型の導電領域である。そして、第2領域42の抵抗は、第1領域41よりも低い。
すなわち、第1領域41に含まれる不純物の第1濃度C1は、第2領域42に含まれる不純物の第2濃度C2よりも低い。第1領域41は、実質的に不純物を含まない場合もあり、第1濃度C1は、実質的に零の場合もある。
例えば、第1導電膜31が第1不純物(例えばAs)を第3濃度C3で含む時、第2領域42に含まれる不純物の第2濃度C2は、第3濃度C3よりも低く設定することができる。
これにより、第1導電膜31、第1領域41及び第2領域42において、例えば、n+/i/p−のPIN型ダイオードが形成される。
第1領域41及び第2領域42は、例えば以下のような構成を有している。
本具体例では、第1導電膜31には、n型(第1導電型)の半導体が用いられる。例えば、第1導電膜31には、第1不純物としてAs(ヒ素)を、高濃度の第3濃度C3で含有するn+−Si膜が用いられる。
本具体例では、第1導電膜31には、n型(第1導電型)の半導体が用いられる。例えば、第1導電膜31には、第1不純物としてAs(ヒ素)を、高濃度の第3濃度C3で含有するn+−Si膜が用いられる。
そして、要素積層体ML1のそれぞれは、第1導電膜31と第1絶縁膜21との間に設けられた第2導電膜32と、第2導電膜32と第1導電膜31との間に設けられた第3絶縁膜23と、をさらに有する。なお、要素積層体ML1が積層された積層構造体MLにおいては、第1導電膜31どうしの間のそれぞれに第2導電膜32が配置され、第1導電膜31と第2導電膜32との間のいずれかに、第1絶縁膜21または第3絶縁膜23が配置される。なお、第1導電膜31と第2導電膜32のZ軸方向における上下関係は任意である。
第2導電膜32には、p型(第2導電型)の半導体が用いられる。本具体例では、第2導電膜32には、第2不純物としてB(ホウ素)を高濃度の第4濃度C4で含有するp+−Si膜が用いられる。
そして、半導体ピラー25には、真性半導体が用いられる。すなわち、本具体例では、半導体ピラー25には、i−Siが用いられる。
そして、本具体例では、第1領域41は、半導体ピラー25において第1導電膜31に対向する部分であり、第2領域42は、半導体ピラー25において第2導電膜32に対向する部分である。このように、第1導電膜31及び第2導電膜32がZ軸方向に交互に設けられるので、第2領域42は、半導体ピラー25のZ軸方向において第1領域41どうしの間に設けられている。
このような構成を有する不揮発性半導体記憶装置110において、例えば、1050℃で30秒の熱処理を行うことで、第2導電膜32にドープしたB(第2不純物)が、第2絶縁膜22を透過して半導体ピラー25中に拡散される。このため、第2導電膜32に対向する第2領域42には、B(第2不純物)が導入され、第2領域42は第2導電型の導電領域となる。すなわち、第2領域42は、p−Siとなる。
なお、この時、第2領域42の第2不純物の第2濃度C2は、第2導電膜32の第4濃度C4よりも低い。また、第2領域42の第2不純物の第2濃度C2は、第1導電膜31の第3濃度C3よりも低い。
そして、半導体ピラー25において、p型の不純物であるBの濃度が高い領域(第2領域42)と、低い領域(第1領域41)とが、Z軸方向に交互に積層される。
そして、半導体ピラー25において、p型の不純物であるBの濃度が高い領域(第2領域42)と、低い領域(第1領域41)とが、Z軸方向に交互に積層される。
なお、第2導電膜32からBが拡散する領域は、第2領域42に限定され、例えば、第1領域41にはBが実質的に拡散されない。従って、第1領域41は、i−Siである。また、第1導電膜31にドープしたAsは、第2絶縁膜22であるシリコン酸化膜によってブロックされるため、半導体ピラー25には実質的に拡散しない。
これにより、不揮発性半導体記憶装置110においては、第2絶縁膜22を破壊した後に、ソース線SLとして機能する第1導電膜31と、半導体ピラー25の第1領域41及び第2領域42と、において、n+/i/p−のPIN型ダイオードが形成される。このPIN型ダイオードによって、OTPメモリとしてのダイオード特性を確保しつつ、第2領域42によって隣接するソース線SLである第1導電膜31どうしの間における漏れ電流を抑制することができる。
これにより、高オン/オン比のダイオードを用い安定して動作する一括加工型積層OTPメモリの不揮発性半導体記憶装置が提供される。
(第1の比較例)
図6は、比較例の不揮発性半導体記憶装置の構成を例示する模式的断面図である。
第1の比較例の不揮発性半導体記憶装置119aの平面構造は、不揮発性半導体記憶装置110と同様であるので、以下では、不揮発性半導体記憶装置119aの不揮発性半導体記憶装置110と異なる部分について説明する。
なお、図6は、不揮発性半導体記憶装置110の図3のA−A’線断面に相当する図である。
図6は、比較例の不揮発性半導体記憶装置の構成を例示する模式的断面図である。
第1の比較例の不揮発性半導体記憶装置119aの平面構造は、不揮発性半導体記憶装置110と同様であるので、以下では、不揮発性半導体記憶装置119aの不揮発性半導体記憶装置110と異なる部分について説明する。
なお、図6は、不揮発性半導体記憶装置110の図3のA−A’線断面に相当する図である。
図6に表したように、不揮発性半導体記憶装置119aにおいては、半導体ピラー25が均一な層となっており、第1領域41及び第2領域42が設けられていない。
すなわち、不揮発性半導体記憶装置119aにおける積層構造体MLの要素積層体ML1は、Z軸方向に積層された第1導電膜31と第1絶縁膜21とを有しているのみで、第2導電膜32及び第3絶縁膜23を有していない。
そして、第1導電膜31には、例えばn+−Siが用いられ、半導体ピラー25には、例えばp+−Siが用いられる。なお、第1絶縁膜21及び第2絶縁膜22には、不揮発性半導体記憶装置110と同様にシリコン酸化膜が用いられる。
このような不揮発性半導体記憶装置119aにおいて、第2絶縁膜22であるシリコン酸化膜を破壊した後に、第1導電膜31及び半導体ピラー25のPN接合からなるダイオードが形成される。そして、第1導電膜31と半導体ピラー25の交差部分がメモリセルMCとなり、これを用いて、OTPメモリとして利用できる。
半導体ピラー25は、各メモリセルMCまでの電流経路となる。この電流経路における電圧降下の抑制のために、半導体ピラー25に高濃度で例えばp型不純物をドーピングして、半導体ピラー25を低抵抗化する方策が考えられる。この時、それに伴い第1導電膜31も高濃度でn型不純物がドーピングされる。このため、第2絶縁膜22の破壊後には、高濃度ドーピングのn型及びp型半導体どうしが接することになり、逆方向の漏れ電流が大きくなり、信号検出が困難になる。
逆に、半導体ピラー25の例えばp型不純物のドーピング濃度を下げると、第1導電膜31を構成するn型半導体から発生する空乏層の領域が拡大し、上下の第1導電膜31の間での漏れ電流が増大し、やはり信号検出が困難である。そして、半導体ピラー25の例えばp型不純物のドーピング濃度がさらに低い場合は、メモリセルMCまでの電流経路における電圧降下が大きくなり、メモリセルMCに印加される電圧がZ軸方向で変化してしまい、安定して動作しなくなる。
このように、比較例の不揮発性半導体記憶装置119aのように、PN型のダイオード構造では、半導体ピラー25における電圧降下、逆方向の漏れ電流の増大、及び、上下の第1導電膜31の間の漏れ電流の増大のいずれかが発生し、安定して動作させることが困難であった。
このとき、上下の第1導電膜31の間の漏れ電流の増大を抑制するために、第1絶縁膜21の膜厚を厚くして、第1導電膜31どうしの間隔を広げる方策が考えられる。しかし、この場合には、半導体ピラー25のZ方向における長さが長くなり、結果として、半導体ピラー25における電圧降下を増大させる原因となる。
(第2の比較例)
第2の比較例の不揮発性半導体記憶装置119b(図示しない)は、不揮発性半導体記憶装置119aに対して、以下が異なる。
すなわち、不揮発性半導体記憶装置119bにおいては、第1導電膜31に、例えば例えば、PtやRuなどのように仕事関数が高い金属材料を用い、半導体ピラー25に例えば、n型半導体を用いる。そして、第1絶縁膜21には、例えば、シリコン酸化膜を用いる。そして、第2絶縁膜22には、第1導電膜31に用いられる金属材料の酸化物が用いられる。なお、この場合には、第2絶縁膜22は、半導体ピラー25の周囲にZ方向に連続的に設けられるのではなく、第2絶縁膜22は、第1導電膜31と半導体ピラー25とが交差する部分にのみ設けられる。
第2の比較例の不揮発性半導体記憶装置119b(図示しない)は、不揮発性半導体記憶装置119aに対して、以下が異なる。
すなわち、不揮発性半導体記憶装置119bにおいては、第1導電膜31に、例えば例えば、PtやRuなどのように仕事関数が高い金属材料を用い、半導体ピラー25に例えば、n型半導体を用いる。そして、第1絶縁膜21には、例えば、シリコン酸化膜を用いる。そして、第2絶縁膜22には、第1導電膜31に用いられる金属材料の酸化物が用いられる。なお、この場合には、第2絶縁膜22は、半導体ピラー25の周囲にZ方向に連続的に設けられるのではなく、第2絶縁膜22は、第1導電膜31と半導体ピラー25とが交差する部分にのみ設けられる。
このような構造の不揮発性半導体記憶装置119bにおいては、第2絶縁膜22の破壊後に、第1導電膜31と半導体ピラー25とが交差する部分にショットキー接合型のダイオードが形成される。
ショットキー接合型のダイオードは高いオン/オフ比を確保することが難しい。このため、逆方向電圧が印加されたダイオードの漏れ電流と、選択されたダイオードの順方向の電流との区別が困難で、一本のビット線BLやワード線WLに接続されるダイオードの数、すなわち、メモリセルMCの数を増やすことが困難である。
一方、本実施形態に係る不揮発性半導体記憶装置110においては、第1導電膜31どうしの間に、第1導電膜31の導電型とは異なる導電型を有する第2導電膜32が、挿入される。そして、これによって、半導体ピラー25において、低濃度のp型半導体(p−−Si)の第2領域42と、不純物を実質的に含まない(i−Si)の第1領域41と、が交互に形成される。このため、半導体ピラー25における電圧降下が抑制され、同時に、第2領域42によって、第1導電膜31どうしの間の漏れ電流が低減される。
そして、p型半導体とn型半導体との間に真性半導体を挿入したPIN型ダイオードを用いるので漏れ電流を小さくすることができる。なお、このPIN型ダイオードは、ショットキー接合型のダイオードに比べて漏れ電流が小さい。
すなわち、不揮発性半導体記憶装置110においては、メモリセルMCとして、オン/オフ比が高いPIN型ダイオードを用いることで、一本のビット線BLやワード線WLに接続されるダイオードの数、すなわち、メモリセルMCの数を増大することができる。
このように、不揮発性半導体記憶装置110によれば、高オン/オン比のPIN型のダイオードを用いつつ、上下のソース線SLどうしの干渉を抑制し、安定して動作する一括加工型積層OTPメモリの不揮発性半導体記憶装置が提供される。
なお、不揮発性半導体記憶装置110において、第2絶縁膜22は、半導体ピラー25と第1導電膜31との間だけではなく、半導体ピラー25と、第2導電膜32、第1絶縁膜21及び第3絶縁膜23と、の間に延在して設けられているが、本発明はこれに限らない。
例えば、第2絶縁膜22は、半導体ピラー25と第1導電膜31との間の他に、半導体ピラー25と第2導電膜32との間に延在して設けられていても良く、半導体ピラー25と、第1絶縁膜21及び第3絶縁膜23と、の間には設けられていなくても良い。
すなわち、不揮発性半導体記憶装置110においては、半導体ピラー25の第2領域42が、第2導電膜32からの第2絶縁膜22を介しての不純物の拡散によって形成されており、場合によっては、第2絶縁膜22は、半導体ピラー25と、第1絶縁膜21及び第3絶縁膜23と、の間には設けられていなくても良い。
さらに、半導体ピラー25に第2導電型の第2領域42が形成されれば良く、第2絶縁膜22は、半導体ピラー25と第1絶縁膜21との間に設けられるだけでも良い。
また、上記の具体例では、第1導電膜31に含まれる第1不純物はAsであり、第2導電膜32に含まれる第2不純物はBであり、第2領域42は、第2導電膜32から第2絶縁膜22を介して半導体ピラー25中に拡散した第2不純物であるBを含む構造であった。そして、この拡散は熱処理によるものであった。すなわち、Bがシリコン酸化膜を透過し易く、Asがシリコン酸化膜によってブロックされる性質を利用して、第2導電膜32に含まれる第2不純物のみを選択的に半導体ピラー25中に拡させて第2領域42を形成した。
このように、第2絶縁膜22における第2不純物に対する透過性が、第1不純物に対する透過性とは異なることで、選択的に、第1不純物及び第2不純物のいずれかを第1導電膜31及び第2導電膜32のいずれかからから選択的に半導体ピラー25中に導入できる。
具体的には、例えば、第2絶縁膜22における第2不純物に対する透過性は、第1不純物に対する透過性よりも低く設定されることができる。
これにより、効率的に第1領域41と第2領域42とを半導体ピラー25に形成することができる。
これにより、効率的に第1領域41と第2領域42とを半導体ピラー25に形成することができる。
ただし、本発明は、これに限らず、第1領域41及び第2領域42の形成には任意の方法を用いることができる。
例えば、第2導電膜32に所定の電位を与え、第2導電膜32と半導体ピラー25との間に電位差を作り、その電位差によって第2導電膜32と対向する部分の第2絶縁膜22を絶縁破壊することによって、その破壊された部分を介して、第2導電膜32から半導体ピラー25へ第2不純物(例えばB)を導入しても良い。
例えば、第2導電膜32に所定の電位を与え、第2導電膜32と半導体ピラー25との間に電位差を作り、その電位差によって第2導電膜32と対向する部分の第2絶縁膜22を絶縁破壊することによって、その破壊された部分を介して、第2導電膜32から半導体ピラー25へ第2不純物(例えばB)を導入しても良い。
このように、第2領域42は、第2絶縁膜22に選択的に形成された破壊部を介して、第2導電膜32から半導体ピラー25中に拡散した第2不純物を含むことができる。
すなわち、第2領域42は、第2導電膜32から拡散した第2不純物を含む。これにより、第2濃度C2(第2領域42における第2不純物の濃度)は、第4濃度C4(第2導電膜32における第2不純物の濃度)よりも低くすることが、比較的簡単に制御性良く可能となる。そして、第2濃度C2を、第3濃度C3(第1導電膜31における第1不純物の濃度)よりも低くすることが、比較的簡単に制御性良く可能となる。
なお、上記では、第1導電型がn型であり第2導電型がp型である例を説明したが、本発明はこれに限らない。すなわち、第1導電型をp型とし第2導電型をn型としても良い。この場合には、第1導電膜31に第1不純物として例えばBをドープし、第2導電膜32に第2不純物として例えばAsをドープすることができる。
この場合には、第2導電膜32にドープされたAsは、第2絶縁膜22のシリコン酸化膜によってブロックされるので、Asは熱拡散によっては第2導電膜32から半導体ピラー25中には実質的に導入されない。従って、この構成の場合には、第2導電膜32と半導体ピラー25との間に電位を与えて、第2導電膜32が対向する部分の第2絶縁膜22を選択的に破壊して、その破壊部分から、Asを半導体ピラー25中に導入する手法を採用することができる。
また、上記のように、第1導電型をp型とし第2導電型をn型とした場合には、図4に例示したダイオードDの抜きが逆になる。従って、図4に関して説明した動作において、電位の関係は、逆に設定される。
第1不純物及び第2不純物には、上記の他の任意の材料を用いることができる。例えば、n型半導体の場合には、Asの他、例えばリン(P)及びアンチモン(Sb)を用いることができ、また、p型半導体の場合には、Bの他、例えばインジウム(In)を用いることができる。
そして、第2絶縁膜22として用いられる材料における、第1不純物及び第2不純物に対する透過/遮蔽性の違いを利用して、選択的に第1不純物及び第2不純物のいずれか一方を、第2絶縁膜22を透過させて半導体ピラー25中に導入し、いずれか他方を第2絶縁膜22でブロックすることができる。
これにより、半導体ピラー25において、第1領域41と第2領域42とを効率的に制御性良く形成することができる。
図7は、本発明の第1の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程順模式的断面図である。
図8は、図7に続く工程順模式的断面図である。
なお、これらの図は、図3及び図4のA−A’線に相当する断面図である。
図8は、図7に続く工程順模式的断面図である。
なお、これらの図は、図3及び図4のA−A’線に相当する断面図である。
図7(a)に表したように、まず、半導体基板11であるシリコン基板の上に、メモリセルMCを駆動する駆動回路12を形成し、その上に、層間絶縁膜13を堆積し平坦化し、その上に、ビット線BL(第1配線14)となる導電膜を形成した後、その導電膜をX軸方向に延在する帯状の形状に加工してビット線BLを形成する。
その後、ビット線BLの間に層間絶縁膜13aを埋め込んだ後に、層間絶縁膜15及び16、ワード線WL(第2配線17)となる導電膜、並びに、層間絶縁膜18を形成する。そして、これらの膜を、Y軸方向に延在する帯状の形状に加工して、ワード線WLを形成する。そして、ワード線WLどうしの間に形成された空間に層間絶縁層19を埋め込み、平坦化する。
そして、ビット線BLとワード線WLとがZ軸方向から見たときに交差する部分に、ビット線BLに到達するホールを形成し、そのホールの内側の壁面にゲート絶縁膜となる第5絶縁膜51を形成し、ホールの底面の第5絶縁膜51を除去した後に、ホールの残余の空間に例えばアモルファスシリコンを埋め込み平坦化する。このようにして、ホールの内側の絶縁膜の内部に半導体層52が形成され、選択ゲートトランジスタSGが形成される。
続いて、その上に層間絶縁膜27を形成した後、例えば、第1絶縁膜21となるシリコン酸化膜、第2導電膜32となるポリシリコン層、第3絶縁膜23となるシリコン酸化膜、及び、第1導電膜31となるポリシリコン層と、を1つの単位である要素積層体ML1として、要素積層体ML1を複数積層する。そして、一番上層の要素積層体ML1の上に層間絶縁膜28としてシリコン酸化膜をさらに積層する。これにより、積層構造体MLが形成される。
このとき、第1導電膜31には、Asをドーピングしたポリシリコンを用い、第2導電膜32には、Bをドーピングしたポリシリコンを用いる。
本具体例では、要素積層体ML1が4層形成されているが、積層数は任意である。すなわち、第1導電膜31のポリシリコン層の数は、Z軸方向に積層するメモリセルMCの数に応じて決定される。
次に、図7(b)に表したように、フォトリソグラフィとエッチングにより、積層構造体MLをZ方向に貫通する貫通ホールTHを形成する。貫通ホールTHは、ワード線WLとビット線BLの交点に形成される選択ゲートトランジスタSGの半導体層52に接続されるように、マトリックス状に形成する。
次に貫通ホールTHの壁面に、第2絶縁膜22となるシリコン酸化膜を形成し、続いて、貫通ホールTHの残余の空間に半導体ピラー25となるアモルファスシリコンを堆積して埋め込み、その後、積層構造体MLの上の面を平坦化する。
この後、積層した要素積層体ML1をソース線SLの形状に加工する。ソース線SLの加工においては、要素積層体ML1の1層ずつを、RIE(Reactive Ion Etching)加工とレジストのスリミング加工を繰り返すことで、ソース線SLの端部において、図4に例示した階段状の構造を形成する。この構造は、後に、各層の第1導電膜31のコンタクトビア(貫通電極SLa)を接続するためのコンタクトパッドとして用いられる。そして、貫通電極SLa、配線SLb及び貫通電極SLcを形成する。
図8(b)に表したように、例えば、1050℃で30秒の熱工程を施すことによって、第2導電膜32にドープした第2不純物であるBが、シリコン酸化膜の第2絶縁膜22を突き抜け、半導体ピラー25に拡散し、半導体ピラー25に局所的にBを含む第2領域42が形成される。なお、既に説明したように、第1導電膜31にドープしたAsは、シリコン酸化膜の第2絶縁膜22によってブロックされ、拡散が抑制されるので、半導体ピラー25にAsが進入することは実質的にない。
これにより、半導体ピラー25にはp型不純物のBがドーピングされた領域(第2領域42)と、ドープされていない領域(第1領域41)と、がZ軸方向に交互に形成される。
以上の製造方法では、一括して貫通ホールTHを開口してメモリセルMCを形成するので、メモリセルMCの層数を増加させてもリソグラフィの工程数は同じ数となりコスト増を最小限に抑えることが可能である。
このようにして作製された不揮発性半導体記憶装置110においては、半導体ピラー25に、第1領域41と第2領域42とがZ軸方向に交互に形成され、これにより、高オン/オン比のPIN型のダイオードを用いつつ、上下のソース線SLどうしの干渉を抑制し、安定して動作する一括加工型積層OTPメモリの不揮発性半導体記憶装置が提供できる。
なお、本具体例では、第2領域42は、半導体ピラー25の第2導電膜32に対向する部分の、第2絶縁膜22の側に局在して設けられている。すなわち、第2領域42は、X−Y平面で切断したときに、中空環状の形状を有している。ただし、本発明はこれに限らず、第2領域42の形状は任意である。
図9は、本発明の第1の実施形態に係る別の不揮発性半導体記憶装置の構成を例示する模式的断面図である。
すなわち、図9は、図3及び図4のA−A’線断面に相当する断面図である。
図9に表したように、第1の実施形態に係る別の不揮発性半導体記憶装置111においては、第2領域42はX−Y平面で切断したときに、中空でない連続的な円盤状の形状を有している。そして、この場合にも、第2領域42は、Z軸方向において、第1領域41どうしの間に設けられている。
すなわち、図9は、図3及び図4のA−A’線断面に相当する断面図である。
図9に表したように、第1の実施形態に係る別の不揮発性半導体記憶装置111においては、第2領域42はX−Y平面で切断したときに、中空でない連続的な円盤状の形状を有している。そして、この場合にも、第2領域42は、Z軸方向において、第1領域41どうしの間に設けられている。
図10は、本発明の第1の実施形態に係る別の不揮発性半導体記憶装置の構成を例示する模式的断面図である。
すなわち、図10は、図3及び図4のA−A’線断面に相当する断面図である。
図10に表したように、第1の実施形態に係る別の不揮発性半導体記憶装置112においては、第2領域42は、半導体ピラー25の第2導電膜32に対向する領域から、第1導電膜31に対向する領域に向けて延在している。そして、第1領域41は、半導体ピラー25の第1導電膜31に対向する部分の、第2絶縁膜22の側に局在して設けられている。すなわち、第1領域41は、X−Y平面で切断したときに、中空環状の形状を有している。
すなわち、図10は、図3及び図4のA−A’線断面に相当する断面図である。
図10に表したように、第1の実施形態に係る別の不揮発性半導体記憶装置112においては、第2領域42は、半導体ピラー25の第2導電膜32に対向する領域から、第1導電膜31に対向する領域に向けて延在している。そして、第1領域41は、半導体ピラー25の第1導電膜31に対向する部分の、第2絶縁膜22の側に局在して設けられている。すなわち、第1領域41は、X−Y平面で切断したときに、中空環状の形状を有している。
この場合も、第1導電膜31、半導体ピラー25の第1領域41及び第2領域42において、n+/i/p−のPIN型ダイオードが形成される。
このような構成の不揮発性半導体記憶装置111及び112も、高オン/オン比のPIN型のダイオードを用いつつ、上下のソース線SLどうしの干渉を抑制し、安定して動作する一括加工型積層OTPメモリの不揮発性半導体記憶装置が提供される。
このように、半導体ピラー25において第1導電膜31のそれぞれに対向する第1領域41(この場合は真性半導体)と、第1領域41とは抵抗が異なる第2領域42(この場合はp−半導体)と、が、Z方向に交互に設けられれば、第1領域41及び第2領域42の形状は任意である。
なお、本具体例において、第1導電膜31はソース線SLとして機能するため、第1導電膜31は駆動回路12に接続される。一方、第2導電膜32は、半導体ピラー25に第2領域42を形成するために設けられるものであるので、第2導電膜32は任意の電位に設定でき、また、浮遊電位としても良い。
本実施形態においては、第2領域42が、第1導電膜31(例えばn+−Si膜)のそれぞれの間に挿入された第2導電膜32(例えばp+−Si膜)を基にして形成される、例えばp−−Si膜である例であるが、以下に説明する第2の実施形態では、第2領域42には、半導体ピラー25に形成された空乏層が用いられる。
(第2の実施形態)
図11は、本発明の第2の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的断面図である。
図12は、本発明の第2の実施形態に係る不揮発性半導体記憶装置の動作を例示する模式図である。
なお、図11は、図3及び図4のA−A’線断面に相当する断面図である。すなわち、第2の実施形態に係る不揮発性半導体記憶装置120の平面構造は、不揮発性半導体記憶装置110と同様とすることができ、以下では、不揮発性半導体記憶装置120において、不揮発性半導体記憶装置110とは異なる部分について説明する。
図11は、本発明の第2の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的断面図である。
図12は、本発明の第2の実施形態に係る不揮発性半導体記憶装置の動作を例示する模式図である。
なお、図11は、図3及び図4のA−A’線断面に相当する断面図である。すなわち、第2の実施形態に係る不揮発性半導体記憶装置120の平面構造は、不揮発性半導体記憶装置110と同様とすることができ、以下では、不揮発性半導体記憶装置120において、不揮発性半導体記憶装置110とは異なる部分について説明する。
図11に表したように、不揮発性半導体記憶装置120においては、要素積層体ML1のそれぞれは、第1導電膜31と第1絶縁膜21との間に設けられた第3導電膜33と、第3導電膜33と第1導電膜31との間に設けられた第4絶縁膜24と、をさらに有する。
なお、要素積層体ML1においても、第1導電膜31及び第1絶縁膜21のZ軸方向における上下関係は任意である。さらに、第1導電膜31及び第3導電膜33のZ軸方向における上下関係は任意である。すなわち、要素積層体ML1が積層された積層構造体MLにおいては、第1導電膜31どうしの間のそれぞれに第3導電膜33が配置され、第1導電膜31と第3導電膜33との間のいずれかに、第1絶縁膜21または第4絶縁膜24が配置される。
そして、第2絶縁膜22は、第1導電膜31と半導体ピラー25との間だけではなく、第3導電膜33と半導体ピラー25との間に延在している。
第1導電膜31は、第1導電型を有する半導体であり、例えばn+ポリシリコンが用いられる。そして、半導体ピラー25の全体が第2導電型の導電領域である。すなわち、半導体ピラー25は、第2導電型であり、例えば、p−ポリシリコンが用いられる。
すなわち、第1導電膜31は第1不純物を第3濃度C3で含み、半導体ピラー25は第2不純物を第5濃度C5で含み、第5濃度C5は第3濃度C3よりも低く設定することができる。
第3導電膜33には、任意の導電性材料を用いることができ、例えば、第1導電型(例えばn型)の半導体材料、第2導電型(例えばp型)の半導体材料、並びに、合金を含む金属材料の少なくともいずれかを用いることができる。
第1絶縁膜21、第2絶縁膜22及び第4絶縁膜24には、任意の絶縁材料を用いることができ、例えばシリコン酸化膜を用いることができる。
そして、不揮発性半導体記憶装置120は、第1導電膜31及び半導体ピラー25に電位を付与する駆動回路12をさらに備え、駆動回路12は、第3導電膜33にさらに電位を付与する。すなわち、駆動回路12と第3導電膜33は電気的に接続されている。
そして、第2領域42には、第3導電膜33に付与された電位によって半導体ピラー25に形成された空乏層が用いられる。
なお、不揮発性半導体記憶装置120においても、半導体ピラー25に電気的接続された半導体層52と、半導体層52に対向して設けられX軸方向に延在するビット線BL(第1配線14)と、Y軸方向に延在するワード線WL(第2配線17)と、半導体層52とワード線WLとの間に設けられたゲート絶縁膜(第5絶縁膜51)と、が設けられている。これにより、半導体ピラー25の選択及び非選択のいずれかを制御する。そして、選択または非選択の半導体ピラー25において、選択的に空乏層が形成される。
すなわち、図12に表したように、本具体例においては、ソース線SLとして機能する第1導電膜31のそれぞれの間に、第3導電膜33が挿入される。この第3導電膜33は、第1導電膜31どうしの間の半導体ピラー25に設けられ、半導体ピラー25をチャネルとし、第2絶縁膜22をゲート絶縁膜とするトランジスタ(ゲートトランジスタGT)のゲート電極GEとして機能する。
すなわち、半導体ピラー25に形成されメモリセルMCどうしの間に、第3導電膜33をゲート電極GEとするゲートトランジスタGTが形成される。
そして第3導電膜33に所定の電位が与えられ、これにより、第3導電膜33に対向する半導体ピラー25に空乏層が形成され、この空乏層が第2領域42となる。そして、半導体ピラー25の第1導電膜31に対向する部分が第1領域41となる。そして、第1領域41と第2領域42とは互いに交互にZ軸方向に並ぶ。そして、第2領域42の抵抗は第1領域41よりも高い。
本具体例では、第1導電膜31に第1導電型(n型半導体)のn+−Si膜が用いられ、半導体ピラー25に第2導電型(p型半導体)のp−−Si膜が用いられる。そして、例えば、読み出し時において、第3導電膜33の電位は0V付近に設定され、選択される半導体ピラー25は正電位にバイアスされる。これにより、ゲート電極GE(第3導電膜33)に対向した部分の半導体ピラー25にはホールが蓄積する。
一方、非選択の半導体ピラー25では、半導体ピラー25の電位は、0V付近に設定される。このため、非選択の半導体ピラー25においては、ゲート電極GE(第3導電膜33)に対向した部分の半導体ピラー25は空乏化した状態となる。この空乏化した状態の領域が第2領域42となる。この第2領域42によって、非選択の半導体ピラー25では、上下の層の第1導電膜31どうしにおける漏れ電流が低減される。
このように、不揮発性半導体記憶装置120によれば、高オン/オン比のダイオードを用い安定して動作する一括加工型積層OTPメモリの不揮発性半導体記憶装置が提供できる。
(第3の実施の形態)
本発明の第3の実施の形態は、不揮発性半導体記憶装置の製造方法に関するものである。そして、第1の実施形態に係る不揮発性半導体記憶装置110、111、112のように、第1導電型の第1導電膜31と、第2導電型の第2導電膜32と、が交互に積層される構造を有する不揮発性半導体記憶装置を製造する方法である。
図13は、本発明の第3の実施形態に係る不揮発性半導体記憶装置の製造方法を例示するフローチャート図である。
図13に表したように、本発明の第3の実施形態に係る不揮発性半導体記憶装置の製造方法においては、まず、基板(例えば半導体基板11)の主面11aの上に、第1導電型の半導体からなる第1導電膜31、第1絶縁膜21、第2導電型の半導体からなる第2導電膜32、及び、第3絶縁膜23を含む要素積層体ML1を複数層積層して積層構造体MLを形成する工程であって、基板の主面11aの上で実施される、前記第1導電膜31の積層工程と、前記第1絶縁膜21の積層工程と、前記第1導電膜31の積層工程と前記第1絶縁膜21の積層工程との間に実施される前記第2導電膜32の積層工程と、前記第2導電膜32の積層工程と前記第1導電膜31の積層工程との間に実施される前記第3絶縁膜23の積層工程と、を有する前記要素積層体の形成工程を複数回繰り返して前記積層構造体を形成する第1工程が実施される(ステップS110)。
例えば、図7(a)に関して説明した方法を採用することができる。例えば、第1導電膜31にはヒ素(As)を含むポリシリコンを用い、第2導電膜32には、ボロン(B)を含むポリシリコンを用いることができる。
本発明の第3の実施の形態は、不揮発性半導体記憶装置の製造方法に関するものである。そして、第1の実施形態に係る不揮発性半導体記憶装置110、111、112のように、第1導電型の第1導電膜31と、第2導電型の第2導電膜32と、が交互に積層される構造を有する不揮発性半導体記憶装置を製造する方法である。
図13は、本発明の第3の実施形態に係る不揮発性半導体記憶装置の製造方法を例示するフローチャート図である。
図13に表したように、本発明の第3の実施形態に係る不揮発性半導体記憶装置の製造方法においては、まず、基板(例えば半導体基板11)の主面11aの上に、第1導電型の半導体からなる第1導電膜31、第1絶縁膜21、第2導電型の半導体からなる第2導電膜32、及び、第3絶縁膜23を含む要素積層体ML1を複数層積層して積層構造体MLを形成する工程であって、基板の主面11aの上で実施される、前記第1導電膜31の積層工程と、前記第1絶縁膜21の積層工程と、前記第1導電膜31の積層工程と前記第1絶縁膜21の積層工程との間に実施される前記第2導電膜32の積層工程と、前記第2導電膜32の積層工程と前記第1導電膜31の積層工程との間に実施される前記第3絶縁膜23の積層工程と、を有する前記要素積層体の形成工程を複数回繰り返して前記積層構造体を形成する第1工程が実施される(ステップS110)。
例えば、図7(a)に関して説明した方法を採用することができる。例えば、第1導電膜31にはヒ素(As)を含むポリシリコンを用い、第2導電膜32には、ボロン(B)を含むポリシリコンを用いることができる。
そして、主面11aに対して垂直な第1方向(Z軸方向)において積層構造体MLを貫通する貫通ホールTHを形成する第2工程が実施される(ステップS120)。
例えば、図7(b)に関して説明した方法を採用することができる。
例えば、図7(b)に関して説明した方法を採用することができる。
そして、貫通ホールTHの内壁に第2絶縁膜22を形成し、貫通ホールの内側の残余の空間に半導体材料を埋め込んで半導体ピラー25を形成する第3工程が実施される(ステップS130)。
例えば、図8(a)に関して説明した方法を採用することができる。例えば、不純物を実質的に含まない真性半導体を貫通ホールTHに埋め込むことができる。
例えば、図8(a)に関して説明した方法を採用することができる。例えば、不純物を実質的に含まない真性半導体を貫通ホールTHに埋め込むことができる。
そして、第2導電膜32に含まれる不純物(例えばB)を半導体ピラー25に拡散させ、半導体ピラー25のZ軸方向において交互に配列した不純物濃度の高い領域(第2領域42)と低い領域(第1領域41)の周期構造を形成する第4工程が実施される(ステップS140)。
例えば、図8(b)に関して説明した方法を採用することができる。
例えば、図8(b)に関して説明した方法を採用することができる。
これにより、半導体ピラー25において、例えば、真性半導体である第1領域41と、Bを低濃度に含む第2領域42とを、Z軸に対して交互に配列させることができ、第1の実施形態に係る不揮発性半導体記憶装置110、111及び112のいずれかを作製することができる。
これにより、高オン/オン比のダイオードを用い安定して動作する一括加工型積層OTPメモリの不揮発性半導体記憶装置の製造方法が提供できる。
このように、本実施形態に係る不揮発性半導体記憶装置の製造方法においては、第1導電膜31はAsを含み、第2導電膜32はBを含み、第4工程(ステップS140)は、第2導電膜32に含まれるBを第2絶縁膜22を介して半導体ピラー25に拡散させる工程とすることができる。
この時、第4工程(ステップS140)では、加熱による第2導電膜32に含まれる不純物の第2絶縁膜22を介しての拡散、及び、第2絶縁膜22に選択的に形成された破壊部を介しての第2導電膜32に含まれる不純物の拡散、の少なくともいずれかを採用することができる。これにより、制御性良く、第2導電膜32の不純物を半導体ピラー25に導入することができる。
なお、本願明細書において、「垂直」及び「平行」は、厳密な垂直及び厳密な平行だけではなく、例えば製造工程におけるばらつきなどを含むものであり、実質的に垂直及び実質的に平行であれは良い。
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、不揮発性半導体記憶装置を構成する半導体基板、電極膜、絶縁膜、要素積層体、積層構造体、貫通ホール、半導体ピラー、ワード線、ビット線、ソース線、絶縁膜、絶縁層等、各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
また、各具体例のいずれか2つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
また、各具体例のいずれか2つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
その他、本発明の実施の形態として上述した不揮発性半導体記憶装置及びその製造方法を基にして、当業者が適宜設計変更して実施し得る全ての不揮発性半導体記憶装置及びその製造方法も、本発明の要旨を包含する限り、本発明の範囲に属する。
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。例えば、前述の各実施形態に対して、当業者が適宜、構成要素の追加、削除若しくは設計変更を行ったもの、又は、工程の追加、省略若しくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含有される。
11…半導体基板、 11a…主面、 12…駆動回路、 13、13a…層間絶縁膜、 14…第1配線、 15、16、18、19、27、28…層間絶縁膜、 17…第2配線、 21…第1絶縁膜、 22…第2絶縁膜、 23…第3絶縁膜、 24…第4絶縁膜、 25…半導体ピラー、 31…第1導電膜、 32…第2導電膜、 33…第3導電膜、 41…第1領域、 42…第2領域、 51…ゲート絶縁膜(第5絶縁膜)、 52…半導体層、 110、111、112、119a、119b、120…不揮発性半導体記憶装置、 AF…アンチフューズ、 BL…ビット線、 BLD…ビット線ドライバ、 BLa、BLc…貫通電極、 BLb…配線、 D…ダイオード、 GE…ゲート電極、 GT…ゲートトランジスタ、 MC…メモリセル、 ML…積層構造体、 ML1…要素積層体、 MR…メモリ領域、 SG…選択ゲートトランジスタ、 SL…ソース線、 SLD…ソース線ドライバ、 SLa、SLc…貫通電極、 SLb…配線、 TH…貫通ホール、 WL…ワード線、 WLD…ワード線ドライバ、 WLa、WLc…貫通電極、 WLb…配線、
Claims (5)
- 複数の要素積層体が第1方向に積層された積層構造体であって、前記要素積層体のそれぞれは、前記第1方向に対して垂直に設けられた第1導電型の半導体からなる第1導電膜と、前記第1導電膜と前記第1方向に積層された第1絶縁膜と、を有する積層構造体と、
前記積層構造体を前記第1方向に貫通し、第2導電型の導電領域を有する半導体ピラーであって、
前記第1導電膜のそれぞれに対向する第1領域と、
前記第1方向において前記第1領域どうしの間に設けられ、前記第1領域とは抵抗が異なる第2領域と、
を有する半導体ピラーと、
前記半導体ピラーと前記第1導電膜との間に設けられた第2絶縁膜と、
を備えたことを特徴とする不揮発性半導体記憶装置。 - 前記第1導電膜は第1不純物を含み、
前記要素積層体のそれぞれは、
前記第1導電膜と前記第1絶縁膜との間に設けられ、第2不純物を含み第2導電型の半導体からなる第2導電膜と、
前記第2導電膜と前記第1導電膜との間に設けられた第3絶縁膜と、
をさらに有し、
前記導電領域が、前記第2領域であり、
前記第2領域は、前記第2導電膜に含まれる前記第2不純物の濃度よりも低い濃度で前記第2不純物を含むことを特徴とする請求項1記載の不揮発性半導体記憶装置。 - 前記第2領域における前記第2不純物の前記濃度は、前記第1導電膜に含まれる前記第1不純物の濃度よりも低く、前記第1領域に含まれる不純物の濃度は、前記第2領域に含まれる前記第2不純物の前記濃度よりも低いことを特徴とする請求項2記載の不揮発性半導体記憶装置。
- 駆動回路をさらに備え、
前記要素積層体のそれぞれは、
前記第1導電膜と前記第1絶縁膜との間に設けられた第3導電膜と、
前記第3導電膜と前記第1導電膜との間に設けられた第4絶縁膜と、
をさらに有し、
前記第2絶縁膜は、前記第3導電膜と前記半導体ピラーとの間に延在し、
前記半導体ピラーの全体が前記導電領域であり、
前記駆動回路は、前記第3導電膜に電位を付与し、
前記第2領域は、前記第3導電膜に付与された電位によって前記半導体ピラーに形成された空乏層であることを特徴とする請求項1記載の不揮発性半導体記憶装置。 - 基板の主面の上に、第1導電型の半導体からなる第1導電膜、第1絶縁膜、第2導電型の半導体からなる第2導電膜、及び、第3絶縁層を含む要素積層体を複数層積層して積層構造体を形成する工程であって、基板の主面の上で実施される、前記第1導電膜の積層工程と、前記第1絶縁膜の積層工程と、前記第1導電膜の積層工程と前記第1絶縁層の積層工程との間に実施される前記第2導電膜の積層工程と、前記第2導電膜の積層工程と前記第1導電膜の積層工程との間に実施される前記第3絶縁膜の積層工程と、を有する前記要素積層体の形成工程を複数回繰り返して前記積層構造体を形成する工程と、
前記主面に対して垂直な第1方向において前記積層構造体を貫通する貫通ホールを形成する工程と、
前記貫通ホールの内壁に第2絶縁膜を形成し、前記貫通ホールの内側の残余の空間に半導体材料を埋め込んで半導体ピラーを形成する工程と、
前記第2導電膜に含まれる不純物を前記半導体ピラーに拡散させ、前記半導体ピラーの前記第1方向において交互に配列した不純物濃度の高い領域と低い領域とを形成する工程と、
を備えたことを特徴とする不揮発性半導体記憶装置の製造方法。
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Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20130012822A (ko) * | 2011-07-26 | 2013-02-05 | 삼성전자주식회사 | 비휘발성 메모리 장치 및 그 제조 방법 |
KR101964085B1 (ko) * | 2011-07-26 | 2019-07-31 | 삼성전자 주식회사 | 비휘발성 메모리 장치 및 그 제조 방법 |
JP2016225364A (ja) * | 2015-05-27 | 2016-12-28 | ソニーセミコンダクタソリューションズ株式会社 | 半導体装置およびその製造方法 |
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